JP3825198B2

JP3825198B2 - Data access device

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Publication number: JP3825198B2
Application number: JP09158499A
Authority: JP
Inventors: 護角田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1999-03-31
Filing date: 1999-03-31
Publication date: 2006-09-20
Anticipated expiration: 2019-03-31
Also published as: JP2000284959A

Description

【０００１】
【発明の属する技術分野】
本発明は、プロセッサから、メモリの連続するアドレスに記憶されている複数のデータを連続的にアクセスするデータアクセス装置に関するものである。
【０００２】
【従来の技術】
プロセッサ（以下、ＣＰＵという）からメモリのデータをアクセスするデータアクセス装置において、ＣＰＵのサイクルタイムに対しかりにメモリのアクセスタイムの余裕がなく、ＣＰＵが１クロック時間でメモリをアクセスすることができない場合には、必要な個数のウェイトサイクルを挿入することにより、メモリのデータを正しくアクセスすることができるようにしている。
【０００３】
しかし、ＣＰＵがメモリのデータをアクセスする毎にウェイトサイクルを挿入すると、そのパフォーマンスは著しく低下する。これに対して、従来より、例えばメモリの連続するアドレスに記憶されている複数のデータをＣＰＵが連続的にリードアクセスする場合に、ＣＰＵが次にアクセスするメモリアドレスを出力し、これに応じてメモリから出力されるデータをあらかじめラッチに保持しておくのが有効な手法であることが知られている。
【０００４】
以下、従来のデータアクセス装置の構成、動作およびその問題点について説明する。
図７は、従来のデータアクセス装置の一例の構成概念図である。同図に示すデータアクセス装置６２は、ＣＰＵ１２と、メモリ１４と、プリフェッチアドレス生成回路１６と、アドレスラッチ１８と、データラッチ２０と、Ａ＿Ｇ生成回路３２と、ＯＥ生成回路３４と、Ｄ＿Ｇ生成回路３６とを有する。
【０００５】
なお、以下の説明では、前述のように、ＣＰＵ１２のサイクルタイムに対し、メモリ１４のアクセスタイムの余裕がない場合に有効な、メモリ１４の連続するアドレスに格納されている複数のデータをＣＰＵ１２が連続的にリードする場合のデータアクセス装置６２の動作から説明する。
ここで、ＣＰＵ１２、プリフェッチアドレス生成回路１６、Ａ＿Ｇ生成回路３２、ＯＥ生成回路３４およびＤ＿Ｇ生成回路３６にはクロック信号ＣＬＫが入力されており、これらの回路はクロック信号ＣＬＫに同期して動作する。
【０００６】
図８の動作タイミングチャートに示すように、まず、クロック信号ＣＬＫの立ち上がりに同期して、ＣＰＵ１２のＡ＜１５：０＞端子からＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞が出力され、プリフェッチアドレス生成回路１６に供給される。プリフェッチアドレス生成回路１６は、ＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞をインクリメント（＋１）し、これをプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞として出力する。
【０００７】
プリフェッチアドレス生成回路１６から出力されるプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞は、アドレスラッチ１８のＤ端子に入力される。プリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞は、制御信号Ａ＿Ｇによってアドレスラッチ１８に保持され、そのＱ端子からは、アドレスラッチ１８に保持されたプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞が、メモリアドレス信号ＬＰ＿Ａ＜１５：０＞として出力される。
【０００８】
ここで、Ａ＿Ｇ生成回路３２は、クロック信号ＣＬＫの立ち下りに同期して、プリフェッチアドレス生成回路１６から出力されるプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞をアドレスラッチ１８に保持するためのタイミング信号となる制御信号Ａ＿Ｇ、図示例では、クロック信号ＣＬＫがローレベルの期間にハイレベルとなる制御信号Ａ＿Ｇを発生する。この制御信号Ａ＿Ｇは、前述のアドレスラッチ１８のＧ端子に入力される。
【０００９】
なお、アドレスラッチ１８は、Ｇ端子に入力される制御信号Ａ＿Ｇがハイレベルの間は、プリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞を通過させて、これをメモリアドレス信号ＬＰ＿Ａ＜１５：０＞として出力する。また、制御信号Ａ＿Ｇが立ち下る瞬間のプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞を保持するとともに、制御信号Ａ＿Ｇがローレベルの間、これをメモリアドレス信号ＬＰ＿Ａ＜１５：０＞として出力する。
【００１０】
続いて、アドレスラッチ１８から出力されるメモリアドレス信号ＬＰ＿Ａ＜１５：０＞は、メモリ１４のＡ＜１５：０＞端子に入力される。メモリ１４のＤ＜７：０＞端子からは、例えばメモリアドレス信号ＬＰ＿Ａ＜１５：０＞の値が変化してから、または、制御信号ＯＥがハイレベルとなってから所定のアクセスタイムの後（図中左右矢印）、メモリアドレス信号ＬＰ＿Ａ＜１５：０＞に相当するアドレスに記憶されているメモリデータ信号ＭＤ＜７：０＞が出力される。
【００１１】
ここで、ＯＥ生成回路３４は、クロック信号ＣＬＫの立ち下りに同期して、メモリ１４からデータを読み出すためのタイミング信号となる制御信号ＯＥ、図示例では、クロック信号ＣＬＫがローレベルの期間にハイレベルとなる制御信号ＯＥを発生する。なお、制御信号ＯＥは、図示例では、ハイレベルの期間にメモリ１４からデータをリードするよう制御する信号である。この制御信号ＯＥは、前述のメモリ１４のＯＥ端子に入力される。
【００１２】
続いて、メモリ１４から出力されるメモリデータ信号ＭＤ＜７：０＞は、データラッチ２０のＤ端子に入力される。メモリデータ信号ＭＤ＜７：０＞は、制御信号Ｄ＿Ｇによってデータラッチ２０に保持され、そのＱ端子からは、データラッチ２０に保持されたデータ信号ＭＤ＜７：０＞が、ラッチデータ信号ＬＤ＜７：０＞として出力される。
【００１３】
ここで、Ｄ＿Ｇ生成回路３６は、クロック信号の立ち上がりに同期して、メモリ１４から読み出されるメモリデータ信号ＭＤ＜７：０＞をデータラッチ２０に保持するためのタイミング信号となる制御信号Ｄ＿Ｇ、図示例では、クロック信号ＣＬＫがハイレベルの期間にハイレベルとなる制御信号Ｄ＿Ｇを発生する。この制御信号Ｄ＿Ｇは、前述のデータラッチ２０のＧ端子に入力される。
【００１４】
なお、データラッチ２０も、アドレスラッチ１８の場合と同じく、Ｇ端子に入力される制御信号Ｄ＿Ｇがハイレベルの間は、メモリデータ信号ＭＤ＜７：０＞を通過させて、これをラッチデータ信号ＬＤ＜７：０＞として出力する。また、制御信号Ｄ＿Ｇが立ち下る瞬間のメモリデータ信号ＭＤ＜７：０＞を保持するとともに、制御信号Ｄ＿Ｇがローレベルの間、これをラッチデータ信号ＬＤ＜７：０＞として出力する。
【００１５】
そして、最後に、データラッチ２０から出力されるラッチデータ信号ＬＤ＜７：０＞はＣＰＵ１２のＤ＜７：０＞端子に入力され、次のサイクルのクロック信号ＣＬＫの立ち上がり（図中上矢印）に同期してＣＰＵにフェッチされる。以上のようにして、データアクセス装置６２では、ウェイトサイクルを挿入することなく、ＣＰＵ１２からメモリ１４の連続するアドレスに記憶されている複数のデータを連続的にリードすることができる。
【００１６】
しかし、データアクセス装置６２では、メモリ１４のアクセスタイムがさらに長くなり、ＣＰＵ１２のサイクルタイムよりも長くなると、図９の動作タイミングチャートに示すように、メモリ１４からメモリデータＭＤ＜７：０＞が出力されるのがさらに遅くなるため、制御信号Ｄ＿Ｇでデータラッチ２０に保持することができなくなる。この場合、メモリ１４をアクセスする毎にウェイトサイクルを挿入してリード動作を延長させる必要があり、ＣＰＵ１２のパフォーマンスが著しく低下するという問題があった。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、プロセッサから、プロセッサのサイクルタイムよりも長いアクセスタイムで動作するメモリの連続するアドレスに記憶されている複数のデータを連続的に高速にアクセスすることができるデータアクセス装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、所定のサイクルタイムで動作するプロセッサから、当該プロセッサのサイクルタイムよりも長いアクセスタイムで動作するメモリを順次アクセスするデータアクセス装置であって、
前記プロセッサが次のサイクルでアクセスするアドレス信号を生成する手段と、前記メモリのアクセスタイムを満足するように前記アドレス信号のパルス幅を延長して前記メモリに供給する手段と、前記アドレス信号に応じて前記メモリから出力されるデータを保持し、前記次のサイクルで前記プロセッサに供給する手段と、前記プロセッサが、前記メモリの連続するアドレスを所定回数アクセスする毎に１回のウェイトサイクルを挿入するよう制御する手段とを有することを特徴とするデータアクセス装置を提供するものである。
【００１９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のデータアクセス装置を詳細に説明する。
【００２０】
図１は、本発明のデータアクセス装置の一実施例の構成概念図である。同図に示すデータアクセス装置１０は、プロセッサ（以下、ＣＰＵという）１２と、メモリ１４と、プリフェッチアドレス生成回路１６と、アドレスラッチ１８と、データラッチ２０と、ＮＡ＿Ｇ生成回路２２と、ＮＯＥ生成回路２４と、ＮＤ＿Ｇ生成回路２６と、ゼロ初期化機能付きインクリメンタ２８と、遅延逓倍器３０とを有する。
【００２１】
すなわち、本発明のデータアクセス装置１０は、図７に示す従来のデータアクセス装置と比較して、Ａ＿Ｇ生成回路３２、ＯＥ生成回路３４およびＤ＿Ｇ生成回路３６の代わりに、各々対応するＮＡ＿Ｇ生成回路２２、ＮＯＥ生成回路２４およびＮＤ＿Ｇ生成回路２６を用いている点と、さらにインクリメンタ２８および遅延逓倍器３０を有する点とが相違するだけであるから、同一の構成要件についての詳細な説明は省略する。
【００２２】
同図に示すように、クロック信号ＣＬＫは、ＣＰＵ１２、プリフェッチアドレス生成回路１６、ＮＡ＿Ｇ生成回路２２、ＮＯＥ生成回路２４、ＮＤ＿Ｇ生成回路２６および遅延逓倍器３０に入力されている。インクリメンタ２８からは、ウェイト信号ＷＡＩＴおよびインクリメント信号ＩＮＣ＜１：０＞が出力されており、ウェイト信号ＷＡＩＴは、ＣＰＵ１２、ＮＡ＿Ｇ生成回路２２、ＮＯＥ生成回路２４およびＮＤ＿Ｇ生成回路２６に、インクリメント信号ＩＮＣ＜１：０＞は、選択信号ＭＵＬ＜１：０＞として遅延逓倍器３０に各々入力されている。また、遅延逓倍器３０からは遅延信号ＤＬＹが出力され、ＮＡ＿Ｇ生成回路２２、ＮＯＥ生成回路２４およびＮＤ＿Ｇ生成回路２６に入力されている。
【００２３】
続いて、図２に、制御信号生成回路の一実施例の概念図を示す。
まず、同図（ａ）に示すＮＡ＿Ｇ生成回路２２は、Ａ＿Ｇ生成回路３２と、ＡＮＤゲート３８とを有する。Ａ＿Ｇ生成回路３２は、理解が容易となるように、本実施例では、例えば図７に示す従来のデータアクセス装置６２で使用されているものと同じ構成のものとする。なお、Ａ＿Ｇ生成回路３２の具体的な回路構成は限定されず、従来公知の構成のものはいずれも適用可能である。
【００２４】
ここで、Ａ＿Ｇ生成回路３２からは制御信号Ａ＿Ｇが出力され、ＡＮＤゲート３８の第１の入力端子に入力されている。ＡＮＤゲート３８の第２の入力端子にはウェイト信号ＷＡＩＴが入力され、その第３の反転入力端子には遅延信号ＤＬＹが入力され、ＡＮＤゲート３８からは、プリフェッチアドレス生成回路１６から出力されるプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞をアドレスラッチ１８に保持するためのタイミング信号となる制御信号ＮＡ＿Ｇが出力されている。
【００２５】
また、同図（ｂ）に示すＮＯＥ生成回路２４は、ＯＥ生成回路３４と、ＡＮＤゲート４０とを有する。同じく、ＯＥ生成回路３４は従来公知の構成のものとする。ＯＥ生成回路３４からは制御信号ＯＥが出力され、ＡＮＤゲート４０の第１の入力端子に入力されている。ＡＮＤゲート４０の第２の入力端子にはウェイト信号ＷＡＩＴが入力され、その第３の反転入力端子には遅延信号ＤＬＹが入力され、ＡＮＤゲート４０からは、メモリ１４からデータを読み出すためのタイミング信号となる制御信号ＮＯＥが出力されている。
【００２６】
同図（ｃ）に示すＮＤ＿Ｇ生成回路２６は、Ｄ＿Ｇ生成回路３６と、ＮＡＮＤゲート４２とを有する。同じく、Ｄ＿Ｇ生成回路は従来公知の構成のものとする。Ｄ＿Ｇ生成回路３６からは制御信号Ｄ＿Ｇが出力され、ＮＡＮＤゲート４２の第１の反転入力端子に入力されている。ＮＡＮＤゲート４２の第２の入力端子にはウェイト信号ＷＡＩＴが入力され、その第３の反転入力端子には遅延信号ＤＬＹの反転信号が入力され、ＮＡＮＤゲート４２からは、メモリ１４から読み出されるメモリデータ信号ＭＤ＜７：０＞をデータラッチ２０に保持するためのタイミング信号となる制御信号ＮＤ＿Ｇが出力されている。
【００２７】
なお、本実施例では、Ａ＿Ｇ生成回路３２、ＯＥ生成回路３４およびＤ＿Ｇ生成回路３６の動作は、例えば図７に示すデータアクセス装置６２で使用されているものと同じであり、制御信号Ａ＿Ｇ，ＯＥおよびＤ＿Ｇの極性も同じであるとする。すなわち、いずれの制御信号Ａ＿Ｇ，ＯＥおよびＤ＿Ｇもアクティブ状態はハイレベルであり、例えば制御信号ＯＥは、メモリ１４からデータを読み出す場合にハイレベルになるものとする。
【００２８】
また、制御信号ＮＡ＿Ｇ，ＮＯＥおよびＮＤ＿Ｇと、制御信号Ａ＿Ｇ，ＯＥおよびＤ＿Ｇとの相違点は、後述するように、ウェイト信号ＷＡＩＴがアクティブ状態であるローレベルとなった場合に、非アクティブ状態であるローレベルとなる点と、同じく、遅延信号ＤＬＹがアクティブ状態であるハイレベルとなった場合に、非アクティブ状態であるローレベルとなる点である。なお、詳細については、以下の説明で明らかになるはずである。
【００２９】
続いて、図３に、インクリメンタの一実施例の概念図を示す。図示例のインクリメンタ２８は、＋１回路４４と、ＡＮＤゲート４６と、フリップフロップ４８と、コンパレータ５０とを有する。
【００３０】
ここで、＋１回路４４からの出力はＡＮＤゲート４６の一方の入力端子に入力され、ＡＮＤゲート４６の出力は、フリップフロップ４８のＤ＜２：０＞端子に入力されている。フリップフロップ４８のＣＬＫ反転端子には、ＯＥ生成回路３４によって生成される制御信号ＯＥが入力され、そのリセット反転端子にはリセット信号ＲＥＳＥＴが入力され、そのＱ＜２：０＞端子からは、インクリメント信号ＩＮＣ＜２：０＞が出力されている。
【００３１】
インクリメント信号ＩＮＣ＜２：０＞は＋１回路４４およびコンパレータ５０の一方の入力端子に入力される他、その一部がインクリメント信号ＩＮＣ＜１：０＞として出力されている。コンパレータ５０の他方の入力端子には定数‘４（２進数表示では１００：ｂｉｎと記す）’が入力され、その出力はＡＮＤゲート４６の他方の入力端子に入力されるとともに、ウェイト信号ＷＡＩＴとして出力されている。
【００３２】
ここで、ウェイト信号ＷＡＩＴは、ＣＰＵ１２がメモリ１４をアクセスする場合に、ウェイトサイクルを挿入するかどうかを制御するための信号であって、本実施例では、ウェイト信号ＷＡＩＴがアクティブ状態であるローレベルの時にウェイトサイクルが挿入されるものとする。
【００３３】
インクリメンタ２８では、まず、リセット信号ＲＥＳＥＴが一旦ローレベルとされてフリップフロップ４８がリセットされ、その出力であるインクリメント信号ＩＮＣ＜２：０＞の値は‘０００：ｂｉｎ’となる。
【００３４】
その後、インクリメント信号ＩＮＣ＜２：０＞は＋１回路４４によってインクリメントされ、ＡＮＤゲート４６を介してフリップフロップ４８に入力され、制御信号ＯＥの立ち下りでフリップフロップ４８に再び保持される。以後同様にして、制御信号ＯＥが立ち下る毎に、インクリメント信号ＩＮＣ＜２：０＞の値はインクリメントされる。なお、インクリメント信号ＩＮＣ＜１：０＞は、選択信号ＭＵＬ＜１：０＞として遅延逓倍器３０に入力される。
【００３５】
コンパレータ５０は、インクリメント信号ＩＮＣ＜２：０＞の値と定数‘１００：ｂｉｎ’とを比較し、一致を検出した場合にウェイト信号ＷＡＩＴとしてローレベルを出力する。ウェイト信号ＷＡＩＴはＡＮＤゲート４６を介してフリップフロップ４８のＤ＜２：０＞端子に入力され、その次の制御信号ＯＥの立ち下りでフリップフロップ４８が初期化され、インクリメント信号ＩＮＣ＜２：０＞の値は‘０００：ｂｉｎ’に戻る。以後、前述の動作が繰り返し行われる。
【００３６】
すなわち、インクリメンタ２８では、インクリメント信号ＩＮＣ＜２：０＞の値が、制御信号ＯＥの立ち下りに同期して、‘０００→００１→０１０→０１１→１００：ｂｉｎ’の順にインクリメントされる。そして、インクリメント信号ＩＮＣ＜２：０＞の値が‘１００：ｂｉｎ’になると、ウェイト信号ＷＡＩＴとしてアクティブ状態であるローレベルが出力され、インクリメント信号ＩＮＣ＜２：０＞の値は‘０００：ｂｉｎ’に初期化される。
【００３７】
続いて、図４に、遅延逓倍器の一実施例の概念図を示す。図示例の遅延逓倍器３０は、遅延回路（ディレイ）５２，５４，５６と、マルチプレクサ５８と、ＡＮＤゲート６０とを有する。なお、本実施例では、遅延回路５２，５４，５６の遅延時間は同じであるとする。
【００３８】
ここで、遅延回路５２にはクロック信号ＣＬＫが入力され、その出力は、次段の遅延回路５４に入力されるとともに、遅延信号ＤＬ１として、マルチプレクサ５８の０１端子に入力されている。同じく、遅延回路５４の出力は、次段の遅延回路５６に入力されるとともに、遅延信号ＤＬ２として、マルチプレクサ５８の１０端子に入力され、遅延回路５６の出力は、遅延信号ＤＬ３としてマルチプレクサ５８の１１端子に入力されている。
【００３９】
マルチプレクサ５８の００端子はローレベル（Ｌ）に固定され、その選択端子には、前述のインクリメンタ２８から出力されるインクリメント信号ＩＮＣ＜１：０＞が選択信号ＭＵＬ＜１：０＞として入力され、マルチプレクサ５８の出力信号ＤＬＸは、ＡＮＤゲート６０の一方の入力端子に入力されている。また、ＡＮＤゲート６０の他方の反転入力端子にはクロック信号ＣＬＫが入力され、ＡＮＤゲート６０からは遅延信号ＤＬＹが出力されている。
【００４０】
遅延逓倍器３０では、図５の動作タイミングチャートに示すように、遅延回路５２，５４，５６により、クロック信号ＣＬＫが各々所定の一定時間ずつ遅延され、遅延回路５２，５４，５６から、各々遅延信号ＤＬ１，ＤＬ２，ＤＬ３として出力される。マルチプレクサ５８からは、出力信号ＤＬＸとして、選択信号ＭＵＬ＜１：０＞の値に応じて、００端子、０１端子、１０端子または１１端子に入力される信号が選択的に出力される。
【００４１】
すなわち、図示例では、選択信号ＭＵＬ＜１：０＞の値が‘００：ｂｉｎ’の場合に、マルチプレクサ５８の００端子に入力されるローレベルが選択的に出力され、以下同じく、‘０１：ｂｉｎ’の場合には０１端子に入力される遅延信号ＤＬ１が、‘１０：ｂｉｎ’の場合には１０端子に入力される遅延信号ＤＬ２が、‘１１：ｂｉｎ’の場合には、１１端子に入力される遅延信号ＤＬ３が各々選択的に出力される。
【００４２】
そして、ＡＮＤゲート６０からは、遅延信号ＤＬＹとして、選択信号ＭＵＬ＜１：０＞の値が‘００：ｂｉｎ’の場合にローレベルが出力され、これ以外の場合には、選択信号ＭＵＬ＜１：０＞の値に応じて、前述のようにマルチプレクサ５８から選択的に出力される遅延信号ＤＬ１，ＤＬ２またはＤＬ３の遅延時間に相当するパルス幅のハイレベルのパルスがクロック信号ＣＬＫの立ち下りに同期して出力される。以後、前述の動作が繰り返し行われる。
【００４３】
なお、選択信号ＭＵＬ＜１：０＞は、前述のようにインクリメント信号ＩＮＣ＜１：０＞のことであるから、図５の動作タイミングチャートに示すように、インクリメント信号ＩＮＣ＜２：０＞の値が‘０００→００１→０１０→０１１→１００：ｂｉｎ’とインクリメントされた後、‘０００：ｂｉｎ’に初期化されるのに応じて、選択信号ＭＵＬ＜１：０＞の値は、‘００→０１→１０→１１→００：ｂｉｎ’の順に繰り返し変化する。
【００４４】
本発明のデータアクセス装置は、基本的に以上のような構成のものである。なお、上記図示例は、理解を容易とするために、ＣＰＵ１２が、メモリ１４の連続するアドレスに記憶されている複数のデータを高速にリードアクセスする場合の構成のみを示している。したがって、ＣＰＵ１２が、メモリ１４のデータをランダムにアクセスする場合には、アドレス信号、データ信号および制御信号をメモリ１４に直接接続する必要があるため、両者の切り替えが可能となるようにマルチプレクサを設ける必要がある。
【００４５】
次に、図６に示す動作タイミングチャートを参照しながら、本発明のデータアクセス装置の動作について説明する。
なお、以下の説明では、ＣＰＵ１２のサイクルタイムよりも、メモリ１４のアクセスタイムの方が長い場合に、メモリ１４の連続するアドレスに格納されている複数のデータをＣＰＵ１２が連続的にリードする場合のデータアクセス装置６２の動作について説明する。
【００４６】
図６の動作タイミングチャートに示すように、ＣＰＵ１２からは、値の連続するＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞が順に出力される。ＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞は、プリフェッチアドレス生成回路１６によってインクリメントされ、ＣＰＵ１２が次のサイクルでアクセスするＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞の値に等しい値を持つプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞として出力される。
【００４７】
インクリメント信号ＩＮＣ＜２：０＞の値は、制御信号ＯＥの立ち下り、すなわち、クロック信号ＣＬＫの立ち上がりに同期して、‘０→１→２→３→４（１０進数）’の順に１サイクル毎にインクリメントされ、その後、‘０’に初期化され、以後同じ動作を繰り返す。
【００４８】
まず、１サイクル目のように、インクリメント信号ＩＮＣ＜２：０＞すなわち選択信号ＭＵＬ＜１：０＞の値が‘０’の場合、ウェイト信号ＷＡＩＴはハイレベルとなり、遅延信号ＤＬＹはローレベルとなる。これに応じて、制御信号ＮＡ＿ＧおよびＮＯＥは、クロック信号ＣＬＫがローレベルの期間にハイレベルとなり、制御信号ＮＤ＿Ｇは、クロック信号ＣＬＫがハイレベルの期間にハイレベルとなる。
【００４９】
続いて、２サイクル目のように、インクリメント信号ＩＮＣ＜２：０＞の値が‘１’の場合、遅延信号ＤＬＹとして、クロック信号ＣＬＫの立ち下りに同期して、遅延回路５２の遅延時間に相当するパルス幅を有するハイレベルのパルスが出力される。これに応じて、制御信号ＮＡ＿ＧおよびＮＯＥの立ち上がり、および、制御信号ＮＤ＿Ｇの立ち下りのタイミングが、遅延回路５２の遅延時間に相当する時間遅延される。
【００５０】
同じく、３および４サイクル目でも、遅延信号ＤＬＹとして、クロック信号ＣＬＫの立ち下りに同期して、それぞれ遅延回路５２，５４および遅延回路５２，５４，５６の遅延時間に相当するハイレベルのパルスが出力され、これに応じて、制御信号ＮＡ＿ＧおよびＮＯＥの立ち上がり、および、制御信号ＮＤ＿Ｇの立ち下りのタイミングが、それぞれ遅延回路５２，５４および遅延回路５２，５４，５６の遅延時間に相当する時間遅延される。
【００５１】
プリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞は、制御信号ＮＡ＿Ｇによってアドレスラッチ１８に保持され、メモリアドレス信号ＬＰ＿Ａ＜１５：０＞として出力される。なお、図６の動作タイミングチャートを見れば明らかなように、各々のサイクルでのメモリアドレス信号ＬＰ＿Ａ＜１５：０＞は、ＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞と比べて、メモリ１４のアクセスタイムを満足するように、遅延回路５２の遅延時間に相当する時間の分だけ長く保持される。
【００５２】
メモリ１４からは、メモリアドレス信号ＬＰ＿Ａ＜１５：０＞の値が変化してから、または、制御信号ＮＯＥがハイレベルとなってから所定のアクセスタイムの後（図中左右矢印）、メモリアドレス信号ＬＰ＿Ａ＜１５：０＞に相当するアドレスに記憶されているメモリデータ信号ＭＤ＜７：０＞が出力される。本実施例では、メモリデータ信号ＭＤ＜７：０＞は、これに対応するプリフェッチアドレス信号Ｐ＿Ａ＜１５：０＞が出力されている次のサイクルで出力される。
【００５３】
メモリデータ信号ＭＤ＜７：０＞は、制御信号ＮＤ＿Ｇによってデータラッチ２０に保持され、ラッチデータ信号ＬＤ＜７：０＞として出力される。そして、ラッチデータ信号ＬＤ＜７：０＞は、クロック信号ＣＬＫの立ち上がり（図中上矢印）に同期してＣＰＵにフェッチされる。以上のように、ＣＰＵ１２は、１〜４サイクル目までは、ウェイトサイクルを挿入することなく、メモリ１４の連続するアドレスに記憶されている複数のデータを連続的にリードする。
【００５４】
続いて、５サイクル目のように、インクリメント信号ＩＮＣ＜２：０＞の値が‘４’の場合、クロック信号ＣＬＫの立ち上がりに同期して、ウェイト信号ＷＡＩＴがアクティブ状態であるローレベルとなる。また、インクリメント信号ＩＮＣ＜１：０＞すなわち選択信号ＭＵＬ＜１：０＞の値は‘０’であるため、インクリメント信号ＩＮＣ＜２：０＞の値が‘０’の場合と同じように、遅延信号ＤＬＹはローレベルとなる。
【００５５】
ウェイト信号ＷＡＩＴがローレベルになると、制御信号ＮＡ＿ＧおよびＮＯＥは非アクティブ状態のローレベルとなり、制御信号ＮＤ＿Ｇも非アクティブ状態のハイレベルとなる。また、ＣＰＵ１２は、６サイクル目のクロック信号ＣＬＫの立ち上がりでウェイト信号ＷＡＩＴのローレベルをサンプリングし、６サイクル目のＣＰＵアドレス信号ＣＰＵ＿Ａ＜１５：０＞の値を５サイクル目と同じ値とする。すなわち、ウェイトサイクルが挿入される。そして、６サイクル目以降は、前述の動作が繰り返し行われる。
【００５６】
ここで、上記実施例では、メモリアドレスＬＰ＿Ａ＜１５：０＞のパルス幅を、メモリ１４のアクセスタイムを満足するように引き延ばして、ＣＰＵ１２から、メモリ１４の連続するアドレスを４回リードアクセスし、その後、パルス幅の引き延ばしが限界になると１回のウェイトサイクルを挿入する動作が繰り返し行われる。したがって、一連の動作では５種類の状態が存在するため、この５種類の状態を区別するために、インクリメント信号ＩＮＣとしては３ビットの情報量が必要である。
【００５７】
ウェイトサイクルでは、遅延信号ＤＬＹの状態に係わらず、制御信号ＮＡ＿Ｇ，ＮＯＥおよびＮＤ＿Ｇの状態が決定される。このため、本実施例では、ウェイトサイクルに、遅延信号ＤＬＹとして１回目のリードアクセスの場合と同じローレベルを出力している。したがって、本実施例では、４回のリードアクセスに相当する４種類の状態に応じて、ローレベル（Ｌ）または遅延信号ＤＬ１〜３の内の１つを選択的に出力する４入力のマルチプレクサ５８を使用することができ、選択信号ＭＵＬを３ビットから１ビット削減して２ビットとし、遅延逓倍器３０の回路規模を削減している。
【００５８】
これに対して、例えば５回のリードアクセスに対して１回のウェイトサイクルが必要な場合には、６種類の状態が存在する。この場合も、インクリメント信号ＩＮＣとしては同じ３ビットの情報量が必要である。また、ウェイトサイクルでの遅延信号ＤＬＹの状態は関係ないものの、３ビットの選択信号ＭＵＬを使用して、５回のリードアクセスに相当する５種類の状態の内の１つを選択的に出力する５入力のマルチプレクサを使用する必要がある。
【００５９】
何回リードアクセスをすると、ウェイトサイクルを挿入しなければならないかというのは、ＣＰＵ１２のサイクルタイムと、メモリ１４のアクセスタイムと、両者の時間差によって決定される。しかし、遅延回路５２，５４，５６の遅延時間を前述の時間差以上の範囲で適宜設定することによって、一連のリードアクセスの回数を４回、８回というように２ⁿ回とすれば、前述のようにマルチプレクサ５８の回路規模を削減することができるという利点がある。
【００６０】
本発明のデータアクセス装置は、基本的に以上のようなものである。
なお、本発明は、上記実施例に限定されるものではない。例えば、アドレス信号やデータ信号のビット長、メモリサイズ等は何ら限定されないし、ウェイト信号や遅延信号、制御信号等の信号極性も適宜変更してもよい。また、インクリメンタや遅延逓倍器の具体的な回路構成も何ら限定されず、同じ機能を有する他の構成回路によって実現してもよい。
【００６１】
さらに、上記実施例では、ＣＰＵがメモリの連続するアドレスをリードアクセスする場合の一例を挙げて説明したが、ライトアクセスの場合も同じようにして実現可能であることは言うまでもないことである。また、本発明は、メモリを制御するための制御信号を適宜生成することにより、メモリとしてＳＲＡＭやＤＲＡＭ等の各種のＲＡＭに適用可能であるし、リードアクセス専用とすれば、各種のＲＯＭにも適用可能である。
【００６２】
以上、本発明のデータアクセス装置について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６３】
【発明の効果】
以上詳細に説明した様に、本発明のデータアクセス装置は、プロセッサが次のサイクルでアクセスするアドレス信号を生成し、メモリのアクセスタイムを満足するようにアドレス信号のパルス幅を延長してメモリに供給し、アドレス信号に応じてメモリから出力されるデータを保持して、次のサイクルでプロセッサに供給し、プロセッサが、メモリの連続するアドレスを所定回数アクセスする毎に１回のウェイトサイクルを挿入するよう制御するものである。
これにより、本発明のデータアクセス装置によれば、プロセッサから、プロセッサのサイクルタイムよりも長いアクセスタイムで動作するメモリに記憶されている複数のデータを連続的にアクセスする場合であっても、不要なウェイトサイクルが挿入される回数を激減させることができ、プロセッサの性能低下を抑えて高速にデータをアクセスすることができる。
【図面の簡単な説明】
【図１】本発明のデータアクセス装置の一実施例の構成概念図である。
【図２】（ａ），（ｂ）および（ｃ）は、制御信号生成回路の一実施例の概念図である。
【図３】インクリメンタの一実施例の概念図である。
【図４】遅延逓倍器の一実施例の概念図である。
【図５】遅延逓倍器の動作を表す一実施例のタイミングチャートである。
【図６】本発明のデータアクセス装置の動作を表す一実施例のタイミングチャートである。
【図７】従来のデータアクセス装置の一例の構成概念図である。
【図８】従来のデータアクセス装置の動作を表す一例のタイミングチャートである。
【図９】従来のデータアクセス装置の動作を表す別の例のタイミングチャートである。
【符号の説明】
１０，６２データアクセス装置
１２プロセッサ
１４メモリ
１６プリフェッチアドレス生成回路
１８アドレスラッチ
２０データラッチ
２２ＮＡ＿Ｇ生成回路
２４ＮＯＥ生成回路
２６ＮＤ＿Ｇ生成回路
２８インクリメンタ
３０遅延逓倍器
３２Ａ＿Ｇ生成回路
３４ＯＥ生成回路
３６Ｄ＿Ｇ生成回路
３８，４０，４６，６０ＡＮＤゲート
４２ＮＡＮＤゲート
４４＋１回路
４８フリップフロップ
５０コンパレータ
５２，５４，５６遅延回路
５８マルチプレクサ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data access device for continuously accessing a plurality of data stored at consecutive addresses in a memory from a processor.
[0002]
[Prior art]
In a data access device that accesses memory data from a processor (hereinafter referred to as a CPU), the CPU cannot access the memory in one clock time because there is not enough memory access time relative to the CPU cycle time. In this case, memory data can be correctly accessed by inserting a necessary number of wait cycles.
[0003]
However, if a wait cycle is inserted every time the CPU accesses memory data, the performance is significantly degraded. On the other hand, conventionally, when the CPU continuously accesses a plurality of data stored in consecutive addresses of the memory, for example, the memory address to be accessed next by the CPU is output. It is known that it is an effective technique to hold data output from the memory in a latch in advance.
[0004]
The configuration, operation, and problems of the conventional data access device will be described below.
FIG. 7 is a conceptual diagram of an example of a conventional data access device. The data access device 62 shown in the figure includes a CPU 12, a memory 14, a prefetch address generation circuit 16, an address latch 18, a data latch 20, an A_G generation circuit 32, an OE generation circuit 34, and a D_G generation circuit 36. And have.
[0005]
In the following description, as described above, the CPU 12 stores a plurality of data stored at consecutive addresses in the memory 14 that are effective when the access time of the memory 14 is not sufficient with respect to the cycle time of the CPU 12. The operation of the data access device 62 when reading continuously will be described.
Here, the clock signal CLK is input to the CPU 12, the prefetch address generation circuit 16, the A_G generation circuit 32, the OE generation circuit 34, and the D_G generation circuit 36, and these circuits operate in synchronization with the clock signal CLK.
[0006]
As shown in the operation timing chart of FIG. 8, first, the CPU address signal CPU_A <15: 0> is output from the A <15: 0> terminal of the CPU 12 in synchronization with the rising edge of the clock signal CLK, and the prefetch address generation circuit 16 is supplied. The prefetch address generation circuit 16 increments (+1) the CPU address signal CPU_A <15: 0> and outputs it as a prefetch address signal P_A <15: 0>.
[0007]
The prefetch address signal P_A <15: 0> output from the prefetch address generation circuit 16 is input to the D terminal of the address latch 18. The prefetch address signal P_A <15: 0> is held in the address latch 18 by the control signal A_G, and the prefetch address signal P_A <15: 0> held in the address latch 18 is supplied from the Q terminal to the memory address signal LP_A. It is output as <15: 0>.
[0008]
Here, the A_G generation circuit 32 is a timing signal for holding the prefetch address signal P_A <15: 0> output from the prefetch address generation circuit 16 in the address latch 18 in synchronization with the falling edge of the clock signal CLK. The control signal A_G is generated, and in the illustrated example, the control signal A_G that is at a high level is generated during a period when the clock signal CLK is at a low level. The control signal A_G is input to the G terminal of the address latch 18 described above.
[0009]
The address latch 18 passes the prefetch address signal P_A <15: 0> while the control signal A_G input to the G terminal is at a high level, and outputs it as the memory address signal LP_A <15: 0>. To do. Further, the prefetch address signal P_A <15: 0> at the moment when the control signal A_G falls is held, and is output as the memory address signal LP_A <15: 0> while the control signal A_G is at the low level.
[0010]
Subsequently, the memory address signal LP_A <15: 0> output from the address latch 18 is input to the A <15: 0> terminal of the memory 14. From the D <7: 0> terminal of the memory 14, for example, after the value of the memory address signal LP_A <15: 0> changes or after a predetermined access time after the control signal OE becomes high level ( The memory data signal MD <7: 0> stored at the address corresponding to the memory address signal LP_A <15: 0> is output.
[0011]
Here, the OE generation circuit 34 is synchronized with the falling edge of the clock signal CLK, and becomes a control signal OE serving as a timing signal for reading data from the memory 14. In the illustrated example, the OE generation circuit 34 is high during the period when the clock signal CLK is at a low level. A control signal OE to be level is generated. In the illustrated example, the control signal OE is a signal that controls to read data from the memory 14 during a high level period. This control signal OE is input to the OE terminal of the memory 14 described above.
[0012]
Subsequently, the memory data signal MD <7: 0> output from the memory 14 is input to the D terminal of the data latch 20. The memory data signal MD <7: 0> is held in the data latch 20 by the control signal D_G, and from the Q terminal, the data signal MD <7: 0> held in the data latch 20 becomes the latch data signal LD <. 7: 0>.
[0013]
Here, the D_G generation circuit 36 controls the control signal D_G, which is a timing signal for holding the memory data signal MD <7: 0> read from the memory 14 in the data latch 20 in synchronization with the rising edge of the clock signal. In the illustrated example, a control signal D_G that is high during a period when the clock signal CLK is high is generated. The control signal D_G is input to the G terminal of the data latch 20 described above.
[0014]
As in the case of the address latch 18, the data latch 20 also passes the memory data signal MD <7: 0> while the control signal D_G input to the G terminal is at a high level, and passes it to the latch data signal. Output as LD <7: 0>. Further, the memory data signal MD <7: 0> at the moment when the control signal D_G falls is held, and this is output as the latch data signal LD <7: 0> while the control signal D_G is at the low level.
[0015]
Finally, the latch data signal LD <7: 0> output from the data latch 20 is input to the D <7: 0> terminal of the CPU 12, and the rising edge of the clock signal CLK in the next cycle (upward arrow in the figure). Is fetched by the CPU synchronously. As described above, the data access device 62 can continuously read a plurality of data stored at consecutive addresses in the memory 14 from the CPU 12 without inserting a wait cycle.
[0016]
However, in the data access device 62, when the access time of the memory 14 becomes longer and becomes longer than the cycle time of the CPU 12, the memory data MD <7: 0> is transferred from the memory 14 as shown in the operation timing chart of FIG. Since the output is further delayed, it cannot be held in the data latch 20 with the control signal D_G. In this case, each time the memory 14 is accessed, it is necessary to insert a wait cycle to extend the read operation, resulting in a problem that the performance of the CPU 12 is remarkably lowered.
[0017]
[Problems to be solved by the invention]
The object of the present invention is to look back at the problems based on the above prior art, and from a processor, a plurality of data stored at consecutive addresses in a memory that operates with an access time longer than the cycle time of the processor is continuously high-speed. It is an object of the present invention to provide a data access device that can access the network.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a data access device that sequentially accesses a memory that operates at an access time longer than the cycle time of the processor from a processor that operates at a predetermined cycle time,
Means for generating an address signal to be accessed by the processor in the next cycle; means for extending the pulse width of the address signal so as to satisfy the access time of the memory; Means for holding the data output from the memory and supplying the data to the processor in the next cycle, and inserting one wait cycle each time the processor accesses a continuous address of the memory a predetermined number of times. And a data access device characterized by having a control means.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a data access apparatus according to the present invention will be described in detail with reference to the preferred embodiments shown in the accompanying drawings.
[0020]
FIG. 1 is a conceptual diagram of a configuration of an embodiment of a data access apparatus according to the present invention. A data access device 10 shown in FIG. 1 includes a processor (hereinafter referred to as a CPU) 12, a memory 14, a prefetch address generation circuit 16, an address latch 18, a data latch 20, a NA_G generation circuit 22, and a NOE generation circuit. 24, an ND_G generation circuit 26, an incrementer 28 with a zero initialization function, and a delay multiplier 30.
[0021]
That is, the data access device 10 according to the present invention is different from the conventional data access device shown in FIG. The difference between the use of the NOE generation circuit 24 and the ND_G generation circuit 26 and the point having the incrementer 28 and the delay multiplier 30 is the only difference, and a detailed description of the same components is omitted. .
[0022]
As shown in the figure, the clock signal CLK is input to the CPU 12, the prefetch address generation circuit 16, the NA_G generation circuit 22, the NOE generation circuit 24, the ND_G generation circuit 26, and the delay multiplier 30. The incrementer 28 outputs a wait signal WAIT and an increment signal INC <1: 0>. The wait signal WAIT is sent to the CPU 12, the NA_G generation circuit 22, the NOE generation circuit 24, and the ND_G generation circuit 26. <1: 0> is input to the delay multiplier 30 as the selection signal MUL <1: 0>, respectively. Further, a delay signal DLY is output from the delay multiplier 30 and is input to the NA_G generation circuit 22, the NOE generation circuit 24, and the ND_G generation circuit 26.
[0023]
Next, FIG. 2 shows a conceptual diagram of an embodiment of the control signal generation circuit.
First, the NA_G generation circuit 22 shown in FIG. 1A includes an A_G generation circuit 32 and an AND gate 38. In this embodiment, the A_G generation circuit 32 has the same configuration as that used in the conventional data access device 62 shown in FIG. 7, for example. The specific circuit configuration of the A_G generation circuit 32 is not limited, and any conventionally known configuration is applicable.
[0024]
Here, the control signal A_G is output from the A_G generation circuit 32 and is input to the first input terminal of the AND gate 38. The wait signal WAIT is input to the second input terminal of the AND gate 38, the delay signal DLY is input to the third inverted input terminal, and the prefetch output from the prefetch address generation circuit 16 is output from the AND gate 38. A control signal NA_G serving as a timing signal for holding the address signal P_A <15: 0> in the address latch 18 is output.
[0025]
Further, the NOE generation circuit 24 shown in FIG. 5B includes an OE generation circuit 34 and an AND gate 40. Similarly, the OE generation circuit 34 has a conventionally known configuration. A control signal OE is output from the OE generation circuit 34 and is input to the first input terminal of the AND gate 40. A wait signal WAIT is input to the second input terminal of the AND gate 40, a delay signal DLY is input to the third inverted input terminal, and a timing signal for reading data from the memory 14 from the AND gate 40. A control signal NOE is output.
[0026]
The ND_G generation circuit 26 shown in FIG. 5C includes a D_G generation circuit 36 and a NAND gate 42. Similarly, the D_G generation circuit has a conventionally known configuration. A control signal D_G is output from the D_G generation circuit 36 and input to the first inverting input terminal of the NAND gate 42. The wait signal WAIT is input to the second input terminal of the NAND gate 42, the inverted signal of the delay signal DLY is input to the third inverted input terminal, and the memory data read from the memory 14 is read from the NAND gate 42. A control signal ND_G serving as a timing signal for holding the signal MD <7: 0> in the data latch 20 is output.
[0027]
In this embodiment, the operations of the A_G generation circuit 32, the OE generation circuit 34, and the D_G generation circuit 36 are the same as those used in the data access device 62 shown in FIG. 7, for example, and control signals A_G, OE And D_G have the same polarity. That is, all the control signals A_G, OE, and D_G are in an active state at a high level. For example, the control signal OE is at a high level when data is read from the memory 14.
[0028]
Further, the difference between the control signals NA_G, NOE and ND_G and the control signals A_G, OE and D_G is an inactive state when the wait signal WAIT becomes a low level which is an active state, as will be described later. Similarly, when the delay signal DLY becomes an active high level, the low level becomes an inactive low level. Details should be apparent from the following description.
[0029]
Next, FIG. 3 shows a conceptual diagram of an embodiment of an incrementer. The incrementer 28 in the illustrated example includes a +1 circuit 44, an AND gate 46, a flip-flop 48, and a comparator 50.
[0030]
Here, the output from the +1 circuit 44 is input to one input terminal of the AND gate 46, and the output of the AND gate 46 is input to the D <2: 0> terminal of the flip-flop 48. The control signal OE generated by the OE generation circuit 34 is input to the CLK inversion terminal of the flip-flop 48, the reset signal RESET is input to the reset inversion terminal, and the Q <2: 0> terminal increments the signal. Signals INC <2: 0> are output.
[0031]
The increment signal INC <2: 0> is input to one input terminal of the +1 circuit 44 and the comparator 50, and a part thereof is output as the increment signal INC <1: 0>. The other input terminal of the comparator 50 is input with a constant “4” (indicated by 100: bin in binary notation), and its output is input to the other input terminal of the AND gate 46 and output as a wait signal WAIT. Has been.
[0032]
Here, the wait signal WAIT is a signal for controlling whether or not a wait cycle is inserted when the CPU 12 accesses the memory 14. In this embodiment, the wait signal WAIT is a low level at which the wait signal WAIT is in an active state. In this case, a wait cycle is inserted.
[0033]
In the incrementer 28, first, the reset signal RESET is once set to the low level, the flip-flop 48 is reset, and the value of the increment signal INC <2: 0> that is the output becomes '000: bin'.
[0034]
Thereafter, the increment signal INC <2: 0> is incremented by the +1 circuit 44 and input to the flip-flop 48 via the AND gate 46, and is held again in the flip-flop 48 at the fall of the control signal OE. Thereafter, similarly, every time the control signal OE falls, the value of the increment signal INC <2: 0> is incremented. The increment signal INC <1: 0> is input to the delay multiplier 30 as the selection signal MUL <1: 0>.
[0035]
The comparator 50 compares the value of the increment signal INC <2: 0> with the constant “100: bin”, and outputs a low level as the wait signal WAIT when a match is detected. The wait signal WAIT is input to the D <2: 0> terminal of the flip-flop 48 via the AND gate 46, and the flip-flop 48 is initialized at the falling edge of the next control signal OE, and the increment signal INC <2: 0. The value of> returns to “000: bin”. Thereafter, the above operation is repeated.
[0036]
That is, in the incrementer 28, the value of the increment signal INC <2: 0> is incremented in the order of “000 → 001 → 010 → 011 → 100: bin” in synchronization with the falling edge of the control signal OE. When the value of the increment signal INC <2: 0> becomes “100: bin”, the low level in the active state is output as the wait signal WAIT, and the value of the increment signal INC <2: 0> is “000: bin”. Initialized to '.
[0037]
Next, FIG. 4 shows a conceptual diagram of an embodiment of the delay multiplier. The delay multiplier 30 in the illustrated example includes delay circuits (delays) 52, 54, 56, a multiplexer 58, and an AND gate 60. In this embodiment, it is assumed that the delay times of the delay circuits 52, 54 and 56 are the same.
[0038]
Here, the clock signal CLK is input to the delay circuit 52, and the output thereof is input to the delay circuit 54 in the next stage and also input to the 01 terminal of the multiplexer 58 as the delay signal DL1. Similarly, the output of the delay circuit 54 is input to the delay circuit 56 of the next stage, and is input to the 10 terminal of the multiplexer 58 as the delay signal DL2, and the output of the delay circuit 56 is input to the 11 of the multiplexer 58 as the delay signal DL3. Input to the terminal.
[0039]
The 00 terminal of the multiplexer 58 is fixed to the low level (L), and the increment signal INC <1: 0> output from the incrementer 28 is input to the selection terminal as the selection signal MUL <1: 0>. The output signal DLX of the multiplexer 58 is input to one input terminal of the AND gate 60. The clock signal CLK is input to the other inverting input terminal of the AND gate 60, and the delay signal DLY is output from the AND gate 60.
[0040]
In the delay multiplier 30, as shown in the operation timing chart of FIG. 5, the clock signals CLK are respectively delayed by predetermined time by the delay circuits 52, 54 and 56, and the delay circuits 52, 54 and 56 respectively It is output as signals DL1, DL2 and DL3. From the multiplexer 58, a signal input to the 00 terminal, 01 terminal, 10 terminal, or 11 terminal is selectively output as the output signal DLX according to the value of the selection signal MUL <1: 0>.
[0041]
That is, in the illustrated example, when the value of the selection signal MUL <1: 0> is “00: bin”, the low level input to the 00 terminal of the multiplexer 58 is selectively output. The delay signal DL1 input to the 01 terminal in the case of “bin”, the delay signal DL2 input to the 10 terminal in the case of “10: bin”, and the 11 terminal in the case of “11: bin”. Each input delay signal DL3 is selectively output.
[0042]
The AND gate 60 outputs a low level as the delay signal DLY when the value of the selection signal MUL <1: 0> is “00: bin”, otherwise, the selection signal MUL <1. : A high-level pulse having a pulse width corresponding to the delay time of the delay signal DL1, DL2 or DL3 selectively output from the multiplexer 58 in accordance with the value of 0> as described above at the falling edge of the clock signal CLK. Output synchronously. Thereafter, the above operation is repeated.
[0043]
Since the selection signal MUL <1: 0> is the increment signal INC <1: 0> as described above, the increment signal INC <2: 0> is changed as shown in the operation timing chart of FIG. After the value is incremented from “000 → 001 → 010 → 011 → 100: bin” and then initialized to “000: bin”, the value of the selection signal MUL <1: 0> is “00”. → 01 → 10 → 11 → 00: It changes repeatedly in the order of bin ′.
[0044]
The data access apparatus of the present invention basically has the above configuration. Note that the illustrated example shows only a configuration in which the CPU 12 performs high-speed read access to a plurality of data stored in consecutive addresses of the memory 14 for easy understanding. Therefore, when the CPU 12 randomly accesses the data in the memory 14, it is necessary to directly connect the address signal, the data signal, and the control signal to the memory 14. Therefore, a multiplexer is provided so that the two can be switched. There is a need.
[0045]
Next, the operation of the data access apparatus of the present invention will be described with reference to the operation timing chart shown in FIG.
In the following description, when the access time of the memory 14 is longer than the cycle time of the CPU 12, the CPU 12 continuously reads a plurality of data stored at consecutive addresses in the memory 14. The operation of the data access device 62 will be described.
[0046]
As shown in the operation timing chart of FIG. 6, the CPU 12 sequentially outputs CPU address signals CPU_A <15: 0> having consecutive values. The CPU address signal CPU_A <15: 0> is incremented by the prefetch address generation circuit 16, and the prefetch address signal P_A <15 having a value equal to the value of the CPU address signal CPU_A <15: 0> that the CPU 12 accesses in the next cycle. : 0> is output.
[0047]
The value of the increment signal INC <2: 0> is one cycle in the order of “0 → 1 → 2 → 3 → 4 (decimal number)” in synchronization with the falling edge of the control signal OE, that is, the rising edge of the clock signal CLK. It is incremented every time, then initialized to '0', and thereafter the same operation is repeated.
[0048]
First, as in the first cycle, when the value of the increment signal INC <2: 0>, that is, the selection signal MUL <1: 0> is “0”, the wait signal WAIT is at the high level and the delay signal DLY is at the low level. Become. In response to this, the control signals NA_G and NOE become high level when the clock signal CLK is low level, and the control signal ND_G becomes high level when the clock signal CLK is high level.
[0049]
Subsequently, as in the second cycle, when the value of the increment signal INC <2: 0> is “1”, as the delay signal DLY, the delay time of the delay circuit 52 is synchronized with the falling edge of the clock signal CLK. A high level pulse having a corresponding pulse width is output. In response to this, the rising timings of the control signals NA_G and NOE and the falling timing of the control signal ND_G are delayed by a time corresponding to the delay time of the delay circuit 52.
[0050]
Similarly, in the third and fourth cycles, as the delay signal DLY, high level pulses corresponding to the delay times of the delay circuits 52 and 54 and the delay circuits 52, 54, and 56 are respectively synchronized with the falling edge of the clock signal CLK. In response to this, the rise timing of the control signals NA_G and NOE and the fall timing of the control signal ND_G are time delays corresponding to the delay times of the delay circuits 52 and 54 and the delay circuits 52, 54 and 56, respectively. Is done.
[0051]
The prefetch address signal P_A <15: 0> is held in the address latch 18 by the control signal NA_G and is output as the memory address signal LP_A <15: 0>. As is clear from the operation timing chart of FIG. 6, the memory address signal LP_A <15: 0> in each cycle is compared with the CPU address signal CPU_A <15: 0> in the access time of the memory 14. Is held longer by the time corresponding to the delay time of the delay circuit 52.
[0052]
From the memory 14, the memory address signal LP_A <15: 0> changes, or after a predetermined access time after the control signal NOE becomes high level (left and right arrows in the figure), the memory address signal A memory data signal MD <7: 0> stored at an address corresponding to LP_A <15: 0> is output. In this embodiment, the memory data signal MD <7: 0> is output in the next cycle in which the prefetch address signal P_A <15: 0> corresponding thereto is output.
[0053]
The memory data signal MD <7: 0> is held in the data latch 20 by the control signal ND_G, and is output as the latch data signal LD <7: 0>. The latch data signal LD <7: 0> is fetched by the CPU in synchronization with the rising edge of the clock signal CLK (upward arrow in the figure). As described above, the CPU 12 continuously reads a plurality of data stored at consecutive addresses in the memory 14 without inserting wait cycles until the first to fourth cycles.
[0054]
Subsequently, as in the fifth cycle, when the value of the increment signal INC <2: 0> is “4”, the wait signal WAIT becomes the low level in the active state in synchronization with the rising edge of the clock signal CLK. Further, since the value of the increment signal INC <1: 0>, that is, the selection signal MUL <1: 0> is “0”, the value of the increment signal INC <2: 0> is “0”. The delay signal DLY becomes low level.
[0055]
When the wait signal WAIT becomes low level, the control signals NA_G and NOE become inactive low level, and the control signal ND_G also becomes inactive high level. The CPU 12 samples the low level of the wait signal WAIT at the rising edge of the clock signal CLK in the sixth cycle, and sets the value of the CPU address signal CPU_A <15: 0> in the sixth cycle to the same value as in the fifth cycle. That is, a wait cycle is inserted. Then, after the sixth cycle, the above-described operation is repeated.
[0056]
Here, in the above-described embodiment, the pulse width of the memory address LP_A <15: 0> is extended so as to satisfy the access time of the memory 14, and the CPU 12 performs read access to four consecutive addresses of the memory 14, Thereafter, when the extension of the pulse width reaches the limit, the operation of inserting one wait cycle is repeated. Therefore, since there are five types of states in a series of operations, the amount of information of 3 bits is required as the increment signal INC in order to distinguish these five types of states.
[0057]
In the wait cycle, the states of the control signals NA_G, NOE, and ND_G are determined regardless of the state of the delay signal DLY. For this reason, in this embodiment, the same low level as in the case of the first read access is output as the delay signal DLY in the wait cycle. Therefore, in the present embodiment, a four-input multiplexer 58 that selectively outputs one of the low level (L) or the delay signals DL1 to DL3 according to four types of states corresponding to four read accesses. The selection signal MUL is reduced from 3 bits to 1 bit to 2 bits, and the circuit scale of the delay multiplier 30 is reduced.
[0058]
On the other hand, for example, when one wait cycle is required for five read accesses, there are six types of states. Also in this case, the same 3-bit information amount is required as the increment signal INC. Further, although the state of the delay signal DLY in the wait cycle is not related, one of five states corresponding to five read accesses is selectively output using the 3-bit selection signal MUL. It is necessary to use a 5-input multiplexer.
[0059]
The number of read accesses to which a wait cycle must be inserted is determined by the CPU 12 cycle time, the memory 14 access time, and the time difference between the two. However, by appropriately setting the delay times of the delay circuits 52, 54, and 56 within a range equal to or larger than the above-described time difference, the number of series of read accesses is 2 such as 4 times and 8 times. ⁿ In this case, there is an advantage that the circuit scale of the multiplexer 58 can be reduced as described above.
[0060]
The data access apparatus of the present invention is basically as described above.
In addition, this invention is not limited to the said Example. For example, the bit length of the address signal and the data signal, the memory size, etc. are not limited at all, and the signal polarities of the wait signal, delay signal, control signal, etc. may be changed as appropriate. Further, the specific circuit configuration of the incrementer and the delay multiplier is not limited at all, and may be realized by another configuration circuit having the same function.
[0061]
Furthermore, in the above-described embodiment, an example in which the CPU performs read access to consecutive addresses in the memory has been described, but it goes without saying that the same can be realized in the case of write access. Further, the present invention can be applied to various RAMs such as SRAM and DRAM as a memory by appropriately generating control signals for controlling the memory, and can be applied to various ROMs if dedicated to read access. Applicable.
[0062]
Although the data access device of the present invention has been described in detail above, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the spirit of the present invention. is there.
[0063]
【The invention's effect】
As described above in detail, the data access device according to the present invention generates an address signal that the processor accesses in the next cycle, and extends the pulse width of the address signal to satisfy the memory access time. Supply and hold the data output from the memory in response to the address signal, and supply it to the processor in the next cycle, and insert one wait cycle each time the processor accesses the consecutive addresses of the memory a predetermined number of times It controls to do.
As a result, according to the data access device of the present invention, it is unnecessary even when a plurality of data stored in a memory that operates with an access time longer than the cycle time of the processor is continuously accessed from the processor. The number of insertions of wait cycles can be drastically reduced, and data can be accessed at high speed while suppressing a decrease in processor performance.
[Brief description of the drawings]
FIG. 1 is a configuration conceptual diagram of an embodiment of a data access apparatus of the present invention.
FIGS. 2A, 2B, and 2C are conceptual diagrams of an embodiment of a control signal generation circuit.
FIG. 3 is a conceptual diagram of an embodiment of an incrementer.
FIG. 4 is a conceptual diagram of an embodiment of a delay multiplier.
FIG. 5 is a timing chart of an embodiment illustrating the operation of the delay multiplier.
FIG. 6 is a timing chart of an embodiment showing the operation of the data access apparatus of the present invention.
FIG. 7 is a conceptual diagram of an example of a conventional data access device.
FIG. 8 is an example timing chart showing the operation of a conventional data access apparatus.
FIG. 9 is another example timing chart showing the operation of the conventional data access apparatus.
[Explanation of symbols]
10,62 data access device
12 processor
14 memory
16 Prefetch address generation circuit
18 Address latch
20 Data latch
22 NA_G generation circuit
24 NOE generation circuit
26 ND_G generation circuit
28 Incrementa
30 delay multiplier
32 A_G generation circuit
34 OE generation circuit
36 D_G generation circuit
38, 40, 46, 60 AND gate
42 NAND gate
44 +1 circuit
48 flip-flops
50 Comparator
52, 54, 56 delay circuit
58 multiplexer

Claims

A data access device that sequentially accesses a memory that operates with an access time longer than the cycle time of the processor from a processor that operates with a predetermined cycle time,
Means for generating an address signal to be accessed by the processor in the next cycle; means for extending the pulse width of the address signal so as to satisfy the access time of the memory; Means for holding the data output from the memory and supplying the data to the processor in the next cycle, and inserting one wait cycle each time the processor accesses a continuous address of the memory a predetermined number of times. And a data access device characterized by comprising: