JP3816755B2

JP3816755B2 - Semiconductor integrated circuit

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Publication number: JP3816755B2
Application number: JP2001031278A
Authority: JP
Inventors: 敬規大牟田; 裕之諏訪部; 修宇田川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-02-07
Filing date: 2001-02-07
Publication date: 2006-08-30
Anticipated expiration: 2021-02-07
Also published as: JP2002237742A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に２つの電圧を比較して比較結果を論理レベル"H" または"L" の信号として出力するCMOS型の電圧比較回路に関するもので、例えば不揮発性半導体メモリの基板バイアス選択用の電源電圧比較回路などに使用されるものである。
【０００２】
【従来の技術】
図１８は、従来の複数の電源を持つCMOS LSIに内蔵されたCMOS型の電源電圧比較回路の一例を示す。
【０００３】
この電源電圧比較回路は、第１の電源電圧VDD1が入力するVDD1ノードと接地電位ノード（GND ノード）との間で直列接続され、VDD1を分圧して第１の分圧電圧VIN1を出力する抵抗素子R11 ，R12 と、第２の電源電圧VDD2が入力する第２の電源ノード（VDD2ノード）とGND ノードとの間で直列接続され、VDD2を分圧して第２の分圧電圧VIN2を出力する抵抗素子R21 ，R22 と、前記VDD1ノードとGND ノードとの間に接続された定電流回路と、前記VDD1を動作電源とし、CMOSFET （相補性絶縁ゲート型電界効果トランジスタ）を用いて前記VIN1とVIN2を比較して比較結果を比較出力ノードCMP1A に出力するCMOS電圧比較回路CMP とから構成される。
【０００４】
前記定電流回路は、前記VDD1ノードとGND ノードとの間に、定電流源IR0Aとドレイン・ゲート相互が接続されたN 型トランジスタN01Aとが直列接続されて構成される。
【０００５】
前記CMOS電圧比較回路CMP は、比較回路部と出力回路とから構成されている。上記比較回路部は、VIN1とVIN2を入力とするソース結合ペアをなす入力用のN 型トランジスタN1A ，N2A と、その各ドレインとVDD1ノードとの間に接続されたカレントミラー負荷用のP 型トランジスタP1A ，P2A と、前記入力用のN 型トランジスタN1A ，N2A のソース結合ノードとGND ノードとの間に接続され、前記定電流回路のN 型トランジスタN01Aとゲート同士が接続（カレントミラー接続）された定電流源用のN 型トランジスタN02Aとから構成されている。
【０００６】
前記出力回路は、前記VDD1ノードとGND ノードとの間に、P 型トランジスタP3A とN 型トランジスタN03Aとが直列接続されて構成される。この場合、上記P 型トランジスタP3A のゲートには前記比較回路部の出力が入力し、前記N 型トランジスタN03Aは前記定電流回路のN 型トランジスタN01Aとゲート同士が接続（カレントミラー接続）されており、上記P 型トランジスタP3A とN 型トランジスタN03Aとの直列接続ノードが前記比較出力ノードCMP1A に接続されている。
【０００７】
次に、図１８のソース結合ペアをなすCMOSFET を用いた従来例の電源電圧比較回路の動作について、図１９を参照しながら簡単に説明する。
【０００８】
この電源電圧比較回路は、VDD1を分圧したVIN1とVDD2を分圧したVIN2を、第１の電源電圧VDD1を動作電源とするCMOS電圧比較回路CMP により比較し、比較結果を論理レベル"H" または"L" の信号として出力するものである。
【０００９】
即ち、R11/R12 ＝ R21/R22に設定しておくと、VDD1＞VDD2の時には、VIN1＞VIN2であり、比較出力ノードCMP1A に"L" が出力し、VDD1＜VDD2の時には、VIN1＜VIN2であり、比較出力ノードCMP1A に"H" が出力する。
【００１０】
上記従来例の電源電圧比較回路は、次の３つの問題点が挙げられる。
【００１１】
第１の問題点は、低電圧で動作しないことである。つまり、CMOS電圧比較回路CMP はソース結合ペア回路を構成するトランジスタが飽和領域特性の状態で動作しないとオフセットが大きくなるからである。
【００１２】
ここで、最低動作電圧をVDDmin、カレントミラー負荷用のP 型トランジスタP1A の閾値電圧をVthP、入力用のN 型トランジスタN1A のドレイン・ソース間電圧VDS をVDSN1A、定電流源用のN 型トランジスタN02AのVDS をVDSN02A で表わすと、VDDmin = VthP + VDSN1A + VDSN02Aであり、VDDmin以下の低電圧では、ソース結合ペア回路を構成するトランジスタのオフセットが大きくなり、CMOS電圧比較回路CMP として機能しない。例えば、VthP＝1.0V，VDSN1 ＝0.3V，VDSN2 ＝0.3VとするとVDDmin =1.6Vである。
【００１３】
第２の問題点は、パターン面積が大きいことである。その理由の1 つは、回路構成要素が多いことである。もう1 つの理由は、回路を構成する抵抗素子のレイアウトサイズを大きくする必要があるからである。なぜなら、消費電流を低減するために抵抗値を大きく設計する（即ち、抵抗素子のL/W を大きくとる）必要が有り、加えて相対誤差を少なくするためにはW を大きく設計する必要があるからである。
【００１４】
第３の問題点は、電圧比較の検出精度が悪いことである。これは抵抗素子の相対誤差やアンプのオフセットによる相対誤差によるものである。
【００１５】
【発明が解決しようとする課題】
上記したように従来の電源電圧比較回路は、低電圧で動作しない、パターン面積が大きい、検出精度が悪いという問題があった。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、低電圧動作が可能になり、パターン面積が小さくて済み、検出精度が向上する電圧比較回路を内蔵した半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、第１の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続された第１導電型の第１のMOSFETと、前記第１のMOSFETとドレイン同士が接続され、第２の電圧ノードにソースが接続され、ゲートに第１のバイアス電位が与えられる第２導電型の第２のMOSFETと、第３の電圧ノードにソースが接続された第１導電型の第３のMOSFETと、前記第３のMOSFETとドレイン同士が接続され、前記第２の電圧ノードにソースが接続され、ゲートに前記第１のバイアス電位が与えられる第２導電型の第４のMOSFETとを具備し、前記第１の電圧ノードの電圧と前記第３の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第３のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする。
【００１８】
本発明の第２の半導体集積回路は、第１の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続され第１導電型の第１のMOSFETと、前記第１の MOSFET とドレイン同士が接続され、第２の電圧ノードにソースが接続され、ゲートに第１のバイアス電位が与えられる第２導電型の第２のMOSFETと、第３の電圧ノードにソースが接続された第１導電型の第３のMOSFETと、前記第２の電圧ノードにソースが接続され、ゲートに前記第１のバイアス電位が与えられる第２導電型の第４のMOSFETと、前記第３のMOSFETとドレイン同士が接続され、ソースが前記第４のMOSFETのドレインに接続され、ゲートに第２のバイアス電位が与えられる第２導電型の第５のMOSFETとを具備し、前記第１の電圧ノードの電圧と前記第３の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第３のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
なお、本発明の実施の形態では、P 型半導体基板（P 基板）を用いたLSI において、N 型MOSFETはP 基板上に形成され、P 型MOSFETはP 基板に形成されたN 型ウェル領域内に形成される。また、P 基板には接地電位GND が与えられ、N 型ウェル領域には該領域に形成されるPMOSFET 用の電源電位が与えられる。
【００２１】
＜第１の実施形態＞
図１は、本発明の半導体集積回路に形成された第１の実施形態に係る電源電圧比較回路を示している。
【００２２】
この電源電圧比較回路10は、第１の高電位電源電圧VDD1を動作電源とする定電流回路11と、この定電流回路11により電流制御され、VDD1と第２の高電位電源電圧VDD2を比較するCMOS電圧比較回路12と、VDD1を動作電源とし、前記CMOS電圧比較回路12の比較出力を比較出力ノードCMP1に論理レベル"H" または"L" の信号として取り出す出力回路13から構成される。
【００２３】
前記定電流回路11は、VDD1が入力するVDD1ノードと低電位電源（本例ではGNDノード）との間に、定電流源IR0 およびドレイン・ゲート相互が接続されたN 型トランジスタN0の順で直列接続されて構成される。
【００２４】
前記CMOS電圧比較回路12は、VDD1ノードとGND ノードとの間に、P 型トランジスタP1のソース・ドレイン間およびN 型トランジスタN1のドレイン・ソース間の順で直列接続され、前記VDD2が入力するVDD2ノードとGND ノードとの間に、P 型トランジスタP2のソース・ドレイン間およびN 型トランジスタN2のドレイン・ソース間の順で直列接続されている。この場合、上記P1のドレイン・ゲート相互が接続され、前記P1とP2は、ゲート同士が接続されており、カレントミラー回路を構成する。また、前記N1とN2の各ゲートは、前記定電流回路11のN0のゲートに接続されており、これらのN0，N1，N2はカレントミラー回路を構成する。
【００２５】
前記出力回路13は、前記VDD1ノードとGND ノードとの間に、抵抗素子R3およびN 型トランジスタN3のドレイン・ソース間の順で直列接続され、この直列接続ノードと前記比較出力ノードCMP1との間にVDD1を動作電源とするインバータ回路IV1 が挿入されている。上記N3のゲートには、前記CMOS電圧比較回路12のP2のドレイン電圧（電圧比較出力信号）が入力する。
【００２６】
次に、図１の構成の電源電圧比較回路10の動作について説明する。
【００２７】
図２は、図１の電源電圧比較回路10の入出力特性を示している。ここでは、VDD1が一定の時にVDD2が数百μsec のオーダーで急峻に立ち上がった場合を示している。
【００２８】
図１の電源電圧比較回路10は、VDD1とVDD2の電圧変化分をCMOS電圧比較回路12のP1とP2に流れる電流変化分に変換して電流比較を行なう。そして、この電流変化分をさらに電圧変化分に変換し、この電圧変化分を出力回路13に伝達することにより、従来例の電源電圧比較回路と同等の動作を行なうものである。
【００２９】
即ち、VDD1＞VDD2の時には、P1の電流＞P2の電流INになり、P2のドレイン電圧により定電流回路11のN3がオフ状態になり、N3のドレイン電圧が"H" （＝VDD1）になり、比較出力ノードCMP1に"L" （＝GND ）が出力する。
【００３０】
これに対して、VDD1＜VDD2の時には、P1の電流＜P2の電流INになり、P2のドレイン電圧により定電流回路11のN3がオン状態になり、N3のドレイン電圧が"L" になり、比較出力ノードCMP1に"H" が出力する。
【００３１】
本実施形態の電源電圧比較回路10によれば、従来例の電源電圧比較回路と比べて、次のような利点がある。
【００３２】
（１）ソース結合ペア回路を必要としないので、より低電圧で動作可能である。例えば最低動作電圧をVDDmin、P1の閾値電圧をVthP、N1のドレイン・ソース間電圧VDS をVDSN1 で表わすと、VDDmin＝VthP + VDSN1以上で動作可能である。ここで、例えばVthP＝1.0V，VDSN1 ＝0.3Vであるとすると、最低動作電圧VDDmin＝1.3 V のオーダーであり、従来例の電源電圧比較回路の最低動作電圧VDDmin＝1.6Vよりも低電圧である。
【００３３】
（２）回路構成要素が少ないので、パターン面積を小さくできるほか、回路構成要素が少なく、検出バラツキに対する素子の相対誤差要因が少ないので、比較精度を上げることが可能になるなどの利点がある。
【００３４】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係る電源電圧比較回路30を示している。
【００３５】
この電源電圧比較回路30は、図１を参照して前述した第１の実施形態に係る電源電圧比較回路10と比べて、その出力側にヒステリシス回路31が付加されている点が異なり、その他は同じであるので、図１中と同一部分には同一記号を付けて説明を省略する。
【００３６】
上記ヒステリシス回路31は、前記比較出力ノードCMP1とヒステリシス出力ノードCMP2との間に二段のインバータ回路IV2 ，IV3 が接続され、前記CMOS電圧比較回路12のP2のドレイン（ノードA ）とGND ノードとの間にN 型トランジスタN21 ，N22 が直列に接続されている。この場合、N21 のゲートは前記インバータ回路IV2 の出力ノードに接続され、N22 は、ゲートが前記定電流回路11のN 型トランジスタN0のゲート（ノードB ）に接続（カレントミラー接続）されている。
【００３７】
次に、図３の電源電圧比較回路30の動作について説明する。
【００３８】
図４は、図３の電源電圧比較回路30の入出力特性（ヒステリシス特性を持つ）を示している。ここでは、VDD1が一定の時にVDD2が数百μsec のオーダーで急峻に立ち上がった場合を示している。
【００３９】
図５（ａ）は、図３の電源電圧比較回路30において、VDD1が一定の時にVDD2が立ち上がり、このVDD2に微小なノイズ成分が混入している場合を示している。この場合の電圧比較出力波形を図５（ｂ）に示しており、対比のために、ヒステリシス特性を持たない電源電圧比較回路の電圧比較出力波形（誤動作例）を図５（ｃ）に示した。
【００４０】
図３の電源電圧比較回路30の動作は、図２を参照して前述した電源電圧比較回路の動作と比べて、比較出力ノードCMP1の出力信号に対してヒステリシス回路31によりヒステリシス特性を持たせている点が異なり、その他は同じであるのでその説明を省略する。
【００４１】
VDD1＞VDD2の時には、比較出力ノードCMP1は"L" 、インバータ回路IV2 の出力は"H" 、比較出力ノードCMP2は"L" である。この時、インバータ回路IV2 の出力"H" によりN21 はオン状態になり、ヒステリシス回路31の電流IN2 が発生する。このIN2 によって、CMOS電圧比較回路12のP2のドレイン・ソース間電圧IDS が少し低下し、その分だけVDD1＞VDD2の検出基準が高くなる。
【００４２】
これに対して、VDD1＜VDD2の時には、比較出力ノードCMP1は"H" 、インバータ回路IV2 の出力は"L" 、比較出力ノードCMP2は"H" である。この時、インバータ回路IV2 の出力"L" によりN21 はオフ状態になり、ヒステリシス回路31の電流IN2 は発生しない。
【００４３】
即ち、CMOS電圧比較回路12は、VDD1＞VDD2の時とVDD1＜VDD2の時とでヒステリシス回路31の影響が異なり（P2に流れる電流に差が発生する）、入出力特性に差が発生し、図４に示すようにヒステリシス特性を持つようになる。
【００４４】
したがって、VDD1とVDD2の電位関係が緩慢に切り替わる際にVDD2に微小なノイズ成分が混入した場合、ヒステリシス特性を持つ図３の電源電圧比較回路30によれば、比較出力ノードCMP2にヒゲ状のパルスが出力され難く、誤動作を生じず、図５（ｂ）に示したような安定した比較結果を得ることができる。これに対して、ヒステリシス特性を持たない電源電圧比較回路では、図５（ｃ）に示した誤動作例のように、比較出力ノードCMP2にヒゲ状のパルスが出力する恐れがあった。
【００４５】
＜第２の実施形態の応用例＞
図６は、第２の実施形態に係る電源電圧比較回路30の応用例として、例えば不揮発性半導体メモリのウエルバイアスの切換供給に用いられる電源切換供給回路を示している。
【００４６】
図６の電源電圧切換供給回路は、図３を参照して前述した電源電圧比較回路30の出力側に電源切換選択回路60が付加されている点が異なり、その他は同じであるので、図３中と同一部分には同一記号を付けて説明を省略する。
【００４７】
上記電源切換選択回路60は、VDD1ノードとウエルバイアス供給ノードVOUT1 との間にP 型トランジスタP5のソース・ドレイン間が接続され、VDD2ノードと前記ウエルバイアス供給ノードVOUT1 との間にP 型トランジスタP6のソース・ドレイン間が接続されている。そして、前記ウエルバイアス供給ノードとGND ノードとの間に、P 型トランジスタP4およびN 型トランジスタN4が直列に接続されている。
【００４８】
さらに、電源電圧比較回路30の比較出力ノードCMP2の出力を受けて反転させるインバータ回路IV4 が設けられており、このインバータ回路IV4 の出力が前記P4，N4およびP6のゲートに接続され、前記P5のゲートは前記P4、N4の直列接続ノードに接続されている。
【００４９】
次に、図６の電源電圧切換供給回路の動作について説明する。
【００５０】
図７は、図６の電源電圧切換供給回路の動作例を示す波形図である。
【００５１】
図６の電源電圧切換供給回路は、VDD1，VDD2の電位関係に応じて、より高い側の電圧を選択してウエルバイアス供給ノードVOUT1 に出力し、これに接続されたウェルのバイアスを切り替えるものである。
【００５２】
即ち、電源電圧比較回路30の動作は、図４乃至図５を参照して前述した動作と同じであり、電源切換選択回路60の動作は、図７に示すように、電源電圧VDD1，VDD2のうちの高電位側の電圧を選択してウエルバイアス供給ノードVOUT1 に出力する。
【００５３】
例えば、VDD1=1.5V 、VDD2=1.3〜1.7Vとすると、VDD1＞VDD2の時には、比較出力ノードCMP2は"L" 、インバータ回路IV4 の出力は"H" になり、N4とP5はオン状態になり、P4とP6はオフ状態になり、ウエルバイアス供給ノードVOUT1 にVDD1=1.5V が出力する。
【００５４】
これに対して、VDD1＜VDD2の時には、比較出力ノードCMP2は"H" 、インバータ回路IV4 の出力は"L" になり、N4とP5はオフ状態になり、P4とP6はオン状態になり、ウエルバイアス供給ノードVOUT1 にVDD2=1.5〜1.7Vが出力する。
【００５５】
即ち、図６の電源電圧切換供給回路によれば、前述した各実施形態と同様の効果が得られるほか、ウェルのバイアスを切り替えることができる。
【００５６】
なお、P 型トランジスタP5のソースをVDD2ノード、P 型トランジスタP6のソースをVDD1ノードに接続するように変更することにより、VDD1，VDD2の電位関係に応じてより低い側の電圧を選択するように変更することが可能である。
【００５７】
＜第１の実施形態の変形例＞
図８は、第１の実施形態の変形例に係る電源電圧比較回路を示している。
【００５８】
この電源電圧比較回路は、図１を参照して前述した電源電圧比較回路10と比べて、CMOS電圧比較回路12a に対するVDD1、VDD2の入力関係が逆である（CMOS電圧比較回路12のP2のソースにVDD1が入力し、P1のソースにVDD2が入力する）点、VDD1を動作電源とする定電流回路11a の構成、VDD1を動作電源とする出力回路13aの構成が異なり、その他は同じであるので、図１中と同一部分には同一記号を付けて説明を省略する。
【００５９】
前記定電流回路11a は、VDD1ノードとGND ノードとの間に、定電流源IREFおよびドレイン・ゲート相互が接続されたN 型トランジスタN0の順で直列接続されている。さらに、VDD1ノードとGND ノードとの間に、ドレイン・ゲート相互が接続されたP 型トランジスタP10 のソース・ドレイン間およびドレイン・ゲート相互が接続されたN 型トランジスタN11 のドレイン・ソース間の順で直列接続されている。この場合、上記N0およびN11 のゲート同士が接続されており、これらのN0，N11 はカレントミラー回路を構成する。
【００６０】
前記出力回路13a は、前記VDD1ノードとGND ノードとの間に、抵抗素子用のP型トランジスタP14 のソース・ドレイン間および前記CMOS電圧比較回路12a のP2のドレイン電圧（電圧比較出力信号）がゲートに入力するN 型トランジスタN3のドレイン・ソース間の順で直列接続されている。この場合、上記P14 は、前記定電流回路11a のP10 とゲート同士が接続されており、これらのP10 ，P14 はカレントミラー回路を構成する。そして、上記P14 ，N3の直列接続ノードと比較出力ノードCMPBとの間にVDD1を動作電源とするインバータ回路INV1が挿入されている。
【００６１】
図９は、図８の電源電圧比較回路の入出力特性を示している。
【００６２】
図８の電源電圧比較回路の動作は、図１を参照して前述した電源電圧比較回路10と比べて、基本的に同様であり、VDD1、VDD2の大小関係と比較出力の論理レベルの関係が逆である点が異なる。
【００６３】
＜第３の実施形態＞
ところで、図８に示した電源電圧比較回路10において、低消費電流化を図るためには、定電流源に流す電流値を絞り、カレントミラーを構成するN0,N1,N2およびP1,P2 の電流値を一律に低減させる必要があるが、これに伴って、以下に述べるような問題が発生する。
【００６４】
図１０は、図８の電源電圧比較回路のトランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示している。
【００６５】
図１１は、図８の電源電圧比較回路の動作例を示すタイミング図である。
【００６６】
即ち、前述したようにVDD1が一定の時にVDD2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電圧比較回路12a において、P1のドレインは"L" から"H" へと変化し、P2のドレインは"H" から"L" へと変化する。この場合、VDD1とVDD2の電圧差はP2に流れる電流IMの変化分ΔIMとして表わすことができ、このΔIMによりCMOS電圧比較回路12a の出力電圧の変化分ΔVMが決定される。
【００６７】
しかし、N2に流れる電流IMが絞られているので、N2の駆動能力が弱く、出力回路13a のN3のゲートに対する放電に時間がかかる。即ち、VDD1＜VDD2になった瞬間から遅れ時間（Tdelay1 ）後に比較出力ノードCMPBが"H" から"L" に変化するので、電圧比較検出に時間がかかってしまう。このように検出時間に時間がかかった場合、電圧状態がVDD1＜VDD2であるにも拘らず、VDD1とVDD2の電圧関係を正しく判断できない期間が生じてしまう。上記電圧比較検出の高速化を図ろうとした場合、定電流源に流す電流値を大きくしなければならず、低消費電流化を実現できなくなる。
【００６８】
このような問題点を解決した第３の実施形態を以下に説明する。
【００６９】
図１２は、本発明の第３の実施形態に係る電源電圧比較回路を示している。
【００７０】
この電源電圧比較回路は、図８を参照して前述した電源電圧比較回路と比べて、基本的には同じであるが、CMOS電圧比較回路12b に抵抗素子としてN 型トランジスタN15 が挿入されている点、VDD1を動作電源とする動作点設定回路14が付加されている点が主として異なる。
【００７１】
この電源電圧比較回路は、VDD1を動作電源とする定電流回路11a と、VDD1を動作電源とする動作点設定回路14と、上記定電流回路11a により電流制御されるとともに動作点設定回路14により動作点が設定され、VDD1とVDD2を比較するCMOS電圧比較回路12b と、VDD1を動作電源とし、CMOS電圧比較回路12b の比較出力を比較出力ノードCMPBに論理レベル"H" または"L" の信号として取り出す出力回路13a から構成される。
【００７２】
前記動作点設定回路14は、VDD1ノードとGND ノードとの間に、P 型トランジスタP11 のソース・ドレイン間、ドレイン・ゲート相互が接続されたN 型トランジスタN13 のドレイン・ソース間およびドレイン・ゲート相互が接続されたN 型トランジスタN12 のドレイン・ソース間の順で直列接続されている。この場合、上記P11 は、前記定電流回路11a のP10 とゲート同士が接続されており、これらのP10 ，P11 はカレントミラー回路を構成する。また、上記N13 のドレインの電位を動作点設定バイアスとして出力する。
【００７３】
前記CMOS電圧比較回路12b は、VDD1ノードとGND ノードとの間に、P 型トランジスタP2のソース・ドレイン間、N 型トランジスタN15 のドレイン・ソース間およびN 型トランジスタN2のドレイン・ソース間の順で直列接続され、前記VDD2が入力するVDD2ノードとGND ノードとの間に、P 型トランジスタP1のソース・ドレイン間およびN 型トランジスタN1のドレイン・ソース間の順で直列接続されている。
【００７４】
この場合、上記P1のドレイン・ゲート相互が接続され、P1とP2のゲート同士が接続されており、このP1，P2はカレントミラー回路を構成する。また、上記N1およびN2の各ゲートは、前記定電流回路11a のN0のゲートに接続されており、これらのN0、N1、N2はカレントミラー回路を構成する。また、N15 のゲートには、前記動作点設定回路14から動作点設定バイアスが与えられる。
【００７５】
次に、図１２の電源電圧比較回路の動作について、図９、図１３および図１４を参照して説明する。
【００７６】
図１３は、図１２の電源電圧比較回路のトランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示している。
【００７７】
図１４は、図１２の電源電圧比較回路の入出力特性を示している。
【００７８】
図１２の電源電圧比較回路の動作は、図９を参照して前述した電源電圧比較回路の動作と比べて、基本的には同じであるが、CMOS電圧比較回路12b のP2は、抵抗負荷用のN15 が接続されているので、図１３に示すように電流変化量ΔIMに対する電圧変化量ΔVMが大きくなる点が異なる。
【００７９】
即ち、前述したようにVDD1が一定の時にVDD2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電圧比較回路12bにおいて、P1のドレインは"L" から"H" へと変化し、P2のドレインは"H" から"L" へと急峻に変化する。この場合、VDD1とVDD2の電圧差はN2に流れる電流IMの変化分ΔIMとして表わすことができ、このΔIMによりCMOS電圧比較回路11b の出力電圧の変化分ΔVMが決定される。
【００８０】
この時、低消費電流化を図るために、定電流源に流す電流値を絞り、カレントミラーを構成するN0,N1,N2,N11およびP10,P14 の電流値を一律に低減させた場合（CMOS電圧比較回路12b のP2の駆動能力を弱くした場合）でも、前記したように微小の電流変化に対してCMOS電圧比較回路12b の出力電圧の変化分ΔVMを大きくすることが可能であり、出力回路13a のN3のゲートに対する放電を短時間で行なうことが可能になる。即ち、VDD1＜VDD2になった瞬間から短い遅れ時間（Tdelay2 ）後に比較出力ノードCMPBが"H" から"L" に変化するので、電圧比較検出の時間を短縮することが可能になる。したがって、VDD1とVDD2の電圧関係を即座に正しく判断することができる。
【００８１】
即ち、第３の実施形態に係る電源電圧比較回路によれば、図８を参照して前述した電源電圧比較回路と比べて、消費電流を抑えながら電源比較検出の高速化を図ることが可能になる。
【００８２】
＜第３の実施形態の変形例＞
図１５は、第３の実施形態の変形例に係る電源電圧比較回路を示している。
【００８３】
この電源電圧比較回路は、図１２を参照して前述した電源電圧比較回路と比べて、CMOS電圧比較回路12a に対するVDD1、VDD2の入力関係が逆である（CMOS電圧比較回路12d のP1のソースにVDD1が入力し、P2のソースにVDD2が入力する）点が異なり、その他は同じであるので、図１２中と同一部分には同一記号を付けて説明を省略する。
【００８４】
図１６は、図１５の電源電圧比較回路の入出力特性を示している。
【００８５】
図１５の電源電圧比較回路の動作は、図１２を参照して前述した電源電圧比較回路の動作と比べて、基本的には同様であるが、VDD1、VDD2の大小関係に対する比較出力ノードCMPBの出力信号の論理レベルが逆になる点が異なる。即ち、VDD1＞VDD2の時、CMPB ="L" 、VDD ＜VDD2の時、CMPB="H"を出力する。
【００８６】
図１５の電源電圧比較回路によれば、図１２を参照して前述した電源電圧比較回路と同様に、消費電流を増加させることなく電源比較検出の高速化を図ることができる。
【００８７】
＜第４の実施形態＞
図１７は、第４の実施形態に係る電源電圧比較回路を示している。
【００８８】
この電源電圧比較回路は、図１２を参照して前述した電源電圧比較回路と比べて、その出力側にヒステリシス回路15が付加されている点、出力回路13b の構成が異なり、その他は同じであるので、図１２中と同一部分には同一記号を付けて説明を省略する。
【００８９】
上記出力回路13b は、前記出力回路13の比較出力ノードCMPBとヒステリシス出力ノードCMPDとの間にインバータ回路INV2が挿入されている。また、前記ヒステリシス回路15は、前記CMOS電圧比較回路12b のP2のドレインとGND ノードとの間にN 型トランジスタN21 ，N20 が直列に接続されている。この場合、N21 のゲートは前記インバータ回路INV2の出力ノード（ヒステリシス出力ノードCMPD）に接続され、N22 は、ゲートが前記定電流回路11a のN 型トランジスタN0のゲートに接続（カレントミラー接続）されている。
【００９０】
このヒステリシス回路15の動作は、図３を参照して前述したヒステリシス回路31の動作と基本的に同じである。
【００９１】
図１７の電源電圧比較回路の動作は、図１２を参照して前述した電源電圧比較回路の動作と比べて、比較出力ノードCMPBの出力信号に対してヒステリシス特性を持たせている点が異なり、その他は同じであるのでその説明を省略する。
【００９２】
即ち、VDD1＜VDD2の時には、比較出力ノードCMPBは"L" 、インバータ回路INV1の出力は"H" 、インバータ回路INV2の出力ノード（ヒステリシス出力ノードCMPD）は"L" である。この時、インバータ回路INV2の出力"L" によりN21 はオフ状態になり、ヒステリシス回路15の電流IM2 は発生しない。
【００９３】
これに対して、VDD1＞VDD2の時には、比較出力ノードCMPBは"H" 、インバータ回路INV1の出力は"L" 、インバータ回路INV2の出力ノードCMPDは"H" である。この時、インバータ回路INV2の出力"H" によりN21 はオン状態になり、ヒステリシス回路15の電流IM2 が発生する。このIM2 によって、CMOS電圧比較回路12b のP2のドレイン・ソース間電圧IDS が少し低下し、その分だけVDD1＞VDD2の検出基準が高くなる。
【００９４】
つまり、CMOS電圧比較回路11b は、VDD1＜VDD2の時とVDD1＞VDD2の時とで、ヒステリシス回路15による影響が異なり（P2に流れる電流に差が発生する）、入出力特性に差が発生し、ヒステリシス特性を持つようになる。
【００９５】
したがって、VDD1とVDD2の電位関係が緩慢に切り替わる際にVDD1に微小なノイズ成分が混入した場合、ヒステリシス特性を持つ図１７の電源電圧比較回路によれば、前述した第２の実施形態と同様に、ヒステリシス出力ノードCMPDにヒゲ状のパルスが出力され難く、誤動作を生じず、安定した比較結果を得ることができる。
【００９６】
【発明の効果】
上述したように本発明によれば、低電圧動作が可能になり、パターン面積が小さくて済み、検出精度が向上する電圧比較回路を内蔵した半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に形成された第１の実施形態に係る電源電圧比較回路を示す回路図。
【図２】図１の電源電圧比較回路の入出力特性の一例を示す図。
【図３】本発明の第２の実施形態に係る電源電圧比較回路を示す回路図。
【図４】図３の電源電圧比較回路の入出力特性（ヒステリシス特性を持つ）の一例を示す図。
【図５】図３の電源電圧比較回路においてVDD1が一定の時に立ち上がるVDD2に微小なノイズ成分が混入している場合の入力電圧波形の一例および比較出力波形の一例ならびにヒステリシス特性を持たない電源電圧比較回路の電圧比較出力波形（誤動作例）を対比のために示す特性図。
【図６】本発明の第２の実施形態に係る電源電圧比較回路の応用例として、不揮発性半導体メモリのウエルバイアス供給用の電源切換供給回路を示す回路図。
【図７】図６の電源電圧切換供給回路の動作例を示す波形図。
【図８】本発明の第１の実施形態の変形例に係る電源電圧比較回路を示す回路図。
【図９】図８の電源電圧比較回路の入出力特性を示す図。
【図１０】図８の電源電圧比較回路のトランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示す図。
【図１１】図８の電源電圧比較回路の動作例を示すタイミング図。
【図１２】本発明の第３の実施形態に係る電源電圧比較回路を示す回路図。
【図１３】図１２の電源電圧比較回路のトランジスタP2のIM−VM特性を示す図。
【図１４】図１２の電源電圧比較回路の入出力特性を示す図。
【図１５】第３の実施形態の変形例に係る電源電圧比較回路を示す回路図。
【図１６】図１５の電源電圧比較回路の入出力特性を示す図。
【図１７】本発明の第４の実施形態に係る電源電圧比較回路を示す回路図。
【図１８】従来の複数の電源を持つCMOS LSIに内蔵されたCMOS型の電源電圧比較回路の一例を示す回路図。
【図１９】図１８のソース結合ペアをなすCMOSFET を用いた従来例の電源電圧比較回路の入出力特性の一例を示す図。
【符号の説明】
10…電源電圧比較回路、
11…定電流回路、
12…CMOS電圧比較回路、
13…出力回路、
VDD1…第１の高電位電源電圧、
VDD2…第２の高電位電源電圧、
CMP1…比較出力ノード、
GND …低電位電源。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a CMOS type voltage comparison circuit that compares two voltages and outputs a comparison result as a logic level "H" or "L" signal. This is used for a power supply voltage comparison circuit for selecting a substrate bias.
[0002]
[Prior art]
FIG. 18 shows an example of a CMOS type power supply voltage comparison circuit built in a conventional CMOS LSI having a plurality of power supplies.
[0003]
This power supply voltage comparison circuit is connected in series between a VDD1 node to which a first power supply voltage VDD1 is input and a ground potential node (GND node), and divides VDD1 to output a first divided voltage VIN1. The elements R11 and R12 are connected in series between the second power supply node (VDD2 node) to which the second power supply voltage VDD2 is input and the GND node, and VDD2 is divided to output the second divided voltage VIN2. Resistive elements R21 and R22, a constant current circuit connected between the VDD1 node and the GND node, and VDD1 and VIN2 using VDD1 as an operating power source and a CMOSFET (complementary insulated gate field effect transistor) And a CMOS voltage comparison circuit CMP for outputting the comparison result to the comparison output node CMP1A.
[0004]
The constant current circuit is configured by connecting a constant current source IR0A and an N-type transistor N01A having a drain and a gate connected in series between the VDD1 node and the GND node.
[0005]
The CMOS voltage comparison circuit CMP is composed of a comparison circuit section and an output circuit. The above comparator circuit consists of N-type transistors N1A and N2A for input that form a source-coupled pair with VIN1 and VIN2 as inputs, and a P-type transistor for current mirror load connected between each drain and VDD1 node. P1A and P2A are connected between the source coupling node and the GND node of the input N-type transistors N1A and N2A, and the N-type transistor N01A and the gate of the constant current circuit are connected (current mirror connection). An N-type transistor N02A for a constant current source.
[0006]
The output circuit is configured by connecting a P-type transistor P3A and an N-type transistor N03A in series between the VDD1 node and the GND node. In this case, the output of the comparison circuit section is input to the gate of the P-type transistor P3A, and the N-type transistor N03A is connected to the N-type transistor N01A of the constant current circuit (gates connected to each other) (current mirror connection). A series connection node of the P-type transistor P3A and the N-type transistor N03A is connected to the comparison output node CMP1A.
[0007]
Next, the operation of the conventional power supply voltage comparison circuit using the CMOSFET forming the source coupling pair of FIG. 18 will be briefly described with reference to FIG.
[0008]
In this power supply voltage comparison circuit, VIN1 divided by VDD1 and VIN2 divided by VDD2 are compared by a CMOS voltage comparison circuit CMP using the first power supply voltage VDD1 as an operation power supply, and the comparison result is a logic level “H”. Alternatively, it is output as a "L" signal.
[0009]
That is, if R11 / R12 = R21 / R22, VIN1> VIN2 when VDD1> VDD2, “L” is output to the comparison output node CMP1A, and VIN1 <VIN2 when VDD1 <VDD2. Yes, "H" is output to the comparison output node CMP1A.
[0010]
The conventional power supply voltage comparison circuit has the following three problems.
[0011]
The first problem is that it does not operate at a low voltage. In other words, the CMOS voltage comparison circuit CMP has a large offset if the transistors constituting the source coupled pair circuit do not operate in the saturation region characteristic state.
[0012]
Here, the minimum operating voltage is VDDmin, the threshold voltage of the P-type transistor P1A for current mirror load is VthP, the drain-source voltage VDS of the N-type transistor N1A for input is VDSN1A, and the N-type transistor N02A for constant current source If VDSN02A is expressed as VDSN02A, VDDmin = VthP + VDSN1A + VDSN02A. At low voltages below VDDmin, the offset of the transistors that make up the source-coupled pair circuit becomes large, and the CMOS voltage comparison circuit CMP does not function. For example, when VthP = 1.0V, VDSN1 = 0.3V, and VDSN2 = 0.3V, VDDmin = 1.6V.
[0013]
The second problem is that the pattern area is large. One reason is that there are many circuit components. Another reason is that it is necessary to increase the layout size of the resistance elements constituting the circuit. This is because it is necessary to design a large resistance value in order to reduce current consumption (that is, to increase the L / W of the resistance element), and in addition, it is necessary to design W to be large in order to reduce the relative error. Because.
[0014]
The third problem is that the detection accuracy of voltage comparison is poor. This is due to the relative error of the resistance element and the relative error due to the offset of the amplifier.
[0015]
[Problems to be solved by the invention]
As described above, the conventional power supply voltage comparison circuit has problems that it does not operate at a low voltage, has a large pattern area, and has poor detection accuracy.
[0016]
The present invention has been made to solve the above problems, and provides a semiconductor integrated circuit incorporating a voltage comparison circuit that enables low-voltage operation, requires a small pattern area, and improves detection accuracy. Objective.
[0017]
[Means for Solving the Problems]
  In the first semiconductor integrated circuit of the present invention, the source is connected to the first voltage node, and the drain and gate are connected to each other.TheThe first conductivity type first MOSFET, the first MOSFET and the drain are connected to each other, the source is connected to the second voltage node, and the first bias potential is applied to the gate. The second MOSFET, the third MOSFET of the first conductivity type whose source is connected to the third voltage node, the third MOSFET and the drain are connected, and the source is connected to the second voltage node. And a second conductivity type fourth MOSFET to which the first bias potential is applied to the gate, and a result of comparing the magnitudes of the voltage at the first voltage node and the voltage at the third voltage node A voltage comparison circuit for outputting a signal of a different logic level depending on the output from the drain of the third MOSFET is incorporated.
[0018]
  According to a second semiconductor integrated circuit of the present invention, a source is connected to a first voltage node, a drain and a gate are connected to each other, a first conductivity type first MOSFET,The first MOSFET And drains are connected, a source is connected to the second voltage node, and a first bias potential is applied to the gate.A second conductivity type second MOSFET; a first conductivity type third MOSFET having a source connected to a third voltage node;A source is connected to the second voltage node, and the first bias potential is applied to the gate.A fourth MOSFET of the second conductivity type;ThirdMOSFET and drain are connected, and the source is4thA second conductivity type fifth MOSFET connected to the drain of the first MOSFET and having the gate supplied with the second bias potential,in frontA voltage comparison circuit that outputs a signal of a different logic level from the drain of the third MOSFET according to the result of comparing the voltage of the first voltage node and the voltage of the third voltage node is incorporated. It is characterized by.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0020]
In the embodiment of the present invention, in an LSI using a P-type semiconductor substrate (P substrate), the N-type MOSFET is formed on the P substrate, and the P-type MOSFET is in the N-type well region formed on the P substrate. Formed. The P substrate is supplied with the ground potential GND, and the N-type well region is supplied with the power supply potential for the PMOSFET formed in the region.
[0021]
<First Embodiment>
FIG. 1 shows a power supply voltage comparison circuit according to a first embodiment formed in a semiconductor integrated circuit of the present invention.
[0022]
The power supply voltage comparison circuit 10 is controlled by the constant current circuit 11 using the first high potential power supply voltage VDD1 as an operating power supply, and compares the current VDD1 and the second high potential power supply voltage VDD2. A CMOS voltage comparison circuit 12 and an output circuit 13 which uses VDD1 as an operation power supply and takes out the comparison output of the CMOS voltage comparison circuit 12 as a signal of logic level “H” or “L” at the comparison output node CMP1.
[0023]
The constant current circuit 11 is connected in series in the order of a constant current source IR0 and an N-type transistor N0 in which a drain and a gate are connected between a VDD1 node to which VDD1 is input and a low potential power supply (GND node in this example). Connected and configured.
[0024]
The CMOS voltage comparison circuit 12 is connected in series between the source and drain of the P-type transistor P1 and between the drain and source of the N-type transistor N1 between the VDD1 node and the GND node. A node and a GND node are connected in series between the source and drain of the P-type transistor P2 and between the drain and source of the N-type transistor N2. In this case, the drain and gate of P1 are connected to each other, and the gates of P1 and P2 are connected to each other to form a current mirror circuit. The gates of N1 and N2 are connected to the gate of N0 of the constant current circuit 11, and these N0, N1, and N2 constitute a current mirror circuit.
[0025]
The output circuit 13 is connected in series between the VDD1 node and the GND node in order between the resistance element R3 and the drain and source of the N-type transistor N3, and between the series connection node and the comparison output node CMP1. Inverter circuit IV1 with VDD1 as the operating power supply is inserted in the circuit. The drain voltage (voltage comparison output signal) of P2 of the CMOS voltage comparison circuit 12 is input to the gate of N3.
[0026]
Next, the operation of the power supply voltage comparison circuit 10 configured as shown in FIG. 1 will be described.
[0027]
FIG. 2 shows input / output characteristics of the power supply voltage comparison circuit 10 of FIG. Here, a case is shown in which VDD2 rises steeply on the order of several hundred μsec when VDD1 is constant.
[0028]
The power supply voltage comparison circuit 10 shown in FIG. 1 performs current comparison by converting the voltage change between VDD1 and VDD2 into the current change flowing through P1 and P2 of the CMOS voltage comparison circuit 12. Then, the current change is further converted into a voltage change, and the voltage change is transmitted to the output circuit 13, thereby performing an operation equivalent to the power supply voltage comparison circuit of the conventional example.
[0029]
That is, when VDD1> VDD2, the current of P1> the current IN of P2, and the drain voltage of P2 turns off N3 of the constant current circuit 11 and the drain voltage of N3 becomes “H” (= VDD1). "L" (= GND) is output to the comparison output node CMP1.
[0030]
On the other hand, when VDD1 <VDD2, the current of P1 is smaller than the current IN of P2, the N3 of the constant current circuit 11 is turned on by the drain voltage of P2, and the drain voltage of N3 becomes “L”. "H" is output to the comparison output node CMP1.
[0031]
The power supply voltage comparison circuit 10 of the present embodiment has the following advantages over the power supply voltage comparison circuit of the conventional example.
[0032]
(1) Since a source coupled pair circuit is not required, the circuit can be operated at a lower voltage. For example, when the minimum operating voltage is VDDmin, the threshold voltage of P1 is VthP, and the drain-source voltage VDS of N1 is VDSN1, operation is possible with VDDmin = VthP + VDSN1 or higher. Here, for example, assuming that VthP = 1.0V and VDSN1 = 0.3V, the minimum operating voltage is VDDmin = 1.3 V, which is lower than the minimum operating voltage VDDmin = 1.6V of the conventional power supply voltage comparison circuit. is there.
[0033]
(2) Since the number of circuit components is small, the pattern area can be reduced. In addition, the number of circuit components is small, and the relative error factor of the element with respect to detection variation is small.
[0034]
<Second Embodiment>
FIG. 3 shows a power supply voltage comparison circuit 30 according to the second embodiment of the present invention.
[0035]
This power supply voltage comparison circuit 30 is different from the power supply voltage comparison circuit 10 according to the first embodiment described above with reference to FIG. 1 in that a hysteresis circuit 31 is added on the output side. Since they are the same, the same parts as those in FIG.
[0036]
In the hysteresis circuit 31, two-stage inverter circuits IV2 and IV3 are connected between the comparison output node CMP1 and the hysteresis output node CMP2, and the drain (node A) of P2 of the CMOS voltage comparison circuit 12 and the GND node are connected. N-type transistors N21 and N22 are connected in series. In this case, the gate of N21 is connected to the output node of the inverter circuit IV2, and the gate of N22 is connected to the gate (node B) of the N-type transistor N0 of the constant current circuit 11 (current mirror connection).
[0037]
Next, the operation of the power supply voltage comparison circuit 30 in FIG. 3 will be described.
[0038]
FIG. 4 shows input / output characteristics (having hysteresis characteristics) of the power supply voltage comparison circuit 30 of FIG. Here, a case is shown in which VDD2 rises steeply on the order of several hundred μsec when VDD1 is constant.
[0039]
FIG. 5A shows a case where VDD2 rises when VDD1 is constant in the power supply voltage comparison circuit 30 of FIG. 3, and a minute noise component is mixed in VDD2. The voltage comparison output waveform in this case is shown in FIG. 5B, and for comparison, the voltage comparison output waveform (example of malfunction) of the power supply voltage comparison circuit having no hysteresis characteristic is shown in FIG. 5C. .
[0040]
The operation of the power supply voltage comparison circuit 30 in FIG. 3 has a hysteresis characteristic given to the output signal of the comparison output node CMP1 by the hysteresis circuit 31 as compared with the operation of the power supply voltage comparison circuit described above with reference to FIG. The other points are the same and the description thereof is omitted.
[0041]
When VDD1> VDD2, the comparison output node CMP1 is “L”, the output of the inverter circuit IV2 is “H”, and the comparison output node CMP2 is “L”. At this time, N21 is turned on by the output “H” of the inverter circuit IV2, and the current IN2 of the hysteresis circuit 31 is generated. Due to this IN2, the drain-source voltage IDS of P2 of the CMOS voltage comparison circuit 12 slightly decreases, and the detection reference of VDD1> VDD2 increases accordingly.
[0042]
On the other hand, when VDD1 <VDD2, the comparison output node CMP1 is “H”, the output of the inverter circuit IV2 is “L”, and the comparison output node CMP2 is “H”. At this time, N21 is turned off by the output "L" of the inverter circuit IV2, and the current IN2 of the hysteresis circuit 31 is not generated.
[0043]
That is, in the CMOS voltage comparison circuit 12, the influence of the hysteresis circuit 31 is different between VDD1> VDD2 and VDD1 <VDD2 (difference occurs in the current flowing through P2), resulting in a difference in input / output characteristics. As shown in FIG. 4, it has a hysteresis characteristic.
[0044]
Therefore, when a small noise component is mixed into VDD2 when the potential relationship between VDD1 and VDD2 is slowly switched, the power supply voltage comparison circuit 30 of FIG. 3 having hysteresis characteristics causes a whisker-like pulse at the comparison output node CMP2. Is not easily output and does not cause a malfunction, and a stable comparison result as shown in FIG. 5B can be obtained. On the other hand, in the power supply voltage comparison circuit having no hysteresis characteristic, there is a possibility that a whisker-like pulse is output to the comparison output node CMP2 as in the malfunction example shown in FIG.
[0045]
<Application Example of Second Embodiment>
FIG. 6 shows, as an application example of the power supply voltage comparison circuit 30 according to the second embodiment, a power supply switching supply circuit used, for example, for switching supply of well bias in a nonvolatile semiconductor memory.
[0046]
The power supply voltage switching supply circuit of FIG. 6 is the same as the power supply voltage selection circuit 60 described above with reference to FIG. 3 except that a power supply switching selection circuit 60 is added to the output side of FIG. The same parts as those in FIG.
[0047]
In the power supply switching selection circuit 60, the source and drain of the P-type transistor P5 are connected between the VDD1 node and the well bias supply node VOUT1, and the P-type transistor P6 is connected between the VDD2 node and the well bias supply node VOUT1. The source and drain are connected. A P-type transistor P4 and an N-type transistor N4 are connected in series between the well bias supply node and the GND node.
[0048]
Further, an inverter circuit IV4 that receives and inverts the output of the comparison output node CMP2 of the power supply voltage comparison circuit 30 is provided. The output of the inverter circuit IV4 is connected to the gates of the P4, N4, and P6, and the P5 The gate is connected to the series connection node of P4 and N4.
[0049]
Next, the operation of the power supply voltage switching supply circuit of FIG. 6 will be described.
[0050]
FIG. 7 is a waveform diagram showing an operation example of the power supply voltage switching supply circuit of FIG.
[0051]
The power supply voltage switching supply circuit of FIG. 6 selects a higher voltage according to the potential relationship between VDD1 and VDD2, outputs it to the well bias supply node VOUT1, and switches the bias of the well connected thereto. is there.
[0052]
That is, the operation of the power supply voltage comparison circuit 30 is the same as the operation described above with reference to FIGS. 4 to 5, and the operation of the power supply switching selection circuit 60 is performed with the power supply voltages VDD1 and VDD2 as shown in FIG. The voltage on the high potential side is selected and output to the well bias supply node VOUT1.
[0053]
For example, when VDD1 = 1.5V and VDD2 = 1.3 to 1.7V, when VDD1> VDD2, the comparison output node CMP2 is "L", the output of the inverter circuit IV4 is "H", and N4 and P5 are in the ON state Thus, P4 and P6 are turned off, and VDD1 = 1.5V is output to the well bias supply node VOUT1.
[0054]
On the other hand, when VDD1 <VDD2, the comparison output node CMP2 is “H”, the output of the inverter circuit IV4 is “L”, N4 and P5 are turned off, and P4 and P6 are turned on. VDD2 = 1.5 to 1.7V is output to the well bias supply node VOUT1.
[0055]
That is, according to the power supply voltage switching supply circuit of FIG. 6, the same effects as those of the above-described embodiments can be obtained, and the well bias can be switched.
[0056]
By changing the source of P-type transistor P5 to the VDD2 node and the source of P-type transistor P6 to the VDD1 node, the lower voltage is selected according to the potential relationship between VDD1 and VDD2. It is possible to change.
[0057]
<Modification of First Embodiment>
FIG. 8 shows a power supply voltage comparison circuit according to a modification of the first embodiment.
[0058]
  In this power supply voltage comparison circuit, compared to the power supply voltage comparison circuit 10 described above with reference to FIG. 1, the input relationship of VDD1 and VDD2 to the CMOS voltage comparison circuit 12a is reversed (the source of P2 of the CMOS voltage comparison circuit 12). VDD1 is input toP11), the configuration of the constant current circuit 11a using VDD1 as the operating power supply, and the configuration of the output circuit 13a using VDD1 as the operating power supply are the same. The same symbols are attached to and the description is omitted.
[0059]
The constant current circuit 11a is connected in series between a VDD1 node and a GND node in the order of a constant current source IREF and an N-type transistor N0 having a drain and a gate connected to each other. Furthermore, between the VDD1 node and the GND node, the source and drain of a P-type transistor P10 with a drain-gate connected to each other and the drain to source of an N-type transistor N11 with a drain-gate connected to each other in this order. They are connected in series. In this case, the gates of N0 and N11 are connected to each other, and these N0 and N11 constitute a current mirror circuit.
[0060]
In the output circuit 13a, between the VDD1 node and the GND node, the drain voltage (voltage comparison output signal) between the source and the drain of the P-type transistor P14 for resistance elements and the P2 of the CMOS voltage comparison circuit 12a is gated. Are connected in series between the drain and source of the N-type transistor N3. In this case, P14 is connected to P10 and gate of the constant current circuit 11a, and these P10 and P14 constitute a current mirror circuit. An inverter circuit INV1 using VDD1 as an operating power supply is inserted between the P14 and N3 series connection node and the comparison output node CMPB.
[0061]
FIG. 9 shows the input / output characteristics of the power supply voltage comparison circuit of FIG.
[0062]
The operation of the power supply voltage comparison circuit of FIG. 8 is basically the same as that of the power supply voltage comparison circuit 10 described above with reference to FIG. 1, and the relationship between the magnitudes of VDD1 and VDD2 and the logical level of the comparison output is the same. The opposite is the difference.
[0063]
<Third Embodiment>
By the way, in the power supply voltage comparison circuit 10 shown in FIG. 8, in order to reduce the current consumption, the current value flowing to the constant current source is narrowed down and the currents of N0, N1, N2 and P1, P2 constituting the current mirror are reduced. Although it is necessary to reduce the value uniformly, this causes the following problems.
[0064]
FIG. 10 shows the relationship (IM-VM characteristics) between the current IM and voltage VM of the transistor P2 in the power supply voltage comparison circuit of FIG.
[0065]
FIG. 11 is a timing chart showing an operation example of the power supply voltage comparison circuit of FIG.
[0066]
That is, as described above, when VDD1 is constant, VDD2 rises, and when VDD1 <VDD2, the drain of P1 changes from "L" to "H" in CMOS voltage comparison circuit 12a. The drain changes from "H" to "L". In this case, the voltage difference between VDD1 and VDD2 can be expressed as a change ΔIM in the current IM flowing through P2, and this ΔIM determines a change ΔVM in the output voltage of the CMOS voltage comparison circuit 12a.
[0067]
However, since the current IM flowing through N2 is reduced, the driving capability of N2 is weak, and it takes time to discharge the N3 gate of the output circuit 13a. That is, since the comparison output node CMPB changes from “H” to “L” after a delay time (Tdelay1) from the moment when VDD1 <VDD2, the voltage comparison detection takes time. Thus, when the detection time takes a long time, there occurs a period in which the voltage relationship between VDD1 and VDD2 cannot be correctly determined although the voltage state is VDD1 <VDD2. When trying to increase the speed of the voltage comparison and detection, the current value flowing through the constant current source must be increased, and a reduction in current consumption cannot be realized.
[0068]
A third embodiment that solves such problems will be described below.
[0069]
FIG. 12 shows a power supply voltage comparison circuit according to the third embodiment of the present invention.
[0070]
This power supply voltage comparison circuit is basically the same as the power supply voltage comparison circuit described above with reference to FIG. 8, but an N-type transistor N15 is inserted as a resistance element in the CMOS voltage comparison circuit 12b. The main difference is that an operating point setting circuit 14 using VDD1 as an operating power supply is added.
[0071]
This power supply voltage comparison circuit is controlled by the constant current circuit 11a using VDD1 as the operating power supply, the operating point setting circuit 14 using VDD1 as the operating power supply, and controlled by the constant current circuit 11a and operated by the operating point setting circuit 14. The CMOS voltage comparison circuit 12b that compares VDD1 and VDD2 is set, and VDD1 is the operating power supply. The comparison output of the CMOS voltage comparison circuit 12b is output to the comparison output node CMPB as a logic level "H" or "L" signal. The output circuit 13a is taken out.
[0072]
The operating point setting circuit 14 is connected between the VDD1 node and the GND node between the source and drain of the P-type transistor P11, between the drain and source of the N-type transistor N13 connected with the drain and gate, and between the drain and gate. Are connected in series in the order between the drain and source of the N-type transistor N12. In this case, P11 is connected to P10 and gate of the constant current circuit 11a, and these P10 and P11 constitute a current mirror circuit. Further, the potential at the drain of N13 is output as an operating point setting bias.
[0073]
The CMOS voltage comparison circuit 12b is connected between the VDD1 node and the GND node in the order between the source and drain of the P-type transistor P2, between the drain and source of the N-type transistor N15, and between the drain and source of the N-type transistor N2. In series connection, the source and drain of the P-type transistor P1 and the drain and source of the N-type transistor N1 are connected in series between the VDD2 node to which the VDD2 is input and the GND node.
[0074]
In this case, the drain and gate of P1 are connected to each other, and the gates of P1 and P2 are connected to each other, and P1 and P2 constitute a current mirror circuit. The gates of N1 and N2 are connected to the gate of N0 of the constant current circuit 11a, and these N0, N1, and N2 constitute a current mirror circuit. The operating point setting bias is applied from the operating point setting circuit 14 to the gate of N15.
[0075]
Next, the operation of the power supply voltage comparison circuit of FIG. 12 will be described with reference to FIG. 9, FIG. 13, and FIG.
[0076]
FIG. 13 shows the relationship (IM-VM characteristics) between the current IM and voltage VM of the transistor P2 in the power supply voltage comparison circuit of FIG.
[0077]
FIG. 14 shows the input / output characteristics of the power supply voltage comparison circuit of FIG.
[0078]
The operation of the power supply voltage comparison circuit of FIG. 12 is basically the same as that of the power supply voltage comparison circuit described above with reference to FIG. 9, but P2 of the CMOS voltage comparison circuit 12b is for a resistance load. Since N15 is connected, the voltage change amount ΔVM with respect to the current change amount ΔIM increases as shown in FIG.
[0079]
  That is, as described above, when VDD1 is constant, VDD2 rises, and when VDD1 <VDD2, the CMOS voltage comparison circuit12b, The drain of P1 changes from “L” to “H”, and the drain of P2 changes abruptly from “H” to “L”. In this case, the voltage difference between VDD1 and VDD2 can be expressed as a change ΔIM of the current IM flowing through N2, and the change ΔVM of the output voltage of the CMOS voltage comparison circuit 11b is determined by this ΔIM.
[0080]
  At this time, in order to reduce current consumption, the current value flowing to the constant current source is narrowed down, and the current values of N0, N1, N2, N11 and P10, P14 constituting the current mirror are uniformly reduced (CMOS Voltage comparison circuit12b Even if the driving capability of P2 is weakened), it is possible to increase the change ΔVM in the output voltage of the CMOS voltage comparison circuit 12b with respect to a minute current change as described above, and the N3 of the output circuit 13a It becomes possible to discharge the gate in a short time. That is, since the comparison output node CMPB changes from “H” to “L” after a short delay time (Tdelay2) from the moment when VDD1 <VDD2, the time for voltage comparison detection can be shortened. Therefore, the voltage relationship between VDD1 and VDD2 can be immediately and correctly determined.
[0081]
That is, according to the power supply voltage comparison circuit according to the third embodiment, compared to the power supply voltage comparison circuit described above with reference to FIG. 8, it is possible to increase the speed of power supply comparison detection while suppressing current consumption. Become.
[0082]
<Modification of Third Embodiment>
FIG. 15 shows a power supply voltage comparison circuit according to a modification of the third embodiment.
[0083]
In this power supply voltage comparison circuit, the input relationship of VDD1 and VDD2 to the CMOS voltage comparison circuit 12a is opposite to that of the power supply voltage comparison circuit described above with reference to FIG. 12 (as the source of P1 of the CMOS voltage comparison circuit 12d). Since VDD1 is input and VDD2 is input to the source of P2), and the other points are the same, the same parts as those in FIG.
[0084]
FIG. 16 shows the input / output characteristics of the power supply voltage comparison circuit of FIG.
[0085]
The operation of the power supply voltage comparison circuit of FIG. 15 is basically the same as that of the power supply voltage comparison circuit described above with reference to FIG. 12, but the comparison output node CMPB with respect to the magnitude relationship between VDD1 and VDD2 The difference is that the logic level of the output signal is reversed. That is, CMPB = "L" is output when VDD1> VDD2, and CMPB = "H" is output when VDD <VDD2.
[0086]
According to the power supply voltage comparison circuit of FIG. 15, as in the power supply voltage comparison circuit described above with reference to FIG. 12, it is possible to increase the speed of power supply comparison detection without increasing current consumption.
[0087]
<Fourth Embodiment>
FIG. 17 shows a power supply voltage comparison circuit according to the fourth embodiment.
[0088]
This power supply voltage comparison circuit is different from the power supply voltage comparison circuit described above with reference to FIG. 12 in that a hysteresis circuit 15 is added on the output side, the configuration of the output circuit 13b is different, and the others are the same. Therefore, the same parts as those in FIG.
[0089]
In the output circuit 13b, an inverter circuit INV2 is inserted between the comparison output node CMPB of the output circuit 13 and the hysteresis output node CMPD. In the hysteresis circuit 15, N-type transistors N21 and N20 are connected in series between the drain of P2 of the CMOS voltage comparison circuit 12b and the GND node. In this case, the gate of N21 is connected to the output node (hysteresis output node CMPD) of the inverter circuit INV2, and N22 is connected to the gate of the N-type transistor N0 of the constant current circuit 11a (current mirror connection). Yes.
[0090]
The operation of the hysteresis circuit 15 is basically the same as the operation of the hysteresis circuit 31 described above with reference to FIG.
[0091]
The operation of the power supply voltage comparison circuit of FIG. 17 is different from the operation of the power supply voltage comparison circuit described above with reference to FIG. 12 in that the output signal of the comparison output node CMPB has a hysteresis characteristic. Since others are the same, the description thereof is omitted.
[0092]
That is, when VDD1 <VDD2, the comparison output node CMPB is “L”, the output of the inverter circuit INV1 is “H”, and the output node (hysteresis output node CMPD) of the inverter circuit INV2 is “L”. At this time, N21 is turned off by the output “L” of the inverter circuit INV2, and the current IM2 of the hysteresis circuit 15 is not generated.
[0093]
On the other hand, when VDD1> VDD2, the comparison output node CMPB is “H”, the output of the inverter circuit INV1 is “L”, and the output node CMPD of the inverter circuit INV2 is “H”. At this time, N21 is turned on by the output “H” of the inverter circuit INV2, and the current IM2 of the hysteresis circuit 15 is generated. Due to this IM2, the drain-source voltage IDS of P2 of the CMOS voltage comparison circuit 12b is slightly reduced, and the detection reference of VDD1> VDD2 is increased accordingly.
[0094]
In other words, the influence of the hysteresis circuit 15 differs between the CMOS voltage comparison circuit 11b when VDD1 <VDD2 and when VDD1> VDD2 (a difference occurs in the current flowing through P2), and a difference occurs in the input / output characteristics. , Have hysteresis characteristics.
[0095]
Therefore, when a small noise component is mixed into VDD1 when the potential relationship between VDD1 and VDD2 is slowly switched, according to the power supply voltage comparison circuit of FIG. Therefore, it is difficult for a beard-like pulse to be output to the hysteresis output node CMPD, and a stable comparison result can be obtained without causing a malfunction.
[0096]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit having a built-in voltage comparison circuit that enables low-voltage operation, requires a small pattern area, and improves detection accuracy.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a power supply voltage comparison circuit according to a first embodiment formed in a semiconductor integrated circuit of the present invention.
FIG. 2 is a diagram showing an example of input / output characteristics of the power supply voltage comparison circuit of FIG. 1;
FIG. 3 is a circuit diagram showing a power supply voltage comparison circuit according to a second embodiment of the present invention.
4 is a diagram showing an example of input / output characteristics (having hysteresis characteristics) of the power supply voltage comparison circuit of FIG. 3;
5 shows an example of an input voltage waveform and an example of a comparative output waveform when a minute noise component is mixed in VDD2 that rises when VDD1 is constant in the power supply voltage comparison circuit of FIG. 3, and a power supply voltage having no hysteresis characteristic. The characteristic view which shows the voltage comparison output waveform (malfunction example) of a comparison circuit for the comparison.
FIG. 6 is a circuit diagram showing a power supply switching supply circuit for supplying a well bias of a nonvolatile semiconductor memory as an application example of the power supply voltage comparison circuit according to the second embodiment of the present invention.
7 is a waveform diagram showing an operation example of the power supply voltage switching supply circuit of FIG. 6;
FIG. 8 is a circuit diagram showing a power supply voltage comparison circuit according to a modification of the first embodiment of the present invention.
9 is a diagram showing input / output characteristics of the power supply voltage comparison circuit of FIG. 8;
10 is a graph showing a relationship (IM-VM characteristic) between a current IM and a voltage VM of a transistor P2 in the power supply voltage comparison circuit of FIG.
11 is a timing chart showing an operation example of the power supply voltage comparison circuit of FIG. 8;
FIG. 12 is a circuit diagram showing a power supply voltage comparison circuit according to a third embodiment of the present invention.
13 is a graph showing IM-VM characteristics of a transistor P2 in the power supply voltage comparison circuit of FIG.
14 is a diagram showing input / output characteristics of the power supply voltage comparison circuit of FIG. 12;
FIG. 15 is a circuit diagram showing a power supply voltage comparison circuit according to a modification of the third embodiment.
16 is a graph showing input / output characteristics of the power supply voltage comparison circuit of FIG. 15;
FIG. 17 is a circuit diagram showing a power supply voltage comparison circuit according to a fourth embodiment of the present invention.
FIG. 18 is a circuit diagram showing an example of a CMOS type power supply voltage comparison circuit built in a conventional CMOS LSI having a plurality of power supplies.
FIG. 19 is a diagram showing an example of input / output characteristics of a conventional power supply voltage comparison circuit using CMOSFETs forming the source-coupled pair of FIG.
[Explanation of symbols]
10 ... Power supply voltage comparison circuit,
11 ... Constant current circuit,
12 ... CMOS voltage comparison circuit,
13 ... Output circuit,
VDD1: First high potential power supply voltage,
VDD2: Second high potential power supply voltage,
CMP1 ... comparison output node,
GND ... Low potential power supply.

Claims

Source connected to the first voltage node, a first MOSFET of a first conductivity type drain-gate each other are connected,
A second MOSFET of a second conductivity type, wherein the first MOSFET and the drain are connected, the source is connected to a second voltage node, and the first bias potential is applied to the gate;
A third MOSFET of the first conductivity type having a source connected to the third voltage node;
A third MOSFET and a drain connected to each other; a source connected to the second voltage node; a fourth MOSFET of a second conductivity type to which the first bias potential is applied to a gate;
A voltage comparison circuit that outputs a signal of a different logic level from the drain of the third MOSFET according to a result of comparing the voltage of the first voltage node and the voltage of the third voltage node; A semiconductor integrated circuit.

A constant current circuit that is connected between the first voltage node or the third voltage node and the second voltage node and generates the first bias potential;
And an output circuit connected between the first voltage node or the third voltage node and the second voltage node and for extracting an output signal of the voltage comparison circuit in the same phase or in the opposite phase. The semiconductor integrated circuit according to claim 1.

A source connected to the first voltage node, a drain and a gate connected to each other, and a first conductivity type first MOSFET;
A second MOSFET of a second conductivity type, wherein the first MOSFET and the drain are connected, the source is connected to a second voltage node, and the first bias potential is applied to the gate ;
A third MOSFET of the first conductivity type having a source connected to the third voltage node;
A second conductivity type fourth MOSFET having a source connected to the second voltage node and a gate to which the first bias potential is applied ;
A third conductivity type fifth MOSFET having a drain connected to the third MOSFET, a source connected to a drain of the fourth MOSFET, and a second bias potential applied to the gate;
A built-in voltage comparator circuit the logic level of the signal varies depending on the result of comparing the magnitudes of the previous SL voltage and the voltage of the third voltage node of the first voltage node is outputted from the drain of said third MOSFET A semiconductor integrated circuit.

A constant current circuit that is connected between the first voltage node or the third voltage node and the second voltage node and generates the first bias potential;
An output circuit which is connected between the first voltage node or the third voltage node and the second voltage node and extracts an output signal of the voltage comparison circuit in the same phase or in reverse phase;
An operating point setting circuit that is connected between the first voltage node or the third voltage node and the second voltage node and generates the second bias potential is further provided. Item 4. The semiconductor integrated circuit according to Item 3.

The output circuit is
A sixth MOSFET of the second conductivity type, the source of which is connected to the second voltage node, and the output signal of the voltage comparison circuit is input to the gate;
A resistive load connected between the first voltage node or the third voltage node and the drain of the sixth MOSFET;
5. The semiconductor integrated circuit according to claim 2, further comprising: a single stage or a plurality of stages of inverter circuits inserted between the drain of the sixth MOSFET and the comparison output node.

The hysteresis circuit according to any one of claims 1 to 5, further comprising a hysteresis circuit that gives a hysteresis characteristic to a voltage comparison characteristic of the voltage comparison circuit by feeding back an output signal of the output circuit. Semiconductor integrated circuit.

The hysteresis circuit is:
And a second conductivity type seventh MOSFET and an eighth MOSFET connected in series between the drain of the third MOSFET and the second voltage node, and the gate of the seventh MOSFET is connected to the gate of the seventh MOSFET. 7. The semiconductor integrated circuit according to claim 6, wherein a signal having a phase opposite to that of the output signal of the voltage comparison circuit is applied from an output circuit, and the first bias potential is applied to a gate of the eighth MOSFET. .

And a voltage switching selection circuit for switching and selecting the voltage of the first voltage node or the voltage of the third voltage node according to the logic level of the output signal of the output circuit and outputting the voltage to the well bias supply node. 8. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit is characterized in that:

The voltage switching selection circuit is
A ninth MOSFET of the first conductivity type having a source connected to the first voltage node and a drain connected to the well bias supply node;
A first conductivity type tenth MOSFET having a source connected to the third voltage node, a drain connected to the well bias supply node, and an output signal of the output circuit applied to a gate;
An eleventh MOSFET of the first conductivity type having a source connected to the well bias supply node, an output signal of the output circuit applied to the gate, and a drain connected to the gate of the ninth MOSFET;
The first 11 MOSFET and drains of being connected, the second source is connected to a voltage node, a 12 MOSFET of a second conductivity type output signal of the output circuit to the gate is applied
9. The semiconductor integrated circuit according to claim 8, comprising:

The constant current circuit is:
A constant current source having one end connected to the first voltage node or the third voltage node;
A thirteenth MOSFET of the second conductivity type connected between the other end of the constant current source and the second voltage node and having a drain and a gate connected to each other;
A fourteenth MOSFET of the first conductivity type having one end connected to the first voltage node or the third voltage node and having the drain and gate connected to each other;
The fourteenth MOSFET and the drain are connected to each other, the source is connected to the second voltage node, and the thirteenth MOSFET and the fifteenth MOSFET of the second conductivity type having the gate connected to each other. Become
The first bias signal is output from the drain of the thirteenth MOSFET,
The operating point setting circuit includes:
A sixteenth MOSFET of a first conductivity type having one end connected to the first voltage node or the third voltage node and having the gate connected to the fourteenth MOSFET;
A seventeenth MOSFET of the second conductivity type in which the sixteenth MOSFET and the drain are connected and the drain and the gate are connected;
The eighteenth MOSFET of the second conductivity type connected between the source of the seventeenth MOSFET and the second voltage node and having the drain and gate connected to each other.
The semiconductor integrated circuit according to claim 4, comprising: