JP3815437B2 - Interface circuit - Google Patents

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Description

技術分野
本発明は、ＬＳＩ間及びＬＳＩ内の信号を伝送する方法に係り、特に信号伝送の高速化による信号の波形の歪みが大きい場合に、その歪んだ信号をディジタル信号に復元することで、正常な伝送を実現する技術に関する。
背景技術
情報処理装置内の信号伝送において、信号伝送を高速化すると、信号伝送路の周波数特性や表皮効果の影響が顕著となり、伝送されるディジタル信号の波形が歪むという問題が生じる。
図１５にその様子を示す。図１５（ａ）で、信号伝送路の抵抗、寄生容量により、信号１５０１が、信号１５０２で示した立ち上がり部分がなまっている波形となってしまう。さらに、信号伝送が高速化した場合について、図１５（ｂ）を用いて説明する。図１５（ｂ）は、信号が１５０１の周期よりも短い信号１５０３であり、信号１５０３が信号伝送の高速化により、信号が反転する時間も短くなり、信号伝送路での表皮効果の影響で波形の歪みが顕著になる。その結果、図１５（ｂ）で示されるように、振幅Ｖ１である信号１５０３が信号伝送路を伝達することで、信号１５０４の振幅がＶ１より小さいＶ２となり、波形の歪みが進んでくる。
そのため、波形が歪んだ信号をディジタル信号に復元するような回路が必要となる。この従来技術として、例えば特開昭５６−６５５２３号公報に展示された技術がある。
図１２は、従来技術である、波形が歪んだ信号を方形波（ディジタル）信号に復元する回路の一例を示した図である。１２０１は入力バッファ回路、１２０２はアナログ信号１２１１を遅延させて遅延信号１２１２をつくる遅延回路、１２０３はアナログ信号１２１１と遅延信号１２１２とを比較する比較器であり、アナログ信号１２１１と遅延信号１２１２とが交差するごとに出力が反転するものである。遅延回路１２０２は、多数のスイッチ１２３１〜１２３５と、コンデンサ１２２１〜１２２５とで構成され、多数のスイッチ１２３１〜１２３５が交互にオンオフを繰り返すことにより、各コンデンサの端子電圧が左方から右方へ順次、等間隔の時間で伝播することを利用している。
また、波形が歪んだ信号をディジタル信号に復元する回路の他の従来例として、例えば特開平５−２６０１０８公報に示されているような、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ回路がある。
図２８にこのＦＩＲフィルタ回路の従来例を示す。この図で、２８０１はＦＩＲフィルタ回路、２８０２はアナログ／デジタル変換回路、２８０３はデジタル／アナログ変換回路である。Ｓｉｇ１は伝送路等で波形が歪んだ信号であり、アナログ／デジタル変換回路２８０１でその波形情報がｎビット（ｎは１以上の整数）のデジタル信号Ｓｉｇ２に変換され、ＦＩＲフィルタ回路２８０１に入力される。ＦＩＲフィルタ回路２８０１は、遅延時間が（Ｚ−１）であるｍ個（ｍは０以上の整数）の遅延素子２８０４、２８０５、２８０６と、（ｍ＋１）個の乗算回路２８０６、２８０７、２８０８、２８０９、２８１０、２８１１と、ｍ個の加算回路２８１２、２８１３、２８１４、２８１５とからなる。図では遅延素子、乗算回路、加算回路の一部を省略して示している。入力されたｎビットのデジタル信号Ｓｉｇ２は、遅延素子で０、（１×Ｚ−１）、（２×Ｚ−１）、・・・｛（ｍ−１）×Ｚ−１｝、（ｍ×Ｚ−１）だけ遅延し、それぞれ乗算回路に入力される。乗算回路は上記遅延された各ｎビットのデジタル信号をそれぞれｈ０倍、ｈ１、倍、ｈ２倍、・・・ｈｍ−１倍、ｈｍ倍して出力する。乗算回路から出力されたｎビット×（ｍ＋１）個のデジタル信号は加算回路で順次加算され、Ｓｉｇ３として出力される。このｎビットのデジタル信号Ｓｉｇ３をデジタル／アナログ変換回路２８０３で変換すると、波形の歪みが修正されたデジタル信号Ｓｉｇ４を得ることができる。
発明の開示
図１３に、図１２の技術をＬＳＩ間の信号伝送に適用した場合の回路図を示す。信号は、送信側ＬＳＩ１３０１上にあるドライバ回路１３０３から、信号伝送路１３０４を介して、遅延回路１２０２と比較器１２０３とを備えたインターフェース回路１２０４によりディジタル信号に復元され、受信側ＬＳＩ１３０２上にあるレシーバ回路１３０５で受信される。
図１４には、図１３で構成された回路にて、信号を復元する動作について示したものである。図１４では、遅延回路１２０２の遅延時間がＴｄ２の場合を例に示してある。ディジタル信号１３１０の波形が歪んだ信号１２１１を従来技術の回路を用いて復元する場合、信号１２１１と、信号１２１１を遅延させた遅延信号１２１２とのレベルが一致した箇所（図１４で示した斜線の領域）が生じる。その結果、比較器１２０３の出力するレベルがＨ，Ｌレベルの他に、Ｈ，Ｌの中間値のレベルを持つこととなる。そのため、従来技術の回路を用いて復元した信号は、図１４の最下部に示した３値を持つ方形波（ディジタル）信号となり、従来技術では、ディジタル信号に復元することができなくなる場合が生じてくる。
また、上記遅延回路１２０２のコンデンサ１２３１〜１２３５は個別素子として使用されるため、コンデンサ１２３１〜１２３５の容量を等しくしても、製造ばらつきにより各コンデンサの容量に差が生じてしまう。このばらつきにより、各コンデンサの端子電圧の左方から右方への伝播時間が等間隔で行うことができないため、精度良くディジタル信号に復元することが難しくなる。
また、図２８の従来技術では、波形歪みを修正するＦＩＲフィルタ回路２８０１にデジタル回路を用いているため、遅延素子２８０４、２８０５、２８０６はｎビット分×ｍ個必要であり、回路構成の複雑なｎビットの乗算回路が（ｍ＋１）個、ｎビットの加算回路がｍ個必要である。すなわち従来技術では、ＦＩＲ回路を構成するために多数のデジタル回路が必要であり、回路規模が大きくなってしまうと言う問題があった。
本発明の目的は、この従来技術の課題を解決し、ＬＳＩ内およびＬＳＩ間の信号伝送においても、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元し、正常な信号伝送を実現する方式を提供することであり、かつそれを小規模な回路で実現することである。
本願発明のインターフェイス回路は、信号伝送路とレシーバ回路の間に配置されたヒステリシス特性を有するコンパレータ回路と、信号伝送路からの信号を上記コンパレータ回路の第１の入力とする第１の経路と、信号伝送路からの信号を上記コンパレータ回路の第２の入力とする、遅延回路を備えた第２の経路とを有する。
コンパレータ回路は、伝送信号と、伝送信号を遅延させた信号を比較することで、信号の時間的な変化分を検出し、ディジタル信号に復元する。
ヒステリシス特性を有するコンパレータ回路は、伝送信号の時間的な変化が生じていないときにも、その時点より以前でかつ最新のＨレベルあるいはＬレベルの確定された信号のレベルを保持するものであり、好適な２値信号の復元を可能とする。
また、本願発明の他のインターフェイス回路は、信号伝送路とレシーバ回路の間に配置された積和回路と、信号伝送路からの信号を積和回路の第１の入力とする第１の経路と、信号伝送路からの信号を積和回路の第２の入力とする、遅延回路を備えた第２の経路とを有する。
積和回路の具体的な構成としては、第１の経路からの信号を第１の倍率で増幅する第１の乗算回路と、第１及び第２の乗算回路からの信号を加算する加算回路を有する。さらに、積和回路は第２の経路からの信号を第２の倍率で増幅する第２の乗算回路を有することとしてもよい。また、３以上の経路に遅延回路、乗算回路を配置して、所望の演算を行うこともできる。
好適な態様においては、遅延回路は少なくとも一つのボルテージフォロワ回路により構成されている。あるいは、遅延回路はアンプ回路により構成されている。ボルテージフォロワもしくはアンプ回路の利得はほぼ１とすることが好適である。遅延回路の遅延量は可変とすることもできる。
アナログ波形を遅延させる方法として、キャパシタや抵抗（ＣＲ）あるいは、伝送線による遅延（ＬＣ）を用いることが知られているが、集積化が困難である。集積回路で信号遅延を行う方法としては、ゲート遅延が知られているが、この方法ではアナログ信号が伝送できない。上記好適な態様においては、ボルテージフォロア回路あるいは増幅器を信号遅延のために用いることにより、回路をオンチップで高集積度をもって実現可能である。
なお、伝送路を介して伝送される信号を差動信号とし、差動回路構成とすることもできる。
具体例としては、信号伝送路を介して伝送される差動信号をレシーバ回路に伝達するインターフェース回路において、信号伝送路とレシーバ回路の間に配置された第１及び第２のコンパレータ回路と、信号伝送路からの信号を第１のコンパレータ回路の第１の入力とする第１の経路と、信号伝送路からの信号を第１のコンパレータ回路の第２の入力とする、遅延回路を備えた第２の経路と、信号伝送路からの信号を第２のコンパレータ回路の第１の入力とする第３の経路と、信号伝送路からの信号を第２のコンパレータ回路の第２の入力とする、遅延回路を備えた第４の経路と、第１及び第２のコンパレータの出力を入力とする、ヒステリシス特性を有する第３のコンパレータ回路とを有することを特徴とする。
また、上記の第２の経路だけでなく、第１の経路にも遅延回路を設けてもよい。要するに、第１の経路と第２の経路に適切な遅延量の差があれば、本発明の効果を得ることができる。
さらに本願発明の特徴を以下に列挙する。
（１） ドライバ側論理回路に設けたドライバ回路から信号伝送路を介して、レシーバ側論理回路のレシーバ回路へ信号を伝送するインターフェース回路において、信号伝送路と前記レシーバ回路との間に、遅延回路とヒステリシス特性を有したコンパレータ回路を備え、信号伝送路の出力に到達した信号の時間的変化分を検出することを利用して、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とするインターフェース回路が、提供される。
（２） 上記（１）に記載のインターフェース回路において、前記遅延回路は、前記遅延回路を流れる信号のレベルを保持するための、１つあるいは複数のボルテージフォロワにより構成されていることを特徴とするインターフェース回路が、提供される。
（３） 上記（２）に記載のインターフェース回路において、前記遅延回路を構成している各ボルテージフォロワの電流経路を変更させる遅延量制御回路を備えることで、前記遅延回路の遅延量を可変としたことを特徴とするインターフェース回路が、提供される。
（４） ドライバ側論理回路に設けた差動ドライバ回路から信号伝送路を介して、レシーバ側論理回路の差動レシーバ回路へ差動信号を伝送するインターフェース回路において、差動の入力信号を受け取る、上記（１）〜（３）のいずれか１つに記載のインターフェース回路と前記インターフェース回路の出力信号を差動増幅するコンパレータ回路を備え、信号伝送路の出力に到達した信号の時間的変化分を検出することを利用して、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とするインターフェース回路が、提供される。
（５） 信号を送信する側の論理回路に設けたドライバ回路から、信号伝送路を介して、信号を受信する側の論理回路に設けたレシーバ回路へ信号伝送を行なうインターフェース回路において、伝送路とレシーバ回路との間に、信号遅延回路と信号波形演算回路を備え、前記伝送路の出力端に到達した信号波形を変化させることにより、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とする、インターフェース回路が提供される。
（６） 信号を送信する側の論理回路に設けた差動ドライバ回路から、差動信号伝送路を介して、信号を受信する側の論理回路に設けたレシーバ回路へ信号伝送を行なうインターフェース回路において、伝送路とレシーバ回路との間に、信号遅延回路と信号波形演算回路を備え、前記伝送路の出力端に到達した差動信号波形を変化させることにより、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とする、インターフェース回路が提供される。
（７） 上記（５）および（６）に記載のインターフェース回路において、前記信号遅延回路は、入力信号と出力信号の振幅比、すなわち増幅率がほぼ１の増幅回路を、１つあるいは複数個接続してなることを特徴とする、インターフェース回路が提供される。
（８） 上記（５）および（６）に記載のインターフェース回路において、前記信号遅延回路を構成するトランジスタのサイズもしくは使用数を変化させることで流れる電流値を変化させ、信号が伝達するのに要する遅延時間を可変としたことを特徴とする、インターフェース回路が提供される。
（９） 上記（８）に記載のインターフェース回路において、前記信号遅延回路を構成するトランジスタのサイズもしくは使用数の変化を制御し流れる電流値を制御する、遅延量制御回路を備えることを特徴とする、インターフェース回路が提供される。
（１０）上記（７）から（９）に記載のインターフェース回路において、前記増幅回路は、差動増幅回路の正相入力端子に入力信号を接続し、逆相入力端子にその差動増幅回路自身の出力信号を接続した、ボルテージフォロワ回路からなることを特徴とする、インターフェース回路が提供される。
（１１）上記（５）および（６）に記載のインターフェース回路において、前記信号波形演算回路は、入力信号の電位変化に応じて出力電流値が変化する複数の電圧電流変換回路と、それら出力された電流を加算する加算回路とからなることを特徴とする、インターフェース回路が提供される。
（１２）上記（１１）に記載のインターフェース回路において、前記信号波形演算回路が、入力信号の電位上昇に応じて出力電流値が増加する構成の一つもしくは複数の電圧電流変換回路と、入力信号の電位上昇に応じて出力電流値が減少する構成の一つもしくは複数の電圧電流変換回路とを有し、それら出力された電流を加算回路で加算することで、電流の加減算を行なうことを特徴とする、インターフェース回路が提供される。
（１３）上記（１１）および（１２）に記載のインターフェース回路において、前記電圧電流変換回路を構成するトランジスタのサイズもしくは使用数を変化させることで、入力信号の電位変化分と出力電流値の変化分との比率を可変としたことを特徴とする、インターフェース回路が提供される。
（１４）上記（１３）に記載のインターフェース回路において、前記電圧電流変換回路を構成するトランジスタのサイズもしくは使用数の変化を制御する、変換制御回路を備えることを特徴とする、インターフェース回路が提供される。
発明を実施するための最良の形態
以下、本発明の実施形態を、例を用いて図面により詳細に説明する。
図１は、ＬＳＩ内の信号伝送における、本発明でのＬＳＩに集積したインターフェース回路の基本構成図である。この図で、１０１はドライバ回路、１０２は信号伝送路、１０６はレシーバ回路であり、この図では、信号がドライバ回路１０１から信号伝送路１０２を介して、レシーバ回路１０６へ伝送する場合を例に示してある。
本発明の特徴であるインターフェース回路１０３は、遅延回路１０４とコンパレータ回路１０５とからなる。コンパレータ回路１０５は、信号伝送路１０２の出力に到達した信号１１１と、その信号１１１を、遅延回路１０４を介して伝達した信号１０８とを比較することで、信号１１１の時間的な変化分を検出し、ディジタル信号に復元する。
更に、本発明では、コンパレータ回路１０５に図２に示すようなヒステリシス特性を有することで、信号１１１の時間的な変化が生じていないときにも、その時点より以前でかつ最新のＨレベルあるいはＬレベルの確定された信号のレベルを保持することが可能である。
図２では、図１の構成時の例を用いて説明する。図２で、横軸は、入力信号１１１と１１２との電圧の差分、縦軸は出力信号Ｖｏの電圧を示しており、一定の電圧範囲で出力が反転しないような不感帯がＶＨの場合を示している。そのとき、出力信号が反転する閾値電圧（以後、閾値電圧は、入力信号１１１と１１２の電圧の差に換算した値を用い、入力信号１１１の電圧が入力信号１１２の電圧より大きい場合を正の値とする）は、出力がＶＳＳからＶＤＤに切り替わる場合では、ＶＨ／２、出力がＶＤＤからＶＳＳに切り替わる場合では、−ＶＨ／２となる。その結果、コンパレータ回路１０５の入力信号１１１と１１２との電圧差が生じなかった場合において、図２の白抜き丸印、黒塗り丸印で示されているように、出力信号が反転すること無く、ＶＤＤあるいはＶＳＳと確定した値を保持している。
図３は、ヒステリシス特性を有するコンパレータ回路１０５の回路図の一例である。図３に示されるように、ヒステリシス特性を有するコンパレータ回路１０５は、それぞれＰＭＯＳトランジスタ３０２〜３０４、ＮＭＯＳトランジスタ３０５〜３０７により構成されている。ここで、トランジスタ３０３、３０４はゲートにそれぞれ入力信号Ｖｉｎ１、Ｖｉｎ２を供給し、入力信号Ｖｉｎ１とＶｉｎ２とを比較する差動増幅の機能を果たしており、トランジスタ３０５〜３０７は、差動増幅の負荷として機能している。トランジスタ３０２は、バイアス電圧Ｖｃｐが印加され電流源として機能するようになっている。そして、トランジスタ３０５〜３０７のゲート幅Ｗ３０５、Ｗ３０６、Ｗ３０７を下の数式に示す条件で設計することにより、コンパレータ回路にヒステリシス特性が組み込まれるようになっている。
（条件）
Ｗ３０５＞Ｗ３０７＞Ｗ３０６ ・・・
図４でヒステリシス特性を有するコンパレータ回路１０５を備えた図１のインターフェース回路１０３を用いた場合の信号伝送において、信号伝送の高速化により波形が歪んだ信号を復元する動作について、説明する。図４は、ドライバ回路１０１から信号伝送路１０２までの信号伝送に要する遅延時間がＴｄ１、信号伝送路１０２から遅延回路１０４までの信号伝送に要する遅延時間がＴｄ２の場合の図である。図４で、信号１１０は、ドライバ回路１０１の出力信号である。また、信号１１１は、信号伝送路１０２の出力信号であり、コンパレータ回路１０５の入力信号の１つに受信される。信号１１２は、信号１１１をＴｄ２位相を遅らせた結果である遅延回路１０４の出力信号であり、コンパレータ回路１０５の入力信号の１つに受信される。信号１１３は、信号１１１と信号１１２とを比較するコンパレータ回路の出力信号である。
図４のように、信号伝送の高速化により、信号伝送路１０２を介して伝達した信号１１１に波形の歪みが生じる。そこで、信号１１１と、遅延回路１０４により位相がＴｄ２分だけ遅れさせた信号１１２とをコンパレータ回路１０５にて比較する。すなわち、コンパレータ回路１０５は、信号１１１とＴｄ２時間前の信号１１１を比較することで、信号１１１の時間的な変化分を検出している。その結果として、コンパレータ回路１０５の出力信号は、信号１１１のレベルが時間の経過とともに増加しているときには、Ｈレベルとなり逆に、信号１１１のレベルが時間の経過とともに減少しているときには、Ｌレベルとなる。以上のような方法で、信号１１１の時間的な変化分が増減している場合は、波形が歪んだ信号をディジタル信号に復元することが可能となる。
一方、信号１１１の時間的な変化分が生じていない場合には、例えばヒステリシス特性が備わっていないコンパレータ回路のような、信号１１１と信号１１２とを単純に比較する回路を用いると、出力として図４に示すようなＨレベルとＬレベルの中間の値、（以後、中間の値をＭレベルと呼ぶ）を持つことになる。その結果、ディジタル信号に復元することができない。
そこで、不感帯ＶＨをもつヒステリシス特性を備えたコンパレータ回路を用いることで、
（ｉ）信号１１１と信号１１２とのレベルの差がＨからＬレベルへ減少する場合に、Ｍ−ＶＨ／２レベルを下回らないと、出力がＬレベルに反転しない。
（ｉｉ）逆に、信号１１１と信号１１２とのレベルの差がＬからＨレベルへ増加する場合には、Ｍ＋ＶＨ／２レベルを上回らなければ出力がＨレベルに反転しない。
（ｉｉｉ）そして、信号１１１と信号１１２とのレベルの差が（Ｍ±ＶＨ／２）の間にある時は、出力として以前の確定されたＨあるいはＬレベルの値を保持している。
すなわち、信号１１１のレベルが時間の経過とともに増加しているときは、前記（ｉ）と対応し、出力はＨレベルとなる。信号１１１のレベルが時間の経過とともに減小しているときは、前記（ｉｉ）と対応し、出力はＬレベルとなる。そして、信号１１１のレベルが時間の経過とともに変化しない場合は、前記（ｉｉｉ）と対応し、出力は以前の確定された信号レベルとなる。
以上のような方法で、信号１１１の時間的な変化分の増減あるいは変化無しという情報を基にして、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することが可能となる。
すなわち、本発明によれば、信号伝送の高速化により波形が歪んだ信号を、ディジタル信号に復元する回路をＬＳＩに集積することで、ＬＳＩ内の信号伝送において、正常に信号伝送を実現することが可能である。
図５は、ＬＳＩ間の信号伝送に適用したときの、本発明の構成例の１つである。送信側ＬＳＩ５０１にドライブ回路１０１が、受信側ＬＳＩ５０２に入力バッファ回路５０４と、インターフェース回路１０３と、レシーバ回路１０６とが備わっている。ドライブ回路１０１から伝送路５０３を介して伝送された信号は、入力バッファ回路５０４を介して、インターフェース回路１０３によりディジタル信号に復元され、レシーバ回路１０６で受信される。入力バッファ回路５０４を、受信側ＬＳＩの入力端に備えることで、インターフェース回路１０３に使用されるトランジスタのサイズを、小さくすることが可能である。そのため、インターフェース回路１０３の面積が小さくなり、ＬＳＩ面積も節約できる。
以上のことから、本発明によれば、信号伝送の高速化により波形が歪んだ信号を、ディジタル信号に復元する回路をＬＳＩに集積することで、ＬＳＩ間の信号伝送においても、正常に信号伝送を実現することが可能である。
図６に、図１の本発明の、インターフェース回路１０３の具体構成例の１つを示す。遅延回路１０４として、ボルテージフォロワ６０１を１つあるいは複数、縦列に接続している回路を使用する。図６では、その一例として、ボルテージフォロワ６０１が３個縦列に接続している回路である。遅延回路１０４をボルテージフォロワにより構成することで、信号１１２のレベルを低下させることなく、位相のみ変化させることが可能となる。その結果、高精度に信号１１２の時間的な変化分を検出することが可能となる。
図７にインターフェース回路に用いられる遅延回路の遅延量を可変にしたときの構成例を示す。遅延回路７０１は、可変遅延回路７０２と、遅延量制御回路７０３とからなる。遅延量制御回路７０３により所望の遅延量を設定し、可変遅延回路７０２を介して伝達する信号を、設定された遅延量分遅延させている。以上のように遅延回路７０１の遅延量を可変にすることで、伝達する信号の周波数の高低や信号の減衰の大小に関わらず、精度良く伝送する信号の時間的な変化分を検出することが可能となる。
図８に図７の具体的な回路図の一例を示す。図８は、遅延回路が、ボルテージフォロワが１個により構成されている場合である。遅延量制御回路７０３は、フリップフロップ８０１とインバータ回路８０２で構成されている。また、可変遅延回路７０２は、ＰＭＯＳトランジスタ８０３、８０４とＮＭＯＳトランジスタ８０５〜８０８で構成されているボルテージフォロワ回路である。遅延量制御回路７０３から出力される信号がＰＭＯＳトランジスタ８０３のゲートに接続されている。遅延量制御回路７０２のフリップフロップ８０１に記憶している“１”の値によって、ボルテージフォロワ回路に流す電流経路を変更させ、電流値を二段階に切り替えている。詳細に説明すると、フリップフロップ８０１に記憶している情報が“０”の場合、ＰＭＯＳトランジスタ８０３はオフしているため、ＶＤＤからボルテージフォロワ回路に流れる電流の経路はＰＭＯＳトランジスタ８０４を経由するルートのみ存在する。一方“１”の場合、ＰＭＯＳトランジスタ８０３がオンするため、ＶＤＤ側からボルテージフォロワ回路に流れる電流の経路、ＰＭＯＳトランジスタ８０３と８０４を経由するルート合わせて２つのルートが存在する。その結果、フリップフロップ８０１に記憶している情報が“０”の場合に比べ、“１”の場合の方が、電流値が大きいため、ボルテージフォロワ回路の遅延量が少なくなる。このことを利用して、可変遅延回路の遅延量を制御することが可能である。
遅延量の制御方法として、波形のなまりが大きい信号の場合は、電圧の経時変化が緩やかであるため、遅延量を大きくする必要がある。逆に、波形のなまりが小さい信号の場合は、電圧の経時変化が急であるため、遅延量を小さくする必要がある。
以上のように、遅延量を可変にすることで、波形のなまりの大小に関わらず、いかなる波形の信号でも、精度良く信号を復元することが可能である。
図９は、ＬＳＩ内の信号伝送において、伝送する信号が差動信号の場合に適用したときの、本発明の第２の構成例である。この図で、ドライバ側の差動ドライバ回路９０１から、伝送路９０２を介して伝送された差動信号は、レシーバ側のレシーバ回路９０３に設けられた差動増幅器により差動増幅されるようになっている。レシーバ回路９０３は、インターフェース回路９０４、９０５とヒステリシス特性を有するコンパレータ回路９０６とからなり、インターフェース回路９０４を介して伝達した信号９１４は、コンパレータ回路９０６の非反転入力端子（＋）側に、インターフェース回路９０５を介して伝達した信号９１５は、コンパレータ回路９０６の反転入力端子（−）側に、それぞれ伝達される。インターフェース回路９０４は、遅延回路９０７がコンパレータ回路９０８の非反転入力端子（＋）側に、逆にインターフェース回路９０５は、遅延回路９０９が、コンパレータ回路９１０の反転入力端子（−）側に設置されている。上記のように設置することで、伝送路９０２を介した差動信号９１２、９１３の時間的変化分を検出している。ヒステリシス特性を有するコンパレータ回路９０６は、信号９１４と信号９１５の差分を増幅するので、その結果、差動信号９１２、９１３の時間的な変化分の増減あるいは変化なしという情報を基に、ディジタル信号に復元する。
図１０で、図９の回路において、伝送する信号が差動信号のときに、ディジタル信号に復元する動作について、説明する。図１０では、図２と同様に、差動ドライバ回路９０１から信号伝送路９０２までの信号伝送に要する遅延時間がＴｄ１、遅延回路９０７、９０９の遅延時間がどちらもＴｄ２の場合を例として用いる。各インターフェース回路９０４、９０５を介して伝達された信号９１４、９１５への復元動作については、図１０のとおりである。コンパレータ回路９０６は信号９１４と信号９１５の差分を増幅するが、ヒステリシス特性が備わっていないコンパレータ回路のような、信号９１４と信号９１５とを単純に比較する回路を用いると、出力として図１０に示すようなＨレベルとＬレベルの中間の値、（以後、中間の値をＭレベルと呼ぶ）を持つことになる。しかし、不感帯ＶＨをもつヒステリシス特性を備えたコンパレータ回路９０６を用いることで、差動信号を伝送する場合についても、差動信号９１２、９１３の時間的な変化分の増減あるいは変化無しという情報を基にして、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することが可能となる。また、差動信号により信号を伝達すると、図１０の一番下に示した信号９１６は、信号９１１と比較して、振幅が大きくなるため、ノイズに強いという利点がある。
図１１は、伝送する信号が差動信号の場合に、ＬＳＩ間の信号伝送に適用したときの、本発明の構成例の１つである。送信側ＬＳＩ１１０１にドライブ回路９０１が、受信側ＬＳＩ１１０２に入力バッファ回路１１０４と、レシーバ回路９０３とが備わっている。図５の場合と同様に、信号伝送路とレシーバ回路との間の送信側ＬＳＩ上に、入力バッファ回路を備えることで、レシーバ回路のサイズを小さくすることができ、ＬＳＩチップ面積の節約が可能である。
図１６は、本発明をＬＳＩ間の信号伝送に適用したときの、他の構成例の１つである。この図で、１６０１は信号を送信する側の論理回路、１６０２は信号伝送路、１６０４は信号を受信する側の論理回路である。１６０５は、信号伝送路１６０２に信号を送出するドライバ回路であり、１６０７は、信号伝送路１６０２を経て伝送された信号を受信するレシーバ回路である。この信号伝送路１６０２とレシーバ回路１６０７との間に、信号遅延回路１６０８と信号波形演算回路１６１０とからなるＦＩＲフィルタ回路１６０６を設けることが、本発明の特徴である。
図１７でこの本発明のＦＩＲフィルタ回路が、信号伝送の高速化により歪んだ信号をディジタル信号に復元する動作を、説明する。図１７（ａ）は、本発明のＦＩＲフィルタ回路の一構成例である。信号遅延回路１６０６は遅延時間（Ｚ−１）の１つの遅延回路１７０１からなり、信号波形演算回路１６１０は、入力端子Ｉ１７−１からの入力信号をＡ倍に増幅する乗算回路１７０２と、入力端子Ｉ１７−２からの入力信号をＢ倍に増幅する乗算回路１７０３と、それら乗算回路からの出力信号を加算して出力端子Ｏ１７−１に出力する加算回路１７０４とからなる。他の構成は図１６と同様である。また、図１７（ｂ）は、図１７（ａ）の回路各部の信号波形を示した図であり、図１７（ｂ）（１）は、ドライバ回路１６０５の出力信号、図１７（ｂ）（２）は、信号伝送路１６０２の出力信号、図１７（ｂ）（３）はＦＩＲフィルタ回路１６０６の出力信号である。また、図１７（ｃ）は、信号伝送路１６０２およびＦＩＲフィルタ回路１６０６の周波数特性を、横軸に周波数、縦軸に信号振幅の相対値を採って示した図であり、図１７（ｃ）（１）が信号伝送路１６０２の、図１７（ｃ）（２）がＦＩＲフィルタ回路の、それぞれ周波数特性である。
図１７（ｃ）（１）に示すように、信号伝送路１６０２は一般に、信号が伝送する配線導体の表皮効果や、配線導体を取り囲む絶縁体の誘電体損失によって、高周波数成分の振幅減衰が低周波数成分の振幅減衰より大きいという特性を持つ。このため、通過する信号波形は図１７（ｂ）（２）のように、信号の立ち上がり、立ち下がり部分が歪むという現象が生ずる。これを補正し図１７（ｂ）（３）のように正しいデジタル信号に復元するには、図１７（ｃ）（２）のように、ＦＩＲフィルタ回路１６０６で高周波数成分の増幅率を低周波数成分の増幅率より大きく設定すればよい。このためには、例えば図１７（ａ）の例では、遅延回路１７０１の遅延時間を１００ｐｓ、乗算回路１７０２の増幅率Ａを２倍、乗算回路１７０３の増幅率Ｂを−１倍（振幅が同じで位相が１８０度逆）に設定すればよい。これにより、図１７（ｃ）（２）のように、増幅率のピーク値が３倍、ピークとなる周波数が５ＧＨｚのＦＩＲフィルタ回路を得ることができる。
このような構成を採ることにより、図１７（ｂ）（２）のように信号伝送路１６０２で歪んだ波形を、図１７（ｂ）（３）のように復元することが可能となり、正常なデジタル信号伝送が可能なインターフェース回路を提供することができる。実際には、信号伝送路１６０２の周波数特性に応じてＦＩＲフィルタ１６０６の特性を決定する必要があるが、これは、信号遅延回路１６０６を構成する遅延回路１７０１の遅延時間（Ｚ−１）や、信号波形演算回路１６１０を構成する乗算回路１７０２の増幅率Ａ、乗算回路１７０３の増幅率Ｂを所望の値に設定することで可能となる。その具体的実現方法は後述する。また、上記説明では信号遅延回路１６０６は遅延回路１７０１一つで、かつ信号波形演算回路１６１０は乗算回路１７０２、１７０３の２つと加算回路１つで構成する例を示したが、信号遅延回路１６０６の遅延回路を複数個にし、かつ信号波形演算回路の乗算回路の個数を２つ以上に増やすことによって、より複雑な周波数特性を実現することも可能である。
図１８は本発明のＦＩＲフィルタ回路に用いる信号遅延回路の構成例である。この本発明のＦＩＲフィルタ回路１６０６に用いる信号遅延回路１６０８は、図１８に示すように、遅延時間（Ｚ−１）の遅延回路１８０１、１８０２、１８０３をｎ個（ｎは１以上の整数）接続して構成する。図では一部の回路を省略して示している。遅延回路１８０１、１８０２、１８０３はそれぞれ、入力信号と出力信号の振幅比、すなわち回路の増幅率が、ほぼ１の増幅回路であることが本発明の特徴である。このような構成を採ることによって、信号遅延回路１６０８の入力端子Ｉ１８−１から入力された信号は、遅延回路１８０１によりその振幅はほとんど変化することなく遅延時間（Ｚ−１）だけその位相が遅れる。すなわち、入力端子Ｉ１８−１に入力された信号と波形がほぼ等しく、位相が時間（Ｚ−１）だけ遅れた信号が出力端子Ｏ１８−１に出力される。同様に、遅延回路１８０２により、波形は入力信号とほぼ等しく位相が更に時間（Ｚ−１）だけ遅れ、合計して位相が入力信号より時間（２Ｚ−１）だけ遅れた信号が出力端子Ｏ１８−２に出力される。同様の構成を繰り返すことによって、波形が入力信号とほぼ等しく、位相が入力信号より任意の時間（ｎＺ−１）だけ遅れた信号が出力Ｏ１８−ｎにそれぞれ出力される。
図１９に本発明の遅延回路１８０１の具体構成例を示す。ここでは、正相入力端子Ｉ１９−１と、逆相入力端子Ｉ１９−２と、出力端子Ｏ１９−１とを持つ差動増幅回路を用い、かつ出力端子Ｏ１９−１と逆相入力端子Ｉ１９−２とを接続して出力信号をネガティブフィードバックし、ボルテージフォロア回路として用いる場合を例に示している。この図で、１９０１、１９０２はｐＭＯＳトランジスタ、１９０３、１９０４、１９０５はｎＭＯＳトランジスタである。なお、他の遅延回路１８０２、１８０３も同様の構成で実現できる。
このような構成を採ることによって、遅延回路１８０１では、入力端子Ｉ１９−１に与える信号とほぼ等しい振幅の信号が出力端子Ｏ１９−１に出力される。またその際に入力端子Ｉ１９−１から出力端子Ｏ１９−１まで信号が伝達するのに要する時間、すなわち遅延回路１８０１の遅延時間（Ｚ−１）は、トランジスタ１９０１、１９０２、１９０３、１９０４、１９０５のゲート長やゲート幅のサイズを変えることで、任意に設定可能である。また、トランジスタを並列に接続して使用し、その個数を変えることによっても、同様に遅延時間（Ｚ−１）の設定が任意に可能である。
また本発明では、信号遅延回路１６０８の遅延量を、論理信号で制御する構成を採ることも可能である。これにより、ＦＩＲフィルタの周波数特性をより柔軟に変更する事が可能となる。
図２０にその基本構成を示す。この図で、信号遅延回路１６０８は、遅延時間（Ｚ−１）の遅延回路２００１、２００２、２００３をｎ個（ｎは１以上の整数）接続して構成する。図では一部の回路を省略して示している。遅延回路２００１、２００２、２００３が、増幅率ほぼ１の増幅回路であることは先の説明と同様である。本構成ではそれに加えて、遅延回路２００１、２００２、２００３が、その遅延量（Ｚ−１）を変化させるための論理信号入力端子Ｉ２０−１、Ｉ２０−２、Ｉ２０−３、Ｉ２０−４、Ｉ２０−５、Ｉ２０−６を有すること、およびそれらの論理信号を制御する遅延時間制御回路２００４を有することが特徴である。この図では各遅延回路に入力端子が２つある場合を例に示しているが、１つ以上任意の個数でも構成可能である。なお、遅延時間制御回路２００４は、通常の論理回路を用いた組み合わせ回路、または順序回路であり、任意の制御方法が構成可能である。
図２１に本発明の遅延回路２００１の具体構成例を示す。ここでは、図１８と同様に差動増幅回路を用い、出力信号をネガティブフィードバックし、ボルテージフォロア回路として用いる場合を例に示している。この図で、２１０１、２１０２はｐＭＯＳトランジスタ、２１０３、２１０４、２１０５、２１０６はｎＭＯＳトランジスタである。なお、他の遅延回路２００２、２００３も同様の構成で実現できる。この構成では、回路に流れる電流量を決めるトランジスタを２１０５と２１０６の２つ用意し、それらのゲート電圧を制御することで、ボルテージフォロア回路の電流量を変化させ、その遅延時間を可変とするところが特徴である。図２１では電流量を決めるトランジスタが２つの場合を例に示したが、１つ以上任意の個数でも構成可能である。このような構成を採ることによって、遅延回路の遅延時間（Ｚ−１）を論理信号によって任意に設定することが可能となる。
図２２は本発明のＦＩＲフィルタ回路に用いる信号波形演算回路の構成例である。本発明のＦＩＲフィルタ回路１６０６に用いる信号波形演算回路１６１０は、図２２に示すように、入力信号振幅と出力電流値の比、すなわち回路の電圧電流変換率が、それぞれＡ０、Ａ１、Ａ２、・・・Ａｎである電圧電流変換回路２２００、２２０１、２２０２、２２０３が（ｎ＋１）個（ｎは１以上の整数）と、それらの出力電流Ｉ０、Ｉ１、Ｉ２、・・・Ｉｎの総和を求め、電流電圧変換率Ｂ０で出力信号Ｖｏｕｔに変換し出力する加算回路２２０４とから構成する。図では一部の回路を省略して示している。このような構成を採ることによって、信号波形演算回路１６１０では、以下の数式１から数式５の式が成り立つ。まず、電圧電流変換回路２２００、２２０１、２２０２、２２０３では、

Figure 0003815437
である。よって加算回路２２０４では、
Figure 0003815437
である。
これらの式から、図１６のＦＩＲフィルタ回路１６０６の入力に、信号Ｘ（ｔ）を与えたときに出力される信号Ｙ（ｔ）は、
Figure 0003815437
となる。よってＦＩＲフィルタ回路１６０６の周波数特性Ｈ（Ｚ）は、
Figure 0003815437
である。
上記数式５から分かるように、本発明では、信号波形演算回路１６１０中の電圧電流変換回路の個数ｎおよび電圧電流変換率Ａ０、Ａ１、Ａ２、・・・Ａｎを所望の値に設定することで、ＦＩＲフィルタ回路１６０６の周波数特性Ｈ（Ｚ）を任意に設定することが可能である。例えば図１７（ｃ）（２）に示した特性を得るためには、ｎ＝１、Ａ０＝２、Ａ１＝−１、Ｂ０＝１となるよう設計すればよい。
図２３に本発明の信号波形演算回路１６１０の具体構成例を示す。ここでは、電流電圧変換回路の回路数が２つ（ｎ＝１）の場合を例に示してある。電圧電流変換回路２２００、２２０１には差動回路を用い、かつ加算回路２２０４にはｐＭＯＳトランジスタとインバータ回路を用いている。この図で、２３０１、２３０２はｐＭＯＳトランジスタ、２３０３、２３０４、２３０５、２３０６、２３０７、２３０８、２３０９はｎＭＯＳトランジスタである。この例では、電圧電流変換回路２２００は入力信号Ｖ０の電位が上昇すると出力電流１０の電流量が増加する構成を、２２０１は入力信号Ｖ１の電位が上昇すると出力電流Ｉ１の電流量が減少する構成を、それぞれ示してある。
このような構成を採ることによって、電圧電流変換回路２２００では、入力端子Ｉ２２−０に与える信号Ｖ０の電位上昇に応じて増加する電流Ｉ０が出力端子Ｏ２３−０に出力される。２２０１では、入力端子Ｉ２２−１に与える信号Ｖ１の電位上昇に応じて減少する電流Ｉ１が出力端子Ｏ２３−１に出力される。また加算回路２２０４では、入力端子Ｉ２３−０、Ｉ２３−１から入力された電流Ｉ０、Ｉ１が加算され、その合計値に応じた出力信号Ｖｏｕｔが出力端子Ｏ２２−１に出力される。この結果、電圧電流変換回路２２００の変換率をＡ０、２２０１の変換率をＡ１、および加算回路２２０４の電流電圧変換率をＢ０とすると、前記数式３より、
Figure 0003815437
なる信号Ｖｏｕｔがが出力端子Ｏ２２−１に出力される。すなわち本発明では、図２３のような構成を採ることによって、加算回路２２０４で入力信号の加減算が実現できる。また、電圧電流変換回路２２００と同様の回路の数を増やすことによって加算する項の数を、２２０１と同様の回路の数を増やすことによって減算する項の数を、それぞれ任意に増やすことができる。
また本発明では、電圧電流変換回路２２００の変換率Ａ０、２２０１の変換率Ａ１、および加算回路２２０４の電流電圧変換率Ｂ０は、トランジスタ２３０１から２３０９のゲート長やゲート幅のサイズを変えることで、任意に設定可能である。また、トランジスタを並列に接続して使用し、その個数を変えることによっても、同様にＡ０、Ａ１、Ｂ０の設定が任意に可能である。例えば図１７（ｃ）（２）に示した特性を得るためには、図２３に示したように入力信号Ｖ０を入力端子Ｉ２２−０に、入力信号Ｖ１を入力端子Ｉ２２−２にそれぞれ接続し、かつ電圧電流変換回路２２００の各ｎＭＯＳトランジスタのサイズを、２２０１のトランジスタサイズの２倍の大きさに設定すればよい。
また本発明では、信号波形演算回路１６１０を構成する電圧電流変換回路の変換率を、論理信号で制御する構成を採ることも可能である。これにより、ＦＩＲフィルタの周波数特性をより柔軟に変更する事が可能となる。
図２４は本発明のＦＩＲフィルタ回路に用いる、信号波形演算を論理信号で制御可能な信号波形演算回路の構成例である。この図で、信号波形演算回路１６１０は、電圧電流変換率がそれぞれＡ０、Ａ１、Ａ２、・・・Ａｎである電圧電流変換回路２４００、２４０１、２４０２、２４０３が（ｎ＋１）個（ｎは１以上の整数）と、それらの出力電流Ｉ０、Ｉ１、Ｉ２、・・・Ｉｎの総和を求め、電流電圧変換率Ｂ０で出力信号Ｖｏｕｔに変換し出力する加算回路２４０４とから構成する。図では一部の回路を省略して示している。本構成では、電圧電流変換回路２４００、２４０１、２４０２、２４０３が、その変換率Ａ０、Ａ１、Ａ２、Ａ３を変化させるための論理信号入力端子Ｉ２４−０１、Ｉ２４−０２、Ｉ２４−１１、Ｉ２４−１２、Ｉ２４−２１、Ｉ２４−２２、Ｉ２４−ｎ１、Ｉ２４−ｎ２を有すること、およびそれらの論理信号を制御する変換制御回路２４０５を有することが特徴である。この図では各電圧電流変換回路に入力端子が２つある場合を例に示しているが、１つ以上任意の個数でも構成可能である。なお、変換制御回路２４０５は、通常の論理回路を用いた組み合わせ回路、または順序回路であり、任意の制御方法が構成可能である。
図２５に本発明の信号波形演算回路１６１０の具体構成例を示す。ここでは、図２３と同様に、電圧電流変換回路２４００、２４０１には差動回路を用い、かつ加算回路２４０４にはｐＭＯＳトランジスタとインバータ回路を用いる場合を例に示している。この図で、２５０１、２５０２はｐＭＯＳトランジスタ、２５０３、２５０４、２５０５、２５０６、２５０７、２５０８、２５０９、２５１０、２５１１はｎＭＯＳトランジスタである。この構成では、差動回路２４００に流れる電流量を決めるトランジスタを２５０７と２５１０の２つ用意し、かつ、差動回路２４０１に流れる電流量を決めるトランジスタを２５０８と２５１１の２つ用意する。それらのゲート電圧を制御することで、各差動回路の電流量を可変とするところが特徴である。図２５では電流量を決めるトランジスタが２つの場合を例に示したが、１つ以上任意の個数でも構成可能である。このような構成を採ることによって、電圧電流変換回路の電圧電流変換率Ａｎ（ｎは０以上の整数）を論理信号によって任意に設定することが可能となる。
図２６は、本発明をＬＳＩ間の差動信号伝送に適用したときの、他の構成例の１つである。この図で、２６０１は信号を送信する側の論理回路、２６０２、２６０３は差動信号伝送路、２６０４は信号を受信する側の論理回路である。２６０５は、差動信号伝送路２６０２、２６０３に差動信号を送出するドライバ回路であり、２６０７は、差動信号伝送路２６０２、２６０３を経て伝送された信号を受信するレシーバ回路である。この差動信号伝送路２６０２、２６０３とレシーバ回路２６０７との間に、信号遅延回路２６０８、２６０９と信号波形演算回路２６１０とからなるＦＩＲフィルタ回路２６０６を設けることが、本発明の特徴である。なお、ＦＩＲフィルタ回路２６０６からレシーバ回路２６０７への信号伝送は、差動信号又は片極信号いずれも可能であるが、図２６では片極信号の場合を例に示している。
本構成の信号遅延回路２６０８、２６０９は、図１８や図２０で説明した信号遅延回路１６０８と同様に、１つもしくは複数の遅延回路から構成する。具体的には、例えば図１９や図２１で示したボルテージフォロア回路を１つもしくは複数個接続して構成することができる。
また、本構成の信号波形演算回路２６１０は、図２２や図２４で説明した信号波形演算回路１６１０と同様に、複数の電圧電流変換回路と加算回路とで構成する。
図２７はその具体構成例である。ここでは、電流電圧変換回路の回路数が２つ（ｎ＝１）の場合を例に示してある。電圧電流変換回路２７１０、２７１１には差動回路を用い、かつ加算回路２７１２にはｐＭＯＳトランジスタからなる電流ミラー回路を用いている。この図で、２７０１、２７０２はｐＭＯＳトランジスタ、２７０３、２７０４、２７０５、２７０６、２７０７、２７０８はｎＭＯＳトランジスタである。この例では、電圧電流変換回路２７１０は、差動入力信号Ｖ０Ｐの電位が上昇しＶ０Ｎの電位が下降すると、出力電流Ｉ０Ｐの電流量が増加しＩ０Ｎの電流量が減少する構成を示してある。また、電圧電流変換回路２７１１は、差動入力信号Ｖ１Ｐの電位が上昇しＶ１Ｎの電位が下降すると、出力電流Ｉ１Ｐの電流量が減少しＩ１Ｎの電流量が増加する構成を、それぞれ示してある。
このような構成を採ることによって、電圧電流変換回路２７１０では、先に説明した電圧電流変換回路１６１０と同様の動作が可能となる。すなわち、入力端子Ｉ２７−０ＰとＩ２７−０Ｎとの間に与える差動信号振幅をＶ０、入力端子Ｉ２２−１ＰとＩ２２−１Ｎとの間に与える差動信号振幅をＶ１、電圧電流変換回路２７１０の変換率をＡ０、２７１１の変換率をＡ１、および加算回路２７１２の電流電圧変換率をＢ０とすると、前記数６の式と同様に、
Figure 0003815437
なる信号Ｖｏｕｔがが出力端子Ｏ２７−１に出力される。すなわち本発明では、図２７のような構成でも、加算回路２７１２で信号の加減算が実現できる。また、電圧電流変換回路２７１０と同様の回路の数を増やすことによって加算する項の数を、２７１１と同様の回路の数を増やすことによって減算する項の数を、それぞれ任意に増やすことができる。
またこの構成でも、電圧電流変換回路２７１０の変換率Ａ０、２７１１の変換率Ａ１、および加算回路２７１２の電流電圧変換率Ｂ０は、トランジスタ２７０１から２７０８のゲート長やゲート幅のサイズを変えることで、任意に設定可能である。また、トランジスタを並列に接続して使用し、その個数を変えることによっても同様である。また更に、信号波形演算回路２６１０を構成する電圧電流変換回路の変換率を、論理信号で制御する構成を採ることも、図２４、図２５で説明した例と同様に可能である。
このような構成を採ることにより、図１６および図１７で説明した片極信号伝送の場合と同様に、差動信号を用いて伝送する場合においても、信号伝送の高速化により歪んだ信号をディジタル信号に復元することが可能となる。すなわち、図２６の本構成例においても、信号遅延回路２６０８、２６０９の遅延時間（Ｚ−１）や、信号波形演算回路２６１０を構成する電流電圧変換回路の電流電圧変換率Ａ０−Ａｎ、加算回路の電圧電流変換率Ｂ０を任意に設定することが可能であり、ＦＩＲフィルタ回路２６０６の周波数特性を所望の値に設定することができる。例えば図１７（ｃ）（２）のように設定することで、差動信号伝送路の特性が図１７（ｃ）（２）のような場合にも、その伝送路により歪んだ信号をディジタル信号に復元することが可能である。
すなわち、本発明によれば、伝送する信号がいかなるパターンであっても、また、差動信号により伝送する場合においても、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することで、正常に信号伝送を実現することが可能である。
産業上の利用の可能性
以上、本発明によれば、信号伝送の高速化による信号波形の歪みが大きい場合においても、ディジタル信号に復元することができ、正常でかつ高速な信号伝送が実現できる。
【図面の簡単な説明】
図１はＬＳＩ内信号伝送における本発明を施したインターフェース回路を用いた信号伝送の基本構成例ブロック図である。
図２はヒステリシス特性を有するコンパレータ回路のＤＣ特性のグラフ図である。
図３は図２のコンパレータ回路図の具体例回路図である。
図４は図１の信号伝送における各部の信号のタイミング関係を示したグラフ図である。
図５はＬＳＩ間信号伝送における本発明を施したインターフェース回路を用いた信号伝送の基本構成例ブロック図である。
図６は図１のインターフェース回路に使用されている遅延回路の具体例ブロック図である。
図７は図１のインターフェース回路に使用されている遅延回路の基本構成例ブロック図である。
図８は図７の遅延回路の具体例回路図である。
図９は図１のＬＳＩ内信号伝送において差動信号を伝送する場合の基本構成例ブロック図である。
図１０は図９の信号伝送における各部の信号のタイミング関係を示したグラフ図である。
図１１は図５のＬＳＩ間信号伝送において差動信号を伝送する場合の基本構成例ブロック図である。
図１２は従来のディジタル信号への復元回路の構成例ブロック図である。
図１３は図１２の回路を用いた場合でのＬＳＩ間信号伝送の例ブロック図である。
図１４は従来技術を用いた図１３の信号伝送における各部の信号のタイミング関係を示したグラフ図である。
図１５は信号伝送の高速化による信号波形の歪みの様子を示すグラフ図である。
図１６は本発明をＬＳＩ間の信号伝送に適用したときの構成例ブロック図である。
図１７は図１６の本発明のＦＩＲフィルタ回路の一構成例、およびその動作原理を説明したブロック図とグラフ図である。
図１８は本発明のＦＩＲフィルタ回路に用いる信号遅延回路の構成例ブロック図である。
図１９は図１９の信号遅延回路に用いる本発明の遅延回路の具体構成例回路図である。
図２０は本発明のＦＩＲフィルタ回路に用いる、遅延量を論理信号で制御可能な信号遅延回路の構成例ブロック図である。
図２１は図２０の信号遅延回路に用いる本発明の遅延回路の具体構成例回路図である。
図２２は本発明のＦＩＲフィルタ回路に用いる信号波形演算回路の構成例ブロック図である。
図２３は図２２の信号波形演算回路の具体構成例回路図である。
図２４は本発明のＦＩＲフィルタ回路に用いる、信号波形演算を論理信号で制御可能な信号波形演算回路の構成例ブロック図である。
図２５は図２４の信号波形演算回路の具体構成例回路図である。
図２６は本発明をＬＳＩ間の差動信号伝送に適用したときの構成例ブロック図である。
図２７は図２４の本発明の信号波形演算回路の具体構成例回路図である。
図２８は信号の高速化により歪んだ波形をディジタル信号へ復元する回路の、従来技術の構成例ブロック図である。Technical field
The present invention relates to a method for transmitting signals between LSIs and within LSIs. In particular, when a signal waveform is greatly distorted due to high-speed signal transmission, the distorted signal is restored to a digital signal so that a normal signal is obtained. The present invention relates to a technology for realizing transmission.
Background art
In the signal transmission in the information processing apparatus, when the signal transmission speed is increased, the frequency characteristics of the signal transmission path and the skin effect are conspicuous, and the waveform of the transmitted digital signal is distorted.
This is shown in FIG. In FIG. 15A, due to the resistance and parasitic capacitance of the signal transmission path, the signal 1501 becomes a waveform with a rounded rising portion indicated by the signal 1502. Furthermore, the case where signal transmission speeds up is demonstrated using FIG.15 (b). FIG. 15B shows a signal 1503 whose signal is shorter than the period 1501. The signal 1503 has a shorter signal inversion time due to signal transmission speedup, and the waveform is affected by the skin effect in the signal transmission path. The distortion becomes remarkable. As a result, as shown in FIG. 15B, when the signal 1503 having the amplitude V1 is transmitted through the signal transmission path, the amplitude of the signal 1504 becomes V2 smaller than V1, and the waveform distortion advances.
Therefore, a circuit that restores a signal with a distorted waveform to a digital signal is required. As this conventional technique, for example, there is a technique exhibited in Japanese Patent Laid-Open No. 56-65523.
FIG. 12 is a diagram showing an example of a conventional circuit for restoring a signal having a distorted waveform to a square wave (digital) signal. 1201 is an input buffer circuit, 1202 is a delay circuit that delays the analog signal 1211 to generate the delayed signal 1212, 1203 is a comparator that compares the analog signal 1211 and the delayed signal 1212, and the analog signal 1211 and the delayed signal 1212 are The output is inverted every time it intersects. The delay circuit 1202 is composed of a large number of switches 1231 to 1235 and capacitors 1221 to 1225, and the terminal voltage of each capacitor is sequentially changed from the left to the right by alternately switching on and off the numerous switches 1231 to 1235. It is used to propagate at equal intervals.
Another conventional example of a circuit that restores a signal with a distorted waveform to a digital signal is an FIR (Finite Impulse Response) filter circuit as disclosed in, for example, Japanese Patent Laid-Open No. 5-260108.
FIG. 28 shows a conventional example of this FIR filter circuit. In this figure, 2801 is an FIR filter circuit, 2802 is an analog / digital conversion circuit, and 2803 is a digital / analog conversion circuit. Sig1 is a signal whose waveform is distorted in a transmission line or the like. The analog / digital conversion circuit 2801 converts the waveform information into a digital signal Sig2 of n bits (n is an integer of 1 or more) and is input to the FIR filter circuit 2801. The The FIR filter circuit 2801 has a delay time (Z -1 ) M delay elements 2804, 2805, 2806, (m + 1) multiplier circuits 2806, 2807, 2808, 2809, 2810, 2811, m adder circuits 2812, 2813, 2814, and 2815. In the figure, a part of the delay element, the multiplication circuit, and the addition circuit is omitted. The input n-bit digital signal Sig2 is 0, (1 × Z) by the delay element. -1 ), (2 × Z -1 ), ... {(m-1) × Z -1 }, (M × Z -1 ) And is input to the multiplication circuit. The multiplier circuit converts the delayed n-bit digital signals to h, respectively. 0 Double, h 1 , Times, h 2 Double, h m-1 Double, h m Double the output. The n bits × (m + 1) digital signals output from the multiplication circuit are sequentially added by the addition circuit and output as Sig3. When this n-bit digital signal Sig3 is converted by the digital / analog conversion circuit 2803, a digital signal Sig4 with corrected waveform distortion can be obtained.
Disclosure of the invention
FIG. 13 shows a circuit diagram when the technique of FIG. 12 is applied to signal transmission between LSIs. The signal is restored from the driver circuit 1303 on the transmission side LSI 1301 to a digital signal by the interface circuit 1204 including the delay circuit 1202 and the comparator 1203 via the signal transmission path 1304, and the receiver on the reception side LSI 1302 Received by circuit 1305.
FIG. 14 shows an operation of restoring a signal in the circuit configured in FIG. FIG. 14 shows an example in which the delay time of the delay circuit 1202 is Td2. When the signal 1211 whose waveform of the digital signal 1310 is distorted is restored using a conventional circuit, the level of the signal 1211 coincides with the level of the delayed signal 1212 obtained by delaying the signal 1211 (the hatched line shown in FIG. 14). Area) occurs. As a result, the level output from the comparator 1203 has an intermediate level between H and L in addition to the H and L levels. Therefore, the signal restored using the circuit of the prior art becomes a square wave (digital) signal having the three values shown in the lowermost part of FIG. 14, and in the prior art, there is a case where it cannot be restored to the digital signal. Come.
Further, since the capacitors 1231 to 1235 of the delay circuit 1202 are used as individual elements, even if the capacitors 1231 to 1235 have the same capacity, a difference occurs in the capacity of each capacitor due to manufacturing variations. Due to this variation, the terminal voltage of each capacitor cannot be propagated from the left to the right at equal intervals, making it difficult to accurately restore the digital signal.
In the prior art of FIG. 28, since a digital circuit is used for the FIR filter circuit 2801 for correcting waveform distortion, delay elements 2804, 2805, and 2806 are required for n bits × m, and the circuit configuration is complicated. (m + 1) n-bit multiplier circuits and m n-bit adder circuits are required. That is, the conventional technique has a problem that a large number of digital circuits are required to configure the FIR circuit, and the circuit scale becomes large.
The object of the present invention is to solve the problems of the prior art and restore a signal whose waveform has been distorted to a digital signal by increasing the speed of signal transmission within and between LSIs, thereby realizing normal signal transmission. And to realize it with a small circuit.
The interface circuit of the present invention includes a comparator circuit having hysteresis characteristics disposed between a signal transmission path and a receiver circuit, a first path having a signal from the signal transmission path as a first input of the comparator circuit, And a second path including a delay circuit that uses a signal from the signal transmission path as a second input of the comparator circuit.
The comparator circuit compares the transmission signal with a signal obtained by delaying the transmission signal, thereby detecting a temporal change in the signal and restoring it to a digital signal.
The comparator circuit having a hysteresis characteristic holds the level of a signal that has been confirmed at the latest H level or L level before that time and when the transmission signal does not change with time, A suitable binary signal can be restored.
In addition, another interface circuit of the present invention includes a product-sum circuit disposed between the signal transmission path and the receiver circuit, and a first path using a signal from the signal transmission path as a first input of the product-sum circuit. And a second path provided with a delay circuit that uses a signal from the signal transmission path as a second input of the product-sum circuit.
As a specific configuration of the product-sum circuit, a first multiplication circuit that amplifies the signal from the first path at a first magnification, and an addition circuit that adds the signals from the first and second multiplication circuits. Have. Further, the product-sum circuit may include a second multiplication circuit that amplifies the signal from the second path at a second magnification. It is also possible to perform a desired calculation by arranging delay circuits and multiplication circuits in three or more paths.
In a preferred embodiment, the delay circuit is composed of at least one voltage follower circuit. Alternatively, the delay circuit is configured by an amplifier circuit. The gain of the voltage follower or amplifier circuit is preferably about 1. The delay amount of the delay circuit may be variable.
As a method of delaying an analog waveform, it is known to use a capacitor, a resistor (CR), or a delay (LC) by a transmission line, but integration is difficult. As a method for performing signal delay in an integrated circuit, gate delay is known, but this method cannot transmit an analog signal. In the preferred embodiment, the circuit can be realized on-chip with a high degree of integration by using a voltage follower circuit or an amplifier for signal delay.
Note that a signal transmitted through the transmission path may be a differential signal to have a differential circuit configuration.
As a specific example, in an interface circuit that transmits a differential signal transmitted through a signal transmission path to a receiver circuit, first and second comparator circuits disposed between the signal transmission path and the receiver circuit, A first path having a signal from the transmission path as a first input of the first comparator circuit and a delay circuit having a signal from the signal transmission path as a second input of the first comparator circuit. A second path, a third path having a signal from the signal transmission path as a first input of the second comparator circuit, and a signal from the signal transmission path as a second input of the second comparator circuit, A fourth path including a delay circuit, and a third comparator circuit having hysteresis characteristics that have outputs of the first and second comparators as inputs are provided.
Further, not only the second path but also the first path may be provided with a delay circuit. In short, the effect of the present invention can be obtained if there is an appropriate delay amount difference between the first route and the second route.
Furthermore, the features of the present invention are listed below.
(1) In an interface circuit for transmitting a signal from a driver circuit provided in a driver side logic circuit to a receiver circuit of a receiver side logic circuit via a signal transmission path, a delay circuit is provided between the signal transmission path and the receiver circuit. And a comparator circuit with hysteresis characteristics, and using the detection of the temporal change of the signal that has reached the output of the signal transmission path, restores the signal with a distorted waveform to a digital signal by speeding up the signal transmission An interface circuit is provided.
(2) In the interface circuit according to (1), the delay circuit includes one or a plurality of voltage followers for maintaining a level of a signal flowing through the delay circuit. An interface circuit is provided.
(3) In the interface circuit according to (2), the delay amount of the delay circuit is variable by including a delay amount control circuit that changes a current path of each voltage follower constituting the delay circuit. An interface circuit is provided.
(4) receiving a differential input signal in an interface circuit that transmits a differential signal from a differential driver circuit provided in the driver side logic circuit to a differential receiver circuit of the receiver side logic circuit via a signal transmission path; The interface circuit according to any one of the above (1) to (3) and a comparator circuit that differentially amplifies an output signal of the interface circuit, and a temporal change amount of the signal reaching the output of the signal transmission path An interface circuit is provided that uses detection to restore a signal having a waveform distorted due to high-speed signal transmission into a digital signal.
(5) In an interface circuit that performs signal transmission from a driver circuit provided in a logic circuit on the signal transmission side to a receiver circuit provided in a logic circuit on the signal reception side via the signal transmission path, A signal delay circuit and a signal waveform arithmetic circuit are provided between the receiver circuit and the signal waveform that reaches the output end of the transmission path is changed to convert a signal whose waveform is distorted due to high-speed signal transmission into a digital signal. An interface circuit is provided that is characterized by restoring.
(6) In an interface circuit that performs signal transmission from a differential driver circuit provided in a logic circuit on the signal transmission side to a receiver circuit provided in a logic circuit on the signal reception side via a differential signal transmission path In addition, a signal delay circuit and a signal waveform arithmetic circuit are provided between the transmission line and the receiver circuit, and the waveform is distorted by increasing the speed of signal transmission by changing the differential signal waveform reaching the output end of the transmission line. An interface circuit is provided, characterized in that the signal is restored to a digital signal.
(7) In the interface circuit described in (5) and (6) above, the signal delay circuit connects one or a plurality of amplifier circuits having an amplitude ratio of input signal to output signal, that is, an amplification factor of approximately 1. An interface circuit is provided.
(8) In the interface circuit described in the above (5) and (6), it is necessary for the signal to be transmitted by changing the value of the flowing current by changing the size or the number of transistors used in the signal delay circuit. An interface circuit is provided in which the delay time is variable.
(9) The interface circuit according to (8), further including a delay amount control circuit that controls a change in a size or number of transistors included in the signal delay circuit to control a flowing current value. An interface circuit is provided.
(10) In the interface circuit described in (7) to (9) above, the amplifier circuit connects an input signal to the positive phase input terminal of the differential amplifier circuit and the differential amplifier circuit itself to the negative phase input terminal. There is provided an interface circuit comprising a voltage follower circuit to which the output signals are connected.
(11) In the interface circuit described in the above (5) and (6), the signal waveform calculation circuit includes a plurality of voltage-current conversion circuits whose output current values change according to a change in potential of an input signal, and the output thereof. An interface circuit is provided, characterized by comprising an adder circuit for adding currents.
(12) In the interface circuit according to (11), the signal waveform calculation circuit includes one or a plurality of voltage-current conversion circuits configured such that an output current value increases in response to a potential increase of an input signal, and an input signal One or a plurality of voltage-current conversion circuits configured to decrease the output current value in response to a potential increase, and adding and subtracting currents by adding the output currents with an adder circuit An interface circuit is provided.
(13) In the interface circuit described in (11) and (12) above, the change in the potential of the input signal and the change in the output current value can be achieved by changing the size or the number of transistors used in the voltage-current converter. An interface circuit is provided in which the ratio of minutes is variable.
(14) In the interface circuit described in (13), there is provided an interface circuit comprising a conversion control circuit that controls a change in the size or number of transistors used in the voltage-current conversion circuit. The
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings using examples.
FIG. 1 is a basic configuration diagram of an interface circuit integrated in an LSI according to the present invention for signal transmission in the LSI. In this figure, 101 is a driver circuit, 102 is a signal transmission path, and 106 is a receiver circuit. In this figure, a case where a signal is transmitted from the driver circuit 101 to the receiver circuit 106 via the signal transmission path 102 is taken as an example. It is shown.
The interface circuit 103 that is a feature of the present invention includes a delay circuit 104 and a comparator circuit 105. The comparator circuit 105 detects the temporal change of the signal 111 by comparing the signal 111 that has reached the output of the signal transmission path 102 with the signal 108 that has been transmitted through the delay circuit 104. And restored to a digital signal.
Further, according to the present invention, the comparator circuit 105 has the hysteresis characteristic as shown in FIG. 2, so that even when there is no temporal change in the signal 111, the latest H level or L before that point is obtained. It is possible to hold the level of the signal whose level has been determined.
2 will be described using an example of the configuration of FIG. In FIG. 2, the horizontal axis indicates the voltage difference between the input signals 111 and 112, and the vertical axis indicates the voltage of the output signal Vo. The dead zone where the output does not invert within a certain voltage range is VH. ing. At that time, the threshold voltage at which the output signal is inverted (hereinafter, the threshold voltage is a value converted to the difference between the voltages of the input signals 111 and 112, and the case where the voltage of the input signal 111 is greater than the voltage of the input signal 112 is positive. The value is VH / 2 when the output is switched from VSS to VDD, and is −VH / 2 when the output is switched from VDD to VSS. As a result, when there is no voltage difference between the input signals 111 and 112 of the comparator circuit 105, the output signal does not invert as shown by the white circles and black circles in FIG. , VDD or VSS is held.
FIG. 3 is an example of a circuit diagram of the comparator circuit 105 having hysteresis characteristics. As shown in FIG. 3, the comparator circuit 105 having hysteresis characteristics includes PMOS transistors 302 to 304 and NMOS transistors 305 to 307, respectively. Here, the transistors 303 and 304 supply the input signals Vin1 and Vin2 to the gates, respectively, and perform the function of differential amplification for comparing the input signals Vin1 and Vin2. The transistors 305 to 307 are used as loads for the differential amplification. It is functioning. The transistor 302 is applied with a bias voltage Vcp and functions as a current source. By designing the gate widths W305, W306, and W307 of the transistors 305 to 307 under the conditions shown in the following equation, hysteresis characteristics are incorporated into the comparator circuit.
(conditions)
W305>W307> W306 ...
In the signal transmission when the interface circuit 103 of FIG. 1 having the comparator circuit 105 having hysteresis characteristics is used in FIG. FIG. 4 is a diagram when the delay time required for signal transmission from the driver circuit 101 to the signal transmission path 102 is Td1, and the delay time required for signal transmission from the signal transmission path 102 to the delay circuit 104 is Td2. In FIG. 4, a signal 110 is an output signal of the driver circuit 101. The signal 111 is an output signal of the signal transmission path 102 and is received by one of the input signals of the comparator circuit 105. The signal 112 is an output signal of the delay circuit 104 that is a result of delaying the phase 111 of the signal 111, and is received by one of the input signals of the comparator circuit 105. The signal 113 is an output signal of a comparator circuit that compares the signal 111 and the signal 112.
As shown in FIG. 4, waveform distortion occurs in the signal 111 transmitted through the signal transmission path 102 due to the high-speed signal transmission. Therefore, the comparator circuit 105 compares the signal 111 with the signal 112 whose phase is delayed by Td2 by the delay circuit 104. That is, the comparator circuit 105 detects the temporal change of the signal 111 by comparing the signal 111 with the signal 111 two hours before Td. As a result, the output signal of the comparator circuit 105 becomes H level when the level of the signal 111 increases with time, and conversely, when the level of the signal 111 decreases with time, it becomes L level. It becomes. When the time variation of the signal 111 is increased or decreased by the method as described above, a signal with a distorted waveform can be restored to a digital signal.
On the other hand, when there is no temporal change in the signal 111, for example, a circuit that simply compares the signal 111 and the signal 112, such as a comparator circuit without a hysteresis characteristic, may be used as an output. 4 has an intermediate value between H level and L level (hereinafter, the intermediate value is referred to as M level). As a result, it cannot be restored to a digital signal.
Therefore, by using a comparator circuit with a hysteresis characteristic having a dead band VH,
(I) When the level difference between the signal 111 and the signal 112 decreases from the H level to the L level, the output does not invert to the L level unless it falls below the M-VH / 2 level.
(Ii) Conversely, when the level difference between the signal 111 and the signal 112 increases from L to H level, the output is not inverted to H level unless it exceeds the M + VH / 2 level.
(Iii) When the level difference between the signal 111 and the signal 112 is between (M ± VH / 2), the previously determined H or L level value is held as the output.
That is, when the level of the signal 111 increases with the passage of time, the output corresponds to (i) and the output becomes the H level. When the level of the signal 111 decreases with the passage of time, the output corresponds to (ii) and the output becomes the L level. If the level of the signal 111 does not change with the passage of time, this corresponds to (iii) above, and the output becomes the previously determined signal level.
With the method as described above, it is possible to restore a signal whose waveform is distorted to a digital signal by increasing the speed of signal transmission based on the information that the signal 111 is increased or decreased over time.
That is, according to the present invention, by integrating a circuit that restores a signal whose waveform is distorted due to high-speed signal transmission into a digital signal in the LSI, signal transmission can be normally realized in signal transmission within the LSI. Is possible.
FIG. 5 shows one configuration example of the present invention when applied to signal transmission between LSIs. The transmission side LSI 501 includes a drive circuit 101, and the reception side LSI 502 includes an input buffer circuit 504, an interface circuit 103, and a receiver circuit 106. A signal transmitted from the drive circuit 101 via the transmission path 503 is restored to a digital signal by the interface circuit 103 via the input buffer circuit 504 and received by the receiver circuit 106. By providing the input buffer circuit 504 at the input end of the receiving-side LSI, the size of the transistor used in the interface circuit 103 can be reduced. Therefore, the area of the interface circuit 103 is reduced, and the LSI area can be saved.
From the above, according to the present invention, by integrating a circuit that restores a signal whose waveform is distorted due to high-speed signal transmission into a digital signal in LSI, signal transmission can be performed normally even in signal transmission between LSIs. Can be realized.
FIG. 6 shows one specific configuration example of the interface circuit 103 of the present invention shown in FIG. As the delay circuit 104, a circuit in which one or a plurality of voltage followers 601 are connected in a column is used. FIG. 6 shows, as an example, a circuit in which three voltage followers 601 are connected in series. By configuring the delay circuit 104 with a voltage follower, only the phase can be changed without lowering the level of the signal 112. As a result, it is possible to detect the temporal change of the signal 112 with high accuracy.
FIG. 7 shows a configuration example when the delay amount of the delay circuit used in the interface circuit is made variable. The delay circuit 701 includes a variable delay circuit 702 and a delay amount control circuit 703. A delay amount control circuit 703 sets a desired delay amount, and a signal transmitted via the variable delay circuit 702 is delayed by the set delay amount. As described above, by making the delay amount of the delay circuit 701 variable, it is possible to accurately detect a temporal change in a signal to be transmitted regardless of the frequency of the signal to be transmitted and the magnitude of signal attenuation. It becomes possible.
FIG. 8 shows an example of a specific circuit diagram of FIG. FIG. 8 shows a case where the delay circuit is composed of one voltage follower. The delay amount control circuit 703 includes a flip-flop 801 and an inverter circuit 802. The variable delay circuit 702 is a voltage follower circuit composed of PMOS transistors 803 and 804 and NMOS transistors 805 to 808. A signal output from the delay amount control circuit 703 is connected to the gate of the PMOS transistor 803. Depending on the value of “1” stored in the flip-flop 801 of the delay amount control circuit 702, the current path flowing through the voltage follower circuit is changed, and the current value is switched in two stages. More specifically, when the information stored in the flip-flop 801 is “0”, the PMOS transistor 803 is off, so that the path of current flowing from VDD to the voltage follower circuit is only the route via the PMOS transistor 804. Exists. On the other hand, in the case of “1”, since the PMOS transistor 803 is turned on, there are two routes including a current path flowing from the VDD side to the voltage follower circuit and a route passing through the PMOS transistors 803 and 804. As a result, since the current value is larger in the case of “1” than in the case where the information stored in the flip-flop 801 is “0”, the delay amount of the voltage follower circuit is reduced. By utilizing this fact, it is possible to control the delay amount of the variable delay circuit.
As a method for controlling the delay amount, in the case of a signal with a large rounding of the waveform, since the change with time of the voltage is gentle, it is necessary to increase the delay amount. On the other hand, in the case of a signal with a small waveform rounding, since the voltage change with time is steep, it is necessary to reduce the delay amount.
As described above, by making the delay amount variable, it is possible to accurately restore a signal of any waveform regardless of the rounding of the waveform.
FIG. 9 is a second configuration example of the present invention when applied to a case where a signal to be transmitted is a differential signal in signal transmission within an LSI. In this figure, the differential signal transmitted from the driver-side differential driver circuit 901 via the transmission path 902 is differentially amplified by a differential amplifier provided in the receiver-side receiver circuit 903. ing. The receiver circuit 903 includes interface circuits 904 and 905 and a comparator circuit 906 having hysteresis characteristics, and a signal 914 transmitted through the interface circuit 904 is connected to the non-inverting input terminal (+) side of the comparator circuit 906. The signal 915 transmitted through 905 is transmitted to the inverting input terminal (−) side of the comparator circuit 906. In the interface circuit 904, the delay circuit 907 is installed on the non-inverting input terminal (+) side of the comparator circuit 908. Conversely, the interface circuit 905 is installed on the inverting input terminal (−) side of the comparator circuit 910. Yes. By installing as described above, temporal changes of the differential signals 912 and 913 via the transmission path 902 are detected. Since the comparator circuit 906 having hysteresis characteristics amplifies the difference between the signal 914 and the signal 915, as a result, the digital signal is converted into the digital signal based on the information that the differential signals 912 and 913 are not changed or changed over time. Restore.
In FIG. 10, the operation of restoring a digital signal when the signal to be transmitted is a differential signal in the circuit of FIG. 9 will be described. In FIG. 10, as in FIG. 2, the case where the delay time required for signal transmission from the differential driver circuit 901 to the signal transmission path 902 is Td1 and the delay times of the delay circuits 907 and 909 are both Td2 is used as an example. The restoring operation to the signals 914 and 915 transmitted via the interface circuits 904 and 905 is as shown in FIG. The comparator circuit 906 amplifies the difference between the signal 914 and the signal 915, but when a circuit that simply compares the signal 914 and the signal 915, such as a comparator circuit without hysteresis characteristics, is used, the output is shown in FIG. Such an intermediate value between the H level and the L level (hereinafter, the intermediate value is referred to as the M level). However, by using a comparator circuit 906 having a hysteresis characteristic with a dead band VH, even when a differential signal is transmitted, information on the increase / decrease or no change in the temporal change of the differential signals 912 and 913 is used. Thus, a signal whose waveform is distorted due to high-speed signal transmission can be restored to a digital signal. In addition, when a signal is transmitted by a differential signal, the signal 916 shown at the bottom of FIG. 10 has an advantage of being resistant to noise because the amplitude is larger than that of the signal 911.
FIG. 11 shows one configuration example of the present invention when applied to signal transmission between LSIs when a signal to be transmitted is a differential signal. The transmission-side LSI 1101 includes a drive circuit 901, and the reception-side LSI 1102 includes an input buffer circuit 1104 and a receiver circuit 903. As in the case of FIG. 5, by providing an input buffer circuit on the transmission-side LSI between the signal transmission path and the receiver circuit, the size of the receiver circuit can be reduced and the LSI chip area can be saved. It is.
FIG. 16 shows another configuration example when the present invention is applied to signal transmission between LSIs. In this figure, 1601 is a logic circuit on the signal transmission side, 1602 is a signal transmission path, and 1604 is a logic circuit on the signal reception side. Reference numeral 1605 denotes a driver circuit that sends a signal to the signal transmission path 1602, and 1607 denotes a receiver circuit that receives the signal transmitted through the signal transmission path 1602. A feature of the present invention is that an FIR filter circuit 1606 including a signal delay circuit 1608 and a signal waveform arithmetic circuit 1610 is provided between the signal transmission line 1602 and the receiver circuit 1607.
The operation of the FIR filter circuit of the present invention for restoring a signal distorted due to high-speed signal transmission to a digital signal will be described with reference to FIG. FIG. 17A is a configuration example of the FIR filter circuit of the present invention. The signal delay circuit 1606 has a delay time (Z -1 ), The signal waveform calculation circuit 1610 multiplies the input signal from the input terminal I17-1 by A times and the input signal from the input terminal I17-2 by B times. A multiplier circuit 1703 for amplifying and an adder circuit 1704 for adding the output signals from the multiplier circuits and outputting the result to the output terminal O17-1. Other configurations are the same as those in FIG. FIG. 17B is a diagram showing signal waveforms of each part of the circuit of FIG. 17A. FIGS. 17B and 17B are output signals of the driver circuit 1605, and FIG. 2) is an output signal of the signal transmission line 1602, and FIGS. 17B and 17C are output signals of the FIR filter circuit 1606. FIG. 17C shows the frequency characteristics of the signal transmission line 1602 and the FIR filter circuit 1606, with the horizontal axis representing frequency and the vertical axis representing the relative value of signal amplitude. (1) is the frequency characteristic of the signal transmission line 1602, and FIGS. 17 (c) and (2) are the frequency characteristics of the FIR filter circuit.
As shown in FIGS. 17C and 17A, the signal transmission line 1602 generally has an amplitude attenuation of a high frequency component due to a skin effect of a wiring conductor transmitting a signal and a dielectric loss of an insulator surrounding the wiring conductor. It has the characteristic that it is larger than the amplitude attenuation of the low frequency component. For this reason, the signal waveform that passes through has a phenomenon that the rising and falling portions of the signal are distorted as shown in FIGS. In order to correct this and restore a correct digital signal as shown in FIGS. 17B and 17C, the FIR filter circuit 1606 converts the amplification factor of the high frequency component to a low frequency as shown in FIGS. What is necessary is just to set larger than the amplification factor of a component. For this purpose, for example, in the example of FIG. 17A, the delay time of the delay circuit 1701 is 100 ps, the amplification factor A of the multiplication circuit 1702 is doubled, and the amplification factor B of the multiplication circuit 1703 is −1 (the same amplitude). And the phase is 180 degrees opposite). As a result, as shown in FIGS. 17C and 17B, an FIR filter circuit in which the peak value of the amplification factor is three times and the peak frequency is 5 GHz can be obtained.
By adopting such a configuration, the waveform distorted in the signal transmission path 1602 as shown in FIGS. 17B and 17B can be restored as shown in FIGS. An interface circuit capable of digital signal transmission can be provided. Actually, it is necessary to determine the characteristics of the FIR filter 1606 in accordance with the frequency characteristics of the signal transmission line 1602, and this is because the delay time of the delay circuit 1701 constituting the signal delay circuit 1606 (Z -1 ) Or the amplification factor A of the multiplication circuit 1702 constituting the signal waveform arithmetic circuit 1610 and the amplification factor B of the multiplication circuit 1703 are set to desired values. A specific implementation method will be described later. In the above description, the signal delay circuit 1606 has one delay circuit 1701 and the signal waveform calculation circuit 1610 has two multiplication circuits 1702 and 1703 and one adder circuit. More complex frequency characteristics can be realized by using a plurality of delay circuits and increasing the number of multiplication circuits of the signal waveform arithmetic circuit to two or more.
FIG. 18 shows a configuration example of a signal delay circuit used in the FIR filter circuit of the present invention. As shown in FIG. 18, the signal delay circuit 1608 used in the FIR filter circuit 1606 of the present invention has a delay time (Z -1 ) Delay circuits 1801, 1802, and 1803 are connected (n is an integer of 1 or more). In the figure, some circuits are omitted. The delay circuits 1801, 1802, and 1803 are features of the present invention in that the amplitude ratio of the input signal and the output signal, that is, the amplification factor of the circuit is approximately 1. By adopting such a configuration, the delay time (Z) of the signal input from the input terminal I18-1 of the signal delay circuit 1608 is hardly changed by the delay circuit 1801. -1 ) Is delayed in phase. That is, the waveform of the signal input to the input terminal I18-1 is substantially the same, and the phase is time (Z -1 ) Is delayed to the output terminal O18-1. Similarly, the delay circuit 1802 causes the waveform to be approximately equal to the input signal and in phase (ZZ). -1 ), And the total phase is time (2Z) from the input signal. -1 ) Is delayed to the output terminal O18-2. By repeating the same configuration, the waveform is almost equal to the input signal, and the phase is arbitrary time (nZ from the input signal). -1 ) Are delayed to the output O18-n.
FIG. 19 shows a specific configuration example of the delay circuit 1801 of the present invention. Here, a differential amplifier circuit having a positive phase input terminal I19-1, a negative phase input terminal I19-2, and an output terminal O19-1 is used, and the output terminal O19-1 and the negative phase input terminal I19-2 are used. And the output signal is negatively fed back and used as a voltage follower circuit. In this figure, 1901 and 1902 are pMOS transistors, and 1903, 1904 and 1905 are nMOS transistors. The other delay circuits 1802 and 1803 can be realized with the same configuration.
By adopting such a configuration, the delay circuit 1801 outputs a signal having substantially the same amplitude as the signal supplied to the input terminal I19-1 to the output terminal O19-1. At that time, the time required for the signal to be transmitted from the input terminal I19-1 to the output terminal O19-1, that is, the delay time (Z -1 ) Can be arbitrarily set by changing the gate length or gate width size of the transistors 1901, 1902, 1903, 1904, and 1905. Similarly, by using transistors connected in parallel and changing the number of transistors, the delay time (Z -1 ) Can be set arbitrarily.
In the present invention, the delay amount of the signal delay circuit 1608 can be controlled by a logic signal. As a result, the frequency characteristics of the FIR filter can be changed more flexibly.
FIG. 20 shows the basic configuration. In this figure, the signal delay circuit 1608 has a delay time (Z -1 ) Delay circuits 2001, 2002 and 2003 are connected (n is an integer of 1 or more). In the figure, some circuits are omitted. The delay circuits 2001, 2002, and 2003 are amplification circuits having an amplification factor of about 1 as in the above description. In this configuration, in addition to this, the delay circuits 2001, 2002, 2003 have their delay amounts (Z -1 ) Having logic signal input terminals I20-1, I20-2, I20-3, I20-4, I20-5, I20-6, and a delay time control circuit 2004 for controlling these logic signals. It is the characteristic to have. In this figure, a case where each delay circuit has two input terminals is shown as an example, but one or more arbitrary terminals can be configured. Note that the delay time control circuit 2004 is a combinational circuit or a sequential circuit using a normal logic circuit, and an arbitrary control method can be configured.
FIG. 21 shows a specific configuration example of the delay circuit 2001 of the present invention. Here, as in FIG. 18, a differential amplifier circuit is used, and the output signal is negatively fed back and used as a voltage follower circuit. In this figure, reference numerals 2101 and 2102 denote pMOS transistors, and 2103, 2104, 2105 and 2106 denote nMOS transistors. The other delay circuits 2002 and 2003 can be realized with the same configuration. In this configuration, two transistors 2105 and 2106 that determine the amount of current flowing in the circuit are prepared, and the gate voltage is controlled to change the current amount of the voltage follower circuit, thereby making the delay time variable. It is a feature. Although FIG. 21 shows an example in which there are two transistors that determine the amount of current, one or more transistors can be configured. By adopting such a configuration, the delay time (Z -1 ) Can be arbitrarily set by a logic signal.
FIG. 22 shows a configuration example of a signal waveform arithmetic circuit used in the FIR filter circuit of the present invention. As shown in FIG. 22, the signal waveform calculation circuit 1610 used in the FIR filter circuit 1606 of the present invention has a ratio of the input signal amplitude to the output current value, that is, the voltage / current conversion ratio of the circuit is A0, A1, A2,. ··· (n + 1) voltage-current conversion circuits 2200, 2201, 2202, and 2203 (n is an integer of 1 or more) and the sum of their output currents I0, I1, I2, ... In, An adder circuit 2204 that converts to an output signal Vout at a current-voltage conversion rate B0 and outputs it is configured. In the figure, some circuits are omitted. By adopting such a configuration, the following expression 1 to expression 5 are established in the signal waveform arithmetic circuit 1610. First, in the voltage-current conversion circuits 2200, 2201, 2202, 2203,
Figure 0003815437
It is. Therefore, in the addition circuit 2204,
Figure 0003815437
It is.
From these equations, the signal Y (t) output when the signal X (t) is given to the input of the FIR filter circuit 1606 in FIG.
Figure 0003815437
It becomes. Therefore, the frequency characteristic H (Z) of the FIR filter circuit 1606 is
Figure 0003815437
It is.
As can be seen from Equation 5 above, in the present invention, the number n of voltage-current conversion circuits and voltage-current conversion ratios A0, A1, A2,... An in the signal waveform calculation circuit 1610 are set to desired values. The frequency characteristic H (Z) of the FIR filter circuit 1606 can be arbitrarily set. For example, in order to obtain the characteristics shown in FIGS. 17C and 17B, it may be designed such that n = 1, A0 = 2, A1 = -1, and B0 = 1.
FIG. 23 shows a specific configuration example of the signal waveform arithmetic circuit 1610 of the present invention. Here, a case where the number of current-voltage conversion circuits is two (n = 1) is shown as an example. A differential circuit is used for the voltage-current conversion circuits 2200 and 2201, and a pMOS transistor and an inverter circuit are used for the adder circuit 2204. In this figure, 2301 and 2302 are pMOS transistors, 2303, 2304, 2305, 2306, 2307, 2308, and 2309 are nMOS transistors. In this example, the voltage-current conversion circuit 2200 has a configuration in which the amount of output current 10 increases when the potential of the input signal V0 increases, and the configuration in 2201 has a configuration in which the amount of output current I1 decreases when the potential of the input signal V1 increases. Are shown respectively.
By adopting such a configuration, in the voltage-current conversion circuit 2200, the current I0 that increases in response to the potential increase of the signal V0 applied to the input terminal I22-0 is output to the output terminal O23-0. In 2201, a current I1 that decreases as the potential of the signal V1 applied to the input terminal I22-1 decreases is output to the output terminal O23-1. In addition circuit 2204, currents I0 and I1 input from input terminals I23-0 and I23-1 are added, and output signal Vout corresponding to the total value is output to output terminal O22-1. As a result, when the conversion rate of the voltage-current conversion circuit 2200 is A0, the conversion rate of 2201 is A1, and the current-voltage conversion rate of the addition circuit 2204 is B0,
Figure 0003815437
The signal Vout is output to the output terminal O22-1. In other words, according to the present invention, addition / subtraction of the input signal can be realized by the addition circuit 2204 by adopting the configuration as shown in FIG. Further, the number of terms to be added can be arbitrarily increased by increasing the number of circuits similar to the voltage-current conversion circuit 2200, and the number of terms to be subtracted can be arbitrarily increased by increasing the number of circuits similar to 2201.
In the present invention, the conversion ratio A0 of the voltage-current conversion circuit 2200, the conversion ratio A1 of 2201, and the current-voltage conversion ratio B0 of the addition circuit 2204 are changed by changing the gate length and gate width size of the transistors 2301 to 2309. It can be set arbitrarily. Similarly, A0, A1, and B0 can be arbitrarily set by changing the number of transistors connected in parallel. For example, in order to obtain the characteristics shown in FIGS. 17C and 17B, the input signal V0 is connected to the input terminal I22-0 and the input signal V1 is connected to the input terminal I22-2 as shown in FIG. In addition, the size of each nMOS transistor of the voltage-current conversion circuit 2200 may be set to twice the size of 2201 transistor.
In the present invention, it is also possible to adopt a configuration in which the conversion rate of the voltage-current conversion circuit constituting the signal waveform calculation circuit 1610 is controlled by a logic signal. As a result, the frequency characteristics of the FIR filter can be changed more flexibly.
FIG. 24 shows a configuration example of a signal waveform arithmetic circuit used in the FIR filter circuit of the present invention, which can control the signal waveform arithmetic with a logic signal. In this figure, the signal waveform calculation circuit 1610 has (n + 1) voltage / current conversion circuits 2400, 2401, 2402, 2403 having voltage / current conversion ratios A0, A1, A2,. And an adder circuit 2404 that obtains the sum of the output currents I0, I1, I2,... In and converts the output current Vout to the output signal Vout at the current-voltage conversion rate B0. In the figure, some circuits are omitted. In this configuration, the voltage / current conversion circuits 2400, 2401, 2402, and 2403 have logic signal input terminals I24-01, I24-02, I24-11, and I24- for changing the conversion rates A0, A1, A2, and A3. 12, I24-21, I24-22, I24-n1, and I24-n2, and a conversion control circuit 2405 for controlling these logic signals. This figure shows an example in which each voltage-current converter circuit has two input terminals, but one or more arbitrary terminals can be configured. Note that the conversion control circuit 2405 is a combinational circuit or a sequential circuit using a normal logic circuit, and an arbitrary control method can be configured.
FIG. 25 shows a specific configuration example of the signal waveform arithmetic circuit 1610 of the present invention. Here, as in FIG. 23, a case where a differential circuit is used for the voltage-current conversion circuits 2400 and 2401, and a pMOS transistor and an inverter circuit are used for the adder circuit 2404 is shown as an example. In this figure, 2501 and 2502 are pMOS transistors, and 2503, 2504, 2505, 2506, 2507, 2508, 2509, 2510, and 2511 are nMOS transistors. In this configuration, two transistors 2507 and 2510 are provided for determining the amount of current flowing through the differential circuit 2400, and two transistors 2508 and 2511 are provided for determining the amount of current flowing through the differential circuit 2401. It is characterized in that the current amount of each differential circuit can be varied by controlling the gate voltage. FIG. 25 shows an example in which there are two transistors that determine the amount of current, but one or more transistors can be configured. By adopting such a configuration, the voltage-current conversion ratio An (n is an integer of 0 or more) of the voltage-current conversion circuit can be arbitrarily set by a logic signal.
FIG. 26 shows one example of another configuration when the present invention is applied to differential signal transmission between LSIs. In this figure, 2601 is a logic circuit on the signal transmission side, 2602 and 2603 are differential signal transmission lines, and 2604 is a logic circuit on the signal reception side. Reference numeral 2605 denotes a driver circuit that sends differential signals to the differential signal transmission lines 2602 and 2603, and 2607 denotes a receiver circuit that receives signals transmitted through the differential signal transmission lines 2602 and 2603. A feature of the present invention is that an FIR filter circuit 2606 including signal delay circuits 2608 and 2609 and a signal waveform calculation circuit 2610 is provided between the differential signal transmission lines 2602 and 2603 and the receiver circuit 2607. Note that the signal transmission from the FIR filter circuit 2606 to the receiver circuit 2607 can be either a differential signal or a unipolar signal, but FIG. 26 shows an example of a unipolar signal.
The signal delay circuits 2608 and 2609 of this configuration are composed of one or a plurality of delay circuits, similarly to the signal delay circuit 1608 described with reference to FIGS. Specifically, for example, one or a plurality of voltage follower circuits shown in FIGS. 19 and 21 can be connected.
In addition, the signal waveform calculation circuit 2610 of this configuration includes a plurality of voltage-current conversion circuits and an addition circuit, like the signal waveform calculation circuit 1610 described with reference to FIGS.
FIG. 27 shows a specific configuration example thereof. Here, a case where the number of current-voltage conversion circuits is two (n = 1) is shown as an example. The voltage / current conversion circuits 2710 and 2711 use differential circuits, and the adder circuit 2712 uses a current mirror circuit composed of pMOS transistors. In this figure, 2701 and 2702 are pMOS transistors, and 2703, 2704, 2705, 2706, 2707 and 2708 are nMOS transistors. In this example, the voltage-current conversion circuit 2710 is configured such that when the potential of the differential input signal V0P increases and the potential of V0N decreases, the amount of output current I0P increases and the amount of I0N decreases. Further, the voltage-current conversion circuit 2711 shows a configuration in which when the potential of the differential input signal V1P rises and the potential of V1N falls, the amount of output current I1P decreases and the amount of I1N increases.
By adopting such a configuration, the voltage-current conversion circuit 2710 can perform the same operation as the voltage-current conversion circuit 1610 described above. That is, the differential signal amplitude given between the input terminals I27-0P and I27-0N is V0, the differential signal amplitude given between the input terminals I22-1P and I22-1N is V1, and the voltage-current conversion circuit 2710 Assuming that the conversion rate is A0, the conversion rate of 2711 is A1, and the current-voltage conversion rate of the adder circuit 2712 is B0,
Figure 0003815437
The signal Vout is output to the output terminal O27-1. That is, in the present invention, addition and subtraction of signals can be realized by the adder circuit 2712 even with the configuration as shown in FIG. Further, the number of terms to be added can be arbitrarily increased by increasing the number of circuits similar to the voltage-current conversion circuit 2710, and the number of terms to be subtracted by increasing the number of circuits similar to 2711 can be increased.
Also in this configuration, the conversion ratio A0 of the voltage-current conversion circuit 2710, the conversion ratio A1 of 2711, and the current-voltage conversion ratio B0 of the addition circuit 2712 are obtained by changing the gate length and gate width size of the transistors 2701 to 2708. It can be set arbitrarily. The same can be said by using transistors connected in parallel and changing the number of transistors. Furthermore, it is possible to adopt a configuration in which the conversion rate of the voltage-current conversion circuit constituting the signal waveform calculation circuit 2610 is controlled by a logic signal, as in the examples described with reference to FIGS.
By adopting such a configuration, similarly to the case of unipolar signal transmission described with reference to FIGS. 16 and 17, even in the case of transmission using a differential signal, a signal distorted due to high-speed signal transmission is digitally transmitted. It becomes possible to restore the signal. That is, also in the configuration example of FIG. 26, the delay time (Z -1 ), The current-voltage conversion rate A0-An of the current-voltage conversion circuit constituting the signal waveform calculation circuit 2610, and the voltage-current conversion rate B0 of the addition circuit can be arbitrarily set, and the frequency characteristics of the FIR filter circuit 2606 Can be set to a desired value. For example, by setting as shown in FIGS. 17 (c) and (2), even when the characteristics of the differential signal transmission line are as shown in FIGS. 17 (c) and (2), a signal distorted by the transmission line is converted into a digital signal. It is possible to restore to
In other words, according to the present invention, a signal whose waveform is distorted due to high-speed signal transmission can be restored to a digital signal regardless of the pattern of the signal to be transmitted or when the signal is transmitted by a differential signal. It is possible to realize signal transmission normally.
Industrial applicability
As described above, according to the present invention, even when signal waveform distortion due to high-speed signal transmission is large, it can be restored to a digital signal, and normal and high-speed signal transmission can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration example of signal transmission using an interface circuit to which the present invention is applied in signal transmission within an LSI.
FIG. 2 is a graph of DC characteristics of a comparator circuit having hysteresis characteristics.
FIG. 3 is a specific circuit diagram of the comparator circuit diagram of FIG.
FIG. 4 is a graph showing the timing relationship of signals at various parts in the signal transmission of FIG.
FIG. 5 is a block diagram illustrating a basic configuration example of signal transmission using an interface circuit to which the present invention is applied in inter-LSI signal transmission.
FIG. 6 is a block diagram showing a specific example of the delay circuit used in the interface circuit of FIG.
FIG. 7 is a block diagram of a basic configuration example of a delay circuit used in the interface circuit of FIG.
FIG. 8 is a specific circuit diagram of the delay circuit of FIG.
FIG. 9 is a block diagram showing an example of the basic configuration when a differential signal is transmitted in the signal transmission within the LSI of FIG.
FIG. 10 is a graph showing the timing relationship of signals at various parts in the signal transmission of FIG.
FIG. 11 is a block diagram showing an example of the basic configuration when a differential signal is transmitted in the inter-LSI signal transmission of FIG.
FIG. 12 is a block diagram showing a configuration example of a conventional circuit for restoring a digital signal.
FIG. 13 is a block diagram showing an example of signal transmission between LSIs when the circuit of FIG. 12 is used.
FIG. 14 is a graph showing the timing relationship of signals at various parts in the signal transmission of FIG. 13 using the prior art.
FIG. 15 is a graph showing how signal waveforms are distorted by increasing the speed of signal transmission.
FIG. 16 is a block diagram showing a configuration example when the present invention is applied to signal transmission between LSIs.
FIG. 17 is a block diagram and a graph illustrating an example of the configuration of the FIR filter circuit of the present invention shown in FIG. 16 and its operating principle.
FIG. 18 is a block diagram showing a configuration example of a signal delay circuit used in the FIR filter circuit of the present invention.
FIG. 19 is a circuit diagram showing a specific configuration example of the delay circuit of the present invention used in the signal delay circuit of FIG.
FIG. 20 is a block diagram showing a configuration example of a signal delay circuit which can be used for the FIR filter circuit of the present invention and whose delay amount can be controlled by a logic signal.
FIG. 21 is a circuit diagram showing a specific configuration example of the delay circuit of the present invention used in the signal delay circuit of FIG.
FIG. 22 is a block diagram showing a configuration example of a signal waveform arithmetic circuit used in the FIR filter circuit of the present invention.
FIG. 23 is a circuit diagram of a specific configuration example of the signal waveform arithmetic circuit of FIG.
FIG. 24 is a block diagram showing a configuration example of a signal waveform calculation circuit that can be used in the FIR filter circuit of the present invention and can control the signal waveform calculation with a logic signal.
FIG. 25 is a circuit diagram of a specific configuration example of the signal waveform arithmetic circuit of FIG.
FIG. 26 is a block diagram showing a configuration example when the present invention is applied to differential signal transmission between LSIs.
FIG. 27 is a circuit diagram showing a specific example of the signal waveform arithmetic circuit of the present invention shown in FIG.
FIG. 28 is a block diagram of a configuration example of the prior art of a circuit that restores a waveform distorted by signal speedup to a digital signal.

Claims (8)

信号伝送路を介して伝送される信号をレシーバ回路に伝達するインターフェース回路において、
上記信号伝送路とレシーバ回路の間に配置されたヒステリシス特性を有するコンパレータ回路と、
上記信号伝送路からの信号を上記コンパレータ回路の第１の入力とする第１の経路と、
上記信号伝送路からの信号を上記コンパレータ回路の第２の入力とする第２の経路を備え、
上記第２の経路は、少なくとも一つのボルテージフォロワ回路により構成されている遅延回路を備えたインターフェース回路。In an interface circuit that transmits a signal transmitted through a signal transmission path to a receiver circuit,
A comparator circuit having hysteresis characteristics arranged between the signal transmission path and the receiver circuit;
A first path having a signal from the signal transmission path as a first input of the comparator circuit;
A second path that takes a signal from the signal transmission path as a second input of the comparator circuit;
The second path is an interface circuit including a delay circuit configured by at least one voltage follower circuit. 前記遅延回路の遅延量を可変としたことを特徴とする請求項１記載のインターフェース回路2. The interface circuit according to claim 1, wherein a delay amount of the delay circuit is variable. 信号伝送路を介して伝送される差動信号をレシーバ回路に伝達するインターフェース回路において、
上記信号伝送路とレシーバ回路の間に配置された第１及び第２のコンパレータ回路と、
上記信号伝送路からの信号を上記第１のコンパレータ回路の第１の入力とする第１の経路と、
上記信号伝送路からの信号を上記第１のコンパレータ回路の第２の入力とする、ボルテージフォロワ回路を備えた第２の経路と、
上記信号伝送路からの信号を上記第２のコンパレータ回路の第１の入力とする第３の経路と、
上記信号伝送路からの信号を上記第２のコンパレータ回路の第２の入力とする、ボルテージフォロワ回路を備えた第４の経路と、
上記第１及び第２のコンパレータの出力を入力とする、ヒステリシス特性を有する第３のコンパレータ回路と、
を有するインターフェース回路。In an interface circuit that transmits a differential signal transmitted through a signal transmission path to a receiver circuit,
First and second comparator circuits disposed between the signal transmission path and the receiver circuit;
A first path having a signal from the signal transmission path as a first input of the first comparator circuit;
A second path including a voltage follower circuit, wherein the signal from the signal transmission path is a second input of the first comparator circuit;
A third path having a signal from the signal transmission path as a first input of the second comparator circuit;
A fourth path including a voltage follower circuit, wherein the signal from the signal transmission path is a second input of the second comparator circuit;
A third comparator circuit having hysteresis characteristics, having the outputs of the first and second comparators as inputs;
An interface circuit. 信号伝送路を介して伝送される信号をレシーバ回路に伝達するインーフェース回路において、
上記信号伝送路とレシーバ回路の間に配置された積和回路と、
上記信号伝送路からの信号を上記積和回路の第１の入力とする第１の経路と、
上記信号伝送路からの信号を上記積和回路の第２の入力とする、遅延回路を備えた第２の経路を備えた第２の経路とを有し、
前記遅延回路は、少なくとも一つのボルテージフォロワ回路により構成されていることを特徴とするインターフェース回路。In the interface circuit that transmits the signal transmitted through the signal transmission path to the receiver circuit,
A product-sum circuit disposed between the signal transmission path and the receiver circuit;
A first path having a signal from the signal transmission path as a first input of the product-sum circuit;
A second path including a second path including a delay circuit, the signal from the signal transmission path being a second input of the product-sum circuit
The delay circuit includes at least one voltage follower circuit. 前記遅延回路の遅延量を可変としたことを特徴とする請求項４記載のインターフェース回路。5. The interface circuit according to claim 4, wherein a delay amount of the delay circuit is variable. 前記積和回路は、
上記第１の経路からの信号を第１の倍率で増幅する第１の乗算回路と、
上記第１及び第２の乗算回路からの信号を加算する換算回路を有する請求項４記載のインターフェース回路。The product-sum circuit is
A first multiplier for amplifying a signal from the first path at a first magnification;
5. The interface circuit according to claim 4, further comprising a conversion circuit for adding signals from the first and second multiplication circuits. 前記積和回路は、
上記第２の経路からの信号を第２の倍率で増幅する第２の乗算回路を有する請求項６記載のインターフェース回路。The product-sum circuit is
The interface circuit according to claim 6, further comprising a second multiplier circuit that amplifies the signal from the second path at a second magnification. 前記インターフェース回路は、信号伝送路を介して伝達される差動信号をその入力とすることを特徴とする請求項４乃至７のうちのいずれかに記載のインターフェース回路。8. The interface circuit according to claim 4, wherein the interface circuit receives a differential signal transmitted via a signal transmission path as an input.
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JPS5665523A (en) * 1979-11-01 1981-06-03 Nissan Motor Co Ltd Signal conversion device
JPS6369315A (en) * 1986-09-11 1988-03-29 Sony Corp Variable delay using cmos circuit
JP2931661B2 (en) * 1990-11-21 1999-08-09 日産自動車株式会社 Receiver circuit of multiplex communication controller
JPH06276083A (en) * 1993-03-19 1994-09-30 Hitachi Ltd Logic integrated circuit
JPH08223227A (en) * 1995-02-15 1996-08-30 Oki Electric Ind Co Ltd Data receiver
FR2786631A1 (en) * 1998-11-30 2000-06-02 Thomson Multimedia Sa METHOD FOR CONVERTING AN ANALOGUE SIGNAL TO A RECTANGULAR SIGNAL AND DEVICE FOR IMPLEMENTING SAID METHOD

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