JP3805768B2 - Frequency synthesizer and frequency generation method - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は、ＶＣＯを内蔵した周波数シンセサイザの、ロックアップ高速化とＶＣＯ製造バラツキを吸収するためのものであり、これらにより従来技術からの特性改善を図る回路に関するものである。また、本発明はＶＣＯを内蔵した周波数シンセサイザにおける周波数生成方法に関するものである。   The present invention relates to a circuit for improving the characteristics from the prior art by increasing the lock-up speed of a frequency synthesizer with a built-in VCO and absorbing variations in VCO manufacturing. The present invention also relates to a frequency generation method in a frequency synthesizer incorporating a VCO.

携帯電話機のような移動無線機においては、周波数シンセサイザは基準信号から任意の局部発振周波数を作り出すために使用される。   In a mobile radio such as a mobile phone, a frequency synthesizer is used to generate an arbitrary local oscillation frequency from a reference signal.

一般に、携帯電話機のような移動無線機で使用される周波数シンセサイザは、図１０に示すように、周波数制御電圧端子に印加される制御電圧Ｖｔに応じた周波数の信号を発振するＶＣＯ１と、ＶＣＯ１の出力信号fvcoの周波数を分周するプリスケーラ２と、プリスケーラ２の出力信号fckをカウントするカウンタ３（プリスケーラ２とカウンタ３とでパルススワロウの可変分周器を構成している）と、基準信号源４の出力信号foscの周波数を分周する基準分周器５と、カウンタ３の出力信号fdivと基準分周器５の出力信号frefとの位相を比較して位相差を出力する位相比較器６と、位相比較器６の出力信号を電圧または電流に変換するチャージポンプ７と、チャージポンプ７の出力信号を平均化するループフィルタ８とを備えている。   In general, as shown in FIG. 10, a frequency synthesizer used in a mobile radio device such as a cellular phone has a VCO1 that oscillates a signal having a frequency corresponding to a control voltage Vt applied to a frequency control voltage terminal, A prescaler 2 that divides the frequency of the output signal fvco, a counter 3 that counts the output signal fck of the prescaler 2 (the prescaler 2 and the counter 3 constitute a pulse swallow variable frequency divider), and a reference signal source 4, a reference frequency divider 5 that divides the frequency of the output signal fosc, and a phase comparator 6 that compares the phases of the output signal fdiv of the counter 3 and the output signal fref of the reference frequency divider 5 and outputs a phase difference. And a charge pump 7 for converting the output signal of the phase comparator 6 into a voltage or a current, and a loop filter 8 for averaging the output signal of the charge pump 7.

図１１は、特開平10-261918号公報に開示されているＶＣＯの原理を表す回路図である。この回路は、並列接続されたコンデンサC0と負性抵抗部−ＲとインダクタＬと、縦続接続されたコンデンサC1と可変容量ダイオードCvとを備えており、コンデンサC1と可変容量ダイオードCvの縦続接続はコンデンサC0と並列に接続されている。負性抵抗部−Ｒ、コンデンサC0、インダクタＬの並列接続部分は、電源電圧を供給されたトランジスタ等の、電力を生成する能動素子を有した並列共振回路であり、負性抵抗部−Ｒは電力を生成するという意味で通常の抵抗とは異なる。   FIG. 11 is a circuit diagram showing the principle of the VCO disclosed in Japanese Patent Laid-Open No. 10-261918. This circuit includes a capacitor C0, a negative resistance section -R, an inductor L, a capacitor C1 and a variable capacitance diode Cv connected in parallel, and the capacitor C1 and the variable capacitance diode Cv are connected in cascade. Connected in parallel with capacitor C0. The parallel connection portion of the negative resistance portion -R, the capacitor C0, and the inductor L is a parallel resonant circuit having an active element that generates power, such as a transistor supplied with a power supply voltage, and the negative resistance portion -R is It differs from normal resistance in the sense of generating power.

このＶＣＯの発振周波数は下記の式〔１〕で表される。   The oscillation frequency of this VCO is expressed by the following equation [1].

fvco＝１／２π√Ｌ｛C0+C1・Cv/(C1+Cv)｝ …〔１〕
この電圧制御発振器を図１０の周波数シンセサイザに用いた場合、可変容量ダイオードCvに制御電圧Ｖｔが印加され、これにより可変容量ダイオードCvの容量値が変化し、その結果発振周波数、すなわちＶＣＯ１の出力信号fvcoの周波数が変化する。 fvco = 1 / 2π√L {C0 + C1 · Cv / (C1 + Cv)} [1]
When this voltage controlled oscillator is used in the frequency synthesizer of FIG. 10, the control voltage Vt is applied to the variable capacitance diode Cv, thereby changing the capacitance value of the variable capacitance diode Cv. As a result, the oscillation frequency, that is, the output signal of the VCO 1 The frequency of fvco changes.

このような周波数シンセサイザは、カウンタ３のカウント値が変更されると、それに伴いカウンタ３の出力信号fdivの周波数が変化し、これにより位相比較器６は位相誤差を出力し、チャージポンプ７とループフィルタ８を介してＶＣＯ１の周波数制御電圧端子の電圧Ｖｔを変化させ、ＶＣＯ１の出力信号fvcoの周波数を変化させる。以上のように周波数シンセサイザは負帰還ループを構成しており、最終的に基準分周器５の出力信号frefとカウンタ３の出力信号fdivの位相が一致したところで位相ロックし、ＶＣＯ１の出力周波数は安定する。   In such a frequency synthesizer, when the count value of the counter 3 is changed, the frequency of the output signal fdiv of the counter 3 changes accordingly, whereby the phase comparator 6 outputs a phase error, and the charge pump 7 and loop The voltage Vt at the frequency control voltage terminal of the VCO 1 is changed via the filter 8 to change the frequency of the output signal fvco of the VCO 1. As described above, the frequency synthesizer forms a negative feedback loop. Finally, the phase lock occurs when the phase of the output signal fref of the reference frequency divider 5 and the output signal fdiv of the counter 3 coincide with each other, and the output frequency of the VCO 1 is Stabilize.

このＶＣＯをＩＣ化する場合、ＶＣＯを構成する素子の製造ばらつきで発振周波数が大きく変化してしまい、所望の周波数で位相ロックできないという問題があるため、現在主として用いられているのは、共振周波数を細かく切り換えられるようにするため、キャパシタまたはインダクタの切換手段を有し、制御電圧端子に印加される電圧に応じた周波数の信号を発振するＶＣＯと、ＶＣＯの出力の周波数を分周した信号を出力する第１の分周器と、基準信号の周波数を分周する第２の分周器と、第１の分周器の出力信号と第２の分周器の出力信号の位相を比較してその位相差を出力する位相比較器と、位相比較器の出力した信号をループフィルタを介してＶＣＯの制御電圧端子に出力するチャージポンプと、第１の分周器の出力信号と第２の分周器の出力信号の周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力する周波数調整手段と、周波数調整手段の動作時に、ＶＣＯの制御電圧端子に任意の電圧を印加し、チャージポンプの出力信号をハイ・インピーダンス状態にするバイアス制御手段とを有することである。   When this VCO is made into an IC, the oscillation frequency changes greatly due to manufacturing variations of elements constituting the VCO, and there is a problem that the phase cannot be locked at a desired frequency. In order to be able to finely switch, a capacitor or inductor switching means, a VCO that oscillates a signal having a frequency corresponding to the voltage applied to the control voltage terminal, and a signal obtained by dividing the frequency of the output of the VCO The first frequency divider that outputs the signal, the second frequency divider that divides the frequency of the reference signal, the phase of the output signal of the first frequency divider and the output signal of the second frequency divider are compared. A phase comparator that outputs the phase difference, a charge pump that outputs a signal output from the phase comparator to a control voltage terminal of the VCO via a loop filter, an output signal of the first divider, and a second A frequency adjusting means for detecting a frequency error in the output signal of the frequency divider and outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result, and a control voltage terminal of the VCO during operation of the frequency adjusting means Bias control means for applying an arbitrary voltage and setting the output signal of the charge pump to a high impedance state.

このように構成したことにより、ＶＣＯを構成する素子の製造ばらつきがあっても、ＶＣＯの実際の発振周波数に応じて並列共振回路の共振周波数を変化させるため、所望の周波数で位相ロックさせることができ、かつＶＣＯをＩＣ化できるため、小型、低コスト化が可能である。すなわち、出力周波数範囲の広いＶＣＯを低コストで集積化した周波数シンセサイザを提供することが可能となる。   With this configuration, even if there is a manufacturing variation in the elements constituting the VCO, the resonance frequency of the parallel resonance circuit is changed according to the actual oscillation frequency of the VCO, so that the phase can be locked at a desired frequency. In addition, since the VCO can be integrated into an IC, it is possible to reduce the size and cost. That is, it is possible to provide a frequency synthesizer in which VCOs having a wide output frequency range are integrated at low cost.

上記の周波数調整手段は、第１の分周器の出力信号と第２の分周器の出力信号をクロックとしてそれぞれカウントする第１および第２のカウンタと、第１および第２のカウンタのカウント終了信号の発生する時間差を、ＶＣＯの出力信号より生成した信号を用いて検出する時間差検出手段と、時間差検出手段の出力信号に応じて、ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するＶＣＯ制御データ生成手段とを備えている。   The frequency adjusting means includes first and second counters that count the output signal of the first divider and the output signal of the second divider as clocks, and the counts of the first and second counters, respectively. A time difference detecting means for detecting the time difference generated by the end signal using a signal generated from the output signal of the VCO, and a VCO for outputting a signal for switching the value of the capacitor or inductor of the VCO according to the output signal of the time difference detecting means. Control data generating means.

このように構成したことにより、第１の分周器の出力信号と第２の分周器の出力信号それぞれの周波数を比較してＶＣＯの共振回路を切り換えるため、第１の分周器が、フラクショナルＮ方式の周波数シンセサイザで用いられている分周器のように瞬時的には出力信号の位相が変化するようなものであっても所望の周波数で位相ロックさせることができる。   With this configuration, in order to switch the VCO resonance circuit by comparing the frequencies of the output signal of the first divider and the output signal of the second divider, the first divider is Even if the phase of the output signal changes instantaneously like a frequency divider used in a fractional-N frequency synthesizer, the phase can be locked at a desired frequency.

また、時間差検出手段の出力信号に応じて第１および第２のカウンタをリセットし、時間差検出手段で検出された時間差が所定の時間差以内になると、ＶＣＯの制御電圧端子に任意の電圧を印加しチャージポンプの出力信号をハイ・インピーダンス状態にすることを解除する信号をバイアス制御手段に出力する時間差判定手段を備えたことを特徴とする。このように構成したことにより、ＶＣＯの発振周波数が所望の発振周波数に近づいたことを確認した後にＰＬＬを閉ループとするため、最適なＶＣＯ制御データを用いて所望の周波数で位相ロックさせることができる。   In addition, the first and second counters are reset according to the output signal of the time difference detection means, and when the time difference detected by the time difference detection means falls within a predetermined time difference, an arbitrary voltage is applied to the control voltage terminal of the VCO. It is characterized by comprising time difference determining means for outputting a signal for canceling the output signal of the charge pump to the high impedance state to the bias control means. With this configuration, the PLL is closed loop after confirming that the oscillation frequency of the VCO has approached the desired oscillation frequency, so that the phase can be locked at the desired frequency using optimum VCO control data. .

そして、第１の分周器の出力信号と第２の分周器の出力信号をクロックとしてそれぞれカウントする第１および第２のカウンタと、第１および第２のカウンタのカウント終了信号の発生する時間差を、基準信号源の出力信号より生成した信号を用いて検出する時間差検出手段と、時間差検出手段の出力信号に応じて、ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するＶＣＯ制御データ生成手段とを備えたことを特徴とする。このように構成したことにより、時間差検出に用いる信号がＶＣＯの発振周波数によらず一定であるため、時間差検出の精度を常に一定に保つことができる。   Then, first and second counters for counting the output signal of the first frequency divider and the output signal of the second frequency divider as clocks, and the count end signals of the first and second counters are generated. Time difference detection means for detecting the time difference using a signal generated from the output signal of the reference signal source, and VCO control data generation for outputting a signal for switching the value of the capacitor or inductor of the VCO according to the output signal of the time difference detection means Means. With this configuration, since the signal used for time difference detection is constant regardless of the oscillation frequency of the VCO, the accuracy of time difference detection can always be kept constant.

図６は、上記先行技術の構成を具体化した周波数シンセサイザの回路構成を示すブロック図である。この周波数シンセサイザは、基準信号源４の出力信号foscと基準分周器５の出力信号frefとカウンタ３の出力信号fdivを入力し、プリスケーラ２とカウンタ３と基準分周器５のそれぞれのリセット端子に信号ＣＮＴ1を、ＶＣＯ１に信号ＣＮＴ2を、チャージポンプ７とスイッチ10に信号ＣＮＴ3を、チャージポンプ７に信号ＣＮＴ4をそれぞれ出力する周波数調整手段９Ｂと、信号ＣＮＴ3に応じて電圧Ｖ1をループフィルタ８に印加するスイッチ10を備えている。   FIG. 6 is a block diagram showing a circuit configuration of a frequency synthesizer that embodies the configuration of the prior art. This frequency synthesizer receives the output signal fosc of the reference signal source 4, the output signal fref of the reference frequency divider 5, and the output signal fdiv of the counter 3, and reset terminals of the prescaler 2, the counter 3 and the reference frequency divider 5, respectively. The signal CNT1, the signal CNT2 to the VCO1, the signal CNT3 to the charge pump 7 and the switch 10, the signal CNT4 to the charge pump 7, and the voltage V1 to the loop filter 8 according to the signal CNT3. The switch 10 to apply is provided.

図７は、図６における周波数調整手段９Ｂの構成を示すブロック図である。基準分周器５の信号frefはカウンタ９０２に入力され、カウンタ３の出力信号fdivはカウンタ９０３に入力される。カウンタ９０２とカウンタ９０３が同数のカウントを終了した時に発生する出力信号はそれぞれ時間差検出手段９０４に入力される。また、基準信号源４の出力信号foscはリセット信号生成手段９０１に入力され、リセット信号生成手段９０１は信号ＣＮＴ1を出力する。時間差検出手段９０４にはプリスケーラ２の出力信号fckが時間差計測用のクロックとして入力され、カウンタ９０２とカウンタ９０３のカウント終了時の時間差の検出結果を時間差判定手段９１０とＶＣＯ制御データ生成手段９０５とに出力する。時間差判定手段９１０はカウンタ９０２とカウンタ９０３のリセット端子に信号を出力し、また、リセット信号生成手段９０１にも信号を出力する。バイアス制御手段９０８は時間差判定手段９１０の出力信号に応じて信号ＣＮＴ3を出力する。ＶＣＯ制御データ生成手段９０５から出力される信号ＣＮＴ2はチャージポンプ制御手段９１１に入力され、チャージポンプ制御手段９１１は信号ＣＮＴ4を出力する。なお、本発明に直接寄与しない機能・動作については、（特開2001-339301号公報）より割愛して説明しており、以降についても特記なしに割愛する。   FIG. 7 is a block diagram showing the configuration of the frequency adjusting means 9B in FIG. The signal fref of the reference frequency divider 5 is input to the counter 902, and the output signal fdiv of the counter 3 is input to the counter 903. The output signals generated when the counters 902 and 903 finish the same number of counts are input to the time difference detection means 904, respectively. The output signal fosc of the reference signal source 4 is input to the reset signal generation unit 901, and the reset signal generation unit 901 outputs the signal CNT1. The time difference detection means 904 receives the output signal fck of the prescaler 2 as a clock for measuring the time difference, and the time difference detection means 910 and the VCO control data generation means 905 receive the detection results of the time differences when the counters 902 and 903 finish counting. Output. The time difference determination unit 910 outputs a signal to the reset terminals of the counter 902 and the counter 903, and also outputs a signal to the reset signal generation unit 901. The bias control means 908 outputs a signal CNT3 according to the output signal of the time difference determination means 910. The signal CNT2 output from the VCO control data generation unit 905 is input to the charge pump control unit 911, and the charge pump control unit 911 outputs the signal CNT4. It should be noted that functions and operations that do not directly contribute to the present invention are omitted from (Japanese Patent Laid-Open No. 2001-339301), and the subsequent descriptions are omitted without special mention.

図８は、ＶＣＯ１の原理を示す構成図である。ここで、ＣＮＴ2はＣＮＴ2-1〜ＣＮＴ2-4を束ねたバス線を表しており、ＣＮＴ2-1〜ＣＮＴ2-4で制御されるスイッチSW1〜SW4と、スイッチSW1〜SW4とそれぞれ縦続に接続されるコンデンサC2〜C5を備えている点が図１１の構成とは異なる。   FIG. 8 is a configuration diagram showing the principle of the VCO 1. Here, CNT2 represents a bus line in which CNT2-1 to CNT2-4 are bundled, and is connected in cascade with switches SW1 to SW4 and switches SW1 to SW4 controlled by CNT2-1 to CNT2-4, respectively. 11 is different from the configuration of FIG. 11 in that capacitors C2 to C5 are provided.

図９は、図８の電圧制御発振器の制御電圧対発振周波数特性である。以下、図９を用いて図８の動作について説明する。制御電圧Ｖtに電圧Ｖ1、Ｖ2が印加されたときの可変容量ダイオードCvの容量値をそれぞれCv1、Cv2とする。Ｖt=Ｖ1で、スイッチSW1〜SW4が全てオフの時は（図９の特性１）、このＶＣＯの発振周波数は下記の式〔２〕で表される。   FIG. 9 shows control voltage versus oscillation frequency characteristics of the voltage controlled oscillator of FIG. The operation of FIG. 8 will be described below with reference to FIG. The capacitance values of the variable capacitance diode Cv when the voltages V1 and V2 are applied to the control voltage Vt are Cv1 and Cv2, respectively. When Vt = V1 and all the switches SW1 to SW4 are off (characteristic 1 in FIG. 9), the oscillation frequency of this VCO is expressed by the following equation [2].

fvco＝１／２π√Ｌ｛C0+C1・Cv1/(C1+Cv1)｝ …〔２〕
Ｖt=Ｖ2で、スイッチSW1がオン（図９の特性２）すると発振周波数は下記の式〔３〕で表される。 fvco = 1 / 2π√L {C0 + C1 · Cv1 / (C1 + Cv1)} [2]
When Vt = V2 and the switch SW1 is turned on (characteristic 2 in FIG. 9), the oscillation frequency is expressed by the following equation [3].

fvco＝１／２π√Ｌ｛C0+C2+C1・Cv2/(C1+Cv2)｝ …〔３〕
式〔２〕、式〔３〕において発振周波数が等しくなるようにするためには、
C1・Cv1/(C1+Cv1)＝C2+C1・Cv2/(C1+Cv2)
より、C2を下記の式〔４〕のような値に設定すれば良い。 fvco = 1 / 2π√L {C0 + C2 + C1 ・ Cv2 / (C1 + Cv2)} [3]
In order to make the oscillation frequency equal in the equations [2] and [3],
C1 ・ Cv1 / (C1 + Cv1) ＝ C2 + C1 ・ Cv2 / (C1 + Cv2)
Therefore, C2 may be set to a value such as the following equation [4].

C2＝C12(Cv1-Cv2)/(C1+Cv1)(C1+Cv2) …〔４〕
以下同様に考えて、下記の式〔５〕のようにコンデンサの値を設定すると、スイッチSW1、SW2がオンの時は特性３、スイッチSW1〜SW3がオンの時は特性４、スイッチSW1〜SW4がオンの時は特性５のようになる。 C2 = C12 (Cv1-Cv2) / (C1 + Cv1) (C1 + Cv2) ... [4]
Considering the same in the following, if the capacitor value is set as in the following equation [5], characteristic 3 is obtained when the switches SW1 and SW2 are on, characteristic 4 is obtained when the switches SW1 to SW3 are on, and switches SW1 to SW4. When is on, the characteristic 5 is obtained.

C2＝C3＝C4＝C5＝C12(Cv1-Cv2)/(C1+Cv1)(C1+Cv2) …〔５〕
これにより、制御電圧Ｖtと信号ＣＮＴ1〜ＣＮＴ4の制御で発振周波数は、図９のように、Ｖt=0の時の周波数fLから、Ｖt=ＶHの時の周波数fHまで変化する。ここで、ＶＣＯ１を構成する素子の製造ばらつきがあっても周波数fL〜fHの範囲の中に所望の周波数があるようにＶＣＯ１は設計されているものとする。 C2 = C3 = C4 = C5 = C12 (Cv1-Cv2) / (C1 + Cv1) (C1 + Cv2) ... [5]
As a result, the control frequency Vt and the control of the signals CNT1 to CNT4 change the oscillation frequency from the frequency fL when Vt = 0 to the frequency fH when Vt = VH as shown in FIG. Here, it is assumed that the VCO 1 is designed so that a desired frequency is in the range of the frequencies fL to fH even if there is a manufacturing variation in the elements constituting the VCO 1.

以下に図６と図７の動作を説明する。周波数シンセサイザの外部より設定されるカウンタ３のカウント値が変更されると、リセット信号生成手段９０１は基準信号源４の出力信号foscに同期したリセットパルスＣＮＴ1を生成し、基準分周器５とプリスケーラ２とカウンタ３とをリセットする。同時にバイアス制御手段９０８により、チャージポンプ７の出力をハイ・インピーダンス状態にすると共に、チャージポンプ７の出力にスイッチ10を介して電圧Ｖ1を印加する。この時、バイアス制御手段９０８はスイッチSW1、SW2をオンし、ＶＣＯ１は周波数f3で発振する。   The operation of FIGS. 6 and 7 will be described below. When the count value of the counter 3 set from the outside of the frequency synthesizer is changed, the reset signal generating means 901 generates a reset pulse CNT1 synchronized with the output signal fosc of the reference signal source 4, and the reference frequency divider 5 and the prescaler. 2 and counter 3 are reset. At the same time, the bias control means 908 sets the output of the charge pump 7 to a high impedance state and applies the voltage V 1 to the output of the charge pump 7 via the switch 10. At this time, the bias control means 908 turns on the switches SW1 and SW2, and the VCO 1 oscillates at the frequency f3.

基準分周器５の出力信号frefとカウンタ３の出力信号fdivはカウンタ９０２とカウンタ９０３でそれぞれ同じ所定数をカウントされる。カウンタ９０２とカウンタ９０３は所定数のカウントを終了するとカウント終了信号を出力する。このとき、基準分周器５の出力信号frefとカウンタ３の出力信号fdivの周波数が異なるため、カウンタ９０２とカウンタ９０３のカウント終了時刻には差が生じる。時間差検出手段９０４では、この時間差内にプリスケーラ２の出力信号fckが何パルス発生するかをカウントする。このカウント結果からその時のＶＣＯ１の発振周波数を類推できるので、ＶＣＯ制御データ生成手段９０５は、ＶＣＯ１を目標周波数で発振させるための制御データをＣＮＴ2として出力する。プリスケーラ２の出力信号fckによるカウント値が所定の値を超えていたら、時間差判定手段９１０はカウンタ９０２とカウンタ９０３をリセットし、かつリセット信号生成手段９０１に信号を送る。リセット信号生成手段９０１は信号を受け取ると、そのタイミングで基準信号源４の出力信号foscを信号ＣＮＴ1として出力し、その結果、基準分周器５とプリスケーラ２とカウンタ３をリセットし、再度周波数調整動作を開始する。   The counter 902 and the counter 903 count the same predetermined number of the output signal fref of the reference frequency divider 5 and the output signal fdiv of the counter 3, respectively. The counter 902 and the counter 903 output a count end signal when a predetermined number of counts are completed. At this time, since the frequencies of the output signal fref of the reference frequency divider 5 and the output signal fdiv of the counter 3 are different, there is a difference between the count end times of the counter 902 and the counter 903. The time difference detection means 904 counts how many pulses of the output signal fck of the prescaler 2 are generated within this time difference. Since the oscillation frequency of the VCO 1 at that time can be inferred from the count result, the VCO control data generation unit 905 outputs control data for causing the VCO 1 to oscillate at the target frequency as CNT2. If the count value by the output signal fck of the prescaler 2 exceeds a predetermined value, the time difference determination unit 910 resets the counter 902 and the counter 903 and sends a signal to the reset signal generation unit 901. When the reset signal generation means 901 receives the signal, it outputs the output signal fosc of the reference signal source 4 as the signal CNT1 at that timing. As a result, the reference frequency divider 5, the prescaler 2 and the counter 3 are reset and the frequency is adjusted again. Start operation.

プリスケーラ２の出力信号fckによるカウント値が所定の値以下であったら、スイッチ１０をオフにし、チャージポンプ７を動作させ、閉ループ動作に切り替え、ＰＬＬ動作を行わせ、位相ロックさせる。
特開２００１-３３９３０１号公報 特開平１０-２６１９１８号公報 When the count value by the output signal fck of the prescaler 2 is equal to or less than a predetermined value, the switch 10 is turned off, the charge pump 7 is operated, the operation is switched to the closed loop operation, the PLL operation is performed, and the phase is locked.
JP 2001-339301 A JP-A-10-261918

しかし、時間差検出手段で検出された時間差が所定の時間差以内になると、検出動作が終了してしまうアルゴリズムはＶＣＯを構成する素子の製造ばらつきを吸収するためには最適ではなく（後述）、また、検出動作終了時に位相比較器が第１の分周器の出力信号と第２の分周器の出力信号の位相差を誤検出し、位相ロック時間が長く要するという問題点があった。   However, when the time difference detected by the time difference detection means falls within a predetermined time difference, the algorithm that ends the detection operation is not optimal for absorbing the manufacturing variation of the elements constituting the VCO (described later). At the end of the detection operation, the phase comparator erroneously detects the phase difference between the output signal of the first frequency divider and the output signal of the second frequency divider, and there is a problem that a long phase lock time is required.

本発明の目的は、上記先行技術の問題点を解決し、ＶＣＯを構成する素子の製造バラツキを有効に吸収し、良好なＰＬＬ特性を得ることができ、出力周波数範囲の広いＶＣＯを周波数シンセサイザを提供することである。   The object of the present invention is to solve the above-mentioned problems of the prior art, effectively absorb the manufacturing variation of the elements constituting the VCO, obtain a good PLL characteristic, and use a frequency synthesizer with a wide output frequency range. Is to provide.

本発明の他の目的は、位相ロック時間を短くすることができる周波数シンセサイザを提供することである。 Another object of the present invention is to provide a frequency synthesizer capable of shortening a phase lock time.

上記課題を解決するために、第１の発明の周波数シンセサイザは、キャパシタまたはインダクタの切換手段を有し、制御電圧端子に印加される電圧に応じた周波数の信号を発振する電圧制御発振器（以下、ＶＣＯという）と、ＶＣＯの出力の周波数を分周した信号を出力する第１の分周器と、基準信号の周波数を分周する第２の分周器と、第１の分周器の出力信号と第２の分周器の出力信号との位相を比較してその位相差を出力する位相比較器と、位相比較器の出力信号をループフィルタを介してＶＣＯの制御電圧端子に出力するチャージポンプと、第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力する周波数調整手段とを備え、
周波数調整手段は、ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するようにしている。 In order to solve the above-described problem, a frequency synthesizer according to a first aspect of the present invention includes a voltage-switching oscillator (hereinafter, referred to as a voltage-controlled oscillator) that has a switching means for a capacitor or an inductor and oscillates a signal having a frequency corresponding to a voltage applied to a control voltage terminal. VCO), a first divider that outputs a signal obtained by dividing the frequency of the output of the VCO, a second divider that divides the frequency of the reference signal, and the output of the first divider A phase comparator that compares the phase of the signal with the output signal of the second divider and outputs the phase difference; and a charge that outputs the output signal of the phase comparator to the control voltage terminal of the VCO via the loop filter A frequency for detecting a frequency error between the pump, the output signal of the first divider and the output signal of the second divider, and outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result and an adjustment means For example,
The frequency adjusting means determines whether or not the phase lock is possible within the assumed control voltage range of the VCO after outputting the signal for switching the value of the capacitor or inductor of the VCO, and when the determination result is negative, A frequency error between the output signal of the frequency divider and the output signal of the second frequency divider is detected, and a signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result.

この構成によれば、周波数調整手段によりＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、周波数調整手段により再度第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するようにしているので、ＶＣＯを構成する素子の製造バラツキを有効に吸収することができ、良好なＰＬＬ特性（例えばＣ／Ｎ特性）をもち、出力周波数範囲の広いＶＣＯを周波数シンセサイザを提供することができる。 According to this configuration, after the output of the signal for switching the value of the capacitor or inductor of the VCO by the frequency adjusting means, it is determined whether the phase can be locked within the assumed control voltage range of the VCO, and when the determination result is negative The frequency adjusting means again detects a frequency error between the output signal of the first divider and the output signal of the second divider, and a signal for switching the value of the capacitor or inductor of the VCO according to the detection result. Since it is designed to output, it can effectively absorb the manufacturing variations of the elements that make up the VCO, provides a good PLL characteristic (eg C / N characteristic), and provides a frequency synthesizer for a VCO with a wide output frequency range. can do.

第２の発明の周波数シンセサイザは、キャパシタまたはインダクタの切換手段を有し、制御電圧端子に印加される電圧に応じた周波数の信号を発振するＶＣＯと、ＶＣＯの出力の周波数を分周した信号を出力する第１の分周器と、基準信号の周波数を分周する第２の分周器と、第１の分周器の出力信号と第２の分周器の出力信号との位相を比較してその位相差を出力する位相比較器と、位相比較器の出力信号をループフィルタを介してＶＣＯの制御電圧端子に出力するチャージポンプと、第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力する周波数調整手段と、周波数調整手段の動作終了時に、位相比較器の位相比較結果出力を初期化する初期化手段とを備えている。そして、周波数調整手段は、ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するようにしている。 The frequency synthesizer of the second invention has a switching means for a capacitor or an inductor, and oscillates a signal having a frequency corresponding to a voltage applied to a control voltage terminal, and a signal obtained by dividing the frequency of the output of the VCO. Compare the phase of the first frequency divider to output, the second frequency divider to divide the frequency of the reference signal, the output signal of the first frequency divider and the output signal of the second frequency divider A phase comparator that outputs the phase difference, a charge pump that outputs the output signal of the phase comparator to the control voltage terminal of the VCO via the loop filter, the output signal of the first frequency divider, and the second A frequency adjusting means for detecting a frequency error with respect to the output signal of the frequency divider and outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result, and at the end of the operation of the frequency adjusting means, Phase comparison result output And a initializing means for initializing a. Then, after outputting the signal for switching the value of the capacitor or inductor of the VCO, the frequency adjusting means determines whether the phase can be locked within the assumed VCO control voltage range. A frequency error between the output signal of the first frequency divider and the output signal of the second frequency divider is detected, and a signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result.

この構成によれば、初期化手段を設けて、周波数調整手段の動作終了時に、位相比較器の位相比較結果出力を初期化するので、位相ロック時間を短くすることができる。その他の効果は第１の発明と同様である。 According to this configuration, since the initialization unit is provided and the phase comparison result output of the phase comparator is initialized at the end of the operation of the frequency adjustment unit, the phase lock time can be shortened. Other effects are the same as those of the first invention.

また、第３の発明の周波数生成方法は、キャパシタまたはインダクタの切換手段を有するＶＣＯで、制御電圧端子に印加される電圧に応じた周波数の信号を発振し、第１の分周器で、ＶＣＯの出力の周波数を分周し、第２の分周器で、基準信号の周波数を分周し、位相比較器で、第１の分周器の出力信号と第２の分周器の出力信号の位相を比較してその位相差を出力し、チャージポンプで、位相比較器の出力した信号をループフィルタを介してＶＣＯの制御電圧端子に出力し、周波数調整手段で、第１の分周器の出力信号と第２の分周器の出力信号の周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力し、ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力する。 The frequency generation method of the third invention is a VCO having a switching means for a capacitor or an inductor, oscillating a signal having a frequency corresponding to a voltage applied to a control voltage terminal, and a VCO with a first frequency divider. The frequency of the output of the reference signal is divided by the second divider, and the frequency of the reference signal is divided by the second divider, and the output signal of the first divider and the output signal of the second divider are obtained by the phase comparator. The phase difference is output and the signal output from the phase comparator is output to the control voltage terminal of the VCO via the loop filter by the charge pump, and the first frequency divider is output from the frequency adjusting means. A signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result, and a signal for switching the value of the capacitor or the inductor of the VCO is output. After output It is determined whether or not the phase lock is possible within the determined control voltage range of the VCO, and when the determination result is negative, the frequency of the output signal of the first frequency divider and the output signal of the second frequency divider is again An error is detected, and a signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result.

この方法によれば、周波数調整手段によりＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、周波数調整手段により再度第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するようにしているので、ＶＣＯを構成する素子の製造バラツキを有効に吸収することができ、良好なＰＬＬ特性（例えばＣ／Ｎ特性）が良好で、出力周波数範囲を広くできる。 According to this method, after the output of the signal for switching the value of the capacitor or inductor of the VCO by the frequency adjusting means, it is determined whether or not the phase can be locked within the assumed control voltage range of the VCO. The frequency adjusting means again detects a frequency error between the output signal of the first divider and the output signal of the second divider, and a signal for switching the value of the capacitor or inductor of the VCO according to the detection result. Since output is performed, manufacturing variations of elements constituting the VCO can be effectively absorbed, good PLL characteristics (for example, C / N characteristics) are good, and the output frequency range can be widened.

また、第４の発明の周波数生成方法は、キャパシタまたはインダクタの切換手段を有するＶＣＯで、制御電圧端子に印加される電圧に応じた周波数の信号を発振し、第１の分周器で、ＶＣＯの出力の周波数を分周し、第２の分周器で、基準信号の周波数を分周し、位相比較器で、第１の分周器の出力信号と第２の分周器の出力信号の位相を比較してその位相差を出力し、チャージポンプで、位相比較器の出力した信号をループフィルタを介してＶＣＯの制御電圧端子に出力し、周波数調整手段で、第１の分周器の出力信号と第２の分周器の出力信号の周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力し、ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度第１の分周器の出力信号と第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力し、周波数調整手段の動作終了時に、位相比較器の位相比較結果出力を初期化する。 The frequency generation method of the fourth invention, the VCO having a switching means of a capacitor or an inductor, and oscillates a signal having a frequency corresponding to the voltage applied to the control voltage terminal, a first frequency divider, VCO The frequency of the output of the reference signal is divided by the second divider, and the frequency of the reference signal is divided by the second divider, and the output signal of the first divider and the output signal of the second divider are obtained by the phase comparator. The phase difference is output and the signal output from the phase comparator is output to the control voltage terminal of the VCO via the loop filter by the charge pump, and the first frequency divider is output from the frequency adjusting means. A signal for switching the value of the capacitor or inductor of the VCO by outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result After output It is determined whether or not the phase lock is possible within the control voltage range of the VCO, and when the determination result is negative, the frequency error between the output signal of the first divider and the output signal of the second divider again And outputs a signal for switching the value of the capacitor or inductor of the VCO according to the detection result, and initializes the phase comparison result output of the phase comparator at the end of the operation of the frequency adjusting means .

この方法によれば、周波数調整動作終了時に、位相比較器の位相比較結果出力を初期化するので、位相ロック時間を短くすることができる。その他の効果は第３の発明と同様である。 According to this method, since the phase comparison result output of the phase comparator is initialized at the end of the frequency adjustment operation, the phase lock time can be shortened. Other effects are the same as those of the third invention.

また、上記の周波数シンセサイザは、移動無線機や無線基地局装置に備えることが好ましい。   The frequency synthesizer is preferably provided in a mobile radio device or a radio base station device.

以上のように、本発明によれば、上記構成により、位相ロック時間を短くすることができる。   As described above, according to the present invention, the phase lock time can be shortened by the above configuration.

また、本発明によれば、上記構成により、ＶＣＯを構成する素子の製造バラツキを有効に吸収することができ、良好なＰＬＬ特性をもち、出力周波数範囲の広いＶＣＯを周波数シンセサイザを提供することができる。   Further, according to the present invention, with the above configuration, it is possible to effectively absorb manufacturing variations of elements constituting the VCO, and to provide a frequency synthesizer with a VPL having a good PLL characteristic and a wide output frequency range. it can.

また、この周波数シンセサイザを移動無線機や無線基地局装置に備えることにより、小型かつ安価で通信品質の良い移動無線機や無線基地局装置を得ることができる。   Further, by providing this frequency synthesizer in a mobile radio device or radio base station device, a mobile radio device or radio base station device having a small size, low cost, and good communication quality can be obtained.

以下、本発明の実施の形態を、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

以下本発明の実施の形態について、図面を用いて説明する。なお、図１０、図１１に示した先行技術における構成要素と同一または対応する構成要素には同一の符号を付すことで詳細な説明は省略する。   Embodiments of the present invention will be described below with reference to the drawings. In addition, the detailed description is abbreviate | omitted by attaching | subjecting the same code | symbol to the component which is the same as or corresponds to the component in the prior art shown in FIG. 10, FIG.

図１は、本発明の実施の形態における周波数シンセサイザの回路構成を示すブロック図である。図６との相違点は、周波数調整手段９Ａが位相比較器６に信号ＣＮＴ５を出力する点である。つまり、周波数調整手段９Ａが、周波数調整手段９Ａの周波数調整動作終了時に、位相比較器６の位相比較結果出力を初期化する初期化手段を内蔵しているということである。   FIG. 1 is a block diagram showing a circuit configuration of a frequency synthesizer according to an embodiment of the present invention. The difference from FIG. 6 is that the frequency adjusting means 9A outputs a signal CNT5 to the phase comparator 6. That is, the frequency adjusting means 9A includes an initializing means for initializing the phase comparison result output of the phase comparator 6 when the frequency adjusting operation of the frequency adjusting means 9A is completed.

図２は、本発明の実施の形態における周波数調整手段９Ａの構成を示すブロック図である。図７との相違点は、時間差判定手段９１０より信号ＣＮＴ5を出力する機能を有することである。   FIG. 2 is a block diagram showing the configuration of the frequency adjusting means 9A in the embodiment of the present invention. The difference from FIG. 7 is that the time difference determining means 910 has a function of outputting the signal CNT5.

図１および図２中の信号ＣＮＴ5は、周波数調整動作が終了した際に、位相比較器６を初期化する機能を有する。これにより周波数調整動作終了前後の、ＰＬＬが開ループで位相引き込み動作をしていない状態から位相引き込み動作に移行する際に、位相比較器６の回路誤判定を抑制し、位相ロック時間を短くし、高速位相引き込みを実現可能とする。   The signal CNT5 in FIGS. 1 and 2 has a function of initializing the phase comparator 6 when the frequency adjustment operation is completed. As a result, before and after the end of the frequency adjustment operation, when the PLL does not perform the phase pull-in operation in an open loop and shifts to the phase pull-in operation, circuit misjudgment of the phase comparator 6 is suppressed and the phase lock time is shortened. High-speed phase acquisition can be realized.

また、本発明の実施の形態における周波数調整手段が以下のように構成されていることが、先行技術とのもう一つの相違点である。すなわち、周波数調整手段９Ａがカウンタ３の出力信号と基準分周器５の出力信号の周波数誤差を検出し、その検出結果に応じてＶＣＯ１のキャパシタまたはインダクタの値を切り換える信号を出力し、ＶＣＯ１のキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯ１の制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度カウンタ３の出力信号と基準分周器５の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯ１のキャパシタまたはインダクタの値を切り換える信号を出力する。このように構成することにより、ＶＣＯを構成する素子の製造バラツキを有効に吸収することができ、良好なＰＬＬ特性、例えば、Ｃ／Ｎ特性をもち、出力周波数範囲の広いＶＣＯを周波数シンセサイザを提供することができる。   Another difference from the prior art is that the frequency adjusting means in the embodiment of the present invention is configured as follows. That is, the frequency adjusting means 9A detects a frequency error between the output signal of the counter 3 and the output signal of the reference frequency divider 5, and outputs a signal for switching the value of the capacitor or inductor of the VCO 1 according to the detection result. After outputting the signal for switching the value of the capacitor or the inductor, it is determined whether or not the phase lock is possible within the assumed control voltage range of the VCO 1, and when the determination result is negative, the output signal of the counter 3 and the reference frequency divider are again 5 is detected, and a signal for switching the value of the capacitor or inductor of the VCO 1 according to the detection result is output. By configuring in this way, it is possible to effectively absorb the manufacturing variations of the elements constituting the VCO, and provide a frequency synthesizer with a VPL having good PLL characteristics, for example, C / N characteristics and a wide output frequency range. can do.

次に、図１および図６中の周波数調整手段９Ａ，９Ｂの差異について述べる。   Next, the difference between the frequency adjusting means 9A and 9B in FIGS. 1 and 6 will be described.

図６の周波数調整手段９Ｂは、プリスケーラ２の出力信号fckによるカウント値が所定の値を超えているかが判定閾値となる。この際、ＶＣＯ１の製造バラツキにより、バンド間の幅は随時変化するが、周波数調整手段９Ｂが記憶可能なプリスケーラ２の出力信号fckによるカウント値は一意である。そのため想定される不具合について、図３を用いて説明する。図３では製造バラツキのためにＶＣＯ１の各特性間周波数が狭くなった状態を想定して表している。特性１０，２０，３０，４０，５０はバラツキがない状態を表し、特性１１，２１，３１，４１，５１はバラツキがあったために狭くなった状態を表す。便宜上、特性３０＝特性３１とした。なお、位相ロック周波数はfpである。   The frequency adjustment means 9B in FIG. 6 serves as a determination threshold whether the count value by the output signal fck of the prescaler 2 exceeds a predetermined value. At this time, the width between bands changes at any time due to manufacturing variations of the VCO 1, but the count value by the output signal fck of the prescaler 2 that can be stored in the frequency adjusting means 9B is unique. For this reason, a possible malfunction will be described with reference to FIG. In FIG. 3, the frequency between the characteristics of the VCO 1 is assumed to be narrow due to manufacturing variations. The characteristics 10, 20, 30, 40, and 50 represent a state where there is no variation, and the characteristics 11, 21, 31, 41, and 51 represent a state where the width is narrow due to variation. For convenience, characteristic 30 = characteristic 31 is set. The phase lock frequency is fp.

特性３１上での周波数f3で１回目の周波数調整動作の結果、プリスケーラ２の出力信号fckによるカウント値が所定の値（特性３０、４０間の周波数差(Ｖt=Ｖ1時)）を超えていないため、１つ下の特性４１へ移動して、ＰＬＬが閉ループ状態となるのであるが、閉ループになった時、ＶＣＯ制御電圧Ｖtは、本来使用することが望ましくない(Ｖ1〜Ｖ2以外の)ＶＣＯ制御電圧(Ｖx)で位相ロック状態となる（最悪、位相ロックできない場合も考えられる）。一般的に内蔵ＶＣＯでは、全ＶＣＯ制御電圧に対しての発振周波数感度が一定でないため、使用を想定していないＶＣＯ制御電圧下でのＰＬＬ諸特性は最適点ではない。   As a result of the first frequency adjustment operation at the frequency f3 on the characteristic 31, the count value by the output signal fck of the prescaler 2 does not exceed a predetermined value (frequency difference between the characteristics 30 and 40 (at Vt = V1)). For this reason, the PLL shifts to the next lower characteristic 41 and the PLL enters the closed loop state. However, when the PLL enters the closed loop, the VCO control voltage Vt is not desirably used originally (VCO other than V1 to V2). The phase lock state is reached at the control voltage (Vx) (worst case, phase lock cannot be considered). Generally, in the built-in VCO, since the oscillation frequency sensitivity with respect to the entire VCO control voltage is not constant, the PLL characteristics under the VCO control voltage that is not assumed to be used are not optimum points.

ここで、ＰＬＬ諸特性について説明する。ＰＬＬ全体での伝達関数の中に、ＶＣＯ発振周波数感度(Kv [MHz/V])の項が含まれているため、Phase noise (C/N)、ロックアップタイム、Refリークなどの特性が変わることになる。   Here, various PLL characteristics will be described. Since the transfer function of the entire PLL includes a term of VCO oscillation frequency sensitivity (Kv [MHz / V]), characteristics such as phase noise (C / N), lock-up time, and ref leakage change. It will be.

これを回避するために、周波数調整動作中の電圧をＶ1より高めに設定することが考えられるが、上記の様に、内蔵ＶＣＯの感度は一定ではなく制御電圧依存性があるため、製造バラツキをどこまで許容できるかを確認・保証することは困難である。   In order to avoid this, it is conceivable to set the voltage during the frequency adjustment operation to be higher than V1, but as described above, the sensitivity of the built-in VCO is not constant and depends on the control voltage. It is difficult to confirm and guarantee how far it is acceptable.

そこで本発明では、図４のように、１回目の周波数調整動作の結果、プリスケーラ２の出力信号fckによるカウント値が所定の値を超えていないため１つ下の特性４１へ移動した際には、想定されたＶＣＯ１の制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、その移動先で更に２回目の周波数調整動作を行うことを特徴とした。このことにより、さらに一つ下の特性５１へ移動することになり、想定されたＶＣＯ１の制御電圧範囲で位相ロックが可能となる。つまり、位相比較器の初期化後の位相ロックでは、望ましくない制御電圧(Ｖx)ではなく、さらに一つ下の特性５１の制御電圧(Ｖy)で位相ロック状態となる。すなわち、ＶＣＯの製造バラツキに対して有利な設計と言える。   Therefore, in the present invention, as shown in FIG. 4, as a result of the first frequency adjustment operation, the count value based on the output signal fck of the prescaler 2 does not exceed a predetermined value, so Then, it is determined whether or not the phase can be locked within the assumed control voltage range of the VCO 1, and when the determination result is negative, a second frequency adjustment operation is further performed at the movement destination. This further moves to the next lower characteristic 51 and enables phase locking in the assumed control voltage range of the VCO 1. In other words, in the phase lock after the initialization of the phase comparator, the phase lock state is set not at the undesirable control voltage (Vx) but at the control voltage (Vy) of the characteristic 51 that is one level lower. That is, it can be said that the design is advantageous for manufacturing variation of the VCO.

先行技術と本発明の実施の形態のアルゴリズムを端的に表現すると、図５Ａ、図５Ｂのようなフローチャートとなる。すなわち、新規の周波数調整手段９ＡによりＶＣＯ１の製造バラツキによるＶＣＯ制御電圧のバラツキ（＝特性変動範囲）を抑制し（図中、（ａ））、ＶＣＯ１を構成する素子の製造バラツキを有効に吸収する。また、周波数調整動作終了時に、位相比較結果をリセットすることで、高速位相ロックを実現する（図中（ｂ））。   If the algorithms of the prior art and the embodiment of the present invention are simply expressed, the flowcharts shown in FIGS. 5A and 5B are obtained. That is, the new frequency adjusting means 9A suppresses the variation (= characteristic variation range) of the VCO control voltage due to the manufacturing variation of the VCO 1 ((a) in the figure), and effectively absorbs the manufacturing variation of the elements constituting the VCO 1. . At the end of the frequency adjustment operation, the phase comparison result is reset to realize high-speed phase lock ((b) in the figure).

なお、図５Ｂのフローチャートで「想定制御電圧範囲内でロック可能か？」の判断は例えば以下のようにして行われる。ＰＬＬ諸特性が達成できる想定制御電圧範囲(V1<Vt<V2)に対して、本発明の周波数調整手段は、"Vt=V1"の電圧固定でVCOの発振周波数を検知する。したがって、"想定制御電圧範囲内でロック可能か"についての確認は、"ロック電圧がV1以下になるか"を検出して判断する。具体的には、周波数調整手段の判定結果が、"下のバンドに移動して調整終了"（図３参照）という動作時にはロック電圧がV1以下になるので、本発明ではこの動作を禁止する回路を追加している。   In the flowchart of FIG. 5B, the determination of “is it possible to lock within the assumed control voltage range?” Is performed as follows, for example. For an assumed control voltage range (V1 <Vt <V2) in which PLL characteristics can be achieved, the frequency adjusting means of the present invention detects the oscillation frequency of the VCO with the voltage fixed at “Vt = V1”. Therefore, the confirmation of “whether it can be locked within the assumed control voltage range” is made by detecting “whether the lock voltage is V1 or less”. Specifically, since the determination result of the frequency adjusting means indicates that the lock voltage becomes V1 or less during the operation of “moving to the lower band and completing the adjustment” (see FIG. 3), a circuit for prohibiting this operation in the present invention. Has been added.

以上のように、本実施の形態の周波数シンセサイザによれば、ＶＣＯ１を構成する素子の製造ばらつきがあっても、ＶＣＯ１の実際の発振周波数に応じて並列共振回路の共振周波数を変化させるため、所望の周波数で位相ロックさせることができ、かつＶＣＯ１をＩＣ化できるため小型、低コスト化を図ることができる。   As described above, according to the frequency synthesizer of the present embodiment, the resonance frequency of the parallel resonance circuit is changed in accordance with the actual oscillation frequency of the VCO 1 even if there is a manufacturing variation in the elements constituting the VCO 1. Since the phase can be locked at a frequency of VCO1 and the VCO 1 can be integrated into an IC, a reduction in size and cost can be achieved.

また、周波数調整手段９ＡによりＶＣＯ１のキャパシタまたはインダクタの値を切り換える信号の出力後に、想定されたＶＣＯ１の制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、周波数調整手段９Ａにより再度カウンタ３の出力信号と基準分周器５の出力信号との周波数誤差を検出し、その検出結果に応じてＶＣＯ１のキャパシタまたはインダクタの値を切り換える信号を出力するようにしているので、ＶＣＯ１を構成する素子の製造バラツキを有効に吸収し、良好なＰＬＬ特性を得ることができる。   Further, after outputting a signal for switching the value of the capacitor or inductor of the VCO 1 by the frequency adjusting means 9A, it is determined whether or not the phase can be locked within the assumed control voltage range of the VCO 1, and when the determination result is negative, the frequency adjustment is performed. The means 9A again detects the frequency error between the output signal of the counter 3 and the output signal of the reference frequency divider 5, and outputs a signal for switching the value of the capacitor or inductor of the VCO 1 according to the detection result. The manufacturing variation of the elements constituting the VCO 1 can be effectively absorbed, and good PLL characteristics can be obtained.

また、周波数調整手段９Ａの動作終了時に、位相比較器６の位相比較結果出力を初期化するので、位相ロック時間を短くすることができる。   Further, since the phase comparison result output of the phase comparator 6 is initialized at the end of the operation of the frequency adjusting means 9A, the phase lock time can be shortened.

また、本実施の形態の周波数シンセサイザを移動無線機に備えた場合、小型かつ安価で通信品質の良い移動無線機を実現することができる。   In addition, when the mobile radio apparatus includes the frequency synthesizer of the present embodiment, a mobile radio apparatus that is small, inexpensive, and has good communication quality can be realized.

本発明にかかる周波数シンセサイザは、位相ロック時間を短くすることができ、また、ＶＣＯ１を構成する素子の製造バラツキを有効に吸収し、良好なＰＬＬ特性を得ることができるという効果を有し、ＶＣＯを内蔵したＰＬＬシンセサイザ、あるいはそれを用いた移動無線機あるいは無線基地局等として有用である。   The frequency synthesizer according to the present invention has the effect that the phase lock time can be shortened, the manufacturing variation of the elements constituting the VCO 1 can be effectively absorbed, and good PLL characteristics can be obtained. It is useful as a PLL synthesizer with a built-in, or a mobile radio or radio base station using the same.

本発明の実施の形態における周波数シンセサイザの構成を示すブロック図である。It is a block diagram which shows the structure of the frequency synthesizer in embodiment of this invention. 本発明の実施の形態における周波数調整手段の具体的な構成を示すブロック図である。It is a block diagram which shows the specific structure of the frequency adjustment means in embodiment of this invention. 周波数調整手段の先行技術の不具合点を模式的に表した特性図である。FIG. 5 is a characteristic diagram schematically showing a defect of the prior art of the frequency adjusting means. 本発明の実施の形態における周波数調整手段により、先行技術の問題点を解決できることを模式的に表現した特性図である。It is the characteristic view which expressed typically that the problem of a prior art could be solved by the frequency adjustment means in embodiment of this invention. 先行技術のアルゴリズムを表現したフローチャートである。It is a flowchart expressing a prior art algorithm. 本発明の実施の形態のアルゴリズムを表現したフローチャートである。It is a flowchart expressing the algorithm of the embodiment of the present invention. 周波数シンセサイザの先行技術（特開２００１-３３９３０１号公報）の構成を示すブロック図である。It is a block diagram which shows the structure of the prior art (Unexamined-Japanese-Patent No. 2001-339301) of a frequency synthesizer. 周波数調整手段の先行技術（特開２００１-３３９３０１号公報）の構成を示すブロック図である。It is a block diagram which shows the structure of the prior art (Unexamined-Japanese-Patent No. 2001-339301) of a frequency adjustment means. 周波数シンセサイザの先行技術（特開２００１-３３９３０１号公報）における電圧制御発振器の原理を示す回路図である。FIG. 2 is a circuit diagram showing the principle of a voltage controlled oscillator in a prior art frequency synthesizer (Japanese Patent Laid-Open No. 2001-339301). 周波数調整手段の先行技術（特開２００１-３３９３０１号公報）の動作原理図である。It is an operation | movement principle figure of the prior art (Unexamined-Japanese-Patent No. 2001-339301) of a frequency adjustment means. 一般的に用いられる周波数シンセサイザの構成を示すブロック図である。It is a block diagram which shows the structure of the frequency synthesizer generally used. 一般的に用いられる周波数シンセサイザにおける電圧制御発振器の原理を示す回路図である。It is a circuit diagram which shows the principle of the voltage controlled oscillator in the frequency synthesizer generally used.

符号の説明Explanation of symbols

１ ＶＣＯ
２ プリスケーラ
３、９０２、９０３ カウンタ
４ 基準信号源
５ 基準分周器
６ 位相比較器
７ チャージポンプ
８ ループフィルタ
９Ａ，９Ｂ 周波数調整手段
９０１ リセット信号生成手段
９０４ 時間差検出手段
９０５ ＶＣＯ制御データ生成手段
９０８ バイアス制御手段
９１０ 時間差判定手段
９１１ チャージポンプ制御手段 1 VCO
2 Prescaler 3, 902, 903 Counter 4 Reference signal source 5 Reference divider 6 Phase comparator 7 Charge pump 8 Loop filter 9A, 9B Frequency adjustment means 901 Reset signal generation means 904 Time difference detection means 905 VCO control data generation means 908 Bias Control means 910 Time difference judgment means 911 Charge pump control means

Claims (6)

キャパシタまたはインダクタの切換手段を有し、制御電圧端子に印加される電圧に応じた周波数の信号を発振する電圧制御発振器（以下、ＶＣＯという）と、前記ＶＣＯの出力の周波数を分周した信号を出力する第１の分周器と、基準信号の周波数を分周する第２の分周器と、前記第１の分周器の出力信号と前記第２の分周器の出力信号との位相を比較してその位相差を出力する位相比較器と、前記位相比較器の出力信号をループフィルタを介して前記ＶＣＯの制御電圧端子に出力するチャージポンプと、前記第１の分周器の出力信号と前記第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力する周波数調整手段とを備え、
前記周波数調整手段は、前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定された前記ＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度前記第１の分周器の出力信号と前記第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するようにした周波数シンセサイザ。 A voltage controlled oscillator (hereinafter referred to as a VCO) having a switching means for a capacitor or an inductor and oscillating a signal having a frequency corresponding to a voltage applied to a control voltage terminal, and a signal obtained by dividing the frequency of the output of the VCO Phases of a first frequency divider to be output, a second frequency divider that divides the frequency of the reference signal, an output signal of the first frequency divider, and an output signal of the second frequency divider A phase comparator that compares the phase difference and outputs the phase difference, a charge pump that outputs an output signal of the phase comparator to a control voltage terminal of the VCO via a loop filter, and an output of the first frequency divider A frequency adjusting means for detecting a frequency error between the signal and the output signal of the second frequency divider and outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result ;
The frequency adjusting means determines whether or not phase lock is possible within the assumed control voltage range of the VCO after outputting a signal for switching the value of the capacitor or inductor of the VCO, and when the determination result is negative, A frequency error between the output signal of the first frequency divider and the output signal of the second frequency divider is detected, and a signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result. frequency synthesizer you. キャパシタまたはインダクタの切換手段を有し、制御電圧端子に印加される電圧に応じた周波数の信号を発振するＶＣＯと、前記ＶＣＯの出力の周波数を分周した信号を出力する第１の分周器と、基準信号の周波数を分周する第２の分周器と、前記第１の分周器の出力信号と前記第２の分周器の出力信号との位相を比較してその位相差を出力する位相比較器と、前記位相比較器の出力信号をループフィルタを介して前記ＶＣＯの制御電圧端子に出力するチャージポンプと、前記第１の分周器の出力信号と前記第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力する周波数調整手段と、前記周波数調整手段の動作終了時に、前記位相比較器の位相比較結果出力を初期化する初期化手段とを備え、
前記周波数調整手段は、前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定された前記ＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度前記第１の分周器の出力信号と前記第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力するようにした周波数シンセサイザ。 A VCO having a switching means for a capacitor or an inductor and oscillating a signal having a frequency corresponding to a voltage applied to a control voltage terminal, and a first frequency divider for outputting a signal obtained by dividing the frequency of the output of the VCO And a second frequency divider that divides the frequency of the reference signal, and the phase difference between the output signal of the first frequency divider and the output signal of the second frequency divider is compared. An output phase comparator; a charge pump for outputting an output signal of the phase comparator to a control voltage terminal of the VCO through a loop filter; an output signal of the first divider and the second divider A frequency adjusting means for detecting a frequency error with respect to the output signal of the detector and outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result; and at the end of the operation of the frequency adjusting means, the phase comparator Phase comparison And a initializing means for initializing the result output,
The frequency adjusting means determines whether or not phase lock is possible within the assumed control voltage range of the VCO after outputting a signal for switching the value of the capacitor or inductor of the VCO, and when the determination result is negative, A frequency error between the output signal of the first frequency divider and the output signal of the second frequency divider is detected, and a signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result. Frequency synthesizer. キャパシタまたはインダクタの切換手段を有するＶＣＯで、制御電圧端子に印加される電圧に応じた周波数の信号を発振し、第１の分周器で、前記ＶＣＯの出力の周波数を分周し、第２の分周器で、基準信号の周波数を分周し、位相比較器で、前記第１の分周器の出力信号と前記第２の分周器の出力信号の位相を比較してその位相差を出力し、チャージポンプで、前記位相比較器の出力した信号をループフィルタを介して前記ＶＣＯの制御電圧端子に出力し、周波数調整手段で、前記第１の分周器の出力信号と前記第２の分周器の出力信号の周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力し、前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定された前記ＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度前記第１の分周器の出力信号と前記第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力することを特徴とする周波数生成方法。 In VCO to have a switching means of a capacitor or an inductor, and oscillates a signal having a frequency corresponding to the voltage applied to the control voltage terminal, a first frequency divider divides the frequency of the output of the VCO, the The frequency divider 2 divides the frequency of the reference signal, and the phase comparator compares the phase of the output signal of the first frequency divider and the output signal of the second frequency divider. The phase difference is output, the charge pump outputs the signal output from the phase comparator to the control voltage terminal of the VCO via a loop filter, and the frequency adjusting means outputs the output signal from the first frequency divider and the signal A frequency error of the output signal of the second frequency divider is detected, a signal for switching the value of the capacitor or inductor of the VCO is output according to the detection result, and an output of the signal for switching the value of the capacitor or inductor of the VCO Later It is determined whether or not the phase lock is possible within the control voltage range of the VCO, and when the determination result is negative, the output signal of the first frequency divider and the output signal of the second frequency divider are again And generating a signal for switching the value of the capacitor or inductor of the VCO according to the detection result. キャパシタまたはインダクタの切換手段を有するＶＣＯで、制御電圧端子に印加される電圧に応じた周波数の信号を発振し、第１の分周器で、前記ＶＣＯの出力の周波数を分周し、第２の分周器で、基準信号の周波数を分周し、位相比較器で、前記第１の分周器の出力信号と前記第２の分周器の出力信号の位相を比較してその位相差を出力し、チャージポンプで、前記位相比較器の出力した信号をループフィルタを介して前記ＶＣＯの制御電圧端子に出力し、周波数調整手段で、前記第１の分周器の出力信号と前記第２の分周器の出力信号の周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力し、前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号の出力後に、想定された前記ＶＣＯの制御電圧範囲で位相ロック可能かどうかを判定し、判定結果が否であるときに、再度前記第１の分周器の出力信号と前記第２の分周器の出力信号との周波数誤差を検出し、その検出結果に応じて前記ＶＣＯのキャパシタまたはインダクタの値を切り換える信号を出力し、前記周波数調整手段の動作終了時に、前記位相比較器の位相比較結果出力を初期化することを特徴とする周波数生成方法。 A VCO having a capacitor or inductor switching means oscillates a signal having a frequency corresponding to a voltage applied to the control voltage terminal, a first divider divides the output frequency of the VCO, and a second The frequency of the reference signal is divided by the frequency divider, and the phase comparator compares the phase of the output signal of the first frequency divider and the output signal of the second frequency divider by the phase comparator. The charge pump outputs the signal output from the phase comparator to the control voltage terminal of the VCO via a loop filter, and the frequency adjusting means outputs the output signal from the first frequency divider and the first frequency signal. After detecting the frequency error of the output signal of the frequency divider of 2, and outputting a signal for switching the value of the capacitor or inductor of the VCO according to the detection result, after outputting the signal for switching the value of the capacitor or inductor of the VCO , Thought It is determined whether or not the phase lock is possible within the control voltage range of the VCO, and when the determination result is negative, the output signal of the first frequency divider and the output signal of the second frequency divider are again And outputs a signal for switching the value of the capacitor or inductor of the VCO according to the detection result, and initializes the phase comparison result output of the phase comparator at the end of the operation of the frequency adjusting means. A frequency generation method characterized by the above. 請求項１または２に記載の周波数シンセサイザを備えたことを特徴とする移動無線機。A mobile radio device comprising the frequency synthesizer according to claim 1. 請求項１または２に記載の周波数シンセサイザを備えたことを特徴とする無線基地局装置。A radio base station apparatus comprising the frequency synthesizer according to claim 1.
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