JP3800745B2

JP3800745B2 - Power amplifier, power amplification device, and regulator

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Publication number: JP3800745B2
Application number: JP20796497A
Authority: JP
Inventors: 勉春田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-01
Filing date: 1997-08-01
Publication date: 2006-07-26
Anticipated expiration: 2017-08-01
Also published as: JPH1155048A

Description

【０００１】
【発明の属する技術分野】
本発明はスピーカ等の低インピーダンス負荷の駆動用に好適な電力増幅器、電力増幅装置及びその電力増幅器を利用したレギュレータに関する。
【０００２】
【従来の技術】
以下に、図７を参照して、従来のスピーカ駆動用増幅器としての電力増幅器を説明する。この電力増幅器はＢ級ソースフォロア増幅器である。ＮＭＯＳトランジスタＱｎα及びＰＭＯＳトランジスタＱｐβがソースフォロア増幅器を構成するように接続される。即ち、ＮＭＯＳトランジスタＱｎαのドレインが電圧がＶｄｄの電源に接続され、ＰＭＯＳトランジスタＱｐβのドレインが接地され、トランジスタＱｎα、Ｑｐβの各ソースが共通接続されて、その共通接続点より出力信号電圧Ｖｏの出力される出力端子Ｔｏが導出される。
【０００３】
ＰＭＯＳトランジスタＱｐαのソースが定電流がＩｂの定電流源ＩＢを通じて電圧がＶｄｄの電源に接続され、そのドレインがＮＭＯＳトランジスタＱｎβのドレインに接続され、ＮＭＯＳトランジスタＱｎβのソースが接地される。ＰＭＯＳトランジスタＱｐαのゲートとソースとの間及びゲートとドレインとの間に抵抗値が共にｒ′の抵抗器Ｒ１、Ｒがそれぞれ接続される。そして、ＮＭＯＳトランジスタＱｎβのゲートより入力信号電圧Ｖｓの供給される入力端子Ｔｉが導出される。
【０００４】
かかるＢ級のソースフォロアである電力増幅器において、ＮＭＯＳトランジスタＱｎα、Ｑｎβのスレッシュホールド電圧をＶthn 、ＰＭＯＳトランジスタＱｐα、Ｑｐβのスレッシュホールド電圧をＶthp 、ＮＭＯＳトランジスタＱｎαのゲート入力電圧をＶｉｎ、ＰＭＯＳトランジスタＱｐβのゲート入力電圧をＶｉｐとそれぞれすると、次にの２式が成立する。
【０００５】
【数１】
Ｖthn ＝Ｖｉｎ−Ｖｏ
【０００６】
【数２】
Ｖthp ＝Ｖｉｐ−Ｖｏ
【０００７】
そして、定電流源ＩＢ、ＰＭＯＳトランジスタ９ｐα、抵抗器Ｒ１、Ｒ２及びＮＭＯＳトランジスタｎβからなる回路によって、
【０００８】
【数３】
｜Ｖthn ｜＝｜Ｖthp ｜
【０００９】
【数４】
Ｖｉｎ−Ｖｉｐ＝２Ｖthn
【００１０】
の両式を満足するように、出力側のＮＭＯＳトランジスタＱｎα及びＰＭＯＳトランジスタＱｐβにＢ級のバイアス点が与えられ、これにより、両トランジスタＱｎα、Ｑｐβが同時にオンになることはない。出力端子Ｔｏの出力信号電圧Ｖｏが電源電圧Ｖｄｄになるときは、ＮＭＯＳトランジスタＱｎαのみがオンになり、出力信号電圧Ｖｏが接地電圧になるときは、ＭＭＯＳトランジスタＱｐβのみがオンになる。
【００１１】
【発明が解決しようとする課題】
図７の従来の電力増幅器は、Ｂ級動作を行い、しかも、無駄な電力消費が少ないという利点がある反面、出力信号電圧の振幅が狭いという欠点がある。即ち、ＮＭＯＳトランジスタＱｎαのゲート入力電圧Ｖｉｎは高々Ｖｄｄまでしか上がれないので、出力電圧Ｖｏは高々Ｖｄｄ−Ｖthn までしか上がれず、又、Ｖｉｐは接地電圧までしか下がれないので、出力電圧ＶｏはＶthp までしか下がれない。このため、出力振幅は、
【００１２】
【数５】
Ｖｄｄ−｜Ｖthn ｜−｜Ｖthp ｜
となり、かなり小さくなってしまう。
【００１３】
かかる点に鑑み、本発明は、無効な電力消費を少なくして、出力振幅を電源電圧までとることのできるＭＯＳトランジスタを用いた電力増幅器を提案しようとするものである。
【００１４】
【課題を解決するための手段】
本発明による電力増幅器は、ソース接地に接続され、それぞれのドレインより共通出力端子が導出され、電圧がＶｄｄの電源及び接地間に直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタに対しソース接地に接続されて第３のＮＭＯＳトランジスタＱと、第２のＮＭＯＳトランジスタに対しソース接地に接続された第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＮＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＮＭＯＳトランジスタに接続された第１の定電流源と、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＰＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＰＭＯＳトランジスタに接続された第２の定電流源とを有するものである。
【００１５】
かかる本発明の電力増幅器によれば、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＮＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＮＭＯＳトランジスタに接続された第１の定電流源と、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＰＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＰＭＯＳトランジスタに接続された第２の定電流源とを有するので、消費電力を少なくして、電源電圧振幅が可能になる。
【００１６】
【発明の実施の形態】
本発明の電力増幅器は、ソース接地に接続され、それぞれのドレインより共通出力端子が導出され、電圧がＶｄｄの電源及び接地間に直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタに対しソース接地に接続されて第３のＮＭＯＳトランジスタＱと、第２のＮＭＯＳトランジスタに対しソース接地に接続された第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＮＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＮＭＯＳトランジスタに接続された第１の定電流源と、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＰＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＰＭＯＳトランジスタに接続された第２の定電流源とを有する。
【００１７】
この本発明の電力増幅器に、第１のＰＭＯＳトランジスタのゲート及び接地間に接続された、アイドリング電流を流す第３の定電流源と、第１のＮＭＯＳトランジスタのゲート及び電圧がＶｄｄの電圧源間に接続された、アイドリング電流を流す第４の定電流源とを追加することができる。
【００１８】
上述の本発明の電力増幅器に、ランプ波信号発生回路と、そのランプ波信号発生回路からのランプ波信号電圧及び第１のＰＭＯＳトランジスタのドレイン電圧を比較する比較回路と、その比較回路の比較出力に基づいて、第１のＰＭＯＳトランジスタのゲート電圧を制御する制御用ＭＯＳトランジスタとを備え、第１のＰＭＯＳトランジスタのドレインからゲートに負帰還を掛けるようにしたスタートアップ回路を設けると共に、共通出力端子にスピーカを接続することができる。
【００１９】
これらの本発明の電力増幅器に対し、反転及び非反転入力端子を備えるＭＯＳトランジスタからなる差動増幅器を設け、その出力端子を上記共通入力端子に接続すると共に、反転入力端子及び共通出力端子間に負帰還回路を設けることができる。
【００２０】
上述の本発明の電力増幅器を一対設け、第１及び第２の電力増幅器に正相及び逆相の入力信号を供給すると共に、第１及び第２の電力増幅器の出力側をスピーカの両端に接続するようにするようにして、電力増幅装置を得ることができる。これらの第１及び第２の電力増幅器に対しても、上述の各種変形が可能である。
【００２１】
又、上述の本発明の電力増幅器と、反転及び非反転入力端子を備え、出力端子が上記電力増幅器の共通入力端子に接続されるＭＯＳトランジスタからなる差動増幅器と、電力増幅器の共通出力と差動増幅器の反転入力端子との間に接続した帰還回路とにより、レギュレータを構成することができる。
【００２２】
〔実施例〕
以下に、図１Ａを参照して、本発明の実施例の電力増幅器、即ち、出力段２の構成を説明する。ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ３をソース接地に接続する。即ち、ＰＭＯＳトランジスタＱｐ２のソースを電圧Ｖｄｄの電源に接続し、ＮＭＯＳトランジスタＱｎ３のソースを接地し、両トランジスタＱｐ２、Ｑｎ３の各ドレインを共通接続して、出力信号電圧Ｖｏの出力される出力端子Ｔｏを導出する。この出力端子Ｔｏ及び接地間に図示を省略したスピーカの両端を接続することができる。
【００２３】
ＰＭＯＳトランジスタＱｐ２とでカレントミラー回路を構成するダイオード接続のＰＭＯＳトランジスタＱｐ１を設け、そのＰＭＯＳトランジスタＱｐ１のソースを電圧がＶｄｄの電源に接続し、そのゲートをＰＭＯＳトランジスタＱｐ２のゲートに接続する。ＰＭＯＳトランジスタＱｐ１のドレインをそのゲートに接続すると共に、そのゲートを定電流がＩｉｐの定電流源ＩＫ３を通じて接地する。ＰＭＯＳトランジスタＱｐ１のドレインを、ＮＭＯＳトランジスタＱｎ１のドレインに接続し、そのＮＭＯＳトランジスタＱｎ１のソースを接地する。ＰＭＯＳトランジスタＱｐ１のドレインを定電流がＩｓｐの定電流源ＩＫ１を通じて、電圧がＶｄｄの電源に接続する。
【００２４】
ＮＭＯＳトランジスタＱｎ３とでカレントミラー回路を構成するダイオード接続のＮＭＯＳトランジスタＱｎ２を設け、そのＮＭＯＳトランジスタＱｎ２のソースを接地し、、そのゲートをＮＭＯＳトランジスタＱｎ３のゲートに接続する。ＮＭＯＳトランジスタＱｎ２のドレインをそのゲートに接続すると共に、そのゲートを定電流がＩｉｎの定電流源ＩＫ４を通じて電圧がＶｄｄの電源に接続する。ＮＭＯＳトランジスタＱｎ２のドレインを、ＰＭＯＳトランジスタＱｐ３のドレインに接続し、そのＰＭＯＳトランジスタＱｐ３のソースを電圧がＶｄｄの電源に接続する。ＮＭＯＳトランジスタＱｎ２のドレインを定電流がＩｓｎの定電流源ＩＫ２を通じて接地する。
【００２５】
そして、ＮＭＯＳトランジスタＱｎ１及びＰＭＯＳトランジスタＱｐ３の各ゲートを共通接続し、その接続点より入力信号電圧Ｖｓが供給される入力端子Ｔｉを導出する。
【００２６】
次に、この出力段２の電力増幅器２の動作を説明する。入力端子Ｔｉに供給される入力信号電圧Ｖｓの動作点電圧Ｖ_SOを、例えば、Ｖｄｄ／２とし、これを入力したとすると、ＮＭＯＳトランジスタＱｎ１のゲートにはその動作電圧Ｖｄｄ／２が印加され、それに応じてそのドレイン及びソース間には相応の電流が流れる。定電流源ＩＫ１の定電流ＩｓｐをそのＮＭＯＳトランジスタＱｎ１のドレイン及びソース間に流れる電流と同じにすれは、ＰＭＯＳトランジスタＱｐ１のソース及びドレイン間には電流は流れないことになり、同時に、ＰＭＯＳトランジスタＱｐ１と共にカレントミラー回路を構成するＰＭＯＳトランジスタＱｐ２のソース及びドレイン間にも電流が流れないことになる。
【００２７】
同様に、入力端子Ｔｉに供給される入力信号電圧Ｖｓの動作点電圧ＶＳ_SOを、を、例えば、Ｖｄｄ／２とし、これを入力したとすると、ＰＭＯＳトランジスタＱｐ３のゲートにはその動作電圧Ｖｄｄ／２が印加され、それに応じてそのソース及びドレイン間には相応の電流が流れる。定電流源ＩＫ２の定電流ＩｓｎをそのＰＭＯＳトランジスタＱｐ３のソース及びドレイン間に流れる電流と同じにすれは、ＮＭＯＳトランジスタＱｎ２のドレイン及びソース間には電流は流れないことになり、同時に、ＮＭＯＳトランジスタＱｎ２と共にカレントミラー回路を構成するＮＭＯＳトランジスタＱｎ３のドレイン及びソース間にも電流が流れないことになる。
【００２８】
以上の状態から、入力信号電圧ＶｓがＶｄｄ／２から微小電圧分ΔＶだけ上昇したとする。ＰＭＯＳトランジスタＱｐ３のソース及びドレイン間電流は、上述の電流より少なくなるので、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３のソース及びドレイン間電流は０のままである。
【００２９】
又、入力信号電圧ＶｓがＶｄｄ／２から微小電圧分ΔＶだけ上昇したとき、ＮＭＯＳトランジスタＱｎ１のドレイン及びソース間電流は、上述の電流より多くなるので、その電流増加分はＰＭＯＳトランジスタＱｐ１に流れ、その同じ電流がＰＭＯＳトランジスタＱｐ２にも流れる。
【００３０】
上述とは逆に、入力信号電圧ＶｓがＶｄｄ／２から微小電圧分ΔＶだけ下降したとする。ＮＭＯＳトランジスタＱｎ１のドレイン及びソース間電流は、上述の電流より少なくなるので、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソース及びドレイン間電流は０のままである。
【００３１】
又、入力信号電圧ＶｓがＶｄｄ／２から微小電圧分ΔＶだけ下降するとき、ＰＭＯＳトランジスタＱｐ３のソース及びドレイン間電流は、上述の電流より多くなるので、その電流増加分はＮＭＯＳトランジスタＱｎ２に流れ、その同じ電流がＮＭＯＳトランジスタＱｎ３にも流れる。
【００３２】
次に、定電流源ＩＫ３、ＩＫ４について説明する。ＰＭＯＳトランジスタＱｐ２のソース及びドレイン間並びにＮＭＯＳトランジスタＱｎ３のドレイン及びソース間に電流が流れ始めるときの電流の変化の傾きは緩やかであるので、入力端子Ｔｉに入力する入力信号電圧Ｖｓの変化に応じて、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ３がオンオフを繰り返し、出力端子Ｔｏの出力信号電圧Ｖｏが歪む。
【００３３】
そこで、ＰＭＯＳトランジスタＱｐ２のゲート及び接地間並びに電圧がＶｄｄの電源及びＮＭＯＳトランジスタＱｎ３のゲート間に、それぞれ定電流源ＩＫ３、ＩＫ４を接続して、外部からそれぞれ所定のアイドリング電流ＩｉＰ、Ｉｉｎを流すことによって、ＰＭＯＳトランジスタＱｐ２のソース及びドレイン間並びにＮＭＯＳトランジスタＱｎ３のドレイン及びソース間に電流が流れ始めるときの電流の変化の傾きが急峻になるようにする。
【００３４】
かくして、ＰＭＯＳトランジスタＱｐ２のソース及びドレイン間並びにＮＭＯＳトランジスタＱｎ３のドレイン及びソース間に電流が流れ始めるときの電流の変化の傾きが急峻になるので、入力端子Ｔｉに入力する入力信号電圧Ｖｓの変化に応じて、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ３がオンオフを繰り返すおそれはなく、従って、出力端子Ｔｏの出力信号電圧Ｖｏが歪むことはない。
【００３５】
次に、入力段１の構成を説明する。この入力段１は差動増幅器にて構成されている。差動のＮＭＯＳトランジスタＱｎａ、Ｑｎｂの各ソースを定電流がＩｋの定電流源ＩＫを通じて接地し、その各ゲートよりそれぞれ正相及び逆相の入力信号電圧Ｖｉ＋、Ｖｉ−が供給される入力端子Ｔｉ＋、Ｔｉ−を導出する。Ｑｐａ、Ｑｐｂは、カレントミラー回路を構成するＰＭＯＳトランジスタで、それぞれＮＭＯＳトランジスタＱｎａ、Ｑｎｂの負荷を構成する。ＰＭＯＳトランジスタＱｐａのゲートをそのドレインに接続すると共に、そのドレインＮＭＯＳトランジスタＱｎａのドレインに接続し、ＰＭＯＳトランジスタＱｐａのソースを電圧がＶｄｄの電源に接続する。ＰＭＯＳトランジスタＱｐｂのドレインをＮＭＯＳトランジスタＱｎｂのドレインに接続し、ＰＭＯＳトランジスタＱｐｂのゲートをＰＭＯＳトランジスタＱｐａのゲートにし、ＰＭＯＳトランジスタＱｐｂのソースを電圧がＶｄｄの電源に接続する。そして、ＮＭＯＳトランジスタＱｎｂのドレインより入力端子Ｔｉを導出する。
【００３６】
図１Ｂに示すように、図１Ａの入力段１及び出力段２からなる電力増幅器に符号３を付し、この電力増幅器３に対し、負帰還回路を付加することにより、入力端子Ｔｉの入力信号電圧Ｖｓの動作点電圧Ｖ_SO（例えば、Ｖｄｄ／２）に安定に保持することができる。即ち、入力端子Ｔ１を抵抗値がｒの抵抗器Ｒａを通じて、電力増幅器３の反転入力端子Ｔｉ−に接続すると共に、電力増幅器３の出力端子Ｔｏ及び反転入力端子Ｔｉ−間に、抵抗値がｒの抵抗器Ｒｂを接続する。電力増幅器３の出力端子Ｔｏから出力端子Ｔ２を導出する。電力増幅器３の非反転入力端子Ｔｉ＋は、図示せざるも、交流的接地点に接続されて、所定の基準電圧が与えられる。
【００３７】
次に、図２を参照して、図１の実施例の出力段２の電力増幅器にスタートアップ回路４を付加した実施例を説明する。尚、図２において、図１と対応する部分には同一符号を付して、重複説明を省略する。又、入力段１及び出力段２の構成は、図１と同様である。ランプ波信号発生回路５よりのランプ波信号電圧を演算増幅器（ＯＰアンプ）６の非反転入力端子に供給すると共に、ＰＭＯＳトランジスタＱｐ２のドレイン電圧を演算増幅器６の反転入力端子に供給する。演算増幅器６の出力端子をＰＭＯＳトランジスタＱｓ１のゲートに接続し、そのソースを電圧がＶｄｄの電源に接続し、そのドレインをＰＭＯＳトランジスタＱｐ２のゲートに接続する。これにより、ランプ波信号発生回路５からのランプ波信号電圧と、出力端子Ｔｏの出力信号電圧Ｖｏとが一致するように、ＰＭＯＳトランジスタＱｐ２が制御される。
【００３８】
次に、図３を参照して、この図２の実施例の電力増幅器の動作を説明する。スタンバイ状態（電力増幅器を使用していないとき）では、出力信号電圧Ｖｏは０（Ｖ）でり、スタンバイ状態が解除されたとき（電力増幅器の使用を開始したとき）は、出力信号電圧Ｖｏは非反転入力端子に印加される交流的接地点電圧である基準電圧Ｖ_Gになる。ランプ波信号電圧が０（Ｖ）のときは、演算増幅器６よりの出力信号電圧によって、ＰＭＯＳトランジスタＱＱｓ１をオンにし、ＰＭＯＳトランジスタＱｐ２のゲートの電圧Ｖｉｐを電源電圧Ｖｄｄに近づけげて、ＰＭＯＳトランジスタＱｐ２をオフにする。そして、この図２の入力段１及び出力段２からなる電力増幅器３に、図１Ｂに示した如き帰還が掛けられていると、入力信号電圧Ｖｓが上昇して、ＰＭＯＳトランジスタＱｐ２をオンしようとする。ドライブ能力の調整によって、ＰＭＯＳトランジスタＱｐ２の電圧Ｖｉｐを制御する力は、ＰＭＯＳトランジスタＱｓ１の方が大きくなるようにしておく。従って、ＰＭＯＳトランジスタＱｐ２はオフのままである。このようにして、スタートアップ回路４の帰還が成立し、出力信号電圧Ｖｏを０（Ｖ）にしておくことができる。
【００３９】
ランプ波信号電圧が上昇すると、出力信号電圧Ｖｏがランプ波信号電圧に達するまでは、通常の動作が行なわれ、ランプ波信号電圧が出力信号電圧Ｖｏに一致すると、スタートアップ回路４の帰還が効果を発揮する。このようにして、出力信号電圧Ｖｏがランプ信号電圧と一致したまま、基準電圧Ｖ_Gまで上昇し、それ以上はＰＭＯＳトランジスタＱｓ１では制御できなくなるので、スタートアップ回路４はないと同様になる。図３におけるａはスタートアップ回路４が設けられていない場合の出力信号電圧Ｖｏの波形を示し、ｂはスタートアップ回路４を設けた場合の出力信号電圧Ｖｏの波形を示し、ｃはランプ波信号発生回路５よりのランプ波信号電圧を示す。
【００４０】
図２の実施例によれば、この電力増幅器にスピーカを接続した場合、その電力増幅器がスタンバイ状態から、スタンバイ状態が解除されたときは、スタートアップ回路４を設けない場合は、出力信号電圧Ｖｏが動作点の電圧に達しないうちに、入力信号電圧Ｖｓに基づいて、スピーカから放声が開始されるが、上述のスタートアップ回路４を設けた場合は、スピーカの音は最初小さくその後徐々に大きくなるようになる。
【００４１】
図４に、上述の電力増幅器にスピーカをＢＴＬ（balanced toransfomerless) 接続した場合の実施例を示す。１０Ａ、１０Ｂは図１Ｂの電力増幅器を示し、これら電力増幅器１０Ａ、１０Ｂの出力端子１１Ａ、１１Ｂ間にスピーカ１２を接続する。入力端子８よりの入力信号を反転増幅器９を通じて反転して電力増幅器１０Ａの入力側に供給し、直接に電力増幅器１０Ｂの入力側に供給する。尚、反転増幅器９は、差動増幅器９ｃの反転入力端側に抵抗器９ａを接続すると共に、その出力端及び反転入力端間に抵抗器９ｂを接続してこうせいしたものである。差動増幅器９ｃの非反転入力端子は、図示を省略するも、交流的接地点である基準電位点に接続される。
【００４２】
この図４の実施例において、電力増幅器１０Ｂの出力端子１１Ｂの出力電圧が図３の実線ｂの波形であり、電力増幅器１０Ａの出力端子１１Ａの出力電圧が図５Ａの実線ｂの波形であるとすると、スピーカ１２の両端の電圧の波形は図５Ｂに示すようになる。図５Ｂの波形によれば、出力レベルが小さきときは歪みが大きく、出力レベルが大きくなるにつれて、歪みが徐々に小さくなっていることが分かる。
【００４３】
図１や図２の電力増幅器は効率が高く、電源電圧の出力範囲が広いので、レギュレータにも適用できる。そのレギュレータの例を、図６を参照して説明する。図１や図２の入力段１及び出力段２から構成される電力増幅器３の非反転入力端子端子Ｔｉ＋に、基準電圧源１４よりの基準電圧を供給し、電力増幅器３の出力端子Ｔｏよりの出力電圧を抵抗器１５、１６の直列回路からなる抵抗分圧器に供給し、抵抗器１５、１６の接続中点の分圧電圧を電力増幅器３の反転入力端子Ｔｉ−に供給するようにして、レギュレータを構成する。
【００４４】
【発明の効果】
上述せる第１の本発明によれば、ソース接地に接続され、それぞれのドレインより共通出力端子が導出され、電圧がＶｄｄの電源及び接地間に直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタに対しソース接地に接続された第３のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタに対しソース接地に接続された第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＮＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＮＭＯＳトランジスタに接続された第１の定電流源と、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＰＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＰＭＯＳトランジスタに接続された第２の定電流源とを有するので、無効な電力消費を少なくして、出力振幅を電源電圧までとることのできるＭＯＳトランジスタを用いた電力増幅器を得ることができる。
【００４５】
第２の本発明によれば、第１の本発明の電力増幅器において、第１のＰＭＯＳトランジスタのゲート及び接地間に接続された、アイドリング電流を流す第３の定電流源と、第１のＮＭＯＳトランジスタのゲート及び上記電圧がＶｄｄの電圧源間に接続された、アイドリング電流を流す第４の定電流源とを設けたので、第１の本発明の効果に加えて、第１のＰＭＯＳトランジスタのソース及びドレイン間並びに第１のＮＭＯＳトランジスタのドレイン及びソース間に電流が流れ始めるときの電流の変化の傾きが急峻になるので、入力信号電圧の変化に応じて、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタがオンオフを繰り返すおそれはなく、従って、出力信号電圧が歪むことのない電力増幅器を得ることができる。
【００４６】
第３の本発明によれば、第１の本発明の電力増幅器において、反転及び非反転入力端子を備えるＭＯＳトランジスタからなる差動増幅器を設け、その出力端子を共通入力端子に接続すると共に、反転入力端子及び共通出力端子間に負帰還回路を設けたので、第１の本発明の効果に加えて、入力信号電圧の動作点電圧を安定に保持することのできる電力増幅器を得ることができる。
【００４７】
第４の本発明によれば、第１の本発明の電力増幅器において、ランプ波信号発生回路と、そのランプ波信号発生回路からのランプ波信号電圧及び第１のＰＭＯＳトランジスタのドレイン電圧を比較する比較回路と、その比較回路の比較出力に基づいて、第１のＰＭＯＳトランジスタのゲート電圧を制御する制御用ＭＯＳトランジスタとを備え、第１のＰＭＯＳトランジスタのドレインからゲートに負帰還を掛けるようにしたスタートアップ回路を設けると共に、共通出力端子にスピーカを接続するようにしたので、第１の本発明の効果に加えて、電力増幅器がスタンバイ状態から、スタンバイ状態が解除されたときは、スピーカの音は最初小さくその後徐々に大きくなるようになるすることのできる電力増幅器を得ることができる。
【００４８】
第５の本発明によれば、ソース接地に接続され、それぞれのドレインより共通出力端子が導出され、電圧がＶｄｄの電源及び接地間に直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタに対しソース接地に接続された第３のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタに対しソース接地に接続された第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＮＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＮＭＯＳトランジスタに接続された第１の定電流源と、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＰＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＰＭＯＳトランジスタに接続された第２の定電流源と、反転及び非反転入力端子を備えるＭＯＳトランジスタからなる差動増幅器とを有し、その差動増幅器の出力端子を共通入力端子に接続すると共に、反転入力端子及び共通出力端子間に負帰還回路を設けてなる第１及び第２の電力増幅器を設け、その第１及び第２の電力増幅器に正相及び逆相の入力信号を供給すると共に、第１及び第２の電力増幅器の出力側をスピーカの両端に接続するようにしたので、無効な電力消費を少なくして、出力振幅を電源電圧までとることができ、入力信号電圧の動作点電圧を安定に保持することができ、スピーカをＢＴＬ接続で駆動することのできる電力増幅装置を得ることができる。
【００４９】
第６の本発明によれば、第５の本発明の電力増幅装置において、第１及び第２の電力増幅器に、第１のＰＭＯＳトランジスタのゲート及び接地間に接続された、アイドリング電流を流す第３の定電流源と、第１のＮＭＯＳトランジスタのゲート及び上記電圧がＶｄｄの電圧源間に接続された、アイドリング電流を流す第４の定電流源とを設けたので、第５の本発明の効果に加えて、第１のＰＭＯＳトランジスタのソース及びドレイン間並びに第１のＮＭＯＳトランジスタのドレイン及びソース間に電流が流れ始めるときの電流の変化の傾きが急峻になるので、入力信号電圧の変化に応じて、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタがオンオフを繰り返すおそれはなく、従って、出力信号電圧が歪むことのなくなる電力増幅装置を得ることができる。
【００５０】
第７の本発明によれば、第５の本発明の電力増幅装置において、第１及び第２の電力増幅器に、反転及び非反転入力端子を備えるＭＯＳトランジスタからなる差動増幅器を設け、その差動増幅器の出力端子を共通入力端子に接続すると共に、反転入力端子及び共通出力端子間に負帰還回路を設けたので、第５の本発明の効果に加えて、入力信号電圧の動作点電圧を安定に保持することのできる電力増幅装置を得ることができる。
【００５１】
第８の本発明によれば、第５の本発明の電力増幅装置において、第１及び第２の電力増幅器に、ランプ波信号発生回路と、そのランプ波信号発生回路からのランプ波信号電圧及び第１のＰＭＯＳトランジスタのドレイン電圧を比較する比較回路と、その比較回路の比較出力に基づいて、第１のＰＭＯＳトランジスタのゲート電圧を制御する制御用ＭＯＳトランジスタとを備え、第１のＰＭＯＳトランジスタのドレインからゲートに負帰還を掛けるようにしたスタートアップ回路を設けたので、第５の本発明の効果に加えて、第１及び第２の電力増幅器がスタンバイ状態から、スタンバイ状態が解除されたときは、スピーカの音は最初小さくその後徐々に大きくなるようになるすることのできる電力増幅装置を得ることができる。
【００５２】
第９の本発明によれば、ソース接地に接続され、それぞれのドレインより共通出力端子が導出され、電圧がＶｄｄの電源及び接地間に直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタに対し、カレントミラー回路を構成するように接続されたダイオード接続の第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタに対しソース接地に接続された第３のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタに対しソース接地に接続された第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＮＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＮＭＯＳトランジスタに接続された第１の定電流源と、第３のＮＭＯＳトランジスタ並びに第３のＰＭＯＳトランジスタの各ゲートよりの共通入力端子に印加される電圧が動作点電圧に等しいときに、その第３のＰＭＯＳトランジスタのドレイン及び接地間に流れる電流と等しい定電流を有する、その第３のＰＭＯＳトランジスタに接続された第２の定電流源とを有する電力増幅器と、反転及び非反転入力端子を備え、出力端子が電力増幅器の共通入力端子に接続されるＭＯＳトランジスタからなる差動増幅器と、電力増幅器の共通出力と差動増幅器の反転入力端子との間に接続した帰還回路とを有するので、ＭＯＳトランジスタを使用したにも拘らず消費電力の少ないレギュレータを得ることができる。
【図面の簡単な説明】
【図１】Ａ本発明の実施例の電力増幅器を示す回路図である。
Ｂ本発明の他の実施例の電力増幅器を示す回路図である。
【図２】本発明の更に他の実施例の電力増幅器を示す回路図である。
【図３】図２の実施例の動作説明に供する波形図である。
【図４】本発明の更に他の実施例の電力増幅装置を示す回路図である。
【図５】図５の実施例の動作説明に供する波形図である。
【図６】本発明の実施例のレギュレータを示す回路図である。
【図７】従来例の電力増幅器を示す回路図である。
【符号の説明】
１入力段、２出力段、Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐａ、ＱｐｂＰＭＯＳトランジスタ、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎａ、ＱｎｂＮＭＯＳトランジスタ、ＩＫ、ＩＫ１、ＩＫ２、ＩＫ３、ＩＫ４定電流源。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power amplifier suitable for driving a low impedance load such as a speaker, a power amplifier, and a regulator using the power amplifier.
[0002]
[Prior art]
Hereinafter, a power amplifier as a conventional speaker driving amplifier will be described with reference to FIG. This power amplifier is a class B source follower amplifier. The NMOS transistor Qnα and the PMOS transistor Qpβ are connected to constitute a source follower amplifier. That is, the drain of the NMOS transistor Qnα is connected to the power supply having the voltage Vdd, the drain of the PMOS transistor Qpβ is grounded, the sources of the transistors Qnα and Qpβ are connected in common, and the output signal voltage Vo is output from the common connection point. The output terminal To is derived.
[0003]
The source of the PMOS transistor Qpα is connected to the power supply having the voltage Vdd through the constant current source IB having the constant current Ib, the drain thereof is connected to the drain of the NMOS transistor Qnβ, and the source of the NMOS transistor Qnβ is grounded. Resistors R1 and R having resistance values r 'are connected between the gate and source of the PMOS transistor Qpα and between the gate and drain, respectively. An input terminal Ti to which the input signal voltage Vs is supplied is derived from the gate of the NMOS transistor Qnβ.
[0004]
In such a power amplifier as a class B source follower, the threshold voltage of the NMOS transistors Qnα and Qnβ is Vthn, the threshold voltage of the PMOS transistors Qpα and Qpβ is Vthp, the gate input voltage of the NMOS transistor Qnα is Vin, and the PMOS transistor Qpβ When the gate input voltage is Vip, the following two equations are established.
[0005]
[Expression 1]
Vthn = Vin-Vo
[0006]
[Expression 2]
Vthp = Vip-Vo
[0007]
Then, by a circuit comprising a constant current source IB, a PMOS transistor 9pα, resistors R1, R2 and an NMOS transistor nβ,
[0008]
[Equation 3]
| Vthn | = | Vthp |
[0009]
[Expression 4]
Vin-Vip = 2Vthn
[0010]
In order to satisfy both equations, a B-class bias point is applied to the NMOS transistor Qnα and the PMOS transistor Qpβ on the output side, whereby the transistors Qnα and Qpβ are not turned on at the same time. When the output signal voltage Vo at the output terminal To becomes the power supply voltage Vdd, only the NMOS transistor Qnα is turned on, and when the output signal voltage Vo becomes the ground voltage, only the MMOS transistor Qpβ is turned on.
[0011]
[Problems to be solved by the invention]
The conventional power amplifier of FIG. 7 performs the class B operation and has an advantage that wasteful power consumption is small, but has a disadvantage that the amplitude of the output signal voltage is narrow. That is, since the gate input voltage Vin of the NMOS transistor Qnα can only rise to Vdd at most, the output voltage Vo can only rise to Vdd−Vthn, and Vip can only drop to the ground voltage, so the output voltage Vo can reach Vthp. It can only go down. For this reason, the output amplitude is
[0012]
[Equation 5]
Vdd- | Vthn |-| Vthp |
It will be considerably smaller.
[0013]
In view of this point, the present invention intends to propose a power amplifier using a MOS transistor capable of reducing the invalid power consumption and taking the output amplitude up to the power supply voltage.
[0014]
[Means for Solving the Problems]
A power amplifier according to the present invention is connected to a source ground, a common output terminal is derived from each drain, and a first PMOS transistor and a first NMOS transistor connected in series between a power source of Vdd and the ground, A diode-connected second PMOS transistor connected to form a current mirror circuit to the first PMOS transistor and a diode connection connected to form a current mirror circuit to the first NMOS transistor A second NMOS transistor, a third NMOS transistor Q connected to the source ground with respect to the second PMOS transistor, a third PMOS transistor connected to the source ground with respect to the second NMOS transistor, Three NMOS transistors and a third PMOS transistor The third NMOS transistor having a constant current equal to the current flowing between the drain and ground of the third NMOS transistor when the voltage applied to the common input terminal from each gate of the register is equal to the operating point voltage. When the voltage applied to the common input terminal from the gates of the first constant current source, the third NMOS transistor and the third PMOS transistor connected to each other is equal to the operating point voltage, the third PMOS transistor And a second constant current source connected to the third PMOS transistor having a constant current equal to the current flowing between the drain of the transistor and the ground.
[0015]
According to the power amplifier of the present invention, when the voltage applied to the common input terminal from the gates of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage, the third NMOS transistor A first constant current source connected to the third NMOS transistor having a constant current equal to a current flowing between the drain and the ground, and a common input from the gates of the third NMOS transistor and the third PMOS transistor When the voltage applied to the terminal is equal to the operating point voltage, the second constant connected to the third PMOS transistor has a constant current equal to the current flowing between the drain of the third PMOS transistor and ground. The power source voltage amplitude can be reduced by reducing the power consumption.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
The power amplifier of the present invention is connected to a source ground, a common output terminal is derived from each drain, and a first PMOS transistor and a first NMOS transistor connected in series between a power source of Vdd and the ground, A diode-connected second PMOS transistor connected to form a current mirror circuit to the first PMOS transistor and a diode connection connected to form a current mirror circuit to the first NMOS transistor A second NMOS transistor, a third NMOS transistor Q connected to the source ground with respect to the second PMOS transistor, a third PMOS transistor connected to the source ground with respect to the second NMOS transistor, 3 NMOS transistor and 3rd PMOS transistor The third NMOS transistor having a constant current equal to the current flowing between the drain of the third NMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the transistor is equal to the operating point voltage. When the voltage applied to the common input terminal from the gates of the first constant current source, the third NMOS transistor and the third PMOS transistor connected to each other is equal to the operating point voltage, the third PMOS transistor A second constant current source connected to the third PMOS transistor having a constant current equal to the current flowing between the drain of the transistor and ground.
[0017]
The power amplifier according to the present invention includes a third constant current source that is connected between the gate of the first PMOS transistor and the ground and flows an idling current, and a gate of the first NMOS transistor and a voltage source whose voltage is Vdd. And a fourth constant current source that supplies an idling current can be added.
[0018]
The power amplifier of the present invention includes a ramp signal generation circuit, a comparison circuit that compares the ramp signal voltage from the ramp signal generation circuit and the drain voltage of the first PMOS transistor, and a comparison output of the comparison circuit. And a control MOS transistor for controlling the gate voltage of the first PMOS transistor, a start-up circuit configured to apply negative feedback from the drain to the gate of the first PMOS transistor, and a common output terminal. A speaker can be connected.
[0019]
For these power amplifiers of the present invention, a differential amplifier composed of a MOS transistor having inverting and non-inverting input terminals is provided, and its output terminal is connected to the common input terminal and between the inverting input terminal and the common output terminal. A negative feedback circuit can be provided.
[0020]
A pair of the power amplifiers of the present invention described above are provided to supply normal and reverse phase input signals to the first and second power amplifiers, and the output sides of the first and second power amplifiers are connected to both ends of the speaker. Thus, a power amplifying device can be obtained. The above-described various modifications can be made to the first and second power amplifiers.
[0021]
In addition, the power amplifier of the present invention described above, a differential amplifier comprising MOS transistors having inverting and non-inverting input terminals and having an output terminal connected to the common input terminal of the power amplifier, and a common output of the power amplifier are different from each other. A regulator can be constituted by a feedback circuit connected between the inverting input terminal of the dynamic amplifier.
[0022]
〔Example〕
Hereinafter, a configuration of the power amplifier of the embodiment of the present invention, that is, the output stage 2 will be described with reference to FIG. 1A. The PMOS transistor Qp2 and the NMOS transistor Qn3 are connected to the source ground. That is, the source of the PMOS transistor Qp2 is connected to the power supply of the voltage Vdd, the source of the NMOS transistor Qn3 is grounded, the drains of both the transistors Qp2 and Qn3 are connected in common, and the output terminal To from which the output signal voltage Vo is output. Is derived. Both ends of the speaker (not shown) can be connected between the output terminal To and the ground.
[0023]
A diode-connected PMOS transistor Qp1 that forms a current mirror circuit with the PMOS transistor Qp2 is provided, the source of the PMOS transistor Qp1 is connected to a power supply having a voltage of Vdd, and the gate thereof is connected to the gate of the PMOS transistor Qp2. The drain of the PMOS transistor Qp1 is connected to its gate, and its gate is grounded through a constant current source IK3 whose constant current is Iip. The drain of the PMOS transistor Qp1 is connected to the drain of the NMOS transistor Qn1, and the source of the NMOS transistor Qn1 is grounded. The drain of the PMOS transistor Qp1 is connected to a power source having a voltage of Vdd through a constant current source IK1 having a constant current of Isp.
[0024]
A diode-connected NMOS transistor Qn2 that forms a current mirror circuit with the NMOS transistor Qn3 is provided, the source of the NMOS transistor Qn2 is grounded, and the gate thereof is connected to the gate of the NMOS transistor Qn3. The drain of the NMOS transistor Qn2 is connected to the gate thereof, and the gate thereof is connected to a power source having a voltage of Vdd through a constant current source IK4 having a constant current of Iin. The drain of the NMOS transistor Qn2 is connected to the drain of the PMOS transistor Qp3, and the source of the PMOS transistor Qp3 is connected to the power supply whose voltage is Vdd. The drain of the NMOS transistor Qn2 is grounded through a constant current source IK2 having a constant current Isn.
[0025]
The gates of the NMOS transistor Qn1 and the PMOS transistor Qp3 are connected in common, and an input terminal Ti to which the input signal voltage Vs is supplied is derived from the connection point.
[0026]
Next, the operation of the power amplifier 2 in the output stage 2 will be described. The operating point voltage V of the input signal voltage Vs supplied to the input terminal Ti. _SO Is Vdd / 2, for example, and this is input, the operating voltage Vdd / 2 is applied to the gate of the NMOS transistor Qn1, and a corresponding current flows between the drain and source accordingly. If the constant current Isp of the constant current source IK1 is the same as the current flowing between the drain and source of the NMOS transistor Qn1, no current flows between the source and drain of the PMOS transistor Qp1, and at the same time, the PMOS transistor Qp1 At the same time, no current flows between the source and drain of the PMOS transistor Qp2 constituting the current mirror circuit.
[0027]
Similarly, the operating point voltage VS of the input signal voltage Vs supplied to the input terminal Ti. _SO Is, for example, Vdd / 2, and this is input, the operating voltage Vdd / 2 is applied to the gate of the PMOS transistor Qp3, and a corresponding current flows between the source and drain accordingly. . If the constant current Isn of the constant current source IK2 is the same as the current flowing between the source and drain of the PMOS transistor Qp3, no current flows between the drain and source of the NMOS transistor Qn2, and at the same time, the NMOS transistor Qn2 At the same time, no current flows between the drain and source of the NMOS transistor Qn3 constituting the current mirror circuit.
[0028]
Assume that the input signal voltage Vs has increased by a minute voltage ΔV from Vdd / 2 from the above state. Since the source-drain current of the PMOS transistor Qp3 is smaller than the above-described current, the source-drain current of the NMOS transistors Qn2, Qn3 remains zero.
[0029]
Further, when the input signal voltage Vs rises from Vdd / 2 by a minute voltage ΔV, the current between the drain and source of the NMOS transistor Qn1 becomes larger than the above-described current, so that the increase in current flows to the PMOS transistor Qp1, The same current also flows through the PMOS transistor Qp2.
[0030]
Contrary to the above, it is assumed that the input signal voltage Vs drops by a minute voltage ΔV from Vdd / 2. Since the drain-source current of the NMOS transistor Qn1 is smaller than the above-described current, the source-drain currents of the PMOS transistors Qp1, Qp2 remain zero.
[0031]
Further, when the input signal voltage Vs drops from Vdd / 2 by a minute voltage ΔV, the current between the source and drain of the PMOS transistor Qp3 becomes larger than the above-described current, so that the increase in current flows to the NMOS transistor Qn2. The same current also flows through the NMOS transistor Qn3.
[0032]
Next, the constant current sources IK3 and IK4 will be described. Since the slope of the change in current when the current starts to flow between the source and drain of the PMOS transistor Qp2 and between the drain and source of the NMOS transistor Qn3 is gentle, according to the change in the input signal voltage Vs input to the input terminal Ti. The PMOS transistor Qp2 and the NMOS transistor Qn3 are repeatedly turned on and off, and the output signal voltage Vo at the output terminal To is distorted.
[0033]
Therefore, constant current sources IK3 and IK4 are connected between the gate of the PMOS transistor Qp2 and the ground, and between the power supply having a voltage of Vdd and the gate of the NMOS transistor Qn3, respectively, and predetermined idling currents IiP and Iin are caused to flow from the outside, respectively. Thus, the slope of the change in current when the current starts to flow between the source and drain of the PMOS transistor Qp2 and between the drain and source of the NMOS transistor Qn3 is made steep.
[0034]
Thus, since the slope of the change in current when the current begins to flow between the source and drain of the PMOS transistor Qp2 and between the drain and source of the NMOS transistor Qn3, the change in the input signal voltage Vs input to the input terminal Ti is reduced. Accordingly, there is no possibility that the PMOS transistor Qp2 and the NMOS transistor Qn3 are repeatedly turned on and off, so that the output signal voltage Vo at the output terminal To is not distorted.
[0035]
Next, the configuration of the input stage 1 will be described. The input stage 1 is composed of a differential amplifier. The sources of the differential NMOS transistors Qna and Qnb are grounded through a constant current source IK having a constant current Ik, and input terminals Ti + to which positive-phase and negative-phase input signal voltages Vi + and Vi− are respectively supplied from the respective gates. , Ti- is derived. Qpa and Qpb are PMOS transistors constituting a current mirror circuit, and constitute the loads of the NMOS transistors Qna and Qnb, respectively. The gate of the PMOS transistor Qpa is connected to the drain thereof, the drain thereof is connected to the drain of the NMOS transistor Qna, and the source of the PMOS transistor Qpa is connected to a power source having a voltage of Vdd. The drain of the PMOS transistor Qpb is connected to the drain of the NMOS transistor Qnb, the gate of the PMOS transistor Qpb is connected to the gate of the PMOS transistor Qpa, and the source of the PMOS transistor Qpb is connected to the power supply whose voltage is Vdd. The input terminal Ti is derived from the drain of the NMOS transistor Qnb.
[0036]
As shown in FIG. 1B, the power amplifier composed of the input stage 1 and the output stage 2 in FIG. 1A is denoted by reference numeral 3, and a negative feedback circuit is added to the power amplifier 3, thereby providing an input signal at the input terminal Ti. Operating point voltage V of voltage Vs _SO (For example, Vdd / 2) can be stably maintained. That is, the input terminal T1 is connected to the inverting input terminal Ti− of the power amplifier 3 through the resistor Ra having a resistance value r, and the resistance value is r between the output terminal To and the inverting input terminal Ti− of the power amplifier 3. The resistor Rb is connected. The output terminal T2 is derived from the output terminal To of the power amplifier 3. Although not shown, the non-inverting input terminal Ti + of the power amplifier 3 is connected to an AC grounding point and given a predetermined reference voltage.
[0037]
Next, an embodiment in which a startup circuit 4 is added to the power amplifier of the output stage 2 in the embodiment of FIG. 1 will be described with reference to FIG. In FIG. 2, parts corresponding to those in FIG. The configurations of the input stage 1 and the output stage 2 are the same as those in FIG. A ramp signal voltage from the ramp signal generation circuit 5 is supplied to a non-inverting input terminal of an operational amplifier (OP amplifier) 6, and a drain voltage of the PMOS transistor Qp 2 is supplied to an inverting input terminal of the operational amplifier 6. The output terminal of the operational amplifier 6 is connected to the gate of the PMOS transistor Qs1, its source is connected to the power supply having a voltage of Vdd, and its drain is connected to the gate of the PMOS transistor Qp2. As a result, the PMOS transistor Qp2 is controlled so that the ramp signal voltage from the ramp signal generation circuit 5 and the output signal voltage Vo at the output terminal To match.
[0038]
Next, the operation of the power amplifier of the embodiment of FIG. 2 will be described with reference to FIG. In the standby state (when the power amplifier is not used), the output signal voltage Vo is 0 (V). When the standby state is canceled (when the use of the power amplifier is started), the output signal voltage Vo is Reference voltage V which is an AC grounding point voltage applied to the non-inverting input terminal _G become. When the ramp signal voltage is 0 (V), the PMOS transistor QQs1 is turned on by the output signal voltage from the operational amplifier 6, the voltage Vip of the gate of the PMOS transistor Qp2 is brought close to the power supply voltage Vdd, and the PMOS transistor Qp2 Turn off. If the feedback as shown in FIG. 1B is applied to the power amplifier 3 composed of the input stage 1 and the output stage 2 in FIG. 2, the input signal voltage Vs rises and the PMOS transistor Qp2 is turned on. To do. The PMOS transistor Qs1 has a greater force for controlling the voltage Vip of the PMOS transistor Qp2 by adjusting the drive capability. Therefore, the PMOS transistor Qp2 remains off. In this way, feedback of the startup circuit 4 is established, and the output signal voltage Vo can be set to 0 (V).
[0039]
When the ramp signal voltage rises, normal operation is performed until the output signal voltage Vo reaches the ramp signal voltage. When the ramp signal voltage matches the output signal voltage Vo, the feedback of the startup circuit 4 is effective. Demonstrate. In this way, while the output signal voltage Vo matches the ramp signal voltage, the reference voltage V _G Since it cannot be controlled by the PMOS transistor Qs1 beyond that, the start-up circuit 4 is not provided. 3a shows the waveform of the output signal voltage Vo when the start-up circuit 4 is not provided, b shows the waveform of the output signal voltage Vo when the start-up circuit 4 is provided, and c shows the ramp wave signal generation circuit. The ramp wave signal voltage from 5 is shown.
[0040]
According to the embodiment of FIG. 2, when a speaker is connected to this power amplifier, when the power amplifier is released from the standby state and the standby state is released, the output signal voltage Vo is Before reaching the operating point voltage, utterance is started from the speaker based on the input signal voltage Vs. However, when the above-described startup circuit 4 is provided, the sound of the speaker is initially small and then gradually increases. become.
[0041]
FIG. 4 shows an embodiment in which a speaker is connected to the above-mentioned power amplifier by BTL (balanced torans fomerless). Reference numerals 10A and 10B denote the power amplifiers in FIG. 1B, and a speaker 12 is connected between the output terminals 11A and 11B of the power amplifiers 10A and 10B. The input signal from the input terminal 8 is inverted through the inverting amplifier 9, supplied to the input side of the power amplifier 10A, and directly supplied to the input side of the power amplifier 10B. The inverting amplifier 9 is formed by connecting a resistor 9a to the inverting input terminal side of the differential amplifier 9c and connecting a resistor 9b between the output terminal and the inverting input terminal thereof. Although not shown, the non-inverting input terminal of the differential amplifier 9c is connected to a reference potential point that is an AC grounding point.
[0042]
In the embodiment of FIG. 4, the output voltage of the output terminal 11B of the power amplifier 10B is the waveform of the solid line b in FIG. 3, and the output voltage of the output terminal 11A of the power amplifier 10A is the waveform of the solid line b of FIG. Then, the waveform of the voltage across the speaker 12 is as shown in FIG. 5B. From the waveform of FIG. 5B, it can be seen that the distortion is large when the output level is small, and the distortion gradually decreases as the output level increases.
[0043]
The power amplifiers of FIGS. 1 and 2 have high efficiency and a wide output range of the power supply voltage, and therefore can be applied to a regulator. An example of the regulator will be described with reference to FIG. The reference voltage from the reference voltage source 14 is supplied to the non-inverting input terminal Ti + of the power amplifier 3 composed of the input stage 1 and the output stage 2 in FIG. 1 and FIG. The output voltage is supplied to a resistor voltage divider composed of a series circuit of resistors 15 and 16, and the divided voltage at the connection midpoint of the resistors 15 and 16 is supplied to the inverting input terminal Ti− of the power amplifier 3, Configure the regulator.
[0044]
【The invention's effect】
According to the first aspect of the present invention described above, the first PMOS transistor connected to the source ground, the common output terminal is derived from the respective drains, and the voltage is connected in series between the power source of Vdd and the ground. A diode-connected second PMOS transistor connected to form a current mirror circuit to the NMOS transistor and the first PMOS transistor, and a current mirror circuit connected to the first NMOS transistor Diode-connected second NMOS transistor, third NMOS transistor connected to source ground with respect to the second PMOS transistor, and third PMOS transistor connected to source ground with respect to the second NMOS transistor And a third NMOS transistor and a third PMOS transistor The third NMOS transistor having a constant current equal to the current flowing between the drain and ground of the third NMOS transistor when the voltage applied to the common input terminal from each gate of the transistor is equal to the operating point voltage. When the voltage applied to the common input terminal from the gates of the first constant current source, the third NMOS transistor and the third PMOS transistor connected to each other is equal to the operating point voltage, the third PMOS transistor A second constant current source connected to the third PMOS transistor having a constant current equal to the current flowing between the drain of the transistor and ground, thereby reducing the power consumption and reducing the output amplitude A power amplifier using a MOS transistor capable of taking voltage can be obtained.
[0045]
According to the second aspect of the present invention, in the power amplifier according to the first aspect of the present invention, the third constant current source for flowing an idling current connected between the gate of the first PMOS transistor and the ground, and the first NMOS In addition to the effect of the first aspect of the present invention, the first PMOS transistor has the gate of the transistor and the fourth constant current source for flowing an idling current connected between the voltage sources of Vdd. Since the slope of the change in current when the current begins to flow between the source and the drain and between the drain and the source of the first NMOS transistor becomes steep, the first PMOS transistor and the first PMOS transistor Therefore, it is possible to obtain a power amplifier in which the output signal voltage is not distorted.
[0046]
According to the third aspect of the present invention, in the power amplifier according to the first aspect of the present invention, a differential amplifier composed of a MOS transistor having inverting and non-inverting input terminals is provided, and its output terminal is connected to the common input terminal and inverted. Since the negative feedback circuit is provided between the input terminal and the common output terminal, in addition to the effect of the first aspect of the present invention, a power amplifier capable of stably holding the operating point voltage of the input signal voltage can be obtained.
[0047]
According to the fourth aspect of the present invention, in the power amplifier according to the first aspect of the present invention, the ramp wave signal generation circuit is compared with the ramp wave signal voltage from the ramp wave signal generation circuit and the drain voltage of the first PMOS transistor. A comparison circuit and a control MOS transistor for controlling the gate voltage of the first PMOS transistor based on the comparison output of the comparison circuit are provided, and negative feedback is applied from the drain to the gate of the first PMOS transistor. Since a startup circuit is provided and a speaker is connected to the common output terminal, in addition to the effect of the first aspect of the present invention, when the power amplifier is released from the standby state, the sound of the speaker is It is possible to obtain a power amplifier that can first become small and then gradually increase.
[0048]
According to the fifth aspect of the present invention, the first PMOS transistor and the first NMOS transistor are connected to the source ground, the common output terminal is derived from each drain, and the voltage is connected in series between the power source of Vdd and the ground. And a diode-connected second PMOS transistor connected to form a current mirror circuit with respect to the first PMOS transistor and a first NMOS transistor connected to form a current mirror circuit. A diode-connected second NMOS transistor; a third NMOS transistor connected to source ground with respect to the second PMOS transistor; a third PMOS transistor connected to source ground with respect to the second NMOS transistor; Third NMOS transistor and third PMOS transistor The third NMOS transistor having a constant current equal to the current flowing between the drain of the third NMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor is equal to the operating point voltage. When the voltage applied to the common input terminal from the gates of the connected first constant current source, the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage, the third PMOS transistor A second constant current source connected to the third PMOS transistor, having a constant current equal to the current flowing between the drain and the ground, and a differential amplifier comprising a MOS transistor having inverting and non-inverting input terminals And connecting the output terminal of the differential amplifier to the common input terminal and negative feedback between the inverting input terminal and the common output terminal First and second power amplifiers having a path are provided, and positive and negative phase input signals are supplied to the first and second power amplifiers, and output sides of the first and second power amplifiers Is connected to both ends of the speaker, so that invalid power consumption can be reduced, the output amplitude can be taken up to the power supply voltage, the operating point voltage of the input signal voltage can be kept stable, and the speaker can be A power amplifying device that can be driven by BTL connection can be obtained.
[0049]
According to the sixth aspect of the present invention, in the power amplifying device according to the fifth aspect of the present invention, the first and second power amplifiers pass an idling current connected between the gate of the first PMOS transistor and the ground. 3 and a fourth constant current source for supplying an idling current, which is connected between the gate of the first NMOS transistor and the voltage source having the above-mentioned voltage Vdd, is provided. In addition to the effect, since the slope of the change in current when the current starts to flow between the source and drain of the first PMOS transistor and between the drain and source of the first NMOS transistor becomes steep, the change in the input signal voltage Accordingly, there is no possibility that the first PMOS transistor and the first NMOS transistor are repeatedly turned on and off, and thus the power increase without causing the output signal voltage to be distorted. It can be obtained device.
[0050]
According to the seventh aspect of the present invention, in the power amplifying device of the fifth aspect of the present invention, the first and second power amplifiers are provided with differential amplifiers comprising MOS transistors having inverting and non-inverting input terminals, and the difference Since the output terminal of the dynamic amplifier is connected to the common input terminal and a negative feedback circuit is provided between the inverting input terminal and the common output terminal, the operating point voltage of the input signal voltage is set to the effect of the fifth aspect of the present invention. A power amplifying device that can be stably maintained can be obtained.
[0051]
According to the eighth aspect of the present invention, in the power amplifying device of the fifth aspect of the present invention, the first and second power amplifiers include a ramp signal generation circuit, a ramp signal voltage from the ramp signal generation circuit, and A comparison circuit that compares the drain voltage of the first PMOS transistor, and a control MOS transistor that controls the gate voltage of the first PMOS transistor based on the comparison output of the comparison circuit. Since the start-up circuit in which negative feedback is applied from the drain to the gate is provided, in addition to the effect of the fifth aspect of the present invention, when the first and second power amplifiers are released from the standby state. Thus, it is possible to obtain a power amplifying device in which the sound of the speaker is initially small and then gradually increases.
[0052]
According to the ninth aspect of the present invention, the first PMOS transistor and the first NMOS transistor are connected to the source ground, the common output terminal is derived from each drain, and the voltage is connected in series between the power supply of Vdd and the ground. And a diode-connected second PMOS transistor connected to form a current mirror circuit with respect to the first PMOS transistor and a first NMOS transistor connected to form a current mirror circuit. A diode-connected second NMOS transistor; a third NMOS transistor connected to source ground with respect to the second PMOS transistor; a third PMOS transistor connected to source ground with respect to the second NMOS transistor; Third NMOS transistor and third PMOS transistor The third NMOS transistor having a constant current equal to the current flowing between the drain of the third NMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor is equal to the operating point voltage. When the voltage applied to the common input terminal from the gates of the connected first constant current source, the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage, the third PMOS transistor A power amplifier having a constant current equal to the current flowing between the drain and ground of the first PMOS transistor and connected to the third PMOS transistor, an inverting and non-inverting input terminal, and an output terminal A differential amplifier composed of MOS transistors connected to a common input terminal of the power amplifier, a common output of the power amplifier and a differential amplifier; Because it has a feedback circuit connected between the inverting input terminal, it is possible to obtain a small regulator power consumption despite using MOS transistors.
[Brief description of the drawings]
FIG. 1A is a circuit diagram showing a power amplifier according to an embodiment of the present invention.
B is a circuit diagram showing a power amplifier according to another embodiment of the present invention.
FIG. 2 is a circuit diagram showing a power amplifier according to still another embodiment of the present invention.
FIG. 3 is a waveform diagram for explaining the operation of the embodiment of FIG. 2;
FIG. 4 is a circuit diagram showing a power amplifying device according to still another embodiment of the present invention.
FIG. 5 is a waveform diagram for explaining the operation of the embodiment of FIG. 5;
FIG. 6 is a circuit diagram showing a regulator according to an embodiment of the present invention.
FIG. 7 is a circuit diagram showing a conventional power amplifier.
[Explanation of symbols]
1 input stage, 2 output stage, Qp1, Qp2, Qp3, Qpa, Qpb PMOS transistor, Qn1, Qn2, Qn3, Qna, Qnb NMOS transistor, IK, IK1, IK2, IK3, IK4 constant current source.

Claims

A first PMOS transistor and a first NMOS transistor connected to the source ground, a common output terminal is derived from each drain, and the voltage is connected in series between the power supply of Vdd and the ground;
A diode-connected second PMOS transistor connected to form a current mirror circuit with respect to the first PMOS transistor;
A diode-connected second NMOS transistor connected to form a current mirror circuit with respect to the first NMOS transistor;
A third NMOS transistor connected to source ground with respect to the second PMOS transistor;
A third PMOS transistor connected to the source ground with respect to the second NMOS transistor;
A current flowing between the drain of the third NMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage; A first constant current source connected to the third NMOS transistor having an equal constant current;
A current flowing between the drain of the third PMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage And a second constant current source connected to the third PMOS transistor having a constant current equal to.

The power amplifier according to claim 1, wherein
A third constant current source connected between the gate of the first PMOS transistor and the ground for flowing an idling current;
A power amplifier comprising: a gate of the first NMOS transistor; and a fourth constant current source for flowing an idling current connected between a voltage source of Vdd.

The power amplifier according to claim 1, wherein
A differential amplifier composed of a MOS transistor having inverting and non-inverting input terminals is provided, and an output terminal of the differential amplifier is connected to the common input terminal, and a negative feedback circuit is provided between the inverting input terminal and the common output terminal. A power amplifier characterized by that.

The power amplifier according to claim 1, wherein
A ramp signal generation circuit;
A comparison circuit for comparing the ramp signal voltage from the ramp signal generator and the drain voltage of the first PMOS transistor;
A control MOS transistor for controlling the gate voltage of the first PMOS transistor based on the comparison output of the comparison circuit, and negative feedback from the drain of the first PMOS transistor to the gate of the first PMOS transistor. In addition to providing a startup circuit that can be
A power amplifier comprising a speaker connected to the common output terminal.

A first PMOS transistor and a first NMOS transistor connected to the source ground, a common output terminal is derived from each drain, and the voltage is connected in series between the power supply of Vdd and the ground;
A diode-connected second PMOS transistor connected to form a current mirror circuit with respect to the first PMOS transistor;
A diode-connected second NMOS transistor connected to form a current mirror circuit with respect to the first NMOS transistor;
A third NMOS transistor connected to source ground with respect to the second PMOS transistor;
A third PMOS transistor connected to the source ground with respect to the second NMOS transistor;
A current flowing between the drain of the third NMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage; A first constant current source connected to the third NMOS transistor having an equal constant current;
A current flowing between the drain of the third PMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage A second constant current source connected to the third PMOS transistor having a constant current equal to
A differential amplifier composed of a MOS transistor having inverting and non-inverting input terminals,
Connecting the output terminal of the differential amplifier to the common input terminal, and providing first and second power amplifiers provided with a negative feedback circuit between the inverting input terminal and the common output terminal,
The first and second power amplifiers are supplied with positive and negative phase input signals, and the output sides of the first and second power amplifiers are connected to both ends of a speaker. Power amplification device.

The power amplifying device according to claim 5, wherein
In the first and second power amplifiers,
A third constant current source connected between the gate of the first PMOS transistor and the ground for flowing an idling current;
A power amplifying apparatus comprising: a fourth constant current source for flowing an idling current, connected between a gate of the first NMOS transistor and a voltage source having the voltage of Vdd.

The power amplifying device according to claim 5, wherein
In the first and second power amplifiers,
A ramp signal generation circuit;
A comparison circuit for comparing the ramp signal voltage from the ramp signal generator and the drain voltage of the first PMOS transistor;
A control MOS transistor for controlling the gate voltage of the first PMOS transistor based on the comparison output of the comparison circuit, and negative feedback from the drain of the first PMOS transistor to the gate of the first PMOS transistor. A power amplifying apparatus characterized by comprising a start-up circuit adapted to be applied.

A first PMOS transistor and a first NMOS transistor connected to the source ground, a common output terminal is derived from each drain, and the voltage is connected in series between the power supply of Vdd and the ground;
A diode-connected second PMOS transistor connected to form a current mirror circuit with respect to the first PMOS transistor;
A diode-connected second NMOS transistor connected to form a current mirror circuit with respect to the first NMOS transistor;
A third NMOS transistor connected to source ground with respect to the second PMOS transistor;
A third PMOS transistor connected to the source ground with respect to the second NMOS transistor;
A current flowing between the drain of the third NMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage; A first constant current source connected to the third NMOS transistor having an equal constant current;
A current flowing between the drain of the third PMOS transistor and the ground when the voltage applied to the common input terminal from each gate of the third NMOS transistor and the third PMOS transistor is equal to the operating point voltage A power amplifier having a constant current equal to and a second constant current source connected to the third PMOS transistor;
A differential amplifier comprising a MOS transistor having an inverting and non-inverting input terminal and an output terminal connected to the common input terminal of the power amplifier;
A regulator having a feedback circuit connected between a common output terminal of the power amplifier and an inverting input terminal of the differential amplifier.