JP3795378B2

JP3795378B2 - Control and monitoring signal transmission system

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Publication number: JP3795378B2
Application number: JP2001346269A
Authority: JP
Inventors: 善胤斎藤; 憲治錦戸; 一夫井谷; 英樹帰山; 安森
Original assignee: 株式会社エニイワイヤ
Priority date: 2001-11-12
Filing date: 2001-11-12
Publication date: 2006-07-12
Anticipated expiration: 2021-11-12
Also published as: JP2003152748A

Description

【０００１】
【発明の属する技術分野】
本発明は、制御・監視信号伝送システムに関し、特に、制御部からの並列な制御信号を直列信号に変換して伝送して離れた位置にある機器の被制御部側で直・並列変換して機器を駆動し、機器の状態を検出するセンサ部の監視信号を並・直列変換して制御部側に伝送して直・並列変換を行って制御部へ供給し、クロック信号に前記制御信号を重畳し、更にこれらに前記監視信号をも重畳する制御・監視信号伝送システムに関する。
【０００２】
【従来の技術】
シーケンスコントローラ、プログラマブルコントローラ、コンピュータなどの制御部から制御信号を送信して離れた位置にある多数の被制御機器（例えば、モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等）を駆動制御するとともに各機器の状態を検出するセンサ部（リードスイッチ、マイクロスイッチ、押釦スイッチなどのオン、オフの状態）からの監視信号を伝送して制御部に供給することは広く自動制御の技術分野において用いられている。
【０００３】
そのような技術において、制御部と被制御部の間および、制御部とセンサ部の相互の接続のために従来は電源線、制御信号線、アース線等の複数の線を用いて配線したため、近年の被制御装置の小型化に伴って機器の高密度な配置を行う上で配線作業が困難になり、配線スペースが少なくなり、コストがかかるという問題があった。
【０００４】
この問題を解決するための方式として、「信号の直並列変換方式」（特願昭６２−２２９９７８号）および「並列のセンサ信号の直列伝送システム」（特願昭６２−２４７２４５号）の２つの発明がある。これらの方式によれば、電源を含むクロック信号の線路に、各クロック対応に１つ（１ビット）の制御信号（またはセンサ信号）を重畳することができるので、制御装置と被制御装置の間の伝送システムや、制御装置とセンサ装置の間の伝送システムの配線が少ない線路により実現することができた。
【０００５】
更に、「制御・監視信号伝送方式」（特願平１−１４０８２６号）の発明によれば、親局に入力ユニットと出力ユニットを接続し、親局から電源に重畳したクロック信号を共通のデータ信号線に出力することにより制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を、簡易な構成で実現することができた。即ち、少ない線路により構成することができ配線のコストが安価となり、ユニットの接続配置を簡単にすることができ、各ユニットに対するアドレスの割り付けを任意に行うことができ、従って、ユニットの追加、削除を必要な位置で自由に行うことができた。
【０００６】
【発明が解決しようとする課題】
上記した従来の構成によれば、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができた。しかし、制御部から被制御部への信号（以下、制御信号）とセンサ部から制御部への信号（以下、監視信号）とが、共通のデータ信号線に出力されるため、これらを同時に伝送することはできなかった。即ち、制御信号と監視信号とは、相互に排他的にしか伝送することができず、同時に双方向に伝送することはできなかった。従って、共通のデータ信号線における伝送の時間として、制御信号を伝送する期間と監視信号を伝送する期間とを別々に設ける必要があった。
【０００７】
また、制御信号及び監視信号は、実際には、短い周期（高速又はリアルタイム）で伝送すべき伝送信号（以下、高速データ）と長い周期（低速）での伝送で十分な伝送信号（以下、低速データ）との２種類に大別される。高速データとしては、例えば被制御部におけるアクチュエータへの制御信号（出力信号）や入力センサからの入力信号がある。即ち、本来の入出力信号（Ｉ／Ｏデータ）である。低速データとしては、例えば被制御部における各種の制御値又は測定値を示すアナログ信号（情報信号）を伝送のためにデジタル信号に変換した信号がある。即ち、情報信号（キャラクタデータ）である。上記した従来の構成によれば、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができた。しかし、高速データの伝送の間に、一定の割合でどうしても低速データを挿入せざるを得なかった（後述の図２（Ｂ）参照）。即ち、高速データと低速データとが混在することになり、伝送のサイクルタイムが大幅に長くならざるを得なかった。換言すれば、短い周期で伝送すべき高速データの伝送の速度（周期）が不十分なものであった。また、高速データ及び低速データの伝送のサイクルも、各々、別個に定める必要がある。
【０００８】
本発明は、クロック信号に第１及び第２の制御信号と第１及び第２の監視信号とを重畳し、一方を高速データの伝送に用い他方を低速データの伝送に用いると共にその伝送のサイクルを適切に定めた制御・監視信号伝送システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の制御・監視信号伝送システムは、制御部と、各々が被制御部及び被制御部を監視するセンサ部を含む複数の被制御装置とからなり、複数の被制御装置に共通のデータ信号線を介して制御部からの制御信号を被制御部に伝送しかつセンサ部からの監視信号を制御部に伝送する。また、制御部及びデータ信号線に接続される親局と、複数の被制御装置に対応して設けられデータ信号線及び対応する被制御装置に接続される複数の子局とを備える。そして、親局と複数の子局との間において、短い伝送周期の第１制御データ信号及び第１監視データ信号を複数のクロックで定まる高速データリフレッシュタイム毎に更新してデータ信号線上を相互に伝送し、長い伝送周期の第２制御データ信号及び第２監視データ信号を前記高速データリフレッシュタイムよりも長い期間からなる低速データリフレッシュタイム毎に更新してデータ信号線上を相互に伝送する。親局が、クロックに同期した所定のタイミング信号を発生するためのタイミング発生手段と、親局出力部と、親局入力部と、制御データ信号発生手段とを備える。親局出力部は、タイミング信号の制御下で、制御部から入力される第１制御データ信号及び第２制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。親局入力部は、タイミング信号の制御下で、データ信号線を伝送される直列のパルス状電圧信号に重畳された第１監視データ信号及び第２監御データ信号の各データの値を抽出して、これらを監視信号に変換し、制御部に入力する。制御データ信号発生手段は、低速データリフレッシュタイムの先頭を定める長スタート信号と、長スタート信号の発生される以外の高速データリフレッシュタイムの先頭を定める短スタート信号とを発生する。複数の子局は第１の子局及び第２の子局の２種類からなる。第１の子局は、タイミング信号の制御下で、高速データリフレッシュタイム毎に、第１制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部に供給する子局出力部と、タイミング信号の制御下で、高速データリフレッシュタイム毎に、対応するセンサ部の値に応じて、第１監視データ信号を形成し、これを第１監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する子局入力部とを備える。第２の子局は、タイミング信号の制御下で、低速データリフレッシュタイム毎に、第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部に供給する子局出力部と、タイミング信号の制御下で、低速データリフレッシュタイム毎に、対応するセンサ部の値に応じて、第２監視データ信号を形成し、これを第２監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する子局入力部とを備える。
【００１０】
本発明の制御・監視信号伝送システムによれば、クロック信号に、第１及び第２の制御信号及び第１及び第２の監視信号を重畳することができる。従って、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができると共に、２重化した制御信号及び２重化した監視信号を共通のデータ信号線に出力し、かつ、これらを同時に双方向に伝送することができる。即ち、制御信号及び監視信号を完全２重化することができる。更に、２重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データ（第１の制御及び監視データ信号）の伝送に用い、他方を長い周期での伝送で十分な低速データ（第２の制御及び監視データ信号）の伝送に用いることができる。また、短スタート信号及び長スタート信号を形成することにより、高速データの伝送期間（高速データリフレッシュタイム）及び低速データの伝送期間（低速データリフレッシュタイム）を区別しつつ容易に定めることができる。従って、高速データの伝送の間に低速データを挿入する必要をなくし、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することができる。
【００１１】
【発明の実施の形態】
図１、図５及び図６、図７は本発明の基本構成図であり、図２乃至図４は本発明の信号伝送説明図である。
【００１２】
制御・監視信号伝送システムは、図１に示すように、制御部１０と、各々が被制御部１６及び被制御部１６を監視するセンサ部１７を含む複数の被制御装置１２とからなる。制御部１０は、例えばシーケンスコントローラ、プログラマブルコントローラ、コンピュータ等からなる。被制御部１６とセンサ部１７とを被制御装置１２という。被制御部１６は、被制御装置１２を構成する種々の部品、例えば、アクチュエータ、（ステッピング）モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等からなる。センサ部１７は、対応する被制御部１６に応じて選択され、例えば、リードスイッチ、マイクロスイッチ、押釦スイッチ等からなり、オン、オフの状態（２値信号）を出力する。
【００１３】
ここで、複数の被制御装置１２は、第１の（高速データ）被制御装置１２Ａ及び第２の（低速データ）被制御装置１２Ｂの２種類からなる。これに応じて、複数の子局１１は、第１の被制御装置１２Ａに対応する第１の（高速データ）子局１１Ａ及び第２の被制御装置１２Ｂに対応する第２の（低速データ）子局１１Ｂの２種類からなる。制御部１０において、高速データ子局１１Ａに対応して高速データ入力部１０１Ａ及び高速データ出力部１０２Ａが設けられ、低速データ子局１１Ｂに対応して低速データ入力部１０１Ｂ及び低速データ出力部１０２Ｂが設けられる。いずれも「高速」側は短い周期（高速又はリアルタイム）で伝送すべき高速データを伝送し、「低速」側は長い周期（低速）での伝送で十分な低速データを伝送する。子局１１Ａ及び１１Ｂのように符号Ａ及びＢを付加した回路は、各々、高速データ及び低速データを伝送する。子局１１のように符号Ａ等を付加しない場合は、高速データ子局１１Ａ及び低速データ子局１１Ｂの双方を指すこととする。他についても同様である。また、子局電源部２０には高速低速の区別がない。
【００１４】
制御・監視信号伝送システムは、複数の被制御装置１２に共通のデータ信号線を介して、制御部１０の出力部１０２からの制御信号を被制御部１６に伝送し、かつ、センサ部１７からの監視信号（センサ信号）を制御部１０の入力部１０１に伝送する。図１に示すように、制御部１０で入出力される制御信号及び監視信号は、複数ビットのパラレル（並列）信号である。一方、データ信号線の上を伝送される制御信号及び監視信号は、シリアル（直列）信号である。親局（主局）１３が、制御信号についての並列／直列変換を行い、監視信号についての直列／並列変換を行う。データ信号線は、第１及び第２のデータ信号線Ｄ＋及びＤ−からなる。第１のデータ信号線Ｄ＋は、後述するように、電源電圧Ｖｘの供給、クロック信号ＣＫの供給、及び、制御信号及び監視信号の双方向の同時の伝送に用いられる。第２のデータ信号線Ｄ−は、親局１３及び複数の子局１１に共通の（信号用の）グランドレベルとされる。
【００１５】
この例においては、複数の子局１１（の子局電源部２０）の各々への電源電圧Ｖｘの供給のための電力線Ｐを備える。電力線Ｐは第１及び第２の電力線Ｐ₂₄及びＰ₀からなる。第１及び第２の電力線Ｐ₂₄及びＰ₀は、各々、電源電圧Ｖｘ（＝２４Ｖ）及び複数の子局１１に共通の（電源用の）グランドレベル（＝０Ｖ）を供給し、その一端（又は両端）でローカル電源２１に接続される。電力線Ｐの構成は、例えば特願平１−１４０８２６号に示すような構成とすればよい。
【００１６】
このような信号伝送のために、図１に示すように、制御・監視信号伝送システムは親局１３と複数の子局１１とを備える。親局１３は制御部１０及びデータ信号線に接続される。複数の子局１１は、複数の被制御装置１２に対応して設けられ、任意の位置でデータ信号線に接続され、また、対応する被制御装置１２に接続される。複数の子局１１は、各々、子局出力部１４と子局入力部１５とを備える。子局出力部１４及び子局入力部１５は、各々、被制御部１６及びセンサ部１７に対応する。図１に示すように、子局入力部１５及び子局出力部１４に入出力される制御信号及び監視信号は、複数ビットのパラレル（並列）信号である。子局出力部１４が制御信号についての直列／並列変換を行い、子局入力部１５が監視信号についての並列／直列変換を行う。
【００１７】
親局１３は、図５に示すように、親局出力部１３５と親局入力部１３９とを備える。親局出力部１３５は、タイミング信号の制御下で、制御部１０から制御高速データ部１３４Ａを介して入力される第１制御データ信号及び制御低速データ部１３４Ｂを介して入力される第２制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。親局入力部１３９は、タイミング信号の制御下で、データ信号線を伝送される直列のパルス状電圧信号に重畳された第１監視データ信号及び第２監御データ信号の各データの値を抽出して、これらを監視信号に変換し、各々、監視高速データ部１３８Ａ及び監視低速データ部１３８Ｂを介して制御部１０に入力する。
【００１８】
親局１３は、発振器（ＯＳＣ）１３１、タイミング発生手段１３２、親局アドレス設定手段１３３、ワードアドレスデータ部１３１３を備える。タイミング発生手段１３２は、発振器１３１の出力する発振出力に基づいて、所定の周期のクロックＣＫに同期した所定のタイミング信号を発生する。即ち、タイミング発生手段１３２は発生したクロックＣＫに電源電圧Ｖ_Xを重畳する。このために、タイミング発生手段１３２は予め定められた一定のレベルの電源電圧Ｖｘを発生するための電源手段（図示せず）を備える。例えば、デューティ比５０％で、クロックＣＫの１周期の前半が擬似的なグランドレベル（０＋）とされ、後半が電源電圧Ｖ_Xのレベルとされる。この電源電圧を含むクロックＣＫは、原則的には、端子１３ａに出力され、第１データ信号線Ｄ＋に供給される。一方、地気レベル（ＧＮＤ）の信号は、端子１３ｂから、第２データ信号線Ｄ−に出力される。
【００１９】
タイミング発生手段１３２の出力する電源電圧を含むクロックＣＫその他の各種の制御信号は、親局出力部１３５に入力される。親局出力部１３５は、制御データ信号発生手段１３６、ラインドライバ１３７を備える。制御高速データ部１３４Ａ及び制御低速データ部１３４Ｂは、制御部１０から入力される並列の制御データ信号を保持し、これを直列のデータ列に変換して出力する。制御データ信号発生手段１３６は、制御高速データ部１３４Ａ及び制御低速データ部１３４Ｂからの直列のデータ列の各データの値を電源電圧を含むクロックＣＫに重畳する。制御データ信号発生手段１３６の出力は、出力回路であるラインドライバ１３７を介して、第１のデータ信号線Ｄ＋の上に出力される。
【００２０】
制御データ信号発生手段１３６（又はタイミング発生手段１３２）は、長スタート信号ＬＳ及び短スタート信号ＳＳを生成する。長スタート信号ＬＳは、低速データリフレッシュタイムの先頭を定め、第２制御データ信号及び第２監視データ信号の伝送を制御する制御信号（制御情報）である。短スタート信号ＳＳは、長スタート信号ＬＳの発生される以外の高速データリフレッシュタイムの先頭を定め、第１制御データ信号及び第１監視データ信号の伝送を制御する制御信号（制御情報）である。
【００２１】
ワードアドレスデータ部１３１３は、長スタート信号ＬＳ及び短スタート信号ＳＳに基づいて、ワードアドレスデータを生成し、制御部１０に入力する。即ち、ワードアドレスデータＷ０〜Ｗ７（後述する）を生成する。制御部１０はワードアドレスデータＷ０〜Ｗ７を第２監視データ信号の区別に用いる。なお、実際は、１６個のクロックをカウントする毎に＋１だけインクリメントすることにより、「０〜７」を表す３ビットのワードアドレスデータＷＡ０乃至ＷＡ２が生成され、制御部１０に入力される。カウント値は「１２８」となるとリセットされる。
【００２２】
図２（Ａ）に示すように、親局出力部１３５は、タイミング信号の制御下で、低速データ子局１１との間において、短い伝送周期（Ｔｉｏ）の第１制御データ信号及び第１監視データ信号（高速データ信号Ｉ／Ｏ）を、複数のクロックで定まる高速データリフレッシュタイムＴｉｏ毎に更新して、データ信号線上を相互に伝送する。また、親局出力部１３５は、タイミング信号の制御下で、長い伝送周期（この例では、４Ｔｉｏ）の第２制御データ信号及び第２監視データ信号（低速データ信号ＣＲ）を、高速データリフレッシュタイムＴｉｏよりも長い期間からなる低速データリフレッシュタイムＴｃｒ毎に更新して、データ信号線上を相互に伝送する。ＴｃｒはＴｉｏの整数（ｉ）倍である。この例では、ｉ＝４であるが、ｉは２、８、１６、３２等であってもよい。
【００２３】
高速データリフレッシュタイムＴｉｏは、（その１個前の短スタート信号ＳＳ又は長スタート信号ＬＳに続く）高速データ信号Ｉ／Ｏと、これに続く短スタート信号ＳＳ又は長スタート信号ＬＳ（エンド信号Ｅと考えてもよい）とからなる。即ち、Ｔｉｏは、その先頭（又は終了）を短スタート信号ＳＳ又は長スタート信号ＬＳにより定められ区別される。長スタート信号ＬＳは、短スタート信号ＳＳよりも長いので、短スタート信号ＳＳを兼ねる。低速データリフレッシュタイムＴｃｒは、（その１個前の長スタート信号ＬＳに続く）整数個の高速データリフレッシュタイムＴｉｏ（最後の１個は短スタート信号ＳＳがない）と、これに続く長スタート信号ＬＳ（エンド信号Ｅと考えてもよい）とからなる。即ち、Ｔｃｒは、その先頭（又は終了）を長スタート信号ＬＳにより定められ区別される。これらの各々の期間の終了を定めるエンド信号は不要である。
【００２４】
図３のクロック信号及びスタート信号に示すように、高速データリフレッシュタイムＴｉｏはスタート信号ＬＳ又はＳＳに続くｎ個（この例では、３２個）のクロックからなる。１個のクロックに各１個（１ビット）の第１及び第２制御信号と第１及び第２の監視信号（計４個）とが重畳されるので、１個の高速データリフレッシュタイムＴｉｏは合計で４ｎビットのデータ信号（シリアル信号）を含むことができる。
【００２５】
図３の高速データ信号に示すように、高速データ信号Ｉ／Ｏの伝送において、１個の高速データリフレッシュタイムＴｉｏはｎ（この場合は３２）ビットの出力データ（制御データ信号）及びｎビットの入力データ（監視データ信号）を含む。高速データ信号Ｉ／Ｏは、その１ビット毎に、制御信号及び監視信号としての独立した意味を有する。高速データ信号Ｉ／Ｏの伝送の周期は高速データリフレッシュタイムＴｉｏである。即ち、ある子局１４Ａへの制御信号がある高速データリフレッシュタイムＴｉｏの０ビット目（アドレス０）に出力されたとすると、当該子局１４Ａへの制御信号は常に各々の高速データリフレッシュタイムＴｉｏの０ビット目の位置に出力される。
【００２６】
図３の低速データ信号に示すように、低速データ（又はキャラクタデータ）信号ＣＲの伝送において、１個の低速データリフレッシュタイムＴｃｒは、ｉ×ｎビットの出力データ（制御信号）及びｉ×ｎビットの入力データ（監視信号）を含む。図２（Ａ）においては、ｉ＝４である。
【００２７】
低速データ信号ＣＲは、その１ビット毎には、制御信号又は監視信号としての独立した意味を有さない。即ち、例えば１２ビットの低速データ信号（及び付加された４個の制御信号）ＣＲが、１個のアナログ信号に変換されて初めて意味を持ち、かつ、１個の低速データ子局１１Ｂにおいて全て抽出されて対応する低速データ被制御装置１２Ｂに入力される。逆も同様である。低速データ信号ＣＲの伝送の周期は低速データリフレッシュタイムＴｃｒである。即ち、ある子局１４Ｂへの制御信号がある低速データリフレッシュタイムＴｃｒの０ビット目以下の複数ビットに出力されたとすると、当該子局１４Ｂへの制御信号は常に低速データリフレッシュタイムＴｃｒの０ビット目以下の複数ビットの位置に出力される。
【００２８】
以上のように、高速データ信号Ｉ／Ｏは、各々の高速データリフレッシュタイムＴｉｏ毎に更新され（リフレッシュ）され、１個のＴｉｏ（１個のリフレッシュタイム）において、クロックに同期して、３２個（３２ビット）の高速制御出力データ及び高速監視入力データが双方向に伝送される。低速データ信号ＣＲは、各々の低速データリフレッシュタイムＴｃｒ毎に更新され（リフレッシュ）され、１個のＴｃｒ（１個のサイクルタイム）において、クロックに同期して、Ｗ０〜Ｗ７の８個（これを８ワードと言うこととする）の低速制御出力データ及び低速監視入力データが双方向に伝送される。１ワードは１６ビットからなる。この例では、１個の高速データリフレッシュタイムＴｉｏにおいて、低速データ信号が２ワード単位で伝送される。
【００２９】
１サイクルタイムにおいて、３２個の高速データ子局１１Ａとの間のデータ入出力が４回繰り返される。１ビットの高速データ信号Ｉ／Ｏに対して１個のアドレス（ビットアドレス）が割り当てられる。この例では、ビットアドレスＢ０〜Ｂ３１である。従って、短スタート信号ＳＳは、３２個のクロックをカウントすることにより生成される。８個の低速データ子局１１Ｂとの間のデータ入出力が１回行なわれる。これは、１２ビットの分解能（４ビットの制御信号付き）のＡＤ（又はＤＡ）変換器の出力の８個分に相当する。１ワードの低速データ信号ＣＲに対して１個のアドレス（ワードアドレス）が割り当てられる。この例では、ワードアドレスＷ０〜Ｗ７である。従って、長スタート信号ＬＳは、１２８個のクロックをカウントすることにより生成される。短スタート信号ＳＳ及び長スタート信号ＬＳの送出の間は、クロックは送出されない（図９のクロックＣＫの波形を参照）。
【００３０】
なお、従来は、図２（Ｂ）の上段に示すように、信号Ｉ／Ｏのみの伝送を考えた場合には、そのサイクルタイムＴａを理論上は短くできた。しかし、実際には、信号Ｉ／Ｏと共に必ずキャラクタデータ（信号ＣＲ）を伝送しなければならないので、図２（Ｂ）の下段に示すように、そのサイクルタイムＴｂが長くなってしまい、結果的に、信号Ｉ／Ｏの伝送速度が低下していた。
【００３１】
図４に示すように、親局出力部１３５は、タイミング信号の制御下で、クロックの１周期毎に、制御部１０から制御高速データ部１３４Ａに入力される第１制御データ信号＃１（高速データ又は信号Ｉ／Ｏ）の各データの値に応じて所定の電源電圧のレベル以外のレベルの期間とこれに続く電源電圧Ｖｘのレベルの期間とのデューティ比を変更する（パルス幅変調する）。同様に、親局出力部１３５は、制御部１０から制御低速データ部１３４Ｂに入力される第２制御データ信号＃２（低速データ又は信号ＣＲ）の各データの値に応じて電源電圧のレベル以外のレベルの期間における当該レベルを電源電圧Ｖｘと異なる所定のレベル（例えば、Ｖｘ／２）又は擬似的なグランドレベル０＋とする（電圧変調する）。これにより、第１制御データ信号及び第２制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。例えば、０＋＝２Ｖである。
【００３２】
例えば、第１制御データ信号＃１のデータの値が「０」の場合には、当該クロックの前の３／４周期を電源電圧Ｖｘと異なる所定のレベルとし、当該クロックの後の１／４周期を電源電圧Ｖｘのレベルとする。また、「１」の場合には、当該クロックの前の１／４周期を電源電圧Ｖｘと異なる所定のレベルとし、当該クロックの後の３／４周期を電源電圧Ｖｘのレベルとする。更に、当該電源電圧Ｖｘと異なる所定のレベルを、第２制御データ信号＃２のデータの値が「０」の場合にはＶｘ／２のレベルとし、「１」の場合には擬似的なグランドレベル０＋とする。従って、例えば第１制御データ信号及び第２制御データ信号＃１及び＃２のデータの値が各々「００１１」及び「１０１０」の場合、図４のようになる。即ち、制御データ信号のデータの値に応じて、（元々５０％であった）クロックのデューティ比が変更される。これにより、並列の制御データ信号を直列のパルス状電圧信号に変換して、データ信号線に出力する。なお、アドレスは、クロックＣＫの１周期毎に割り当てられる。
【００３３】
一方、第１のデータ信号線Ｄ＋の上の信号は、親局入力部１３９に取り込まれる。親局入力部１３９は、監視高速データ信号検出手段１３１１Ａ、監視高速データ抽出手段１３１０Ａ、監視低速データ信号検出手段１３１１Ｂ、監視低速データ抽出手段１３１０Ｂ、高速及び低速回路に共通のラインレシーバ１３１２を備える。監視信号検出手段１３１１は、ラインレシーバ１３１２を介して、第１のデータ信号線Ｄ＋の上の信号を取り込んで、これに重畳されている監視データ信号を検出して出力する。監視データ抽出手段１３１０は、この検出出力を、タイミング発生手段１３２からの電源電圧を含むクロックＣＫに同期させて（波形整形して）出力する。監視高速データ部１３８Ａ及び監視低速データ部１３８Ｂは、検出された監視データ信号からなる直列のデータ列を、並列の監視データ信号に変換して出力する。
【００３４】
図４に示すように、親局入力部１３９は、タイミング信号の制御下で、クロックの１周期毎に、データ信号線を伝送される直列のパルス状電圧信号に重畳された周波数信号からなる第１監視データ信号＃１（高速データ又は信号Ｉ／Ｏ）を検出する。同様に、親局入力部１３９は、データ信号線を伝送される直列のパルス状電圧信号に重畳された第２監視データ信号＃２（低速データ又は信号ＣＲ）を当該監視データ信号と電源電圧Ｖｘとの競合により生じる電流信号Ｉｉｓの有無として電源電圧Ｖｘのレベルの立ち上がり時に検出する。これにより、直列の第１監視データ信号及び第２監御データ信号の各データの値を抽出して、これらを監視信号に変換し、監視高速データ部１３８Ａ及び監視低速データ部１３８Ｂを介して、制御部１０に入力する。
【００３５】
例えば、第１監視データ信号＃１のデータの値が「０」の場合には周波数信号を重畳せず、「１」の場合には周波数信号を重畳する。これらを識別することにより、第１監視データ信号＃１の各データの値を抽出する。更に、第２監視データ信号＃２のデータの値が「０」の場合には、電源電圧Ｖｘとの競合により電流信号Ｉｉｓを生じないような監視データ信号を重畳する。また、「１」の場合には、電源電圧Ｖｘとの競合により電流信号Ｉｉｓを生じるような監視データ信号を重畳する。これらを識別することにより、第２監視データ信号＃２の各データの値を抽出する。従って、例えば第１監視データ信号及び第２監御データ信号＃１及び＃２のデータの値が各々「１１００」及び「０１０１」の場合、図４のようになる。
【００３６】
以上のように、複数の子局１１に分配されるべき制御信号を親局１３からシリアル信号（直列のパルス状電圧信号）としてデータ信号線上を伝送するので、当該分配の手段として、アドレスカウント方式が用いられる。即ち、子局１１に送信（分配）すべき制御データ信号のデータの総数は、予め定められる。そこで、全ての制御及び監視データ信号のデータに、前述のように、アドレスが割り当てられる。子局１１は、直列のパルス状電圧信号からクロックＣＫを抽出してその数をカウントし、自局が受信すべき制御データ信号のデータに割り当てられた（１又は複数の）アドレスの場合に、その時点の直列のパルス状電圧信号のデータの値を、制御信号として取り込む。監視データ信号についても同様である。
【００３７】
アドレスのカウントのための最初及び最後を決定するために、短スタート信号ＳＳ及び長スタート信号ＬＳが形成される。親局１３は、タイミング発生手段１３２により、直列のパルス状電圧信号の出力に先立って、短スタート信号ＳＳ及び長スタート信号ＬＳを形成して第１のデータ信号線Ｄ＋に出力する。短スタート信号ＳＳ及び長スタート信号ＬＳは、電源電圧Ｖｘのレベルであって、制御信号と識別可能なようにクロックＣＫの１周期より長い信号とされる。即ち、短スタート信号ＳＳ及び長スタート信号ＬＳは、各々、２ｔ０及び５ｔ０（ｔ０はクロックの１周期の時間）とされる。また、親局アドレス設定手段１３３は、当該親局１３に割り当てられたアドレスを保持する。親局１３は、直列のパルス状電圧信号から抽出したクロックＣＫをカウントして予め自己に割り当てられたアドレスを抽出する。即ち、１２８個のクロックをカウントした時点で、長スタート信号ＬＳを第１のデータ信号線Ｄ＋に出力する。
【００３８】
複数の子局１１は、各々、子局出力部１４と子局入力部１５とを備える。子局出力部１４は、タイミング信号の制御下で、第１制御データ信号の各データの値又は第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部１２に供給する。子局入力部１５は、タイミング信号の制御下で、対応するセンサ部１７の値に応じて、第１監視データ信号又は第２監視データ信号を形成し、これらを第１又は第２監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００３９】
前述のように、複数の子局１１は、図６に示す（第２の）低速データ子局１１Ｂと、図７に示す（第１の）高速データ子局１１Ａとの２種類からなる。図６と図７との比較から判るように、両者の相違は、自己のアドレスを検出する手段として、子局ワードアドレス設定手段１４３Ｂ及び１５３Ｂを備えるか、子局ビットアドレス設定手段１４３Ａ及び１５３Ａを備えるかのみである。
【００４０】
図６において、低速データ子局１１Ｂは、自局が指定された場合に、第２制御データ信号の各データの値の抽出を行い、第２監視データ信号のデータの値の重畳を行う。即ち、低速データ子局１１Ｂにおいて、低速データ子局出力部１４Ｂが、長スタート信号ＬＳの受信から直列のパルス状電圧信号から抽出したクロックのカウントを開始して、予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する低速データ被制御装置１２Ｂに供給する。クロックのカウント値は長スタート信号ＬＳの受信によりリセットされる。また、当該期間内に、低速データ子局入力部１５Ｂが、同様にして自己に割り当てられたアドレスを抽出し、直列のパルス状電圧信号の当該アドレスへ当該低速データ被制御装置１２Ｂについての監視信号を重畳する。即ち、低速データ子局出力部１４Ｂは、タイミング信号の制御下で、第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する低速データ被制御部１６Ｂに供給する。低速データ子局入力部１５Ｂは、タイミング信号の制御下で、対応する低速データセンサ部１７Ｂの値に応じて、第２監視データ信号を形成し、これを第２監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００４１】
低速データ子局出力部１４Ｂは、図６に示すように、電源電圧発生手段（ＣＶ）１４０、ラインレシーバ１４１Ｂ、制御低速データ信号抽出手段１４２Ｂ、子局ワードアドレス設定手段１４３Ｂ、アドレス抽出手段１４４Ｂ、出力低速データ部１４５Ｂを備える。
【００４２】
なお、子局出力部１４の電源電圧発生手段１４０と後述する子局入力部１５の電源電圧発生手段（ＣＶ）１５０とで、子局電源部２０を構成する。電源電圧発生手段（ＣＶ）１４０は、ＤＣ（直流）−ＤＣコンバータであり、当該低速データ子局出力部１４Ｂ（及び対応する低速データ被制御装置１２Ｂの低速データ被制御部１６Ｂ）を電気的に駆動するための電源電圧Ｖｃｃを電力線から発生する。即ち、主として、電源線Ｐ₂₄の電源電圧Ｖｘを周知の手段により平滑し安定化することにより、安定化した電源電圧Ｖｃｃ（５Ｖ）及びラインレシーバ１４１Ｂへの出力（１２Ｖ）を得る。
【００４３】
入力回路であるラインレシーバ１４１Ｂは、第１のデータ信号線Ｄ＋の上を伝送される信号を取り込んで制御低速データ信号抽出手段１４２Ｂに出力する。制御低速データ信号抽出手段１４２Ｂは、当該信号から制御データ信号を抽出して、アドレス抽出手段１４４Ｂ及び出力低速データ部１４５Ｂに出力する。子局ワードアドレス設定手段１４３Ｂは、当該低速データ子局出力部１４Ｂに割り当てられた自局アドレスを保持する。アドレス抽出手段１４４Ｂは、子局ワードアドレス設定手段１４３Ｂに保持された自局アドレスと一致するアドレスを抽出し、出力低速データ部１４５Ｂに出力する。出力低速データ部１４５Ｂは、アドレス抽出手段１４４Ｂからアドレスが入力されると、第１のデータ信号線Ｄ＋の上を伝送される（直列）信号の中で当該時点で保持している１又は複数のデータの値を、並列の信号として対応する低速データ被制御部１６Ｂに出力する。即ち、出力低速データ部１４５Ｂは、制御信号についての直列／並列変換を行う。
【００４４】
図４に示すように、低速データ子局出力部１４Ｂは、タイミング信号の制御下で、クロックの１周期毎に、直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間における当該レベルが電源電圧Ｖｘと異なる所定の電圧レベル（例えば、Ｖｘ／２）又は擬似的なグランドレベルかを識別することにより、第２制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する低速データ被制御部１６Ｂに供給する。
【００４５】
一方、低速データ子局入力部１５Ｂは、図６に示すように、電源電圧発生手段（ＣＶ）１５０、ラインレシーバ１５１Ｂ、制御低速データ信号抽出手段１５２Ｂ、子局ワードアドレス設定手段１５３Ｂ、アドレス抽出手段１５４Ｂ、入力低速データ部１５５Ｂ、監視データ信号発生手段１５６Ｂ、ラインドライバ１５７Ｂを備える。
【００４６】
電源電圧発生手段１５０乃至アドレス抽出手段１５４Ｂは、図６からも判るように、電源電圧発生手段１４０乃至アドレス抽出手段１４４Ｂとほぼ同一の構成であり、ほぼ同一の動作をする。電源電圧発生手段１５０は、当該子局入力部１５Ｂを構成する回路を電気的に駆動し、対応する低速データ被制御装置１２Ｂの低速データセンサ部１７Ｂを電気的に駆動する電源電圧Ｖｃｃを電力線Ｐ₂₄から発生する。
【００４７】
入力低速データ部１５５Ｂは、対応する低速データセンサ部１７Ｂから入力された１又は複数の（ビットの）データの値からなる監視信号を保持する。入力低速データ部１５５Ｂは、アドレス抽出手段１５４Ｂからアドレスが入力されると、保持している１又は複数のデータの値を、予め定められた順に直列の信号として監視データ信号発生手段１５６Ｂに出力する。即ち、入力低速データ部１５５Ｂは、監視信号についての並列／直列変換を行う。監視データ信号発生手段１５６Ｂは、第２監視信号のデータの値に応じて、第２監視データ信号を出力する。監視データ信号発生手段１５６Ｂの出力する第２監視データ信号は、出力回路であるラインドライバ１５７Ｂにより、第１のデータ信号線Ｄ＋の上に出力される。従って、第２監視データ信号は、その時点で、第１のデータ信号線Ｄ＋の上に出力されている制御信号のデータの値に重畳される。即ち、第２監視データ信号は、直列のパルス状電圧信号の当該子局１１Ｂに対応するデータの位置に重畳される。換言すれば、同一アドレスの第２制御信号のデータの値に、同一アドレスの第２監視信号のデータの値が重畳される。
【００４８】
図４に示すように、低速データ子局入力部１５Ｂは、タイミング信号の制御下で、対応する低速データセンサ部１７Ｂの値に応じて、電源電圧Ｖｘと異なる２値レベルからなる第２監視データ信号＃２を形成し、これを第２監視データ信号のデータの値として、直列のパルス状電圧信号の所定の位置に重畳する。例えば、監視データ信号のデータの値が「１」の場合には、当該クロックＣＫの１周期において所定の位置に、監視データ信号が形成されて重畳され、「０」の場合には監視データ信号が形成されず重畳されていない。従って、例えば監視データ信号のデータの値が「０１０１」の場合、ラインドライバ１５７Ｂによる監視データ信号の重畳の結果、前述のように、監視低速データ信号検出手段１３１１Ｂの出力（検出電流）は、図４のようになる。
【００４９】
一方、図７において、高速データ子局１１Ａは、自局が指定された場合に、第１制御データ信号の各データの値の抽出を行い、第１監視データ信号のデータの値の重畳を行う。即ち、高速データ子局１１Ａにおいて、高速データ子局出力部１４Ａが、短スタート信号ＳＳの受信から直列のパルス状電圧信号から抽出したクロックのカウントを開始して、予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する高速データ被制御装置１２Ａに供給する。クロックのカウント値は、短スタート信号ＳＳの受信によりリセットされる。また、高速データ子局入力部１５Ａが、同様にして自己に割り当てられたアドレスを抽出し、直列のパルス状電圧信号の当該アドレスへ当該高速データ被制御装置１２Ａについての監視信号を重畳する。即ち、高速データ子局出力部１４Ａは、タイミング信号の制御下で、第１制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する高速データ被制御部１６Ａに供給する。高速データ子局入力部１５Ａは、タイミング信号の制御下で、対応する高速データセンサ部１７Ａの値に応じて、第１監視データ信号を形成し、これを第１監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【００５０】
高速データ子局出力部１４Ａは、タイミング信号の制御下で、クロックの１周期毎に、直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間とこれに続く電源電圧Ｖｘのレベルの期間とのデューティ比を識別することにより、第１制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する高速データ被制御部１６Ａに供給する。
【００５１】
高速データ子局入力部１５Ａは、タイミング信号の制御下で、対応する高速データセンサ部１７Ａの値に応じて、周波数信号からなる第１監視データ信号＃１を形成し、これを第１監視データ信号のデータの値として、直列のパルス状電圧信号の所定の位置に重畳する。
【００５２】
以下、図８乃至図１８により、この例の具体的な構成及び動作について、制御部１０からの制御信号の出力から制御部１０への監視信号の入力までを、順を追って説明する。
【００５３】
図８及び図９において、親局１３は、（第１の）高速データ制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐに加えて、（第２の）低速データ制御信号ＯＵＴ０ｖ〜ＯＵＴ３１ｖをクロックＣＫに重畳する。親局１３は、（第１の）高速データ監視信号ＩＮ０ｆ〜ＩＮ３１ｆに加えて、（第２の）低速データ監視信号ＩＮ０ｉ〜ＩＮ３１ｉを抽出する。
【００５４】
最初に、親局出力部１３５について説明する。図８及び図９において、タイミング発生手段１３２が、スタート信号ＳＴ（及び長スタート信号ＬＳ）、所定の数のクロックＣＫを出力する。スタート信号ＳＴは、例えば制御部１０からの所定のコマンド（図示せず）の入力に従って、出力される（ハイレベルとされる）。なお、同様に、制御部１０からの所定の他のコマンド（図示せず）の入力により、タイミング発生手段１３２が停止される。スタート信号ＳＴにおいて、短スタート信号ＳＳの出力の期間が２ｔ０とされ、長スタート信号ＬＳの出力の期間が５ｔ０とされる。ｔ０はクロックＣＫの１周期の時間である。クロックＣＫは、発振器１３１からの発振出力を分周して、所定の周期に形成する。クロックＣＫは、スタート信号ＳＴに連続して、この後にその立ち下がりに同期して出力が開始され、所定の数（アドレスの数）だけ出力される。このために、タイミング発生手段１３２は第１及び第２のカウント手段（図示せず）を備える。カウント手段はスタート信号ＳＴの立ち上がりでカウントを開始する。カウント手段のカウント出力が所定の値となったら、クロックＣＫの出力は停止される（図９のクロックＣＫに示すように、ロウレベルを維持する）。このために、タイミング発生手段１３２は第１及び第２の比較手段を備える（図示せず）。即ち、第１の比較手段は、第１のカウント手段のカウント出力と親局アドレス設定手段１３３に設定されたアドレス（「１２８番地」）とを比較し、両者が一致した場合に所定の期間、長スタート信号ＬＳを出力する。長スタート信号ＬＳにより第１のカウント手段はリセットされる。第２の比較手段は、カウント手段のカウント出力と所定の値（この場合は「３２（番地）」）とを比較し、両者が一致した場合に所定の期間、短スタート信号ＳＳを出力する。短スタート信号ＳＳにより第２のカウント手段はリセットされる。
【００５５】
例えばビットアドレス（即ち、前述の制御信号のデータの数）が０〜３１番地までとすると、３２ビットのパラレルデータである制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐが、高速データ出力部１０２Ａから制御高速データ部１３４Ａに入力される。制御高速データ部１３４Ａは、スタート信号ＳＴの立ち下がりを契機として、クロックＣＫに同期して制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐをシフトし、この順に出力Ｄｏｐｓとして出力する。なお、アドレスは０〜６３、１２７、２５５、・・・であってもよい。制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐの入力は、例えばスタート信号ＳＴに同期して切り換えられる（更新される）。なお、親局アドレス設定手段１３３は、図８に示すように、重み付けられたスイッチを左から７桁分だけ閉じることにより、１２８番地が設定される（他においても同様）。
【００５６】
出力Ｄｏｐｓは、制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐのデータ値に応じて、１クロック毎に、ハイレベル（又は「１」）又はロウレベル（又は「０」）とされる。これにより、例えば、「００１１・・・」のように出力される。出力Ｄｏｐｓは、制御データ信号発生手段１３６に入力される。スタート信号ＳＴも制御データ信号発生手段１３６に入力される。出力Ｄｏｖｓについても同様である。
【００５７】
タイミング発生手段１３２は、発振器１３１の発振出力を分周することにより、クロックＣＫの周波数ｆ０の４倍の周波数（４ｆ０）のクロック４ＣＫを形成する。制御データ信号発生手段１３６は、クロック４ＣＫをカウンタ（図示せず）によりカウントし、制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐの値（信号Ｄｏｐｓ）が「１」の場合、第１データ信号線Ｄ＋上には、最初の１個のクロック４ＣＫの周期のみ０Ｖ（ロウレベル）を出力し、残りの３個のクロック４ＣＫの周期には５Ｖ（ハイレベル）を出力する。逆に、「０」の場合、最初の３個のクロック４ＣＫの周期には０Ｖを出力し、残りの１個のクロック４ＣＫの周期のみ５Ｖを出力する。これにより、制御データ信号発生手段１３６は、クロックＣＫを制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐに基づいて（ＰＷＭ）変調する。
【００５８】
制御データ信号発生手段１３６の一方の出力（ＰＷＭ変調された出力）は、２値（＋５Ｖと０Ｖ）の信号であり、１本の信号線Ｐｃｋに出力される。信号線Ｐｃｋに出力された信号は、比較器ＣＯＭＰ１を介して、ラインドライバ１３７に入力され、データ信号線Ｄ＋（及びＤ−）に出力される。ラインドライバ１３７は、トランジスタＴＲ１〜ＴＲ３等からなる。トランジスタＴＲ１及びＴＲ３とＴＲ２とはコンプリメンタリ接続され、低インピーダンスでの駆動を可能とする。トランジスタＴＲ１は電圧Ｖｘを出力するためのもの、トランジスタＴＲ２は擬似的なグランドレベル０＋（２Ｖ）を出力するためのもの、トランジスタＴＲ３は電圧Ｖｘ／２を出力するためのものである。トランジスタＴＲ１のエミッタには、監視信号検出手段１３１１であるフォトカプラＰＣが接続される。比較器ＣＯＭＰ１は出力Ｐｃｋを反転し、ラインドライバ１３７は信号（出力Ｐｃｋの反転信号）のレベル変換及び反転を行う。ラインドライバ１３７は、その出力の振幅が２Ｖ〜２４Ｖに制限され、信号線Ｐｃｋと相似の信号を出力する。従って、第１のデータ信号線Ｄ＋上の信号も、２値（レベルＶｘと０＋）の信号である。なお、第２のデータ信号線Ｄ−の電位は０Ｖ（グランドレベル０−）である。また、第１のデータ信号線Ｄ＋上に、スタート信号ＳＴは電源電位Ｖｘのレベルの信号として出力される。
【００５９】
第１制御信号ＯＵＴ０ｐ〜ＯＵＴ３１ｐについての信号Ｄｏｐｓと同様に、第２制御信号ＯＵＴ０ｖ〜ＯＵＴ３１ｖについての信号Ｄｏｖｓが形成される。制御データ信号発生手段１３６は、信号Ｄｏｖｓ（及びＰｃｋ）に基づいて信号Ｄｖｈ及びＤｖｌを形成する。即ち、信号Ｐｃｋがロウレベルである期間において、第２制御信号がロウレベルであれば信号Ｄｖｈ０（の「１」）を形成し、第２制御信号がハイレベルであれば信号Ｄｖｈ１（の「１」）を形成する。
【００６０】
従って、信号Ｄｏｐｓに従ってパルス幅変調された信号Ｐｃｋにより、トランジスタＴＲ１が所定期間だけオンされて電圧Ｖｘ（２４Ｖ）を出力し、他の期間中トランジスタＴＲ１はオフする。トランジスタＴＲ１のオフの期間中、トランジスタＴＲ２又はＴＲ３がオンする。即ち、信号Ｄｏｖｓのハイレベルに従って形成された信号Ｄｖｈ０のハイレベルにより、トランジスタＴＲ２がオンされて擬似グランドレベル０＋（２Ｖ）を出力する。また、信号Ｄｏｖｓのロウレベルに従って形成された信号Ｄｖｈ１のハイレベルにより、トランジスタＴＲ３がオンされて電圧Ｖｘ／２（１２Ｖ）を出力する。これにより、信号Ｄｏｖｓのハイレベル及びロウレベルに従って擬似グランドレベル０＋及び電圧Ｖｘ／２に電圧変調された信号が形成される。
【００６１】
制御データ信号発生手段１３６の出力Ｐｃｋ、Ｄｖｌ及びＤｖｈが、比較器ＣＯＭＰ１〜ＣＯＭＰ３を介して、ラインドライバ１３７に入力される。ラインドライバ１３７はトランジスタＴＲ１〜ＴＲ３等からなる。
【００６２】
出力Ｐｃｋ、Ｄｖｌ及びＤｖｈの入力に基づいて、ラインドライバ１３７は、出力Ｐｃｋがハイレベルである期間にトランジスタＴＲ１により電源電圧Ｖｘを重畳すると共に、信号（Ｄｖｌ及びＤｖｈ）のレベル変換を行いこれをも重畳する。即ち、信号Ｄｖｌの「１（Ｖｃｃ＝５Ｖ）」を電圧Ｖｘ／２（１２Ｖ）に変換し、信号Ｄｖｈの「１（Ｖｃｃ＝５Ｖ）」を擬似的なグランドレベル０＋（例えば、２Ｖ）に変換する。この電圧Ｖｘ／２又は擬似的なグランドレベル０＋が、信号Ｐｃｋがロウレベルである期間に重畳される。
【００６３】
前述のように、２種類の子局１１が存在する。低速データ子局１１Ｂにおいて、図１０の構成の低速データ子局出力部１４Ｂは電圧変調された第２制御データ信号＃２（ＯＵＴ０ｖ〜ＯＵＴ３１ｖ）を検出して出力し、図１２の構成の低速データ子局入力部１５Ｂは電流変調された第２監視データ信号＃２（ＩＮ０ｉ〜ＩＮ３１ｉ）を親局１３へ伝送する。高速データ子局１１Ａにおいて、図１４の構成の高速データ子局出力部１４Ａはパルス幅変調（又は位相変調）された第１制御データ信号＃１（ＯＵＴ０ｐ〜ＯＵＴ３１ｐ）を検出し、図１６の構成の高速データ子局入力部１５Ａは周波数変調された第１監視データ信号＃１（ＩＮ０ｆ〜ＩＮ３１ｆ）を親局１３へ伝送する。
【００６４】
最初に、低速データ子局出力部１４Ｂについて説明する。図１０及び図１１において、第１データ信号線Ｄ＋上の信号は、主としてラインレシーバ１４１Ｂに入力される。ラインレシーバ１４１Ｂは、データ信号線に接続されて直列のパルス状電圧信号に応じて当該状態を検出して出力する。クロックＣＫが重畳された制御信号ｏｕｔ０〜ｏｕｔ３１（直列のパルス状電圧信号）を考えると、伝送クロック抽出回路１４２１Ｂは、第１データ信号線Ｄ＋上の信号が１６Ｖ以上の場合にハイレベル信号を出力し、これ以外の場合にロウレベル信号を出力する。これが信号ｄ０である。即ち、復調された制御信号のデータの値である。これは、位相変調されたクロックＣＫを含むと考えてよい。信号ｄ０等が、プリセット加算カウンタ１４４Ｂ及びシフトレジスタ１４５１Ｂに入力される。信号ｄ０の波形は、図１１に示すように、制御信号ｏｕｔ０〜ｏｕｔ３１に基づいて（ＰＷＭ）変調されたクロックＣＫの波形となる。なお、ＣＶから電源Ｖｃｃが供給されているので、信号ｄ０のハイレベル信号の値は５Ｖである。
【００６５】
同様に、ラインレシーバ１４１Ｂからの出力を受けた伝送レベル抽出回路１４２２Ｂは、第１データ信号線Ｄ＋上の信号が８Ｖ以下の場合にロウレベル信号を出力し、これ以外の場合にハイレベル信号を出力する。これは、変調前の制御信号のデータの値である。これの反転信号が信号ｄ１である。
【００６６】
これに先だって、スタート信号ＳＴが同様に信号ｄ０のハイレベルとして検出されて、オンディレイタイマからなる長スタート信号抽出回路１４２３Ｂに入力される。当該遅延は３ｔ０とされる。即ち、出力ｓｔの立ち上がりを３ｔ０だけ遅延させ、立ち下がりは元の信号ＳＴに同期させる。従って、短スタート信号ＳＳやクロックＣＫについては、ハイレベルの時間が短いので、出力ｓｔは現われない。出力ｓｔは、微分回路∂に入力され、出力ｓｔの立ち上がりで微分信号がプリセット加算カウンタ１４４Ｂ及びシフトレジスタ（ＳＲ）１４５１Ｂに入力され、そのリセット信号Ｒとして用いられる。これらには、信号ｄ０（従って、抽出されたクロックＣＫ）も入力される。従って、プリセット加算カウンタ１４４Ｂは、長スタート信号ＬＳによりリセットされる。
【００６７】
子局ワードアドレス設定手段１４３Ｂには、当該低速データ子局出力部１４Ｂに割り当てられたアドレス、例えば０〜８番地が設定される。プリセット加算カウンタ１４４Ｂは、出力ｓｔの立ち上がり微分信号によりリセットされた後、抽出されたクロックＣＫをその立ち上がりでカウントし、カウント値が子局ワードアドレス設定手段１４３Ｂのアドレスと一致している間、出力ｄｃを出力する。即ち、１個前のアドレスの周期におけるクロックＣＫの立ち上がりに同期してハイレベルとされ、当該アドレスの周期におけるクロックＣＫの立ち上がりに同期してロウレベルとされる。また、０番地については、出力ｓｔの立ち上がりに同期してハイレベルとされるので、図１１のようになる。出力ｄｃはシフトレジスタ１４５１Ｂに入力される。
【００６８】
具体的には、子局ワードアドレス設定手段１４３Ｂ（１５３Ｂも同様）には、前述のワードアドレスデータＷ０〜Ｗ７を表す３ビットのワードアドレスデータＷＡ０乃至ＷＡ２が設定される。従って、子局ワードアドレス設定手段１４３Ｂを周知のディップスイッチで構成する場合、３個のみで構成することができ、小さな実装空間に実装することができる。なお、図１０ではＷＡ０乃至ＷＡ２が「０」であるから、ワードアドレスデータＷ０とされている。子局ワードアドレス設定手段１４３Ｂの構成に応じて、アドレス抽出手段１４４Ｂ（１５４Ｂも同様）は１６進カウンタとされる。
【００６９】
シフトレジスタ１４５１Ｂは、出力ｄｃがハイレベルの期間中において、抽出されたクロックＣＫの立ち上がりに同期して、「１（又はハイレベル）」をシフトする。即ち、「１」が、シフトレジスタ１４５１Ｂの単位回路Ｓｒ１〜Ｓｒ１６において、この順にシフトされる。従って、シフトレジスタ１４５１Ｂの出力ｓｒ１〜ｓｒ１６が、当該クロックＣＫの周期において、その立ち上がりに同期して、順に（次周期の立ち上がりまで）ハイレベルとされる。出力ｓｒ１〜ｓｒ１６は、各々、Ｄ型フリップフロップ回路ＦＦ１〜ＦＦ１６にクロックとして入力される。
【００７０】
出力低速データ部１４５Ｂであるフリップフロップ回路ＦＦ１〜ＦＦ１６には、信号ｄ１（即ち、復調された制御信号のデータの値）が入力される。従って、例えばフリップフロップ回路ＦＦ１は、出力ｓｒ１の立ち上がりに同期して、その時点の信号ｄ１の値を取り込んで保持し、これを出力する。この場合、ロウレベルを出力する。他のフリップフロップ回路ＦＦ２〜ＦＦ１６も、同様にして、その時点の信号ｄ１の値を取り込んで保持し、これを出力する。これにより、アドレス０〜１５番地の制御信号のデータの値「００１１・・・」が、信号ｏｕｔ０〜ｏｕｔ１５として復調され、Ｄ／Ａ変換器ＤＡＣに入力される。Ｄ／Ａ変換器ＤＡＣは、入力された１６ビットの信号のうち、所定の４ビットを制御信号として用い、所定の１２ビットをアナログ信号（例えば電圧信号）に変換して、低速データ被制御部１６Ｂに出力する。
【００７１】
次に、低速データ子局入力部１５Ｂについて説明する。図１２及び図１３において、図６から及び図１０との比較から判るように、電源電圧発生手段１５０乃至アドレス抽出手段１５４Ｂは、電源電圧発生手段１４０乃至アドレス抽出手段１４４Ｂとほぼ同一の構成である。即ち、出力低速データ部１４５Ｂを省略する一方、入力低速データ部１５５Ｂ及びラインドライバ１５７Ｂを付加している。なお、割り当てられるアドレスは、例えば、低速データ子局出力部１４Ｂと同一（即ち、この場合、０〜１５番地）である。また、抽出される制御信号のデータの数（１６個）と同一の数の監視信号のデータが入力される。
【００７２】
入力低速データ部１５５ＢのＡ／Ｄ変換器ＡＤＣは、低速データセンサ部１７Ｂから入力されたアナログ信号（例えば電圧信号）を、４ビットの制御信号付きの１２ビットデジタル信号に変換して、信号ｉｎ０〜ｉｎ１５を出力する。入力低速データ部１５５Ｂは、割り当てられたアドレス０〜１５番地と同一個数の１６個（複数）の２入力ＡＮＤゲートと、これらの出力を受けるＯＲゲートとからなる。１６個のＡＮＤゲートの各々に、図１２に示すように、シフトレジスタ１５５１Ｂの出力ｓｒ１〜ｓｒ１６が入力される。出力ｓｒ１〜ｓｒ１６は、前述のように、当該クロックＣＫの周期において、その立ち下がりに同期して、順に（次周期の立ち下がりまで）ハイレベルとされる。従って、出力ｓｒ１〜ｓｒ１６のハイレベルの期間中に、１６個のＡＮＤゲートの各々が開いて、監視信号ｉｎ０〜ｉｎ１５が、この順に、ＡＮＤゲートを経て、ＯＲゲートから出力される。監視信号ｉｎ０〜ｉｎ１５は図１０の制御信号ｏｕｔ０〜ｏｕｔ１５に対応する。
【００７３】
ＯＲゲートの出力は、２入力ＮＡＮＤゲート１５６２Ｂに入力される。ＮＡＮＤゲート１５６２Ｂには、インバータＩＮＶ２の出力、即ち、信号ｄ０の反転信号が入力される。ＮＡＮＤゲート１５６２Ｂは監視データ信号発生手段１５６Ｂを構成する。監視信号ｉｎ０〜ｉｎ１５は、例えば、出力ｓｒ１〜ｓｒ１６のハイレベルの期間中に図１３に示すような値を採る。従って、監視信号ｉｎ０〜ｉｎ１５が出力されている期間中に、信号ｄ０の立ち下がりに同期してＮＡＮＤゲート１５６２Ｂが開いて、監視信号ｉｎ０〜ｉｎ１５が、出力ｄｉｐとして出力される。
【００７４】
出力ｄｉｐは、ラインドライバ１５７Ｂを介して、レベル変換された後に第１のデータ信号線Ｄ＋に出力される。即ち、出力ｄｉｐは、フォトカプラＰＣ２により上記のクロック抽出部と電気的に分離された後、レベル変換回路を構成するトランジスタＴＲｐに入力され、更に出力トランジスタＴＲｉに入力される。即ち、フォトカプラＰＣ２がＯＮすると、トランジスタＴＲｐ及びＴＲｉがＯＮされる。これにより、第１のデータ信号線Ｄ＋に、信号ｄｉｐに比例した信号が出力される。この監視信号のハイレベルは、トランジスタＴＲｉがそのＯＦＦにより高抵抗となるので、データ信号線Ｄ＋の信号電位に依存するようにされ、ロウレベルは、トランジスタＴＲｉがそのＯＮにより低抵抗となるので、（ツェナーダイオードＺＤ２の降伏電圧が３Ｖであること等から）４Ｖとされる。
【００７５】
以上から判るように、監視信号は、低速データ子局入力部１５Ｂから、（抽出された）クロックｄ０の１周期において、第１のデータ信号線Ｄ＋上に出力される（重畳される）。しかし、第１のデータ信号線Ｄ＋上の信号の電圧値は、監視信号の電圧値にかかわりなく、強制的に制御信号の電圧値とされる。このために、親局出力部１３５のラインドライバ１３７は、監視信号を打ち消して第１のデータ信号線Ｄ＋を制御信号の電圧値とすることができるような、十分に大きな駆動能力（電流供給能力）を備える。
【００７６】
また、トランジスタＴＲｉは、それを流れる電流が制限される。このために、トランジスタＴＲｉのベース側に、図１２に示すように、ツェナーダイオードＺＤｉ及び抵抗Ｒが接続される。これにより、トランジスタＴＲｉを流れる電流は、例えば１００ｍＡ（ミリアンペア）以下に制限される。従って、前述の親局出力部１３５のトランジスタＴＲ１のＯＮにより、第１のデータ信号線Ｄ＋の電位を容易にＶｘ＝２４Ｖ近傍にプルアップすることができる。このプルアップ時、トランジスタＴＲｉがＯＮしているので、トランジスタＴＲ１のエミッタにも約１００ｍＡの電流が一時的に流れる。流れる時間は、例えば２μｓｅｃである。これをＩｉｓとして検出する。
【００７７】
次に、高速データ子局出力部１４Ａについて説明する。図１４及び図１５において、図１０及び図１１との比較から判るように、高速データ子局出力部１４Ａは、図１０の低速データ子局出力部１４ＢからＤ／Ａ変換器ＤＡＣを除いたのとほぼ同様の構成である。
【００７８】
図１４の高速データ子局出力部１４Ａは、図１０の低速データ子局出力部１４Ｂと同様の構成により、信号ｄ０を得て、更に、シフトレジスタ１４４Ｂの単位回路Ｓｒ１〜Ｓｒ４からその出力ｓｒ１〜ｓｒ４を得る。ここで、子局ビットアドレス設定手段１４３Ａには、当該子局１１Ａのアドレスとして、例えば０〜３番地（図は０を示す）が指定されているとする。一方、信号ｄ１は、長短スタート信号抽出回路１４２３Ａ（１４２３Ｂ）とほぼ同様の構成の位相データ信号復調回路１４２４Ａにより、図１５に示すように形成される。即ち、第１データ信号線Ｄ＋上の信号が３／４（又は１／２）ＣＫ以上の期間レベルＶｘ以外のレベル（即ち、Ｖｘ／２又は擬似グランドレベル）となった場合にロウレベル信号を出力し、これ以外の場合にハイレベル信号を出力する。従って、信号ｄ１は、ほぼ変調前の制御信号のデータの値である。
【００７９】
なお、子局ビットアドレス設定手段１４３Ａ（１５３Ａも同様）には、前述の３２個のビットアドレスを表す５ビットのビットアドレスデータＢ０乃至Ｂ３１が設定される。図１４ではすべてが「０」であるから、ビットアドレスデータＢ０とされている。子局ワードアドレス設定手段１４３Ａの構成に応じて、アドレス抽出手段１４４Ａ（１５４Ａも同様）は通常のカウンタとされる。
【００８０】
また、信号ｄ０のハイレベルが、オンディレイタイマからなる長短スタート信号抽出回路１４２３Ａに入力される。当該遅延はｔ０とされるので、クロックＣＫについては、ハイレベルの時間が短いので、出力ｓｔは現われない。従って、プリセット加算カウンタ１４４Ａは、長スタート信号ＬＳ及び短スタート信号ＳＳによりリセットされる。
【００８１】
出力データ部１４５Ａであるフリップフロップ回路ＦＦ１〜ＦＦ４には、信号ｄ１（即ち、復調された制御信号のデータの値）が入力される。従って、例えばフリップフロップ回路ＦＦ１は、出力ｓｒ１の立ち上がりに同期して、その時点の信号ｄ１の値を取り込んで保持し、これを出力する。この場合、ハイレベルを出力する。他のフリップフロップ回路ＦＦ２〜ＦＦ４も同様である。これにより、アドレス０〜３番地の制御信号のデータの値「００１１」が、信号ｏｕｔ０ｐ〜ｏｕｔ３ｐとして復調される。
【００８２】
次に、高速データ子局入力部１５Ａについて説明する。図１６及び図１７において、図１２及び図１３との比較から判るように、高速データ子局入力部１５Ａは、図１２の低速データ子局入力部１５ＢからＡ／Ｄ変換器ＡＤＣを除いたのとほぼ同様の構成である。また、入力高速データ部１５５Ａの構成が入力低速データ部１５５Ｂの構成と異なる。なお、子局入力部１５が、重畳しようとする監視信号ｉｎ０〜ｉｎ３が第１又は第２の監視信号のいずれであるかを意識することはなく、その必要もない。
【００８３】
図１６の高速データ子局入力部１５Ａは、図１２の低速データ子局入力部１５Ｂと同様の構成により、ＯＲ回路の出力として、抽出したクロックＣＫに同期させた監視信号ｉｎ０〜ｉｎ３のシリアル信号を得る。ＯＲ回路の出力は、２入力ＡＮＤゲート回路１５６２Ａの一方に入力される。ＡＮＤゲート回路１５６２Ａの他方には、発振器（ＯＳＣ）１５６１の発振出力が入力される。この発振出力の周波数は、例えば８ｆ０とされる。ｆ０はクロックＣＫの周波数である。なお、発振出力の周波数は、クロックＣＫの周波数の８倍に限られず、より高い周波数、例えば１６倍等であってもよい。ＡＮＤゲート回路１５６２Ａ及び発振器１５６１は周波数信号重畳手段である監視データ信号発生手段１５６Ａを構成する。監視信号ｉｎ０〜ｉｎ３は、例えば、出力ｓｒ１〜ｓｒ４のハイレベルの期間中に図１７に示すような値「１１００」を採る。従って、監視信号ｉｎ０及びｉｎ１が出力されている期間中に、ＡＮＤゲート回路１５６２Ａが開いて、発振器１５６１の発振出力８ｆ０が、出力ｄｉｆｐとして出力される。一方、監視信号ｉｎ２及びｉｎ３が出力されている期間中に、ＡＮＤゲート回路１５６２Ａが閉じて、発振器１５６１の発振出力８ｆ０は出力されない。
【００８４】
出力ｄｉｆｐは、ドライバ（２個のインバータ）を介して、ライントランスＴに出力され、更に、ライントランスＴからラインドライバのパワーＭＯＳＦＥＴのゲート電極に信号ｄｉｆとして印加される。この信号ｄｉｆに従って、ＦＥＴがオン／オフを繰り返すので、第１のデータ信号線Ｄ＋に、信号ｄｉｆに比例した信号が出力される。即ち、図１７に示すように、第１の制御信号に第１の監視信号が重畳される。重畳される第１の監視信号の振幅は、直列に接続されたダイオード、ＦＥＴ、抵抗の持つ抵抗値により制限される。制御信号が擬似グランドレベル０＋（２Ｖ）である場合、真のグランドレベル（０Ｖ）と擬似グランドレベル０＋との差以内の振幅の信号（この場合、２Ｖ以内）となる。監視信号は、制御信号に重畳されるので、これに影響を与えるような信号であってはならず、これと区別できるものでなければならない。
【００８５】
次に、親局入力部１３９について説明する。再び、図８及び図９において、第１のデータ信号線Ｄ＋上に出力された第１及び第２の監視データ信号が、ラインレシーバ１３１２に入力され、その検出信号が出力される。この検出信号は、監視低速データ信号検出手段１３１１Ｂ及び監視高速データ信号検出手段１３１１Ａに入力される。この時点までは、監視信号のデータのアドレス位置に対応する監視信号のデータが、当該制御信号のデータのアドレス位置と同一のアドレス位置に存在する。
【００８６】
親局入力部１３９は、第２監視データ信号の検出のための低速データ監視信号検出手段１３１１Ｂとして、第１のデータ信号線Ｄ＋の上の電流変化を検出して出力する電流検出回路を備える。即ち、親局出力部１３５のラインドライバ１３７を構成するトランジスタＴＲ１のエミッタ側に、図８に示すように、フォトカプラＰＣを挿入する。なお、ラインドライバ１３７を構成するトランジスタＴＲ２のエミッタは、ツェナーダイオードを介することなく、所定の電位（擬似グランドレベル０＋、例えば２Ｖ）に接続される。監視低速データ信号検出手段１３１１ＢであるフォトカプラＰＣが、図８（及び図４）に示す電流Ｉｉｓを検出する。即ち、電源電圧Ｖｘの立ち上がり時におけるトランジスタＴＲ１のエミッタ側に流れる電流を検出する。このエミッタ電流Ｉｉｓの値は、電源電圧Ｖｘの立ち上がり時において、これと監視信号との競合電流の有無に依存し、所定の閾値を設定することにより、監視信号の「０」又は「１」とされる。そこで、図９において、電流Ｉｉｓを立ち下がり方向（競合方向）の矢印と「※」印とで示す（以下の図においても同じ）。子局入力部１５Ｂからの出力がある期間中に、フォトカプラＰＣを流れる電流が一定の値Ｉｔｈ以上あれば、フォトカプラＰＣはＯＮする。
【００８７】
図１８に示すように、「０」又は「１」の監視信号に基づいて、２通りの状態が存在し、電流信号Ｉｉｓの大小が定まる。トランジスタＴＲ１のエミッタ電流Ｉｉｓは、監視信号が「１」の場合、これと電源電圧Ｖｘとの間で競合電流が流れるので、約１００ｍＡの電流となる。これに対して、監視信号が「０」の場合、これと電源電圧Ｖｘとの間で競合電流が流れないので、電流Ｉｉｓは、子局出力部１４、子局入力部１５のラインレシーバ、電源電圧発生手段に流れる電流ｉｐに等しい電流となる。即ち、第１のデータ信号線Ｄ＋上の電位が強制的に電源電圧Ｖｘ（＝２４Ｖ）とされると、子局入力部１５Ｂ（のトランジスタ）は、データ信号が無くなるので、ＯＮからＯＦＦに変化する。従って、監視信号が「１」の場合において、強制的に電源電圧Ｖｘが供給されると、パルス電流Ｉｉｓが流れる。なお、子局１１側の回路が少消費電流で、電流ｉｐは小さいものとする。
【００８８】
ここで、電流Ｉｉｓの値の検出のための閾値Ｉｔｈ＝ｉｓが定められる。閾値は、子局入力部１５ＢのトランジスタＴＲｉの制限電流（約１００ｍＡ）と電流ｉｐとの中間の値とされる。これにより、電流Ｉｉｓの値が当該閾値より大きい場合には監視信号「１」が検出され、逆の場合には監視信号「０」が検出される。なお、実際は、この閾値はフォトカプラＰＣに接続された抵抗Ｒ１の値を適切なものとすることにより実現される。
【００８９】
図９に示すように、電源電圧Ｖｘの立ち上がり時において、監視信号が「１」であると、フォトカプラＰＣのトランジスタがＯＮし、これに接続されたコレクタ抵抗の電圧降下でロウレベルがインバータＩＮＶに入力される。従って、ハイレベルのパルス信号が、信号Ｄｉｉｓとして入力データ部１３８に入力される。監視低速データ部１３８Ｂは、ハイレベルの信号Ｄｉｉｓを取り込む。従って、監視信号「１」を確実に検出することができる。一方、電源電圧Ｖｘの立ち上がり時において、監視信号が「０」であると、フォトカプラＰＣのトランジスタがＯＦＦし、ハイレベルがインバータＩＮＶに入力される。従って、監視低速データ部１３８Ｂは、ロウレベルの信号Ｄｉｉｓを取り込む。即ち、監視信号「０」を検出する。
【００９０】
フォトカプラＰＣを流れる電流信号Ｉｉｓは、これに接続されるコレクタ抵抗Ｒ１における電圧降下により電圧信号に変換され、インバータＩＮＶを介して、監視低速データ抽出手段１３１０ＢのフリップフロップＦＦに入力される。フリップフロップＦＦには、そのクロックとして、クロックＣＫからその１周期だけ遅延したクロックである信号Ｄｉｃｋが、タイミング発生手段１３２から入力される。従って、フリップフロップＦＦの出力する信号Ｄｉｉｓは、元のクロックＣＫから１周期だけ遅れたタイミングで、監視データ信号のみの値を、クロックＣＫの１／４周期又は３／４周期と等しい期間出力する信号となる。信号Ｄｉｉｓは監視低速データ部１３８Ｂに入力される。
【００９１】
監視低速データ部１３８Ｂは、入力される信号Ｄｉｉｓを所定の順に所定のビットに取り込んで、新たなデータの値が入力されるまでこれを保持し出力する。このために、信号Ｄｉｃｋが監視低速データ部１３８Ｂに入力される。これにより、元のクロックＣＫの次の１周期において、信号Ｄｉｉｓが監視低速データ部１３８Ｂのレジスタの所定のビット位置に取り込まれる。従って、最終的には、アドレス０〜３１番地までの３２ビットのパラレルデータである監視信号ＩＮ０ｉ〜ＩＮ３１ｉが、直列／並列変換され、監視低速データ部１３８Ｂから低速データ入力部１０１Ｂに入力される。これにより、監視信号が、例えば「０１０１・・・」のように入力される。
【００９２】
一方、第１のデータ信号線Ｄ＋上の制御信号に重畳された第１の監視信号が、ライントランスＴから出力される。ライントランスＴからの信号は、第１の監視データ信号の検出のための監視高速データ信号検出手段（周波数信号検出手段）１３１１Ａの増幅器ＡＭＰに入力されて増幅され、更に、比較器ＣＯＭＰ４に入力されて波形整形され（波高を揃えられ）、出力Ｄｉｆｐとして出力される。出力Ｄｉｆｐにおいては、制御信号のデータに対応する監視信号のデータが、当該制御信号のデータのアドレス位置と同一のアドレス位置に存在する。出力Ｄｉｆｐは、２入力ＯＲゲート回路ＯＲ３を介して、監視高速データ抽出手段１３１０ＡのカウンタＣＮＴに入力される。
【００９３】
カウンタＣＮＴは、クロックＣＫの１周期毎に、入力された出力Ｄｉｆｐにおけるパルス数をカウントして、その結果を信号Ｄｉｆｓとして出力する。このために、カウンタＣＮＴのリセット入力には、信号Ｄｉｃｋが微分回路∂を介して入力され、また、カウンタＣＮＴのカウント出力Ｄｉｆｓが２入力ＯＲゲート回路ＯＲ３を介して入力される。カウンタＣＮＴは、信号Ｄｉｃｋによりリセットされ、信号Ｄｉｃｋの１クロック毎にリセットされかつカウント結果を出力する。このカウントにおいて、保持手段（レジスタ、図示せず）に保持された閾値Ｎが用いられる。例えば、Ｎ＝５とされる。即ち、後述するように、第１の監視信号の周波数が制御信号のそれの８倍（８ｆ０）であるので、１個のクロックＣＫの周期に８個のパルスがカウントされるはずである。そこで、その１／２よりもやや大きい値が閾値Ｎとされる。例えば、制御信号の０番地における監視信号のデータが「１」であるので、カウント値が８個となり、信号Ｄｉｆｓとして「１（又はハイレベル）」が出力される。また、制御信号の３番地における監視信号のデータが「０」であるので、カウント値が４個以下となり、信号Ｄｉｆｓとして「０（又はロウレベル）」が出力される。ただし、監視信号のデータをカウントするために、その結果である信号Ｄｉｆｓの出力は、制御信号から１番地ずれる。例えば、制御信号の０番地に重畳された監視信号についての信号Ｄｉｆｓは、制御信号の１番地のタイミングで出力される。換言すれば、これが監視信号の０番地になる。なお、短スタート信号ＳＳの期間が２ｔｏであるので、最後のアドレス（３１番地）についても、カウント結果を出力することができる。
【００９４】
監視高速データ部１３８Ａは、監視低速データ部１３８Ｂと同様にして、アドレス０〜３１番地までの３２ビットのパラレルデータである監視信号ＩＮ０ｆ〜ＩＮ３１ｆを直列／並列変換し、監視高速データ部１３８Ａから高速データ入力部１０１Ａに入力する。これにより、監視信号が、例えば「１１００・・・」のように入力される。
【００９５】
以上、本発明をその実施の態様に従って説明したが、本発明は、その主旨の範囲内において、種々の変形が可能である。
【００９６】
例えば、図１９に示すように、第１データ信号線Ｄ＋及び第２データ信号線Ｄ−の一方又は双方の端部に、終端ユニット１８及び／又は１９を設けることが好ましい。終端ユニット１８及び１９の構成は、例えば特願平１−１４０８２６号に示すような構成とすればよい。
【００９７】
また、例えば、図１９に示すように、親局１３にエラーチェック回路を設けてもよい。エラーチェック回路は、第１データ信号線Ｄ＋を監視して、線路の状態（短絡など）をチェックする。エラーチェック回路の構成は、例えば特願平１−１４０８２６号に示すような構成とすればよい。
【００９８】
また、例えば、図１９に示すように、親局１３から出力される第１データ信号線Ｄ＋に重畳されている２４Ｖで子局１１の電源容量を満足できる場合、外部電源を子局１１、被制御装置１２に供給するための電力線Ｐ（Ｐ₂₄及びＰ₀）を省略してもよい。
【００９９】
更に、図示はしないが、例えば特願平１−１４０８２６号に示すように、親局１３の親局出力部１３５及び親局入力部１３９を複数個設け、特定の子局と対応させてもよい。この場合、親局出力部１３５と子局出力部１４とは、それぞれｍ個（ｍ≧１）ずつ設けられ、各々１対１の対応で関係付けられ、データ信号線に予め定められたシーケンスで接続される。他方、親局入力部１３９と子局入力部１５は、それぞれｎ個（ｎ≧１）ずつ設けられ、各々１対１の対応で関係付けられ、データ信号線に予め定められたシーケンスで接続される。各々の対応付けられた部分は、タイミング信号の制御下で逐次作動されて、関連する被制御部１６に対する制御データ及びセンサ部１７からの監視信号の伝送を行う。更に、このような構成を１群とし、複数の群を設けてもよい。各群における局の数は異なっていてもよい。
【０１００】
更に、図示はしないが、親局１３及び子局１１における動作を、各々に設けたＣＰＵ（中央演算処理装置）において上述の各処理を実行する当該処理プログラムを実行することにより、実現してもよい。
【０１０１】
【発明の効果】
本発明によれば、制御・監視信号伝送システムにおいて、クロック信号に第１及び第２の制御信号及び第１及び第２の監視信号を重畳することができるので、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができると共に、２重化した制御信号及び２重化した監視信号を共通のデータ信号線に出力し、かつ、これらを同時に双方向に伝送することができる。更に、制御信号及び監視信号を２重化することができるので、２重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データの伝送に用い、他方を長い周期での伝送で十分な低速データの伝送に用いることができ、結果として、高速データの伝送の間に低速データを挿入する必要をなくし、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することができる。また、短スタート信号及び長スタート信号を形成することにより、高速データリフレッシュタイム及び低速データリフレッシュタイムを、相互に区別しつつ容易に定めることができ、高速データ及び低速データを相互に一定の対応関係を保ちつつ伝送することができる。
【図面の簡単な説明】
【図１】本発明の基本構成図である。
【図２】本発明の信号伝送説明図である。
【図３】本発明の信号伝送説明図である。
【図４】本発明の信号伝送説明図である。
【図５】本発明の基本構成図である。
【図６】本発明の基本構成図である。
【図７】本発明の基本構成図である。
【図８】親局の一例の構成図である。
【図９】図８の親局における波形図である。
【図１０】低速データ子局出力部の一例の構成図である。
【図１１】図１０の低速データ子局出力部における波形図である。
【図１２】低速データ子局入力部の一例の構成図である。
【図１３】図１２の低速データ子局入力部における波形図である。
【図１４】高速データ子局出力部の一例の構成図である。
【図１５】図１４の高速データ子局出力部における波形図である。
【図１６】高速データ子局入力部の一例の構成図である。
【図１７】図１６の高速データ子局入力部における波形図である。
【図１８】監視信号検出説明図である。
【図１９】本発明の他の基本構成図である。
【符号の説明】
１０：制御部
１１：子局
１２：被制御装置
１３：親局
１４：子局出力部
１５：子局入力部
１６：被制御部
１７：センサ部
Ｄ＋：第１データ信号線
Ｄ−：第２データ信号線
Ｐ₂₄及びＰ₀：電力線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a control / monitoring signal transmission system, and in particular, converts a parallel control signal from a control unit into a serial signal for transmission and direct / parallel conversion on a controlled unit side of a remote device. The monitoring signal of the sensor unit that drives the device and detects the state of the device is parallel-to-serial converted and transmitted to the control unit side to perform serial / parallel conversion and supplied to the control unit, and the control signal is supplied to the clock signal. The present invention relates to a control / monitor signal transmission system that superimposes and superimposes the monitor signal on them.
[0002]
[Prior art]
A control signal is transmitted from a control unit such as a sequence controller, a programmable controller, or a computer to drive and control a number of controlled devices (for example, motors, solenoids, solenoid valves, relays, thyristors, lamps, etc.) located at remote locations. It is widely used in the technical field of automatic control to transmit a monitoring signal from a sensor unit (on / off state of a reed switch, micro switch, push button switch, etc.) to detect the state of each device and supply it to the control unit ing.
[0003]
In such a technique, for wiring between the control unit and the controlled unit and between the control unit and the sensor unit, conventionally, wiring was performed using a plurality of lines such as a power line, a control signal line, and a ground line. With recent miniaturization of controlled devices, wiring work has become difficult in arranging devices at a high density, and there has been a problem that wiring space is reduced and costs are increased.
[0004]
As a method for solving this problem, there are two methods, a “signal serial / parallel conversion method” (Japanese Patent Application No. 62-229978) and a “parallel transmission system of sensor signals” (Japanese Patent Application No. 62-247245). There is an invention. According to these systems, one (1 bit) control signal (or sensor signal) can be superimposed on the clock signal line including the power supply for each clock, so that the control device and the controlled device are connected. This transmission system and the transmission system between the control device and the sensor device can be realized by a line having few wires.
[0005]
Further, according to the invention of “control / monitoring signal transmission method” (Japanese Patent Application No. 1-140826), an input unit and an output unit are connected to a master station, and a clock signal superimposed on a power source from the master station is shared data. By outputting to the signal line, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized with a simple configuration. That is, it can be configured with a small number of lines, the cost of wiring is reduced, the connection arrangement of units can be simplified, addresses can be arbitrarily assigned to each unit, and therefore, addition and deletion of units can be performed. Could be done freely at the required position.
[0006]
[Problems to be solved by the invention]
According to the conventional configuration described above, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized. However, since the signal from the control unit to the controlled unit (hereinafter referred to as control signal) and the signal from the sensor unit to the control unit (hereinafter referred to as monitoring signal) are output to the common data signal line, they are transmitted simultaneously. I couldn't. That is, the control signal and the monitoring signal can only be transmitted mutually exclusively, and cannot be transmitted in both directions at the same time. Therefore, it is necessary to separately provide a period for transmitting the control signal and a period for transmitting the monitoring signal as the transmission time on the common data signal line.
[0007]
In addition, the control signal and the monitoring signal are actually a transmission signal (hereinafter referred to as high speed data) to be transmitted in a short cycle (high speed or real time) and a transmission signal sufficient for transmission in a long cycle (low speed) (hereinafter referred to as low speed). Data). The high-speed data includes, for example, a control signal (output signal) to an actuator in the controlled part and an input signal from an input sensor. That is, the original input / output signal (I / O data). The low-speed data includes, for example, a signal obtained by converting an analog signal (information signal) indicating various control values or measurement values in the controlled unit into a digital signal for transmission. That is, it is an information signal (character data). According to the conventional configuration described above, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized. However, during transmission of high-speed data, low-speed data must be inserted at a constant rate (see FIG. 2B described later). That is, high-speed data and low-speed data are mixed, and the transmission cycle time has to be significantly increased. In other words, the transmission speed (cycle) of high-speed data to be transmitted in a short cycle is insufficient. In addition, it is necessary to separately determine the cycle of transmission of high-speed data and low-speed data.
[0008]
The present invention superimposes the first and second control signals and the first and second monitoring signals on a clock signal, and uses one for high-speed data transmission and the other for low-speed data transmission and the cycle of the transmission. It is an object of the present invention to provide a control / monitoring signal transmission system that appropriately defines the above.
[0009]
[Means for Solving the Problems]
The control / monitoring signal transmission system of the present invention comprises a control unit and a plurality of controlled devices each including a controlled unit and a sensor unit that monitors the controlled unit, and is a data signal common to the plurality of controlled devices. The control signal from the control unit is transmitted to the controlled unit via the line, and the monitoring signal from the sensor unit is transmitted to the control unit. Also, a master station connected to the control unit and the data signal line, and a plurality of slave stations provided corresponding to the plurality of controlled devices and connected to the data signal line and the corresponding controlled device are provided. Then, between the master station and the plurality of slave stations, the first control data signal and the first monitoring data signal having a short transmission cycle are updated at high-speed data refresh times determined by a plurality of clocks, and the data signal lines are mutually reciprocated. The second control data signal and the second monitoring data signal having a long transmission cycle are updated every low-speed data refresh time having a period longer than the high-speed data refresh time, and transmitted on the data signal lines. The master station includes a timing generator for generating a predetermined timing signal synchronized with the clock, a master station output unit, a master station input unit, and a control data signal generator. Under the control of the timing signal, the master station output unit converts the first control data signal and the second control data signal input from the control unit into a serial pulse voltage signal and outputs them to the data signal line. Under the control of the timing signal, the master station input unit extracts the value of each data of the first monitoring data signal and the second monitoring data signal superimposed on the serial pulse voltage signal transmitted through the data signal line. These are converted into monitoring signals and input to the control unit. The control data signal generating means generates a long start signal that determines the beginning of the low-speed data refresh time and a short start signal that determines the beginning of the high-speed data refresh time other than the generation of the long start signal. The plurality of slave stations includes two types, a first slave station and a second slave station. Under the control of the timing signal, the first slave station extracts the value of each data of the first control data signal at each high-speed data refresh time, and the data corresponding to the slave station in the value of each data And a slave station output unit that supplies the corresponding controlled unit, and under the control of the timing signal, for each high-speed data refresh time, a first monitoring data signal is formed according to the value of the corresponding sensor unit. As a data value of the first monitoring data signal, a slave station input unit superposed on the serial pulse voltage signal is provided. Under the control of the timing signal, the second slave station extracts the value of each data of the second control data signal for each low-speed data refresh time, and the data corresponding to the slave station in the value of each data And a slave station output unit that supplies the corresponding controlled unit, and under the control of the timing signal, for each low-speed data refresh time, a second monitoring data signal is formed according to the value of the corresponding sensor unit. As a data value of the second monitoring data signal, a slave station input unit superposed on the serial pulse voltage signal is provided.
[0010]
According to the control / monitor signal transmission system of the present invention, the first and second control signals and the first and second monitor signals can be superimposed on the clock signal. Therefore, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized, and the duplicated control signal and the duplicated monitoring signal are output to the common data signal line. These can be transmitted in both directions simultaneously. That is, the control signal and the monitoring signal can be completely duplicated. Furthermore, one of the duplicated control signal and the monitoring signal is used for transmission of high-speed data (first control and monitoring data signal) to be transmitted in a short cycle, and the other is used for transmission of low-speed data sufficient for transmission in a long cycle ( (Second control and monitoring data signal) can be used for transmission. In addition, by forming the short start signal and the long start signal, the high-speed data transmission period (high-speed data refresh time) and the low-speed data transmission period (low-speed data refresh time) can be easily determined. Therefore, it is not necessary to insert low-speed data during high-speed data transmission, the cycle time of high-speed data transmission is prevented from becoming long, and high-speed data can be transmitted at a satisfactory transmission rate.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
1, FIG. 5, FIG. 6, and FIG. 7 are basic configuration diagrams of the present invention, and FIGS. 2 to 4 are signal transmission explanatory diagrams of the present invention.
[0012]
As shown in FIG. 1, the control / monitoring signal transmission system includes a control unit 10 and a plurality of controlled devices 12 each including a controlled unit 16 and a sensor unit 17 that monitors the controlled unit 16. The control part 10 consists of a sequence controller, a programmable controller, a computer etc., for example. The controlled unit 16 and the sensor unit 17 are referred to as a controlled device 12. The controlled unit 16 includes various components constituting the controlled device 12 such as an actuator, a (stepping) motor, a solenoid, a solenoid valve, a relay, a thyristor, and a lamp. The sensor unit 17 is selected according to the corresponding controlled unit 16 and includes, for example, a reed switch, a micro switch, a push button switch, and the like, and outputs an on / off state (binary signal).
[0013]
Here, the plurality of controlled devices 12 include two types, that is, a first (high-speed data) controlled device 12A and a second (low-speed data) controlled device 12B. In response to this, the plurality of slave stations 11 includes the first (high-speed data) slave station 11A corresponding to the first controlled device 12A and the second (low-speed data) corresponding to the second controlled device 12B. It consists of two types of slave stations 11B. In the control unit 10, a high-speed data input unit 101A and a high-speed data output unit 102A are provided corresponding to the high-speed data slave station 11A, and a low-speed data input unit 101B and a low-speed data output unit 102B are provided corresponding to the low-speed data slave station 11B. Provided. In either case, the “high-speed” side transmits high-speed data to be transmitted in a short cycle (high-speed or real-time), and the “low-speed” side transmits sufficient low-speed data in a long cycle (low-speed). The circuits to which the codes A and B are added like the slave stations 11A and 11B transmit high-speed data and low-speed data, respectively. When the code A or the like is not added like the slave station 11, both the high-speed data slave station 11A and the low-speed data slave station 11B are indicated. The same applies to other cases. The slave station power supply unit 20 has no distinction between high speed and low speed.
[0014]
The control / monitor signal transmission system transmits a control signal from the output unit 102 of the control unit 10 to the controlled unit 16 via the data signal line common to the plurality of controlled devices 12, and from the sensor unit 17. The monitoring signal (sensor signal) is transmitted to the input unit 101 of the control unit 10. As shown in FIG. 1, the control signal and the monitoring signal input / output by the control unit 10 are multi-bit parallel signals. On the other hand, the control signal and the monitoring signal transmitted on the data signal line are serial signals. The master station (main station) 13 performs parallel / serial conversion on the control signal and performs serial / parallel conversion on the monitoring signal. The data signal line includes first and second data signal lines D + and D−. As will be described later, the first data signal line D + is used for the supply of the power supply voltage Vx, the supply of the clock signal CK, and the bidirectional transmission of the control signal and the monitoring signal. The second data signal line D− is at a ground level (for signal) common to the master station 13 and the plurality of slave stations 11.
[0015]
In this example, a power line P for supplying the power supply voltage Vx to each of the plurality of slave stations 11 (the slave station power supply unit 20) is provided. The power line P is the first and second power lines P. _{twenty four} And P ₀ Consists of. First and second power lines P _{twenty four} And P ₀ Respectively supply a power supply voltage Vx (= 24V) and a common (power supply) ground level (= 0V) to the plurality of slave stations 11, and are connected to the local power supply 21 at one end (or both ends) thereof. The power line P may be configured as shown in Japanese Patent Application No. 1-140826, for example.
[0016]
For such signal transmission, as shown in FIG. 1, the control / monitor signal transmission system includes a master station 13 and a plurality of slave stations 11. The master station 13 is connected to the control unit 10 and the data signal line. The plurality of slave stations 11 are provided corresponding to the plurality of controlled devices 12, are connected to the data signal lines at arbitrary positions, and are connected to the corresponding controlled devices 12. Each of the plurality of slave stations 11 includes a slave station output unit 14 and a slave station input unit 15. The slave station output unit 14 and the slave station input unit 15 correspond to the controlled unit 16 and the sensor unit 17, respectively. As shown in FIG. 1, the control signal and the monitoring signal input / output to / from the slave station input unit 15 and the slave station output unit 14 are multi-bit parallel signals. The slave station output unit 14 performs serial / parallel conversion on the control signal, and the slave station input unit 15 performs parallel / serial conversion on the monitoring signal.
[0017]
As shown in FIG. 5, the master station 13 includes a master station output unit 135 and a master station input unit 139. Under the control of the timing signal, the master station output unit 135 receives the first control data signal input from the control unit 10 via the control high-speed data unit 134A and the second control data input via the control low-speed data unit 134B. The signal is converted into a serial pulse voltage signal and output to the data signal line. Under the control of the timing signal, the master station input unit 139 extracts each data value of the first monitoring data signal and the second monitoring data signal superimposed on the serial pulse voltage signal transmitted through the data signal line. These are converted into monitoring signals and input to the control unit 10 via the monitoring high-speed data unit 138A and the monitoring low-speed data unit 138B, respectively.
[0018]
The master station 13 includes an oscillator (OSC) 131, a timing generation unit 132, a master station address setting unit 133, and a word address data unit 1313. The timing generation unit 132 generates a predetermined timing signal synchronized with the clock CK having a predetermined period based on the oscillation output output from the oscillator 131. That is, the timing generation unit 132 adds the power supply voltage V to the generated clock CK. _X Is superimposed. For this purpose, the timing generation means 132 includes power supply means (not shown) for generating a predetermined level of the power supply voltage Vx. For example, when the duty ratio is 50%, the first half of one cycle of the clock CK is set to a pseudo ground level (0+), and the second half is the power supply voltage V _X It is said that the level. In principle, the clock CK including the power supply voltage is output to the terminal 13a and supplied to the first data signal line D +. On the other hand, the ground level (GND) signal is output from the terminal 13b to the second data signal line D-.
[0019]
The clock CK and other various control signals including the power supply voltage output from the timing generator 132 are input to the master station output unit 135. The master station output unit 135 includes control data signal generation means 136 and a line driver 137. The control high-speed data unit 134A and the control low-speed data unit 134B hold parallel control data signals input from the control unit 10, convert them into serial data strings, and output them. The control data signal generating means 136 superimposes each data value of the serial data string from the control high-speed data unit 134A and the control low-speed data unit 134B on the clock CK including the power supply voltage. The output of the control data signal generating means 136 is output onto the first data signal line D + via a line driver 137 which is an output circuit.
[0020]
The control data signal generator 136 (or the timing generator 132) generates a long start signal LS and a short start signal SS. The long start signal LS is a control signal (control information) that determines the head of the low-speed data refresh time and controls the transmission of the second control data signal and the second monitoring data signal. The short start signal SS is a control signal (control information) that controls the transmission of the first control data signal and the first monitoring data signal by determining the head of the high-speed data refresh time other than the generation of the long start signal LS.
[0021]
The word address data unit 1313 generates word address data based on the long start signal LS and the short start signal SS and inputs the word address data to the control unit 10. That is, word address data W0 to W7 (described later) are generated. The control unit 10 uses the word address data W0 to W7 to distinguish the second monitoring data signal. In practice, every time 16 clocks are counted, by incrementing by +1, 3-bit word address data WA 0 to WA 2 representing “0 to 7” are generated and input to the control unit 10. When the count value reaches “128”, it is reset.
[0022]
As shown in FIG. 2A, the master station output unit 135 controls the first control data signal and the first monitor with a short transmission cycle (Tio) with the low-speed data slave station 11 under the control of the timing signal. The data signal (high-speed data signal I / O) is updated at each high-speed data refresh time Tio determined by a plurality of clocks, and transmitted on the data signal lines. In addition, the master station output unit 135 converts the second control data signal and the second monitoring data signal (low-speed data signal CR) having a long transmission cycle (in this example, 4 Tio) into a high-speed data refresh time under the control of the timing signal. It is updated every low-speed data refresh time Tcr having a period longer than Tio, and is transmitted mutually on the data signal line. Tcr is an integer (i) times Tio. In this example, i = 4, but i may be 2, 8, 16, 32, or the like.
[0023]
The high-speed data refresh time Tio includes a high-speed data signal I / O (following the immediately preceding short start signal SS or long start signal LS) and a subsequent short start signal SS or long start signal LS (end signal E and You may think). That is, the top (or end) of Tio is determined and distinguished by the short start signal SS or the long start signal LS. Since the long start signal LS is longer than the short start signal SS, it also serves as the short start signal SS. The low-speed data refresh time Tcr is an integer number of high-speed data refresh times Tio (following the previous long start signal LS) (the last one is without the short start signal SS), followed by the long start signal LS. (May be considered as an end signal E). That is, Tcr is distinguished by the head (or end) of the Tcr being determined by the long start signal LS. An end signal that determines the end of each of these periods is not required.
[0024]
As shown in the clock signal and the start signal in FIG. 3, the high-speed data refresh time Tio is composed of n (32 in this example) clocks following the start signal LS or SS. Since one (1 bit) first and second control signals and first and second monitoring signals (four in total) are superimposed on one clock, one high-speed data refresh time Tio is A total of 4n-bit data signals (serial signals) can be included.
[0025]
As shown in the high-speed data signal of FIG. 3, in the transmission of the high-speed data signal I / O, one high-speed data refresh time Tio is n (32 in this case) output data (control data signal) and n-bit data. Contains input data (monitoring data signal). The high-speed data signal I / O has an independent meaning as a control signal and a monitoring signal for each bit. The transmission cycle of the high-speed data signal I / O is the high-speed data refresh time Tio. That is, if a control signal to a certain slave station 14A is output at the 0th bit (address 0) of a high-speed data refresh time Tio, the control signal to the slave station 14A is always 0 of each high-speed data refresh time Tio. Output to bit position.
[0026]
As shown in the low-speed data signal in FIG. 3, in the transmission of the low-speed data (or character data) signal CR, one low-speed data refresh time Tcr includes i × n-bit output data (control signal) and i × n bits. Input data (monitoring signal). In FIG. 2A, i = 4.
[0027]
The low-speed data signal CR does not have an independent meaning as a control signal or a monitoring signal for each bit. That is, for example, a 12-bit low-speed data signal (and four added control signals) CR is meaningful only after being converted into one analog signal, and is all extracted in one low-speed data slave station 11B. And input to the corresponding low-speed data controlled device 12B. The reverse is also true. The transmission period of the low-speed data signal CR is the low-speed data refresh time Tcr. That is, if a control signal to a certain slave station 14B is output to a plurality of bits below the 0th bit of the low-speed data refresh time Tcr, the control signal to the slave station 14B is always the 0th bit of the low-speed data refresh time Tcr. It is output at the following multiple bit positions.
[0028]
As described above, the high-speed data signal I / O is updated (refreshed) at each high-speed data refresh time Tio, and 32 signals are synchronized with the clock in one Tio (one refresh time). (32 bits) high-speed control output data and high-speed monitoring input data are transmitted bidirectionally. The low-speed data signal CR is updated (refreshed) at each low-speed data refresh time Tcr, and in one Tcr (one cycle time), eight signals W0 to W7 (this is changed). Low-speed control output data and low-speed monitoring input data of 8 words) are transmitted bidirectionally. One word consists of 16 bits. In this example, a low-speed data signal is transmitted in units of two words in one high-speed data refresh time Tio.
[0029]
In one cycle time, data input / output with 32 high-speed data slave stations 11A is repeated four times. One address (bit address) is assigned to one-bit high-speed data signal I / O. In this example, the bit addresses are B0 to B31. Therefore, the short start signal SS is generated by counting 32 clocks. Data input / output with the eight low-speed data slave stations 11B is performed once. This corresponds to eight outputs of an AD (or DA) converter with 12-bit resolution (with a 4-bit control signal). One address (word address) is assigned to one word of the low-speed data signal CR. In this example, the word addresses are W0 to W7. Accordingly, the long start signal LS is generated by counting 128 clocks. The clock is not transmitted during the transmission of the short start signal SS and the long start signal LS (see the waveform of the clock CK in FIG. 9).
[0030]
Conventionally, as shown in the upper part of FIG. 2B, when considering only transmission of signal I / O, the cycle time Ta can be theoretically shortened. However, actually, since the character data (signal CR) must be transmitted together with the signal I / O, the cycle time Tb becomes longer as shown in the lower part of FIG. In addition, the transmission speed of the signal I / O has been reduced.
[0031]
As shown in FIG. 4, the master station output unit 135 controls the first control data signal # 1 (high-speed data) input from the control unit 10 to the control high-speed data unit 134A every clock cycle under the control of the timing signal. The duty ratio between the period of the level other than the predetermined power supply voltage level and the subsequent period of the power supply voltage Vx is changed (pulse width modulation) according to the value of each data of the data or signal I / O) . Similarly, the master station output unit 135 has a level other than the power supply voltage level according to the value of each data of the second control data signal # 2 (low speed data or signal CR) input from the control unit 10 to the control low speed data unit 134B. The level in the period of the level is set to a predetermined level (for example, Vx / 2) different from the power supply voltage Vx or a pseudo ground level 0+ (voltage modulation). As a result, the first control data signal and the second control data signal are converted into a serial pulsed voltage signal, which are output to the data signal line. For example, 0 + = 2V.
[0032]
For example, when the data value of the first control data signal # 1 is “0”, the 3/4 cycle before the clock is set to a predetermined level different from the power supply voltage Vx, and the quarter after the clock is set. The period is set to the level of the power supply voltage Vx. In the case of “1”, the ¼ cycle before the clock is set to a predetermined level different from the power supply voltage Vx, and the ¾ cycle after the clock is set to the level of the power supply voltage Vx. Further, the predetermined level different from the power supply voltage Vx is set to the level of Vx / 2 when the data value of the second control data signal # 2 is “0”, and the pseudo level is set when the value is “1”. Level 0+. Therefore, for example, when the data values of the first control data signal and the second control data signals # 1 and # 2 are “0011” and “1010”, respectively, the result is as shown in FIG. That is, the duty ratio of the clock (which was originally 50%) is changed according to the data value of the control data signal. As a result, the parallel control data signal is converted into a serial pulse voltage signal and output to the data signal line. An address is assigned for each cycle of the clock CK.
[0033]
On the other hand, the signal on the first data signal line D + is taken into the master station input unit 139. The master station input unit 139 includes a monitoring high-speed data signal detection unit 1311A, a monitoring high-speed data extraction unit 1310A, a monitoring low-speed data signal detection unit 1311B, a monitoring low-speed data extraction unit 1310B, and a line receiver 1312 common to the high-speed and low-speed circuits. The monitoring signal detection means 1311 takes in the signal on the first data signal line D + via the line receiver 1312 and detects and outputs the monitoring data signal superimposed thereon. The monitoring data extraction unit 1310 outputs this detection output in synchronization with the clock CK including the power supply voltage from the timing generation unit 132 (after shaping the waveform). The monitoring high-speed data unit 138A and the monitoring low-speed data unit 138B convert a serial data string formed of the detected monitoring data signals into parallel monitoring data signals and output them.
[0034]
As shown in FIG. 4, the master station input unit 139 includes a frequency signal superimposed on a serial pulse voltage signal transmitted through the data signal line for each cycle of the clock under the control of the timing signal. 1 Monitor data signal # 1 (high-speed data or signal I / O) is detected. Similarly, the master station input unit 139 transmits the second monitoring data signal # 2 (low speed data or signal CR) superimposed on the serial pulse voltage signal transmitted through the data signal line to the monitoring data signal and the power supply voltage Vx. The presence or absence of the current signal Iis caused by the competition with the power supply voltage Vx is detected at the rise of the level of the power supply voltage Vx. Thereby, the value of each data of a serial 1st monitoring data signal and a 2nd monitoring data signal is extracted, these are converted into a monitoring signal, and via the monitoring high-speed data part 138A and the monitoring low-speed data part 138B, Input to the control unit 10.
[0035]
For example, when the data value of the first monitoring data signal # 1 is “0”, the frequency signal is not superimposed, and when it is “1”, the frequency signal is superimposed. By identifying these, the value of each data of the first monitoring data signal # 1 is extracted. Furthermore, when the data value of the second monitoring data signal # 2 is “0”, a monitoring data signal that does not generate the current signal Iis due to competition with the power supply voltage Vx is superimposed. In the case of “1”, a monitoring data signal that generates a current signal Iis due to competition with the power supply voltage Vx is superimposed. By identifying these, the value of each data of the second monitoring data signal # 2 is extracted. Therefore, for example, when the data values of the first monitoring data signal and the second monitoring data signals # 1 and # 2 are “1100” and “0101”, respectively, the result is as shown in FIG.
[0036]
As described above, the control signal to be distributed to the plurality of slave stations 11 is transmitted from the master station 13 on the data signal line as a serial signal (serial pulsed voltage signal). Is used. That is, the total number of control data signal data to be transmitted (distributed) to the slave stations 11 is determined in advance. Thus, addresses are assigned to all control and monitoring data signal data as described above. The slave station 11 extracts the clock CK from the serial pulsed voltage signal, counts the number thereof, and in the case of the address (one or more) assigned to the data of the control data signal that the local station should receive, The data value of the serial pulse voltage signal at that time is taken in as a control signal. The same applies to the monitoring data signal.
[0037]
A short start signal SS and a long start signal LS are formed to determine the beginning and end for address counting. The master station 13 forms a short start signal SS and a long start signal LS by the timing generation means 132 prior to the output of the serial pulsed voltage signal, and outputs it to the first data signal line D +. The short start signal SS and the long start signal LS are at the level of the power supply voltage Vx, and are longer than one cycle of the clock CK so as to be distinguishable from the control signal. That is, the short start signal SS and the long start signal LS are 2t0 and 5t0 (t0 is the time of one cycle of the clock), respectively. The master station address setting unit 133 holds an address assigned to the master station 13. The master station 13 counts the clock CK extracted from the serial pulsed voltage signal and extracts an address assigned to itself in advance. That is, when 128 clocks are counted, the long start signal LS is output to the first data signal line D +.
[0038]
Each of the plurality of slave stations 11 includes a slave station output unit 14 and a slave station input unit 15. The slave station output unit 14 extracts the value of each data of the first control data signal or the value of each data of the second control data signal under the control of the timing signal, and the slave station in the value of each data Is supplied to the corresponding controlled unit 12. The slave station input unit 15 forms a first monitoring data signal or a second monitoring data signal according to the value of the corresponding sensor unit 17 under the control of the timing signal, and these are formed into the first or second monitoring data signal. Is superimposed on the serial pulse voltage signal.
[0039]
As described above, the plurality of slave stations 11 are of two types: the (second) low-speed data slave station 11B shown in FIG. 6 and the (first) high-speed data slave station 11A shown in FIG. As can be seen from the comparison between FIG. 6 and FIG. 7, the difference between the two is that the slave station word address setting means 143B and 153B are provided as means for detecting its own address, or the slave station bit address setting means 143A and 153A are provided. It only has to prepare.
[0040]
In FIG. 6, when the local station is designated, the low-speed data slave station 11B extracts the data values of the second control data signal and superimposes the data values of the second monitoring data signal. That is, in the low-speed data slave station 11B, the low-speed data slave station output unit 14B starts counting the clock extracted from the serial pulsed voltage signal from the reception of the long start signal LS, and sets the address assigned to itself in advance. The data at the address is extracted and supplied to the corresponding low-speed data controlled device 12B. The count value of the clock is reset by receiving the long start signal LS. Also, during this period, the low-speed data slave station input unit 15B extracts the address assigned to itself in the same manner, and sends a monitoring signal for the low-speed data controlled device 12B to the address of the serial pulse voltage signal. Is superimposed. That is, the low-speed data slave station output unit 14B extracts the value of each data of the second control data signal under the control of the timing signal, and corresponds the data corresponding to the slave station in the value of each data. This is supplied to the low-speed data controlled unit 16B. Under the control of the timing signal, the low-speed data slave station input unit 15B forms a second monitoring data signal according to the value of the corresponding low-speed data sensor unit 17B, and uses this as the data value of the second monitoring data signal , Superimposed on the serial pulse voltage signal.
[0041]
As shown in FIG. 6, the low-speed data slave station output unit 14B includes a power supply voltage generation means (CV) 140, a line receiver 141B, a control low-speed data signal extraction means 142B, a slave station word address setting means 143B, an address extraction means 144B, An output low-speed data unit 145B is provided.
[0042]
The power supply voltage generation means 140 of the slave station output section 14 and the power supply voltage generation means (CV) 150 of the slave station input section 15 described later constitute the slave station power supply section 20. The power supply voltage generation means (CV) 140 is a DC (direct current) -DC converter, and electrically connects the low-speed data slave station output unit 14B (and the low-speed data controlled unit 16B of the corresponding low-speed data controlled device 12B). A power supply voltage Vcc for driving is generated from the power line. That is, mainly the power line P _{twenty four} The power supply voltage Vx is smoothed and stabilized by a known means to obtain a stabilized power supply voltage Vcc (5 V) and an output (12 V) to the line receiver 141B.
[0043]
The line receiver 141B as an input circuit takes in a signal transmitted on the first data signal line D + and outputs it to the controlled low-speed data signal extracting unit 142B. The control low-speed data signal extraction unit 142B extracts a control data signal from the signal and outputs it to the address extraction unit 144B and the output low-speed data unit 145B. The slave station word address setting means 143B holds the local station address assigned to the low-speed data slave station output section 14B. The address extracting unit 144B extracts an address that matches the local station address held in the slave station word address setting unit 143B, and outputs it to the output low-speed data unit 145B. When the address is input from the address extraction unit 144B, the output low-speed data unit 145B receives one or a plurality of signals held at that time in the (serial) signal transmitted on the first data signal line D +. The data value is output as a parallel signal to the corresponding low-speed data controlled unit 16B. That is, the output low-speed data unit 145B performs serial / parallel conversion on the control signal.
[0044]
As shown in FIG. 4, the low-speed data slave station output unit 14 </ b> B has the level in a period other than the level of the power supply voltage of the serial pulsed voltage signal for each cycle of the clock under the control of the timing signal. By identifying a predetermined voltage level (for example, Vx / 2) different from the power supply voltage Vx or a pseudo ground level, the value of each data of the second control data signal is extracted, and the value of each data value is extracted. Is supplied to the corresponding low-speed data controlled unit 16B.
[0045]
On the other hand, as shown in FIG. 6, the low-speed data slave station input unit 15B includes a power supply voltage generation means (CV) 150, a line receiver 151B, a control low-speed data signal extraction means 152B, a slave station word address setting means 153B, and an address extraction means. 154B, an input low-speed data unit 155B, a monitoring data signal generating unit 156B, and a line driver 157B.
[0046]
As can be seen from FIG. 6, the power supply voltage generation means 150 to the address extraction means 154B have substantially the same configuration as the power supply voltage generation means 140 to the address extraction means 144B and operate in substantially the same manner. The power supply voltage generating means 150 electrically drives a circuit constituting the slave station input unit 15B, and supplies the power supply voltage Vcc for electrically driving the low speed data sensor unit 17B of the corresponding low speed data controlled device 12B to the power line P. _{twenty four} Arising from.
[0047]
The input low-speed data unit 155B holds a monitoring signal composed of one or a plurality of (bit) data values input from the corresponding low-speed data sensor unit 17B. When the address is input from the address extraction unit 154B, the input low-speed data unit 155B outputs the held data value or values to the monitoring data signal generation unit 156B as a serial signal in a predetermined order. . That is, the input low speed data unit 155B performs parallel / serial conversion on the monitoring signal. The monitoring data signal generator 156B outputs a second monitoring data signal according to the data value of the second monitoring signal. The second monitoring data signal output from the monitoring data signal generating means 156B is output onto the first data signal line D + by the line driver 157B which is an output circuit. Therefore, the second monitoring data signal is superimposed on the data value of the control signal output on the first data signal line D + at that time. That is, the second monitoring data signal is superimposed on the data position corresponding to the slave station 11B of the serial pulse voltage signal. In other words, the data value of the second monitoring signal at the same address is superimposed on the data value of the second control signal at the same address.
[0048]
As shown in FIG. 4, the low-speed data slave station input unit 15B receives second monitoring data having a binary level different from the power supply voltage Vx according to the value of the corresponding low-speed data sensor unit 17B under the control of the timing signal. A signal # 2 is formed, and this is superimposed on a predetermined position of the serial pulsed voltage signal as the data value of the second monitoring data signal. For example, when the data value of the monitoring data signal is “1”, the monitoring data signal is formed and superimposed at a predetermined position in one cycle of the clock CK, and when it is “0”, the monitoring data signal is Is not formed and not superimposed. Therefore, for example, when the data value of the monitoring data signal is “0101”, as a result of the superimposition of the monitoring data signal by the line driver 157B, the output (detection current) of the monitoring low-speed data signal detection means 1311B is as shown in FIG. It becomes like 4.
[0049]
On the other hand, in FIG. 7, when the own station is designated, the high-speed data slave station 11A extracts values of each data of the first control data signal and superimposes data values of the first monitoring data signal. . That is, in the high-speed data slave station 11A, the high-speed data slave station output unit 14A starts counting the clock extracted from the serial pulsed voltage signal from the reception of the short start signal SS, and sets the address assigned to itself in advance. The extracted data is supplied to the corresponding high-speed data controlled device 12A. The count value of the clock is reset by receiving the short start signal SS. Similarly, the high-speed data slave station input unit 15A extracts the address assigned to itself, and superimposes the monitoring signal for the high-speed data controlled device 12A on the address of the serial pulse voltage signal. That is, the high-speed data slave station output unit 14A extracts each data value of the first control data signal under the control of the timing signal, and corresponds the data corresponding to the slave station among the data values. This is supplied to the high-speed data controlled unit 16A. Under the control of the timing signal, the high-speed data slave station input unit 15A forms a first monitoring data signal according to the value of the corresponding high-speed data sensor unit 17A, and uses this as the data value of the first monitoring data signal , Superimposed on the serial pulse voltage signal.
[0050]
Under the control of the timing signal, the high-speed data slave station output unit 14A has a period other than the power supply voltage level of the serial pulse voltage signal and a subsequent power supply voltage Vx level period for each cycle of the clock. Is extracted, and the value of each data of the first control data signal is extracted, and the data corresponding to the slave station in the value of each data is supplied to the corresponding high-speed data controlled unit 16A. To do.
[0051]
Under the control of the timing signal, the high-speed data slave station input unit 15A forms a first monitoring data signal # 1 composed of a frequency signal in accordance with the value of the corresponding high-speed data sensor unit 17A, and converts this to the first monitoring data The signal data value is superimposed on a predetermined position of the serial pulse voltage signal.
[0052]
Hereinafter, the specific configuration and operation of this example will be described in order from the output of the control signal from the control unit 10 to the input of the monitoring signal to the control unit 10 with reference to FIGS.
[0053]
8 and 9, the master station 13 superimposes the (second) low-speed data control signals OUT0v to OUT31v on the clock CK in addition to the (first) high-speed data control signals OUT0p to OUT31p. The master station 13 extracts (second) low-speed data monitoring signals IN0i to IN31i in addition to the (first) high-speed data monitoring signals IN0f to IN31f.
[0054]
First, the master station output unit 135 will be described. 8 and 9, the timing generator 132 outputs a start signal ST (and a long start signal LS) and a predetermined number of clocks CK. The start signal ST is output (high level) in accordance with, for example, a predetermined command (not shown) input from the control unit 10. Similarly, the timing generating unit 132 is stopped by the input of another predetermined command (not shown) from the control unit 10. In the start signal ST, the output period of the short start signal SS is 2t0, and the output period of the long start signal LS is 5t0. t0 is the time of one cycle of the clock CK. The clock CK divides the oscillation output from the oscillator 131 to form a predetermined cycle. The clock CK continues to be output in synchronization with the falling edge of the start signal ST, and is output in a predetermined number (the number of addresses). For this purpose, the timing generating means 132 includes first and second counting means (not shown). The counting means starts counting at the rising edge of the start signal ST. When the count output of the counting means reaches a predetermined value, the output of the clock CK is stopped (maintains the low level as indicated by the clock CK in FIG. 9). For this purpose, the timing generator 132 includes first and second comparators (not shown). That is, the first comparing means compares the count output of the first counting means with the address (“128 address”) set in the master station address setting means 133, and when they match, for a predetermined period, A long start signal LS is output. The first counting means is reset by the long start signal LS. The second comparing means compares the count output of the counting means with a predetermined value (in this case, “32 (address)”), and outputs a short start signal SS for a predetermined period when they match. The second counting means is reset by the short start signal SS.
[0055]
For example, if the bit address (that is, the number of control signal data) is from 0 to 31, control signals OUT0p to OUT31p, which are 32-bit parallel data, are transferred from the high-speed data output unit 102A to the control high-speed data unit 134A. Entered. The control high-speed data unit 134A shifts the control signals OUT0p to OUT31p in synchronization with the clock CK with the falling edge of the start signal ST, and outputs them as output Dops in this order. The addresses may be 0 to 63, 127, 255,. The inputs of the control signals OUT0p to OUT31p are switched (updated) in synchronization with the start signal ST, for example. As shown in FIG. 8, the master station address setting unit 133 sets the address 128 by closing the weighted switch by 7 digits from the left (the same applies to other cases).
[0056]
The output Dops is set to a high level (or “1”) or a low level (or “0”) every clock according to the data values of the control signals OUT0p to OUT31p. Thus, for example, “0011...” Is output. The output Dops is input to the control data signal generator 136. A start signal ST is also input to the control data signal generating means 136. The same applies to the output Dovs.
[0057]
The timing generator 132 divides the oscillation output of the oscillator 131 to form a clock 4CK having a frequency (4f0) that is four times the frequency f0 of the clock CK. The control data signal generating means 136 counts the clock 4CK by a counter (not shown), and when the value (signal Dops) of the control signals OUT0p to OUT31p is “1”, the first data signal line D + 0V (low level) is output only during one clock 4CK period, and 5V (high level) is output during the remaining three clock 4CK periods. On the other hand, in the case of “0”, 0V is output in the period of the first three clocks 4CK, and 5V is output only in the period of the remaining one clock 4CK. As a result, the control data signal generating unit 136 (PWM) modulates the clock CK based on the control signals OUT0p to OUT31p.
[0058]
One output (PWM-modulated output) of the control data signal generating means 136 is a binary (+5 V and 0 V) signal, and is output to one signal line Pck. The signal output to the signal line Pck is input to the line driver 137 via the comparator COMP1 and output to the data signal line D + (and D−). The line driver 137 includes transistors TR1 to TR3 and the like. Transistors TR1, TR3, and TR2 are connected in a complementary manner, and can be driven with low impedance. The transistor TR1 is for outputting the voltage Vx, the transistor TR2 is for outputting the pseudo ground level 0+ (2V), and the transistor TR3 is for outputting the voltage Vx / 2. The photocoupler PC which is the monitoring signal detection means 1311 is connected to the emitter of the transistor TR1. The comparator COMP1 inverts the output Pck, and the line driver 137 performs level conversion and inversion of the signal (inverted signal of the output Pck). The line driver 137 has an output amplitude limited to 2V to 24V, and outputs a signal similar to the signal line Pck. Therefore, the signal on the first data signal line D + is also a binary (level Vx and 0+) signal. Note that the potential of the second data signal line D- is 0 V (ground level 0-). Further, the start signal ST is output as a signal at the level of the power supply potential Vx on the first data signal line D +.
[0059]
Similar to the signal Dops for the first control signals OUT0p to OUT31p, the signal Dovs for the second control signals OUT0v to OUT31v is formed. The control data signal generation means 136 forms signals Dvh and Dvl based on the signal Dovs (and Pck). That is, in the period when the signal Pck is at the low level, the signal Dvh0 (“1”) is formed if the second control signal is at the low level, and the signal Dvh1 (“1”) is formed when the second control signal is at the high level. Form.
[0060]
Therefore, the transistor TR1 is turned on only for a predetermined period by the signal Pck pulse-width modulated in accordance with the signal Dops to output the voltage Vx (24V), and the transistor TR1 is turned off during other periods. During the off period of the transistor TR1, the transistor TR2 or TR3 is turned on. That is, the transistor TR2 is turned on by the high level of the signal Dvh0 formed according to the high level of the signal Dovs, and the pseudo ground level 0+ (2V) is output. Further, the high level of the signal Dvh1 formed according to the low level of the signal Dovs turns on the transistor TR3 and outputs the voltage Vx / 2 (12V). As a result, a signal that is voltage-modulated to the pseudo ground level 0+ and the voltage Vx / 2 is formed in accordance with the high level and low level of the signal Dovs.
[0061]
Outputs Pck, Dvl, and Dvh of the control data signal generation unit 136 are input to the line driver 137 via the comparators COMP1 to COMP3. The line driver 137 includes transistors TR1 to TR3 and the like.
[0062]
Based on the inputs of the outputs Pck, Dvl, and Dvh, the line driver 137 superimposes the power supply voltage Vx by the transistor TR1 while the output Pck is at a high level, and performs level conversion of the signals (Dvl and Dvh). Is also superimposed. That is, “1 (Vcc = 5V)” of the signal Dvl is converted to the voltage Vx / 2 (12V), and “1 (Vcc = 5V)” of the signal Dvh is converted to the pseudo ground level 0+ (for example, 2V). To do. This voltage Vx / 2 or the pseudo ground level 0+ is superimposed in a period in which the signal Pck is at a low level.
[0063]
As described above, there are two types of slave stations 11. In the low-speed data slave station 11B, the low-speed data slave station output unit 14B having the configuration shown in FIG. 10 detects and outputs the voltage-modulated second control data signal # 2 (OUT0v to OUT31v), and the low-speed data having the configuration shown in FIG. The slave station input unit 15B transmits the current-modulated second monitoring data signal # 2 (IN0i to IN31i) to the master station 13. In the high-speed data slave station 11A, the high-speed data slave station output unit 14A configured as shown in FIG. 14 detects the first control data signal # 1 (OUT0p to OUT31p) subjected to pulse width modulation (or phase modulation), and the configuration shown in FIG. The high-speed data slave station input unit 15A transmits the frequency-modulated first monitoring data signal # 1 (IN0f to IN31f) to the master station 13.
[0064]
First, the low-speed data slave station output unit 14B will be described. 10 and 11, the signal on the first data signal line D + is mainly input to the line receiver 141B. The line receiver 141B is connected to the data signal line and detects and outputs the state according to a serial pulse voltage signal. Considering the control signals out0-out31 (serial pulse voltage signal) on which the clock CK is superimposed, the transmission clock extraction circuit 1421B outputs a high level signal when the signal on the first data signal line D + is 16V or higher. In other cases, a low level signal is output. This is signal d0. That is, the data value of the demodulated control signal. This may be considered to include a phase modulated clock CK. The signal d0 and the like are input to the preset addition counter 144B and the shift register 1451B. As shown in FIG. 11, the waveform of the signal d0 is a waveform of the clock CK that is (PWM) modulated based on the control signals out0 to out31. Since the power supply Vcc is supplied from CV, the value of the high level signal of the signal d0 is 5V.
[0065]
Similarly, the transmission level extraction circuit 1422B that has received the output from the line receiver 141B outputs a low level signal when the signal on the first data signal line D + is 8 V or less, and outputs a high level signal otherwise. To do. This is the data value of the control signal before modulation. The inverted signal is the signal d1.
[0066]
Prior to this, the start signal ST is similarly detected as the high level of the signal d0, and is input to the long start signal extraction circuit 1423B comprising an on-delay timer. The delay is 3t0. That is, the rise of the output st is delayed by 3t0, and the fall is synchronized with the original signal ST. Therefore, for the short start signal SS and the clock CK, the output st does not appear because the high level time is short. The output st is input to the differentiation circuit ∂, and the differential signal is input to the preset addition counter 144B and the shift register (SR) 1451B at the rising edge of the output st, and is used as the reset signal R thereof. These are also input with the signal d0 (and thus the extracted clock CK). Accordingly, the preset addition counter 144B is reset by the long start signal LS.
[0067]
In the slave station word address setting means 143B, an address assigned to the low-speed data slave station output unit 14B, for example, addresses 0 to 8, is set. The preset addition counter 144B counts the extracted clock CK at the rising edge after being reset by the rising differential signal of the output st, and outputs while the count value matches the address of the slave station word address setting means 143B. dc is output. That is, it is set to the high level in synchronization with the rising edge of the clock CK in the previous address cycle, and is set to the low level in synchronization with the rising edge of the clock CK in the address cycle. Further, the address 0 is set to the high level in synchronization with the rise of the output st, so that it becomes as shown in FIG. The output dc is input to the shift register 1451B.
[0068]
Specifically, 3-bit word address data WA0 to WA2 representing the word address data W0 to W7 are set in the slave station word address setting means 143B (same for 153B). Accordingly, when the slave station word address setting means 143B is configured by a known dip switch, it can be configured by only three, and can be mounted in a small mounting space. In FIG. 10, since WA0 to WA2 are “0”, it is regarded as word address data W0. Depending on the configuration of the slave station word address setting means 143B, the address extraction means 144B (same for 154B) is a hexadecimal counter.
[0069]
The shift register 1451B shifts “1 (or high level)” in synchronization with the rising edge of the extracted clock CK during the period when the output dc is high level. That is, “1” is shifted in this order in the unit circuits Sr1 to Sr16 of the shift register 1451B. Accordingly, the outputs sr1 to sr16 of the shift register 1451B are sequentially set to the high level (until the next cycle rise) in synchronization with the rise in the cycle of the clock CK. The outputs sr1 to sr16 are input as clocks to the D-type flip-flop circuits FF1 to FF16, respectively.
[0070]
The signal d1 (that is, the data value of the demodulated control signal) is input to the flip-flop circuits FF1 to FF16 that are the output low-speed data unit 145B. Therefore, for example, the flip-flop circuit FF1 captures and holds the value of the signal d1 at that time in synchronization with the rise of the output sr1, and outputs this. In this case, a low level is output. Similarly, the other flip-flop circuits FF2 to FF16 take in and hold the value of the signal d1 at that time, and output it. As a result, the data value “0011...” Of the control signal at addresses 0-15 is demodulated as signals out0-out15 and input to the D / A converter DAC. The D / A converter DAC uses a predetermined 4 bits of the input 16-bit signal as a control signal, converts a predetermined 12 bits into an analog signal (for example, a voltage signal), and controls the low-speed data controlled unit. To 16B.
[0071]
Next, the low-speed data slave station input unit 15B will be described. 12 and FIG. 13, as can be seen from comparison with FIG. 6 and FIG. 10, the power supply voltage generation means 150 to address extraction means 154B have substantially the same configuration as the power supply voltage generation means 140 to address extraction means 144B. . That is, the output low speed data portion 145B is omitted, while the input low speed data portion 155B and the line driver 157B are added. The assigned address is, for example, the same as that of the low-speed data slave station output unit 14B (that is, addresses 0 to 15 in this case). Further, the same number of monitoring signal data as the number of control signal data (16) to be extracted is input.
[0072]
The A / D converter ADC of the input low-speed data unit 155B converts an analog signal (for example, a voltage signal) input from the low-speed data sensor unit 17B into a 12-bit digital signal with a 4-bit control signal, and a signal in0. ~ In15 is output. The input low-speed data portion 155B is composed of the same number of 16 (multiple) 2-input AND gates as the assigned addresses 0 to 15 and OR gates for receiving these outputs. As shown in FIG. 12, the outputs sr1 to sr16 of the shift register 1551B are input to each of the 16 AND gates. As described above, the outputs sr1 to sr16 are sequentially set to the high level in synchronization with the fall of the clock CK period (until the fall of the next period). Accordingly, during the high level period of the outputs sr1 to sr16, each of the 16 AND gates is opened, and the monitoring signals in0 to in15 are output from the OR gate through the AND gates in this order. The monitoring signals in0 to in15 correspond to the control signals out0 to out15 in FIG.
[0073]
The output of the OR gate is input to the 2-input NAND gate 1562B. An output of the inverter INV2, that is, an inverted signal of the signal d0 is input to the NAND gate 1562B. NAND gate 1562B constitutes monitoring data signal generating means 156B. The monitoring signals in0 to in15 take values as shown in FIG. 13, for example, during the high level period of the outputs sr1 to sr16. Accordingly, during the period in which the monitoring signals in0 to in15 are output, the NAND gate 1562B opens in synchronization with the falling of the signal d0, and the monitoring signals in0 to in15 are output as the output dip.
[0074]
The output dip is level-converted via the line driver 157B and then output to the first data signal line D +. That is, the output dip is electrically separated from the clock extraction unit by the photocoupler PC2, and then input to the transistor TRp constituting the level conversion circuit and further input to the output transistor TRi. That is, when the photocoupler PC2 is turned on, the transistors TRp and TRi are turned on. As a result, a signal proportional to the signal dip is output to the first data signal line D +. The high level of the monitoring signal depends on the signal potential of the data signal line D + because the transistor TRi has a high resistance when the transistor TRi is turned off, and the low level has a low resistance because the transistor TRi has a low resistance because of the ON. 4V) because the breakdown voltage of the Zener diode ZD2 is 3V.
[0075]
As can be seen from the above, the monitoring signal is output (superimposed) on the first data signal line D + from the low-speed data slave station input unit 15B in one cycle of the (extracted) clock d0. However, the voltage value of the signal on the first data signal line D + is forcibly set to the voltage value of the control signal regardless of the voltage value of the monitoring signal. Therefore, the line driver 137 of the master station output unit 135 has a sufficiently large driving capability (current supply capability) that can cancel the monitoring signal and set the first data signal line D + to the voltage value of the control signal. ).
[0076]
Further, the current flowing through the transistor TRi is limited. For this purpose, a Zener diode ZDi and a resistor R are connected to the base side of the transistor TRi as shown in FIG. Thereby, the current flowing through the transistor TRi is limited to, for example, 100 mA (milliampere) or less. Therefore, the potential of the first data signal line D + can be easily pulled up to around Vx = 24V by turning on the transistor TR1 of the master station output unit 135 described above. At the time of this pull-up, since the transistor TRi is ON, a current of about 100 mA temporarily flows also to the emitter of the transistor TR1. The flowing time is, for example, 2 μsec. This is detected as Iis.
[0077]
Next, the high-speed data slave station output unit 14A will be described. 14 and 15, as can be seen from comparison with FIGS. 10 and 11, the high-speed data slave station output unit 14 </ b> A excludes the D / A converter DAC from the low-speed data slave station output unit 14 </ b> B of FIG. 10. The configuration is almost the same.
[0078]
The high-speed data slave station output unit 14A in FIG. 14 obtains a signal d0 with the same configuration as the low-speed data slave station output unit 14B in FIG. 10, and further outputs its outputs sr1 to Sr1 from the unit circuits Sr1 to Sr4 of the shift register 144B. Obtain sr4. Here, it is assumed that, for example, addresses 0 to 3 (showing 0 in the figure) are designated as the address of the slave station 11A in the slave station bit address setting means 143A. On the other hand, the signal d1 is formed as shown in FIG. 15 by the phase data signal demodulating circuit 1424A having substantially the same configuration as the long / short start signal extracting circuit 1423A (1423B). That is, when the signal on the first data signal line D + becomes a level other than the period level Vx of 3/4 (or 1/2) CK or more (that is, Vx / 2 or pseudo ground level), a low level signal is output. In other cases, a high level signal is output. Therefore, the signal d1 is almost the value of the data of the control signal before modulation.
[0079]
The slave station bit address setting means 143A (same for 153A) is set with the above-described 5-bit bit address data B0 to B31 representing the 32 bit addresses. In FIG. 14, since all are “0”, the bit address data is B0. Depending on the configuration of the slave station word address setting means 143A, the address extraction means 144A (same for 154A) is a normal counter.
[0080]
The high level of the signal d0 is input to the long / short start signal extraction circuit 1423A including an on-delay timer. Since the delay is set to t0, since the high level time is short for the clock CK, the output st does not appear. Accordingly, the preset addition counter 144A is reset by the long start signal LS and the short start signal SS.
[0081]
The signal d1 (that is, the data value of the demodulated control signal) is input to the flip-flop circuits FF1 to FF4 that are the output data portion 145A. Therefore, for example, the flip-flop circuit FF1 captures and holds the value of the signal d1 at that time in synchronization with the rise of the output sr1, and outputs this. In this case, a high level is output. The same applies to the other flip-flop circuits FF2 to FF4. As a result, the data value “0011” of the control signal at addresses 0 to 3 is demodulated as signals out0p to out3p.
[0082]
Next, the high-speed data slave station input unit 15A will be described. 16 and 17, the high-speed data slave station input unit 15A is obtained by removing the A / D converter ADC from the low-speed data slave station input unit 15B of FIG. The configuration is almost the same. Further, the configuration of the input high-speed data unit 155A is different from the configuration of the input low-speed data unit 155B. Note that the slave station input unit 15 does not need to be aware of whether the monitoring signals in0 to in3 to be superimposed are the first or second monitoring signals.
[0083]
The high-speed data slave station input unit 15A in FIG. 16 has the same configuration as the low-speed data slave station input unit 15B in FIG. 12, and outputs serial signals of the monitoring signals in0 to in3 synchronized with the extracted clock CK as the output of the OR circuit. Get. The output of the OR circuit is input to one of the 2-input AND gate circuit 1562A. An oscillation output of an oscillator (OSC) 1561 is input to the other of the AND gate circuit 1562A. The frequency of the oscillation output is, for example, 8f0. f0 is the frequency of the clock CK. The frequency of the oscillation output is not limited to 8 times the frequency of the clock CK, and may be a higher frequency, for example, 16 times. The AND gate circuit 1562A and the oscillator 1561 constitute a monitoring data signal generating unit 156A which is a frequency signal superimposing unit. For example, the monitoring signals in0 to in3 take a value “1100” as shown in FIG. 17 during the high level period of the outputs sr1 to sr4. Accordingly, the AND gate circuit 1562A is opened during the period in which the monitoring signals in0 and in1 are output, and the oscillation output 8f0 of the oscillator 1561 is output as the output difp. On the other hand, during the period in which the monitoring signals in2 and in3 are output, the AND gate circuit 1562A is closed and the oscillation output 8f0 of the oscillator 1561 is not output.
[0084]
The output difp is output to the line transformer T via the driver (two inverters), and is further applied as a signal dif from the line transformer T to the gate electrode of the power MOSFET of the line driver. Since the FET repeats ON / OFF according to the signal dif, a signal proportional to the signal dif is output to the first data signal line D +. That is, as shown in FIG. 17, the first monitoring signal is superimposed on the first control signal. The amplitude of the superimposed first monitoring signal is limited by the resistance value of the diode, FET, and resistor connected in series. When the control signal is a pseudo ground level 0+ (2V), the signal has an amplitude within the difference between the true ground level (0V) and the pseudo ground level 0+ (in this case, within 2V). Since the monitoring signal is superimposed on the control signal, it should not be a signal that affects the monitoring signal, and must be distinguishable from this.
[0085]
Next, the master station input unit 139 will be described. 8 and 9, the first and second monitoring data signals output on the first data signal line D + are input to the line receiver 1312, and the detection signal is output. This detection signal is input to the monitoring low-speed data signal detection means 1311B and the monitoring high-speed data signal detection means 1311A. Up to this point, the monitoring signal data corresponding to the monitoring signal data address position exists at the same address position as the control signal data address position.
[0086]
The master station input unit 139 includes a current detection circuit that detects and outputs a current change on the first data signal line D + as the low-speed data monitoring signal detection unit 1311B for detecting the second monitoring data signal. That is, as shown in FIG. 8, the photocoupler PC is inserted on the emitter side of the transistor TR1 constituting the line driver 137 of the master station output unit 135. Note that the emitter of the transistor TR2 constituting the line driver 137 is connected to a predetermined potential (pseudo ground level 0+, for example, 2V) without going through a Zener diode. The photocoupler PC which is the monitoring low-speed data signal detection unit 1311B detects the current Iis shown in FIG. 8 (and FIG. 4). That is, the current flowing to the emitter side of the transistor TR1 when the power supply voltage Vx rises is detected. The value of the emitter current Iis depends on the presence or absence of a competing current between the power supply voltage Vx and the monitoring signal, and by setting a predetermined threshold value, the value of the monitoring signal is set to “0” or “1”. Is done. Therefore, in FIG. 9, the current Iis is indicated by an arrow in the falling direction (competitive direction) and a “*” mark (the same applies to the following drawings). If the current flowing through the photocoupler PC is equal to or greater than a certain value Ith during a period in which there is an output from the slave station input unit 15B, the photocoupler PC is turned on.
[0087]
As shown in FIG. 18, there are two states based on the monitoring signal “0” or “1”, and the magnitude of the current signal Iis is determined. When the monitor signal is “1”, the emitter current Iis of the transistor TR1 becomes a current of about 100 mA because a competing current flows between this and the power supply voltage Vx. On the other hand, when the monitoring signal is “0”, no competing current flows between the monitoring signal and the power supply voltage Vx. Therefore, the current Iis is generated from the line receiver of the slave station output unit 14, the slave station input unit 15, the power The current is equal to the current ip flowing through the voltage generating means. That is, when the potential on the first data signal line D + is forcibly set to the power supply voltage Vx (= 24 V), the slave station input unit 15B (the transistor thereof) changes from ON to OFF because there is no data signal. To do. Therefore, when the power supply voltage Vx is forcibly supplied when the monitoring signal is “1”, the pulse current Iis flows. It is assumed that the circuit on the slave station 11 side consumes little current and the current ip is small.
[0088]
Here, a threshold value Ith = is for detecting the value of the current Iis is determined. The threshold value is an intermediate value between the limit current (about 100 mA) of the transistor TRi of the slave station input unit 15B and the current ip. As a result, the monitor signal “1” is detected when the value of the current Iis is larger than the threshold value, and the monitor signal “0” is detected in the opposite case. Actually, this threshold value is realized by making the value of the resistor R1 connected to the photocoupler PC appropriate.
[0089]
As shown in FIG. 9, when the monitor signal is “1” at the rise of the power supply voltage Vx, the transistor of the photocoupler PC is turned ON, and the low level is changed to the inverter INV by the voltage drop of the collector resistance connected thereto. Entered. Therefore, a high-level pulse signal is input to the input data unit 138 as the signal Diis. The monitoring low speed data section 138B takes in the high level signal Diis. Therefore, the monitoring signal “1” can be reliably detected. On the other hand, if the monitor signal is “0” at the time of rising of the power supply voltage Vx, the transistor of the photocoupler PC is turned off and a high level is input to the inverter INV. Therefore, the monitoring low speed data unit 138B takes in the low level signal Diis. That is, the monitor signal “0” is detected.
[0090]
The current signal Iis flowing through the photocoupler PC is converted into a voltage signal by a voltage drop in the collector resistor R1 connected to the photocoupler PC, and input to the flip-flop FF of the monitoring low-speed data extraction unit 1310B via the inverter INV. A signal Dick, which is a clock delayed by one cycle from the clock CK, is input from the timing generation means 132 to the flip-flop FF. Therefore, the signal Diis output from the flip-flop FF outputs the value of only the monitoring data signal for a period equal to 1/4 cycle or 3/4 cycle of the clock CK at a timing delayed by one cycle from the original clock CK. Signal. The signal Diis is input to the monitoring low speed data unit 138B.
[0091]
The monitoring low-speed data unit 138B takes the input signal Diis in predetermined bits in a predetermined order, holds and outputs this until a new data value is input. For this purpose, the signal Dick is input to the monitoring low-speed data unit 138B. As a result, in the next cycle of the original clock CK, the signal Diis is taken into a predetermined bit position of the register of the monitoring low-speed data unit 138B. Therefore, finally, the monitoring signals IN0i to IN31i, which are 32-bit parallel data from addresses 0 to 31, are serial / parallel converted and input from the monitoring low-speed data unit 138B to the low-speed data input unit 101B. As a result, the monitoring signal is input as “0101...”, For example.
[0092]
On the other hand, the first monitoring signal superimposed on the control signal on the first data signal line D + is output from the line transformer T. The signal from the line transformer T is input to the amplifier AMP of the monitoring high-speed data signal detecting means (frequency signal detecting means) 1311A for detecting the first monitoring data signal, amplified, and further input to the comparator COMP4. Then, the waveform is shaped (the wave heights are made uniform) and output as output Difp. In the output Difp, the monitoring signal data corresponding to the control signal data is present at the same address position as the control signal data. The output Difp is input to the counter CNT of the monitoring high-speed data extraction unit 1310A via the 2-input OR gate circuit OR3.
[0093]
The counter CNT counts the number of pulses in the input output Difp for every cycle of the clock CK, and outputs the result as a signal Difs. Therefore, the signal Dick is input to the reset input of the counter CNT via the differentiation circuit ∂, and the count output Difs of the counter CNT is input via the 2-input OR gate circuit OR3. The counter CNT is reset by the signal Dick, is reset every clock of the signal Dick, and outputs a count result. In this count, a threshold value N held in holding means (register, not shown) is used. For example, N = 5. That is, as will be described later, since the frequency of the first monitoring signal is eight times (8f0) that of the control signal, eight pulses should be counted in one clock CK cycle. Therefore, a value slightly larger than ½ is set as the threshold value N. For example, since the monitoring signal data at address 0 of the control signal is “1”, the count value is 8, and “1 (or high level)” is output as the signal Difs. In addition, since the monitoring signal data at address 3 of the control signal is “0”, the count value is 4 or less, and “0 (or low level)” is output as the signal Difs. However, in order to count the data of the monitoring signal, the output of the signal Difs resulting therefrom is shifted by one from the control signal. For example, the signal Difs for the monitoring signal superimposed on the address 0 of the control signal is output at the timing of the address 1 of the control signal. In other words, this is address 0 of the monitoring signal. Since the period of the short start signal SS is 2 to, the count result can be output also for the last address (address 31).
[0094]
Similarly to the monitoring low-speed data unit 138B, the monitoring high-speed data unit 138A performs serial / parallel conversion on the monitoring signals IN0f to IN31f, which are 32-bit parallel data from addresses 0 to 31 and performs high-speed conversion from the monitoring high-speed data unit 138A. The data is input to the data input unit 101A. As a result, the monitoring signal is input as “1100...”, For example.
[0095]
As mentioned above, although this invention was demonstrated according to the embodiment, this invention can be variously deformed within the scope of the gist.
[0096]
For example, as shown in FIG. 19, it is preferable to provide termination units 18 and / or 19 at one or both ends of the first data signal line D + and the second data signal line D−. The terminal units 18 and 19 may be configured as shown in, for example, Japanese Patent Application No. 1-140826.
[0097]
For example, as shown in FIG. 19, an error check circuit may be provided in the master station 13. The error check circuit monitors the first data signal line D + and checks the line status (short circuit, etc.). The error check circuit may be configured as shown in, for example, Japanese Patent Application No. 1-140826.
[0098]
For example, as shown in FIG. 19, when the power capacity of the slave station 11 can be satisfied by 24V superimposed on the first data signal line D + output from the master station 13, the external power source is connected to the slave station 11, Power line P (P for supplying to the control device 12 _{twenty four} And P ₀ ) May be omitted.
[0099]
Further, although not shown, for example, as shown in Japanese Patent Application No. 1-140826, a plurality of master station output sections 135 and master station input sections 139 of the master station 13 may be provided to correspond to specific slave stations. . In this case, the master station output unit 135 and the slave station output unit 14 are provided m (m ≧ 1), respectively, and are associated with each other in a one-to-one correspondence, and in a predetermined sequence for the data signal lines. Connected. On the other hand, each of the master station input unit 139 and the slave station input unit 15 is provided by n (n ≧ 1), and is associated with each other in a one-to-one correspondence, and is connected to the data signal line in a predetermined sequence. The Each associated part is sequentially operated under the control of the timing signal to transmit control data to the related controlled unit 16 and a monitoring signal from the sensor unit 17. Further, such a configuration may be a group and a plurality of groups may be provided. The number of stations in each group may be different.
[0100]
Further, although not shown, the operations in the master station 13 and the slave station 11 can be realized by executing the processing program for executing the above-described processes in the CPU (central processing unit) provided in each. Good.
[0101]
【The invention's effect】
According to the present invention, in the control / monitor signal transmission system, the first and second control signals and the first and second monitor signals can be superimposed on the clock signal. High-speed bi-directional signal transmission between units can be realized, and double control signals and double monitoring signals can be output to a common data signal line, and these can be simultaneously transmitted in both directions. can do. Furthermore, since the control signal and the monitoring signal can be duplicated, one of the duplicated control signal and the monitoring signal is used for high-speed data transmission that should be transmitted in a short cycle, and the other is used for transmission in a long cycle. It can be used for transmission of sufficiently low-speed data, and as a result, it is not necessary to insert low-speed data during high-speed data transmission, preventing an increase in cycle time of high-speed data transmission and satisfying high-speed data Can be transmitted at a high transmission rate. In addition, by forming the short start signal and the long start signal, the high speed data refresh time and the low speed data refresh time can be easily determined while distinguishing from each other, and the high speed data and the low speed data are in a certain correspondence relationship with each other. Can be transmitted while maintaining
[Brief description of the drawings]
FIG. 1 is a basic configuration diagram of the present invention.
FIG. 2 is an explanatory diagram of signal transmission according to the present invention.
FIG. 3 is an explanatory diagram of signal transmission according to the present invention.
FIG. 4 is an explanatory diagram of signal transmission according to the present invention.
FIG. 5 is a basic configuration diagram of the present invention.
FIG. 6 is a basic configuration diagram of the present invention.
FIG. 7 is a basic configuration diagram of the present invention.
FIG. 8 is a configuration diagram of an example of a master station.
9 is a waveform diagram in the master station of FIG. 8. FIG.
FIG. 10 is a configuration diagram of an example of a low-speed data slave station output unit.
FIG. 11 is a waveform diagram at the low-speed data slave station output section of FIG. 10;
FIG. 12 is a configuration diagram of an example of a low-speed data slave station input unit.
13 is a waveform diagram at the low-speed data slave station input section of FIG. 12;
FIG. 14 is a configuration diagram of an example of a high-speed data slave station output unit.
15 is a waveform diagram at the high-speed data slave station output section of FIG. 14;
FIG. 16 is a configuration diagram of an example of a high-speed data slave station input unit.
FIG. 17 is a waveform diagram at the high-speed data slave station input unit of FIG. 16;
FIG. 18 is an explanatory diagram of monitoring signal detection.
FIG. 19 is another basic configuration diagram of the present invention.
[Explanation of symbols]
10: Control unit
11: Slave station
12: Controlled device
13: Master station
14: Slave station output section
15: Slave station input section
16: Controlled part
17: Sensor part
D +: first data signal line
D-: Second data signal line
P _{twenty four} And P ₀ : Power line

Claims

A control unit and a plurality of controlled devices each including a controlled unit and a sensor unit that monitors the controlled unit;
Control / monitor signal transmission for transmitting a control signal from the control unit to the controlled unit and a monitoring signal from the sensor unit to the control unit via a data signal line common to the plurality of controlled devices In the system,
A master station connected to the control unit and the data signal line;
A plurality of slave stations provided corresponding to the plurality of controlled devices and connected to the data signal line and the corresponding controlled device;
Between the master station and the plurality of slave stations, the first control data signal and the first monitoring data signal having a short transmission cycle are updated at a high-speed data refresh time determined by a plurality of clocks, and the data signal lines are mutually updated. Transmitting, updating the second control data signal and the second monitoring data signal having a long transmission cycle every low speed data refresh time comprising a period longer than the high speed data refresh time, and transmitting the data signal lines to each other,
The master station
Timing generating means for generating a predetermined timing signal synchronized with the clock;
Under the control of the timing signal, the first control data signal and the second control data signal input from the control unit are converted into serial pulse voltage signals, and these are output to the data signal line. An output section;
Under the control of the timing signal, the value of each data of the first monitoring data signal and the second monitoring data signal superimposed on the serial pulse voltage signal transmitted through the data signal line is extracted. , These are converted into the monitoring signal, and the master station input unit that inputs to the control unit,
Control data signal generating means for generating a long start signal for determining the start of the low-speed data refresh time and a short start signal for determining the start of the high-speed data refresh time other than the generation of the long start signal,
The plurality of slave stations consists of two types, a first slave station and a second slave station,
The first slave station is
Under the control of the timing signal, each data value of the first control data signal is extracted at each high-speed data refresh time, and the data corresponding to the slave station in the value of each data is associated with the data. A slave station output section to be supplied to the controlled section;
Under the control of the timing signal, for each high-speed data refresh time, a first monitoring data signal is formed according to the value of the corresponding sensor unit, and this is used as the data value of the first monitoring data signal. A slave station input unit superimposed on the serial pulse voltage signal,
The second slave station is
Under the control of the timing signal, each data value of the second control data signal is extracted at each low-speed data refresh time, and the data corresponding to the slave station among the data values is associated with the data. A slave station output section to be supplied to the controlled section;
Under the control of the timing signal, for each low-speed data refresh time, a second monitoring data signal is formed according to the value of the corresponding sensor unit, and this is used as the data value of the second monitoring data signal. A control / monitoring signal transmission system comprising: a slave station input unit superimposed on the serial pulse voltage signal.

In claim 1,
In the first slave station, within the high-speed data refresh time, the slave station output unit counts the clock extracted from the serial pulsed voltage signal and extracts an address assigned to itself in advance, The address data is supplied to the corresponding controlled unit, and the slave station input unit counts the clock extracted from the serial pulse-like voltage signal to extract the address assigned to itself in advance. Superimpose the monitoring signal for the controlled part on the address of the pulse voltage signal,
In the second slave station, within the low-speed data refresh time, the slave station output unit counts a clock extracted from the serial pulse-like voltage signal and extracts an address assigned to itself in advance, The address data is supplied to the corresponding controlled unit, and the slave station input unit counts the clock extracted from the serial pulse-like voltage signal to extract the address assigned to itself in advance. A control / monitoring signal transmission system, wherein a monitoring signal for the controlled part is superimposed on the address of the pulse voltage signal.

In claim 1,
The master station output unit has a level other than a predetermined power supply voltage level according to the value of each data of the first control data signal input from the control unit for each cycle of the clock under the control of the timing signal. The duty ratio between the period of the current level and the subsequent period of the level of the power supply voltage is changed, and other than the level of the power supply voltage according to the value of each data of the second control data signal input from the control unit The first control data signal and the second control data signal are converted into a serial pulsed voltage signal by setting the level in the level period to a predetermined level or a pseudo ground level different from the power supply voltage. Is output to the data signal line,
First monitoring data comprising a frequency signal superimposed on the serial pulsed voltage signal transmitted through the data signal line for each cycle of the clock under the control of the timing signal by the master station input unit A second monitoring data signal superimposed on the serial pulse-shaped voltage signal transmitted through the data signal line is detected as the presence or absence of a current signal caused by competition between the monitoring data signal and the power supply voltage. By detecting when the voltage level rises, the data values of the first monitoring data signal and the second monitoring data signal in series are extracted, converted into the monitoring signal, and input to the control unit And
Under the control of the timing signal, the slave station output unit has a period of a level other than the level of the power supply voltage of the serial pulse voltage signal and the level of the power supply voltage following the period for each cycle of the clock. A value of each data of the first control data signal is extracted by identifying a duty ratio with a period, or a predetermined voltage level in which the level in a period other than the level of the power supply voltage is different from the power supply voltage Alternatively, the value of each data of the second control data signal is extracted by identifying whether it is a pseudo ground level, and the data corresponding to the slave station in the value of each data is extracted to the corresponding controlled unit Supply
Under the control of the timing signal, the slave station input unit forms a first monitoring data signal consisting of a frequency signal or a second monitoring data signal consisting of different current binary levels according to the value of the corresponding sensor unit Then, the control / monitoring signal transmission system is characterized in that these are superimposed on a predetermined position of the serial pulse voltage signal as the data value of the first or second monitoring data signal.