JP3778312B2 - Bus controller, power supply method, and bus controller power supply system - Google Patents

Bus controller, power supply method, and bus controller power supply system Download PDF

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【０００１】
【発明の属する技術分野】
本発明は、バス・システムに係り、詳しくはケーブル電源供給システムに関するものである。
【０００２】
近年、マルチメディアに対応して例えばパソコンに対してオーディオ・ビデオ機器、デジタルカメラ等の多数の周辺装置が接続できることが求められている。
そして、パソコンと各周辺装置との間、又は、各周辺装置間とでデータ転送が効率よく行われるインタフェースが望まれている。その１つとして、電源供給線と信号線を備えたケーブルを各装置間に接続し、自装置のシステム電源がオフしていても、自装置を介して一方の周辺装置からのデータを他の周辺装置にデータ転送することができるインタフェースが提案されている。特に、ＩＥＥＥ１３９４規格のインタフェースが注目されている。これらインタフェースに対応して、各装置が小型でかつ効率のよいデータ転送が可能なケーブル電源供給システムが求められている。
【０００３】
【従来の技術】
近年、パソコン、オーディオ・ビデオ機器、デジタルカメラ等の機器が出現し、その各種の機器を互いにケーブルにて接続し、各装置間でデータ転送を可能にすることによりさらなるマルチメディア化が図られている。そして、各装置間との間でデータ転送を行うためのインタフェースの１つとして、電源線とデータ線を備えたケーブルを各装置間に接続し、自装置のシステム電源がオフしていても、他の周辺装置からケーブルを介して電源が供給されるようにして自装置を介して一方の周辺機器からのデータを他の周辺機器にデータ転送することができるインタフェースが提案されている。
【０００４】
図５は、その各装置に設けられたケーブル電源供給システムを説明するためのシステム回路を示す。図５において、装置（説明の便宜上、パソコンとする。）は、２個のコネクタ５１，５２、システム電源回路５３、１チップよりなるホスト・コントローラＩＣ（以下、ホスト・コントローラという）５４、１チップよりなる制御系ＩＣ（以下、リンク層コントローラという）５５、１チップよりなる物理系ＩＣ（以下、物理層コントローラという）５６、２個のレギュレータ５７，５８、及び、ダイオード５９を備えている。
【０００５】
第１コネクタ５１は、第１ケーブル６１を介して図示しない周辺装置（例えばデジタルカメラとする）に接続され、第２コネクタ５２は第２ケーブル６２を介して図示しない周辺装置（例えばカラーページプリンタとする）に接続されている。ケーブル６１，６２は、６芯であって、プラス電源線、グランド電源線、４本の信号線とからなる。
【０００６】
そして、パソコンの電源が切られ、システム電源回路５３からシステム電源ＶＤＤsys が出力されていない状態で、デジタルカメラからデータが出力されると、該データはケーブル６１、第１コネクタ５１を介して物理層コントローラ５６に転送される。この時、物理層コントローラ５６は、第１ケーブル６１、第１コネクタ５１及びレギュレータ５８を介してデジタルカメラから（又は、第２ケーブル６２、第２コネクタ５２及びレギュレータ５８を介してカラーページプリンタから）ケーブル供給電源ＶＤＤcab が供給されている。つまり、システム電源回路５３からシステム電源ＶＤＤsys が出力されず、ホスト・コントローラ５４及びリンク層コントローラ５５が動作しないが、物理層コントローラ５６は、ケーブル６１，６２を介して他の周辺装置からケーブル供給電源ＶＤＤcab の供給を受けて動作可能になっている。
【０００７】
従って、物理層コントローラ５６は、動作し前記データを第２コネクタ５２及びケーブル６２を介してカラーページプリンタに転送することができる。
【０００８】
【発明が解決しようとする課題】
ところで、上記のようにケーブル６１，６２を使って他の周辺装置から電源が供給できるケーブル電源供給システムにおいては、リンク層コントローラ（制御系ＩＣ）５５と物理層コントローラ（物理系ＩＣ）５６は、それぞれ別々の半導体チップで構成されている。そして、両コントローラ５５，５６の間は、不定信号によって誤動作しないようにアイソレートする構成にしていた。つまり、リンク層コントローラ５５が電源ＶＤＤsys が供給されず非動作の状態において、何らかの原因で該コントローラ５５から物理層コントローラ５６に対して不定信号が出力された時、ケーブル供給電源ＶＤＤcab により動作可能な物理層コントローラ５６が該不定信号に応答して誤動作しないようにするためである。
【０００９】
しかしながら、２チップ、即ちリンク層コントローラ（制御系ＩＣ）５５と物理層コントローラ（物理系ＩＣ）５６をそれぞれ別々のチップ構成にすることにより、アイソレートする構成部分が増え、システムの部品点数が増え装置が全体的に大型化する問題があった。
【００１０】
そこで、リンク層コントローラ（制御系ＩＣ）５５と物理層コントローラ（物理系ＩＣ）５６を１つのチップで形成することが考えられる。しかしながら、図５に示すように、リンク層コントローラ（制御系ＩＣ）５５はシステム電源ＶＤＤsys にて動作し、物理層コントローラ（物理系ＩＣ）５６はケーブル供給電源ＶＤＤcab にて動作する。つまり、１つのチップで構成すると、そのチップ内には２系統の電源ＶＤＤsys ，ＶＤＤcab が供給されることになる。その結果、チップ内にはそれぞれの電源ＶＤＤsys ，ＶＤＤcab のための２種類の配線が必要となり、その配線のために回路設計及び配線設計が複雑になるとともにチップが大型化する問題が生ずる。
【００１１】
本発明の目的は、小型化に寄与することができるとともに、設計が容易で特別な製造方法を必要としない１チップ化が可能なコントローラをつくることができるバス・コントローラ、電源供給方法、及び、バス・コントローラの電源供給システムを提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、第１の装置と第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とを備えるバス・コントローラにおいて、前記第１の装置に供給される第１の電源と前記第２の装置に供給される第２の電源とを一つの共通電源配線を介して前記バス・コントローラに供給するようにした。
【００１３】
請求項２に記載の発明は、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とをワンチップ上に備えるバス・コントローラにおいて、前記バス・コントローラは、第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続され、前記第１の電源が前記第１の装置に供給されない場合に、前記第２の電源を前記バス・コントローラに供給する手段を備えた。
【００１４】
請求項３に記載の発明は、請求項１又は請求項２に記載のバス・コントローラにおいて、前記第２の電源は、該第２の電源のレベルを前記第１の電源のレベルと略同じにする回路を介して前記バス・コントローラに供給されるようにした。
【００１５】
請求項４に記載の発明は、請求項１、請求項２又は請求項３に記載のバス・コントローラにおいて、前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づいて、前記制御系回路部の動作を制御する回路を備えた。
【００１６】
請求項５に記載の発明は、請求項１、請求項２、請求項３又は請求項４に記載のバス・コントローラにおいて、前記物理系回路部は、前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づく情報を記憶する手段を備えた。
【００１７】
請求項６に記載の発明は、第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部を備えるバス・コントローラにおいて、前記第１の装置に前記第１の電源が供給されない場合に、前記第２の電源を前記バス・コントローラに供給する手段と、前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づいて、前記物理系回路部の動作を制御する回路とを備えた。
【００１８】
請求項７に記載の発明は、第１の装置と第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とを備えるバス・コントローラに電源を供給する電源供給方法において、前記第１の装置に第１の電源が供給される場合には、共通電源配線を介して該第１の電源をバス・コントローラに供給し、前記第１の装置に前記第１の電源が供給されていない場合には、前記共通電源配線を介して前記第２の装置に供給される第２の電源を前記バス・コントローラに供給するようにした。
【００１９】
請求項８に記載の発明は、請求項７に記載の電源供給方法において、前記第２の電源のレベルを前記第１の電源のレベルと略同じにして前記バス・コントローラに供給するようにした。
【００２０】
請求項９に記載の発明は、請求項７又は請求項８に記載の電源供給方法において、前記第１の装置に前記第１の電源が供給されているか否かの判定結果に基づいて、前記物理系回路部又は前記制御系回路部の動作を制御するようにした。
【００２１】
請求項１０に記載の発明は、第１の装置と第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とを備えるバス・コントローラと、前記第１の装置に供給される第１の電源又は前記第２の装置に供給される第２の電源を前記バス・コントローラに供給する共通電源配線と、前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づいて、前記物理系回路部又は前記制御系回路部の動作を制御する回路とを備えた。
【００２４】
（作用）
請求項１に記載の発明によれば、第１の電源と第２の電源を一つの共通外部配線を介して前記動作電源としてバス・コントローラに供給するようにした。その結果、バス・コントローラに供給される動作電源は１系統となるため、例えば、制御系回路部と物理系回路部を１チップの半導体集積回路装置内に形成した場合、チップ内には１種類の電源線を形成すればよくなる。その結果、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計が簡単になるとともにチップを小型化することができる。
【００２５】
請求項２に記載の発明によれば、第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続されたバス・コントローラは、第１の電源が供給されない場合でも第２の電源が供給されるため、確実にデータの入出力とデータの処理が物理系回路部と制御系回路部にて行なわれる。
【００２６】
請求項３に記載の発明によれば、第２の電源は、第１の電源と略同じレベルにてバス・コントローラに供給される。従って、バス・コントローラ内に供給される電源は１系統となり、そのためチップ内には１種類の電源配線を形成すればよい。その結果、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計が簡単になるとともにチップが小型になる。
【００２７】
請求項４に記載の発明によれば、第１の電源が第１の装置に供給されていない場合には制御系回路部の動作が制御されて実質非動作状態になり、不定信号に基づいて誤動作することはない。
【００２８】
請求項５に記載の発明によれば、物理系回路部は、第１の装置に第１の電源が供給されているか否かを判定する判定回路の判定結果に基づく情報を記憶する手段を備えているため、第１の装置動作していない状態で動作するため、例えば該第１の装置からの信号が入力される端子にノイズ等が混入しても、それにより誤動作することはない。
【００２９】
請求項６に記載の発明によれば、第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続されたバス・コントローラは、第１の電源が供給されない場合でも第２の電源が供給されるため、確実にデータの入出力とデータの処理が物理系回路部と制御系回路部にて行なわれる。更に、第１の電源が第１の装置に供給されていない場合には制御系回路部の動作が制御されて実質非動作状態になり、不定信号に基づいて誤動作することはない。
【００３０】
請求項７に記載の発明によれば、第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続されたバス・コントローラは、第１の電源が供給されない場合でも第２の電源が供給されるため、確実にデータの入出力とデータの処理が物理系回路部と制御系回路部にて行なわれる。
【００３１】
請求項８に記載の発明によれば、第２の電源は、第１の電源と略同じレベルにてバス・コントローラに供給される。従って、バス・コントローラ内に供給される電源は１系統となり、そのためチップ内には１種類の電源配線を形成すればよい。その結果、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計が簡単になるとともにチップが小型になる。
【００３２】
請求項９に記載の発明の発明によれば、第１の電源が第１の装置に供給されていない場合には制御系回路部の動作が制御されて実質非動作状態になり、不定信号に基づいて誤動作することはない。
【００３３】
請求項１０に記載の発明によれば、第１の電源と第２の電源を一つの共通外部配線を介して前記動作電源としてバス・コントローラに供給するようにした。その結果、バス・コントローラに供給される動作電源は１系統となるため、例えば、制御系回路部と物理系回路部を１チップの半導体集積回路装置内に形成した場合、チップ内には１種類の電源線を形成すればよくなる。その結果、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計が簡単になるとともにチップを小型化することができる。更に、第１の電源が第１の装置に供給されていない場合には物理系回路部又は制御系回路部の動作が制御されて実質非動作状態になり、不定信号に基づいて誤動作することはない。
【００３５】
【発明の実施の形態】
（第１実施形態）
図１はパーソナルコンピュータ（以下、パソコンという）に対して各種の周辺装置がケーブルを介して接続され互いにデータ転送を行うようにしたシステム構成を示す。
【００３６】
図１において、パソコン１は、第１ケーブル２ａを介して周辺装置としてのデジタルＶＴＲ３と接続されているとともに、第２ケーブル２ｂを介して周辺装置としてカラーページプリンタ４に接続されている。デジタルＶＴＲ３は周辺装置としてのデジタルカメラ５に対して第３ケーブル２ｃを介して接続されている。カラーページプリンタ４は周辺装置としてのデジタルビデオカメラ６に対して第４ケーブル２ｄを介して接続されている。
【００３７】
第１〜第４ケーブル２ａ〜２ｄは、互いにデータ転送を行うための信号線と、相手の装置にケーブル電源ＶＤＤcabbを供給するためのプラス電源線とグランド電源線を備えたケーブルである。そして、これら各ケーブル２ａ〜２ｄを介してそれぞれパソコン１と各周辺装置３〜６との間、又は、各周辺装置３〜６との間でデータ転送が可能となるとともにケーブル電源ＶＤＤcabbの供給を可能にする。
【００３８】
図２は、パソコン１内に設けたデータ転送のためのケーブル電源供給システム説明するための回路を示す。尚、この回路は、他の周辺装置３〜６内も同様な回路が備えられている。
【００３９】
パソコン１は、システム電源回路１１、マイクロプロセッサユニットよりなるホスト・コントローラＩＣ（以下、ホスト・コントローラという）１２、バス・コントローラＩＣ（以下、単にバス・コントローラという）１３、２個のレギュレータ１４，１５及び２個のコネクタ１６，１７を備えている。ホスト・コントローラ１２及びバス・コントローラ１３は、それぞれ１チップの半導体集積回路装置（ＬＳＩ）にて形成されている。
【００４０】
システム電源回路１１は、該パソコン１の電源スイッチがオンされた時、システム電源ＶＤＤsys を生成する。そして、このシステム電源ＶＤＤsys は、動作電源としてホストコントローラ１２に供給されるとともに、ダイオードＤ１を介して動作電源としてバス・コントローラ１３に供給される。
【００４１】
ホスト・コントローラ１２は、システム電源ＶＤＤsys が供給さている時のみ動作するようになっている。ホスト・コントローラ１２は、信号線を介してバス・コントローラ１３との間でデータ転送制御処理のための制御データの授受を行う。即ち、ホスト・コントローラ１２は、バス・コントローラ１３が取り込んだデータをどのように処理しパソコン１内に設けた図示しない内部装置のどの装置に転送させたり、又、内部装置で作成した転送データをバス・コントローラ１３を介して他の周辺装置３〜６に転送させるための処理を行わせるための制御データの授受をバス・コントローラ１３との間で行う。従って、システム電源ＶＤＤsys が供給されていない時、ホスト・コントローラ１２は、非動作状態にあるため、バス・コントローラ１３に対して上記した制御データを出力することはない。
【００４２】
バス・コントローラ１３は、内部回路として物理系ブロック回路部１３ａと制御系ブロック回路部１３ｂを備えている。物理系回路部としの物理系ブロック回路部１３ａは、第１コネクタ１６と第２コネクタ１７と接続されている。第１コネクタ１６は、第１ケーブル２ａを介して前記デジタルＶＴＲ３に接続されている。第２コネクタ１７は、第２ケーブル２ｂを介してカラーページプリンタ４に接続されている。
【００４３】
物理系ブロック回路部１３ａは、第１コネクタ１６及び第１ケーブル２ａを介してデジタルＶＴＲ３に設けたバス・コントローラから転送されてくる転送データを入力する。物理系ブロック回路部１３ａは、その入力した転送データを制御系ブロック回路部１３ｂに転送するとともに、第２コネクタ１７及び第２ケーブル２ｂを介してカラーページプリンタ４に設けたバス・コントローラに転送する。
【００４４】
又、物理系ブロック回路部１３ａは、第２コネクタ１７及び第２ケーブル２ｂを介してカラーページプリンタ４に設けたバス・コントローラから転送されてくる転送データを入力する。物理系ブロック回路部１３ａは、その入力した転送データを制御系ブロック回路部１３ｂに転送するとともに、第１コネクタ１６及び第１ケーブル２ａを介してデジタルＶＴＲ３に設けたバス・コントローラに転送する。
【００４５】
さらに、物理系ブロック回路部１３ａは、制御系ブロック回路部１３ｂから出力されてくる転送データを入力し、該転送データを第１及び第２コネクタ１６，１７に出力するようになっている。従って、制御ブロック回路部１３ｂから出力された転送データは、それぞれデジタルＶＴＲ３及びカラーページプリンタ４のバス・コントローラに転送されることになる。
【００４６】
制御系回路としての制御系ブロック回路部１３ｂは、ホスト・コントローラ１２との間で制御データの授受を行う回路部であって、物理系ブロック回路部１３ａから入力した転送データが自装置のために転送されたデータかを解析する。そして、自装置のためのデータであると、制御系ブロック回路部１３ｂは、ホスト・コントローラ１２からの制御データに基づいてパソコン１内に設けた所定の内部装置に転送させるようになっている。
【００４７】
又、制御系ブロック回路部１３ｂは、ホスト・コントローラ１２からの制御データに基づいてパソコン１内に設けた図示しない内部装置で作成した転送データに転送先データ等を含むヘッダー部を付加、即ち転送データに転送先等を指定した所定のフォーマットにして物理系ブロック回路部１３ａに出力するようになっている。
【００４８】
物理系及び制御系ブロック回路部１３ａ，１３ｂを備えたバス・コントローラ１３は、動作電源としてシステム電源ＶＤＤsys を第１ダイオードＤ１を介して入力するとともに、動作電源としてケーブル供給電源ＶＤＤcab を第２ダイオードＤ２を介して入力する。つまり、第２ダイオードＤ２のアノードは第１レギュレータ１４を介して第１及び第２コネクタ１６，１７に接続されている。各コネクタ１６，１７は、第１レギュレータ１４と各ケーブル２ａ，２ｂのプラス電源線と接続させる。従って、デジタルＶＴＲ３又はカラーページプリンタ４から供給されるケーブル電源ＶＤＤcabbが第１レギュレータ１４に入力されることになる。又、各コネクタ１６，１７は、システム電源回路１１のアース端子と各ケープル２ａ，２ｂのグランド電源線と接続させている。
【００４９】
第１レギュレータ１４は、ケーブル電源ＶＤＤcabbを入力し、ケーブル電源ＶＤＤcabbをシステム電源ＶＤＤsys のレベルまで降圧して第２ダイオードＤ２を介してケーブル供給電源ＶＤＤcab としてバス・コントローラ１３に供給するようになっている。詳述すると、第１及び第２ダイオードＤ１，Ｄ２のカソード端子は互いに接続され、その両カソード端子を接続した共通外部配線としての共通配線Ｌ１がバス・コントローラ１３のプラス外部電源入力端子に接続されている。
【００５０】
従って、バス・コントローラ１３内に供給される電源は１系統となり、そのためのチップ内に形成されるプラス電源線Ｌ２は１種類となる。又、バス・コントローラ１３内に形成されたグランド配線Ｌ３も１種類でよく、該グランド配線Ｌ３はシステム電源回路１１のアース端子に接続されようになっている。
【００５１】
その結果、システム電源ＶＤＤsys が供給されていな状態にあっても、即ちパソコン１の電源スイッチが投入されていない状態であっても、バス・コントローラ１３は、デジタルＶＴＲ３又はカラーページプリンタ４から供給されるケーブル電源ＶＤＤcabbに基づいて動作状態に保たれ、例えばデジタルＶＴＲ３とカラーページ４間のデータ転送を可能する。
【００５２】
又、システム電源回路１１のシステム電源ＶＤＤsys は、第２レギュレータ１５にて昇圧された後、第３ダイオードＤ３を介してケーブル電源ＶＤＤcabbとしてコネクタ１６，１７に供給するようになっている。従って、該パソコン１から各ケーブル２ａ，２ｂを介してケーブル電源ＶＤＤcabbを各デジタルＶＴＲ３、カラーページプリンタ４、デジタルカメラ６、及び、デジタルビデオカメラ７に設けたバス・コントローラに供給されるようになっている。
【００５３】
又、パソコン１には判定回路２０が備えられているとともに、バス・コントローラ１３内にはゲート回路１３ｃが備えられている。
判定回路２０は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるインバータ２１と２個の抵抗２２，２３とから構成されている。インバータ２１は、そのＰチャネルＭＯＳトランジスタのソース端子が前記共通配線Ｌ１に接続され、ＮチャネルＭＯＳトランジスタのソース端子がシステム電源回路１１のアース端子に接続されている。インバータ２１の入力端子は、抵抗２２を介してシステム電源回路１１のプラス端子に接続されシステム電源ＶＤＤsys を入力する。又、インバータ２１の入力端子は抵抗２３を介してシステム電源回路１１のアース端子に接続されている。
【００５４】
従って、インバータ１１は、システム電源回路１１からシステム電源ＶＤＤsys を出力している時、低電位（Ｌレベル）の判定信号ＳＧ１を出力する。又、インバータ１１は、システム電源回路１１からシステム電源ＶＤＤsys が出力されていない時（但し、ケーブル供給電源ＶＤＤcab は供給されている）、高電位（Ｈレベル）の判定信号ＳＧ１を出力する。
【００５５】
つまり、判定回路２０は、パソコン１の電源スイッチが切られている時には（即ち、ホスト・コントローラ１２が非動作の時には）、Ｈレベルの判定信号ＳＧ１を出力する。又、判定回路２０は、パソコン１の電源スイッチが投入されている時には（即ち、ホスト・コントローラ１２が動作状態にある時には）、Ｌレベルの判定信号ＳＧ１を出力する。この判定信号ＳＧ１は、バス・コントローラ１３内に形成したゲート回路１３ｃに出力される。
【００５６】
ゲート回路１３ｃは、バッファ回路２５、ＮチャネルＭＯＳトランジスタ２６及びプルダウン抵抗２７とから構成されている。本実施形態では、図２においてゲート回路１３ｃを１つだけ示したが、前記ホスト・コントローラ１２から出力される制御データを制御系ブロック回路部１３ｂが入力する複数の信号線Ｌ４の数だけ設けられている。
【００５７】
バッファ回路２５は、信号線Ｌ４に接続され、ホスト・コントローラ１２の制御データを制御系ブロック回路部１３ｂに出力する。ＮチャネルＭＯＳトランジスタ２６は、そのドレイン端子がバッファ回路２５の入力端子に接続され、ソース端子がプルダウン抵抗２７を介してシステム電源回路１１のアース端子に接続されている。そして、ＮチャネルＭＯＳトランジスタ２６のゲート端子は、前記判定回路２０からの判定信号ＳＧ１を入力する。
【００５８】
従って、判定信号ＳＧ１がＬレベルの時（ホスト・コントローラ１２が動作状態にある時）、ＮチャネルＭＯＳトランジスタ２６はオフする。その結果、ホスト・コントローラ１２から出力される制御データは、そのままバッファ回路２５を介して制御系ブロック回路部１３ｂに入力される。一方、判定信号ＳＧ１がＨレベルの時（ホスト・コントローラ１２が非動作状態にある時）、ＮチャネルＭＯＳトランジスタ２６はオンする。従って、バッファ回路２５の入力端子のレベルは該トランジスタ２６のオンに基づいてＬベルに保持される。その結果、ホスト・コントローラ１２から何らの原因で不定信号が発生しても、該不定信号はバッファ回路２５を介して制御系ブロック回路部１３ｂに入力されることはない。
【００５９】
次に、上記のように構成した、ケーブル供給電源システムの作用について説明する。
１．システム電源ＶＤＤsys が出力されている時
ホスト・コントローラ１２及びバス・コントローラ１３は、システム電源回路１１からのシステム電源ＶＤＤsys が供給され、該電源ＶＤＤsys の供給に基づいて動作状態になっている。又、Ｌレベルの判定信号ＳＧ１が判定回路２０からゲート回路１３ｃに出力されていることから、ゲート回路１３ｃは、ホスト・コントローラ１２からバス・コントローラ１３の制御系ブロック回路部１３ｂに出力する制御データをそのまま出力する。
【００６０】
従って、制御系ブロック回路部１３ｂは、該制御データに基づいて物理系ブロック回路部１３ａから入力した転送データが自装置のために転送されたデータかを解析してパソコン１内に設けた所定の内部装置に転送させたり、パソコン１内に設けた内部装置で作成した転送データに転送先等を指定した所定のフォーマットにして物理系ブロック回路部１３ａに出力したりする。
【００６１】
一方、物理系ブロック回路部１３ａは、制御系ブロック回路部１３ｂから出力された転送データを第１及び第２コネクタ１６，１７及び第１及び第２ケーブル２ａ，２ｂを介してそれぞれデジタルＶＴＲ３及びカラーページプリンタ４のバス・コントローラに転送する。
又、物理系ブロック回路部１３ａはデジタルＶＴＲ３のバス・コントローラから転送されてくる転送データを入力し制御系ブロック回路部１３ｂに転送するとともに、カラーページプリンタ４のバス・コントローラに転送する。
【００６２】
さらに、物理系ブロック回路部１３ａはカラーページプリンタ４のバス・コントローラから転送されてくる転送データを入力し制御系ブロック回路部１３ｂに転送するとともに、デジタルＶＴＲ３のバス・コントローラに転送する。
【００６３】
２．システム電源ＶＤＤsys が出力されない状態で、ケーブル供給電源ＶＤＤcab が供給されている時
ホスト・コントローラ１２は、システム電源回路１１からのシステム電源ＶＤＤsys が供給されないため、非動作状態になっている。反対に、バス・コントローラ１３は、ケーブル供給電源ＶＤＤcab が供給され、該電源ＶＤＤcab の供給に基づいて動作状態になっている。又、Ｈレベルの判定信号ＳＧ１が判定回路２０からゲート回路１３ｃに出力されていることから、バッファ回路２５の入力端子のレベルは常にＬベルに保持される。
【００６４】
従って、ホスト・コントローラ１２から何らの原因で不定信号が発生しても、該不定信号はバッファ回路２５を介して制御系ブロック回路部１３ｂに入力されることはない。その結果、実質的に制御系ブロック回路部１３ｂは非動作状態になるため、制御系ブロック回路部１３ｂは不定信号に基づく誤動作することがなく、ひいては物理系ブロック回路部１３ａを誤動作させることもない。
【００６５】
又、バス・コントローラ１３のみ動作状態にあるため、物理系ブロック回路部１３ａはデジタルＶＴＲ３のバス・コントローラから転送されてくる転送データを入力しカラーページプリンタ４のバス・コントローラに転送する。又、物理系ブロック回路部１３ａはカラーページプリンタ４のバス・コントローラから転送されてくる転送データを入力しデジタルＶＴＲ３のバス・コントローラに転送する。
【００６６】
次に、上記のように構成したケーブル電源供給システムの特徴を以下に述べる。
（１）本実施形態では、システム電源ＶＤＤsys が出力されない状態でも、ケーブル供給電源ＶＤＤcab が供給されている時には、ホスト・コントローラ１２は非動作状態になっていてもバス・コントローラ１３は動作状態になっている。
【００６７】
従って、バス・コントローラ１３、即ち、物理系ブロック回路部１３ａは、デジタルＶＴＲ３のバス・コントローラから転送されくる転送データをカラーページプリンタ４に転送するとともに、カラーページプリンタ４から転送されてくる転送データをデジタルＶＴＲ３のバス・コントローラに転送することができる。
【００６８】
（２）本実施形態ではホスト・コントローラ１２が非動作状態でバス・コントローラ１３が動作状態にあるとき、判定回路２０はＨレベルの判定信号ＳＧ１をゲート回路１３ｃに出力してバッファ回路２５の入力端子のレベルを常にＬレベルの状態に保持させている。そして、ホスト・コントローラ１２から何らの原因で不定信号が発生しても、該不定信号はバッファ回路２５を介して制御系ブロック回路部１３ｂに入力されないようにしている。
【００６９】
従って、バス・コントローラ１２の制御系ブロック回路部１３ｂは実質非動作状態になり、不定信号に基づいて物理系ブロック回路部１３ａを誤動作させることはない。
【００７０】
（３）本実施形態は、第１ダイオードＤ１及び第２ダイオードＤ２の両カソード端子を共通配線Ｌ１に接続し、その共通配線Ｌ１の他端は、１チップのバス・コントローラ１３の外部電源入力端子に接続した。そして、第１ダイオードＤ１からはシステム電源ＶＤＤsys が、第２ダイオードＤ２からは第１レギュレータ１４にて該システム電源ＶＤＤsys の電圧レベルに降圧されたケーブル供給電源ＶＤＤcab がバス・コントローラ１３に動作電源として入力される。即ち、システム電源ＶＤＤsys とケーブル供給電源ＶＤＤcab の２種類の電源系統が１つの電源系統となってバス・コントローラ１３に供給されるようにした。
【００７１】
従って、バス・コントローラ１３内に供給される電源は１系統となり、そのためチップ内には１種類のプラス電源線Ｌ２とグランド配線Ｌ３を形成すればよくなる。その結果、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計が簡単になるとともにチップを小型化することができる。
【００７２】
（第２実施形態）
次に、本発明をシリアルインタフェースの一つであるＩＥＥＥ１３９４に準拠したケーブル電源供給システムに具体化した実施形態を図３に従って説明する。尚、説明の便宜上、本実施形態の各周辺装置との間の構成は第１実施形態で説明した図１に示すシステム構成と同じとする。
【００７３】
図３は、パソコン１内に設けたデータ転送のためのケーブル電源供給システム説明するための回路を示す。尚、本実施形態では、第１実施形態と相違する点は第１〜第４ケーブル２ａ〜２ｄがＩＥＥＥ１３９４に準拠したケーブルであることと、前記バス・コントローラ１３がＩＥＥＥ１３９４用バス・コントローラ３１となっている点である。
【００７４】
本実施形態では、第１〜第４ケーブル２ａ〜２ｄは、６芯であってプラス電源線、グランド電源線、４本の信号線とから構成されている。従って、本実施形態のコネクタ１６，１７も６ピンで構成されている。
【００７５】
一方、ＩＥＥＥ１３９４用バス・コントローラ３１は、１チップの半導体集積回路装置（ＬＳＩ）よりなり、第１ダイオードＤ１及び第２ダイオードＤ２の両カソード端子が接続された共通配線Ｌ１に接続されているとともに、システム電源回路１１のアース端子に接続されている。ＩＥＥＥ１３９４用バス・コントローラ３１は、第１ダイオードＤ１からはシステム電源ＶＤＤsys が、第２ダイオードＤ２からは第１レギュレータ１４にて該システム電源ＶＤＤsys の電圧レベルに降圧されたケーブル供給電源ＶＤＤcab が動作電源として入力されるようになっている。
【００７６】
ＩＥＥＥ１３９４用バス・コントローラ３１は、該コントロール３１内には物理系回路としての物理層ブロック回路部３１ａと制御系回路部としてのリンク層ブロック回路部３１ｂを備えている。両ブロック回路部３１ａ，３１ｂには、判定回路２０からの判定信号ＳＧ１が入力されるようになっている。
【００７７】
物理層ブロック回路部３１ａは、リピート機能を備えている。即ち、物理層ブロック回路部３１ａは第１コネクタ１６及び第２コネクタ１７と接続されている。そして、物理系ブロック回路部３１ａは、第１コネクタ１６及び第１ケーブル２ａを介してデジタルＶＴＲ３から転送されてくる転送データを入力し、その入力した転送データをリンク層ブロック回路部３１ｂに転送するとともに、第２コネクタ１７及び第２ケーブル２ｂを介して反対側の周辺装置であるカラーページプリンタ４に転送する。
【００７８】
又、物理層ブロック回路部３１ａは、第２コネクタ１７及び第２ケーブル２ｂを介してカラーページプリンタ４から転送されてくる転送データを入力し、その入力した転送データをリンク層ブロック回路部３１ｂに転送するとともに、第１コネクタ１６及び第１ケーブル２ａを介してデジタルＶＴＲ３に転送する。
【００７９】
さらに、物理層ブロック回路部３１ａは、リンク層ブロック回路部３１ｂから出力されてくる転送データを入力し、該転送データを第１及び第２コネクタ１６，１７に出力するようになっている。従って、リンク層ブロック回路部３１ｂから出力された転送データは、それぞれデジタルＶＴＲ３及びカラーページプリンタ４のバス・コントローラに転送されることになる。
【００８０】
又、物理層ブロック回路部３１ａには、セルフ−ＩＤパケット設定レジスタ（以下、設定レジスタという）３２を備えている。設定レジスタ３２には、例えば、転送能力である転送レート等の自装置の各種機能を示すためデータ（セルフＩＤ）が記憶されている。そして、物理層ブロック回路部３１ａは、システム電源ＶＤＤsys の投入時、即ち判定信号ＳＧ１のＨレベルへの立ち上がりに応答し、トポロジの設定を行いその際に各周辺装置に対して設定レジスタ３２に設定したセルフＩＤを転送するようになっている。
【００８１】
さらに、該設定レジスタ３２には、リンク層ブロック回路部３１ｂが動作中か否かを示すリンク・アクティブ記憶領域を有している。そして、物理層ブロック回路部３１ａは、前記判定回路２０からＨレベル（システム電源ＶＤＤsys が出力されていない内容）の判定信号ＳＧ１を入力すると、その内容のデータを該設定レジスタ３２のリンク・アクティブ記憶領域に書き込む。そして、その内容に基づいて物理層ブロック回路部３１ａはリンク層ブロック回路部３１ｂが動作していない前提で各種の動作を行う。反対に、物理層ブロック回路部３１ａは、前記判定回路２０からＬレベル（システム電源ＶＤＤsys が出力されている内容）の判定信号ＳＧ１を入力すると、その内容のデータを該設定レジスタ３２のリンク・アクティブ記憶領域に書き込む。そして、その内容に基づいて物理層ブロック回路部３１ａはリンク層ブロック回路部３１ｂが動作してる前提で各種の動作を行う。尚、このリンク・アクティブ記憶領域に書き込まれたデータは、セルフＩＤの１つとしてトポロジの設定の際に各周辺装置に対して転送されるようになっている。
【００８２】
さらに又、設定レジスタ３２には、物理層ブロック回路部３１ａがシステム電源ＶＤＤsys にて動作しているのか、ケーブル供給電源ＶＤＤcab にて動作しているかを示すパワー・クラス記憶領域を有している。そして、物理層ブロック回路部３１ａは、前記判定回路２０からＨレベル（システム電源ＶＤＤsys が出力されていない内容）の判定信号ＳＧ１を入力すると、ケーブル供給電源ＶＤＤcab にて動作している内容のデータを設定レジスタ３２のパワー・クラス記憶領域に書き込む。反対に、物理層ブロック回路部３１ａは、前記判定回路２０からＬレベル（システム電源ＶＤＤsys が出力されている内容）の判定信号ＳＧ１を入力すると、システム電源ＶＤＤsys にて動作している内容のデータを設定レジスタ３２のパワー・クラス記憶領域に書き込む。そして、このパワー・クラス記憶領域に書き込まれたデータは、セルフＩＤの１つとしてトポロジの設定の際に各周辺装置に対して転送されるようになっている。
【００８３】
さらに、物理層ブロック回路部３１ａは、判定信号ＳＧ１が切り換わる毎にどちらの電源に切り換わったかを示すためのリセットデータを各コネクタ１６，１７を介してデジタルＶＴＲ３、カラーページプリンタ４に出力するようになっている。
【００８４】
リンク層ブロック回路部３１ｂは、ホスト・コントローラ１２との間で制御データの授受を行う回路部であって、物理層ブロック回路部３１ａから入力した転送データが自装置のために転送されたデータかを解析する。そして、自装置のためのデータであると、リンク層ブロック回路部３１ｂは、ホスト・コントローラ１２からの制御データに基づいてパソコン１内に設けた所定の内部装置に転送させるようになっている。又、リンク層ブロック回路部３１ｂは、ホスト・コントローラ１２からの制御データに基づいてパソコン１内に設けた図示しない内部装置で作成した転送データに転送先データ等を含むヘッダー部を付加、即ち転送データに転送先等を指定した所定のフォーマットにして物理層ブロック回路部３１ａに出力するようになっている。
【００８５】
又、リンク層ブロック回路部３１ｂは、前記判定回路２０からＨレベル（システム電源ＶＤＤsys が出力されていない内容）の判定信号ＳＧ１を入力すると、ケーブル供給電源ＶＤＤcab に基づいて動作可能な状態であっても自身の動作を停止する停止モードになる。その結果、この停止モードにおいて、何らかの原因でホスト・コントローラ１２から不定信号が入力しても、リンク層ブロック回路部３１ｂはこの不定信号に応答して誤動作することはない。反対に、リンク層ブロック回路部３１ｂは、前記判定回路２０からＬレベル（システム電源ＶＤＤsys が出力されてる内容）の判定信号ＳＧ１を入力すると、通常の動作モードとなり各種の動作を行うようになっている。
【００８６】
次に、上記のように構成した、ケーブル供給電源システムの作用について説明する。
１．システム電源ＶＤＤsys が出力されている時
ホスト・コントローラ１２及びバス・コントローラ３１は、システム電源回路１１からのシステム電源ＶＤＤsys が供給され、該電源ＶＤＤsys の供給に基づいて動作状態になっている。そして、Ｌレベルの判定信号ＳＧ１が判定回路２０から出力されていることから、リンク層ブロック回路部３１ｂは、ホスト・コントローラ１２からの制御データに基づいて物理層ブロック回路部３１ａから入力した転送データが自装置のために転送されたデータかを解析してパソコン１内に設けた所定の内部装置に転送させたり、パソコン１内に設けた内部装置で作成した転送データに転送先を指定した所定のフォーマットにして物理層ブロック回路部３１ａに出力したりする。
【００８７】
一方、物理系ブロック回路部１３ａは、制御系ブロック回路部１３ｂから出力された転送データを第１及び第２コネクタ１６，１７及び第１及び第２ケーブル２ａ，２ｂを介してそれぞれデジタルＶＴＲ３及びカラーページプリンタ４に転送する。又、物理層ブロック回路部３１ａはデジタルＶＴＲ３のバス・コントローラから転送されてくる転送データを入力し制御系ブロック回路部１３ｂに転送するとともに、カラーページプリンタ４のバス・コントローラに転送する。
【００８８】
さらに、物理層ブロック回路部３１ａはカラーページプリンタ４のバス・コントローラから転送されてくる転送データを入力しリンク層ブロック回路部３１ｂに転送するとともに、デジタルＶＴＲ３のバス・コントローラに転送する。
【００８９】
２．システム電源ＶＤＤsys が出力されない状態で、ケーブル供給電源ＶＤＤcab が供給されている時
ホスト・コントローラ１２は、システム電源回路１１からのシステム電源ＶＤＤsys が供給されないため、非動作状態になっている。反対に、バス・コントローラ３１は、ケーブル供給電源ＶＤＤcab が供給され、該電源ＶＤＤcab の供給に基づいて動作状態になっている。そして、Ｈレベルの判定信号ＳＧ１が判定回路２０から出力されていることから、リンク層ブロック回路部３１ｂは停止モードになり、何らかの原因でホスト・コントローラ１２から不定信号が入力されても、リンク層ブロック回路部３１ｂはこの不定信号に応答して誤動作することはない。
【００９０】
一方、物理層ブロック回路部３１ａは、その内容のデータを該設定レジスタのリンク・アクティブ記憶領域に書き込れるため、その内容に基づいてリンク層ブロック回路部３１ｂが動作していない前提で各種の動作を行う。従って、リンク層ブロック回路部３１ｂの誤動作にもとづく物理層ブロック回路３１ａの誤動作は生じない。
【００９１】
又、物理層ブロック回路部３１ａのみ動作状態にあるため、物理層ブロック回路部３１ａはデジタルＶＴＲ３のバス・コントローラから転送されてくる転送データを入力しカラーページプリンタ４に転送する。又、物理層ブロック回路部３１ａはカラーページプリンタ４から転送されてくる転送データを入力しデジタルＶＴＲ３のバス・コントローラに転送する。
【００９２】
次に、上記のように構成したケーブル電源供給システムの特徴を以下に述べる。
（１）本実施形態では、システム電源ＶＤＤsys が出力されない状態でも、ケーブル供給電源ＶＤＤcab が供給されている時には、ホスト・コントローラ１２は非動作状態になっていてもバス・コントローラ３１の物理層ブロック回路部３１ａは動作状態になっている。
【００９３】
従って、物理層ブロック回路部３１ａは、デジタルＶＴＲ３のバス・コントローラから転送されくる転送データをカラーページプリンタ４に転送するとともに、カラーページプリンタ４から転送されてくる転送データをデジタルＶＴＲ３のバス・コントローラに転送することができる。
【００９４】
（２）本実施形態ではホスト・コントローラ１２が非動作状態でバス・コントローラ３１が動作状態にあるとき、判定回路２０はＨレベルの判定信号ＳＧ１に基づいてリンク層ブロック回路部３１ｂを停止モードにしている。そして、ホスト・コントローラ１２から何らの原因で不定信号が発生しても、該不定信号にリンク層ブロック回路部３１ｂが応答しないようにしている。
【００９５】
従って、リンク層ブロック回路部３１ｂは実質非動作状態になり、不定信号に基づいて物理層ブロック回路部３１ｂを誤動作させることはない。
（３）本実施形態では、物理層ブロック回路部３１ａは、Ｈレベルの判定信号ＳＧ１に基づいてリンク層ブロック回路部３１ｂを停止モードであることを設定レジスタ３２のリンク・アクティブ記憶領域に書き込れるため、その内容に基づいてリンク層ブロック回路部３１ｂが動作していない前提で各種の動作を行う。従って、何らかの原因でリンク層ブロック回路部３１ｂが誤動作しても物理層ブロック回路３１ａはこれに応答して誤動作することはない。
【００９６】
（４）本実施形態は、前記第１実施形態と同様にシステム電源ＶＤＤsys とケーブル供給電源ＶＤＤcab の２種類の電源系統が１つの電源系統となってバス・コントローラ３１に供給されるようにした。
【００９７】
従って、バス・コントローラ３１内に供給される電源は１系統となり、そのためチップ内には１種類のプラス電源線とグランド配線を形成すればよくなる。その結果、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計が簡単になるとともにチップを小型化することができる。
【００９８】
尚、発明の実施の形態は上記実施形態に限定されるものではなく以下のように実施してもよい。
○第１実施形態では、１チップのバス・コントローラ１３の中に物理系ブロック回路部１３ａと制御系ブロック回路部１３ｂをそれぞれ形成したが、図４に示すように、物理系ブロック回路部１３ａに相当する物理系コントローラ４１と、制御系ブロック回路部１３ｂに相当する制御系コントローラ４２とをそれぞれ別々の１チップの半導体集積回路装置に形成する。制御系コントローラ４２は、システム電源ＶＤＤsys のみにて動作するようにする。そして、物理系コントローラ４１は、システム電源ＶＤＤsys とケーブル供給電源ＶＤＤcab の２種類の電源系統が１つの電源系統となって供給されるようにする。
【００９９】
さらに、物理系コントローラ４１は第１実施形態で示したと同様な回路構成のゲート回路４１ｂを備える。ゲート回路４１ｂは、バッファ回路４３、ＮチャネルＭＯＳトランジスタ４４及びプルダウン抵抗４５とから構成されている。この場合、図４においてゲート回路４１ｂを１つだけ示したが、前記制御系コントローラ４２から出力される各種データを物理系コントローラ４１が入力する複数の信号線Ｌ５の数だけ設けられている。そして、ＭＯＳトランジスタ４４のゲート端子に判定回路２０からの判定信号ＳＧ１が入力される。
【０１００】
従って、この場合においても、ホスト・コントローラ１２及び制御系コントローラ４２が非動作状態で物理系コントローラ４１が動作状態にあるとき、判定回路２０はＨレベルの判定信号ＳＧ１をゲート回路４１ｂに出力してバッファ回路４３の入力端子のレベルを常にＬレベルの状態に保持させている。そして、制御系コントローラ４２から何らの原因で不定信号が発生しても、該不定信号はバッファ回路４３を介して物理系コントローラ４１の内部回路部４１ａに入力されないようにしている。従って、物理系コントローラ４１は不定信号に基づいて誤動作することはない。
【０１０１】
しかも、制御系コントローラ４２と物理系コントローラ４１との間において、従来のようにアイソレートするための構成部品を必要としない。従って、従来の２チップ構成に比べて装置全体を小型化することができる。
【０１０２】
○図２及び図４に示すゲート回路１３ｃ，４１ｂは、それぞれコントローラ１３，４１内に形成したが、これを別の半導体チップに形成して実施してもよい。この場合、判定回路２０と同一の半導体チップにて形成してもよい。
【０１０３】
○図２、図３及び図４に示す判定回路２０をそれぞれコントローラ１３，３１，４１内に形成して実施してもよい。
○図２において、ゲート回路１３ｃを制御系ブロック回路部１３ｂと物理系ブロック回路部１３ａとの間にも設けて実施してもよい。
【０１０４】
【発明の効果】
請求項１に記載の発明によれば、バス・コントローラに供給される動作電源を１系統にすることができるため、例えば、制御系回路部と物理系回路部を１チップの半導体集積回路装置内に形成した場合、チップ内には１種類の電源線を形成すればよく、複数の各電源系統のための配線をチップ内に形成しない分だけ配線のための回路設計及び配線設計が簡単になるとともに小型のチップを提供することができる。
【０１０５】
請求項２に記載の発明によれば、バス・コントローラは、第１の電源が供給されない場合でも第２の電源が供給されるため、確実にデータの入出力とデータの処理が物理系回路部と制御系回路部にて行うことができる。
【０１０６】
請求項３に記載の発明によれば、第２の電源は、第１の電源と略同じレベルにてバス・コントローラに供給されるため、チップ内には１種類の電源配線を形成すればよく、各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計を簡単に行うことができるとともに小型のチップを提供することができる。
【０１０７】
請求項４に記載の発明によれば、制御系回路部の動作が制御されるため、不定信号に基づく誤動作を防ぐことができる。
【０１０８】
請求項５に記載の発明によれば、物理系回路部には第１の装置に第１の電源が供給されているか否かを判定する判定回路の判定結果に基づく情報が記憶され、該情報に基づき動作するため、第１の装置動作していない状態で該第１の装置からの信号が入力される端子にノイズ等が混入しても、それによる誤動作を防止することができる。
【０１０９】
請求項６に記載の発明によれば、バス・コントローラは、第１の電源が供給されない場合でも第２の電源が供給されるため、確実にデータの入出力とデータの処理が物理系回路部と制御系回路部にて行うことができるとともに、制御系回路部の動作が制御されるため、不定信号に基づく誤動作を防ぐことができる。
【０１１０】
請求項７に記載の発明によれば、バス・コントローラは、第１の電源が供給されない場合でも第２の電源が供給されるため、確実にデータの入出力とデータの処理が物理系回路部と制御系回路部にて行うことができる。
【０１１１】
請求項８に記載の発明の発明によれば、第２の電源は、第１の電源と略同じレベルにてバス・コントローラに供給されるため、チップ内には１種類の電源配線を形成すればよく、各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計を簡単に行うことができるとともに小型のチップを提供することができる。
【０１１２】
請求項９に記載の発明によれば、制御系回路部の動作が制御されるため、不定信号に基づく誤動作を防ぐことができる。
請求項１０に記載の発明によれば、第２の電源は、第１の電源と略同じレベルにてバス・コントローラに供給されるため、チップ内には１種類の電源配線を形成すればよく、各電源系統のための配線をチップ内に形成しない分だけ配線のために回路設計及び配線設計を簡単に行うことができるとともに小型のチップを提供することができる。更に、制御系回路部の動作が制御されるため、不定信号に基づく誤動作を防ぐことができる。
【図面の簡単な説明】
【図１】第１実施形態を説明するためのシステム構成図
【図２】パソコン内のケーブル電源供給システムを説明するための回路図
【図３】第２実施形態のケーブル電源供給システムを説明するための回路図
【図４】別のケーブル電源供給システムを説明するための回路図
【図５】従来のケーブル電源供給システムを説明するための回路図
【符号の説明】
１ パーソナルコンピュータ（パソコン）
２ａ〜２ｄ 第１〜第４ケーブル
３ 周辺装置としてのデジタルＶＴＲ
４ 周辺装置としてのカラーページプリンタ
５ 周辺装置としてのデジタルカメラ
６ 周辺装置としてのデジタルビデオカメラ
１１ システム電源回路
１２ ホスト・コントローラＩＣ（ホスト・コントローラ）
１３ バス・コントローラＩＣ（バス・コントローラ）
１４，１５ レギュレータ
１６，１７ コネクタ
１３ａ 物理系回路部としての物理系ブロック回路部
１３ｂ 制御系回路部としての制御系ブロック回路部
１３ｃ ゲート回路
２０ 判定回路
３１ ＩＥＥＥ１３９４用バス・コントローラ
４１ 物理系回路部としての物理系コントローラ
４２ 制御系回路部としての制御系コントローラ
４１ｂ ゲート回路
Ｄ１〜Ｄ３ 第１〜第３ダイオード
ＶＤＤsys システム電源
ＶＤＤcab ケーブル供給電源
ＶＤＤcabb ケーブル電源
Ｌ１ 共通外部配線としての共通配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bus system, and more particularly to a cable power supply system.
[0002]
In recent years, it has been demanded that a large number of peripheral devices such as audio / video devices and digital cameras can be connected to a personal computer corresponding to multimedia.
An interface that efficiently transfers data between a personal computer and each peripheral device or between each peripheral device is desired. As one of them, a cable having a power supply line and a signal line is connected between the respective devices, and even if the system power supply of the own device is turned off, the data from one peripheral device is transmitted to the other device through the own device. Interfaces that can transfer data to peripheral devices have been proposed. In particular, the IEEE 1394 standard interface has attracted attention. Corresponding to these interfaces, there is a need for a cable power supply system in which each device is small and capable of efficient data transfer.
[0003]
[Prior art]
In recent years, devices such as personal computers, audio / video devices, digital cameras, etc. have appeared, and by connecting these devices with cables and enabling data transfer between each device, further multimediaization has been achieved. Yes. And as one of the interfaces for performing data transfer between each device, even if a cable having a power line and a data line is connected between each device and the system power of its own device is off, There has been proposed an interface capable of transferring data from one peripheral device to another peripheral device via the own device so that power is supplied from another peripheral device via a cable.
[0004]
FIG. 5 shows a system circuit for explaining a cable power supply system provided in each apparatus. In FIG. 5, a device (for convenience of explanation, a personal computer) includes two connectors 51 and 52, a system power supply circuit 53, and a host controller IC (hereinafter referred to as a host controller) 54 and 1 chip. A control system IC (hereinafter referred to as a link layer controller) 55, a physical IC (hereinafter referred to as a physical layer controller) 56 including two chips, two regulators 57 and 58, and a diode 59.
[0005]
The first connector 51 is connected to a peripheral device (not shown) (for example, a digital camera) via a first cable 61, and the second connector 52 is connected to a peripheral device (not shown) (for example, a color page printer) via a second cable 62. Connected). The cables 61 and 62 have 6 cores and are composed of a positive power line, a ground power line, and four signal lines.
[0006]
When data is output from the digital camera in a state where the power of the personal computer is turned off and the system power supply VDDsys is not output from the system power supply circuit 53, the data is transferred to the physical layer via the cable 61 and the first connector 51. It is transferred to the controller 56. At this time, the physical layer controller 56 is from the digital camera via the first cable 61, the first connector 51 and the regulator 58 (or from the color page printer via the second cable 62, the second connector 52 and the regulator 58). Cable supply power VDDcab is supplied. That is, the system power supply VDDsys is not output from the system power supply circuit 53, and the host controller 54 and the link layer controller 55 do not operate. However, the physical layer controller 56 can supply cable supply power from other peripheral devices via the cables 61 and 62. Operation is possible with the supply of VDDcab.
[0007]
Accordingly, the physical layer controller 56 can operate and transfer the data to the color page printer via the second connector 52 and the cable 62.
[0008]
[Problems to be solved by the invention]
By the way, in the cable power supply system that can supply power from other peripheral devices using the cables 61 and 62 as described above, the link layer controller (control system IC) 55 and the physical layer controller (physical system IC) 56 are: Each is composed of a separate semiconductor chip. The two controllers 55 and 56 are isolated so as not to malfunction due to indefinite signals. That is, when the link layer controller 55 is not supplied with the power supply VDDsys and is not operated for some reason, an undefined signal is output from the controller 55 to the physical layer controller 56. This is to prevent the layer controller 56 from malfunctioning in response to the indefinite signal.
[0009]
However, by using two chips, that is, the link layer controller (control system IC) 55 and the physical layer controller (physical system IC) 56 as separate chips, the number of components to be isolated increases and the number of system components increases. There was a problem that the size of the apparatus was increased overall.
[0010]
Therefore, it is conceivable to form the link layer controller (control system IC) 55 and the physical layer controller (physical system IC) 56 with one chip. However, as shown in FIG. 5, the link layer controller (control system IC) 55 operates with the system power supply VDDsys, and the physical layer controller (physical system IC) 56 operates with the cable supply power supply VDDcab. That is, if it is composed of one chip, two power sources VDDsys and VDDcab are supplied to the chip. As a result, two types of wiring for the respective power supplies VDDsys and VDDcab are required in the chip, and the circuit design and wiring design for the wiring are complicated, and the chip becomes large.
[0011]
  An object of the present invention is to provide a bus controller that can contribute to downsizing and can be made into a single-chip controller that is easy to design and does not require a special manufacturing method.,Power supply method, AndAnd providing a power supply system for the bus controller.
[0012]
[Means for Solving the Problems]
  The invention described in claim 1In the bus controller connected between the first device and the second device, and having a physical system circuit unit for inputting / outputting data and a control system circuit unit for processing the data, the first controller The first power source supplied to the first device and the second power source supplied to the second device are supplied to the bus controller via one common power source wiring.
[0013]
  The invention described in claim 2In a bus controller comprising a physical system circuit unit for inputting / outputting data and a control system circuit unit for processing the data on a single chip, the bus controller is supplied with a first power supply. Connected between a device and a second device to which a second power is supplied, and when the first power is not supplied to the first device, the second power is supplied to the bus controller It has a means to do.
[0014]
  The invention according to claim 33. The bus controller according to claim 1, wherein the second power source is connected to the bus controller via a circuit that makes the level of the second power source substantially the same as the level of the first power source. To be supplied.
[0015]
  The invention according to claim 4The bus controller according to claim 1, 2 or 3, based on a determination result of a determination circuit that determines whether or not the first power is supplied to the first device. A circuit for controlling the operation of the control system circuit unit was provided.
[0016]
  The invention described in claim 55. The bus controller according to claim 1, 2, 3, or 4, wherein the physical system circuit unit determines whether the first power is supplied to the first device. Means for storing information based on the determination result of the determination circuit is provided.
[0017]
  The invention described in claim 6In a bus controller that is connected between a first device to which a first power is supplied and a second device to which a second power is supplied and includes a physical circuit unit for inputting / outputting data Means for supplying the second power source to the bus controller when the first power source is not supplied to the first device; and whether the first power source is supplied to the first device. And a circuit for controlling the operation of the physical circuit unit based on the determination result of the determination circuit for determining whether or not.
[0018]
  The invention described in claim 7Power is supplied to a bus controller that is connected between the first device and the second device and includes a physical system circuit unit that inputs and outputs data and a control system circuit unit that processes the data. In the power supply method, when the first power is supplied to the first device, the first power is supplied to the bus controller via a common power supply wiring, and the first device is supplied to the first device. When the power of 1 is not supplied, the second power supplied to the second device is supplied to the bus controller via the common power wiring.
[0019]
  The invention according to claim 8 provides:8. The power supply method according to claim 7, wherein a level of the second power is substantially the same as a level of the first power and is supplied to the bus controller.
[0020]
  The invention according to claim 9 is:9. The power supply method according to claim 7 or 8, wherein the physical circuit unit or the control circuit is based on a determination result of whether or not the first power is supplied to the first device. The operation of the part was controlled.
[0021]
  The invention according to claim 10 is:A bus controller which is connected between the first device and the second device, and which includes a physical system circuit unit for inputting / outputting data and a control system circuit unit for processing the data; A first power source supplied to the first device or a second power source supplied to the second device to the bus controller; and a first power source supplied to the first device. And a circuit for controlling the operation of the physical system circuit unit or the control system circuit unit based on the determination result of the determination circuit for determining whether or not the operation is performed.
[0024]
  (Function)
  Claim1According to the described invention,The first power supply and the second power supply are supplied to the bus controller as the operation power supply through one common external wiring. As a result, the operating power supplied to the bus controller is one system. For example, when the control system circuit unit and the physical system circuit unit are formed in a one-chip semiconductor integrated circuit device, one type is included in the chip. It is sufficient to form the power supply line. As a result, the circuit design and wiring design can be simplified and the chip can be miniaturized because wiring for a plurality of power supply systems is not formed in the chip.
[0025]
  Claim2According to the invention described inThe bus controller connected between the first device to which the first power is supplied and the second device to which the second power is supplied has the second power supply even when the first power is not supplied. Therefore, data input / output and data processing are reliably performed in the physical system circuit unit and the control system circuit unit.
[0026]
  Claim3According to the invention described inThe second power supply is supplied to the bus controller at substantially the same level as the first power supply. Accordingly, the power supplied to the bus controller is one system, and therefore one type of power supply wiring may be formed in the chip. As a result, the circuit design and the wiring design are simplified and the chip is reduced in size because the wiring for each of the plurality of power supply systems is not formed in the chip.
[0027]
  Claim4According to the invention described inWhen the first power source is not supplied to the first device, the operation of the control system circuit unit is controlled to be in a substantially non-operating state, and no malfunction occurs based on the indefinite signal.
[0028]
  Claim5According to the invention described inThe physical system circuit unit includes means for storing information based on the determination result of the determination circuit that determines whether or not the first power is supplied to the first device, so that the first device is operating. For example, even if noise or the like is mixed into a terminal to which a signal from the first device is input, it does not malfunction.
[0029]
  Claim6According to the invention described inThe bus controller connected between the first device to which the first power is supplied and the second device to which the second power is supplied has the second power supply even when the first power is not supplied. Therefore, data input / output and data processing are reliably performed in the physical system circuit unit and the control system circuit unit. Further, when the first power is not supplied to the first device, the operation of the control system circuit unit is controlled to be in a substantially non-operating state, and no malfunction is caused based on the indefinite signal.
[0030]
  Claim7According to the invention described inThe bus controller connected between the first device to which the first power is supplied and the second device to which the second power is supplied has the second power supply even when the first power is not supplied. Therefore, data input / output and data processing are reliably performed in the physical system circuit unit and the control system circuit unit.
[0031]
  Claim8According to the invention described inThe second power supply is supplied to the bus controller at substantially the same level as the first power supply. Accordingly, the power supplied to the bus controller is one system, and therefore one type of power supply wiring may be formed in the chip. As a result, the circuit design and the wiring design are simplified and the chip is reduced in size because the wiring for each of the plurality of power supply systems is not formed in the chip.
[0032]
  Claim9According to the invention of the invention described inWhen the first power source is not supplied to the first device, the operation of the control system circuit unit is controlled to be in a substantially non-operating state, and no malfunction occurs based on the indefinite signal.
[0033]
  Claim10According to the invention described inThe first power supply and the second power supply are supplied to the bus controller as the operation power supply through one common external wiring. As a result, the operating power supplied to the bus controller is one system. For example, when the control system circuit unit and the physical system circuit unit are formed in a one-chip semiconductor integrated circuit device, one type is included in the chip. It is sufficient to form the power supply line. As a result, the circuit design and wiring design can be simplified and the chip can be miniaturized because wiring for a plurality of power supply systems is not formed in the chip. Furthermore, when the first power supply is not supplied to the first device, the operation of the physical system circuit unit or the control system circuit unit is controlled to be in a substantially non-operating state, and malfunctioning based on the indefinite signal Absent.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a system configuration in which various peripheral devices are connected via a cable to a personal computer (hereinafter referred to as a personal computer) to transfer data to each other.
[0036]
In FIG. 1, a personal computer 1 is connected to a digital VTR 3 as a peripheral device via a first cable 2a, and is connected to a color page printer 4 as a peripheral device via a second cable 2b. The digital VTR 3 is connected to a digital camera 5 as a peripheral device via a third cable 2c. The color page printer 4 is connected to a digital video camera 6 as a peripheral device via a fourth cable 2d.
[0037]
The first to fourth cables 2a to 2d are cables each including a signal line for performing data transfer with each other, a plus power line for supplying the cable power VDDcabb to the counterpart device, and a ground power line. Data can be transferred between the personal computer 1 and each of the peripheral devices 3 to 6 or between each of the peripheral devices 3 to 6 through these cables 2a to 2d, and the cable power supply VDDcabb can be supplied. enable.
[0038]
FIG. 2 shows a circuit for explaining a cable power supply system for data transfer provided in the personal computer 1. This circuit is also provided with the same circuit in the other peripheral devices 3 to 6.
[0039]
The personal computer 1 includes a system power supply circuit 11, a host controller IC (hereinafter referred to as a host controller) 12 including a microprocessor unit, a bus controller IC (hereinafter simply referred to as a bus controller) 13, and two regulators 14 and 15 And two connectors 16 and 17. The host controller 12 and the bus controller 13 are each formed by a one-chip semiconductor integrated circuit device (LSI).
[0040]
The system power supply circuit 11 generates a system power supply VDDsys when the power switch of the personal computer 1 is turned on. The system power supply VDDsys is supplied to the host controller 12 as an operating power supply and is also supplied to the bus controller 13 as an operating power supply via a diode D1.
[0041]
The host controller 12 operates only when the system power supply VDDsys is supplied. The host controller 12 exchanges control data for data transfer control processing with the bus controller 13 via a signal line. That is, the host controller 12 processes the data fetched by the bus controller 13 and transfers it to any device (not shown) provided in the personal computer 1 or transfers the transfer data created by the internal device. Control data is exchanged with the bus controller 13 for causing processing to be transferred to the other peripheral devices 3 to 6 via the bus controller 13. Therefore, when the system power supply VDDsys is not supplied, the host controller 12 is in an inoperative state, and thus does not output the control data described above to the bus controller 13.
[0042]
The bus controller 13 includes a physical block circuit unit 13a and a control block circuit unit 13b as internal circuits. A physical block circuit unit 13 a serving as a physical circuit unit is connected to the first connector 16 and the second connector 17. The first connector 16 is connected to the digital VTR 3 via the first cable 2a. The second connector 17 is connected to the color page printer 4 via the second cable 2b.
[0043]
The physical block circuit unit 13a inputs transfer data transferred from the bus controller provided in the digital VTR 3 via the first connector 16 and the first cable 2a. The physical block circuit unit 13a transfers the input transfer data to the control system block circuit unit 13b and also transfers it to the bus controller provided in the color page printer 4 via the second connector 17 and the second cable 2b. .
[0044]
The physical block circuit unit 13a inputs transfer data transferred from a bus controller provided in the color page printer 4 via the second connector 17 and the second cable 2b. The physical block circuit unit 13a transfers the input transfer data to the control system block circuit unit 13b, and transfers it to the bus controller provided in the digital VTR 3 via the first connector 16 and the first cable 2a.
[0045]
Further, the physical block circuit unit 13 a receives the transfer data output from the control block circuit unit 13 b and outputs the transfer data to the first and second connectors 16 and 17. Therefore, the transfer data output from the control block circuit unit 13b is transferred to the digital VTR 3 and the bus controller of the color page printer 4, respectively.
[0046]
The control system block circuit unit 13b as a control system circuit is a circuit unit that exchanges control data with the host controller 12, and the transfer data input from the physical system block circuit unit 13a is for the own device. Analyzes whether the data has been transferred. Then, if it is data for its own device, the control system block circuit unit 13b transfers it to a predetermined internal device provided in the personal computer 1 based on the control data from the host controller 12.
[0047]
The control system block circuit unit 13b adds a header portion including transfer destination data to transfer data created by an internal device (not shown) provided in the personal computer 1 based on control data from the host controller 12, that is, transfer. The data is output to the physical block circuit unit 13a in a predetermined format in which a transfer destination is designated.
[0048]
The bus controller 13 including the physical system and control system block circuit units 13a and 13b inputs the system power supply VDDsys as the operation power supply via the first diode D1, and also supplies the cable supply power supply VDDcab as the operation power supply to the second diode D2. Enter through. That is, the anode of the second diode D <b> 2 is connected to the first and second connectors 16 and 17 via the first regulator 14. The connectors 16 and 17 are connected to the first regulator 14 and the positive power supply lines of the cables 2a and 2b. Accordingly, the cable power supply VDDcabb supplied from the digital VTR 3 or the color page printer 4 is input to the first regulator 14. The connectors 16 and 17 are connected to the ground terminal of the system power supply circuit 11 and the ground power supply lines of the cables 2a and 2b.
[0049]
The first regulator 14 receives the cable power supply VDDcabb, steps down the cable power supply VDDcabb to the level of the system power supply VDDsys, and supplies it to the bus controller 13 as the cable supply power supply VDDcab via the second diode D2. . More specifically, the cathode terminals of the first and second diodes D1 and D2 are connected to each other, and a common line L1 as a common external line connecting both the cathode terminals is connected to the plus external power input terminal of the bus controller 13. ing.
[0050]
Accordingly, the power supplied to the bus controller 13 is one system, and the plus power line L2 formed in the chip for that is one kind. Further, only one kind of ground wiring L3 is formed in the bus controller 13, and the ground wiring L3 is connected to the ground terminal of the system power supply circuit 11.
[0051]
As a result, the bus controller 13 is supplied from the digital VTR 3 or the color page printer 4 even when the system power VDDsys is not supplied, that is, when the power switch of the personal computer 1 is not turned on. It is kept in an operating state based on the cable power supply VDDcabb to enable data transfer between the digital VTR 3 and the color page 4, for example.
[0052]
The system power supply VDDsys of the system power supply circuit 11 is boosted by the second regulator 15 and then supplied to the connectors 16 and 17 as the cable power supply VDDcabb via the third diode D3. Accordingly, the cable power VDDcabb is supplied from the personal computer 1 to the bus controller provided in each digital VTR 3, color page printer 4, digital camera 6, and digital video camera 7 via the cables 2a and 2b. ing.
[0053]
The personal computer 1 is provided with a determination circuit 20, and the bus controller 13 is provided with a gate circuit 13 c.
The determination circuit 20 includes an inverter 21 composed of a P-channel MOS transistor and an N-channel MOS transistor, and two resistors 22 and 23. In the inverter 21, the source terminal of the P-channel MOS transistor is connected to the common line L 1, and the source terminal of the N-channel MOS transistor is connected to the ground terminal of the system power supply circuit 11. The input terminal of the inverter 21 is connected to the plus terminal of the system power supply circuit 11 through the resistor 22 and inputs the system power supply VDDsys. The input terminal of the inverter 21 is connected to the ground terminal of the system power supply circuit 11 via the resistor 23.
[0054]
Therefore, when the system power supply circuit 11 outputs the system power supply VDDsys, the inverter 11 outputs a low potential (L level) determination signal SG1. Further, when the system power supply circuit 11 does not output the system power supply VDDsys (however, the cable supply power supply VDDcab is supplied), the inverter 11 outputs a high potential (H level) determination signal SG1.
[0055]
That is, the determination circuit 20 outputs the determination signal SG1 at the H level when the power switch of the personal computer 1 is turned off (that is, when the host controller 12 is not operating). The determination circuit 20 outputs an L level determination signal SG1 when the power switch of the personal computer 1 is turned on (that is, when the host controller 12 is in an operating state). This determination signal SG1 is output to a gate circuit 13c formed in the bus controller 13.
[0056]
The gate circuit 13 c includes a buffer circuit 25, an N channel MOS transistor 26 and a pull-down resistor 27. In the present embodiment, only one gate circuit 13c is shown in FIG. 2, but control data output from the host controller 12 is provided by the number of signal lines L4 to which the control block circuit unit 13b inputs. ing.
[0057]
The buffer circuit 25 is connected to the signal line L4 and outputs control data of the host controller 12 to the control system block circuit unit 13b. The N-channel MOS transistor 26 has its drain terminal connected to the input terminal of the buffer circuit 25 and its source terminal connected to the ground terminal of the system power circuit 11 via a pull-down resistor 27. A determination signal SG1 from the determination circuit 20 is input to the gate terminal of the N-channel MOS transistor 26.
[0058]
Therefore, when the determination signal SG1 is at L level (when the host controller 12 is in an operating state), the N-channel MOS transistor 26 is turned off. As a result, the control data output from the host controller 12 is input to the control block circuit unit 13b via the buffer circuit 25 as it is. On the other hand, when the determination signal SG1 is at the H level (when the host controller 12 is in a non-operating state), the N-channel MOS transistor 26 is turned on. Accordingly, the level of the input terminal of the buffer circuit 25 is held at the L level based on the ON state of the transistor 26. As a result, even if an undefined signal is generated from the host controller 12 for any reason, the undefined signal is not input to the control system block circuit unit 13b via the buffer circuit 25.
[0059]
Next, the operation of the cable supply power system configured as described above will be described.
1. When system power supply VDDsys is output
The host controller 12 and the bus controller 13 are supplied with the system power supply VDDsys from the system power supply circuit 11 and are in an operating state based on the supply of the power supply VDDsys. Since the determination signal SG1 at the L level is output from the determination circuit 20 to the gate circuit 13c, the gate circuit 13c outputs the control data output from the host controller 12 to the control system block circuit unit 13b of the bus controller 13. Is output as is.
[0060]
Therefore, the control system block circuit unit 13b analyzes whether the transfer data input from the physical system block circuit unit 13a is the data transferred for its own device based on the control data, and determines the predetermined data provided in the personal computer 1 The data is transferred to the internal device, or the transfer data created by the internal device provided in the personal computer 1 is output to the physical block circuit unit 13a in a predetermined format in which a transfer destination is designated.
[0061]
On the other hand, the physical block circuit unit 13a transfers the transfer data output from the control block circuit unit 13b to the digital VTR 3 and the color via the first and second connectors 16 and 17 and the first and second cables 2a and 2b, respectively. Transfer to the bus controller of the page printer 4.
The physical block circuit unit 13a receives the transfer data transferred from the bus controller of the digital VTR 3 and transfers it to the control block circuit unit 13b and also transfers it to the bus controller of the color page printer 4.
[0062]
Further, the physical block circuit unit 13a receives the transfer data transferred from the bus controller of the color page printer 4, transfers it to the control block circuit unit 13b, and transfers it to the bus controller of the digital VTR 3.
[0063]
2. When the system power supply VDDsys is not output and the cable supply power VDDcab is supplied
The host controller 12 is not operating because the system power supply VDDsys from the system power supply circuit 11 is not supplied. On the other hand, the bus controller 13 is supplied with the cable supply power VDDcab and is in an operating state based on the supply of the power supply VDDcab. Since the determination signal SG1 at the H level is output from the determination circuit 20 to the gate circuit 13c, the level of the input terminal of the buffer circuit 25 is always held at the L level.
[0064]
Therefore, even if an undefined signal is generated from the host controller 12 for any reason, the undefined signal is not input to the control system block circuit unit 13b via the buffer circuit 25. As a result, since the control system block circuit unit 13b is substantially inoperative, the control system block circuit unit 13b does not malfunction due to an indefinite signal, and consequently does not malfunction the physical system block circuit unit 13a. .
[0065]
Since only the bus controller 13 is in an operating state, the physical block circuit unit 13 a inputs transfer data transferred from the bus controller of the digital VTR 3 and transfers it to the bus controller of the color page printer 4. The physical block circuit unit 13a receives the transfer data transferred from the bus controller of the color page printer 4 and transfers it to the bus controller of the digital VTR 3.
[0066]
Next, the characteristics of the cable power supply system configured as described above will be described below.
(1) In this embodiment, even when the system power supply VDDsys is not output, even when the cable supply power VDDcab is supplied, the bus controller 13 is in an operating state even if the host controller 12 is in an inactive state. ing.
[0067]
Therefore, the bus controller 13, that is, the physical block circuit unit 13 a transfers the transfer data transferred from the bus controller of the digital VTR 3 to the color page printer 4 and the transfer data transferred from the color page printer 4. Can be transferred to the bus controller of the digital VTR3.
[0068]
(2) In this embodiment, when the host controller 12 is not operating and the bus controller 13 is operating, the determination circuit 20 outputs an H level determination signal SG1 to the gate circuit 13c and inputs the buffer circuit 25. The terminal level is always kept at the L level. Even if an undefined signal is generated from the host controller 12 for any reason, the undefined signal is prevented from being input to the control system block circuit unit 13b via the buffer circuit 25.
[0069]
Therefore, the control system block circuit unit 13b of the bus controller 12 is substantially inoperative, and the physical system block circuit unit 13a is not caused to malfunction based on the indefinite signal.
[0070]
(3) In the present embodiment, both cathode terminals of the first diode D1 and the second diode D2 are connected to the common wiring L1, and the other end of the common wiring L1 is an external power input terminal of the bus controller 13 of one chip. Connected to. The system power supply VDDsys is input from the first diode D1 and the cable supply power VDDcab, which is stepped down to the voltage level of the system power supply VDDsys by the first regulator 14 from the second diode D2, is input to the bus controller 13 as operation power. Is done. That is, two types of power supply systems, the system power supply VDDsys and the cable supply power supply VDDcab, are supplied to the bus controller 13 as one power supply system.
[0071]
Therefore, the power supplied to the bus controller 13 is one system. Therefore, it is only necessary to form one type of positive power supply line L2 and ground wiring L3 in the chip. As a result, the circuit design and wiring design can be simplified and the chip can be miniaturized because wiring for a plurality of power supply systems is not formed in the chip.
[0072]
(Second Embodiment)
Next, an embodiment in which the present invention is embodied in a cable power supply system conforming to IEEE 1394 which is one of serial interfaces will be described with reference to FIG. For convenience of explanation, the configuration between each peripheral device of this embodiment is the same as the system configuration shown in FIG. 1 described in the first embodiment.
[0073]
FIG. 3 shows a circuit for explaining a cable power supply system for data transfer provided in the personal computer 1. In this embodiment, the first embodiment differs from the first embodiment in that the first to fourth cables 2a to 2d are cables conforming to IEEE 1394, and the bus controller 13 is an IEEE 1394 bus controller 31. It is a point.
[0074]
In the present embodiment, the first to fourth cables 2a to 2d have 6 cores and are constituted by a positive power supply line, a ground power supply line, and four signal lines. Therefore, the connectors 16 and 17 of this embodiment are also composed of 6 pins.
[0075]
On the other hand, the IEEE 1394 bus controller 31 is composed of a one-chip semiconductor integrated circuit device (LSI) and is connected to a common line L1 to which both cathode terminals of the first diode D1 and the second diode D2 are connected. It is connected to the ground terminal of the system power supply circuit 11. The IEEE 1394 bus controller 31 has a system power supply VDDsys from the first diode D1 and a cable supply power supply VDDcab that is stepped down to the voltage level of the system power supply VDDsys by the first regulator 14 from the second diode D2. It is designed to be entered.
[0076]
The IEEE 1394 bus controller 31 includes a physical layer block circuit unit 31a as a physical system circuit and a link layer block circuit unit 31b as a control system circuit unit in the control 31. The determination signal SG1 from the determination circuit 20 is input to both block circuit portions 31a and 31b.
[0077]
The physical layer block circuit unit 31a has a repeat function. That is, the physical layer block circuit unit 31 a is connected to the first connector 16 and the second connector 17. The physical block circuit unit 31a receives transfer data transferred from the digital VTR 3 via the first connector 16 and the first cable 2a, and transfers the input transfer data to the link layer block circuit unit 31b. At the same time, the data is transferred to the color page printer 4 as the peripheral device on the opposite side via the second connector 17 and the second cable 2b.
[0078]
The physical layer block circuit unit 31a inputs transfer data transferred from the color page printer 4 via the second connector 17 and the second cable 2b, and inputs the input transfer data to the link layer block circuit unit 31b. The data is transferred to the digital VTR 3 via the first connector 16 and the first cable 2a.
[0079]
Further, the physical layer block circuit unit 31 a receives the transfer data output from the link layer block circuit unit 31 b and outputs the transfer data to the first and second connectors 16 and 17. Therefore, the transfer data output from the link layer block circuit unit 31b is transferred to the bus controller of the digital VTR 3 and the color page printer 4, respectively.
[0080]
The physical layer block circuit unit 31a includes a self-ID packet setting register (hereinafter referred to as a setting register) 32. For example, data (self ID) is stored in the setting register 32 to indicate various functions of the own device such as a transfer rate that is transfer capability. The physical layer block circuit unit 31a sets the topology in response to the system power supply VDDsys being turned on, that is, in response to the rising of the determination signal SG1 to the H level, and sets the setting register 32 for each peripheral device at that time. The self ID is transferred.
[0081]
Further, the setting register 32 has a link active storage area indicating whether or not the link layer block circuit unit 31b is operating. When the physical layer block circuit unit 31a receives the determination signal SG1 of H level (contents for which the system power supply VDDsys is not output) from the determination circuit 20, the physical layer block circuit unit 31a stores the data of the content in the link active storage of the setting register 32. Write to the area. Based on the contents, the physical layer block circuit unit 31a performs various operations on the premise that the link layer block circuit unit 31b is not operating. On the other hand, when the physical layer block circuit unit 31a receives the determination signal SG1 at the L level (contents from which the system power supply VDDsys is output) from the determination circuit 20, the physical layer block circuit unit 31a transmits the data of the content to the link active of the setting register 32. Write to storage area. Based on the contents, the physical layer block circuit unit 31a performs various operations on the premise that the link layer block circuit unit 31b is operating. The data written in the link / active storage area is transferred to each peripheral device as one self ID when setting the topology.
[0082]
Furthermore, the setting register 32 has a power class storage area indicating whether the physical layer block circuit unit 31a is operating with the system power supply VDDsys or the cable supply power supply VDDcab. When the physical layer block circuit unit 31a receives the determination signal SG1 of H level (contents in which the system power supply VDDsys is not output) from the determination circuit 20, the physical layer block circuit unit 31a receives the data of the content operating in the cable supply power supply VDDcab. Write to the power class storage area of the setting register 32. On the other hand, when the physical layer block circuit unit 31a receives the determination signal SG1 at the L level (contents from which the system power supply VDDsys is output) from the determination circuit 20, the physical layer block circuit unit 31a receives the data of the contents operating at the system power supply VDDsys. Write to the power class storage area of the setting register 32. The data written in the power class storage area is transferred as a self ID to each peripheral device when setting the topology.
[0083]
Furthermore, the physical layer block circuit unit 31a outputs reset data for indicating which power source is switched to the digital VTR 3 and the color page printer 4 via the connectors 16 and 17 every time the determination signal SG1 is switched. It is like that.
[0084]
The link layer block circuit unit 31b is a circuit unit that exchanges control data with the host controller 12, and whether the transfer data input from the physical layer block circuit unit 31a has been transferred for its own device. Is analyzed. If the data is for the device itself, the link layer block circuit unit 31b transfers the data to a predetermined internal device provided in the personal computer 1 based on the control data from the host controller 12. The link layer block circuit unit 31b adds a header portion including transfer destination data to transfer data created by an internal device (not shown) provided in the personal computer 1 based on control data from the host controller 12, that is, transfer. The data is output to the physical layer block circuit unit 31a in a predetermined format in which a transfer destination is designated.
[0085]
The link layer block circuit unit 31b is in an operable state based on the cable supply power VDDcab when the determination signal SG1 of H level (contents in which the system power supply VDDsys is not output) is input from the determination circuit 20. Becomes a stop mode that stops its own operation. As a result, in this stop mode, even if an undefined signal is input from the host controller 12 for some reason, the link layer block circuit unit 31b does not malfunction in response to this undefined signal. On the other hand, the link layer block circuit unit 31b enters the normal operation mode and performs various operations when the determination signal SG1 of L level (contents in which the system power supply VDDsys is output) is input from the determination circuit 20. Yes.
[0086]
Next, the operation of the cable supply power system configured as described above will be described.
1. When system power supply VDDsys is output
The host controller 12 and the bus controller 31 are supplied with the system power VDDsys from the system power supply circuit 11 and are in an operating state based on the supply of the power VDDsys. Since the determination signal SG1 at the L level is output from the determination circuit 20, the link layer block circuit unit 31b transfers the transfer data input from the physical layer block circuit unit 31a based on the control data from the host controller 12. Analyzes whether the data is transferred for the device itself and transfers the data to a predetermined internal device provided in the personal computer 1 or specifies a transfer destination in the transfer data created by the internal device provided in the personal computer 1 Or output to the physical layer block circuit unit 31a.
[0087]
On the other hand, the physical block circuit unit 13a transfers the transfer data output from the control block circuit unit 13b to the digital VTR 3 and the color via the first and second connectors 16 and 17 and the first and second cables 2a and 2b, respectively. Transfer to page printer 4. The physical layer block circuit unit 31a receives the transfer data transferred from the bus controller of the digital VTR 3, transfers it to the control system block circuit unit 13b, and transfers it to the bus controller of the color page printer 4.
[0088]
Further, the physical layer block circuit unit 31a receives the transfer data transferred from the bus controller of the color page printer 4, transfers it to the link layer block circuit unit 31b, and transfers it to the bus controller of the digital VTR 3.
[0089]
2. When the system power supply VDDsys is not output and the cable supply power VDDcab is supplied
The host controller 12 is not operating because the system power supply VDDsys from the system power supply circuit 11 is not supplied. On the other hand, the bus controller 31 is supplied with the cable supply power VDDcab and is in an operating state based on the supply of the power supply VDDcab. Since the determination signal SG1 at the H level is output from the determination circuit 20, the link layer block circuit unit 31b is in the stop mode. Even if an indefinite signal is input from the host controller 12 for some reason, the link layer The block circuit unit 31b does not malfunction in response to this indefinite signal.
[0090]
On the other hand, since the physical layer block circuit unit 31a can write the data of its contents into the link active storage area of the setting register, various types of data are assumed on the assumption that the link layer block circuit unit 31b is not operating based on the content. Perform the action. Therefore, the physical layer block circuit 31a does not malfunction due to the malfunction of the link layer block circuit unit 31b.
[0091]
Since only the physical layer block circuit unit 31 a is in an operating state, the physical layer block circuit unit 31 a inputs transfer data transferred from the bus controller of the digital VTR 3 and transfers it to the color page printer 4. The physical layer block circuit unit 31a receives the transfer data transferred from the color page printer 4 and transfers it to the bus controller of the digital VTR 3.
[0092]
Next, the characteristics of the cable power supply system configured as described above will be described below.
(1) In the present embodiment, even when the system power supply VDDsys is not output and the cable supply power VDDcab is supplied, the physical layer block circuit of the bus controller 31 is not operated even when the host controller 12 is in an inoperative state. The unit 31a is in an operating state.
[0093]
Therefore, the physical layer block circuit unit 31a transfers the transfer data transferred from the bus controller of the digital VTR 3 to the color page printer 4, and transfers the transfer data transferred from the color page printer 4 to the bus controller of the digital VTR 3. Can be transferred to.
[0094]
(2) In this embodiment, when the host controller 12 is not operating and the bus controller 31 is operating, the determination circuit 20 sets the link layer block circuit unit 31b to the stop mode based on the H level determination signal SG1. ing. Even if an indefinite signal is generated from the host controller 12 for any reason, the link layer block circuit unit 31b does not respond to the indefinite signal.
[0095]
Therefore, the link layer block circuit unit 31b becomes substantially non-operating, and the physical layer block circuit unit 31b does not malfunction due to the indefinite signal.
(3) In this embodiment, the physical layer block circuit unit 31a writes that the link layer block circuit unit 31b is in the stop mode to the link active storage area of the setting register 32 based on the determination signal SG1 at the H level. Therefore, various operations are performed on the premise that the link layer block circuit unit 31b is not operating based on the contents. Therefore, even if the link layer block circuit unit 31b malfunctions for some reason, the physical layer block circuit 31a does not malfunction in response thereto.
[0096]
(4) In the present embodiment, as in the first embodiment, two types of power supply systems, the system power supply VDDsys and the cable supply power supply VDDcab, are supplied to the bus controller 31 as one power supply system.
[0097]
Accordingly, the power supplied to the bus controller 31 is one system. Therefore, it is only necessary to form one type of positive power supply line and ground wiring in the chip. As a result, the circuit design and wiring design can be simplified and the chip can be miniaturized because wiring for a plurality of power supply systems is not formed in the chip.
[0098]
In addition, embodiment of invention is not limited to the said embodiment, You may implement as follows.
In the first embodiment, the physical block circuit unit 13a and the control block circuit unit 13b are formed in the bus controller 13 of one chip. However, as shown in FIG. The corresponding physical system controller 41 and the control system controller 42 corresponding to the control system block circuit unit 13b are formed in separate one-chip semiconductor integrated circuit devices. The control system controller 42 operates only with the system power supply VDDsys. The physical system controller 41 supplies two types of power supply systems, that is, the system power supply VDDsys and the cable supply power supply VDDcab as one power supply system.
[0099]
Furthermore, the physical system controller 41 includes a gate circuit 41b having a circuit configuration similar to that shown in the first embodiment. The gate circuit 41b includes a buffer circuit 43, an N channel MOS transistor 44, and a pull-down resistor 45. In this case, only one gate circuit 41b is shown in FIG. 4, but various data output from the control system controller 42 are provided by the number of signal lines L5 to which the physical system controller 41 inputs. Then, the determination signal SG 1 from the determination circuit 20 is input to the gate terminal of the MOS transistor 44.
[0100]
Accordingly, even in this case, when the host controller 12 and the control system controller 42 are not operating and the physical system controller 41 is operating, the determination circuit 20 outputs an H level determination signal SG1 to the gate circuit 41b. The level of the input terminal of the buffer circuit 43 is always held at the L level. Even if an undefined signal is generated from the control system controller 42 for any reason, the undefined signal is not input to the internal circuit unit 41 a of the physical system controller 41 via the buffer circuit 43. Therefore, the physical controller 41 does not malfunction based on the indefinite signal.
[0101]
In addition, there is no need for a component for isolation between the control system controller 42 and the physical system controller 41 as in the prior art. Therefore, the entire apparatus can be reduced in size as compared with the conventional two-chip configuration.
[0102]
The gate circuits 13c and 41b shown in FIGS. 2 and 4 are formed in the controllers 13 and 41, respectively, but may be formed in another semiconductor chip. In this case, it may be formed of the same semiconductor chip as the determination circuit 20.
[0103]
The determination circuit 20 shown in FIGS. 2, 3, and 4 may be formed in the controllers 13, 31, 41, respectively.
In FIG. 2, the gate circuit 13c may be provided between the control block circuit unit 13b and the physical block circuit unit 13a.
[0104]
【The invention's effect】
  Claim1According to the described invention,Since the operating power supplied to the bus controller can be made into one system, for example, when the control system circuit unit and the physical system circuit unit are formed in a one-chip semiconductor integrated circuit device, one type is included in the chip. Therefore, the circuit design and wiring design for wiring can be simplified and a small chip can be provided as much as the wiring for a plurality of power supply systems is not formed in the chip.
[0105]
  Claim2According to the invention described inSince the bus controller is supplied with the second power even when the first power is not supplied, data input / output and data processing can be reliably performed in the physical circuit unit and the control system circuit unit. .
[0106]
  Claim3According to the invention described inSince the second power supply is supplied to the bus controller at substantially the same level as the first power supply, one type of power supply wiring may be formed in the chip, and the wiring for each power supply system is provided in the chip. Therefore, it is possible to easily perform circuit design and wiring design for wiring by the amount not formed, and to provide a small chip.
[0107]
  Claim4According to the invention described inSince the operation of the control system circuit unit is controlled, it is possible to prevent a malfunction based on the indefinite signal.
[0108]
  Claim5According to the invention described inThe physical circuit unit stores information based on the determination result of the determination circuit that determines whether or not the first power is supplied to the first device, and operates based on the information. Even if noise or the like is mixed into a terminal to which a signal from the first device is input in a state where the signal is not input, malfunction due to the noise can be prevented.
[0109]
  Claim6According to the invention described inSince the bus controller is supplied with the second power even when the first power is not supplied, data input / output and data processing can be reliably performed in the physical circuit unit and the control system circuit unit. At the same time, since the operation of the control system circuit unit is controlled, it is possible to prevent malfunctions based on indefinite signals.
[0110]
  Claim7According to the invention described inSince the bus controller is supplied with the second power even when the first power is not supplied, data input / output and data processing can be reliably performed in the physical circuit unit and the control system circuit unit. .
[0111]
  Claim8According to the invention of the invention described inSince the second power supply is supplied to the bus controller at substantially the same level as the first power supply, one type of power supply wiring may be formed in the chip, and the wiring for each power supply system is provided in the chip. Therefore, it is possible to easily perform circuit design and wiring design for wiring by the amount not formed, and to provide a small chip.
[0112]
  Claim9According to the invention described inSince the operation of the control system circuit unit is controlled, it is possible to prevent a malfunction based on the indefinite signal.
According to the invention described in claim 10, since the second power supply is supplied to the bus controller at substantially the same level as the first power supply, it is only necessary to form one type of power supply wiring in the chip. Therefore, it is possible to easily perform circuit design and wiring design for wiring as much as wiring for each power supply system is not formed in the chip, and to provide a small chip. Furthermore, since the operation of the control system circuit unit is controlled, it is possible to prevent malfunctions based on indefinite signals.
[Brief description of the drawings]
FIG. 1 is a system configuration diagram for explaining a first embodiment;
FIG. 2 is a circuit diagram for explaining a cable power supply system in a personal computer.
FIG. 3 is a circuit diagram for explaining a cable power supply system according to a second embodiment;
FIG. 4 is a circuit diagram for explaining another cable power supply system;
FIG. 5 is a circuit diagram for explaining a conventional cable power supply system;
[Explanation of symbols]
1 Personal computer
2a to 2d 1st to 4th cables
3 Digital VTR as a peripheral device
4 Color page printer as a peripheral device
5 Digital cameras as peripheral devices
6 Digital video camera as a peripheral device
11 System power circuit
12 Host controller IC (host controller)
13 Bus controller IC (bus controller)
14,15 Regulator
16, 17 connectors
13a Physical block circuit unit as a physical circuit unit
13b Control system block circuit section as control system circuit section
13c gate circuit
20 judgment circuit
31 Bus controller for IEEE1394
41 Physical system controller as physical circuit unit
42 Control system controller as control system circuit
41b Gate circuit
D1 to D3 First to third diodes
VDDsys system power supply
VDDcab cable power supply
VDDcabb cable power supply
L1 Common wiring as common external wiring

Claims (10)

第１の装置と第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とを備えるバス・コントローラにおいて、In a bus controller connected between the first device and the second device, and comprising a physical system circuit unit for inputting / outputting data and a control system circuit unit for processing the data,
前記第１の装置に供給される第１の電源と前記第２の装置に供給される第２の電源とを一つの共通電源配線を介して前記バス・コントローラに供給するようにしたこと  The first power source supplied to the first device and the second power source supplied to the second device are supplied to the bus controller via a common power source wiring.
を特徴とするバス・コントローラ。  A bus controller characterized by データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とをワンチップ上に備えるバス・コントローラにおいて、In a bus controller comprising a physical system circuit unit for inputting / outputting data and a control system circuit unit for processing the data on one chip,
前記バス・コントローラは、第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続され、  The bus controller is connected between a first device to which a first power is supplied and a second device to which a second power is supplied;
前記第１の電源が前記第１の装置に供給されない場合に、前記第２の電源を前記バス・コントローラに供給する手段を備えること  Means for supplying the second power source to the bus controller when the first power source is not supplied to the first device;
を特徴とするバス・コントローラ。  A bus controller characterized by 前記第２の電源は、該第２の電源のレベルを前記第１の電源のレベルと略同じにする回路を介して前記バス・コントローラに供給されることThe second power supply is supplied to the bus controller through a circuit that makes the level of the second power supply substantially the same as the level of the first power supply.
を特徴とする請求項１又は請求項２に記載のバス・コントローラ。  The bus controller according to claim 1 or 2, characterized by the above-mentioned. 前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づいて、前記制御系回路部の動作を制御する回路を備えることA circuit for controlling an operation of the control system circuit unit based on a determination result of a determination circuit for determining whether or not the first power is supplied to the first device;
を特徴とする請求項１、請求項２又は請求項３に記載のバス・コントローラ。  The bus controller according to claim 1, 2, or 3. 前記物理系回路部は、The physical circuit unit is
前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づく情報を記憶する手段を備えること  Means for storing information based on a determination result of a determination circuit for determining whether or not the first power is supplied to the first device;
を特徴とする請求項１、請求項２、請求項３又は請求項４に記載のバス・コントローラ。  The bus controller according to claim 1, 2, 3, or 4. 第１の電源が供給される第１の装置と第２の電源が供給される第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部を備えるバス・コントローラにおいて、In a bus controller that is connected between a first device to which a first power is supplied and a second device to which a second power is supplied and includes a physical circuit unit for inputting / outputting data ,
前記第１の装置に前記第１の電源が供給されない場合に、前記第２の電源を前記バス・コントローラに供給する手段と、  Means for supplying the second power to the bus controller when the first power is not supplied to the first device;
前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づいて、前記物理系回路部の動作を制御する回路と  A circuit that controls the operation of the physical circuit unit based on a determination result of a determination circuit that determines whether or not the first power is supplied to the first device;
を備えることを特徴とするバス・コントローラ。  A bus controller comprising: 第１の装置と第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とを備えるバス・コントローラに電源を供給する電源供給方法において、Power is supplied to a bus controller that is connected between the first device and the second device and includes a physical system circuit unit that inputs and outputs data and a control system circuit unit that processes the data. In the power supply method,
前記第１の装置に第１の電源が供給される場合には、共通電源配線を介して該第１の電源をバス・コントローラに供給し、  When the first power is supplied to the first device, the first power is supplied to the bus controller via the common power wiring,
前記第１の装置に前記第１の電源が供給されていない場合には、前記共通電源配線を介して前記第２の装置に供給される第２の電源を前記バス・コントローラに供給すること  When the first power is not supplied to the first device, the second power supplied to the second device is supplied to the bus controller via the common power wiring.
を特徴とする電源供給方法。  A power supply method characterized by the above. 前記第２の電源のレベルを前記第１の電源のレベルと略同じにして前記バス・コントローラに供給することSupplying the bus controller with the second power supply level substantially the same as the first power supply level;
を特徴とする請求項７に記載の電源供給方法。  The power supply method according to claim 7. 前記第１の装置に前記第１の電源が供給されているか否かの判定結果に基づいて、前記物理系回路部又は前記制御系回路部の動作を制御することControlling the operation of the physical circuit unit or the control system circuit unit based on a determination result of whether or not the first power is supplied to the first device.
を特徴とする請求項７又は請求項８に記載の電源供給方法。  The power supply method according to claim 7 or 8, wherein: 第１の装置と第２の装置との間に接続されるとともに、データの入出力を行なう物理系回路部と前記データの処理を行なう制御系回路部とを備えるバス・コントローラと、A bus controller connected between the first device and the second device, and comprising a physical circuit unit for inputting / outputting data and a control system circuit unit for processing the data;
前記第１の装置に供給される第１の電源又は前記第２の装置に供給される第２の電源を前記バス・コントローラに供給する共通電源配線と、  A common power supply line for supplying the bus controller with a first power source supplied to the first device or a second power source supplied to the second device;
前記第１の装置に前記第１の電源が供給されているか否かを判定する判定回路の判定結果に基づいて、前記物理系回路部又は前記制御系回路部の動作を制御する回路と  A circuit for controlling an operation of the physical system circuit unit or the control system circuit unit based on a determination result of a determination circuit that determines whether the first power is supplied to the first device;
を備えることを特徴とするバス・コントローラの電源供給システム。  A power supply system for a bus controller, comprising:
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