JP3765127B2

JP3765127B2 - Logic circuit

Info

Publication number: JP3765127B2
Application number: JP21289296A
Authority: JP
Inventors: 光生曽根田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-12
Filing date: 1996-08-12
Publication date: 2006-04-12
Anticipated expiration: 2016-08-12
Also published as: JPH1056373A

Description

【０００１】
【発明の属する技術分野】
本発明は、標準しきい値ＭＯＳトランジスタおよび低しきい値ＭＯＳトランジスタにより構成された論理回路に関するものである。
【０００２】
【従来の技術】
一般的なダイナミック型論理回路は、例えば、図４に示すように、インバータ接続されたｐＭＯＳトランジスタＭｐおよびｎＭＯＳトランジスタＭｎにより構成された出力部と、ｎＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，ＮｄおよびＮｅにより構成された論理演算部とにより構成されている。
【０００３】
図４に示すように、インバータを構成するｐＭＯＳトランジスタＭｐおよびｎＭＯＳトランジスタＭｎのゲートがクロック信号φの入力端子に共通に接続され、インバータの出力端子となるノードＮＤ₁が論理回路の出力端子に接続されている。
ｐＭＯＳトランジスタＭｐの一方の拡散層が電源電圧Ｖ_CCの供給線に接続され、他方の拡散層がノードＮＤ₁に接続され、ｎＭＯＳトランジスタＭｎの一方の拡散層がノードＮＤ₁に接続され、他方の拡散層がノードＮＤ₂に接続されている。
【０００４】
ノードＮＤ₂と接地線との間に、ｎＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，Ｎｄが直列に接続され、さらに、これら直列接続されたｎＭＯＳトランジスタと並列に、ｎＭＯＳトランジスタＮｅが接続されている。即ち、ｎＭＯＳトランジスタＮｅの一方の拡散層がノードＮＤ₂に接続され、他方の拡散層が接地されている。
また、ｎＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，ＮｄおよびＮｅのゲートがそれぞれ信号Ａ，Ｂ，Ｃ，ＤおよびＥの入力端子に接続されている。
【０００５】
このように構成された論理回路において、クロック信号φがローレベル、例えば、接地電位ＧＮＤに保持されているとき、インバータを構成するｐＭＯＳトランジスタＭｐが導通状態に保持され、ノードＮＤ₁が電源電圧Ｖ_CCレベルにプリチャージされる。
【０００６】
クロック信号φがハイレベル、例えば、電源電圧Ｖ_CCレベルに保持されているとき、出力端子のレベルが論理演算部の演算結果に応じて設定される。
図４に示す論理回路においては、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥに対して、次式に示す演算処理が行われる。
【数１】

【０００７】
ここで、ハイレベルを論理“１”とし、ローレベルを論理“０”とする。クロック信号φがハイレベルに保持されているとき、ノードＮＤ₂が演算結果Ｘに応じたレベルに設定される。
例えば、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥのレベルに応じて、演算結果Ｘが“１”となる場合、ノードＮＤ₂と接地線が非導通状態に設定される。クロック信号φがハイレベルに保持されているとき、ｐＭＯＳトランジスタＭｐが非導通状態に保持され、ｎＭＯＳトランジスタＭｎが導通状態に保持されるので、プリチャージされたノードＮＤ₁がハイレベルに保持され、出力信号Ｓがハイレベルとなる。
【０００８】
一方、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥのレベルに応じて、演算結果が“０”となる場合、ノードＮＤ₂と接地線が導通状態となり、クロック信号φがハイレベルに保持されているとき、ｐＭＯＳトランジスタＭｐが非導通状態に保持され、ｎＭＯＳトランジスタＭｎが導通状態に保持されるので、プリチャージされたノードＮＤ₁がディスチャージされ、出力信号Ｓがローレベルに設定される。
【０００９】
このように、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥのレベルに応じて、これらの信号の論理演算の結果を示す信号Ｓが出力される。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来の論理回路においては、複雑な論理演算を行うとき、論理演算部が多段となり、高速化が困難である。これを解決するために、論理演算部を構成するｎＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，ＮｄおよびＮｅのトランジスタサイズ、例えば、チャンネル幅Ｗを大きく設定し、さらにインバータを構成するｐＭＯＳトランジスタＭｐおよびｎＭＯＳトランジスタＭｎのチャンネル幅Ｗも大きく設定することにより高速化を図るが、論理回路の消費電力の増大を招き、さらにチップサイズを増大させるという問題がある。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、チップサイズの増大を回避でき、低消費電力化、高速化を図れる論理回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力信号レベルに応じて、第１または第２の電源レベルの信号を出力する論理回路であって、しきい値電圧が標準値より低く設定された複数のトランジスタのゲート電極がそれぞれ異なる入力信号端子に接続され、これらの入力信号レベルに応じて、出力ノードと上記第２の電源を導通または非導通状態に保持する論理演算部と、上記第１の電源と上記論理演算部の出力ノードとの間に接続され、当該出力ノードと上記第２の電源との導通状態に応じて、出力端子を所定のレベルに保持する出力部とを有する。
【００１３】
また、本発明では、上記出力部は上記第１の電源と上記論理演算部の出力ノードとの間にインバータ接続された第１導電型の絶縁ゲート型電界効果トランジスタおよび第２導電型の絶縁ゲート型電界効果トランジスタにより構成され、当該インバータの入力端子がクロック信号の入力端子に接続され、当該インバータの出力端子から論理演算結果が出力される。
【００１５】
また、本発明では、上記クロック信号が第１のレベルに保持されているとき、上記インバータの出力端子が上記第１の電源レベルにプリチャージされ、上記クロック信号が第２のレベルに保持されているとき、上記インバータの出力端子が上記論理演算部の演算結果に応じて、第１の電源レベルに保持されるか、または第２の電源レベルにディスチャージされる。
さらに、上記出力部の出力端子の信号レベルを保持するレベル保持回路を有する
【００１６】
本発明によれば、標準しきい値ＣＭＯＳ回路で形成された出力部と低しきい値トランジスタで形成された論理演算部とにより論理回路が構成される。
論理演算部は出力ノードと第２の電源との間に、演算論理に応じて、直列または並列に接続された複数のトランジスタにより構成されている。これらのトランジスタのしきい値電圧が標準値より低く設定されている。
【００１７】
論理演算部を構成する各トランジスタのゲートに入力された信号のレベルに応じて、論理演算部の出力ノードと第２の電源が導通または非導通状態に設定される。即ち、入力信号の論理演算の結果に応じて、論理演算部の出力ノードと第２の電源との導通状態が制御される。
【００１８】
出力部は、例えば、インバータで構成され、このインバータを構成するトランジスタのしきい値電圧が標準値に設定されている。インバータに入力されたクロック信号が第１のレベル、例えば、第２の電源レベルに保持されているとき、出力部の出力端子が第１の電源レベルにプリチャージされ、クロック信号が第２のレベル、例えば、第１の電源レベルに保持されているとき、論理演算部の演算結果に応じて、出力部の出力端子が第１の電源レベルまたは第２の電源レベルに保持される。
これにより、論理回路のチップサイズの増大を回避でき、低しきい値電圧トランジスタにおけるリーク電流による消費電力化の増加を防止でき、論理演算の高速化を図れる。
【００１９】
【発明の実施の形態】
第１実施形態
図１は本発明に係る論理回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の論理回路は、標準しきい値ＣＭＯＳ出力部１０および低しきい値ｎＭＯＳ論理演算部２０により構成されている。
【００２０】
図１に示すように、標準しきい値ＣＭＯＳ出力部１０はｐＭＯＳトランジスタＭｐとｎＭＯＳトランジスタＭｎとにより構成されている。ｐＭＯＳトランジスタＭｐの一方の拡散層が電源電圧Ｖ_CCの供給線に接続され、他方の拡散層がノードＮＤ₁に接続されている。ｎＭＯＳトランジスタＭｎの一方の拡散層がノードＮＤ₁に接続され、他方の拡散層がノードＮＤ₂に接続されている。
ｐＭＯＳトランジスタＭｐのゲートとｎＭＯＳトランジスタＭｎのゲートがクロック信号φの入力端子に共通に接続され、ノードＮＤ₁から論理回路の演算結果を示す信号Ｓが出力される。
【００２１】
低しきい値ｎＭＯＳ論理演算部２０はｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅにより構成されている。なお、これらのｎＭＯＳトランジスタのしきい値電圧Ｖ_THNは標準値より低く設定されている。
【００２２】
ノードＮＤ₂と接地線との間に、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，Ｍｄが直列に接続され、さらに、これら直列接続されたｎＭＯＳトランジスタと並列に、ｎＭＯＳトランジスタＭｅが接続されている。即ち、ｎＭＯＳトランジスタＭｅの一方の拡散層がノードＮＤ₂に接続され、他方の拡散層が接地されている。
また、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅのゲートがそれぞれ信号Ａ，Ｂ，Ｃ，ＤおよびＥの入力端子に接続されている。
【００２３】
図２はクロック信号φおよび出力信号Ｓの波形を示す波形図である。以下、図２を参照しつつ、上述した構成を有する論理回路の動作について説明する。
クロック信号φがローレベルに保持されているとき、図１に示すように、インバータを構成するｎＭＯＳトランジスタＭｎが非導通状態に保持され、ｐＭＯＳトランジスタＭｐが導通状態に保持されているので、ノードＮＤ₁が電源電圧Ｖ_CCレベルまでチャージされ、出力信号Ｓが電源電圧Ｖ_CCレベルに保持される。
【００２４】
低しきい値ｎＭＯＳ論理演算部２０において、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅのゲートに入力された入力信号Ａ，Ｂ，Ｃ，ＤおよびＥのレベルに応じて、これらのｎＭＯＳトランジスタの導通状態が制御される。例えば、ゲートにハイレベルの信号が入力されたｎＭＯＳトランジスタが導通状態に設定され、ゲートにローレベルの信号が入力されたｎＭＯＳトランジスタが非導通状態に設定される。
【００２５】
ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅの接続状態により論理演算の結果が決定される。本実施形態においては、図示の論理演算部２０により、式（１）に示す演算結果Ｘが得られる。演算結果Ｘに応じて、ノードＮＤ₂と接地線との接続状態が決定される。
例えば、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥのレベルに応じて、演算結果Ｘが“１”の場合、ノードＮＤ₂と接地線が非導通状態に設定され、演算結果Ｘが“０”の場合、ノードＮＤ₂と接地線が導通状態に設定されている。
【００２６】
次いで、クロック信号φがローレベルからハイレベルに切り換えられた後、インバータを構成するｐＭＯＳトランジスタＭｐが非導通状態に切り換えられ、ｎＭＯＳトランジスタＭｎが導通状態に切り換えられる。これにより、インバータの出力端子、即ちノードＮＤ₁のレベルが低しきい値ｎＭＯＳ論理演算部２０の演算結果Ｘに応じて設定される。
【００２７】
例えば、論理演算部２０の演算結果Ｘが“１”となり、論理演算部２０のノードＮＤ₂と接地線が非導通状態に設定された場合、ノードＮＤ₁が電源電圧Ｖ_CCレベルに保持されたままで、即ち、ハイレベルの信号Ｓが出力される。
一方、論理演算部２０の演算結果Ｘが“０”となり、論理演算部２０のノードＮＤ₂と接地線が導通状態に設定された場合、ノードＮＤ₁がディスチャージされ、ローレベルの信号Ｓが出力される。
【００２８】
上述したように、出力信号Ｓが次式により求められる。
【数２】

【００２９】
以上説明したように、クロック信号φがローレベルに保持されたとき、インバータの出力ノードＮＤ₁がプリチャージされ、出力信号Ｓがハイレベルに保持される。そして、クロック信号φがハイレベルに切り換えられた後、論理演算部２０の演算結果Ｘに応じて、出力信号Ｓのレベルが設定される。
【００３０】
論理演算部２０を構成する各ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅのしきい値電圧Ｖ_THNが標準値より低く設定されているので、高速動作が実現できる。
一方、標準しきい値ＣＭＯＳ出力部１０を構成するｐＭＯＳトランジスタＭｐおよびｎＭＯＳトランジスタＭｎのしきい値電圧が標準値に設定されているので、低しきい値ｎＭＯＳトランジスタによるサブスレッショルドリーク電流の発生が防止できる。
これにより、高速な論理演算を実現でき、かつ、リーク電力による消費電力の増加を防止できる。さらに、論理演算部２０を構成するトランジスタのサイズを大きく形成する必要がなく、チップサイズの増加を回避できる。
【００３１】
以上説明したように、本実施形態によれば、標準しきい値ＣＭＯＳ出力部１０および低しきい値ｎＭＯＳ論理演算部２０により論理回路を構成し、クロック信号φがローレベルに保持されているとき、出力ノードＮＤ₁を電源電圧Ｖ_CCレベルにプリチャージし、クロック信号φがローレベルからハイレベルに切り換えられた後、低しきい値ｎＭＯＳ論理演算部２０の演算結果Ｘに応じて、演算結果Ｘが“１”のとき、出力ノードＮＤ₁をハイレベルに保持し、演算結果が“０”のとき、出力ノードＮＤ₁をディスチャージし、ローレベルに保持するので、高速な論理演算を実現でき、かつ、サブスレッショルドリーク電流による消費電力の増加を防止でき、論理回路のチップサイズの増加を回避できる。
【００３２】
第２実施形態
図３は本発明に係る論理回路の第２の実施形態を示す回路図である。
図３に示すように、本第２の実施形態は標準しきい値ＣＭＯＳ出力部１０、低しきい値ｎＭＯＳ論理演算部２０およびバスホルダー３０とにより構成されている。
【００３３】
標準しきい値ＣＭＯＳ出力部１０および低しきい値ｎＭＯＳ論理演算部２０は図１に示す第１の実施形態と同様な構成を有するので、ここで、これらの構成部分について説明を省略する。
【００３４】
本実施形態は信号Ｓの出力端子にバスホルダー３０が接続されたことで図１に示す第１の実施形態と異なる。以下、バスホルダー３０の動作についてのみ説明し、第１の実施形態と同様な部分については、説明を省略する。
【００３５】
バスホルダー３０は、例えば、図３に示すように、直列に接続された二つのインバータＩＮＶ₁，ＩＮＶ₂により構成されている。
インバータＩＮＶ₁の入力端子が信号Ｓの出力端子に接続され、インバータＩＮＶ₁の出力端子がインバータＩＮＶ₂の入力端子に接続され、インバータＩＮＶ₂の出力端子が信号Ｓの出力端子に接続されている。
【００３６】
このように構成されたバスホルダー３０により、論理回路により出力された信号Ｓのレベルが保持され、信号Ｓの出力期間において、安定性の向上を図れる。例えば、標準しきい値ＣＭＯＳ出力部１０において、出力時、即ちクロック信号φがハイレベルに保持されているとき、ｐＭＯＳトランジスタＭｐが非導通状態、ｎＭＯＳトランジスタＭｎが導通状態に設定され、低しきい値ｎＭＯＳ論理演算部２０の漂遊容量（Stray Capacitor ）の問題が解決できる。
【００３７】
以上説明したように、本実施形態によれば、標準しきい値ＣＭＯＳ出力部１０および低しきい値ｎＭＯＳ論理演算部２０により構成された論理回路の出力端子にバスホルダー３０を接続することにより、論理演算の高速化および低消費電力化を図れ、さらに信号Ｓの出力期間の安定性の向上を実現できる。
【００３８】
【発明の効果】
以上説明したように、本発明の論理回路によれば、チップサイズの増大を回避でき、低消費電力化および論理演算の高速化を図れる。さらに、出力信号の安定性の向上を図れる利点がある。
【図面の簡単な説明】
【図１】本発明に係る論理回路の第１の実施形態を示す回路図である。
【図２】図１に示す論理回路のタイミングチャートである。
【図３】本発明に係る論理回路の第２の実施形態を示す回路図である。
【図４】従来の論理回路の一例を示す回路図である。
【符号の説明】
１０…標準しきい値ＣＭＯＳ出力部、２０…低しきい値ｎＭＯＳ論理演算部、３０…バスホルダー、Ｍｐ…ｐＭＯＳトランジスタ、Ｍｎ…ｎＭＯＳトランジスタ、Ｍａ，Ｍｂ，Ｍｃ，Ｍｄ，Ｍｅ…低しきい値電圧ｎＭＯＳトランジスタ、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a logic circuit composed of a standard threshold MOS transistor and a low threshold MOS transistor.
[0002]
[Prior art]
For example, as shown in FIG. 4, a general dynamic logic circuit is composed of an output section constituted by inverter-connected pMOS transistors Mp and nMOS transistors Mn, and nMOS transistors Na, Nb, Nc, Nd and Ne. And a logical operation unit.
[0003]
As shown in FIG. 4, the gates of the pMOS transistor Mp and the nMOS transistor Mn constituting the inverter are commonly connected to the input terminal of the clock signal φ, and the node ND _{1 serving as} the output terminal of the inverter is connected to the output terminal of the logic circuit. Has been.
One diffusion layer of the pMOS transistor Mp is connected to the supply line of the power supply voltage V _CC , the other diffusion layer is connected to the node ND ₁ , one diffusion layer of the nMOS transistor Mn is connected to the node ND ₁ , diffusion layer is connected to the node ND _2.
[0004]
Between the node ND ₂ and the ground line, nMOS transistors Na, Nb, Nc, Nd are connected in series, and an nMOS transistor Ne is connected in parallel with the nMOS transistors connected in series. That is, one diffusion layer of the nMOS transistor Ne is connected to the node ND ₂ and the other diffusion layer is grounded.
The gates of the nMOS transistors Na, Nb, Nc, Nd and Ne are connected to the input terminals of signals A, B, C, D and E, respectively.
[0005]
In the logic circuit thus configured, when the clock signal φ is held at a low level, for example, the ground potential GND, the pMOS transistor Mp constituting the inverter is held in the conductive state, and the node ND ₁ is connected to the power supply voltage V Precharged to _CC level.
[0006]
When the clock signal φ is held at a high level, for example, the power supply voltage V _CC level, the level of the output terminal is set according to the calculation result of the logic operation unit.
In the logic circuit shown in FIG. 4, the arithmetic processing shown in the following equation is performed on the input signals A, B, C, D and E.
[Expression 1]

[0007]
Here, the high level is set to logic “1”, and the low level is set to logic “0”. When clock signal φ is held at a high level, node ND ₂ is set to a level corresponding to operation result X.
For example, when the calculation result X is “1” according to the levels of the input signals A, B, C, D, and E, the node ND ₂ and the ground line are set in a non-conductive state. When the clock signal φ is held at a high level, the pMOS transistor Mp is held in a non-conductive state and the nMOS transistor Mn is held in a conductive state, so that the precharged node ND ₁ is held at a high level, The output signal S becomes high level.
[0008]
On the other hand, when the calculation result is “0” according to the levels of the input signals A, B, C, D and E, the node ND ₂ and the ground line are in a conductive state, and the clock signal φ is held at the high level. Since the pMOS transistor Mp is held in the non-conductive state and the nMOS transistor Mn is held in the conductive state, the precharged node ND ₁ is discharged and the output signal S is set to the low level.
[0009]
Thus, the signal S indicating the result of the logical operation of these signals is output in accordance with the levels of the input signals A, B, C, D and E.
[0010]
[Problems to be solved by the invention]
By the way, in the above-described conventional logic circuit, when performing a complex logic operation, the logic operation section is multistage and it is difficult to increase the speed. In order to solve this, the transistor sizes of the nMOS transistors Na, Nb, Nc, Nd and Ne constituting the logic operation unit, for example, the channel width W is set large, and the pMOS transistor Mp and nMOS transistor Mn constituting the inverter are further set. However, there is a problem that the power consumption of the logic circuit is increased and the chip size is further increased.
[0011]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a logic circuit capable of avoiding an increase in chip size and reducing power consumption and speed.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a logic circuit that outputs a signal of a first or second power supply level according to an input signal level, wherein a plurality of threshold voltages are set lower than a standard value. The gate electrodes of the transistors are connected to different input signal terminals, and according to these input signal levels, the logic operation unit for holding the output node and the second power supply in a conductive or non-conductive state, and the first connected between the power supply and the logic operation of the output node, in accordance with the conduction state between said output node and said second power supply, that having a output unit for holding the output terminal to a predetermined level.
[0013]
According to the present invention, the output section includes a first conductivity type insulated gate field effect transistor and a second conductivity type insulated gate which are inverter-connected between the first power source and the output node of the logic operation section. The input terminal of the inverter is connected to the input terminal of the clock signal, and the logical operation result is output from the output terminal of the inverter.
[0015]
In the present invention, when the clock signal is held at the first level, the output terminal of the inverter is precharged to the first power supply level, and the clock signal is held at the second level. The output terminal of the inverter is held at the first power supply level or discharged to the second power supply level according to the calculation result of the logic operation unit.
And a level holding circuit for holding the signal level of the output terminal of the output unit.
According to the present invention, a logic circuit is constituted by an output section formed of a standard threshold CMOS circuit and a logic operation section formed of a low threshold transistor.
The logic operation unit is composed of a plurality of transistors connected in series or in parallel between the output node and the second power supply according to the operation logic. The threshold voltages of these transistors are set lower than the standard value.
[0017]
The output node of the logic operation unit and the second power supply are set to a conductive or non-conductive state in accordance with the level of the signal input to the gate of each transistor constituting the logical operation unit. That is, the conduction state between the output node of the logic operation unit and the second power supply is controlled according to the result of the logic operation of the input signal.
[0018]
The output unit is composed of, for example, an inverter, and the threshold voltage of the transistor constituting the inverter is set to a standard value. When the clock signal input to the inverter is held at a first level, for example, the second power level, the output terminal of the output unit is precharged to the first power level, and the clock signal is set to the second level. For example, when held at the first power supply level, the output terminal of the output unit is held at the first power supply level or the second power supply level according to the calculation result of the logic operation unit.
As a result, an increase in the chip size of the logic circuit can be avoided, an increase in power consumption due to a leakage current in the low threshold voltage transistor can be prevented, and a logic operation can be speeded up.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a logic circuit according to the present invention.
As shown in the figure, the logic circuit of this embodiment is composed of a standard threshold CMOS output unit 10 and a low threshold nMOS logic operation unit 20.
[0020]
As shown in FIG. 1, the standard threshold value CMOS output unit 10 includes a pMOS transistor Mp and an nMOS transistor Mn. One diffusion layer of the pMOS transistor Mp is connected to the supply line of the power supply voltage V _CC , and the other diffusion layer is connected to the node ND ₁ . One diffusion layer of the nMOS transistor Mn is connected to the node ND ₁ , and the other diffusion layer is connected to the node ND ₂ .
The gate of the pMOS transistor Mp and the gate of the nMOS transistor Mn are commonly connected to the input terminal of the clock signal φ, and a signal S indicating the operation result of the logic circuit is output from the node ND ₁ .
[0021]
The low threshold nMOS logic operation unit 20 is composed of nMOS transistors Ma, Mb, Mc, Md and Me. The threshold voltage V _THN of these nMOS transistors is set lower than the standard value.
[0022]
Between the node ND ₂ and the ground line, nMOS transistors Ma, Mb, Mc, Md are connected in series, and an nMOS transistor Me is connected in parallel with the nMOS transistors connected in series. That is, one diffusion layer of the nMOS transistor Me is connected to the node ND ₂ and the other diffusion layer is grounded.
The gates of the nMOS transistors Ma, Mb, Mc, Md and Me are connected to the input terminals of the signals A, B, C, D and E, respectively.
[0023]
FIG. 2 is a waveform diagram showing waveforms of the clock signal φ and the output signal S. Hereinafter, the operation of the logic circuit having the above-described configuration will be described with reference to FIG.
When the clock signal φ is held at the low level, as shown in FIG. 1, since the nMOS transistor Mn constituting the inverter is held in the non-conductive state and the pMOS transistor Mp is held in the conductive state, the node ND ₁ is charged to the power supply voltage V _CC level, and the output signal S is held at the power supply voltage V _CC level.
[0024]
In the low-threshold nMOS logic operation unit 20, these nMOS transistors are controlled according to the levels of the input signals A, B, C, D and E input to the gates of the nMOS transistors Ma, Mb, Mc, Md and Me. The conduction state is controlled. For example, an nMOS transistor having a high level signal input to the gate is set to a conductive state, and an nMOS transistor having a low level signal input to the gate is set to a nonconductive state.
[0025]
The result of the logical operation is determined by the connection state of the nMOS transistors Ma, Mb, Mc, Md, and Me. In the present embodiment, the calculation result X shown in Expression (1) is obtained by the illustrated logic operation unit 20. The connection state between the node ND ₂ and the ground line is determined according to the calculation result X.
For example, when the calculation result X is “1” according to the levels of the input signals A, B, C, D, and E, the node ND ₂ and the ground line are set in a non-conductive state, and the calculation result X is “0”. for the node ND ₂ and the ground line is set to the conductive state.
[0026]
Next, after the clock signal φ is switched from the low level to the high level, the pMOS transistor Mp constituting the inverter is switched to the non-conductive state, and the nMOS transistor Mn is switched to the conductive state. Thereby, the level of the output terminal of the inverter, that is, the level of the node ND ₁ is set according to the calculation result X of the low threshold value nMOS logic operation unit 20.
[0027]
For example, when the operation result X of the logic operation unit 20 is “1” and the node ND ₂ and the ground line of the logic operation unit 20 are set in a non-conductive state, the node ND ₁ is kept at the power supply voltage V _CC level. That is, a high level signal S is output.
On the other hand, when the operation result X of the logic operation unit 20 is “0” and the node ND ₂ of the logic operation unit 20 and the ground line are set in a conductive state, the node ND ₁ is discharged and a low level signal S is output. Is done.
[0028]
As described above, the output signal S is obtained by the following equation.
[Expression 2]

[0029]
As described above, when the clock signal φ is held at the low level, the output node ND _{1 of the} inverter is precharged and the output signal S is held at the high level. Then, after the clock signal φ is switched to the high level, the level of the output signal S is set according to the operation result X of the logic operation unit 20.
[0030]
Since the threshold voltage V _{THN of} each of the nMOS transistors Ma, Mb, Mc, Md, and Me constituting the logic operation unit 20 is set lower than the standard value, high speed operation can be realized.
On the other hand, since the threshold voltages of the pMOS transistor Mp and the nMOS transistor Mn constituting the standard threshold value CMOS output unit 10 are set to the standard value, generation of subthreshold leakage current by the low threshold value nMOS transistor is prevented. it can.
As a result, high-speed logic operations can be realized, and an increase in power consumption due to leakage power can be prevented. Furthermore, it is not necessary to increase the size of the transistors constituting the logic operation unit 20, and an increase in chip size can be avoided.
[0031]
As described above, according to this embodiment, when the logic circuit is configured by the standard threshold value CMOS output unit 10 and the low threshold value nMOS logic operation unit 20, and the clock signal φ is held at the low level, After the output node ND ₁ is precharged to the power supply voltage V _CC level and the clock signal φ is switched from the low level to the high level, the calculation result according to the calculation result X of the low threshold value nMOS logic operation unit 20 When X is “1”, the output node ND ₁ is held at a high level, and when the operation result is “0”, the output node ND ₁ is discharged and held at a low level, so that high-speed logic operation can be realized. In addition, an increase in power consumption due to the subthreshold leakage current can be prevented, and an increase in the chip size of the logic circuit can be avoided.
[0032]
Second Embodiment FIG. 3 is a circuit diagram showing a second embodiment of the logic circuit according to the present invention.
As shown in FIG. 3, the second embodiment includes a standard threshold value CMOS output unit 10, a low threshold value nMOS logic operation unit 20, and a bus holder 30.
[0033]
Since the standard threshold value CMOS output unit 10 and the low threshold value nMOS logic operation unit 20 have the same configuration as that of the first embodiment shown in FIG. 1, description of these components will be omitted here.
[0034]
This embodiment differs from the first embodiment shown in FIG. 1 in that the bus holder 30 is connected to the output terminal of the signal S. Hereinafter, only the operation of the bus holder 30 will be described, and the description of the same parts as those of the first embodiment will be omitted.
[0035]
For example, as shown in FIG. 3, the bus holder 30 includes two inverters INV ₁ and INV ₂ connected in series.
Input terminal of the inverter INV ₁ is connected to the output terminal of the signal S, the output terminal of the inverter INV ₁ is connected to an input terminal of the inverter INV _2, the output terminal of the inverter INV ₂ are connected to the output terminal of the signal S .
[0036]
The level of the signal S output from the logic circuit is held by the bus holder 30 configured as described above, and stability can be improved during the output period of the signal S. For example, in the standard threshold value CMOS output unit 10, at the time of output, that is, when the clock signal φ is held at a high level, the pMOS transistor Mp is set in a non-conductive state and the nMOS transistor Mn is set in a conductive state. The problem of stray capacitance of the value nMOS logic unit 20 can be solved.
[0037]
As described above, according to the present embodiment, by connecting the bus holder 30 to the output terminal of the logic circuit configured by the standard threshold value CMOS output unit 10 and the low threshold value nMOS logic operation unit 20, The logic operation can be speeded up and the power consumption can be reduced, and the stability of the output period of the signal S can be improved.
[0038]
【The invention's effect】
As described above, according to the logic circuit of the present invention, an increase in chip size can be avoided, and low power consumption and high speed logic operation can be achieved. Furthermore, there is an advantage that the stability of the output signal can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a logic circuit according to the present invention.
FIG. 2 is a timing chart of the logic circuit shown in FIG.
FIG. 3 is a circuit diagram showing a second embodiment of a logic circuit according to the present invention.
FIG. 4 is a circuit diagram showing an example of a conventional logic circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Standard threshold value CMOS output part, 20 ... Low threshold value nMOS logic operation part, 30 ... Bus holder, Mp ... pMOS transistor, Mn ... nMOS transistor, Ma, Mb, Mc, Md, Me ... Low threshold value Voltage nMOS transistor, V _CC ... power supply voltage, GND ... ground potential.

Claims

A logic circuit that outputs a signal of a first or second power supply level according to an input signal level,
The gate electrodes of a plurality of transistors whose threshold voltages are set lower than the standard value are connected to different input signal terminals, and the output node and the second power supply are turned on or off according to the input signal levels. A logical operation unit to maintain the state,
An output unit connected between the first power source and the output node of the logic operation unit, and holding the output terminal at a predetermined level in accordance with a conduction state between the output node and the second power source; Have
The output unit is constituted by a first conductivity type insulated gate field effect transistor and a second conductivity type insulated gate field effect transistor which are inverter-connected between the first power source and the output node of the logic operation unit. A logic circuit in which the input terminal of the inverter is connected to the input terminal of the clock signal, and the logical operation result is output from the output terminal of the inverter.

When the clock signal is held at the first level, the output terminal of the inverter is precharged to the first power supply level, and when the clock signal is held at the second level, The logic circuit according to claim 1, wherein the output terminal is held at the first power supply level or the second power supply level according to a calculation result of the logic operation unit.

It has a level holding circuit for holding a signal level of the output terminal of the upper Symbol output unit
The logic circuit according to claim 1 or 2 .