JP3761518B2 - Charge pump device - Google Patents

Description

【０００９】
ここで、Vφ’は各接続ノードにおいて、クロックパルスの変化に伴い結合容量によって生じる電圧振幅である。Vlは出力電流Ioutによって生じる電圧降下、Ｖinは入力電圧であり、通常プラス昇圧では電源電圧Ｖdd、マイナス昇圧では0Vとしている。Ｖｄは順方向バイアスダイオード電圧（Forward bias diode voltage）ｎはポンピング段数である。更に、Vl とVφ’は次式で表される。
【００１０】
【数２】

【００１１】
【数３】

【００１２】
ここで、Ｃ1〜Ｃ4はクロック結合容量(clock coupling capacitance)、ＣSは各接続ノードにおける寄生容量(stray capacitance at each node)、Vφはクロックパルスの振幅（clock pulse amplitude）、ｆはクロックパルスの周波数、Ｔはクロック周期(clock period)である。チャージポンプ装置の電力効率は、クロックドライバーから寄生容量に流れる充放電電流を無視し、Ｖin＝Ｖddとすると以下の式で表される。
【００１３】
【数４】

【００１４】
このように、チャージポンプ装置においては、ダイオードを電荷転送素子(charge transfer device)として用いて電荷を次段へと次々に転送することにより昇圧を行っている。しかし、半導体集積回路装置への搭載を考えるとプロセスへの適合性からｐｎ接合のダイオードよりＭＯＳトランジスタを使用する方が実現しやすい。
【００１５】
そこで、図１９に示すように、電荷転送用素子としてダイオードＤ1〜Ｄ5の代わりにＭＯＳトランジスタＭ１〜Ｍ５を用いることが提案された。この場合は式（１）において、ＶｄはＭＯＳトランジスタの閾値電圧(threshold voltage)Ｖthとなる。
【００１６】
【発明が解決しようとする課題】
本発明者はチャージポンプ装置を電源回路に応用することを検討した。その結果、以下の問題点を見出した。
【００１７】
第１に、電源回路として必要な高電圧（十数V）で且つ大電流（数mA）をチャージポンプ回路で得るためには、電荷転送用ＭＯＳトランジスタのオン抵抗を如何に下げるかという問題である。
【００１８】
第２に、大電流チャージポンプ装置で生じやすいラッチアップを防止することである。特に、大出力電流のチャージポンプ装置においては、動作開始と共にラッチアップが生じるという問題があった。このラッチアップの発生メカニズムは本発明者の検討によれば以下の通りである。
【００１９】
図２０はチャージポンプ装置をＣＭＯＳ構造で実現した場合の断面図である。
【００２０】
この断面構造は、図１９に示した電荷転送用ＭＯＳトランジスタＭ２，Ｍ３の断面構造に対応している。Ｐ型半導体基板１０の表面にＮ型ウエル領域２０が形成され、このＮ型ウエル領域２０の中に、分離されたＰ型ウエル領域３１，３２が形成されている。そして、Ｐ型ウエル領域３１内に電荷転送用ＭＯＳトランジスタＭ２が形成されている。Ｐ型ウエル領域３２内に電荷転送用ＭＯＳトランジスタＭ３が形成されている。
【００２１】
Ｐ型ウエル領域３１内に形成された電荷転送用ＭＯＳトランジスタＭ２について更に詳しく説明すると、Ｐ型ウエル領域３１の表面にＮ＋型のドレイン層Ｄ及びソース層Ｓが形成されている。Ｐ型ウエル領域３１内には、Ｐ型ウエル領域３１より高濃度のＰ＋層４１が形成されている。そして、ドレイン層ＤとＰ＋層４１とはＡｌ配線等により電気的に接続されている。
【００２２】
電荷転送用トランジスタＭ２のドレイン層Ｄと電荷転送用トランジスタＭ２が形成されたＰ型ウエル領域３１とは低抵抗で電気的に接続されるので、バックゲート・バイアス効果に起因した電荷転送用トランジスタＭ２の閾値電圧Ｖthの上昇が確実に防止される。Ｐ型ウエル領域３２内に形成された電荷転送用ＭＯＳトランジスタＭ３についても同様に構成されている。また、図示していない電荷転送用ＭＯＳトランジスタＭ１，Ｍ４，Ｍ５についても同様に構成されている。
【００２３】
また、Ｎ型ウエル領域２０はチャージポンプ装置の昇圧された出力電圧Ｖoutを供給することにより、定常状態においてＮ型ウエル領域２０とＰ型ウエル領域３１，３２が逆方向バイアスされるようにしている。
【００２４】
しかしながら、上述したように単一のＮ型ウエル領域２０内に複数のＰ型ウエル領域３１，３２を形成すると、ラッチアップが発生し、出力電圧Ｖoutがほとんど昇圧されないことが判明した。その発生メカニズムは本発明者の推定によれば以下の通りである。
【００２５】
まず、隣接するＰ型ウエル領域３１，３２間に寄生サイリスタが形成される。即ち、図２０中、縦型のＮＰＮトランジスタＴｒ１及び横型のＰＮＰトランジスタＴｒ２が形成される。ここで、縦型のＮＰＮトランジスタＴｒ１のエミッタは電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄであり、ベースはＰ型ウエル領域３１であり、コレクタはＮ型ウエル領域２０である。
【００２６】
また、横型のＰＮＰトランジスタＴｒ２のエミッタはＰ型ウエル領域３２内に形成されたＰ＋層４２であり、ベースはＰ型ウエル領域３１，３２間のＮ型ウエル領域２０であり、コレクタはＰ型ウエル領域３１である。これらの寄生ＮＰＮトランジスタＴｒ１と寄生ＰＮＰトランジスタＴｒ２は寄生サイリスタを構成する。
【００２７】
上述した図１９のチャージポンプ装置の安定動作時には以下の関係が成り立つ。出力電圧Ｖout＞Ｖ３＞Ｖ２＞Ｖ１＞入力電圧Ｖｉｎ
ここで、入力電圧Ｖｉｎは通常はＶdd（クロックドライバーの電源電圧と等しい）である。また、Ｖ３は電荷転送用ＭＯＳトランジスタＭ３のソース電圧、Ｖ２は電荷転送用ＭＯＳトランジスタＭ２のソース電圧、Ｖ１は電荷転送用ＭＯＳトランジスタＭ１のソース電圧である。
【００２８】
しかし、チャージポンプ装置の立ち上がり時（昇圧動作の開始時）には、
Ｖ１＞Ｖ２＞Ｖ３＞Ｖout という関係になっている。すなわち、初段から順にコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を充電していく。
【００２９】
その結果、Ｖ１−Ｖout＞Ｖ_Ｆ となったとき寄生ＰＮＰトランジスタＴｒ２のベース・エミッタ間に電流が流れる。すなわち、寄生ＰＮＰトランジスタＴｒ２がオンする。ここで、Ｖ_Ｆ はベース・エミッタ間のオン電圧である。
【００３０】
この寄生ＰＮＰトランジスタＴｒ２のコレクタ電流は、寄生ＮＰＮトランジスタＴｒ１のベース電流となるので、これにより寄生ＮＰＮトランジスタＴｒ１がオンし、そのエミッタ・コレクタ間が導通する。すると、寄生ＮＰＮトランジスタＴｒ１は、寄生ＰＮＰトランジスタＴｒ２のベース・エミッタ間電流を流し入れると共に、出力電圧Ｖout側からも電圧Ｖ１側へ電流を流し入れる。
【００３１】
その結果、出力電圧Ｖoutは上昇しない。上述したような寄生ＮＰＮトランジスタＴｒ１と寄生ＰＮＰトランジスタＴｒ２のとの協同的な動作は、ラッチアップである。
【００３２】
図２１に、チャージポンプ装置の動作開始時のＶ１，Ｖ２の回路シミュレーションによる波形図を示す。ここで、Ｖ１は電荷転送用ＭＯＳトランジスタＭ２のドレイン電圧、Ｖ２は電荷転送用ＭＯＳトランジスタＭ３のドレイン電圧である。図において、Ｖdsは電荷転送用トランジスタＭ３のソースドレイン間電圧を示すが、これがＶ_Ｆ（＝約０．７Ｖ）より大きいとＮＰＮトランジスタＴｒ１がオンし、ラッチアップが誘引される。
【００３３】
本発明は上述した従来技術の課題に鑑みて為されたものであり、その目的とするところは大電流で高効率のチャージポンプ装置を実現することである。
【００３４】
本発明の他の目的は大電流のチャージポンプ装置では回避できなかったラッチアップの発生を防止し、安定した動作を実現することである。
【００３５】
本発明のさらに他の目的は、ＢＩＣＭＯＳデバイスにおいて、大電流で高効率であり、かつラッチチップの発生を防止したチャージポンプ装置を実現することである。
【００３６】
【課題を解決するための手段】
本発明の主な特徴構成は以下の通りである。
【００３７】
本発明は直列接続された複数の電荷転送用トランジスタを有し、後段の電荷転送用トランジスタから昇圧された出力電圧を出力するチャージポンプ装置において、第１導電型の単結晶半導体基板と、この単結晶半導体基板上に成長された第２導電型のエピタキシャル半導体層と、このエピタキシャル半導体層内に離間されて形成された複数の第１導電型ウエル領域と、これらの第１導電型ウエル領域間に形成された第１導電型分離層とを有し、
前記電荷転送用トランジスタを前記複数の第１導電型ウエル領域内に夫々形成したことを特徴とするものである。
【００３８】
かかる構成によれば、寄生バイポーラトランジスタは第１導電型分離層により電気的に分離されるので、サイリスタは形成されないためラッチアップが発生することが防止される。
【００３９】
また上記構成において、前記第１導電型分離層は前記エピタキシャル・シリコン層の表面から下方拡散された上分離層と、前記単結晶半導体基板から上方拡散された下分離層と、を有し、前記上分離層の下部と下分離層の上部は前記エピタキシャル・半導体層内で重畳されて成ることである。
【００４０】
かかる構成によれば、第１導電型分離層は、上下分離構造を採用しているので、横方向拡散が抑えられ、そのパターン面積を極力縮小することができる。
【００４１】
さらに、前記第１導電型ウエル領域の底部に接すると共に前記下分離層の形成工程と同一工程で形成された第１導電型の埋め込み層と、この埋め込み層に部分的に重畳して形成され、前記第１導電型ウエル領域を前記単結晶半導体基板から電気的に分離する第２導電型の埋め込み層と、を有することである。
【００４２】
かかる構成によれば、第１導電型の第１の埋め込み層を設けたことにより第１導電型ウエル領域の抵抗を小さくすることができる。
【００４３】
これにより、ラッチアップ耐性が向上する。しかし第１導電型の第１の埋め込み層のみだと、第１導電型ウエル領域は単結晶半導体基板と導通してしまうので、第１導電型ウエル領域を電荷転送用トランジスタのドレイン層と同電位に設定してバックゲートバイアス効果を抑止することができない。そこで、第２導電型の第２の埋め込み層を設けている。
【００４４】
これにより、第１導電型ウエル領域を前記単結晶半導体基板から電気的に分離して、第１導電型ウエル領域を電荷転送用トランジスタのドレイン層と同電位に設定することができるようになる。
【００４５】
【発明の実施の形態】
次に、本発明の第１の実施形態について図１乃至図４を参照しながら説明する。まず、チャージポンプ装置を集積回路として構成するための、ＢＩＣＭＯＳのデバイス構造について図１を参照しながら説明する。
【００４６】
Ｐ型単結晶シリコン基板５０上に気相成長された、例えば１．２５Ω・ｃｍ程度の比抵抗を有するＮ型エピタキシャル・シリコン層５１にＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）、ＮＰＮ型バイポーラトランジスタ（ＮＰＮ Ｔｒ）がそれぞれの所定領域に形成されている。
【００４７】
Ｎチャネル型ＭＯＳトランジスタは、Ｎ型エピタキシャル・シリコン層５１の表面に形成されたＰ型ウエル領域５２内に形成されている。Ｐ型ウエル領域５２の深さは例えば２μｍ程度である。Ｎチャネル型ＭＯＳトランジスタはＰ型ウエル領域５２表面に形成されたｎ＋型ドレイン層Ｄ及びｎ＋型ソース層Ｓ、ゲート絶縁膜上に形成されたゲート電極Ｇとを有している。Ｎチャネル型ＭＯＳトランジスタは微細化のために、いわゆるＬＤＤ構造としても良い。また、このＮチャネル型ＭＯＳトランジスタと隣接して、Ｐ型ウエル領域５２の表面には基体（ウエル領域）バイアス用のＰ＋型層５３が形成されている。
【００４８】
Ｐチャネル型ＭＯＳトランジスタは、Ｎ型エピタキシャル・シリコン層５１の表面に形成されたＮ型ウエル領域５４内に形成されている。Ｐチャネル型ＭＯＳトランジスタはＮ型ウエル領域５４表面に形成されたＰ＋型ドレイン層Ｄ及びＰ＋型ソース層Ｓ、ゲート絶縁膜上に形成されたゲート電極Ｇとを有している。
【００４９】
また、Ｐ型ウエル領域５２の底部に接してウエル抵抗低減用のＰ＋型埋め込み層５５が形成されている。このＰ＋型埋め込み層５５は後述する下分離層５８と同一工程で形成される拡散層であり、Ｐ型単結晶シリコン基板５０とＮ型エピタキシャル・シリコン層５１との境界領域に跨って形成される。
【００５０】
さらに、Ｎ＋型埋め込み層５６がＰ型単結晶シリコン基板５０とＮ型エピタキシャル・シリコン層５１との境界領域に跨って形成されている。Ｎ＋型埋め込み層５６は、Ｐチャネル型ＭＯＳトランジスタの形成されたＮ型ウエル領域５４の下方から、Ｎチャネル型ＭＯＳトランジスタの形成されたＰ型ウエル領域５２の下方にまで延在されている。
【００５１】
すなわち、Ｎ＋型埋め込み層５６はＰ＋型埋め込み層５５に部分的に重畳されている。Ｎ＋型埋め込み層５６の不純物濃度をＰ＋型埋め込み層５５の不純物濃度より高くすると、この重畳領域５７の導電型はコンペンセーションによりＮ型となる。
【００５２】
これにより、Ｐ型ウエル領域５２をＰ型単結晶シリコン基板５０から電気的に分離し、独立にウエル電位を設定することができるようになる。具体的には、基体バイアス用のＰ＋型層５３に接続された端子ＢＧに電圧を印加することにより、Ｐ型ウエル領域５２の電位を設定することができる。
【００５３】
これにより、Ｎチャネル型ＭＯＳトランジスタのドレイン層ＤをＰ型ウエル領域５２と電気的に接続してバックゲートバイアス効果が生じないようにすることができる。そのためには、Ｐ型層５３とドレイン層Ｄとを接続する配線（例えばＡｌ配線）を形成すればよい。
【００５４】
Ｎチャネル型ＭＯＳトランジスタはチャージポンプ装置において、電荷転送用トランジスタとして用いられるので、そのオン抵抗を低減し、チャージポンプ装置の大電流化を図ることができる。また、Ｎチャネル型ＭＯＳトランジスタはいわゆるトランスミッションゲートとしても用いられるが、この場合にもオン抵抗を低減することができる。また、トランスミッションゲートの入出力特性の線形性を向上することができる。
【００５５】
ここで、本実施形態のＢＩＣＭＯＳ構造と他のＢＩＣＭＯＳ構造とを対比すれば以下の通りである。他の構造では図２に示すように、Ｎ＋型埋め込み層５６はＰチャネル型ＭＯＳトランジスタの形成されたＮ型ウエル領域５４の下方に局在して形成され、ウエル抵抗を低減する役割を果たしている。
【００５６】
しかしながら、この構造では、Ｎチャネル型ＭＯＳトランジスタのＰ＋型ウエル領域５２はＰ＋型埋め込み層５５を介してＰ型単結晶シリコン基板５０と導通してしまう。Ｐ型単結晶シリコン基板５０は通常は接地レベルに設定されるから、Ｐ＋ウエル領域５２の電位も接地レベルに固定されてしまう。
【００５７】
そこで、本実施形態ではＮ＋型埋め込み層５６をＮチャネル型ＭＯＳトランジスタの領域まで延在させることにより、Ｐ型ウエル領域５２をＰ型単結晶シリコン基板５０から電気的に分離するようにした。
【００５８】
また、ＮＰＮ型バイポーラトランジスタ（ＮＰＮ Ｔｒ）は、Ｐ型の下分離層５８，Ｐ型の上分離層５９によって、隣接するデバイスから電気的に分離されたＮ型エピタキシャル・シリコン層５１内に形成されている。Ｐ型の下分離層５８はＰ型単結晶シリコン基板５０からボロンなどの不純物を上方拡散することにより形成される。一方、Ｐ型の上分離層５９はＮ型エピタキシャル・シリコン層５１の上面からボロンなどの不純物を下方拡散することにより形成される。これにより、Ｐ型の下分離層５８の上部とＰ型の上分離層５９の下部はＮ型エピタキシャル・シリコン層５１内で重畳され、一体化された分離層となる。
【００５９】
そして、電気的に分離されたＮ型エピタキシャル・シリコン層５１の表面にＰ型ベース領域６０が形成される。このＰ型ベース領域６０の表面にはＮ＋型のエミッタ層Ｅ、ベース電極取り出し用のＰ＋型層Ｂが形成される。また、Ｐ型ベース領域６０に隣接したＮ型エピタキシャル・シリコン層５１の表面にコレクタ電極取り出し用のＮ＋型層Ｃが形成される。また、Ｎ型エピタキシャル・シリコン層５１とＰ型単結晶シリコン基板５０との境界にはＮ＋型埋め込み層６１が形成されている。このＮ＋型埋め込み層６１はコレクタ抵抗を低減するための層であり、Ｎ＋型埋め込み層５６と同一工程で形成される。
【００６０】
なお、Ｎ型エピタキシャル・シリコン層５１の表面のデバイス形成領域以外には、素子分離用のフィールド酸化膜６２が形成されている。フィールド酸化膜６２はいわゆるＬＯＣＯＳ（Local Oxidation Of Silicon）法により形成されている。
【００６１】
図３は、縦型ＰＮＰバイポーラトランジスタを示す断面図である。Ｎ型エピタキシャル・シリコン層５１の表面にＮ型ベース領域６５が形成されている。このＮ型ベース領域６５の表面に、Ｐ＋型のエミッタ層Ｅ、ベース電極取り出し用のＮ＋型層Ｂが形成されている。また、Ｎ型ベース領域６５と隣接して、Ｎ型エピタキシャル・シリコン層５１の表面にコレクタ電極取り出し用のＰ＋型層６６が形成されている。
【００６２】
そして、コレクタ電極取り出し用のＰ＋型層６６は、Ｐ型の上分離層５９と同一工程で形成されたＰ型層６７を介して、Ｐ＋型埋め込み層６８と接続されている。Ｐ＋型埋め込み層６８はコレクタ抵抗を低減するための層である。また、Ｐ＋型埋め込み層６８に重畳してＮ＋型埋め込み層６９が形成されている。Ｐ＋型埋め込み層６８とＮ＋型埋め込み層６９との重畳領域７０はＮ型の領域となる。これにより、コレクタはＰ型単結晶シリコン基板５０から電気的に分離される。Ｐ＋型埋め込み層６８とＮ＋型埋め込み層６９とによって重畳領域７０が形成されている構造は、前述したＮチャネル型ＭＯＳトランジスタの構造と同様である。すなわち、これらの製造工程が共通化されているため製造工数が増えることはない。
【００６３】
次に、図４を参照しながらチャージポンプ装置の断面構造について説明する。このチャージポンプ装置の回路構成は図１９に示したものと同様である。本実施形態では電荷転送用ＭＯＳトランジスタのドレイン層が基体（ウエル領域）に接続されている。また、図１と同一の構成要素については同一符号を付して詳細な説明を省略する。
【００６４】
図４は図１９のチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。Ｐ型の下分離層５８，Ｐ型の上分離層５９によって相互に電気的に分離されたＮ型エピタキシャル・シリコン層５１内には、Ｐ型ウエル領域５２Ａ，５２Ｂが形成されている。そして、Ｐ型ウエル領域５２Ａ，５２Ｂに電荷転送用ＭＯＳトランジスタＭ２，Ｍ３がそれぞれ形成されている。Ｐ＋型埋め込み層５５，Ｎ＋型埋め込み層５６，重畳領域５７の構造については図１と同様である。
【００６５】
電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄは、Ｐ型ウエル領域５２Ａに形成されたＰ＋型層５３とＡｌ配線などで接続されている。これにより、電荷転送用ＭＯＳトランジスタＭ２のゲート・基体間電圧Ｖgb＝Ｍ２のゲート・ドレイン間電圧Ｖgd、という関係が成り立つので、バックゲート・バイアス効果による電荷転送用トランジスタの閾値電圧Ｖthの上昇が防止される。電荷転送用ＭＯＳトランジスタＭ３についても同様である。これにより、チャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５のオン抵抗が低減されるので、大電流出力のチャージポンプ装置を実現することができる。
【００６６】
また、Ｐ型ウエル領域５２Ａ，５２Ｂの各々に隣接したＮ型エピタキシャル・シリコン層５１の表面には電極取り出し用のＮ＋型層７１が形成されている。これらの各Ｎ＋型層７１にチャージポンプ装置の出力電圧Ｖoutが印加されることにより、Ｎ型エピタキシャル・シリコン層５１は正の高電圧ｎＶddにバイアスされる。
【００６７】
ここで、ｎはチャージポンプ装置の段数、Ｖddはその電源電圧である。また、Ｐ型単結晶基板５０は接地電位０Ｖ若しくは負電位にバイアスされているものとする。これにより、Ｐ型ウエル領域５２Ａ，５２ＢとＮ型エピタキシャル・シリコン層５１とで形成されるＰＮ接合、Ｎ型エピタキシャル・シリコン層５１とＰ型単結晶基板５０とで形成されるＰＮ接合はそれぞれ逆方向にバイアスされる。
【００６８】
また、上述したようなデバイス構造によれば、ラッチアップは発生しない。
その理由について以下で説明する。
【００６９】
図４に示すように、寄生ＮＰＮトランジスタＴｒ３及び寄生ＰＮＰトランジスタＴｒ４が形成される。ここで、寄生ＮＰＮトランジスタＴｒ３のエミッタは電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄ、ベースはＰ型ウエル領域５２Ａ、コレクタはＮ型の重畳領域５７（これはＮ型エピタキシャル・シリコン層５１と連結されている）で構成されている。また、寄生ＰＮＰトランジスタＴｒ４のエミッタはＰ型ウエル領域５２Ｂ、ベースは分離されたＮ型エピタキシャル・シリコン層５１、コレクタはＰ型の下分離層５８及びＰ型の上分離層５９（これらはＰ型単結晶基板５０と連結されている）である。
【００７０】
しかしながら寄生ＮＰＮトランジスタＴｒ３と寄生ＰＮＰトランジスタＴｒ４とは下分離層５８及び上分離層５９によって電気的に分断されている。このため、図２０に示したようなサイリスタが形成されない。したがって、ラッチアップ耐性が大幅に向上すると考えられる。
【００７１】
上述した実施形態では、本発明の４段のディクソン・チャージポンプ装置への適用例について説明したがその段数は４段に限定されないことは明らかである。
【００７２】
また、電荷転送用ＭＯＳトランジスタをＮチャネル型で形成したが、Ｐチャネル型で形成した場合でも、ウエル領域等の極性を反転させることにより同様に適用できる。マイナス昇圧のチャージポンプ装置では、電荷転送用ＭＯＳトランジスタにおける基板とソースの接続関係及びクロックのタイミングが、プラス昇圧のチャージポンプ装置に対して逆になるだけである。
【００７３】
さらに、電荷転送用トランジスタＭ１〜Ｍ５はゲートとドレインを共通接続した構成としたが、これに限定されず、ゲートとドレインが接続されていないで電荷転送用ＭＯＳトランジスタＭ１〜Ｍ５がオンする時に、ゲート・ソース間に高い電圧が印加される回路構成を採用したチャージポンプ装置にも本発明は適用することができ同様の効果を得ることができる。
【００７４】
図５は、本発明の第２の実施形態に係るチャージポンプ装置の断面図である。このチャージポンプ装置の回路構成は、第１の実施形態と同様である。図５は第１の実施形態と同様に、図１９のチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。
【００７５】
本実施形態が第１の実施形態と異なる点は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め込み層５５が形成されていない点である。Ｐ＋型埋め込み層５５が無い分、Ｐ型ウエル領域５２Ａ，５２Ｂのウエル抵抗を低減する効果は消失するが、下分離層５９及び上分離層５９を設けたことにより、従来と比較すればラッチアップ耐性は向上するものと考えられる。
【００７６】
図６は、本発明の第３の実施形態に係るチャージポンプ装置の断面図である。このチャージポンプ装置の回路構成は、第１の実施形態と同様である。図６は図１９のチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。
【００７７】
本実施形態が第１の実施形態と異なる点は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め込み層５５が形成されていない点に加えて、Ｎ＋型埋め込み層５６も形成されていない点である。
【００７８】
Ｎ＋型埋め込み層５６も形成されていない分、Ｎ型エピタキシャル・シリコン層５１の抵抗を低減する効果は低減する効果は消失するが、本実施形態についても下分離層５９及び上分離層５９を設けたことにより、従来に比較すれば、ラッチアップ耐性は向上するものと考えられる。
【００７９】
次に本発明の第４の実施形態について、図７乃至図１７を参照しながら説明する。本実施形態のチャージポンプ装置では、レベルシフト回路により、電荷転送用ＭＯＳトランジスタのゲートにレベルシフトした電圧を印加することにより、そのオン抵抗をさらに小さくする。これにより、さらに大電流のチャージポンプ装置を実現できる。ところが、レベルシフト回路は高電圧を出力するため、高耐圧トランジスタを用いて回路を構成する必要がある。そこで、上述した第１の実施形態で用いたデバイスに、高耐圧ＭＯＳトランジスタを加えることとした。
【００８０】
そこで、本実施形態のチャージポンプ装置に適用されるデバイス構造を説明する前に、レベルシフト回路を含めたチャージポンプ装置の回路構成について説明する。
【００８１】
図７において、４つの電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４は直列接続されている。前段のＭ１、Ｍ２はＮチャネル型、後段のＭ３、Ｍ４はＰチャネル型である。この点は第１〜第３の実施形態とは異なる。また、Ｍ１〜Ｍ４のゲート・基体間電圧Ｖgbはゲート・ドレイン間電圧Ｖgdと同一値となるように、ドレインと基体が同電位となるように接続し、バックゲートバイアス効果を抑制している。この点は第１〜第３の実施形態と同様である。
【００８２】
また、Ｍ１のソースには入力電圧Ｖinとして電源電圧Ｖddが供給されている。また、Ｍ４のドレインからの昇圧電圧Ｖoutが出力され、電流負荷Ｌに供給される。
【００８３】
Ｃ１、Ｃ２、Ｃ３は電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４の接続点（ポンピングノード）に一端が接続された結合コンデンサである。結合コンデンサＣ１〜Ｃ３の他端にはクロックパルスＣＬＫとこれと逆相のクロックパルスＣＬＫＢが交互に印加される。クロックパルスＣＬＫ、ＣＬＫＢは不図示のクロックドライバーから出力される。このクロックドライバーには電源電圧Ｖddが供給されているものとする。
【００８４】
電荷転送用ＭＯＳトランジスタＭ１とＭ２の各ゲートには反転レベルシフト回路Ｓ１とＳ２の出力が供給されている。また、電荷転送用ＭＯＳトランジスタＭ３とＭ４の各ゲートには非反転レベルシフト回路Ｓ３とＳ４の出力が供給されている。
【００８５】
反転レベルシフト回路Ｓ１、Ｓ２の回路構成及び動作波形図を図８に示す。図８（ａ）に示すように、この反転レベルシフト回路は入力インバータＩＮＶ、差動入力ＭＯＳトランジスタＭ１１とＭ１２、クロス接続されたＭＯＳトランジスタＭ１３とＭ１４とを備える。また、これらに加えてプルアップ接続されたＭＯＳトランジスタＭ１５、Ｍ１６を備えている。そして、ＭＯＳトランジスタＭ１５のゲートには電圧Ｖ１２が印加されると共にソースには電位Ａが印加されている。
【００８６】
また、ＭＯＳトランジスタＭ１６のゲートにはＶ１２と逆相の電圧Ｖ１１が印加されると共にソースには電位Ｂが印加されている。ここで、電位Ａ＞電位Ｂである。Ｍ１１、Ｍ１２はＮチャネル型、Ｍ１３〜Ｍ１６はＰチャネル型であり、いずれも高耐圧ＭＯＳトランジスタである。
【００８７】
また、図８（ｂ）に示すように、上述の構成のレベルシフト回路において、ＭＯＳトランジスタＭ１５、Ｍ１６をインバータ構成とするように変更してもよい。
【００８８】
上述した構成の反転レベルシフト回路の動作波形を図８（ｃ）に示す。このレベルシフト回路は電位Ａと中間電位Ｂ（Ａ＞Ｂ＞０Ｖ）を交互に出力する。次に、非反転レベルシフト回路Ｓ３、Ｓ４の回路構成及び動作波形図を図９に示す。反転レベルシフト回路Ｓ１、Ｓ２と異なる点は、電位ＡにプルアップされたＭＯＳトランジスタＭ１５のゲートに電圧Ｖ１１が印加され、電位ＢにプルアップされたＭＯＳトランジスタＭ１６のゲートに電圧Ｖ１２が印加されている点である（図９（ａ））。なお、図９（ｂ）に示すように、ＭＯＳトランジスタＭ１５、Ｍ１６をインバータ構成にしてもよい。
【００８９】
図９（ｃ）の動作波形図に示すように、この非反転レベルシフト回路Ｓ３、Ｓ４は入力電圧ＩＮに対して非反転のレベルシフト動作を行う。
【００９０】
上述したレベルシフト回路を用いることにより、後述するように、電荷転送用ＭＯＳトランジスタＭ３、Ｍ４のゲート・ドレイン間電圧の絶対値を一定電圧（２Ｖｄｄ）に揃えることが可能になる。
【００９１】
反転レベルシフト回路Ｓ１、Ｓ２、非反転レベルシフト回路Ｓ３、Ｓ４とチャージポンプ回路との接続関係は以下の通りである。反転レベルシフト回路Ｓ１にはクロックパルスＣＬＫ’、反転レベルシフト回路Ｓ２にはクロックパルスＣＬＫＢ’が入力される。クロックパルスＣＬＫ’とＣＬＫＢ’は夫々クロックパルスＣＬＫとＣＬＫＢから作成されるが、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４に電流が逆流するのを防止するために、ロウ（Low）の期間が短くなっている。
【００９２】
すなわち、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４が完全にオフしてからクロックパルスＣＬＫとＣＬＫＢの変化により各ポンピングノードの昇圧を行うようにしている。上記クロックパルスの位相関係は図１０に示されている。
【００９３】
また、図７に示されているように、反転レベルシフト回路Ｓ１の高電位側の電源（電位Ａ）としては、昇圧された１段後のポンピングノードの電圧Ｖ２を帰還して用いる。
【００９４】
同様に反転レベルシフト回路Ｓ２の高電位側の電源（電位Ａ）として昇圧された１段後のポンピングノードの電圧Ｖ３を帰還して用いる。また、反転レベルシフト回路Ｓ１、Ｓ２の低電位側の電源（電位Ｂ）としては、各段の電圧であるＶdd、Ｖ１が夫々印加されている。
【００９５】
一方、非反転レベルシフト回路Ｓ３の低電位側の電源（電位Ｂ）としては、１段前のポンピングノードの電圧Ｖ１が用いられ、同様に非反転レベルシフト回路Ｓ４の低電位側の電源（電位Ｂ）としては、１段前のポンピングノードの電圧Ｖ２が用いられる。また、非反転レベルシフト回路Ｓ３、Ｓ４の高電位側の電源（電位Ａ）としては、各段の電圧であるＶ３、Ｖoutが夫々印加されている。
【００９６】
これらの構成により、電荷転送用トランジスタＭ１〜Ｍ４のゲート・ドレイン間電圧Ｖgd（トランジスタがオン状態の時）は以下のとおり２Ｖddに揃えることが導かれる。まず、次式の関係が成り立つ。
Ｖgd（Ｍ１）＝Ｖ２(High)−Ｖdd
Ｖgd（Ｍ２）＝Ｖ３(High)−Ｖ１(High)
Ｖgd（Ｍ３）＝Ｖ１(Low)−Ｖ３(Low)
Ｖgd（Ｍ４）＝Ｖ２(Low)−Ｖout
次に、定常状態のチャージポンプの昇圧動作から、さらに以下の関係が成り立つ。
Ｖ１(High)＝２Ｖｄｄ、Ｖ１(Low)＝Ｖdd
Ｖ２(High)＝３Ｖｄｄ、Ｖ２(Low)＝２Ｖdd
Ｖ３(High)＝４Ｖｄｄ、Ｖ３(Low)＝３Ｖdd、Ｖｏｕｔ＝４Ｖdd
これらの関係式から、全ての電荷転送用ＭＯＳトランジスタのオン時のＶgdの絶対値は表１に示すように同一値２Ｖddとなることが導かれる。したがって、高いＶgdにより電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオン抵抗が下がり、高効率で大出力電流のチャージポンプ回路が実現できる。また、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のゲート酸化膜厚(thickness of gate oxide)は一律に２Ｖddに耐える厚みに設計すれば良いので、電荷転送用ＭＯＳトランジスタのＶgdが不均一である場合に比べて、オン抵抗（ON-state resistance）を低く設計でき効率が良い。
【００９７】
【表１】

【００９８】
図１０はチャージポンプ回路の動作を説明するためのタイミング図である。電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４はクロックパルスに応じて交互にオン・オフを繰り返す。ここで、反転レベルシフト回路Ｓ１とＳ２、非反転レベルシフト回路Ｓ３とＳ４に印加されるクロックパルスＣＬＫ’、ＣＬＫＢ’はデューティが５０％ではない。すなわち、図に示すようにロウ(Low)の期間が短く設定されている。このため、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオンの期間は短くなる。この理由は以下の通りである。
【００９９】
電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４はダイオード接続されていないので逆方向電流が流れる危険があり、これは電力効率を悪化させる。そこで、この逆方向電流を防ぐため、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオンの期間は短くして、オフの期間に、結合コンデンサＣ１〜Ｃ３に印加されるクロックパルスＣＬＫ、ＣＬＫＢを変化させてポンピングを行っている。
【０１００】
また、図１１は各ポンピングノードの電圧波形Ｖ１、Ｖ２、Ｖ３を示す図である。図中、ＶφはクロックパルスＣＬＫ’、ＣＬＫＢ’の振幅、ΔＶｄｓはＭＯＳトランジスタＭ１〜Ｍ４のドレイン・ソース間電圧である。
【０１０１】
次に上述したチャージポンプ装置のデバイス構造について図１２及び図１３を参照しながら説明する。図１２は図７に示したチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１，Ｍ２の構造を示す断面図である。また、図１３は図８に示した反転レベルシフト回路Ｓ１、Ｓ２、図９に示した非反転レベルシフト回路Ｓ３、Ｓ４のＮチャネル型の高耐圧ＭＯＳトランジスタＭ１１，Ｍ１２のデバイス構造を示す断面図である。
【０１０２】
前述したように第１の実施形態においては、Ｎ＋型埋め込み層５６がＰ＋型埋め込み層５５に重畳されていた（図１，図４参照）。このため、Ｎチャネル型ＭＯＳトランジスタのソースドレイン耐圧がある程度高くなると、Ｎチャネル型ＭＯＳトランジスタの耐圧はドレイン層Ｄ（あるいはソース層Ｓ）とＮ＋型埋め込み層５６との間の耐圧で決まってしまう。これは、ドレイン層Ｄ（あるいはソース層Ｓ）からの空乏層がＮ＋型埋め込み層５６まで到達してしまうからである。
【０１０３】
特に、レベルシフト回路に用いられる高耐圧ＭＯＳトランジスタについては例えば２０Ｖ程度のソースドレイン耐圧が必要とされるが、ドレイン層Ｄ（あるいはソース層Ｓ）とＮ＋型埋め込み層５６との間の耐圧で決まってしまうために、この目標耐圧を実現するのが困難であることがわかった。
【０１０４】
そこで、Ｎ型エピタキシャル・シリコン層５１を厚く形成して、ドレイン層Ｄ（あるいはソース層Ｓ）とＮ＋型埋め込み層５６との距離Ｘd（図１参照）を大きくすることが考えられる。しかしながら、そうすると、Ｐ型ウエル領域５２ＢとＰ＋型埋め込み層５５との間が離れてしまい、Ｐ＋型埋め込み層５５を設けた効果、すなわちウエル抵抗の低減とラッチアップ耐性の向上という効果が得られなくなってしまう。
【０１０５】
そこで、本実施形態ではＮ型エピタキシャル・シリコン層５１を２段に積層する構造とした（以下、２段エピタキシャル・シリコン層構造という）。すなわち、Ｐ型単結晶シリコン基板５０上のＮ＋埋め込み層５６の形成予定領域にＮ型不純物（アンチモンや砒素）をイオン注入法等により導入した後、第１のＮ型エピタキシャル・シリコン層５１Ａを気相成長させる。その後、Ｐ＋埋め込み層５５、下分離層５８の形成予定領域にＰ型不純物（ボロン等）をイオン注入法等により導入した後、第２のＮ型エピタキシャル・シリコン層５１Ｂを気相成長させる。
【０１０６】
上記Ｎ型不純物及びＰ型不純物は気相成長中に熱拡散するが、十分な拡散距離を得るために所定の拡散工程を実施しても良い。その後、第２のＮ型エピタキシャル・シリコン層５１Ｂの上面から不純物をイオン注入や熱拡散法により導入し、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃを形成する。また、同様にして、下分離層５８と上下方向から一体化される上分離層５９を形成する。
【０１０７】
これにより、図１２示すように電荷転送用ＭＯＳトランジスタＭ１，Ｍ２の形成領域については、Ｐ型ウエル領域５２Ａ，５２Ｂは第２のＮ型エピタキシャル・シリコン層５１Ｂ内に形成され、Ｐ型ウエル領域５２Ａ，５２Ｂの下にはＰ＋型埋め込み層５５が接して形成される。Ｐ＋型埋め込み層５５は、第１のＮ型エピタキシャル・シリコン層５１Ａと第２のＮ型エピタキシャル・シリコン層５１Ｂとの境界に跨って形成され、Ｐ＋型埋め込み層５５の下にＮ＋型埋め込み層５６が接して形成される。
【０１０８】
したがって、２段エピタキシャル構造を採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め込み層５６との重畳領域が狭くなり、結果としてＰ＋型埋め込み層５５は上下方向に幅広に形成される。このため、電荷転送用ＭＯＳトランジスタＭ１，Ｍ２のドレイン層Ｄ（又はソース層Ｓ）とＮ＋型埋め込み層５６との距離Ｘd1を大きくすることができ、ソースドレイン耐圧を確保することができる。
【０１０９】
図１３に示すように高耐圧ＭＯＳトランジスタについても同様である。
すなわち、Ｐ型ウエル領域５２Ｃは第２のＮ型エピタキシャル・シリコン層５１Ｂ内に形成され、Ｐ型ウエル領域５２の下にはＰ＋型埋め込み層５５が接して形成される。Ｐ型埋め込み層５５は、第１のＮ型エピタキシャル・シリコン層５１Ａと第２のＮ型エピタキシャル・シリコン層５１Ｂとの境界に跨って形成され、Ｐ＋型埋め込み層５５の下にＮ＋型埋め込み層５６が接して形成される。
【０１１０】
そして、Ｐ型ウエル領域５２Ｃ内に高耐圧ＭＯＳトランジスタが形成される。高耐圧ＭＯＳトランジスタは、高濃度のソース層Ｎ＋Ｓと高濃度のドレイン層Ｎ＋Ｄ、低濃度で深いソース層Ｎ−Ｓと低濃度で深いドレイン層Ｎ−Ｄ、ゲート絶縁膜上に形成されたゲート電極Ｇを有している。
【０１１１】
したがって、２段エピタキシャル構造を採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め込み層５６との重畳領域が狭くなり、結果としてＰ＋型埋め込み層５５は上下方向に幅広に形成される。このため、高耐圧ＭＯＳトランジスタのドレイン層（又はソース層）とＮ＋型埋め込み層５６との距離Ｘd2を大きくすることができ、ソースドレイン耐圧を確保することができる。
【０１１２】
図１４〜図１６は、２段エピタキシャル・シリコン層構造の製造方法を示す図である。この製造方法は図１３の高耐圧ＭＯＳトランジスタ、図１２の電荷転送用ＭＯＳトランジスタＭ１，Ｍ２に共通に適用できるが、ここでは図１３の高耐圧ＭＯＳトランジスタへの適用について説明する。
【０１１３】
まず、図１４（Ａ）に示すように、Ｐ型単結晶シリコン基板５０の表面に、アンチモン又は砒素のようなＮ型不純物を、酸化膜９０をマスクとして選択的に拡散させる。これにより、Ｎ＋型層５６が形成される。そのシート抵抗は３０Ω／□程度である。
【０１１４】
そして、図１４（Ｂ）に示すように、第１のＮ型エピタキシャル・シリコン層５１Ａを気相成長させる。その厚さは１〜３μｍ程度、比抵抗は１〜２Ω・ｃｍ程度であることが好ましい。Ｎ＋型層５６は第１のＮ型エピタキシャル・シリコン層５１Ａにも拡散され、Ｎ＋型埋め込み層５６となる。
【０１１５】
次に、図１４（Ｃ）に示すように、第１のＮ型エピタキシャル・シリコン層５１Ａ上にホトレジスト層９１を形成し、Ｐ＋型埋め込み層５５及びＰ型の下分離層５８の形成予定領域にＰ型不純物、例えばボロンをイオン注入する。その加速電圧は１６０ＫｅＶ、ドーズ量は１×１０14／ｃｍ2程度である。その後、１０００°Ｃで１時間程度の熱拡散処理を行う。
【０１１６】
次に、図１５（Ａ）に示すように、第１のＮ型エピタキシャル・シリコン層５１Ａ上に、第２のＮ型エピタキシャル・シリコン層５１Ｂを気相成長する。その厚さは２〜４μｍ程度、比抵抗は１〜２Ω・ｃｍ程度であることが好ましい。これにより、第１のＮ型エピタキシャル・シリコン層５１Ａと第２のＮ型エピタキシャル・シリコン層５１Ｂとの境界に跨って、Ｐ＋型埋め込み層５５が形成される。同時に、Ｐ型の下分離層５８が形成される。
【０１１７】
次に、図１５（Ｂ）に示すように、第２のＮ型エピタキシャル・シリコン層５１Ｂ上にホトレジスト層９２を形成し、ホトレジスト層９２をマスクとしてＰ型ウエル領域５２Ｃの形成予定領域にＰ型不純物、例えばボロンをイオン注入する。その条件は、加速電圧４０ＫｅＶ、ドーズ量３×１０14／ｃｍ2である。その後、ホトレジスト層９２を除去し、１１００°Ｃで１時間程度の熱拡散処理を行うと、第２のＮ型エピタキシャル・シリコン層５１Ｂ内にＰ型ウエル領域５２Ｃが形成される。
【０１１８】
次に、図１６（Ａ）に示すように、第２のＮ型エピタキシャル・シリコン層５１Ｂ上にホトレジスト層９３を形成し、ホトレジスト層９３をマスクとして、Ｐ型の上分離層５９の形成予定領域にＰ型不純物、例えばボロンをイオン注入する。その条件は、加速電圧４０ＫｅＶ、ドーズ量１×１０14／ｃｍ2である。その後、ホトレジスト層９３を除去し、１１００°Ｃで１時間程度の熱拡散処理を行うと、図１６（Ｂ）に示すように、Ｐ型の上分離層５９が形成される。Ｐ型の上分離層５９は下分離層５８と一体化される。
【０１１９】
以上のように、２段エピタキシャル構造を採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め込み層５６との重畳領域が狭くなり、結果としてＰ＋型埋め込み層５５は上下方向に幅広に形成される。これは換言すれば、より深いＰ型ウエル領域５２を形成することができるということである。深いウエルは高耐圧化のために有利である。すなわち、高耐圧ＭＯＳトランジスタのドレイン層（又はソース層）とＮ＋型埋め込み層５６との距離を大きくすることができるのでソースドレイン耐圧を向上できる。
【０１２０】
ところで、高耐圧ＭＯＳトランジスタのソースドレイン耐圧を高くするためには、図１３に示すように、低濃度のドレイン層Ｎ−Ｄが高濃度のドレイン層Ｎ＋Ｄよりも深く形成し、低濃度のソース層Ｎ−Ｓが高濃度のソース層Ｎ＋Ｓよりも深く形成すればよい。ドレイン（又はソース）からの空乏層を広げて電界集中を緩和するためである。
【０１２１】
この場合でも２段エピタキシャル構造を採用したことにより、低濃度のドレイン層Ｎ−Ｄ（又は低濃度ソース層Ｎ−Ｓ）とＮ＋型埋め込み層５６との距離Ｘd2は大きくなるので、ソースドレイン耐圧が低濃度のドレイン層Ｎ−Ｄ（又は低濃度ソース層Ｎ−Ｓ）とＮ＋型埋め込み層５６との間の耐圧で決まってしまうことが防止される。すなわち、ラッチアップ耐性の低下等を招くことなく更なる高耐圧化を追求することが可能である。
【０１２２】
ここで、目標とするソースドレイン耐圧とエピタキシャル条件との関係について付け加えると、耐圧２０Ｖを目標とする場合、第１のＮ型エピタキシャル・シリコン層５１Ａの厚さは２μｍ、耐圧３０Ｖを目標とする場合、第１のＮ型エピタキシャル・シリコン層５１Ａの厚さは３μｍである。この場合、第２のＮ型エピタキシャル・シリコン層５１Ｂの厚さは３．５μｍとする。
【０１２３】
また、上述した２段エピタキシャル構造は少ない熱拡散量で深いＰ型ウエル領域を形成できるという効果も有している。すなわち、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃはその下方のＰ＋型埋め込み層５５と一体化されているので、実質的にはＰ型埋め込み層５５の深さまでがＰ型ウエル領域の深さであると見なすことができる。
【０１２４】
例えばＣＭＯＳのＰ型ウエル領域は基板の表面からボロンなどの不純物を基板内部へ拡散させて形成するが、深いウエルを形成するには高温で長時間の熱拡散処理が必要である。
【０１２５】
これに対して、２段エピタキシャル構造では、Ｐ＋型埋め込み層５５を第１のＮ型エピタキシャル・シリコン層５１Ａから第２のＮ型エピタキシャル・シリコン層５１Ｂへ拡散させ、Ｐ型ウエル領域５２Ａを第２のＮ型エピタキシャル・シリコン層５１Ｂから下方へ拡散させているので、熱処理量を格段に抑えることができる。
【０１２６】
例えば、同じ深さのウエルを形成するために、従来のＣＭＯＳプロセスでは熱処理温度として１２００°Ｃが必要であるのに対して、２段エピタキシャル構造では上述のように１１００°Ｃ程度で足りる。これにより、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃの横方向の拡散も抑えられるので、結果としてチャージポンプ装置のパターン面積を縮小することができる。
【０１２７】
図１７は、図７に示したチャージポンプ装置の電荷転送用ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のデバイス構造を示す断面図である。なお、図１２と同一の構成部分については同一の符号を付して詳細な説明を省略する。
【０１２８】
２段エピタキシャル構造において、第２のＮ型エピタキシャル・シリコン層５１Ｂに内に、Ｐ型ウエル領域５２Ａ，５２Ｂ、Ｎ型ウエル領域８０Ａ，８０Ｂがそれぞれ隣接して形成されている。これらの４つのウエル領域は隣接領域に設けられたＰ型の下分離層５８及びＰ型の上分離層５９によって相互に分離されている。
【０１２９】
そして、Ｐ型ウエル領域５２Ａ内にＮチャネルの電荷転送用ＭＯＳトランジスタＭ１が、Ｐ型ウエル領域５２Ｂ内にＮチャネルの電荷転送用ＭＯＳトランジスタＭ２が形成されている。Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ１のゲートには反転レベルシフト回路Ｓ１の出力電圧ＶS1が印加され、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ２のゲートには反転レベルシフト回路Ｓ２の出力電圧ＶS2が印加されている。また、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ１のドレイン層はＰ型ウエル領域５２Ａに、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ２のドレイン層はＰ型ウエル領域５２Ｂに、それぞれ接続されている。
【０１３０】
また、Ｎ型ウエル領域８０Ａ内にＰチャネルの電荷転送用ＭＯＳトランジスタＭ３が、Ｎ型ウエル領域８０Ｂ内にＰチャネルの電荷転送用ＭＯＳトランジスタＭ４が形成されている。Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ３のゲートには非反転レベルシフト回路Ｓ３の出力電圧ＶS3が印加され、Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ４のゲートには非反転レベルシフト回路Ｓ４の出力電圧ＶS4が印加されている。
【０１３１】
また、Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ３のドレイン層はＮ型ウエル領域８０Ａに、Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ４のドレイン層はＮ型ウエル領域８０Ｂに、それぞれ接続されている。
【０１３２】
また、Ｐ型単結晶シリコン基板５０は接地電位又は負電位にバイアスされると共に、Ｎ型エピタキシャル・シリコン層５１Ｂはチャージポンプ装置の出力電圧Ｖoutにバイアスされているものとする。
【０１３３】
上述した構成のチャージポンプ装置によれば、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のバックゲートバイアス効果が抑止されるので、オン抵抗が低減され、大電流のチャージポンプ装置を実現することができる。
【０１３４】
また、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４をＮ型エピタキシャル・シリコン層５１Ｂ内に形成し、Ｐ型の下分離層５８及びＰ型の上分離層５９によって分離して寄生バイポーラトランジスタから成るサイリスタが形成されないようにしているので、ラッチアップ耐性を向上することができる。
【０１３５】
【発明の効果】
以上説明したように、本発明のチャージポンプ装置によれば、ＢＩＣＭＯＳの分離構造を利用して電荷転送用トランジスタを相互に分離しているので寄生バイポーラトランジスタは電気的に分断されるためラッチアップが発生することが防止される。これにより、高効率で大電流のチャージポンプ装置を実現することができる。
【０１３６】
また、電荷転送用トランジスタが形成されているウエル領域を単結晶半導体基板から分離する埋め込み層を設けたので、電荷転送用トランジスタとドレイン層とウエル領域とを電気的に接続して、バックゲートバイアス効果を抑制し、大電流のチャージポンプ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る本発明のＢＩＣＭＯＳ技術で形成されたデバイス構造を示す図である。
【図２】本発明の第１の実施形態に係るＢＩＣＭＯＳ技術で形成されたデバイス構造を示す図である。
【図３】本発明の第１の実施形態に係る縦型ＰＮＰバイポーラトランジスタを示す断面図である。
【図４】本発明の第１の実施形態に係るチャージポンプ装置の断面構造を示す図である。
【図５】本発明の第２の実施形態に係るチャージポンプ装置の断面図である。
【図６】本発明の第３の実施形態に係るチャージポンプ装置の断面図である。
【図７】本発明の第４の実施形態に係るチャージポンプ装置の回路図である。
【図８】本発明の第４の実施形態に係る反転レベルシフト回路Ｓ１、Ｓ２の回路構成及び動作波形を示す図である。
【図９】本発明の第４の実施形態に係る非反転レベルシフト回路Ｓ３、Ｓ４の回路構成及び動作波形を示す図である。
【図１０】本発明の第４の実施形態に係るチャージポンプ装置におけるクロックパルス及び電荷転送トランジスタのゲート信号の位相関係を示す図である。
【図１１】本発明の第４の実施形態に係るチャージポンプ装置の各ポンピングノードの電圧波形Ｖ１、Ｖ２、Ｖ３を示す図である。
【図１２】本発明の第４の実施形態に係るチャージポンプ装置の電荷転送用トランジスタＭ１，Ｍ２の構造を示す断面図である。
【図１３】本発明の第４の実施形態に係るチャージポンプ装置に用いられるＮチャネル型の高耐圧ＭＯＳトランジスタＭ１１，Ｍ１２のデバイス構造を示す断面図である。
【図１４】２段エピタキシャル・シリコン層構造の製造方法を示す図である。
【図１５】２段エピタキシャル・シリコン層構造の製造方法を示す図である。
【図１６】２段エピタキシャル・シリコン層構造の製造方法を示す図である。
【図１７】本発明の第４の実施形態に係るチャージポンプ装置の電荷転送トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のデバイス構造を示す断面図である。
【図１８】従来例に係る４段のディクソン・チャージポンプ装置の回路図である。
【図１９】従来例に係るチャージポンプ装置の回路図である。
【図２０】従来例に係るチャージポンプ装置をＣＭＯＳ構造で実現した場合の断面図である。
【図２１】従来例に係るチャージポンプ装置の動作開始時のＶ１，Ｖ２の回路シミュレーションによる波形図である。
【符号の説明】
５０ Ｐ型の単結晶シリコン基板
５１ Ｎ型エピタキシャル・シリコン層
５２ Ｐ型ウエル領域
５３ 基板バイアス用のＰ＋型層
５４ Ｎ型ウエル領域
５５ Ｐ＋型埋め込み層
５６ Ｎ＋型埋め込み層
５７ 重畳領域
５８ Ｐ型下分離層
５９ Ｐ型上分離層
６０ Ｐ型ベース領域
６１ Ｎ＋型埋め込み層
６２ フィールド酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charge pump device having a large current output used for a power supply circuit or the like, and more particularly to a charge pump device capable of stable operation by preventing the occurrence of latch-up.
[0002]
[Prior art]
Video devices such as video cameras, digital still cameras (DSC), and DSC phones in recent years use CCD (Charge Coupled Devices) to capture the video. A CCD drive circuit for driving a CCD requires a power supply circuit having a plus and minus high voltage (tens of volts) and a large current (several mA). Currently, this high voltage is generated using a switching regulator.
[0003]
The switching regulator can generate a high voltage with high performance, that is, high power efficiency (output power / input power). However, this circuit has a drawback of generating harmonic noise when switching current, and the power supply circuit must be shielded. Furthermore, a coil is required as an external part.
[0004]
Therefore, a Dickson charge pump device has attracted attention as a power supply circuit for portable devices as described above. This circuit is described in, for example, the technical literature `` John F. Dickson On-chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.SC-11, NO.3 pp.374- 378 JUNE 1976. ”.
[0005]
FIG. 18 shows a circuit diagram of a four-stage Dickson charge pump device. Diodes D1 to D5 are connected in series. C1 to C4 are coupling capacitors connected to the connection points of the diodes D1 to D5, CL is an output capacitor, and CLK and CLKB are input clock pulses having opposite phases. Reference numeral 51 denotes a clock driver to which CLK and CLKB are inputted, and 52 denotes a current load. The clock driver 51 is supplied with a power supply voltage Vdd. As a result, the output amplitude of the clock pulses Φ1 and Φ2 output from the clock driver 51 is about Vdd. The clock pulse Φ1 is supplied to the capacitors C2 and C4, and the clock pulse Φ2 is supplied to the capacitors C1 and C3.
[0006]
When the constant current Iout flows through the output in the stable state, the input current to the charge pump device is the current from the input voltage Vin and the current supplied from the clock driver. These currents are as follows when the charge / discharge current to the parasitic capacitance is ignored. During the period of Φ1 = High and Φ2 = Low, an average current of 2Iout flows in the direction of the solid arrow in the figure.
[0007]
Further, during the period of Φ1 = Low and Φ2 = High, an average current of 2Iout flows in the direction of the dashed arrow in the figure. Each of these average currents in the clock cycle is all Iout. The boosted voltage Vout of the charge pump device in the stable state is expressed as follows.
[0008]
[Expression 1]

[0009]
Here, Vφ ′ is the voltage amplitude generated by the coupling capacitance with the change of the clock pulse at each connection node. Vl is a voltage drop caused by the output current Iout, Vin is an input voltage, and is normally set to the power supply voltage Vdd in the positive boost and 0 V in the negative boost. Vd is a forward bias diode voltage n is the number of pumping stages. Furthermore, Vl and Vφ ′ are expressed by the following equations.
[0010]
[Expression 2]

[0011]
[Equation 3]

[0012]
Here, C1 to C4 are clock coupling capacitances, CS is a parasitic capacitance at each connection node, Vφ is a clock pulse amplitude, and f is a clock pulse frequency. , T is a clock period. The power efficiency of the charge pump device is expressed by the following equation, assuming that Vin = Vdd, ignoring the charge / discharge current flowing from the clock driver to the parasitic capacitance.
[0013]
[Expression 4]

[0014]
As described above, in the charge pump device, boosting is performed by sequentially transferring charges to the next stage using a diode as a charge transfer device. However, considering mounting on a semiconductor integrated circuit device, it is easier to use a MOS transistor than a pn junction diode because of compatibility with the process.
[0015]
Therefore, as shown in FIG. 19, it has been proposed to use MOS transistors M1 to M5 instead of diodes D1 to D5 as charge transfer elements. In this case, in equation (1), Vd is the threshold voltage Vth of the MOS transistor.
[0016]
[Problems to be solved by the invention]
The inventor has studied application of the charge pump device to a power supply circuit. As a result, the following problems were found.
[0017]
First, in order to obtain a high voltage (tens of volts) and a large current (several mA) necessary for a power supply circuit with a charge pump circuit, the problem is how to lower the on-resistance of the charge transfer MOS transistor. is there.
[0018]
The second is to prevent latch-up that is likely to occur in a large current charge pump device. In particular, the charge pump device with a large output current has a problem that latch-up occurs as the operation starts. According to the study of the present inventor, the latch-up occurrence mechanism is as follows.
[0019]
FIG. 20 is a cross-sectional view when the charge pump device is realized with a CMOS structure.
[0020]
This cross-sectional structure corresponds to the cross-sectional structure of the charge transfer MOS transistors M2 and M3 shown in FIG. An N-type well region 20 is formed on the surface of the P-type semiconductor substrate 10, and separated P-type well regions 31 and 32 are formed in the N-type well region 20. A charge transfer MOS transistor M2 is formed in the P-type well region 31. A charge transfer MOS transistor M 3 is formed in the P-type well region 32.
[0021]
The charge transfer MOS transistor M2 formed in the P-type well region 31 will be described in more detail. On the surface of the P-type well region 31, an N + type drain layer D and a source layer S are formed. A P + layer 41 having a higher concentration than that of the P-type well region 31 is formed in the P-type well region 31. The drain layer D and the P + layer 41 are electrically connected by an Al wiring or the like.
[0022]
Since the drain layer D of the charge transfer transistor M2 and the P-type well region 31 where the charge transfer transistor M2 is formed are electrically connected with low resistance, the charge transfer transistor M2 caused by the back gate bias effect The threshold voltage Vth is reliably prevented from rising. The charge transfer MOS transistor M3 formed in the P-type well region 32 is similarly configured. The charge transfer MOS transistors M1, M4, and M5 (not shown) are similarly configured.
[0023]
Further, the N-type well region 20 supplies the boosted output voltage Vout of the charge pump device so that the N-type well region 20 and the P-type well regions 31 and 32 are reversely biased in a steady state. .
[0024]
However, it has been found that when a plurality of P-type well regions 31 and 32 are formed in a single N-type well region 20 as described above, latch-up occurs and the output voltage Vout is hardly boosted. The generation mechanism is as follows according to the estimation of the present inventor.
[0025]
First, a parasitic thyristor is formed between adjacent P-type well regions 31 and 32. That is, in FIG. 20, a vertical NPN transistor Tr1 and a horizontal PNP transistor Tr2 are formed. Here, the emitter of the vertical NPN transistor Tr1 is the drain layer D of the charge transfer MOS transistor M2, the base is the P-type well region 31, and the collector is the N-type well region 20.
[0026]
The emitter of the lateral PNP transistor Tr2 is a P + layer 42 formed in the P-type well region 32, the base is the N-type well region 20 between the P-type well regions 31 and 32, and the collector is the P-type well. Region 31. These parasitic NPN transistor Tr1 and parasitic PNP transistor Tr2 constitute a parasitic thyristor.
[0027]
The following relationship is established during the stable operation of the charge pump device shown in FIG. Output voltage Vout> V3> V2> V1> input voltage Vin
Here, the input voltage Vin is normally Vdd (equal to the power supply voltage of the clock driver). V3 is the source voltage of the charge transfer MOS transistor M3, V2 is the source voltage of the charge transfer MOS transistor M2, and V1 is the source voltage of the charge transfer MOS transistor M1.
[0028]
However, at the start of the charge pump device (at the start of boosting operation)
The relationship is V1> V2> V3> Vout. That is, the capacitors C1, C2, C3, and C4 are charged in order from the first stage.
[0029]
As a result, V1-Vout> V_F Then, a current flows between the base and emitter of the parasitic PNP transistor Tr2. That is, the parasitic PNP transistor Tr2 is turned on. Where V_F Is the base-emitter on-voltage.
[0030]
The collector current of the parasitic PNP transistor Tr2 becomes the base current of the parasitic NPN transistor Tr1, so that the parasitic NPN transistor Tr1 is turned on, and the emitter and collector thereof are conducted. Then, the parasitic NPN transistor Tr1 allows the base-emitter current of the parasitic PNP transistor Tr2 to flow, and also causes the current to flow from the output voltage Vout side to the voltage V1 side.
[0031]
As a result, the output voltage Vout does not increase. The cooperative operation of the parasitic NPN transistor Tr1 and the parasitic PNP transistor Tr2 as described above is latch-up.
[0032]
FIG. 21 shows a waveform diagram by circuit simulation of V1 and V2 at the start of operation of the charge pump device. Here, V1 is the drain voltage of the charge transfer MOS transistor M2, and V2 is the drain voltage of the charge transfer MOS transistor M3. In the figure, Vds indicates the source-drain voltage of the charge transfer transistor M3, which is V_FIf it is greater than (= about 0.7V), the NPN transistor Tr1 is turned on, and latch-up is induced.
[0033]
The present invention has been made in view of the above-mentioned problems of the prior art, and an object of the present invention is to realize a charge pump device with high current and high efficiency.
[0034]
Another object of the present invention is to prevent the occurrence of latch-up, which could not be avoided with a high-current charge pump device, and to realize stable operation.
[0035]
Still another object of the present invention is to realize a charge pump device that is highly efficient with a large current and prevents the generation of a latch chip in a BICMOS device.
[0036]
[Means for Solving the Problems]
The main characteristic configuration of the present invention is as follows.
[0037]
The present invention provides a charge pump device having a plurality of charge transfer transistors connected in series and outputting a boosted output voltage from a charge transfer transistor at a subsequent stage. A second conductivity type epitaxial semiconductor layer grown on the crystalline semiconductor substrate, a plurality of first conductivity type well regions formed separately in the epitaxial semiconductor layer, and between these first conductivity type well regions A first conductivity type separation layer formed,
The charge transfer transistor is formed in each of the plurality of first conductivity type well regions.
[0038]
According to such a configuration, the parasitic bipolar transistor is electrically isolated by the first conductivity type separation layer, so that the thyristor is not formed, so that the occurrence of latch-up is prevented.
[0039]
Further, in the above configuration, the first conductivity type separation layer includes an upper separation layer diffused downward from the surface of the epitaxial silicon layer, and a lower separation layer diffused upward from the single crystal semiconductor substrate, The lower part of the upper isolation layer and the upper part of the lower isolation layer are overlapped in the epitaxial semiconductor layer.
[0040]
According to such a configuration, since the first conductivity type separation layer employs an upper and lower separation structure, lateral diffusion is suppressed, and the pattern area can be reduced as much as possible.
[0041]
And a first conductivity type buried layer that is in contact with the bottom of the first conductivity type well region and formed in the same process as the lower isolation layer, and is partially overlapped with the buried layer. And a second conductivity type buried layer that electrically isolates the first conductivity type well region from the single crystal semiconductor substrate.
[0042]
According to this configuration, the resistance of the first conductivity type well region can be reduced by providing the first conductivity type first buried layer.
[0043]
Thereby, latch-up tolerance improves. However, if only the first conductivity type first buried layer is provided, the first conductivity type well region is electrically connected to the single crystal semiconductor substrate, so that the first conductivity type well region has the same potential as the drain layer of the charge transfer transistor. It cannot be set to suppress the back gate bias effect. Therefore, a second conductivity type second buried layer is provided.
[0044]
Thus, the first conductivity type well region can be electrically isolated from the single crystal semiconductor substrate, and the first conductivity type well region can be set to the same potential as the drain layer of the charge transfer transistor.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
Next, a first embodiment of the present invention will be described with reference to FIGS. First, a BICMOS device structure for configuring a charge pump device as an integrated circuit will be described with reference to FIG.
[0046]
For example, an N-channel MOS transistor (NMOS) and a P-channel MOS transistor (N-channel MOS transistor) are formed on the N-type epitaxial silicon layer 51 having a specific resistance of about 1.25 Ω · cm, which is vapor-phase grown on the P-type single crystal silicon substrate 50. PMOS) and NPN type bipolar transistors (NPN Tr) are formed in the respective predetermined regions.
[0047]
The N channel type MOS transistor is formed in a P type well region 52 formed on the surface of the N type epitaxial silicon layer 51. The depth of the P-type well region 52 is, for example, about 2 μm. The N channel type MOS transistor has an n + type drain layer D and an n + type source layer S formed on the surface of the P type well region 52, and a gate electrode G formed on the gate insulating film. The N-channel MOS transistor may have a so-called LDD structure for miniaturization. Further, a P + type layer 53 for base (well region) bias is formed on the surface of the P type well region 52 adjacent to the N channel type MOS transistor.
[0048]
The P channel type MOS transistor is formed in an N type well region 54 formed on the surface of the N type epitaxial silicon layer 51. The P channel type MOS transistor has a P + type drain layer D and a P + type source layer S formed on the surface of the N type well region 54, and a gate electrode G formed on the gate insulating film.
[0049]
Further, a P + type buried layer 55 for reducing the well resistance is formed in contact with the bottom of the P type well region 52. The P + type buried layer 55 is a diffusion layer formed in the same process as the lower isolation layer 58 described later, and is formed across the boundary region between the P type single crystal silicon substrate 50 and the N type epitaxial silicon layer 51. .
[0050]
Further, an N + type buried layer 56 is formed across the boundary region between the P type single crystal silicon substrate 50 and the N type epitaxial silicon layer 51. The N + type buried layer 56 extends from below the N type well region 54 where the P channel type MOS transistor is formed to below the P type well region 52 where the N channel type MOS transistor is formed.
[0051]
That is, the N + type buried layer 56 is partially overlapped with the P + type buried layer 55. When the impurity concentration of the N + type buried layer 56 is higher than the impurity concentration of the P + type buried layer 55, the conductivity type of the overlapping region 57 becomes N type by compensation.
[0052]
As a result, the P-type well region 52 is electrically isolated from the P-type single crystal silicon substrate 50, and the well potential can be set independently. Specifically, the potential of the P-type well region 52 can be set by applying a voltage to the terminal BG connected to the P + type layer 53 for base bias.
[0053]
Thereby, the drain layer D of the N-channel MOS transistor can be electrically connected to the P-type well region 52 so that the back gate bias effect does not occur. For this purpose, wiring (for example, Al wiring) for connecting the P-type layer 53 and the drain layer D may be formed.
[0054]
Since the N-channel MOS transistor is used as a charge transfer transistor in the charge pump device, the on-resistance can be reduced and the current of the charge pump device can be increased. The N-channel MOS transistor is also used as a so-called transmission gate, but in this case as well, the on-resistance can be reduced. In addition, the linearity of the input / output characteristics of the transmission gate can be improved.
[0055]
Here, the BICMOS structure of this embodiment is compared with other BICMOS structures as follows. In the other structure, as shown in FIG. 2, the N + type buried layer 56 is formed locally below the N type well region 54 where the P channel MOS transistor is formed, and plays a role in reducing the well resistance. .
[0056]
However, in this structure, the P + type well region 52 of the N channel type MOS transistor is electrically connected to the P type single crystal silicon substrate 50 via the P + type buried layer 55. Since the P-type single crystal silicon substrate 50 is normally set to the ground level, the potential of the P + well region 52 is also fixed to the ground level.
[0057]
Therefore, in this embodiment, the N + type buried layer 56 is extended to the region of the N channel type MOS transistor so that the P type well region 52 is electrically isolated from the P type single crystal silicon substrate 50.
[0058]
An NPN bipolar transistor (NPN Tr) is formed in an N-type epitaxial silicon layer 51 electrically isolated from adjacent devices by a P-type lower isolation layer 58 and a P-type upper isolation layer 59. ing. P-type lower isolation layer 58 is formed by upwardly diffusing impurities such as boron from P-type single crystal silicon substrate 50. On the other hand, the P-type upper isolation layer 59 is formed by downwardly diffusing impurities such as boron from the upper surface of the N-type epitaxial silicon layer 51. As a result, the upper portion of the P-type lower separation layer 58 and the lower portion of the P-type upper separation layer 59 are overlapped in the N-type epitaxial silicon layer 51 to form an integrated separation layer.
[0059]
Then, a P-type base region 60 is formed on the surface of the N-type epitaxial silicon layer 51 that is electrically isolated. An N + type emitter layer E and a P + type layer B for taking out a base electrode are formed on the surface of the P type base region 60. An N + type layer C for extracting a collector electrode is formed on the surface of the N type epitaxial silicon layer 51 adjacent to the P type base region 60. An N + type buried layer 61 is formed at the boundary between the N type epitaxial silicon layer 51 and the P type single crystal silicon substrate 50. The N + type buried layer 61 is a layer for reducing the collector resistance, and is formed in the same process as the N + type buried layer 56.
[0060]
In addition to the device formation region on the surface of the N-type epitaxial silicon layer 51, a field oxide film 62 for element isolation is formed. The field oxide film 62 is formed by a so-called LOCOS (Local Oxidation Of Silicon) method.
[0061]
FIG. 3 is a cross-sectional view showing a vertical PNP bipolar transistor. An N-type base region 65 is formed on the surface of the N-type epitaxial silicon layer 51. A P + type emitter layer E and an N + type layer B for taking out a base electrode are formed on the surface of the N type base region 65. A P + type layer 66 for extracting a collector electrode is formed on the surface of the N type epitaxial silicon layer 51 adjacent to the N type base region 65.
[0062]
The P + type layer 66 for extracting the collector electrode is connected to the P + type buried layer 68 via the P type layer 67 formed in the same process as the P type upper separation layer 59. The P + type buried layer 68 is a layer for reducing the collector resistance. Further, an N + type buried layer 69 is formed so as to overlap the P + type buried layer 68. The overlapping region 70 of the P + type buried layer 68 and the N + type buried layer 69 is an N type region. As a result, the collector is electrically isolated from the P-type single crystal silicon substrate 50. The structure in which the overlapping region 70 is formed by the P + type buried layer 68 and the N + type buried layer 69 is the same as the structure of the N channel type MOS transistor described above. That is, since these manufacturing steps are made common, the number of manufacturing steps does not increase.
[0063]
Next, a cross-sectional structure of the charge pump device will be described with reference to FIG. The circuit configuration of this charge pump device is the same as that shown in FIG. In this embodiment, the drain layer of the charge transfer MOS transistor is connected to the substrate (well region). Further, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0064]
FIG. 4 shows the charge transfer MOS transistors M2 and M3 of the charge pump device of FIG. P-type well regions 52A and 52B are formed in an N-type epitaxial silicon layer 51 electrically isolated from each other by a P-type lower isolation layer 58 and a P-type upper isolation layer 59. Charge transfer MOS transistors M2 and M3 are formed in the P-type well regions 52A and 52B, respectively. The structures of the P + type buried layer 55, the N + type buried layer 56, and the overlapping region 57 are the same as those in FIG.
[0065]
The drain layer D of the charge transfer MOS transistor M2 is connected to the P + type layer 53 formed in the P type well region 52A by an Al wiring or the like. As a result, the relationship of the gate-substrate voltage Vgb of the charge transfer MOS transistor M2 = the gate-drain voltage Vgd of M2 is established, so that the increase of the threshold voltage Vth of the charge transfer transistor due to the back gate-bias effect is prevented. Is done. The same applies to the charge transfer MOS transistor M3. As a result, the on-resistance of the charge transfer MOS transistors M1 to M5 of the charge pump device is reduced, so that a charge pump device with a large current output can be realized.
[0066]
Further, an N + type layer 71 for extracting an electrode is formed on the surface of the N type epitaxial silicon layer 51 adjacent to each of the P type well regions 52A and 52B. By applying the output voltage Vout of the charge pump device to each N + type layer 71, the N type epitaxial silicon layer 51 is biased to a positive high voltage nVdd.
[0067]
Here, n is the number of stages of the charge pump device, and Vdd is its power supply voltage. Further, it is assumed that the P-type single crystal substrate 50 is biased to a ground potential of 0 V or a negative potential. Thus, the PN junction formed by the P-type well regions 52A and 52B and the N-type epitaxial silicon layer 51 and the PN junction formed by the N-type epitaxial silicon layer 51 and the P-type single crystal substrate 50 are reversed. Biased in the direction.
[0068]
Further, according to the device structure as described above, no latch-up occurs.
The reason will be described below.
[0069]
As shown in FIG. 4, a parasitic NPN transistor Tr3 and a parasitic PNP transistor Tr4 are formed. Here, the emitter of the parasitic NPN transistor Tr3 is the drain layer D of the charge transfer MOS transistor M2, the base is the P-type well region 52A, the collector is the N-type overlapping region 57 (this is connected to the N-type epitaxial silicon layer 51). Are). The emitter of the parasitic PNP transistor Tr4 is a P-type well region 52B, the base is an isolated N-type epitaxial silicon layer 51, the collector is a P-type lower isolation layer 58, and a P-type upper isolation layer 59 (these are P-type). Connected to the single crystal substrate 50).
[0070]
However, the parasitic NPN transistor Tr3 and the parasitic PNP transistor Tr4 are electrically separated by the lower isolation layer 58 and the upper isolation layer 59. For this reason, the thyristor as shown in FIG. 20 is not formed. Therefore, it is considered that the latch-up resistance is greatly improved.
[0071]
In the above-described embodiment, the application example of the present invention to the four-stage Dickson charge pump device has been described, but it is obvious that the number of stages is not limited to four.
[0072]
Further, although the charge transfer MOS transistor is formed of the N channel type, even when formed of the P channel type, the present invention can be similarly applied by inverting the polarity of the well region or the like. In the negative boost charge pump device, the connection relationship between the substrate and the source and the clock timing in the charge transfer MOS transistor are only reversed with respect to the positive boost charge pump device.
[0073]
Further, the charge transfer transistors M1 to M5 have a configuration in which the gate and the drain are commonly connected. However, the present invention is not limited to this, and when the charge transfer MOS transistors M1 to M5 are turned on without the gate and the drain being connected, The present invention can also be applied to a charge pump device employing a circuit configuration in which a high voltage is applied between the gate and the source, and the same effect can be obtained.
[0074]
FIG. 5 is a cross-sectional view of a charge pump device according to the second embodiment of the present invention. The circuit configuration of this charge pump device is the same as that of the first embodiment. FIG. 5 shows the charge transfer MOS transistors M2 and M3 of the charge pump device of FIG. 19 as in the first embodiment.
[0075]
This embodiment is different from the first embodiment in that the P + type buried layer 55 is not formed below the P type well regions 52A and 52B. The effect of reducing the well resistance of the P-type well regions 52A and 52B disappears due to the absence of the P + type buried layer 55. However, by providing the lower isolation layer 59 and the upper isolation layer 59, latch-up is achieved as compared with the prior art. Resistance is thought to improve.
[0076]
FIG. 6 is a cross-sectional view of a charge pump device according to a third embodiment of the present invention. The circuit configuration of this charge pump device is the same as that of the first embodiment. FIG. 6 shows the charge transfer MOS transistors M2 and M3 of the charge pump device of FIG.
[0077]
This embodiment is different from the first embodiment in that, in addition to the fact that the P + type buried layer 55 is not formed below the P type well regions 52A and 52B, the N + type buried layer 56 is not formed. It is.
[0078]
Since the N + type buried layer 56 is not formed, the effect of reducing the resistance of the N type epitaxial silicon layer 51 disappears, but the lower isolation layer 59 and the upper isolation layer 59 are provided also in this embodiment. Therefore, it is considered that the latch-up resistance is improved as compared with the conventional case.
[0079]
Next, a fourth embodiment of the present invention will be described with reference to FIGS. In the charge pump device of this embodiment, the on-resistance is further reduced by applying a level-shifted voltage to the gate of the charge transfer MOS transistor by the level shift circuit. As a result, a charge pump device with a larger current can be realized. However, since the level shift circuit outputs a high voltage, it is necessary to configure the circuit using a high voltage transistor. Therefore, a high voltage MOS transistor is added to the device used in the first embodiment.
[0080]
Therefore, before describing the device structure applied to the charge pump device of this embodiment, the circuit configuration of the charge pump device including the level shift circuit will be described.
[0081]
In FIG. 7, four charge transfer MOS transistors M1 to M4 are connected in series. M1 and M2 at the front stage are N-channel type, and M3 and M4 at the rear stage are P-channel type. This point is different from the first to third embodiments. Further, the drain and the base are connected to have the same potential so that the gate-base voltage Vgb of M1 to M4 becomes the same value as the gate-drain voltage Vgd, thereby suppressing the back gate bias effect. This is the same as in the first to third embodiments.
[0082]
The source of M1 is supplied with the power supply voltage Vdd as the input voltage Vin. Further, the boosted voltage Vout from the drain of M4 is output and supplied to the current load L.
[0083]
C1, C2, and C3 are coupling capacitors having one ends connected to connection points (pumping nodes) of the charge transfer MOS transistors M1 to M4. A clock pulse CLK and a clock pulse CLKB having an opposite phase are alternately applied to the other ends of the coupling capacitors C1 to C3. The clock pulses CLK and CLKB are output from a clock driver (not shown). It is assumed that the power supply voltage Vdd is supplied to this clock driver.
[0084]
Outputs of inversion level shift circuits S1 and S2 are supplied to the gates of the charge transfer MOS transistors M1 and M2, respectively. The outputs of the non-inverting level shift circuits S3 and S4 are supplied to the gates of the charge transfer MOS transistors M3 and M4.
[0085]
FIG. 8 shows the circuit configuration and operation waveform diagram of the inversion level shift circuits S1 and S2. As shown in FIG. 8A, the inversion level shift circuit includes an input inverter INV, differential input MOS transistors M11 and M12, and cross-connected MOS transistors M13 and M14. In addition, MOS transistors M15 and M16 connected in a pull-up manner are provided. The voltage V12 is applied to the gate of the MOS transistor M15, and the potential A is applied to the source.
[0086]
A voltage V11 having a phase opposite to that of V12 is applied to the gate of the MOS transistor M16, and a potential B is applied to the source. Here, the potential A> the potential B. M11 and M12 are N-channel type, and M13 to M16 are P-channel type, both of which are high voltage MOS transistors.
[0087]
Further, as shown in FIG. 8B, in the level shift circuit having the above-described configuration, the MOS transistors M15 and M16 may be changed to have an inverter configuration.
[0088]
FIG. 8C shows an operation waveform of the inversion level shift circuit configured as described above. This level shift circuit alternately outputs a potential A and an intermediate potential B (A> B> 0V). Next, FIG. 9 shows circuit configurations and operation waveform diagrams of the non-inverting level shift circuits S3 and S4. The difference from the inversion level shift circuits S1 and S2 is that the voltage V11 is applied to the gate of the MOS transistor M15 pulled up to the potential A, and the voltage V12 is applied to the gate of the MOS transistor M16 pulled up to the potential B. (FIG. 9A). As shown in FIG. 9B, the MOS transistors M15 and M16 may be configured as an inverter.
[0089]
As shown in the operation waveform diagram of FIG. 9C, the non-inverting level shift circuits S3 and S4 perform a non-inverting level shift operation on the input voltage IN.
[0090]
By using the level shift circuit described above, the absolute values of the gate-drain voltages of the charge transfer MOS transistors M3 and M4 can be made constant to a constant voltage (2Vdd), as will be described later.
[0091]
The connection relationship between the inversion level shift circuits S1 and S2, the non-inversion level shift circuits S3 and S4, and the charge pump circuit is as follows. A clock pulse CLK 'is input to the inversion level shift circuit S1, and a clock pulse CLKB' is input to the inversion level shift circuit S2. The clock pulses CLK ′ and CLKB ′ are generated from the clock pulses CLK and CLKB, respectively, but the low period is shortened in order to prevent the current from flowing back to the charge transfer MOS transistors M1 to M4. Yes.
[0092]
That is, after the charge transfer MOS transistors M1 to M4 are completely turned off, each pumping node is boosted by the change of the clock pulses CLK and CLKB. The phase relationship of the clock pulses is shown in FIG.
[0093]
Further, as shown in FIG. 7, as the power source (potential A) on the high potential side of the inversion level shift circuit S1, the boosted voltage V2 of the pumping node after one stage is fed back and used.
[0094]
Similarly, the boosted voltage V3 of the pumping node after one stage is fed back and used as the power supply (potential A) on the high potential side of the inversion level shift circuit S2. Further, as the power source (potential B) on the low potential side of the inversion level shift circuits S1 and S2, voltages Vdd and V1 which are voltages of the respective stages are applied.
[0095]
On the other hand, as the power source (potential B) on the low potential side of the non-inverting level shift circuit S3, the voltage V1 of the pumping node of the previous stage is used. As B), the voltage V2 of the previous pumping node is used. Further, V3 and Vout, which are voltages at the respective stages, are applied as the high-potential side power supply (potential A) of the non-inverting level shift circuits S3 and S4.
[0096]
With these configurations, it is derived that the gate-drain voltage Vgd (when the transistor is on) of the charge transfer transistors M1 to M4 is set to 2 Vdd as follows. First, the following relationship holds.
Vgd (M1) = V2 (High) -Vdd
Vgd (M2) = V3 (High)-V1 (High)
Vgd (M3) = V1 (Low)-V3 (Low)
Vgd (M4) = V2 (Low) -Vout
Next, the following relationship is further established from the boosting operation of the charge pump in the steady state.
V1 (High) = 2Vdd, V1 (Low) = Vdd
V2 (High) = 3Vdd, V2 (Low) = 2Vdd
V3 (High) = 4Vdd, V3 (Low) = 3Vdd, Vout = 4Vdd
From these relational expressions, it is derived that the absolute value of Vgd when all the charge transfer MOS transistors are on is the same value of 2 Vdd as shown in Table 1. Therefore, the on resistance of the charge transfer MOS transistors M1 to M4 is lowered by the high Vgd, and a charge pump circuit with high efficiency and large output current can be realized. Further, since the thickness of gate oxide of the charge transfer MOS transistors M1 to M4 may be designed to be uniformly thick enough to withstand 2 Vdd, compared with the case where Vgd of the charge transfer MOS transistors is not uniform. Therefore, the ON-state resistance can be designed low and the efficiency is high.
[0097]
[Table 1]

[0098]
FIG. 10 is a timing chart for explaining the operation of the charge pump circuit. The charge transfer MOS transistors M1 to M4 are alternately turned on and off in response to clock pulses. Here, the duty of the clock pulses CLK ′ and CLKB ′ applied to the inversion level shift circuits S1 and S2 and the non-inversion level shift circuits S3 and S4 is not 50%. That is, as shown in the figure, the low period is set short. For this reason, the ON period of the charge transfer MOS transistors M1 to M4 is shortened. The reason is as follows.
[0099]
Since the charge transfer MOS transistors M1 to M4 are not diode-connected, there is a danger that a reverse current flows, which deteriorates power efficiency. Therefore, in order to prevent this reverse current, the ON period of the charge transfer MOS transistors M1 to M4 is shortened, and the clock pulses CLK and CLKB applied to the coupling capacitors C1 to C3 are changed in the OFF period. Pumping.
[0100]
FIG. 11 is a diagram showing voltage waveforms V1, V2, and V3 of each pumping node. In the figure, Vφ is the amplitude of the clock pulses CLK ′ and CLKB ′, and ΔVds is the drain-source voltage of the MOS transistors M1 to M4.
[0101]
Next, the device structure of the above-described charge pump apparatus will be described with reference to FIGS. FIG. 12 is a sectional view showing the structure of the charge transfer MOS transistors M1, M2 of the charge pump device shown in FIG. 13 is a cross-sectional view showing the device structure of the N-channel high voltage MOS transistors M11 and M12 of the inversion level shift circuits S1 and S2 shown in FIG. 8 and the non-inversion level shift circuits S3 and S4 shown in FIG. It is.
[0102]
As described above, in the first embodiment, the N + type buried layer 56 is superimposed on the P + type buried layer 55 (see FIGS. 1 and 4). For this reason, when the source / drain breakdown voltage of the N-channel MOS transistor is increased to some extent, the breakdown voltage of the N-channel MOS transistor is determined by the breakdown voltage between the drain layer D (or source layer S) and the N + type buried layer 56. This is because the depletion layer from the drain layer D (or source layer S) reaches the N + type buried layer 56.
[0103]
In particular, a high breakdown voltage MOS transistor used in a level shift circuit requires a source / drain breakdown voltage of about 20 V, for example, but is determined by the breakdown voltage between the drain layer D (or source layer S) and the N + type buried layer 56. Therefore, it has been found difficult to achieve this target breakdown voltage.
[0104]
Therefore, it is conceivable to increase the distance Xd (see FIG. 1) between the drain layer D (or source layer S) and the N + type buried layer 56 by forming the N type epitaxial silicon layer 51 thick. However, in this case, the P-type well region 52B and the P + type buried layer 55 are separated from each other, and the effect of providing the P + type buried layer 55, that is, the effect of reducing the well resistance and improving the latch-up resistance cannot be obtained. End up.
[0105]
Therefore, in this embodiment, the N-type epitaxial silicon layer 51 is stacked in two stages (hereinafter referred to as a two-stage epitaxial silicon layer structure). That is, after an N-type impurity (antimony or arsenic) is introduced into a region where the N + buried layer 56 is to be formed on the P-type single crystal silicon substrate 50 by ion implantation or the like, the first N-type epitaxial silicon layer 51A is removed. Phase growth. Thereafter, a P-type impurity (boron or the like) is introduced into regions where the P + buried layer 55 and the lower isolation layer 58 are to be formed by ion implantation or the like, and then the second N-type epitaxial silicon layer 51B is grown in a vapor phase.
[0106]
The N-type impurity and P-type impurity are thermally diffused during vapor phase growth, but a predetermined diffusion process may be performed in order to obtain a sufficient diffusion distance. Thereafter, impurities are introduced from the upper surface of the second N-type epitaxial silicon layer 51B by ion implantation or thermal diffusion to form P-type well regions 52A, 52B, 52C. Similarly, an upper separation layer 59 integrated with the lower separation layer 58 from above and below is formed.
[0107]
Thus, as shown in FIG. 12, in the formation regions of the charge transfer MOS transistors M1 and M2, the P-type well regions 52A and 52B are formed in the second N-type epitaxial silicon layer 51B, and the P-type well region 52A is formed. , 52B, a P + type buried layer 55 is formed in contact therewith. The P + type buried layer 55 is formed across the boundary between the first N type epitaxial silicon layer 51 </ b> A and the second N type epitaxial silicon layer 51 </ b> B, and below the P + type buried layer 55, the N + type buried layer 56. Are formed in contact with each other.
[0108]
Therefore, by adopting the two-stage epitaxial structure, the overlapping region between the P + type buried layer 55 and the N + type buried layer 56 becomes narrow, and as a result, the P + type buried layer 55 is formed wider in the vertical direction. Therefore, the distance Xd1 between the drain layer D (or source layer S) of the charge transfer MOS transistors M1 and M2 and the N + type buried layer 56 can be increased, and the source / drain breakdown voltage can be secured.
[0109]
The same applies to the high voltage MOS transistor as shown in FIG.
That is, the P-type well region 52C is formed in the second N-type epitaxial silicon layer 51B, and the P + type buried layer 55 is formed under the P-type well region 52 in contact therewith. The P-type buried layer 55 is formed across the boundary between the first N-type epitaxial silicon layer 51 </ b> A and the second N-type epitaxial silicon layer 51 </ b> B, and below the P + -type buried layer 55, the N + -type buried layer 56. Are formed in contact with each other.
[0110]
Then, a high voltage MOS transistor is formed in the P-type well region 52C. The high voltage MOS transistor includes a high concentration source layer N + S and a high concentration drain layer N + D, a low concentration deep source layer NS, a low concentration deep drain layer ND, and a gate electrode formed on a gate insulating film. G.
[0111]
Therefore, by adopting the two-stage epitaxial structure, the overlapping region between the P + type buried layer 55 and the N + type buried layer 56 becomes narrow, and as a result, the P + type buried layer 55 is formed wider in the vertical direction. Therefore, the distance Xd2 between the drain layer (or source layer) of the high breakdown voltage MOS transistor and the N + type buried layer 56 can be increased, and the source / drain breakdown voltage can be secured.
[0112]
14 to 16 are views showing a method of manufacturing a two-stage epitaxial silicon layer structure. This manufacturing method can be applied in common to the high breakdown voltage MOS transistor of FIG. 13 and the charge transfer MOS transistors M1 and M2 of FIG. 12. Here, application to the high breakdown voltage MOS transistor of FIG. 13 will be described.
[0113]
First, as shown in FIG. 14A, an N-type impurity such as antimony or arsenic is selectively diffused on the surface of a P-type single crystal silicon substrate 50 using the oxide film 90 as a mask. Thereby, the N + type layer 56 is formed. The sheet resistance is about 30Ω / □.
[0114]
Then, as shown in FIG. 14B, the first N-type epitaxial silicon layer 51A is vapor-phase grown. The thickness is preferably about 1 to 3 μm, and the specific resistance is preferably about 1 to 2 Ω · cm. The N + type layer 56 is also diffused into the first N type epitaxial silicon layer 51 </ b> A to become the N + type buried layer 56.
[0115]
Next, as shown in FIG. 14C, a photoresist layer 91 is formed on the first N-type epitaxial silicon layer 51A, and a P + buried layer 55 and a P-type lower isolation layer 58 are formed in the region where the formation is planned. P-type impurities such as boron are ion-implanted. The acceleration voltage is 160 KeV, and the dose is about 1 × 10 14 / cm 2. Thereafter, thermal diffusion treatment is performed at 1000 ° C. for about 1 hour.
[0116]
Next, as shown in FIG. 15A, a second N-type epitaxial silicon layer 51B is vapor-phase grown on the first N-type epitaxial silicon layer 51A. The thickness is preferably about 2 to 4 μm, and the specific resistance is preferably about 1 to 2 Ω · cm. As a result, the P + type buried layer 55 is formed across the boundary between the first N type epitaxial silicon layer 51A and the second N type epitaxial silicon layer 51B. At the same time, a P-type lower separation layer 58 is formed.
[0117]
Next, as shown in FIG. 15B, a photoresist layer 92 is formed on the second N-type epitaxial silicon layer 51B, and a P-type well region 52C is formed in a region where a P-type well region 52C is to be formed using the photoresist layer 92 as a mask. Impurities such as boron are ion-implanted. The conditions are an acceleration voltage of 40 KeV and a dose of 3 × 10 14 / cm 2. Thereafter, when the photoresist layer 92 is removed and thermal diffusion treatment is performed at 1100 ° C. for about one hour, a P-type well region 52C is formed in the second N-type epitaxial silicon layer 51B.
[0118]
Next, as shown in FIG. 16A, a photoresist layer 93 is formed on the second N-type epitaxial silicon layer 51B, and a P-type upper isolation layer 59 is formed using the photoresist layer 93 as a mask. A P-type impurity such as boron is ion-implanted. The conditions are an acceleration voltage of 40 KeV and a dose of 1 × 10 14 / cm 2. Thereafter, when the photoresist layer 93 is removed and thermal diffusion treatment is performed at 1100 ° C. for about 1 hour, a P-type upper separation layer 59 is formed as shown in FIG. The P-type upper separation layer 59 is integrated with the lower separation layer 58.
[0119]
As described above, by adopting the two-stage epitaxial structure, the overlapping region between the P + type buried layer 55 and the N + type buried layer 56 becomes narrow, and as a result, the P + type buried layer 55 is formed wider in the vertical direction. . In other words, a deeper P-type well region 52 can be formed. Deep wells are advantageous for high breakdown voltage. That is, since the distance between the drain layer (or source layer) of the high breakdown voltage MOS transistor and the N + type buried layer 56 can be increased, the source / drain breakdown voltage can be improved.
[0120]
Incidentally, in order to increase the source / drain breakdown voltage of the high breakdown voltage MOS transistor, as shown in FIG. 13, the low concentration drain layer ND is formed deeper than the high concentration drain layer N + D, and the low concentration source layer NS may be formed deeper than the high concentration source layer N + S. This is because the depletion layer from the drain (or source) is expanded to alleviate electric field concentration.
[0121]
Even in this case, by adopting the two-stage epitaxial structure, the distance Xd2 between the low-concentration drain layer ND (or low-concentration source layer NS) and the N + type buried layer 56 is increased, so that the source-drain breakdown voltage is increased. The breakdown voltage between the low concentration drain layer ND (or the low concentration source layer NS) and the N + type buried layer 56 is prevented from being determined. That is, it is possible to pursue a higher breakdown voltage without causing a decrease in latch-up resistance.
[0122]
Here, in addition to the relationship between the target source / drain breakdown voltage and the epitaxial conditions, when the breakdown voltage is 20V, the thickness of the first N-type epitaxial silicon layer 51A is 2 μm and the breakdown voltage is 30V. The thickness of the first N-type epitaxial silicon layer 51A is 3 μm. In this case, the thickness of the second N-type epitaxial silicon layer 51B is 3.5 μm.
[0123]
Further, the above-described two-stage epitaxial structure has an effect that a deep P-type well region can be formed with a small amount of thermal diffusion. That is, since the P-type well regions 52A, 52B and 52C are integrated with the P + type buried layer 55 below the P-type well region 52, the depth of the P-type well region is substantially up to the depth of the P-type buried layer 55. Can be considered.
[0124]
For example, a CMOS P-type well region is formed by diffusing impurities such as boron from the surface of the substrate into the substrate. However, in order to form a deep well, a thermal diffusion process at a high temperature for a long time is required.
[0125]
On the other hand, in the two-stage epitaxial structure, the P + type buried layer 55 is diffused from the first N type epitaxial silicon layer 51A to the second N type epitaxial silicon layer 51B, and the P type well region 52A is formed in the second type. Since the N-type epitaxial silicon layer 51B is diffused downward, the amount of heat treatment can be remarkably suppressed.
[0126]
For example, in order to form a well having the same depth, a conventional CMOS process requires a heat treatment temperature of 1200 ° C., whereas a two-stage epitaxial structure requires about 1100 ° C. as described above. As a result, lateral diffusion of the P-type well regions 52A, 52B, and 52C can be suppressed, and as a result, the pattern area of the charge pump device can be reduced.
[0127]
FIG. 17 is a cross-sectional view showing the device structure of the charge transfer MOS transistors M1, M2, M3, and M4 of the charge pump device shown in FIG. Note that the same components as those in FIG. 12 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0128]
In the two-stage epitaxial structure, P-type well regions 52A and 52B and N-type well regions 80A and 80B are formed adjacent to each other in the second N-type epitaxial silicon layer 51B. These four well regions are separated from each other by a P-type lower isolation layer 58 and a P-type upper isolation layer 59 provided in adjacent regions.
[0129]
An N-channel charge transfer MOS transistor M1 is formed in the P-type well region 52A, and an N-channel charge transfer MOS transistor M2 is formed in the P-type well region 52B. The output voltage VS1 of the inversion level shift circuit S1 is applied to the gate of the N-channel charge transfer MOS transistor M1, and the output voltage VS2 of the inversion level shift circuit S2 is applied to the gate of the N-channel charge transfer MOS transistor M2. Has been. The drain layer of the N-channel charge transfer MOS transistor M1 is connected to the P-type well region 52A, and the drain layer of the N-channel charge transfer MOS transistor M2 is connected to the P-type well region 52B.
[0130]
A P-channel charge transfer MOS transistor M3 is formed in the N-type well region 80A, and a P-channel charge transfer MOS transistor M4 is formed in the N-type well region 80B. The output voltage VS3 of the non-inverting level shift circuit S3 is applied to the gate of the P-channel charge transfer MOS transistor M3, and the output voltage VS4 of the non-inverting level shift circuit S4 is applied to the gate of the P-channel charge transfer MOS transistor M4. Is applied.
[0131]
The drain layer of the P-channel charge transfer MOS transistor M3 is connected to the N-type well region 80A, and the drain layer of the P-channel charge transfer MOS transistor M4 is connected to the N-type well region 80B.
[0132]
Further, it is assumed that the P-type single crystal silicon substrate 50 is biased to the ground potential or negative potential, and the N-type epitaxial silicon layer 51B is biased to the output voltage Vout of the charge pump device.
[0133]
According to the charge pump device having the above-described configuration, the back gate bias effect of the charge transfer MOS transistors M1 to M4 is suppressed, so that the on-resistance is reduced and a large current charge pump device can be realized.
[0134]
Further, the charge transfer MOS transistors M1 to M4 are formed in the N-type epitaxial silicon layer 51B and separated by the P-type lower isolation layer 58 and the P-type upper isolation layer 59 to form a thyristor composed of a parasitic bipolar transistor. Therefore, the latch-up resistance can be improved.
[0135]
【The invention's effect】
As described above, according to the charge pump device of the present invention, since the charge transfer transistors are separated from each other using the BICMOS isolation structure, the parasitic bipolar transistor is electrically separated, so that the latch-up is prevented. Occurrence is prevented. As a result, a charge pump device with high efficiency and large current can be realized.
[0136]
Further, since the well layer in which the charge transfer transistor is formed is provided to separate the well region from the single crystal semiconductor substrate, the charge transfer transistor, the drain layer, and the well region are electrically connected to each other, and the back gate bias is provided. The effect can be suppressed and a large-current charge pump device can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a device structure formed by the BICMOS technology of the present invention according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a device structure formed by BICMOS technology according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a vertical PNP bipolar transistor according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a cross-sectional structure of the charge pump device according to the first embodiment of the present invention.
FIG. 5 is a cross-sectional view of a charge pump device according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view of a charge pump device according to a third embodiment of the present invention.
FIG. 7 is a circuit diagram of a charge pump device according to a fourth embodiment of the present invention.
FIG. 8 is a diagram showing circuit configurations and operation waveforms of inversion level shift circuits S1 and S2 according to a fourth embodiment of the present invention.
FIG. 9 is a diagram showing circuit configurations and operation waveforms of non-inverting level shift circuits S3 and S4 according to a fourth embodiment of the present invention.
FIG. 10 is a diagram showing a phase relationship between a clock pulse and a gate signal of a charge transfer transistor in a charge pump device according to a fourth embodiment of the present invention.
FIG. 11 is a diagram illustrating voltage waveforms V1, V2, and V3 of each pumping node of a charge pump device according to a fourth embodiment of the present invention.
FIG. 12 is a cross-sectional view showing the structure of charge transfer transistors M1, M2 of a charge pump device according to a fourth embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a device structure of N-channel high voltage MOS transistors M11 and M12 used in a charge pump device according to a fourth embodiment of the present invention.
FIG. 14 is a diagram showing a manufacturing method of a two-stage epitaxial silicon layer structure.
FIG. 15 is a diagram showing a manufacturing method of a two-stage epitaxial silicon layer structure.
FIG. 16 is a diagram showing a manufacturing method of a two-stage epitaxial silicon layer structure.
FIG. 17 is a cross-sectional view showing a device structure of charge transfer transistors M1, M2, M3, and M4 of a charge pump device according to a fourth embodiment of the present invention.
FIG. 18 is a circuit diagram of a four-stage Dickson charge pump device according to a conventional example.
FIG. 19 is a circuit diagram of a charge pump device according to a conventional example.
FIG. 20 is a cross-sectional view of a conventional charge pump device implemented with a CMOS structure.
FIG. 21 is a waveform diagram by circuit simulation of V1 and V2 at the start of operation of the charge pump device according to the conventional example.
[Explanation of symbols]
50 P-type single crystal silicon substrate
51 N-type epitaxial silicon layer
52 P-type well region
53 P + type layer for substrate bias
54 N-type well region
55 P + type buried layer
56 N + type buried layer
57 Overlapping area
58 P-type lower separation layer
59 P-type upper separation layer
60 P-type base region
61 N + type buried layer
62 Field oxide film

Claims (8)

In a charge pump device having a plurality of charge transfer transistors connected in series and outputting a boosted output voltage from the final charge transfer transistor,
A first conductivity type single crystal semiconductor substrate, a second conductivity type epitaxial semiconductor layer grown on the single crystal semiconductor substrate, and a plurality of first conductivity type wells formed separately in the epitaxial semiconductor layer And a first conductivity type isolation layer formed between these first conductivity type well regions,
The charge pump device, wherein the charge transfer transistor is formed in each of the plurality of first conductivity type well regions. The first conductivity type separation layer has an upper separation layer diffused downward from the epitaxial semiconductor layer and a lower separation layer diffused upward from the single crystal semiconductor substrate, and a lower separation and a lower separation of the upper separation layer 2. The charge pump device according to claim 1, wherein an upper portion of the layer is overlapped in the epitaxial semiconductor layer. A first conductive type buried layer formed so as to be in contact with the bottom of each of the plurality of first conductive type well regions; and a portion of the plurality of first conductive type buried layers partially overlapping with the first conductive type buried layer. 2. The charge pump device according to claim 1, further comprising a second conductivity type buried layer that electrically isolates each of the first conductivity type well regions from the single crystal semiconductor substrate. 4. The charge pump device according to claim 3, wherein the second conductive type buried layer has a higher concentration than the first conductive type buried layer. 4. The charge pump device according to claim 3, wherein each of the plurality of first conductivity type well regions is electrically connected to a drain layer of each of the charge transfer transistors therein. A diffusion layer having an impurity concentration higher than that of the first conductivity type well region is formed in each of the plurality of first conductivity type well regions, and the diffusion layer is connected to the drain layer of the charge transfer transistor. The charge pump device according to claim 3. 2. The charge pump device according to claim 1, wherein a PN junction composed of the single crystal semiconductor substrate and the epitaxial semiconductor layer is biased in the reverse direction. 8. The charge pump device according to claim 7, wherein a boosted voltage output from the final charge transfer transistor is applied to the epitaxial semiconductor layer.

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