JP3752620B2

JP3752620B2 - Single optical clock pulse generation method and circuit

Info

Publication number: JP3752620B2
Application number: JP2001237465A
Authority: JP
Inventors: 達志中原; 亮高橋; 弘和竹ノ内; 博之鈴木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2000-08-16
Filing date: 2001-08-06
Publication date: 2006-03-08
Anticipated expiration: 2021-08-06
Also published as: JP2002135208A

Description

【０００１】
【発明の属する技術分野】
本発明は、光パケット通信において、入力光パルス列信号を処理するために先頭の第１光パルスに対応する単一の光クロックを抽出・発生する単一光クロックパルス発生方法および回路に関するものである。
【０００２】
【従来の技術】
超高速フォトニックネットワークにおける全光型パケットスイッチの同期方法として、各スイッチにおいて、到来したパケットの先頭のマーカパルスを抽出し、その抽出した単一のパルスを元にスイッチ制御用のローカルクロックやローカルアドレスを再構成する自己同期法が有効である（例えば、IEEE J Lightwave Techno1.,vo1.16,p.2068,1998)。自己同期法においては極めて正確なタイミング同期が可能であり、超高速スイッチに適している。しかし、これまでに提案・開発されたクロック抽出・発生器には以下のような問題があった。
【０００３】
【発明が解決しようとする課題】
すなわち、既に実用化されている従来型のクロック抽出・発生法として、入力光パケットをＯ／Ｅ（光／電）変換した後、ＰＬＬ（フェーズロックドループ）回路や狭帯域フィルタなどの電子回路を用いて、電気クロックとして抽出する方法があるが、この従来の方法は自己同期法には不適である。何故ならば、
（１）全光型パケットスイッチの１つの利点は、電子回路で処理できないような超高速シリアル信号を処理する点にあるが、電子回路により抽出・発生したクロックのタイミングを、電子回路で処理できないような超高速処理に適用できる程度に正確に調整する（ジッタをなくす）のは、技術的に難しい、
（２）ローカルクロック再構成用の低繰り返し周期の信号列を光パケットにプリアンブルする必要があるため、光パケットのビット利用効率が低下する、
（３）電子回路により発生した電気クロックを、再びＥ／Ｏ変換して光クロックとする必要がある、すなわちＯ／Ｅ／Ｏ変換型のため、回路が複雑になる、
の３点の理由による。
【０００４】
また、近年提案されているＳＯＡ(Semiconductor Optical Amplfier)非対称配置リング型干渉計を用いた全光型の光パルス抽出法（例えば、IEEE Photon.Technol.Lett.,vo1.11,p1310,1999）においては、Ｏ／Ｅ／Ｏ変換に起因するジッタがなく、正確なタイミングで先頭パルスを抽出することができるが、ＳＯＡの利得飽和（相互利得変調）を利用するため、高消光比と高感度の両立が難しく（例えば１０dB以上の消光比を得るには約１pJ以上の入力光パルス強度が必要）、かつ、パルス間隔が広くなる程利得が回復し消光比が劣化してしまう等、入力光パルス列のフォーマット（最適な入力強度の設定、最適なパルス間隔の設定、最大ゼロ連続長に対する制限、等）に対する制限が厳しいという問題があった。
【０００５】
本発明は以上のような点に鑑みてなされたもので、その目的とするところは、光パケットのビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタのない、単一光クロックパルスを発生する方法および回路を提供することである。
【０００６】
【課題を解決するための手段】
請求項１の発明は、先頭の第１光パルスが必ず「１」（High）と規定された入力光パルス列を２分岐した光パルス列の一方を他方に対して遅延し、該他方の光パルス列の前記第１光パルスにより前記一方の光パルス列を変調し、前記一方の光パルス列の前記第１光パルスのみを抽出し光クロック用とすることを特徴とする単一光クロックパルス発生方法とした。
【０００７】
請求項２の発明は、先頭の第１光パルスが必ず「１」（High）と規定された入力光パルス列を２分岐した光パルス列の一方を他方に対して遅延し、該他方の光パルス列の前記第１光パルスを検出することにより１個の電気パルスを発生し、該発生した電気パルスにより前記一方の光パルス列を変調し、前記一方の光パルス列の前記第１光パルスのみを抽出し光クロック用とすることを特徴とする光クロックパルス発生方法とした。
【０００８】
請求項３の発明は、２分岐した光パルス列の一方の光パルス列の先頭の第１光パルスの入力により所定の電圧値をサンプルしホールドした信号を発生するサンプル／ホールド回路と、前記２分岐した光パルス列の他方の光パルス列を入力し前記サンプル／ホールド回路から出力する信号により制御されて前記他方の光パルス列の先頭の第１光パルスのみを透過させて抽出し光クロック用とする光変調器と、を具備することを特徴とする単一光クロックパルス発生回路とした。
【０００９】
請求項４の発明は、２分岐した光パルス列の一方の光パルス列の先頭の第１光パルスの入力により所定の電圧値をサンプルしホールドした信号を発生するサンプル／ホールド回路と、該サンプル／ホールド回路の出力信号の立ち上がりを検出して１個の電気パルスを発生するパルス化回路と、前記２分岐した光パルス列の他方の光パルス列を入力し前記パルス化回路から出力する電気パルスにより制御されて前記他方の光パルス列の先頭の第１光パルスのみを透過させて抽出し光クロック用とする光変調器と、を具備することを特徴とする単一光クロックパルス発生回路とした。
【００１０】
請求項５の発明は、請求項３又は４に記載の単一光クロックパルス発生回路において、前記サンプル／ホールド回路は、入力光パルス列を光−電流変換する受光素子と、該受光素子で発生した光電流を電荷としてホールドし出力電圧を発生するキャパシタとからなる光伝導型のサンプル／ホールド回路であることを特徴とする単一光クロックパルス発生回路とした。
【００１１】
請求項６の発明は、請求項４又は５に記載の単一光クロックパルス発生回路において、前記パルス化回路は、ＣＲ型の微分回路からなることを特徴とする単一光クロックパルス発生回路とした。
【００１２】
請求項７の発明は、請求項４又は５に記載の単一光クロックパルス発生回路において、前記パルス化回路は、２分岐した入力電気信号の一方を論理反転するＮＯＴゲートと、該ＮＯＴゲートの出力信号と前記２分岐した入力電気信号の他方を入力する２入力型のＡＮＤゲートと、該ＡＮＤゲートへの両入力に異なった遅延を与える手段とから成ることを特徴とする単一光クロックパルス発生回路とした。
【００１３】
【発明の実施の形態】
［第１の実施形態］
図１に第１の実施形態の単一光クロックパルス発生回路を、図２にそのタイミングチャートを示す。本実施形態においては、入力光パケットの第１光パルス（先頭パルス）を必ず「１」（High）と規定し、かつ、次に続く第２光パルスとの間にΔＴ以上の時間間隔を設けることを約束事とするが、光パケットの本体部分（ヘッダを含む）である第２光パルス以降は、ビットレートを含め任意として良い。
【００１４】
図１において、１は入力光パルス列ａの先頭の第１光パルスを入力することにより所定のバイアス電圧値をサンプルしてホールドするサンプル／ホールド回路、２はそのサンプル／ホールド回路１の出力信号ｂにより光の透過がＯＮ／ＯＦＦ制御される光変調器、３，４は入力光パルス列ａ、ｄに遅延を与えるための光遅延線である。
【００１５】
入力光パルス列は、サンプル／ホールド回路１への入力光パルス列ａと光変調器２への入力光パルス列ｄに２分岐して入力する。サンプル／ホールド回路１の出力信号ｂは、待機状態においてＶ_OFFにリセットされており、光パルス列の第１光パルスを受光した瞬間に、バイアス電圧値をサンプリングし、Ｖ_ONにスイッチする。その後は、第２光パルス以降の光信号列の如何に関わらず、リセットされるまで、一定のホールド出力Ｖ_ONを発生し続ける。
【００１６】
光変調器２は光透過のＯＮ（透過）、ＯＦＦ（非透過）が出力信号ｂにより制御されるが、この出力信号ｂがＶ_OFFの時にＯＮ状態、Ｖ_ONの時にＯＦＦ状態となるように、すなわちノーマリＯＮの変調器となるように設定しておく。
【００１７】
このとき、時間間隔ΔＴが、光変調器２がＯＮからＯＦＦに変化するのに要する時間より長く設定されていれば、光パルス列ａ，ｄの入力タイミングを調整することにより、光パルス列ｄの第１光パルスのみを透過させ、第２光パルス以降を非透過とすることができる。すなわち、入力光パルス列ｄから、第１光パルスのみを透過させた単一の出力光パルス信号ｅを抽出することができる。
【００１８】
光パルス列ａ，ｄの入力タイミングの調整は、その光パルス列ａ，ｄの入力ラインに挿入した光遅延線３，４により容易に実現できる。このとき、光遅延線３，４としてＰＬＣ（planar Lightwave Circuit）を用いれば、図２にて時間τ１で表されるこの遅延量を、長さ１０μｍの精度、すなわち0.05 psの時間精度で制御することは容易である。
【００１９】
また、光信号が光変調器２を通過するのに要する時間τ２は厳密に決定される量である。例えば、ストライプ長１００μｍの導波路型半導体光変調器を用いた場合、時間τ２は約１psの値を持つが、その時間的変動はほとんど無視できる。従って、出力光パルス信号ｅが抽出されるタイミング（光パルス列が入力してからパルス信号ｅが発生するまでの遅延時間「τ１＋τ２」）は、超高速シリアル光信号処理用のローカルクロックに適用するのに充分な正確さをもって決定される。
【００２０】
本方法は、このように、入力信号を光のまま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換型と比較して、回路構成を簡易にすることができる。また、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生しない。
【００２１】
時間間隔ΔＴは、光変調器２の帯域でほぼ決定され、例えば現存する４０Ｇb/s級の光変調器を用いた場合、ΔＴ＞２５psと設定すればよい。従って、将来の２００Ｇb/s級の超高速光パケットを対象とする場合においても、およそ５ビット分の無駄にしかならず、ビット利用効率の低下はほとんど無い。より広帯域な光変調器の使用が可能となれば、ビット利用効率は更に向上する。
【００２２】
換言すると、本方法によれば、高々数ビットのマーカ領域をパケットの先頭に付加することにより、任意のビットレートの光パケットに対応可能な単一光クロックパルス発生回路を、応答速度の遅い光変調素子を用いて構成することができる。
【００２３】
また、この単一光パルス信号ｅは、光分波・遅延・合波回路や光ループ線を用いてローカルクロックやローカルアドレス用のパルス列とすることができる。
【００２４】
更に、後に詳しく説明するように、サンプル／ホールド回路１はこれを光伝導型とすることにより、0.1 pJ以下の高感度で動作し、かつ、第２光パルス以降の信号列に全く影響されないため、ＳＯＡを用いた方法と比較して、高感度、かつ、入力パケットのフォーマットに対する制限を著しく緩和することができる。消光比に関しても、ＳＯＡを用いた方法と比較して高く（２０dB以上は容易）、かつ、入力強度が変動した場合にも安定に一定の値を得ることができる。
【００２５】
以上のように、本実施形態によれば、光パケットにおけるビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタの無い単一光クロックパルス信号を発生する回路と方法が提供できる。
【００２６】
［第２の実施の形態］
図３に第２の実施形態の単一光クロックパルス発生回路を、図４にそのタイミングチャートを示す。本実施形態においても、入力光パケットの第１光パルス（先頭パルス）を必ず「１」（high）と規定し、且つ次に続く第２光パルスとの間にΔＴ以上の時間間隔を設けることを約束事とするが、光パケットの本体部分（ヘッダを含む）である第２光パルス以降は、ビットレートを含め任意である。
【００２７】
図３において、１は入力光パルス列ａの先頭の第１光パルスを入力することにより所定のバイアス電圧値をサンプルしてホールドするサンプル／ホールド回路、３，４は入力光パルス列ａ，ｄに遅延を与えるための光遅延線である。５はサンプル／ホールド回路１の出力信号ｂを入力して１個のパルスを生成するパルス化回路、６はサンプル／ホールド回路１とパルス化回路５からなる単一パルス発生回路である。２’はその単一パルス発生回路６の出力信号ｃにより光の透過がＯＮ／ＯＦＦ制御される光変調器である。
【００２８】
入力光パルス列ａは、サンプル／ホールド回路１への入力ａと、光変調器２’への入力ｄに２分岐して入力する。光パルス列ａを受けるサンプル／ホールド回路１は、光パルス列入力のない待機状態において出力ｂが一定の電圧Ｖ_OFFとなるようリセットされており、光パルス列ａの第１光パルスを受光した瞬間に、バイアス電圧値をサンプリングし、Ｖ_ONにスイッチする。その後は、第２光パルス以降の信号列の如何に関わらず、リセットされるまで一定のホールド出力電圧Ｖ_ONを発生し続ける。
【００２９】
出力信号ｂを受けるパルス化回路５は、出力信号ｂの立ち上がりを検出してパルスを発生するため、各光パケットにつき１個ずつ、先頭ビットを検出した電気パルスｃが得られる。
【００３０】
光変調器２’のＯＮ（光透過）、ＯＦＦ（光非透過）は、パルス化回路５から出力する電気パルスｃにより制御されるが、待機時にＯＦＦ状態となり、電気パルスｃが発生した時にＯＮ状態となるように、すなわち、ノーマリＯＦＦの変調器となるように設定しておく。
【００３１】
このとき、時間間隔ΔＴが、光変調器２’がＯＮからＯＦＦに変化するのに要する時間より長く設定されていれば、光パルス列ａとｄの入力タイミングを調整することにより、光パルス列ｄの第１光パルスのみを透過させ、第２光パルス以降を非透過とすることができる。すなわち、入力光パルス列ｄから、第１光パルスのみを透過させた単一出力光パルスｅを抽出することができる。
【００３２】
光パルス列ａ，ｄの入力タイミングの調整は、その光パルス列ａ，ｄの入力ラインに挿入した光遅延線３，４により容易に実現できる。このとき、光遅延線３，４としてＰＬＣ（planar Lightwave Circuit）を用いれば、図４にて時間τ１で表されるこの遅延量を、長さ１０μｍの精度、すなわち0.05 psの時間精度で制御することは容易である。
【００３３】
また、光信号が光変調器２’を通過するのに要する時間τ２は厳密に決定される量である。例えば、ストライプ長１００μｍの導波路型半導体光変調器を用いた場合、時間τ２は約１ psの値を持つが、その時間的変動はほとんど無視できる。従って、出力光パルス信号ｅが抽出されるタイミング（光パルス列が入力してからパルス信号ｅが発生するまでの遅延時間「τ１＋τ２」）は、超高速シリアル光信号処理用のローカルクロックに適用するのに充分な正確さをもって決定される。
【００３４】
本方法は、このように、入力信号を光のまま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換型と比較して、回路構成を簡易にすることができる。また、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生しない。
【００３５】
時間間隔ΔＴは、光変調器２’の帯域で決定され、例えば現存する４０Ｇb/s級の光変調器を用いた場合、ΔＴ＞２５ psと設定すればよい。従って、将来の２００Ｇb/s級の超高速光パケットを対象とする場合においても、およそ５ビット分の無駄にしかならず、ビット利用効率の低下はほとんど無い。より広帯域な光変調器の使用が可能となれば、ビット利用効率は更に向上する。
【００３６】
換言すると、本方法によれば、高々数ビットのマーカ領域をパケットの先頭に付加することにより、任意のビットレートの光パケットに対応可能な単一光クロックパルス発生回路を、応答速度の遅い光変調素子を用いて構成することができる。
【００３７】
また、この単一光パルス信号ｅは、光分波・遅延・合波回路や光ループ線を用いてローカルクロックやローカルアドレス用のパルス列とすることができる。
【００３８】
更に、後で詳しく説明するように、サンプル／ホールド回路はこれを光伝導型とすることにより、0.1 pJ以下の高感度で動作し、かつ、第２光パルス以降の信号列に全く影響されないため、ＳＯＡを用いた方法と比較して、高感度、かつ、入力パケットのフォーマットに対する制限を著しく緩和することができる。消光比に関しても、ＳＯＡを用いた方法と比較して高く（２０dB以上は容易）、かつ、入力強度が変動した場合にも安定に一定の値を得ることができる。
【００３９】
以上のように、本実施形態によれば、光パケットにおけるビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタの無い単一光クロックパルス信号を発生する回路と方法が提供できる。
【００４０】
【実施例】
［サンプルホールド回路］
図５は、光伝導型としたサンプル／ホールド回路１の具体的回路図である。このサンプル／ホールド回路は、入力パルス列ａを光−電流変換するＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photodetector）から成る受光素子１１を用い、図５のように、電圧Ｖ_ON’とＶ_OFF’の電源１２，１３、ホールド用のキャパシタ１４、リセット用のスイッチ１５、出力バッファ１６により構成した。
【００４１】
ここでは、使用する光の波長を1.55μｍとし、ＩｎＧａＡｓを光吸収層とするＭＳＭ−ＰＤの受光素子１１、キャパシタ１４、ＦＥＴ（Field Effect Transistor)から成るＩｎＰ基板上のモノリシック集積回路を作製した。ＦＥＴはリセット用のスイッチ１５、ホールド電圧をチップ外に取り出すための出力バッファ回路１６を構成するのに用いた。
【００４２】
モノリシック集積においては寄生容量がほとんど発生しないため、ＭＳＭ−ＰＤの受光素子１１の容量とキャパシタ１４と出力バッファ１６の入力容量を足しあわせたトータルの容量を、容易に５０ｆＦ以下とできる。このとき、受光素子１１の光電変換効率を0.5 A/W＝0.5 C/Jとすると、第１光パルスのエネルギーが0.1 pJのとき、Ｖ_OFF'にリセットされていたキャパシタ１４の上部ノード１７の電位は瞬時にＶ_ON'に向けて１Ｖ分充電される。その結果、Ｖ_OFFにリセットされていた出力ｂはＶ_ONにセットされる。
【００４３】
ノード１７の電位は、図１の回路では、出力バッファ１６を介して光変調器２への入力信号ｂとなり、図３の回路では、出力バッファ１６を介してパルス化回路５への入力信号ｂとなるが、出力バッファ１６として１Ｖの入力でフル振幅動作する回路を用いることにより、出力信号ｂは第１光パルスの受光によりフル振幅にスイッチし、第２光パルス以降の入射によりキャパシタ１４が更に若干量充電された時にも一定のホールド電圧ｂを光変調器２或いはパルス化回路５に供給し続ける。
【００４４】
このホールド電圧ｂの一定性は、第１光パルスのエネルギーが0.1 pJ以上の範囲で変動した場合にも、同様の理由により維持される。また、ＭＳＭ−ＰＤの受光素子１１は入力偏波に無依存であるため、入力光の偏波が変動した場合にも全く同じ動作が保証される。
【００４５】
以上説明したように、出力バッファ１６をモノリシック集積した光伝導型サンプル／ホールド回路は、0.1 pJの高感度で入力光パルス列の先頭パルスを検出し、パケットの最終ビットを受光後リセットされるまで、一定のホールド電圧を発生し続ける。この時、唯一、先頭パルスのエネルギーが0.1 pJ以上であるという条件が満たされていれば、入力光パルス列の強度、偏波、ビットレート（パルス間隔）が如何なる設定であろうと、また、如何に変動しようと、出力信号ｂは同一波形となる。
【００４６】
［パルス化回路］
図６は、ＣＲ（キャパシタと抵抗）型の微分回路を用いて構成したパルス化回路５の具体的回路図である。５１はキャパシタ、５２は抵抗、５３はＶ_Ｔの電源、５４は出力バッファである。キャパシタ５１の容量Ｃと抵抗５２の抵抗値Ｒは、ＣＲの積が所望の出力パルス時間幅となるように設定する。ＣＲ回路を用いたパルス化回路においては、ホールド電圧ｂの立ち上がり時とリセット（立ち下がり）時に逆極性のパルス電圧が発生するが、立ち上がり時に発生する極性のパルスのみ検出するように、出力バッファ５４ヘの待機時の入力電圧値となる電源５３の電圧Ｖ_Ｔ、および、出力バッファ５４のしきい値を設定することにより、リセット時のパルス発生がないようにする（リセット時の誤動作を防ぐ）。
【００４７】
図７は、論理回路を用いて構成した別の例のパルス化回路５の具体的回路図である。５５，５６は電気遅延線、５７はＮＯＴゲート、５８はＡＮＤゲート、５９は出力バッファである。ホールド電圧ｂを２分岐した後、一方はＮＯＴゲート５７に接続し論理反転して信号ｇとし、他方は論理反転せずに信号ｆとし、かつそれら信号ｇ，ｆに互いに異なる遅延量を与えた上で、２入力型のＡＮＤゲート５８に入力する。
【００４８】
図８に図７のパルス化回路５のタイミングチャートを示す。この図８は、ホールド電圧ｂが論理「high」となる時のものであり、この時は信号ｇが信号ｆよりも遅れてＡＮＤゲート５８に入力するように遅延量を電気遅延線５５，５６により決定する。ＡＮＤゲート５８は、信号ｆとｇが共に「high」となる時のみ「high」を出力するため、信号ｆとｇの遅延差量に等しい時間幅を持つパルス出力が得られる。このパルス出力を出力バッファ５９を経てチップ外に取り出し、図３の光変調器２’の制御用のパルス信号ｃとする。ホールド電圧ｂを論理「Low」とするときは、信号ｆが信号ｇよりも遅れるよう遅延量を決定すればよい。この論理回路を用いたパルス化回路５においては、ＣＲ回路を用いた図６に示した回路と異なり、リセット時のパルスは発生しないため、出力バッファ５９を無くすることも可能である。
【００４９】
なお、このパルス化回路５は、前記した光伝導型のサンプル／ホールド回路１と共にＭＳＭとＦＥＴのモノリシック集積技術を用いて集積化してもよいし、別チップとしてもよい。
【００５０】
［光変調器］
光変調器２，２’としては、1.55μｍ波長帯用のＩｎＧａＡｓ／ＩｎＡｌＡｓのＭＱＷ（Multiple Quantum We11)を吸収層とする電界吸収型の導波路変調器を用いた。これによれば、駆動電圧２Ｖで２０ｄＢの消光比と２０Ｇ b/sの変調帯域が得られる。ストライプの長さは１００μｍであり、光パルスが変調器２，２’を通過するのに要する時間τ２は約１psの絶対値を持つが、その時間的変動は無視できる程小さくい。
【００５１】
［光遅延線］
光遅延線３，４にＰＬＣを用いることにより、遅延時間τ１の変動も無視できる程小さく、出力光パルス信号ｅのタイミングは0.1 ps以下の正確さで制御することができる。これは、２００Ｇ b/sのシリアル光信号を処理するのに充分な正確さである。
【００５２】
［その他］
なお、以上の説明では、1.55μｍ波長帯用の材料を用いた回路構成を示したが、他の波長帯用の材料を用いた回路素子ももちろん使用可能である。また、光変調器２，２’として、半導体の電界吸収による変調器の例を挙げたが、屈折率変調を用いた半導体変調器、ＬＮ（リチウムナイオベート）変調器その他の変調器も、もちろん使用可能である。また、ホールド用キャパシタ１４の代わりに、出力バッファ１６の入力容量を使用し、そのキャパシタ１４を省略することができる。リセット用スイッチ１５は、受光素子１１と同様なＭＳＭ−ＰＤに置換し、入力光パルス列から作成したリセット用光パルスによりスイッチングさせたり、あるいは常時接続の固定抵抗に置換することができる。
【００５３】
【発明の効果】
本発明によれば、高速な光パケット信号から、パケットのビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタのない単一光クロックパルス信号を発生させることができる。
【００５４】
また、本発明によれば、高々数ビットのマーカ領域をパケットの先頭に付加することにより、任意のビットレートの光パケットに対応可能な単一光クロックパルス発生回路を、応答速度の遅い光変調素子を用いて構成することができる。唯一、先頭パルスのエネルギーが一定値以上であるという条件が満たされていれば、入力光パルス列の強度、偏波、ビットレート（パルス間隔）が如何なる設定であろうと、また、如何に変動しようと、安定した単一光クロックパルス信号を発生させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の単一光クロックパルス発生回路の回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】本発明の第２の実施形態の単一光クロックパルス発生回路の回路図である。
【図４】図３の回路のタイミングチャートである。
【図５】サンプル／ホールド回路の回路図である。
【図６】パルス化回路の回路図である。
【図７】別の例のパルス化回路の回路図である。
【図８】図７の回路のタイミングチャートである。
【符号の説明】
ａ：入力光パルス列、ｂ：サンプル／ホールド回路の出力信号、ｃ：パルス化回路の出力信号、ｄ：入力光パルス列、ｅ：出力する単一光パルス、ｆ：ＡＮＤゲートへの入力、ｇ：ＡＮＤゲートへの論理反転された入力、ΔＴ：第１光パルスと第２光パルスの間に設ける時間間隔、τ１：制御された遅延量、τ２：光変調器を通過する時間
１：サンプル／ホールド回路、２，２’：光変調器、３、４：光遅延線、５：パルス化回路、６：単一パルス発生回路
１１：ＭＳＭ−ＰＤからなる受光素子、１２、１３：電源、１４：ホールド用キャパシタ、１５：リセット用スイッチ、１６：出力バッファ、１７：キャパシタ１４の上部ノード
５１：キャパシタ、５２：抵抗、５３：電源、５４：出力バッファ
５５、５６：電気遅延線、５７：ＮＯＴゲート、５８：ＡＮＤゲート、５９：出力バッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a single optical clock pulse generation method and circuit for extracting and generating a single optical clock corresponding to a first optical pulse in order to process an input optical pulse train signal in optical packet communication. .
[0002]
[Prior art]
As an all-optical packet switch synchronization method in an ultra-high-speed photonic network, each switch extracts the leading marker pulse of the incoming packet, and based on the extracted single pulse, a local clock or local clock for switch control is extracted. A self-synchronization method for reconfiguring the address is effective (for example, IEEE J Lightwave Techno1, vo1.16, p.2068, 1998). In the self-synchronization method, extremely accurate timing synchronization is possible, and it is suitable for an ultrahigh-speed switch. However, the clock extraction / generators proposed and developed so far have the following problems.
[0003]
[Problems to be solved by the invention]
That is, as a conventional clock extraction and generation method that has already been put into practical use, an input optical packet is subjected to O / E (optical / electric) conversion, and then an electronic circuit such as a PLL (phase-locked loop) circuit or a narrowband filter is used. However, this conventional method is not suitable for the self-synchronization method. because,
(1) One advantage of the all-optical packet switch is that it processes an ultra-high-speed serial signal that cannot be processed by an electronic circuit, but the timing of the clock extracted and generated by the electronic circuit cannot be processed by the electronic circuit. It is technically difficult to adjust (eliminate jitter) accurately to such an extent that it can be applied to ultra high-speed processing.
(2) Since it is necessary to preamble a signal sequence having a low repetition period for local clock reconstruction to an optical packet, the bit utilization efficiency of the optical packet is reduced.
(3) The electrical clock generated by the electronic circuit needs to be E / O converted again into an optical clock, that is, the circuit becomes complicated because of the O / E / O conversion type.
This is due to three reasons.
[0004]
Also, in the recently proposed SOA (Semiconductor Optical Amplfier) asymmetrically arranged ring interferometer, all-optical type optical pulse extraction method (for example, IEEE Photon. Technol. Lett., Vo1.11, p1310, 1999) Has no jitter due to O / E / O conversion and can extract the leading pulse at an accurate timing. However, since it uses SOA gain saturation (mutual gain modulation), it has a high extinction ratio and high sensitivity. It is difficult to achieve compatibility (for example, an input optical pulse intensity of about 1 pJ or more is necessary to obtain an extinction ratio of 10 dB or more), and the gain recovers and the extinction ratio deteriorates as the pulse interval becomes wider. There is a problem that there are severe restrictions on the format (setting of optimum input intensity, setting of optimum pulse interval, restriction on maximum zero continuous length, etc.).
[0005]
The present invention has been made in view of the above points, and the object of the present invention is to reduce the bit utilization efficiency of the optical packet, and there are no strict restrictions on the format such as intensity and pulse interval, To provide a method and a circuit for generating a single optical clock pulse with accurate timing and without jitter with a simple circuit configuration.
[0006]
[Means for Solving the Problems]
According to the first aspect of the present invention, one of the optical pulse trains obtained by bifurcating the input optical pulse train in which the leading first optical pulse is always defined as “1” (High) is delayed with respect to the other optical pulse train. The single optical pulse train is modulated by the first optical pulse, and only the first optical pulse of the one optical pulse train is extracted and used for an optical clock.
[0007]
The invention according to claim 2 delays one of the optical pulse trains obtained by bifurcating the input optical pulse train in which the first first optical pulse is always defined as “1” (High) with respect to the other optical pulse train. One electrical pulse is generated by detecting the first optical pulse, the one optical pulse train is modulated by the generated electrical pulse, and only the first optical pulse of the one optical pulse train is extracted to generate light. The optical clock pulse generation method is characterized by being used for a clock.
[0008]
According to a third aspect of the present invention, a sample / hold circuit that generates a signal obtained by sampling and holding a predetermined voltage value in response to the input of the first optical pulse at the head of one of the two branched optical pulse trains, and the two branched branches. An optical modulator that is controlled by a signal input from the other optical pulse train and output from the sample / hold circuit to transmit only the first optical pulse at the head of the other optical pulse train and extract the optical pulse. And a single optical clock pulse generating circuit.
[0009]
According to a fourth aspect of the present invention, there is provided a sample / hold circuit for generating a signal obtained by sampling and holding a predetermined voltage value in response to the input of the first optical pulse at the head of one of the two branched optical pulse trains, and the sample / hold circuit. A pulse generation circuit that detects a rising edge of the output signal of the circuit to generate one electric pulse, and an electric pulse that is input from the other optical pulse train of the two-branched optical pulse train and output from the pulse forming circuit. An optical modulator for transmitting only the first optical pulse at the head of the other optical pulse train and extracting it for use as an optical clock.
[0010]
According to a fifth aspect of the present invention, in the single optical clock pulse generation circuit according to the third or fourth aspect, the sample / hold circuit is generated by a light receiving element that performs light-current conversion on an input optical pulse train, and the light receiving element. A single optical clock pulse generating circuit is characterized in that it is a photoconductive sample / hold circuit comprising a capacitor that holds a photocurrent as an electric charge and generates an output voltage.
[0011]
According to a sixth aspect of the present invention, in the single optical clock pulse generation circuit according to the fourth or fifth aspect, the pulsing circuit includes a CR-type differentiation circuit. did.
[0012]
According to a seventh aspect of the present invention, in the single optical clock pulse generation circuit according to the fourth or fifth aspect, the pulsing circuit includes a NOT gate that logically inverts one of the two branched input electric signals, and the NOT gate A single optical clock pulse comprising: a two-input type AND gate for inputting the output signal and the other of the two branched input electric signals; and means for giving different delays to both inputs to the AND gate. It was set as the generation circuit.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
FIG. 1 shows a single optical clock pulse generation circuit according to the first embodiment, and FIG. 2 shows a timing chart thereof. In the present embodiment, the first optical pulse (first pulse) of the input optical packet is always defined as “1” (High), and a time interval of ΔT or more is provided between the second optical pulse and the subsequent second optical pulse. However, the second and subsequent optical pulses that are the main part (including the header) of the optical packet may be arbitrary including the bit rate.
[0014]
In FIG. 1, 1 is a sample / hold circuit that samples and holds a predetermined bias voltage value by inputting the first optical pulse at the head of an input optical pulse train a, and 2 is an output signal b of the sample / hold circuit 1. , And 3 and 4 are optical delay lines for delaying the input optical pulse trains a and d.
[0015]
The input optical pulse train is bifurcated and inputted to an input optical pulse train a to the sample / hold circuit 1 and an input optical pulse train d to the optical modulator 2. The output signal b of the sample / hold circuit 1 is reset to V _OFF in the standby state, and at the moment when the first optical pulse of the optical pulse train is received, the bias voltage value is sampled and switched to V _ON . Thereafter, the constant hold output V _ON is continuously generated until the reset is performed regardless of the optical signal train after the second optical pulse.
[0016]
In the optical modulator 2, ON (transmission) and OFF (non-transmission) of light transmission are controlled by the output signal b. The output signal b is _turned on when V _OFF and turned off when V _ON. That is, it is set so as to be a normally ON modulator.
[0017]
At this time, if the time interval ΔT is set to be longer than the time required for the optical modulator 2 to change from ON to OFF, the input timing of the optical pulse trains a and d is adjusted to adjust the first time of the optical pulse train d. Only one light pulse can be transmitted, and the second and subsequent light pulses can be non-transmitted. That is, a single output optical pulse signal e that transmits only the first optical pulse can be extracted from the input optical pulse train d.
[0018]
Adjustment of the input timing of the optical pulse trains a and d can be easily realized by the optical delay lines 3 and 4 inserted in the input lines of the optical pulse trains a and d. At this time, if a PLC (planar lightwave circuit) is used as the optical delay lines 3 and 4, this delay amount represented by time τ 1 in FIG. 2 is controlled with an accuracy of 10 μm in length, that is, with a time accuracy of 0.05 ps. It is easy.
[0019]
Further, the time τ2 required for the optical signal to pass through the optical modulator 2 is an amount that is strictly determined. For example, when a waveguide type semiconductor optical modulator having a stripe length of 100 μm is used, the time τ 2 has a value of about 1 ps, but its temporal variation is almost negligible. Therefore, the timing at which the output optical pulse signal e is extracted (the delay time “τ1 + τ2” from when the optical pulse train is input until the pulse signal e is generated) is applied to the local clock for processing the ultrahigh-speed serial optical signal. Is determined with sufficient accuracy.
[0020]
Since the present method is a method of transmitting and extracting the input signal as it is as described above, the circuit configuration can be simplified as compared with the O / E / O conversion type. In addition, timing jitter associated with O / E / O conversion does not occur at all.
[0021]
The time interval ΔT is substantially determined by the band of the optical modulator 2. For example, when an existing 40 Gb / s class optical modulator is used, ΔT> 25 ps may be set. Therefore, even when a future 200 Gb / s class ultra high-speed optical packet is targeted, only about 5 bits are wasted, and the bit utilization efficiency is hardly lowered. If a wider-band optical modulator can be used, the bit utilization efficiency is further improved.
[0022]
In other words, according to this method, a single optical clock pulse generation circuit that can handle an optical packet of an arbitrary bit rate can be obtained by adding a marker area of several bits at most to the head of the packet. A modulation element can be used.
[0023]
The single optical pulse signal e can be a pulse train for a local clock or a local address using an optical demultiplexing / delay / multiplexing circuit or an optical loop line.
[0024]
Furthermore, as will be described in detail later, since the sample / hold circuit 1 is a photoconductive type, it operates at a high sensitivity of 0.1 pJ or less and is not affected at all by the signal sequence after the second optical pulse. Compared with the method using the SOA, the sensitivity and the restriction on the format of the input packet can be remarkably relaxed. The extinction ratio is also high compared to the method using SOA (20 dB or more is easy), and a constant value can be stably obtained even when the input intensity varies.
[0025]
As described above, according to the present embodiment, the bit utilization efficiency in the optical packet is not reduced, and there are no strict restrictions on the format such as the intensity and the pulse interval, and the simple circuit configuration and the accurate timing. A circuit and method for generating a single optical clock pulse signal without jitter can be provided.
[0026]
[Second Embodiment]
FIG. 3 shows a single optical clock pulse generation circuit according to the second embodiment, and FIG. 4 shows a timing chart thereof. Also in this embodiment, the first optical pulse (first pulse) of the input optical packet is always defined as “1” (high), and a time interval of ΔT or more is provided between the second optical pulse and the next optical pulse. However, it is optional including the bit rate after the second optical pulse, which is the main part (including the header) of the optical packet.
[0027]
In FIG. 3, 1 is a sample / hold circuit that samples and holds a predetermined bias voltage value by inputting the first optical pulse at the head of the input optical pulse train a, and 3 and 4 are delayed to the input optical pulse trains a and d. Is an optical delay line. Reference numeral 5 denotes a pulsing circuit that inputs the output signal b of the sample / hold circuit 1 and generates one pulse. Reference numeral 2 ′ denotes an optical modulator whose transmission of light is ON / OFF controlled by the output signal c of the single pulse generation circuit 6.
[0028]
The input optical pulse train a is branched into an input a to the sample / hold circuit 1 and an input d to the optical modulator 2 ′. The sample / hold circuit 1 that receives the optical pulse train a is reset so that the output b becomes a constant voltage V _OFF in a standby state where there is no optical pulse train input, and at the moment of receiving the first optical pulse of the optical pulse train a, Sample the bias voltage value and switch to V _ON . Thereafter, the constant hold output voltage V _ON continues to be generated until the reset, regardless of the signal sequence after the second optical pulse.
[0029]
Since the pulsing circuit 5 that receives the output signal b detects the rising edge of the output signal b and generates a pulse, an electric pulse c in which the leading bit is detected is obtained for each optical packet.
[0030]
ON (light transmission) and OFF (light non-transmission) of the optical modulator 2 ′ are controlled by the electric pulse c output from the pulsing circuit 5. However, the optical modulator 2 ′ is in the OFF state during standby and is turned on when the electric pulse c is generated. It is set to be in a state, that is, to be a normally OFF modulator.
[0031]
At this time, if the time interval ΔT is set to be longer than the time required for the optical modulator 2 ′ to change from ON to OFF, the input timing of the optical pulse trains a and d is adjusted to adjust the optical pulse train d. Only the first light pulse can be transmitted, and the second and subsequent light pulses can be made non-transmitted. That is, a single output optical pulse e that transmits only the first optical pulse can be extracted from the input optical pulse train d.
[0032]
Adjustment of the input timing of the optical pulse trains a and d can be easily realized by the optical delay lines 3 and 4 inserted in the input lines of the optical pulse trains a and d. At this time, if a PLC (planar lightwave circuit) is used as the optical delay lines 3 and 4, this delay amount represented by time τ1 in FIG. 4 is controlled with an accuracy of 10 μm in length, that is, with a time accuracy of 0.05 ps. It is easy.
[0033]
Further, the time τ2 required for the optical signal to pass through the optical modulator 2 ′ is a strictly determined amount. For example, when a waveguide type semiconductor optical modulator having a stripe length of 100 μm is used, the time τ 2 has a value of about 1 ps, but its temporal variation is almost negligible. Therefore, the timing at which the output optical pulse signal e is extracted (the delay time “τ1 + τ2” from when the optical pulse train is input until the pulse signal e is generated) is applied to the local clock for processing the ultrahigh-speed serial optical signal. Is determined with sufficient accuracy.
[0034]
Since the present method is a method of transmitting and extracting the input signal as it is as described above, the circuit configuration can be simplified as compared with the O / E / O conversion type. In addition, timing jitter associated with O / E / O conversion does not occur at all.
[0035]
The time interval ΔT is determined by the band of the optical modulator 2 ′. For example, when an existing 40 Gb / s class optical modulator is used, ΔT> 25 ps may be set. Therefore, even when a future 200 Gb / s class ultra high-speed optical packet is targeted, only about 5 bits are wasted, and the bit utilization efficiency is hardly lowered. If a wider-band optical modulator can be used, the bit utilization efficiency is further improved.
[0036]
In other words, according to this method, a single optical clock pulse generation circuit that can handle an optical packet of an arbitrary bit rate can be obtained by adding a marker area of several bits at most to the head of the packet. A modulation element can be used.
[0037]
The single optical pulse signal e can be a pulse train for a local clock or a local address using an optical demultiplexing / delay / multiplexing circuit or an optical loop line.
[0038]
Further, as will be described in detail later, since the sample / hold circuit is a photoconductive type, it operates at a high sensitivity of 0.1 pJ or less and is not affected at all by the signal sequence after the second optical pulse. Compared with the method using the SOA, the sensitivity and the restriction on the format of the input packet can be remarkably relaxed. The extinction ratio is also high compared to the method using SOA (20 dB or more is easy), and a constant value can be stably obtained even when the input intensity varies.
[0039]
As described above, according to the present embodiment, the bit utilization efficiency in the optical packet is not reduced, and there are no strict restrictions on the format such as the intensity and the pulse interval, and the simple circuit configuration and the accurate timing. A circuit and method for generating a single optical clock pulse signal without jitter can be provided.
[0040]
【Example】
[Sample hold circuit]
FIG. 5 is a specific circuit diagram of the sample / hold circuit 1 of the photoconductive type. This sample / hold circuit uses a light receiving element 11 composed of an MSM-PD (Metal-Semiconductor-Metal Photodetector) that performs light-current conversion on an input pulse train a, and has voltages V _ON ′ and V _OFF ′ as shown in FIG. The power supply 12 and 13, the hold capacitor 14, the reset switch 15, and the output buffer 16 are configured.
[0041]
Here, a monolithic integrated circuit on an InP substrate including a light receiving element 11 of an MSM-PD, a capacitor 14, and an FET (Field Effect Transistor) having a light wavelength of 1.55 μm and InGaAs as a light absorption layer was manufactured. The FET is used to form a reset switch 15 and an output buffer circuit 16 for taking out the hold voltage from the chip.
[0042]
In the monolithic integration, almost no parasitic capacitance is generated. Therefore, the total capacitance of the light receiving element 11 of the MSM-PD and the input capacitance of the capacitor 14 and the output buffer 16 can be easily reduced to 50 fF or less. At this time, assuming that the photoelectric conversion efficiency of the light receiving element 11 is 0.5 A / W = 0.5 C / J, when the energy of the first light pulse is 0.1 pJ, the upper node 17 of the capacitor 14 that has been reset to V _OFF ′ The potential is instantaneously charged by 1V toward V _ON '. As a result, the output b that has been reset to V _OFF is set to V _ON .
[0043]
In the circuit of FIG. 1, the potential of the node 17 becomes the input signal b to the optical modulator 2 through the output buffer 16, and in the circuit of FIG. 3, the input signal b to the pulsing circuit 5 through the output buffer 16. However, by using a circuit that operates at full amplitude with an input of 1 V as the output buffer 16, the output signal b is switched to full amplitude by receiving the first optical pulse, and the capacitor 14 is activated by the incidence after the second optical pulse. Further, even when the battery is slightly charged, the constant hold voltage b is continuously supplied to the optical modulator 2 or the pulse circuit 5.
[0044]
The constancy of the hold voltage b is maintained for the same reason even when the energy of the first light pulse fluctuates in the range of 0.1 pJ or more. Further, since the light receiving element 11 of the MSM-PD is independent of the input polarization, the same operation is guaranteed even when the polarization of the input light fluctuates.
[0045]
As described above, the photoconductive sample / hold circuit in which the output buffer 16 is monolithically integrated detects the leading pulse of the input optical pulse train with high sensitivity of 0.1 pJ, and until the last bit of the packet is received and reset, Continue to generate a constant hold voltage. At this time, only if the condition that the energy of the leading pulse is 0.1 pJ or more is satisfied, the intensity, polarization, and bit rate (pulse interval) of the input optical pulse train will be whatever the setting. Even if it fluctuates, the output signal b has the same waveform.
[0046]
[Pulsing circuit]
FIG. 6 is a specific circuit diagram of the pulsing circuit 5 configured using a CR (capacitor and resistance) type differentiation circuit. 51 capacitors, 52 are resistors, 53 is the power supply of _{V T,} it is 54 an output buffer. The capacitance C of the capacitor 51 and the resistance value R of the resistor 52 are set so that the product of CR becomes a desired output pulse time width. In a pulsing circuit using a CR circuit, a pulse voltage with a reverse polarity is generated at the time of rising and resetting (falling) of the hold voltage b, but the output buffer 54 detects only the pulse having the polarity generated at the time of rising. By setting the voltage V _{T of the} power supply 53 that is the input voltage value during standby and the threshold value of the output buffer 54, no pulse is generated at the time of resetting (preventing malfunction at the time of resetting). .
[0047]
FIG. 7 is a specific circuit diagram of another example pulsing circuit 5 configured using a logic circuit. 55 and 56 are electric delay lines, 57 is a NOT gate, 58 is an AND gate, and 59 is an output buffer. After branching the hold voltage b into two, one is connected to the NOT gate 57 and logically inverted to obtain the signal g, the other is not inverted to the signal f, and different delay amounts are given to the signals g and f. Above, it inputs into the 2-input type AND gate 58.
[0048]
FIG. 8 shows a timing chart of the pulsing circuit 5 of FIG. FIG. 8 shows the case where the hold voltage b becomes logic “high”. At this time, the delay amount is set to the electric delay lines 55 and 56 so that the signal g is input to the AND gate 58 later than the signal f. Determined by Since the AND gate 58 outputs “high” only when the signals f and g are both “high”, a pulse output having a time width equal to the delay difference amount between the signals f and g can be obtained. This pulse output is taken out of the chip through the output buffer 59, and used as a pulse signal c for controlling the optical modulator 2 'in FIG. When the hold voltage b is set to the logic “Low”, the delay amount may be determined so that the signal f is delayed from the signal g. In the pulsing circuit 5 using this logic circuit, unlike the circuit shown in FIG. 6 using the CR circuit, a pulse at the time of resetting is not generated, so the output buffer 59 can be eliminated.
[0049]
The pulsing circuit 5 may be integrated with the above-described photoconductive sample / hold circuit 1 using MSM and FET monolithic integration technology, or may be a separate chip.
[0050]
[Optical modulator]
As the optical modulators 2 and 2 ′, electroabsorption type waveguide modulators using an absorption layer of MQW (Multiple Quantum We11) of InGaAs / InAlAs for the 1.55 μm wavelength band were used. According to this, an extinction ratio of 20 dB and a modulation band of 20 Gb / s can be obtained with a driving voltage of 2V. The length of the stripe is 100 μm, and the time τ2 required for the optical pulse to pass through the modulators 2 and 2 ′ has an absolute value of about 1 ps, but its temporal variation is so small that it can be ignored.
[0051]
[Optical delay line]
By using PLC for the optical delay lines 3 and 4, the fluctuation of the delay time τ1 is so small that it can be ignored, and the timing of the output optical pulse signal e can be controlled with an accuracy of 0.1 ps or less. This is accurate enough to process 200 Gb / s serial optical signals.
[0052]
[Others]
In the above description, a circuit configuration using a material for the 1.55 μm wavelength band is shown, but a circuit element using a material for another wavelength band can of course be used. In addition, as the optical modulators 2 and 2 ', examples of modulators based on semiconductor electroabsorption have been given. Of course, semiconductor modulators using refractive index modulation, LN (lithium niobate) modulators, and other modulators are also possible. It can be used. Further, instead of the holding capacitor 14, the input capacitance of the output buffer 16 can be used, and the capacitor 14 can be omitted. The reset switch 15 can be replaced with an MSM-PD similar to that of the light receiving element 11 and can be switched by a reset optical pulse created from an input optical pulse train, or can be replaced with a constantly connected fixed resistor.
[0053]
【The invention's effect】
According to the present invention, from a high-speed optical packet signal, without reducing the bit utilization efficiency of the packet, there are no strict restrictions on the format such as intensity and pulse interval, and with a simple circuit configuration and accurate timing. A single optical clock pulse signal without jitter can be generated.
[0054]
In addition, according to the present invention, a single optical clock pulse generation circuit that can handle an optical packet of an arbitrary bit rate can be obtained by adding a marker area of several bits at most to the head of the packet. An element can be used. The only requirement is that the intensity, polarization, and bit rate (pulse interval) of the input optical pulse train should be set to any value, and if the condition that the energy of the leading pulse is above a certain value is satisfied. A stable single optical clock pulse signal can be generated.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a single optical clock pulse generation circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart of the circuit of FIG.
FIG. 3 is a circuit diagram of a single optical clock pulse generation circuit according to a second embodiment of the present invention.
4 is a timing chart of the circuit of FIG.
FIG. 5 is a circuit diagram of a sample / hold circuit.
FIG. 6 is a circuit diagram of a pulsing circuit.
FIG. 7 is a circuit diagram of another example pulse circuit.
FIG. 8 is a timing chart of the circuit of FIG.
[Explanation of symbols]
a: input optical pulse train, b: output signal of sample / hold circuit, c: output signal of pulsing circuit, d: input optical pulse train, e: single optical pulse to be output, f: input to AND gate, g: Logically inverted input to the AND gate, ΔT: time interval provided between the first and second optical pulses, τ1: controlled delay amount, τ2: time passing through the optical modulator 1: sample / hold Circuit, 2, 2 ′: Optical modulator, 3, 4: Optical delay line, 5: Pulse circuit, 6: Single pulse generation circuit 11: Light receiving element comprising MSM-PD, 12, 13: Power supply, 14: Hold capacitor, 15: reset switch, 16: output buffer, 17: upper node of capacitor, 51: capacitor, 52: resistor, 53: power supply, 54: output buffer 55, 56: electrical delay line, 57: NOT gate 58: AND gate 59: Output buffer

Claims

One of the optical pulse trains obtained by bifurcating the input optical pulse train in which the first optical pulse is always defined as “1” (High) is delayed with respect to the other, and the first optical pulse in the other optical pulse train causes the A single optical clock pulse generation method, wherein one optical pulse train is modulated, and only the first optical pulse of the one optical pulse train is extracted and used for an optical clock.

One of the optical pulse trains obtained by branching the input optical pulse train in which the first optical pulse is always defined as “1” (High) is delayed with respect to the other, and the first optical pulse of the other optical pulse train is detected. To generate one electrical pulse, modulate the one optical pulse train with the generated electrical pulse, extract only the first optical pulse of the one optical pulse train, and use it for an optical clock. An optical clock pulse generation method.

A sample / hold circuit that generates a signal obtained by sampling and holding a predetermined voltage value by inputting the first optical pulse at the head of one of the two-branched optical pulse trains, and the other optical pulse train of the two-branched optical pulse trains And an optical modulator that is controlled by a signal output from the sample / hold circuit and transmits and extracts only the first optical pulse at the head of the other optical pulse train and uses it for an optical clock. A single optical clock pulse generating circuit.

A sample / hold circuit that generates a signal obtained by sampling and holding a predetermined voltage value by the input of the first optical pulse at the head of one of the two branched optical pulse trains, and the rise of the output signal of the sample / hold circuit A pulse generation circuit that detects and generates one electric pulse, and a head of the other optical pulse train that is controlled by an electric pulse that is input from the other optical pulse train of the two branched optical pulse trains and output from the pulse forming circuit An optical modulator for transmitting only the first optical pulse and extracting it for use as an optical clock, and a single optical clock pulse generating circuit.

The single optical clock pulse generation circuit according to claim 3 or 4,
The sample / hold circuit is a photoconductive sample / hold circuit comprising a light receiving element that performs light-current conversion on an input optical pulse train, and a capacitor that holds the photocurrent generated by the light receiving element as an electric charge and generates an output voltage. A single optical clock pulse generation circuit characterized by the above.

The single optical clock pulse generation circuit according to claim 4 or 5,
2. The single optical clock pulse generation circuit according to claim 1, wherein the pulsing circuit comprises a CR type differentiation circuit.

The single optical clock pulse generation circuit according to claim 4 or 5,
The pulsing circuit includes a NOT gate that logically inverts one of the two branched input electric signals, a two-input AND gate that inputs the output signal of the NOT gate and the other of the two branched input electric signals, Means for providing different delays to both inputs to an AND gate.