JP3751218B2

JP3751218B2 - Digital signal arithmetic unit

Info

Publication number: JP3751218B2
Application number: JP2001148064A
Authority: JP
Inventors: 貴志阿部; 弘之松岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-05-17
Filing date: 2001-05-17
Publication date: 2006-03-01
Anticipated expiration: 2021-05-17
Also published as: JP2002342305A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号プロセッサを具備し、入力されたディジタル信号に対して所定の演算処理を施すディジタル信号演算装置に関する。
【０００２】
【従来の技術】
従来のディジタル信号演算装置として、ここでは、オーディオ用のディジタル信号演算装置を例に挙げて説明を行う。図５は従来のディジタル信号演算装置の一構成例を示すブロック図である。本図のディジタル信号演算装置１’は、ディジタル信号プロセッサ２’（以下、ＤＳＰ２’［Digital Signal Processor］と呼ぶ）を具備し、入力ディジタル音声信号Ｓ_inに対してＤＳＰ２’による所定の演算処理（音像・音場処理や音質制御処理等のプログラム処理）を施すことで、所望の出力ディジタル音声信号Ｓ_outを生成する。
【０００３】
上記したＤＳＰ２’は、その内部に数値演算論理回路３’（以下、ＡＬＵ３’［Arithmetic and Logic Unit］と呼ぶ）とセレクタ６’とを有し、外部から入力される高速なクロックパルスＣＬＫによって動作する。ＡＬＵ３’は音場プログラム処理部４’と補正処理部５’とから成り、各処理部４’、５’の出力端子はセレクタ６’の二入力端子にそれぞれ接続されている。
【０００４】
音場プログラム処理部４’は、ホールやスタジアムといった実在音場の立体感を仮想的に再現したり、使用者の嗜好に合わせて再生音質を変化させたりするために、入力ディジタル音声信号Ｓ_inに対して所定の演算処理（以下、音場処理と呼ぶ）を施す回路部である。
【０００５】
なお、通常のＤＳＰ２’では、１回の音場処理に必要な個数分の入力ディジタル音声信号Ｓ_inを、図示しない外部ＲＡＭ［Random Access Memory］に保持し、その後、図示しない外部ＲＯＭ［Read Only Memory］からの命令に基づいて入力ディジタル音声信号Ｓ_inに対する演算を順次行う。そのため、１つの出力ディジタル音声信号Ｓ_outを生成するには多少の時間を必要とし、入力ディジタル音声信号Ｓ_inと出力ディジタル音声信号Ｓ_outとの間には少なからず遅延が生じる。また、一般的に出力ディジタル音声信号Ｓ_outの信号レベルは、入力ディジタル音声信号Ｓ_inの信号レベルよりも小さくなる。
【０００６】
補正処理部５’は、自身を経由してセレクタ６’に出力されるディジタル音声信号の遅延時間や信号レベルが、音場プログラム処理部４’を経由した場合と同等になるように、入力ディジタル音声信号Ｓ_inに対して遅延処理やレベル調整処理等を施す回路部である。
【０００７】
セレクタ６’は、入力された二信号（音場プログラム処理部４’及び補正処理部５’の各出力信号）のいずれか一方を選択し、その選択信号を出力ディジタル音声信号Ｓ_outとして外部に送出する。すなわち、セレクタ６’は、入力ディジタル音声信号Ｓ_inに対する音場処理がオンの場合には音場プログラム処理部４’の出力信号を選択出力し、オフの場合には補正処理部５’の出力信号を選択出力する。なお、セレクタ６’における信号選択動作は、外部から入力される第１制御信号Ｓ_c1に基づいて制御される。
【０００８】
続いて、別構成から成る従来のディジタル信号演算装置について説明を行う。図６は従来のディジタル信号演算装置の別構成例を示すブロック図である。本図のディジタル信号演算装置１”は、ディジタル信号プロセッサ２”（以下、ＤＳＰ２”と呼ぶ）とセレクタ７”とを具備し、入力ディジタル音声信号Ｓ_inに対してＤＳＰ２”による所定の演算処理（音像・音場処理や音質制御処理等のプログラム処理）を施すことで、所望の出力ディジタル音声信号Ｓ_outを生成する。
【０００９】
上記のＤＳＰ２”は、その内部に数値演算論理回路３”（以下、ＡＬＵ３”と呼ぶ）を有し、外部から入力される高速なクロックパルスＣＬＫによって動作する。ＡＬＵ３”は音場プログラム処理部４”を有しており、その出力端子はＤＳＰ２”の外部に設けられたセレクタ７”の一入力端子に接続されている。なお、セレクタ７”の他入力端子には、ＤＳＰ２”を経由しない入力ディジタル音声信号Ｓ_inが直接入力されている。
【００１０】
音場プログラム処理部４”は、前出の図５に示した音場プログラム処理部４’と同様、入力ディジタル音声信号Ｓ_inに対して音場処理を施す回路部である。
【００１１】
セレクタ７”は、入力された二信号（音場プログラム処理部４”の出力信号及びＤＳＰ２”を経由しない入力ディジタル音声信号Ｓ_in）のいずれか一方を選択し、その選択信号を出力ディジタル音声信号Ｓ_outとして外部に送出する。すなわち、セレクタ７”は、入力ディジタル音声信号Ｓ_inに対する音場処理がオンの場合には音場プログラム処理部４”の出力信号を選択出力し、オフの場合にはＤＳＰ２”を経由しない入力ディジタル音声信号Ｓ_inを選択出力する。なお、セレクタ７”における信号選択動作は、外部から入力される第２制御信号Ｓ_c2に基づいて制御される。
【００１２】
【発明が解決しようとする課題】
確かに、前出の図５に示したディジタル信号演算装置１’であれば、入力ディジタル音声信号Ｓ_inに対する音場処理をオフとした場合であっても、出力ディジタル音声信号Ｓ_outはＤＳＰ２’の補正処理部５’を経由して生成されるため、その遅延時間や信号レベル等を音場処理オン時の出力ディジタル音声信号Ｓ_outと同等にすることができる。従って、入力ディジタル音声信号Ｓ_inに対する音場処理のオン／オフを切り換える際、出力ディジタル音声信号Ｓ_outがユーザに聴感上の違和感を感じさせない製品を提供することが可能である。
【００１３】
しかしながら、上記構成から成るディジタル信号演算装置１’では、音場処理のオン／オフに依らず、常に高速なクロックパルスＣＬＫによってＤＳＰ２’を動作させる必要があるため、音場処理オフ時の消費電力が不必要に大きいという課題があった。特に、電池等を駆動電源とする携帯型のメディア再生機器では、再生時間をいかに延長するかが課題とされているため、ディジタル信号演算装置１’の消費電力が大きいということは大きな弊害となっていた。
【００１４】
一方、前出の図６に示したディジタル信号演算装置１”であれば、入力ディジタル音声信号Ｓ_inに対する音場処理をオフとした場合、入力ディジタル音声信号Ｓ_inはＤＳＰ２”を経由することなく直接出力ディジタル音声信号Ｓ_outとして出力される。従って、音場処理オフ時には、ＤＳＰ２”を高速なクロックパルスＣＬＫで動作させる必要がないので、音場処理オフ時におけるディジタル信号演算装置１”の消費電力を低減することが可能である。
【００１５】
しかしながら、上記構成から成るディジタル信号演算装置１”では、入力ディジタル音声信号Ｓ_inに対する音場処理のオン／オフを切り換える際、出力ディジタル音声信号Ｓ_outの遅延時間や信号レベル等が音場処理のオン／オフに応じて変動するため、出力ディジタル音声信号Ｓ_outが不連続となって異音が発生し、ユーザが聴感上の違和感を感じるという課題があった。また、音場処理をオンからオフに切り換えた場合に、音量がいきなり大きくなるという課題もあった。
【００１６】
なお、上記で例示したオーディオ用のディジタル信号演算装置に限らず、映像処理用のディジタル信号演算装置や、その他の分野で用いられるディジタル信号演算装置についても、上記と同様の課題があった。
【００１７】
本発明は上記の問題点に鑑み、入力ディジタル信号に対する演算処理のオフ時における低消費電力化を図るとともに、該演算処理のオン／オフ切り換えに伴う出力ディジタル信号の違和感を低減することが可能なディジタル信号演算装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るディジタル信号演算装置では、入力ディジタル信号に所定の演算処理を施す第１処理部と、前記入力ディジタル信号に前記演算処理を施すことなく、第１処理部を経由した場合と同等の遅延処理やレベル調整処理を施す第２処理部と、を内蔵したディジタル信号処理手段を具備するディジタル信号演算装置において、前記入力ディジタル信号の信号経路として、第１処理部を経由する第１信号経路及び第２処理部を経由する第２信号経路の他に、前記ディジタル信号処理手段を経由しない第３信号経路を有する構成としている。
【００１９】
なお、上記構成から成るディジタル信号演算装置では、第１〜第３信号経路のいずれか１つを選択し、その信号経路を経由して得られた信号を出力ディジタル信号とする選択手段を有する構成にするとよい。
【００２０】
また、上記構成から成るディジタル信号演算装置では、第３信号経路が選択された際に、前記ディジタル信号処理手段に対する動作クロックパルスの供給を停止させる手段を有する構成にするとよい。
【００２１】
また、上記構成から成るディジタル信号演算装置では、第３信号経路が選択された際に、前記ディジタル信号処理手段に対する前記入力ディジタル信号の供給を停止させる手段を有する構成にするとよい。
【００２２】
また、上記構成から成るディジタル信号演算装置では、第１信号経路と第３信号経路とを相互に切り換える際に、前記入力ディジタル信号に対してフェード制御を施す手段を有する構成にするとよい。
【００２３】
また、上記構成から成るディジタル信号演算装置では、第１信号経路と第３信号経路とを相互に切り換える際に、前記入力ディジタル信号に対してレベル制御を施す手段を有する構成にするとよい。
【００２４】
【発明の実施の形態】
本発明に係るディジタル信号演算装置として、ここでは、オーディオ用のディジタル信号演算装置を例に挙げて説明を行う。図１は本発明に係るディジタル信号演算装置の第１実施形態を示すブロック図である。
【００２５】
本図のディジタル信号演算装置１ａは、ディジタル信号処理手段であるディジタル信号プロセッサ２（以下、ＤＳＰ２と呼ぶ）と、３つのセレクタ７、８、９とを具備し、入力ディジタル音声信号Ｓ_inに対してＤＳＰ２による所定の演算処理（音像・音場処理や音質制御処理等のプログラム処理）を施すことで、所望の出力ディジタル音声信号Ｓ_outを生成する。
【００２６】
上記したＤＳＰ２は、内部に数値演算論理回路３（以下、ＡＬＵ３と呼ぶ）とセレクタ６とを有し、セレクタ８を介して外部から入力される高速なクロックパルスＣＬＫによって動作する。ＡＬＵ３は音場プログラム処理部４と補正処理部５とから成り、各処理部４、５の入力端子はいずれもセレクタ９の出力端子に接続されている。また、各処理部４、５の出力端子はセレクタ６の二入力端子にそれぞれ接続されている。
【００２７】
音場プログラム処理部４は、ホールやスタジアムといった実在音場の立体感を仮想的に再現したり、使用者の嗜好に合わせて再生音質を変化させたりするために、セレクタ９を介して外部から入力される入力ディジタル音声信号Ｓ_inに対して所定の演算処理（以下、音場処理と呼ぶ）を施す回路部である。
【００２８】
上記の音場処理において、１回の演算に必要な入力ディジタル音声信号Ｓ_inの個数が単数である場合には、図示しない外部ＲＯＭから受ける命令毎に入力ディジタル音声信号Ｓ_inに対する演算を行い、出力ディジタル音声信号Ｓ_outを生成する。一方、１回の演算に必要な入力ディジタル音声信号Ｓ_inの個数が複数である場合には、必要な入力ディジタル音声信号Ｓ_inを図示しない外部ＲＡＭに保持し、その後、前記外部ＲＯＭからの命令に基づいて入力ディジタル音声信号Ｓ_inに対する演算を順次行うことで、出力ディジタル音声信号Ｓ_outを生成する。
【００２９】
なお、通常の音場処理では、１回の演算に複数の入力ディジタル音声信号Ｓ_inを必要とするため、１つの出力ディジタル音声信号Ｓ_outを生成するには多少の時間を要し、入力ディジタル音声信号Ｓ_inと出力ディジタル音声信号Ｓ_outとの間には少なからず遅延が生じる。また、一般的に出力ディジタル音声信号Ｓ_outの信号レベルは、入力ディジタル音声信号Ｓ_inの信号レベルよりも小さくなる。
【００３０】
補正処理部５は、自身を経由してセレクタ６に出力されるディジタル音声信号の遅延時間や信号レベルが、音場プログラム処理部４を経由した場合と同等になるように、セレクタ９を介して外部から入力される入力ディジタル音声信号Ｓ_inに対して遅延処理やレベル調整処理等を施す回路部である。
【００３１】
セレクタ６は、入力された二信号（音場プログラム処理部４及び補正処理部５の各出力信号）のいずれか一方を選択して、その選択信号をセレクタ７に送出する。なお、セレクタ６における信号選択動作は、外部から入力される第１制御信号Ｓ_c1に基づいて制御される。
【００３２】
なお、上記したセレクタ７の一入力端子は、入力ディジタル信号Ｓ_inの供給ラインに接続されており、他入力端子はＤＳＰ２を構成するセレクタ６の出力端子に接続されている。また、セレクタ７の出力端子は、ディジタル信号演算装置１ａの出力端子に相当しており、セレクタ７における信号選択動作は、外部から入力される第２制御信号Ｓ_c2に基づいて制御される。
【００３３】
このように、本実施形態のディジタル信号演算装置１ａには、入力ディジタル信号Ｓ_inの信号経路として、ＤＳＰ２の音場プログラム処理部４を経由する信号経路（以下、第１信号経路と呼ぶ）、及び補正処理部５を経由する信号経路（以下、第２信号経路と呼ぶ）の他に、ＤＳＰ２を経由しない信号経路（以下、第３信号経路と呼ぶ）が新たに設けられている。
【００３４】
このような構成とすることにより、入力ディジタル音声信号Ｓ_inに対する音場処理をオフとする場合には、セレクタ７でＤＳＰ２を経由しない第３信号経路を選択し、入力ディジタル音声信号Ｓ_inを直接出力ディジタル音声信号Ｓ_outとして外部に出力することができる。従って、音場処理オフ時には、ＤＳＰ２を高速なクロックパルスＣＬＫで動作させる必要がなくなるので、音場処理オフ時におけるディジタル信号演算装置１ａの消費電力を低減することが可能となる。
【００３５】
また、入力ディジタル音声信号Ｓ_inに対する音場処理のオン／オフを切り換えながら使用する場合（例えば、複数の音場処理を切り換えながら視聴する場合）には、セレクタ６で音場プログラム処理部４を経由する第１信号経路と、補正処理部５を経由する第２信号経路とを適宜選択し、セレクタ７では常にセレクタ６の出力信号を選択するように制御すればよい。このような選択制御により、入力ディジタル音声信号Ｓ_inに対する音場処理のオン／オフを切り換える際であっても、出力ディジタル音声信号Ｓ_outが不連続とならず、ユーザに聴感上の違和感を感じさせない製品を提供することが可能となる。
【００３６】
上記したように、本実施形態のディジタル信号演算装置１ａでは、第１、第２制御信号Ｓ_c1、Ｓ_c2に基づいてセレクタ６、７における信号選択動作を制御し、第１〜第３信号経路のいずれか１つを任意に選択することで、その信号経路を経由して得られた信号を出力ディジタル信号Ｓ_outとして外部に出力することができる。このような構成とすることにより、ディジタル信号演算装置１ａの用途に応じて、最適な信号経路を選択することが可能となる。
【００３７】
一方、本実施形態のディジタル信号演算装置１ａには、セレクタ７で第３信号経路が選択された際に、ＤＳＰ２に対するクロックパルスＣＬＫの供給を停止させる手段として、ＤＳＰ２の外部にセレクタ８が設けられている。セレクタ８の一入力端子は、ＤＳＰ２を動作させるクロックパルスＣＬＫの供給ラインに接続されており、他入力端子はグランドラインに接続されている。また、セレクタ８の出力端子は、ＤＳＰ２のクロックパルス入力端子に接続されている。
【００３８】
なお、セレクタ８における信号選択動作は、セレクタ７と同様、外部から入力される第２制御信号Ｓ_c2に基づいて制御されており、セレクタ７でＤＳＰ２の出力信号（すなわち、第１信号経路或いは第２信号経路）が選択された場合には、セレクタ８でクロックパルスＣＬＫの供給ラインが選択される。また、セレクタ７で入力ディジタル音声信号Ｓ_in（すなわち、第３信号経路）が選択された場合には、セレクタ８でグランドラインが選択される。
【００３９】
このような構成とすることにより、音場処理オフ時に外部からのクロックパルスＣＬＫが継続入力されていたとしても、そのクロックパルスＣＬＫによってＤＳＰ２が不必要に動作することはない。従って、音場処理オフ時におけるディジタル信号演算装置１ａの消費電力を低減することが可能となる。
【００４０】
また、本実施形態のディジタル信号演算装置１ａには、セレクタ７で第３信号経路が選択された際に、ＤＳＰ２に対する入力ディジタル信号Ｓ_inの供給を停止させる手段として、ＤＳＰ２の外部にセレクタ９が設けられている。セレクタ９の一入力端子は、入力ディジタル信号Ｓ_inの供給ラインに接続されており、他入力端子はグランドラインに接続されている。また、セレクタ９の出力端子は、ＤＳＰ２を構成するＡＬＵ３の入力端子（すなわち、音場プログラム処理部４及び補正処理部５の各入力端子）に接続されている。
【００４１】
なお、セレクタ９における信号選択動作は、セレクタ７と同様、外部から入力される第２制御信号Ｓ_c2に基づいて制御されており、セレクタ７でＤＳＰ２の出力信号（すなわち、第１信号経路或いは第２信号経路）が選択された場合には、セレクタ９で入力ディジタル信号Ｓ_inの供給ラインが選択される。また、セレクタ７で入力ディジタル音声信号Ｓ_in（すなわち、第３信号経路）が選択された場合には、セレクタ９でグランドラインが選択される。
【００４２】
このような構成とすることにより、音場処理オフ時に、ＤＳＰ２が入力ディジタル信号Ｓ_inによって不必要に動作することはない。従って、音場処理オフ時におけるディジタル信号演算装置１ａの消費電力を低減することが可能となる。
【００４３】
続いて、本発明に係るディジタル信号演算装置の第２実施形態について説明を行う。図２は本発明に係るディジタル信号演算装置の第２実施形態を示すブロック図である。なお、本実施形態のディジタル信号演算装置１ｂは、第１実施形態のディジタル信号演算装置１ａ（図１参照）を改良したものであり、その構成及び動作は第１実施形態とほぼ同様である。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では本実施形態の特徴部分に重点をおいた説明を行う。
【００４４】
本図に示すように、本実施形態のディジタル信号演算装置１ｂには、第１実施形態の構成に加えて、第１信号経路と第３信号経路とを相互に切り換える際に、入力ディジタル信号Ｓ_inに対してフェード制御を施す手段として、フェード制御部１０とセレクタ１１とが新たに設けられている。
【００４５】
フェード制御部１０の入力端子及びセレクタ１１の一入力端子は、いずれも入力ディジタル信号Ｓ_inの供給ラインに接続されている。また、フェード制御部１０の出力端子はセレクタ１１の他入力端子に接続されており、セレクタ１１の出力端子はセレクタ７、９の一入力端子にそれぞれ接続されている。
【００４６】
なお、セレクタ１１における信号選択動作は、セレクタ７、８、９と同様、外部から入力される第２制御信号Ｓ_c2に基づいて制御されており、第１信号経路と第３信号経路とが相互に切り換えられた場合には、セレクタ１１でフェード処理部１０の出力信号が選択される。
【００４７】
ここで、フェード処理部１０の一動作例について説明する。図３はフェード制御部１０の一動作例を示すタイミングチャートである。なお、本図中の「音場処理モード」とは、第１信号経路が選択されている状態を示しており、「スルーモード」とは、第３信号経路が選択されている状態を示している。
【００４８】
まず、音場処理モードからスルーモードに切り換える場合には、外部ＲＡＭに保持されているデータの初期化に要する時間Δｔ１において、入力ディジタル音声信号Ｓ_inの信号レベルを０ｄＢから−７２ｄＢまでフェードアウトし、その後しばらくしてから、入力ディジタル音声信号Ｓ_inの信号レベルを−７２ｄＢから０ｄＢまでフェードインする。
【００４９】
一方、スルーモードから音場処理モードに切り換える場合も、音場処理モードからスルーモードに切り換える場合と同様に、入力ディジタル音声信号Ｓ_inの信号レベルを０ｄＢから−７２ｄＢまでフェードアウトする。その後、次の演算に必要なデータ数が外部ＲＡＭに蓄積されるまでの時間Δｔ２は入力ディジタル音声信号Ｓ_inの信号レベルを−７２ｄＢに保持し、しばらくしてから、入力ディジタル音声信号Ｓ_inの信号レベルを−７２ｄＢから０ｄＢまでフェードインする。
【００５０】
このようなフェード制御を行うことにより、入力ディジタル音声信号Ｓ_inに対する音場処理のオン／オフを切り換える際に、出力ディジタル信号Ｓ_outが不連続となることを防止できるので、ユーザに聴感上の違和感を感じさせない製品を提供することが可能となる。
【００５１】
続いて、本発明に係るディジタル信号演算装置の第３実施形態について説明を行う。図４は本発明に係るディジタル信号演算装置の第３実施形態を示すブロック図である。なお、本実施形態のディジタル信号演算装置１ｃは、第１、第２実施形態のディジタル信号演算装置１ａ、１ｂ（図１、図２参照）を改良したものであり、その構成及び動作は第１、第２実施形態とほぼ同様である。そこで、第１、第２実施形態と同様の部分については、図１、図２と同一の符号を付すことで説明を省略し、以下では本実施形態の特徴部分に重点をおいた説明を行う。
【００５２】
本図に示すように、本実施形態のディジタル信号演算装置１ｃには、第１、第２実施形態の構成に加えて、第１信号経路と第３信号経路とを相互に切り換える際に、入力ディジタル信号Ｓ_inに対してレベル制御を施す手段として、乗算器１２とセレクタ１３とが新たに設けられている。
【００５３】
乗算器１２の入力端子及びセレクタ１３の一入力端子は、いずれもセレクタ１１の出力端子に接続されている。また、乗算器１２の出力端子はセレクタ１３の他入力端子に接続されており、セレクタ１３の出力端子はセレクタ７の一入力端子に接続されている。
【００５４】
なお、セレクタ１３における信号選択動作は、外部から入力される第３制御信号Ｓ_c3に基づいて制御されており、第１信号経路と第３信号経路とが相互に切り換えられた場合には、セレクタ１３で乗算器１２の出力信号が選択される。
【００５５】
このようなレベル制御を行うことにより、入力ディジタル音声信号Ｓ_inに対する音場処理のオン／オフを切り換える際であっても、出力ディジタル信号Ｓ_outの信号レベルを同一とすることができるので、音量がいきなり大きくなったり小さくなったりすることがなく、ユーザに聴感上の違和感を感じさせない製品を提供することが可能となる。
【００５６】
なお、上記の実施形態では、本発明をオーディオ用のディジタル信号演算装置に適用した例を挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、画像処理や画質制御等を行う映像処理用のディジタル信号演算装置や、その他の分野で用いられるディジタル信号演算装置についても、広く適用することができることは言うまでもない。
【００５７】
【発明の効果】
上記したように、本発明に係るディジタル信号演算装置では、入力ディジタル信号に所定の演算処理を施す第１処理部と、前記入力ディジタル信号に前記演算処理を施すことなく、第１処理部を経由した場合と同等の遅延処理やレベル調整処理を施す第２処理部と、を内蔵したディジタル信号処理手段を具備するディジタル信号演算装置において、前記入力ディジタル信号の信号経路として、第１処理部を経由する第１信号経路及び第２処理部を経由する第２信号経路の他に、前記ディジタル信号処理手段を経由しない第３信号経路を有する構成としている。
【００５８】
このような構成とすることにより、入力ディジタル信号に対する演算処理をオフとする場合には、第３信号経路を選択することで、ディジタル信号処理手段を高速なクロックパルスで動作させる必要がなくなる。従って、演算処理オフ時におけるディジタル信号演算装置の消費電力を低減することが可能となる。また、入力ディジタル信号に対する演算処理のオン／オフを切り換える際には、第１、第２信号経路を適宜選択することで、ユーザに出力ディジタル信号の違和感を感じさせない製品を提供することが可能となる。このように、本構成のディジタル信号演算装置であれば、入力ディジタル信号に対する演算処理のオン／オフ制御を容易に行うことができる。
【００５９】
なお、上記構成から成るディジタル信号演算装置では、第１〜第３信号経路のいずれか１つを選択し、その信号経路を経由して得られた信号を出力ディジタル信号とする選択手段を有する構成にするとよい。このような構成とすることにより、ディジタル信号演算装置の用途に応じて最適な信号経路を選択することが可能となる。
【００６０】
また、上記構成から成るディジタル信号演算装置では、第３信号経路が選択された際に、前記ディジタル信号処理手段に対する動作クロックパルスの供給を停止させる手段を有する構成にするとよい。
【００６１】
このような構成とすることにより、入力ディジタル信号に対する演算処理のオフ時に外部からの動作クロックパルスが継続入力されていたとしても、該動作クロックパルスによってディジタル信号処理手段が不必要に動作することはない。従って、演算処理オフ時におけるディジタル信号演算装置の消費電力を低減することが可能となる。
【００６２】
また、上記構成から成るディジタル信号演算装置では、第３信号経路が選択された際に、前記ディジタル信号処理手段に対する前記入力ディジタル信号の供給を停止させる手段を有する構成にするとよい。
【００６３】
このような構成とすることにより、入力ディジタル信号に対する演算処理のオフ時に、ディジタル信号処理手段が入力ディジタル信号によって不必要に動作することはない。従って、演算処理オフ時におけるディジタル信号演算装置の消費電力を低減することが可能となる。
【００６４】
また、上記構成から成るディジタル信号演算装置では、第１信号経路と第３信号経路とを相互に切り換える際に、前記入力ディジタル信号に対してフェード制御を施す手段を有する構成にするとよい。
【００６５】
このような構成とすることにより、入力ディジタル信号に対する演算処理のオン／オフを切り換える際に、出力ディジタル信号が不連続となることを防止できるので、ユーザに出力ディジタル信号の違和感を感じさせない製品を提供することが可能となる。
【００６６】
また、上記構成から成るディジタル信号演算装置では、第１信号経路と第３信号経路とを相互に切り換える際に、前記入力ディジタル信号に対してレベル制御を施す手段を有する構成にするとよい。
【００６７】
このような構成とすることにより、入力ディジタル信号に対する演算処理のオン／オフを切り換える際であっても、出力ディジタル信号の信号レベルを同一とすることができるので、ユーザに出力ディジタル信号の違和感を感じさせない製品を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明に係るディジタル信号演算装置の第１実施形態を示すブロック図である。
【図２】本発明に係るディジタル信号演算装置の第２実施形態を示すブロック図である。
【図３】フェード制御部１０の一動作例を示すタイミングチャートである。
【図４】本発明に係るディジタル信号演算装置の第３実施形態を示すブロック図である。
【図５】従来のディジタル信号演算装置の一構成例を示すブロック図である。
【図６】従来のディジタル信号演算装置の別構成例を示すブロック図である。
【符号の説明】
１ａ、１ｂ、１ｃディジタル信号演算装置
２ディジタル信号プロセッサ（ＤＳＰ）
３数値演算論理回路（ＡＬＵ）
４音場プログラム処理部
５補正処理部
６、７、８、９、１１、１３セレクタ
１０フェード制御部
１２乗算器
ＣＬＫクロックパルス
Ｓ_in 入力ディジタル音声信号
Ｓ_out 出力ディジタル音声信号
Ｓ_c1、Ｓ_c2、Ｓ_c3 第１、第２、第３制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital signal arithmetic apparatus that includes a digital signal processor and performs predetermined arithmetic processing on an input digital signal.
[0002]
[Prior art]
Here, as a conventional digital signal arithmetic unit, an audio digital signal arithmetic unit will be described as an example. FIG. 5 is a block diagram showing an example of the configuration of a conventional digital signal arithmetic unit. The digital signal arithmetic unit 1 ′ of this figure includes a digital signal processor 2 ′ (hereinafter referred to as DSP 2 ′ [Digital Signal Processor]), and an input digital audio signal S. _in Is subjected to predetermined arithmetic processing (program processing such as sound image / sound field processing and sound quality control processing) by the DSP 2 ', thereby obtaining a desired output digital audio signal S. _out Is generated.
[0003]
The DSP 2 ′ described above has a numerical arithmetic logic circuit 3 ′ (hereinafter referred to as ALU 3 ′ [Arithmetic and Logic Unit]) and a selector 6 ′ inside thereof, and operates by a high-speed clock pulse CLK input from the outside. To do. The ALU 3 ′ includes a sound field program processing unit 4 ′ and a correction processing unit 5 ′, and the output terminals of the processing units 4 ′ and 5 ′ are respectively connected to the two input terminals of the selector 6 ′.
[0004]
The sound field program processing unit 4 ′ virtually reproduces the three-dimensional effect of a real sound field such as a hall or a stadium, or changes the playback sound quality according to the user's preference. _in Is a circuit unit that performs predetermined arithmetic processing (hereinafter referred to as sound field processing).
[0005]
In the normal DSP 2 ′, the input digital audio signals S for the number required for one sound field processing are used. _in Is stored in an external RAM [Random Access Memory] (not shown), and thereafter, an input digital audio signal S based on a command from an external ROM [Read Only Memory] (not shown). _in The operations for are sequentially performed. Therefore, one output digital audio signal S _out Requires a certain amount of time to generate the input digital audio signal S _in And output digital audio signal S _out There is a considerable delay between the two. In general, the output digital audio signal S _out The signal level of the input digital audio signal S _in It becomes smaller than the signal level.
[0006]
The correction processing unit 5 ′ uses the input digital signal so that the delay time and signal level of the digital audio signal output to the selector 6 ′ via itself are the same as those through the sound field program processing unit 4 ′. Audio signal S _in Is a circuit unit that performs delay processing, level adjustment processing, and the like.
[0007]
The selector 6 ′ selects one of the two input signals (the output signals of the sound field program processing unit 4 ′ and the correction processing unit 5 ′) and outputs the selection signal as an output digital audio signal S. _out To send to the outside. That is, the selector 6 ′ receives the input digital audio signal S _in When the sound field processing is turned on, the output signal of the sound field program processing unit 4 ′ is selectively output, and when it is off, the output signal of the correction processing unit 5 ′ is selectively output. Note that the signal selection operation in the selector 6 ′ is performed by the first control signal S input from the outside. _c1 Controlled based on
[0008]
Next, a conventional digital signal arithmetic device having another configuration will be described. FIG. 6 is a block diagram showing another configuration example of a conventional digital signal arithmetic unit. The digital signal arithmetic unit 1 "in this figure includes a digital signal processor 2" (hereinafter referred to as DSP 2 ") and a selector 7", and an input digital audio signal S. _in Is subjected to predetermined arithmetic processing (program processing such as sound image / sound field processing and sound quality control processing) by the DSP 2 ″, so that a desired output digital audio signal S _out Is generated.
[0009]
The DSP 2 ″ has a numerical arithmetic logic circuit 3 ″ (hereinafter referred to as ALU 3 ″) inside and operates by a high-speed clock pulse CLK input from the outside. The ALU 3 ″ is a sound field program processing unit 4. ", And its output terminal is connected to one input terminal of the selector 7" provided outside the DSP 2 ". The other input terminal of the selector 7" is an input that does not go through the DSP 2 ". Digital audio signal S _in Is entered directly.
[0010]
The sound field program processing unit 4 ″ is similar to the sound field program processing unit 4 ′ shown in FIG. _in Is a circuit unit that performs sound field processing on the.
[0011]
The selector 7 ″ receives two input signals (the output signal of the sound field program processing unit 4 ″ and the input digital audio signal S that does not pass through the DSP 2 ″. _in ) Is selected, and the selection signal is output as the output digital audio signal S. _out To send to the outside. That is, the selector 7 ″ receives the input digital audio signal S _in When the sound field processing is on, the output signal of the sound field program processing unit 4 "is selectively output, and when the sound field processing is off, the input digital audio signal S that does not pass through the DSP 2" _in Is selected and output. The signal selection operation in the selector 7 ″ is performed by the second control signal S input from the outside. _c2 Controlled based on
[0012]
[Problems to be solved by the invention]
Certainly, if the digital signal arithmetic unit 1 ′ shown in FIG. _in Even when the sound field processing is turned off, the output digital audio signal S _out Is generated via the correction processing unit 5 ′ of the DSP 2 ′, the delay time, signal level, etc. thereof are output digital sound signal S when the sound field processing is turned on. _out Can be equivalent. Therefore, the input digital audio signal S _in When switching on / off the sound field processing for the output digital audio signal S _out However, it is possible to provide a product that does not make the user feel uncomfortable.
[0013]
However, in the digital signal arithmetic unit 1 ′ configured as described above, it is necessary to operate the DSP 2 ′ with a high-speed clock pulse CLK regardless of whether the sound field processing is on / off. There was a problem that was unnecessarily large. In particular, in portable media playback devices that use a battery or the like as a driving power source, there is a problem of how to extend the playback time. Therefore, the large power consumption of the digital signal arithmetic unit 1 ′ is a serious adverse effect. It was.
[0014]
On the other hand, if the digital signal arithmetic unit 1 ″ shown in FIG. 6 is used, the input digital audio signal S _in When the sound field processing is turned off for the input digital audio signal S _in Directly output digital audio signal S without going through DSP 2 " _out Is output as Accordingly, when the sound field processing is off, it is not necessary to operate the DSP 2 ″ with the high-speed clock pulse CLK, so that it is possible to reduce the power consumption of the digital signal arithmetic unit 1 ″ when the sound field processing is off.
[0015]
However, in the digital signal arithmetic unit 1 ″ having the above configuration, the input digital audio signal S _in When switching on / off the sound field processing for the output digital audio signal S _out Delay time, signal level, etc. vary depending on on / off of the sound field processing, so that the output digital audio signal S _out Has become a discontinuity and an abnormal noise is generated, and there is a problem that the user feels uncomfortable in hearing. There is also a problem that the volume suddenly increases when the sound field processing is switched from on to off.
[0016]
Not only the audio digital signal arithmetic apparatus exemplified above but also the digital signal arithmetic apparatus for video processing and the digital signal arithmetic apparatus used in other fields have the same problems as described above.
[0017]
In view of the above problems, the present invention can reduce the power consumption when the arithmetic processing for the input digital signal is turned off, and can reduce the uncomfortable feeling of the output digital signal associated with the on / off switching of the arithmetic processing. An object is to provide a digital signal arithmetic unit.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, in the digital signal arithmetic device according to the present invention, a first processing unit that performs predetermined arithmetic processing on an input digital signal, and a first processing without performing the arithmetic processing on the input digital signal. In a digital signal arithmetic apparatus comprising a digital signal processing means having a delay processing and level adjustment processing equivalent to the case of passing through the processing section and a built-in digital signal processing means, the first processing is used as the signal path of the input digital signal. In addition to the first signal path passing through the second processing section and the second signal path passing through the second processing section, a third signal path not passing through the digital signal processing means is provided.
[0019]
The digital signal arithmetic apparatus having the above-described configuration includes a selection unit that selects any one of the first to third signal paths and uses the signal obtained via the signal path as an output digital signal. It is good to.
[0020]
The digital signal arithmetic apparatus having the above-described configuration may be configured to include means for stopping supply of operation clock pulses to the digital signal processing means when the third signal path is selected.
[0021]
The digital signal arithmetic apparatus having the above-described configuration may be configured to include means for stopping the supply of the input digital signal to the digital signal processing means when the third signal path is selected.
[0022]
Further, the digital signal arithmetic apparatus having the above configuration may be configured to have means for performing fade control on the input digital signal when the first signal path and the third signal path are switched to each other.
[0023]
The digital signal arithmetic apparatus having the above-described configuration may be configured to have means for performing level control on the input digital signal when the first signal path and the third signal path are switched to each other.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Here, the digital signal arithmetic device according to the present invention will be described by taking an audio digital signal arithmetic device as an example. FIG. 1 is a block diagram showing a first embodiment of a digital signal arithmetic device according to the present invention.
[0025]
The digital signal arithmetic unit 1a shown in the figure includes a digital signal processor 2 (hereinafter referred to as DSP 2) which is a digital signal processing means and three selectors 7, 8, and 9, and an input digital audio signal S. _in Is subjected to predetermined arithmetic processing (program processing such as sound image / sound field processing and sound quality control processing) by the DSP 2 to obtain a desired output digital audio signal S. _out Is generated.
[0026]
The DSP 2 includes a numerical operation logic circuit 3 (hereinafter referred to as ALU 3) and a selector 6 inside, and operates by a high-speed clock pulse CLK input from the outside via the selector 8. The ALU 3 includes a sound field program processing unit 4 and a correction processing unit 5, and the input terminals of the processing units 4 and 5 are all connected to the output terminal of the selector 9. The output terminals of the processing units 4 and 5 are respectively connected to the two input terminals of the selector 6.
[0027]
The sound field program processing unit 4 from the outside via the selector 9 in order to virtually reproduce the three-dimensional effect of a real sound field such as a hall or a stadium, or to change the reproduced sound quality according to the user's preference. Input digital audio signal S _in Is a circuit unit that performs predetermined arithmetic processing (hereinafter referred to as sound field processing).
[0028]
In the above sound field processing, the input digital audio signal S required for one calculation is used. _in When the number of input digital audio signals S is one for each command received from an external ROM (not shown). _in And the output digital audio signal S _out Is generated. On the other hand, the input digital audio signal S required for one operation _in When there are a plurality of signals, the necessary input digital audio signal S _in Is stored in an external RAM (not shown), and then an input digital audio signal S is generated based on a command from the external ROM. _in Are sequentially performed to output digital audio signal S. _out Is generated.
[0029]
In normal sound field processing, a plurality of input digital audio signals S are used for one calculation. _in One output digital audio signal S. _out Takes some time to generate the input digital audio signal S _in And output digital audio signal S _out There is a considerable delay between the two. In general, the output digital audio signal S _out The signal level of the input digital audio signal S _in It becomes smaller than the signal level.
[0030]
The correction processing unit 5 passes through the selector 9 so that the delay time and the signal level of the digital audio signal output to the selector 6 via itself are the same as those through the sound field program processing unit 4. Input digital audio signal S input from the outside _in Is a circuit unit that performs delay processing, level adjustment processing, and the like.
[0031]
The selector 6 selects one of the two input signals (the output signals of the sound field program processing unit 4 and the correction processing unit 5) and sends the selection signal to the selector 7. The signal selection operation in the selector 6 is performed by the first control signal S input from the outside. _c1 Controlled based on
[0032]
Note that one input terminal of the selector 7 is connected to the input digital signal S. _in The other input terminal is connected to the output terminal of the selector 6 constituting the DSP 2. The output terminal of the selector 7 corresponds to the output terminal of the digital signal arithmetic unit 1a, and the signal selection operation in the selector 7 is performed by the second control signal S input from the outside. _c2 Controlled based on
[0033]
As described above, the digital signal arithmetic unit 1a of the present embodiment includes the input digital signal S. _in Signal paths that pass through the sound field program processing unit 4 of the DSP 2 (hereinafter referred to as the first signal path) and signal paths that pass through the correction processing unit 5 (hereinafter referred to as the second signal path). In addition, a signal path that does not pass through the DSP 2 (hereinafter referred to as a third signal path) is newly provided.
[0034]
With this configuration, the input digital audio signal S _in Is turned off, the third signal path not passing through the DSP 2 is selected by the selector 7 and the input digital audio signal S is selected. _in Directly output digital audio signal S _out Can be output to the outside. Therefore, it is not necessary to operate the DSP 2 with the high-speed clock pulse CLK when the sound field processing is off, so that it is possible to reduce the power consumption of the digital signal arithmetic unit 1a when the sound field processing is off.
[0035]
The input digital audio signal S _in When the sound field processing is used while switching on / off of the sound field (for example, when viewing while switching a plurality of sound field processes), the selector 6 uses the first signal path via the sound field program processing unit 4; The second signal path passing through the correction processing unit 5 is appropriately selected, and the selector 7 may be controlled to always select the output signal of the selector 6. By such selection control, the input digital audio signal S _in Even when the sound field processing is switched on / off for the output digital audio signal S _out Is not discontinuous, and it is possible to provide a product that does not make the user feel uncomfortable.
[0036]
As described above, in the digital signal arithmetic unit 1a of the present embodiment, the first and second control signals S _c1 , S _c2 The signal selection operation in the selectors 6 and 7 is controlled based on the above, and any one of the first to third signal paths is arbitrarily selected, so that the signal obtained via the signal path is output as a digital signal. S _out Can be output to the outside. With such a configuration, it is possible to select an optimum signal path according to the application of the digital signal arithmetic unit 1a.
[0037]
On the other hand, the digital signal arithmetic unit 1a of the present embodiment is provided with a selector 8 outside the DSP 2 as means for stopping the supply of the clock pulse CLK to the DSP 2 when the third signal path is selected by the selector 7. ing. One input terminal of the selector 8 is connected to a supply line of a clock pulse CLK for operating the DSP 2, and the other input terminal is connected to a ground line. The output terminal of the selector 8 is connected to the clock pulse input terminal of the DSP 2.
[0038]
Note that the signal selection operation in the selector 8 is the same as the selector 7 in that the second control signal S input from the outside. _c2 When the output signal of the DSP 2 (that is, the first signal path or the second signal path) is selected by the selector 7, the supply line of the clock pulse CLK is selected by the selector 8. Further, the selector 7 inputs the input digital audio signal S. _in When (that is, the third signal path) is selected, the selector 8 selects the ground line.
[0039]
With this configuration, even if the external clock pulse CLK is continuously input when the sound field processing is off, the DSP 2 does not operate unnecessarily by the clock pulse CLK. Therefore, it is possible to reduce the power consumption of the digital signal arithmetic unit 1a when the sound field processing is off.
[0040]
Further, in the digital signal arithmetic unit 1a of the present embodiment, when the third signal path is selected by the selector 7, the input digital signal S to the DSP 2 is selected. _in As a means for stopping the supply, a selector 9 is provided outside the DSP 2. One input terminal of the selector 9 is connected to the input digital signal S. _in The other input terminal is connected to the ground line. The output terminal of the selector 9 is connected to the input terminals of the ALU 3 constituting the DSP 2 (that is, the input terminals of the sound field program processing unit 4 and the correction processing unit 5).
[0041]
Note that the signal selection operation in the selector 9 is the same as the selector 7 in that the second control signal S input from the outside. _c2 When the output signal of the DSP 2 (that is, the first signal path or the second signal path) is selected by the selector 7, the input digital signal S is selected by the selector 9. _in Supply lines are selected. Further, the selector 7 inputs the input digital audio signal S. _in When (that is, the third signal path) is selected, the selector 9 selects the ground line.
[0042]
With this configuration, when the sound field processing is off, the DSP 2 can receive the input digital signal S. _in Will not work unnecessarily. Therefore, it is possible to reduce the power consumption of the digital signal arithmetic unit 1a when the sound field processing is off.
[0043]
Next, a second embodiment of the digital signal arithmetic device according to the present invention will be described. FIG. 2 is a block diagram showing a second embodiment of the digital signal arithmetic device according to the present invention. The digital signal arithmetic device 1b of the present embodiment is an improvement of the digital signal arithmetic device 1a (see FIG. 1) of the first embodiment, and its configuration and operation are almost the same as those of the first embodiment. Therefore, the same parts as those in the first embodiment are denoted by the same reference numerals as those in FIG. 1, and the description thereof will be omitted. Hereinafter, the description will be made with an emphasis on the characteristic parts of the present embodiment.
[0044]
As shown in this figure, in addition to the configuration of the first embodiment, the digital signal arithmetic unit 1b of this embodiment has an input digital signal S when switching between the first signal path and the third signal path. _in As a means for performing the fade control, a fade control unit 10 and a selector 11 are newly provided.
[0045]
Both the input terminal of the fade controller 10 and one input terminal of the selector 11 are the input digital signal S. _in Connected to the supply line. The output terminal of the fade control unit 10 is connected to the other input terminal of the selector 11, and the output terminal of the selector 11 is connected to one input terminal of the selectors 7 and 9.
[0046]
Note that the signal selection operation in the selector 11 is the same as the selectors 7, 8, and 9, and the second control signal S input from the outside _c2 When the first signal path and the third signal path are switched to each other, the selector 11 selects the output signal of the fade processing unit 10.
[0047]
Here, an operation example of the fade processing unit 10 will be described. FIG. 3 is a timing chart showing an operation example of the fade controller 10. Note that the “sound field processing mode” in the figure indicates a state where the first signal path is selected, and the “through mode” indicates a state where the third signal path is selected. Yes.
[0048]
First, when switching from the sound field processing mode to the through mode, the input digital audio signal S is obtained at the time Δt1 required for initialization of data held in the external RAM. _in Is faded out from 0 dB to -72 dB, and after a while, the input digital audio signal S _in Is faded in from -72 dB to 0 dB.
[0049]
On the other hand, when switching from the through mode to the sound field processing mode, as in the case of switching from the sound field processing mode to the through mode, the input digital audio signal S _in Is faded out from 0 dB to -72 dB. Thereafter, the time Δt2 until the number of data necessary for the next calculation is stored in the external RAM is the input digital audio signal S _in Is held at -72 dB, and after a while, the input digital audio signal S _in Is faded in from -72 dB to 0 dB.
[0050]
By performing such fade control, the input digital audio signal S _in When switching the sound field processing on / off for the output digital signal S _out Can be prevented from becoming discontinuous, so that it is possible to provide a product that does not make the user feel uncomfortable.
[0051]
Next, a third embodiment of the digital signal arithmetic device according to the present invention will be described. FIG. 4 is a block diagram showing a third embodiment of the digital signal arithmetic device according to the present invention. The digital signal arithmetic device 1c of this embodiment is an improvement of the digital signal arithmetic devices 1a and 1b (see FIGS. 1 and 2) of the first and second embodiments, and the configuration and operation thereof are the first. This is almost the same as in the second embodiment. Therefore, the same parts as those in the first and second embodiments are denoted by the same reference numerals as those in FIGS. 1 and 2, and the description thereof will be omitted. Hereinafter, the description will be made with an emphasis on the characteristic parts of the present embodiment. .
[0052]
As shown in this figure, in addition to the configurations of the first and second embodiments, the digital signal arithmetic unit 1c of this embodiment has an input when switching between the first signal path and the third signal path. Digital signal S _in A multiplier 12 and a selector 13 are newly provided as means for performing level control on.
[0053]
Both the input terminal of the multiplier 12 and one input terminal of the selector 13 are connected to the output terminal of the selector 11. The output terminal of the multiplier 12 is connected to the other input terminal of the selector 13, and the output terminal of the selector 13 is connected to one input terminal of the selector 7.
[0054]
The signal selection operation in the selector 13 is performed by the third control signal S input from the outside. _c3 When the first signal path and the third signal path are switched to each other, the selector 13 selects the output signal of the multiplier 12.
[0055]
By performing such level control, the input digital audio signal S _in Even when the sound field processing is switched on / off for the output digital signal S _out Therefore, it is possible to provide a product that does not cause the volume to suddenly increase or decrease, and does not make the user feel uncomfortable.
[0056]
In the above embodiment, the present invention has been described with reference to an example in which the present invention is applied to an audio digital signal arithmetic apparatus. However, the scope of application of the present invention is not limited to this, and image processing and image quality are not limited thereto. Needless to say, the present invention can be widely applied to digital signal arithmetic devices for video processing that perform control and the like, and digital signal arithmetic devices used in other fields.
[0057]
【The invention's effect】
As described above, in the digital signal arithmetic device according to the present invention, the first processing unit that performs predetermined arithmetic processing on the input digital signal and the first processing unit without performing the arithmetic processing on the input digital signal. In a digital signal arithmetic unit comprising a digital signal processing means incorporating a second processing unit for performing delay processing and level adjustment processing equivalent to the above case, the signal path of the input digital signal is routed through the first processing unit. In addition to the first signal path that passes through and the second signal path that passes through the second processing unit, a third signal path that does not pass through the digital signal processing means is provided.
[0058]
With this configuration, when the arithmetic processing for the input digital signal is turned off, it is not necessary to operate the digital signal processing means with a high-speed clock pulse by selecting the third signal path. Therefore, it is possible to reduce the power consumption of the digital signal arithmetic device when the arithmetic processing is off. Further, when switching on / off the arithmetic processing for the input digital signal, it is possible to provide a product that does not make the user feel uncomfortable with the output digital signal by appropriately selecting the first and second signal paths. Become. Thus, with the digital signal arithmetic device of this configuration, the on / off control of arithmetic processing for the input digital signal can be easily performed.
[0059]
The digital signal arithmetic apparatus having the above-described configuration includes a selection unit that selects any one of the first to third signal paths and uses the signal obtained via the signal path as an output digital signal. It is good to. With such a configuration, it is possible to select an optimal signal path according to the application of the digital signal arithmetic device.
[0060]
The digital signal arithmetic apparatus having the above-described configuration may be configured to include means for stopping supply of operation clock pulses to the digital signal processing means when the third signal path is selected.
[0061]
By adopting such a configuration, even if an operation clock pulse from the outside is continuously input when the arithmetic processing for the input digital signal is turned off, the digital signal processing means can be operated unnecessarily by the operation clock pulse. Absent. Accordingly, it is possible to reduce the power consumption of the digital signal arithmetic device when the arithmetic processing is off.
[0062]
The digital signal arithmetic apparatus having the above-described configuration may be configured to include means for stopping the supply of the input digital signal to the digital signal processing means when the third signal path is selected.
[0063]
With such a configuration, the digital signal processing means does not operate unnecessarily by the input digital signal when the arithmetic processing for the input digital signal is turned off. Accordingly, it is possible to reduce the power consumption of the digital signal arithmetic device when the arithmetic processing is off.
[0064]
Further, the digital signal arithmetic apparatus having the above configuration may be configured to have means for performing fade control on the input digital signal when the first signal path and the third signal path are switched to each other.
[0065]
With this configuration, it is possible to prevent the output digital signal from becoming discontinuous when switching on / off the arithmetic processing for the input digital signal, so that a product that does not make the user feel uncomfortable with the output digital signal. It becomes possible to provide.
[0066]
The digital signal arithmetic apparatus having the above-described configuration may be configured to have means for performing level control on the input digital signal when the first signal path and the third signal path are switched to each other.
[0067]
By adopting such a configuration, the signal level of the output digital signal can be made the same even when switching on / off the arithmetic processing for the input digital signal, so that the user feels uncomfortable with the output digital signal. It is possible to provide products that do not feel.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a digital signal arithmetic device according to the present invention.
FIG. 2 is a block diagram showing a second embodiment of the digital signal arithmetic device according to the present invention.
FIG. 3 is a timing chart showing an operation example of the fade control unit 10;
FIG. 4 is a block diagram showing a third embodiment of the digital signal arithmetic device according to the present invention.
FIG. 5 is a block diagram showing a configuration example of a conventional digital signal arithmetic device.
FIG. 6 is a block diagram showing another configuration example of a conventional digital signal arithmetic device.
[Explanation of symbols]
1a, 1b, 1c Digital signal arithmetic unit
2 Digital signal processor (DSP)
3 Numerical arithmetic logic circuit (ALU)
4 Sound field program processing section
5 Correction processing section
6, 7, 8, 9, 11, 13 selector
10 Fade controller
12 multiplier
CLK clock pulse
S _in Input digital audio signal
S _out Output digital audio signal
S _c1 , S _c2 , S _c3 First, second and third control signals

Claims

A first processing unit that performs predetermined arithmetic processing on the input digital signal and a second processing that performs delay processing and level adjustment processing equivalent to those performed via the first processing unit without performing the arithmetic processing on the input digital signal. In a digital signal arithmetic apparatus comprising a processing unit and a digital signal processing means having a built-in,
In addition to the first signal path passing through the first processing unit and the second signal path passing through the second processing unit, the input digital signal has a third signal path not passing through the digital signal processing means. A digital signal arithmetic device characterized by the above.

2. The digital signal according to claim 1, further comprising selection means for selecting any one of the first to third signal paths and using the signal obtained via the signal path as an output digital signal. Arithmetic unit.

3. The digital signal arithmetic apparatus according to claim 2, further comprising means for stopping supply of operation clock pulses to the digital signal processing means when the third signal path is selected.

4. The digital signal arithmetic apparatus according to claim 2, further comprising means for stopping the supply of the input digital signal to the digital signal processing means when the third signal path is selected.

5. The digital signal according to claim 2, further comprising means for performing fade control on the input digital signal when switching between the first signal path and the third signal path. Signal arithmetic unit.

6. The digital signal according to claim 2, further comprising means for performing level control on the input digital signal when switching between the first signal path and the third signal path. Signal arithmetic unit.