JP3748119B2 - Multi-valued logic circuit - Google Patents

Description

【００２５】
で表される。ここで、Ｖ_k は入力ｋの電位、Ｃ_K は入力ｋとフローティングゲートの結合容量である。Ｃ_g はフローティングゲートとチャネルの容量、Ｖ_chはチャネルの実効電位、Ｃ_stは浮遊容量、Ｖ_stは浮遊容量が結合している部分の実効電位である。また、Ｃ_tot はフローティングゲートに結合している全ての容量の和で、
【００２６】
【数２】

【００２７】
である。
式（１）と式（２）とからニューロンＭＯＳインバータの特性は
【００２８】
【数３】

【００２９】
となる。ただし、Ｖ_inv'は実効インバータ電圧で

である。
【００３０】
インバータの電圧利得Ａは通常非常に大きいため、各入力に対する電圧利得Ａ_k も
Ａ_k ＝−ＡＣ_k ／Ｃ_tot （６）
と大きい値になる。このため、入力が少し変化すると出力はＶ_DDからＶ_SSに変化してしまい、中間の出力は得られない。従って、ニューロンＭＯＳインバータは式（２）で表される入力の重み付き線形和が一定値（Ｖ_inv'）以上であるかを弁別する働きを持つが、入力の重み付き線形和に比例した出力を得ることは出来ない。
【００３１】
図３に示す容量帰還型多入力増幅器では、１つの入力端子（Ｌとする）を容量Ｃ_L を介して出力端子に接続している。この構成において、式（４）は次のようになる。
【００３２】
【数４】

【００３３】
これを、Ｖ_O について解くと、
【００３４】
【数５】

【００３５】
となる。Ａが十分大きければ、
【００３６】
【数６】

【００３７】
である。各入力に対する電圧利得Ａ_k も
Ａ_k ＝−Ｃ_K ／Ｃ_L （９）
と容量比だけで決まる値になり、この値を適当に選べば出力を飽和させることなく、入力の重み付き線形和に比例した出力を得ることができる。以下の説明では、出力端子に接続され、負帰還に用いられる容量Ｃ_L をフィードバック容量Ｃ_F と呼ぶ場合がある。
【００３８】
一方、図４１に示すニューロンＭＯＳソースフォロワを用いると、入力の重み付き線形和に比例した出力を得る（多値出力）ことができる。
ソースフォロワの特性は、その入出力間電位差をＶ_thとすると、ほぼ
Ｖ_O ＝Ｖ_i −Ｖ_th （１０）
で表されるから、ニューロンＭＯＳソースフォロワの特性は、
【００３９】
【数７】

【００４０】
となり、各入力に対する電圧利得Ａ_k も
Ａ_k ＝Ｃ_k ／Ｃ_tot （１２）
と容量比だけで決まる値となり、出力を飽和させることなく、入力の重み付き線形和に比例した出力を得ることができる。
【００４１】
しかしながら、この電圧利得Ａ_k は全ての入力に対するものを集めても１より小さく、各入力に対しては更に小さい。従って、各入力に対する電圧利得を自由に選べないことが判る。これにより、多値論理回路等を構成する上で障害となるなど、応用分野が制限されてしまう。
【００４２】
これに対して、図３に示すフィードバック容量Ｃ_F 付多入力増幅器では、電圧利得は式（９）で表され、自由に選べることがわかる。
なお、フィードバック容量Ｃ_F については、前述した文献のうち、イシイらの文献に示されているが、入出力特性は容量比で変化することを示すに留まり、後述する多値論理回路への適用を示唆する記載はない。
【００４３】
図３に示す回路構成について、更に説明する。反転増幅器Ａとしては、図２に示すＣＭＯＳを用い、容量Ｃ_L を介して負帰還をかけることで、各入力に対する電圧利得を決定している。また、入力の一部を直流電圧源に接続することにより、実効インバータ電圧Ｖ_inv を変えることもできる。入力Ｘをこのための入力とし、他の入力に対する実効インバータ電圧Ｖ_inv"を式（８）より求めると、
【００４４】
【数８】

【００４５】
となり、
【００４６】
【数９】

【００４７】
が得られる。複数の入力をこの目的で用いる場合は並列容量と容量で重み付けした平均電圧を用いればよい。例えば、Ｃ_x1とＣ_x2をそれぞれＶ_DDとＶ_SS（＝０）に接続した場合、合成容量Ｃ_x1＋Ｃ_x2、等価電圧Ｖ_DDＣ_X1／（Ｃ_x1＋Ｃ_x2）とすればよい。
【００４８】
次に、図３の構成を利用した種々の基本多値論理回路を説明する。これらの基本多値論理回路は、後述する多値論理回路（多値加算回路）で用いられるものである。なお、以下に説明する基本多値論理回路では、上述の実効インバータ電圧は適当な値に設定されているものとし、インバータ電圧を制御するための直流入力は省略してある。
【００４９】
図４は、多値インバータを示す図である。図４に示す構成では、入力容量Ｃとフィードバック容量Ｃ_F とを同じ値（Ｃ_F ＝Ｃ）にすることにより、入力に対する出力の利得を−１にしている。また、実効インバータ電圧は電源電圧Ｖ_DDの１／２に設定してある。すなわち、出力電圧Ｖ_o は
Ｖ_O ＝−（Ｖ_i −Ｖ_DD／２）＋Ｖ_DD／２＝Ｖ_DD−Ｖ_i
となる。Ｎ値（Ｎは２以上の自然数）信号ｘ（ｘ∈｛０、１、２、．．．、Ｎ−１｝）に電圧レベルｘ／（Ｎ−１）Ｖ_DDを対応させれば、その否定￣ｘは次の通り書ける。
￣ｘ＝Ｎ−１−ｘ
この否定￣ｘが出力に現れる。
【００５０】
図５は、Ｒ進反転型Ｄ／Ａコンバータである（Ｒは２以上の自然数）。この構成では、入力の容量の比をＲのべきに比例するように設定してある（Ｃ、ＲＣ、Ｒ² Ｃ、．．．、Ｒ^L-1 Ｃ）。これにより、各入力に対する利得は−Ａ、−ＡＲ、−ＡＲ² 、．．．、−ＡＲ^L-1 となる。また、実効インバータ電圧Ｖ_inv は次のように調節する。まず、Ｄ／Ａコンバータの出力Ｖ_o は、
Ｖ_O ＝−ＡΣＲ^k-1 （Ｖ_k −Ｖ_inv ）＋Ｖ_inv
で表される。
【００５１】
入力のＲ値信号
ｘ＝ΣＲ^k-1 ｘ_k （ｘ_k ∈｛０、１、２、．．．、Ｒ−１｝）
の各桁ｘ_k に電圧レベルｘ／（Ｒ−１）Ｖ_DDを対応させれば、

が得られる。特に、
Ａ＝（Ｒ−１）／（Ｒ^L −１）、Ｖ_inv ＝Ｖ_DD／２
とすると、
Ｖ_o ＝Ｖ_DD（１−１／（Ｒ^L −１）ΣＲ^k-1 ｘ_k ）
となり、また
Ａ＝（Ｒ−１）／Ｒ^L 、Ｖ_inv ＝Ｖ_DDＲ^L ／（２Ｒ^L −１）
とすると、
Ｖ_o ＝Ｖ_DD（１−１／Ｒ^L ΣＲ^k-1 ｘ_k ）
となり、入力のＲ値Ｌ桁信号ｘに応じた出力がほぼフルスケールで得られることが判る。
【００５２】
図６は、多入力反転増幅器を複数用いることにより、正の重みも可能にした回路である。前段の反転増幅器の入力容量をＣ_1k（Ｋ＝１、２、．．．、Ｌ１）、フィードバック容量をＣ_1Fとし、後段の反転増幅器の入力容量をＣ₂₁（ｌ＝０、１、２、．．．、Ｌ２）、フィードバック容量をＣ_2Fとする。そして、前段の反転増幅器の出力が後段の反転増幅器の０番目の入力に容量Ｃ_2kを介して接続されている。このとき、それぞれの利得が十分大きいとすると、
【００５３】
【数１０】

【００５４】
となり、正負の両方の重みが得られることがわかる。ここで
【００５５】
【数１１】

【００５６】
である。ただし、どのような入力に対しても前段の反転増幅器の出力が飽和しないようにするためには、
Ｃ_1F≧ΣＣ_1k
とする必要がある。
【００５７】
図７は、Ｎ値量子化器である。Ｎ値の値ｎを電圧レベルｎ／（Ｎ−１）Ｖ_DDに対応させる場合、入力の比較器Ａ₁ 、Ａ₂ 、Ａ_N のしきい値はそれぞれ
（ｎ−１／２）／（Ｎ−１）Ｖ_DD（ｎ∈｛１、２、．．．、Ｎ−１｝）
に設定する。これらの出力を同じ重み（容量Ｃ／（Ｎ−１））で後段の多入力反転増幅器に入力することにより、Ｎ値量子化器を得ることができる。
【００５８】
図８は、図７に示すＮ値量子化器の動作特性を示す図で、（Ａ）は入力電圧Ｖ_i に対する比較器Ａ１、Ａ２、Ａ３（図７では省略）、Ａ_N の出力電圧を示し、図（Ｂ）はＮ値量子化器の入出力特性を示す。
図９は、Ｒ進Ｎ値加算器の要部を示す図である（Ｒは２以上の整数）。すなわち、図９に示す加算器は、各桁の重みがＲ（Ｒは２以上の自然数）のべきで表され（すなわち、Ｒ進数で）、各桁がＮ通りの値をとる符号を処理する。このような符号として、各桁が正負の対称な値をとるＳＤ（Ｓｉｇｎｅｄ Ｄｉｇｉｔ）符号がある。周知のように、ＳＤ符号は冗長性を有する。例えば、４桁の４進ＳＤ数は１０進数の”１０”に対して複数の表現が可能である。（（００２２）、（１−３−１−２）等）。上記冗長性とは、ある数値が複数通りの表現で表わされる可能性があることを意味している。この点に鑑み、上記加算器は特にＲ進Ｎ値冗長加算器とも呼ばれる。
【００５９】
図９において、ｋ桁のｘ_k とｙ_k の加算結果ｚ_k は破線で囲まれた部分（加算器の基本演算回路）で行われ、その中間の出力（中間和）ｗ_k （＝ｘ_k ＋ｙ_k ＝ｓ_k ＋Ｒｃ_k ）と、ｋ−１桁からの桁上げ信号ｃ_k-1 との和で算出される。すなわち、桁上げ信号の伝搬は１けたのみに限られる。
【００６０】
図１０は、Ｒ進Ｎ値冗長加算器の図９の破線で囲まれた部分に相当する回路図である。ただし、Ｒ＝２Ｍ≧４、Ｎ＝２Ｍ＋３である。なお、Ｒ＝２Ｍ＋１≧３、Ｎ＝２Ｍ＋３の場合も同様に構成できる。入力ｘ_k とｙ_k を加算した中間和ｗ_k から和信号ｓ_k と桁上げ信号ｃ_k を算出し、そのうちの和信号ｓ_k とｋ−１桁からの桁上げ信号ｃ_k-1 との和ｚ_k を算出する。
【００６１】
比較器Ａ１を含む多入力反転増幅器と、比較器Ａ２を含む多入力反転増幅器とは、入力ｘ_k とｙ_k とからｋ＋１桁に伝搬する桁上げ信号ｃ_k を生成する。増幅器Ａ４を含む多入力反転増幅器は、和信号ｓ_k （＝ｗ_k −Ｒｃ_k ）を算出する。増幅器Ａ３を含む多入力反転増幅器は、和信号ｓ_k と、ｋ−１桁からの桁上げ信号ｃ_k-1 とから最終的な答えｚ_k を算出する。
【００６２】
以下、式を用いて図１０の構成及び動作を説明する。
Ｒ進Ｎ値冗長加算器の入力信号は、次の通り表される。
ｘ＝ΣＲ^k ｘ_k （ｘ_k ∈｛−（Ｍ＋１）、−Ｍ、．．．、Ｍ、Ｍ＋１｝）
ｙ＝ΣＲ^k ｙ_k （ｙ_k ∈｛−（Ｍ＋１）、−Ｍ、．．．、Ｍ、Ｍ＋１｝）
入力信号の各桁において、ｘ_k とｙ_k の中間和ｗ_k を作り、それを和信号ｓ_k （ｓ_k ∈｛−Ｍ、−（Ｍ−１）、．．．、−１、０、１、．．．、Ｍ−１、Ｍ｝）と桁上げ信号ｃ_k （ｃ_k ∈｛−１、０、１｝に分解する。最終的な答えｚ_k （ｚ_k ∈｛−（Ｍ＋１）、−Ｍ、．．．、−１、０、１、．．．、Ｍ、Ｍ＋１｝）は、和信号ｓ_k と１つ下の桁上げ信号ｃ_k-1 の和として得られる。すなわち、
ｗ_k ＝ｘ_k ＋ｙ_k ＝ｓ_k ＋Ｒｃ_k
ｚ_k ＝ｓ_k ＋ｃ_k-1
となる。桁上げ信号は、
【００６３】
【数１２】

【００６４】
となる。ただし、Ｒ＝２Ｍの場合には、ｗ_k ＝−Ｍの時ｃ_k ＝−１、ｗ_k ＝Ｍの時ｃ_k ＝１としてもよい。
桁上げ信号ｃ_k は、これを２つの成分α_k とβ_k に分け、ｘ_k とｙ_k から生成する。
【００６５】
【数１３】

【００６６】
すなわち、図６に示す増幅器を用いることにより、ｘ_k 、ｙ_k 、α_k 、β_k の重み付き線形和としてｚ_k を得る。
なお、容量の決定に際しては、比較器Ａ１及びＡ２の出力は、−（２Ｍ＋２）α_k 、−（２Ｍ＋２）β_k に対応したレベルであることを考慮する。すなわち、比較器Ａ１からの出力は−（２Ｍ＋２）α_k であり、一方これを受ける容量の重みは入力ｘ_k に対しＲ倍なので、その容量を｛Ｒ／（２Ｍ＋２）｝Ｃ₂ に設定する。同様に、比較器Ａ２からの出力は−（２Ｍ＋２）β_k であり、一方これを受ける容量の重みは入力ｙ_k に対しＲ倍なので、その容量を｛Ｒ／（２Ｍ＋２）｝Ｃ₂ に設定する。
【００６７】
また、増幅器Ａ３の入力容量は次のように設定する。和信号−ｓ_k を受ける容量Ｃ₃ に対し、ｋ−１桁の桁上げ信号ｃ_k-1 （−（２Ｍ＋２）α_k-1 ＋｛−（２Ｍ＋２）β_k-1 ）は等しい重み付けである。よって、桁上げ信号を受ける容量はそれぞれ｛１／（２Ｍ＋２）｝Ｃ₃ である。
【００６８】
図１１は、図１０に示す２Ｍ進２Ｍ＋３値冗長加算器の中間和ｗ_k と信号ｃ_k 、ｓ_k 、α_k 、β_k との関係を示す図である。なお、図中、各信号は実線、破線のいずれをも取り得る。
図１１に示すように、中間和ｗ_k に対し、桁上げ信号ｃ_k は±Ｍの前後で変化する。従って、図１０に示す比較器Ａ₁ のしきい値を−（Ｍ±１／２）、比較器Ａ₂ のしきい値を（Ｍ±１／２）に設定することで、桁上げ信号ｃ_k の値を決定できる。なお、このときのα_k とβ_k は、図１１に示す通りである。増幅器Ａ₄ の出力−ｓ_k はｘ_k ＋ｙ_k −Ｒ（α_k ＋β_k ）に等しいので、図１１に示すように変化する。
【００６９】
ここで、一例としてＭ＝２の場合を考える。すなわち、４進７値冗長加算器では、
ｗ_k ＝ｘ_k ＋ｙ_k ＝４ｃ_k ＋ｓ_k
となる。よって、ｗ_k とｃ_k 及びｓ_k との関係は図１２に示すようになる。ｗ_k ＝±２の場合には、ｃ_k 及びｓ_k はいずれの値をも取り得る。従って、例えば比較器Ａ₁ とＡ₂ のしきい値を各々−１．５と＋１．５に設定することで、桁上げ信号ｃ_k の値を決定できる。比較器Ａ₁ 、Ａ₂ の出力は電源電圧Ｖ_DD又はＶ_S のいずれかの値をとる。Ｖ_DDは７値（Ｍ＝２）の＋３（＝Ｍ＋１）に相当し、Ｖ_SSは−３（＝−（Ｍ＋１））に相当する。よって、Ａ₁ 及びＡ₂ の出力はそれぞれ、−（２Ｍ＋２）α_k 、（２Ｍ＋２）β_k となり、これらを受ける容量は次の通りである。
｛Ｒ／（２Ｍ＋２）｝Ｃ₂ ＝４／（２×２＋２）＝２／３Ｃ₂
また、増幅器Ａ₃ の入力容量は等しい重み付けであるが、Ｍ＝２の場合、ｋ−１桁からの桁上げ信号ｃ_k-1 は本来の値の６倍なので、桁上げ信号ｃ_k-1 を受ける２つの容量は−ｓ_k を受ける容量Ｃ₃ に対しそれぞれ１／６に重み付けされている。
【００７０】
図１０に示す２Ｍ進２Ｍ＋３冗長加算器の説明においては、各桁が正負の対称な値をとるＳＤ符号を用いる場合を説明したが、２Ｍ進２Ｍ＋２値でｘ_k ∈｛−Ｍ、．．．、Ｍ、Ｍ＋１｝又はｘ_k ∈｛−（Ｍ＋１）、Ｍ、．．．、Ｍ｝といった非対称な値を持つ符号や、ｘ_k ∈｛０、．．．、２Ｍ、２Ｍ＋１｝といった正だけの値を取る符号を用いた場合でも同様の考え方で構成可能である。
【００７１】
図１３は、図９と同様のＲ進Ｎ値冗長加算器の要部の構成を示す図であるが、図１３の構成の場合にはＲ＝２Ｍ≧２、Ｎ＝２Ｍ＋１の場合である。図９に示す構成と異なり、処理部１０でｋ桁の桁上げ信号ｃ_k はｋ−１桁の中間和ｗ_k-1 に関する情報（具体的には、その符号）を参照して決められる。
【００７２】
図１４は、図１３に示すＲ進Ｎ値冗長加算器の破線で囲まれた部分に相当する回路図である。比較器Ａ１を含む多入力反転増幅器と、比較器Ａ２を含む多入力反転増幅器とは、入力ｘ_k とｙ_k とｋ−１桁からの中間和ｗ_k-1 の符号（−２Ｍγ_k-1 ）からｋ＋１桁に伝搬する桁上げ信号ｃ_k を生成する。比較器Ａ₃ を含む多入力反転増幅器は、入力ｘ_k とｙ_k とから、ｋ＋１桁に送る中間和ｗ_k の符号（−２Ｍγ_k ）を生成する。増幅器Ａ５を含む多入力反転増幅器は、和信号ｓ_k （＝ｗ_k −Ｒｃ_k ）を算出する。増幅器Ａ４を含む多入力反転増幅器は、和信号ｓ_k と、ｋ−１桁からの桁上げ信号ｃ_k-1 とから最終的な答えｚ_k を算出する。
【００７３】
以下、式を用いて図１４の構成及び動作を説明する。
図１４に示す加算器では、入力信号
ｘ＝ΣＲ^k-1 ｘ_k （ｘ_k ∈｛−Ｍ、−（Ｍ−１）、．．．、Ｍ−１、Ｍ｝）
ｙ＝ΣＲ^k-1 ｙ_k （ｙ_k ∈｛−Ｍ、−（Ｍ−１）、．．．、Ｍ−１、Ｍ｝）
の各桁の入力信号から中間和ｗ_k を作成し、それを和信号ｓ_k （ｓ_k ∈｛−Ｍ、−（Ｍ−１）、．．．、Ｍ−１、Ｍ｝）と桁上げ信号ｃ_k （ｃ_k ∈｛−１、０、１｝に分解する。最終的な答えｚ_k （ｚ_k ∈｛−Ｍ、−（Ｍ−１）、．．．、Ｍ−１、Ｍ｝）は、和信号ｓ_k と１つ下の桁上げ信号ｃ_k-1 の和として得られる。この場合には、ｓ_k とｃ_k-1 の和が定められた範囲に収まるようにするため、桁上げ信号の生成に工夫をする。すなわち、上記範囲に収まるようにするために、｜ｗ_k ｜＝Ｍの時には、ｗ_k-1 ≦０の場合ｓ_k ＞０となるように、ｗ_k-1 の場合ｓ_k ＜０となるようにｃ_k を求める。
【００７４】
図１４の回路構成において、中間和の正負を判断する比較器Ａ₃ を設け、入力容量Ｃ₄ を介して入力ｘ_k 、ｙ_k を受け取り、その和を基準値を比較する。そして、比較器Ａ₃ が出力する比較結果より１つ上の桁の２つの比較器Ａ₁ とＡ₂ のしきい値を制御している。比較器Ａ₁ とＡ₂ は、ｋ−１桁からの符号を示す信号−２Ｍγ_k-1 をインバータＩＮＶ及び各比較器に接続された入力容量を介して受け取る。信号−２Ｍγ_k-1 は電源電圧Ｖ_DD又はＶ_SSなので、この信号を受ける入力容量は１／２Ｍに重み付けされている。このようにして、ｋ−１桁の中間和の符号を考慮して、桁上げ信号が生成される。
【００７５】
なお、桁上げ信号を受ける増幅器Ａ５の入力容量はＲ／２Ｍ＝２Ｍ／２Ｍ＝１の重みである。また、増幅器Ａ４の入力容量は次のように設定する。和信号−ｓ_k を受ける容量Ｃ₃ に対し、ｋ−１桁の桁上げ信号ｃ_k-1 （−２Ｍα_k-1 ＋｛−２Ｍβ_k-1 ｝）は等しい重み付けである。よって、桁上げ信号を受ける容量はそれぞれ（１／２Ｍ）Ｃ₃ である。
【００７６】
図１５は、図１４に示す２Ｍ進２Ｍ＋１値冗長加算器の中間和ｗ_k と信号ｃ_k 、ｓ_k 、α_k 、β_k 、γ_k との関係を示す図である。なお、図中、実線はγ_k-1 ＝１／２の場合であり、破線はγ_k-1 ＝−１／２の場合である。
図１５に示すように、中間和ｗ_k に対し、桁上げ信号ｃ_k は±Ｍの前後で変化する。更に、γ_k は０近傍で変化する。従って、図１４に示す比較器Ａ₁ のしきい値を−Ｍ、比較器Ａ₂ のしきい値をＭに設定することで、桁上げ信号ｃ_k の値を決定できる。なお、このときのα_k とβ_k は、図１５に示す通りである。増幅器Ａ₅ の出力−ｓ_k はｘ_k ＋ｙ_k −Ｒ（α_k ＋β_k ） に等しいので、図１５に示すように変化する。
【００７７】
ここで、一例としてＭ＝２の場合を考える。すなわち、４進５値冗長加算器では、
ｗ_k ＝ｘ_k ＋ｙ_k ＝４ｃ_k ＋ｓ_k
となる。よって、ｗ_k とｃ_k 及びｓ_k との関係は図１６に示すようになる。ｗ_k ＝±２の場合には、ｃ_k 及びｓ_k の値は次の通りである。ｗ_k ＝−２でｃ_k ＝−１の時はｓ_k ＝２であり、ｃ_k ＝０の時にはｓ_k ＝−２である。またｗ_k ＝２でｃ_k ＝０の時にはｓ_k ＝２であり、ｃ_k ＝１の時にはｓ_k ＝−２である。よって、ｗ_k ＝±２の場合には、いずれか一方のｃ_k とｓ_k を選択する必要がある。
【００７８】
いま、γ_k を次のように設定する。
【００７９】
【数１４】

【００８０】
この場合、桁上げ信号ｃ_k のα_k とβ_k を次のように設定する。
【００８１】
【数１５】

【００８２】
以上の通り、比較器Ａ₁ とＡ₂ のしきい値を各々−２と＋２に設定することで、桁上げ信号ｃ_k の値を決定できる。比較器Ａ₁ 、Ａ₂ の出力は電源電圧Ｖ_DD又はＶ_SSのいずれかの値をとる。Ｖ_DDは５値（Ｍ＝２）の＋２（＝Ｍ）に相当し、Ｖ_SSは−２（＝−Ｍ）に相当する。一方、Ｒ＝２ＭでＭ＝２の時Ｒ＝４である。よって、増幅器Ａ５の入力容量はすべてＣ₂ に等しい。
【００８３】
また、増幅器Ａ₄ の入力容量は等しい重み付けであるが、Ｍ＝２の場合、ｋ−１桁からの桁上げ信号ｃ_k-1 は本来の値の４倍なので、桁上げ信号ｃ_k-1 を受ける２つの容量は−ｓ_k を受ける容量Ｃ₃ に対しそれぞれ１／４に重み付けされている。
【００８４】
以上、図１４及び図１５に示す冗長加算器を説明した。この説明においては、各桁が正負の対称な値をとるＳＤ符号を用いる場合を説明したが、２Ｍ進２Ｍ＋１値でｘ_k ∈｛０、．．．、２Ｍ−１、２Ｍ｝といった正だけの値を取る符号を用いた場合でも同様の考え方で構成可能である。
【００８５】
以上、本発明の実施例を説明した。なお、図１０及び図１４の構成において、最終的な加算結果ｚ_k を入力とする図７に示すような量子化器（電圧ｚ_k がどの多値レベルにあるかを判定する複数の弁別器と、弁別器の出力を線形加算するための多入力増幅器）を接続することで、多値レベルの誤差が後段へ積算されることを防止することができる。
【００８６】
また、このような量子化器を図１０及び図１４に示す加算器内部に設けてもよい。例えば、入力ｘ_k とｙ_k とをそれぞれ量子化する量子化器を設け、これらの量子化器の出力を図１０及び図１４に示す入力ｘ_k 、ｙ_k とする。
また、中間出力−ｓ_k を量子化しても良い。ｓ_k は２Ｍ＋１値であるので２Ｍ進２Ｍ＋３値加算器の場合はｚ_k ，ｘ_k ，ｙ_k を量子化するのに比べ、必要とされる比較器の数が少なくなる利点がある。
【００８７】
このように、量子化器を設けることで多値レベルの誤差の積算を防ぐことができる。以下、この点を詳述する。前述した構成の冗長加算器は、その前段部分で重みに応じたレベル（ハイレベル又はローレベル）を出力し、後段部分のフィードバックによるアナログ的動作で多値を出力する。フローティングゲートの電位は分圧で決まるが、増幅器をＣＭＯＳ回路で構成した場合には電源電圧（Ｖ_DDやＶ_SS）付近では入力と出力とが線形の関係にない。従って、入力電圧がこの電源電圧付近のレベルにあると、誤差を生じる可能性がある。また容量の作製誤差も出力の後妻の原因となる。このような誤差の発生を防止するために、上述した量子化器が設けられる。
【００８８】
量子化器はアナログ的処理において発生する誤差を回避するものであるから、例えばフィードバック容量を有する多入力増幅器の出力に設ける。この場合、量子化器は多入力増幅器の多値出力をレベル判定した後、再度加算する処理を行うので効率が悪い。以下に説明する実施例は、この点を考慮したものである。
【００８９】
以下に説明する実施例では、冗長加算器の内部に電圧がどの多値レベルにあるかを判定する機能を有する。
図１７〜図２０は、２Ｍ進２Ｍ＋３値冗長加算器を説明するための図である。なお、図１７〜図２０には説明の都合上、一部重複する図を含む。図１７はこの冗長加算器の所定部分の信号を表し、（ｂ）はその原理構成を示す図である。なお、図１７及び図１８は既に説明したものであるが、ここでは−ｓ_k を生成する多入力増幅器Ａ₃ のフィードバック容量を｛Ｍ／（Ｍ＋１）｝Ｃ、この出力と次段への結合容量を｛Ｍ／（Ｍ＋１）｝Ｃ₃ としている。これは、ｘ_k 、ｙ_k 、ｚ_k が２Ｍ＋３値であるのに対し、ｓ_k が２Ｍ＋１であるので、ｘ_k 、ｙ_k に対するゲインを（Ｍ＋１）／Ｍとして−ｓ_k の出力がフルスケールで振れるようにしたためである。容量をそれぞれＣ_{2 ,} Ｃ₃ としても問題がないし、ＣＭＯＳインバータ特性によってはむしろフルスケールで振らないほうが良い場合もありうる。
【００９０】
図１９は、ＣＭＯＳインバータによるニューロンＭＯＳ回路を用いた場合の回路図である。図示する回路では、ニューロンＭＯＳインバータのしきい値をＶ_DD／２と仮定している。符号の＋は図１７での実線に、−は破線に対応する。図１９に示す回路はｘ_k 、ｙ_k が多入力増幅器を通してｚ_k に出力されているため、多段に接続するとアナログ的な動作による誤差が蓄積される問題がある。このため、入力、出力又は内部に量子化器を挿入し、多値レベルの再生を行う必要があることは前述した通りである。入力は２つあるので、入力を量子化しようとすると２つの量子化器が必要であり効率的ではない。また、出力のレベルが２Ｍ＋３値であるのに対してｓ_k は２Ｍ＋１なので、ｓ_k の後に量子化器を挿入するのが最も有利である。量子化器はコンパレータを並列に並べた構成でも良いし、後に説明するようなコンパレータの出力を別のコンパレータに加える構成でも良い。
【００９１】
しかし、量子化器はコンパレータでレベルを検出し２値の信号の組とした後、多入力増幅器でその和を取り多値に戻している。そしてｓ_k の後に量子化器を挿入した場合、その出力にまた多入力増幅器で桁上げ信号を加えることになる。これは無駄なので、コンパレータの出力と桁上げ信号を一度に足したほうが有利である。また、ｓ_k を生成するための多入力増幅器はフィードバックを外せばコンパレータとして働くので、これを量子化器のコンパレータとして兼用することができる。
【００９２】
図２０はこのような考えに基づいて構成した２Ｍ進２Ｍ＋３値冗長加算器（図の構成はＭ＝２の場合に相当する）であり、内部に量子化作用を含むため、誤差の累積という問題点はない。この回路ではｓ_k ＝ｘ_k ＋ｙ_k −２Ｍ（α_k ＋β_k ）の信号を２Ｍ個（図では４個）のコンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ 、ＣＯＭＰ₃ 、ＣＯＭＰ₄ に並列に接続することで加算している。各コンパレータの出力及び桁上げ信号α_K-1 、β_K-1 を最終段の多入力増幅器Ａで加算している。各コンパレータの出力及び桁上げ信号α_k-1 、β_k-1 はすべて±０．５をとる信号と考えることができるので、すべて同じ重みで加える。図２０に示す構成では同一構成のコンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ 、ＣＯＭＰ₃ 、ＣＯＭＰ₄ を４個（＝２Ｍ）並列に並べ、これらのコンパレータのしきい値設定用入力をＶ_DD又はＶ_SSのどちらかに接続するかでしきい値を変えている。例えば、、コンパレータＣＯＭＰ₁ の７つの入力端子（しきい値設定用入力）のうち３つに電源電圧Ｖ_SSを印加し、コンパレータＣＯＭＰ₂ では２つの入力端子に電源電圧Ｖ_SSを印加し、１つに電源電圧Ｖ_DDを印加している。なお、最上位と最下位のコンパレータＣＯＭＰ₁ とＣＯＭＰ₄ を除いてＶ_DDとＶ_SSに接続されているしきい値設定用入力が両方存在するので、これらを相殺して容量の数を減らすことができる。また、多段構成のコンパレータを用いてもよい。４つのコンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ 、ＣＯＭＰ₃ 、ＣＯＭＰ₄ のそれぞれの出力信号線は多値増幅器Ａの入力に接続されている。この４つの信号線とＶ_DD、Ｖ_SSとでｓ_K の５値が表される。
【００９３】
図１９及び図２０の最終段の多値増幅器Ａ₄ 、ＡはニューロンＭＯＳソースフォロワで置き換えることもできる。その場合には出力レベルが反転するが、冗長多値加算器を用いた乗算器では加算ツリーが規則的な構造をとるため、出力レベルの反転はあまり大きな問題とはならない。
【００９４】
図１７〜図２０に示す回路は２Ｍ＋１進２Ｍ＋３値冗長加算器にもそのまま用いることができる。ただし、この場合では符号は＋をとり、図中のＲは２Ｍ＋１をとる。
図２１〜図２４は、２Ｍ進２Ｍ＋１値冗長加算器を説明するための図である。これは、２Ｍ進２Ｍ＋１冗長加算器の原理をそのまま回路化したものである。図２１は図１５と同一であり、図２２は図１４の回路構成と実質的に同一である。図２３はＣＭＯＳインバータによるニューロンＭＯＳ回路を用いた場合の回路図である。基本的に、図２３は前述した２Ｍ進２Ｍ＋３値冗長加算器と同様の考え方で構成されている。
【００９５】
図２４は、内部に量子化作用を含む構成の回路図である。図２４も前述した２Ｍ進２Ｍ＋３値冗長加算器と同様の考え方で構成されている。図示するように、同一構成のコンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ 、ＣＯＭＰ₃ 、ＣＯＭＰ₄ を４個（＝２Ｍ）並列に並べ、これらのコンパレータのしきい値設定用入力をＶ_DD又はＶ_SSのどちらかに接続するかでしきい値を変えている。なお、２４の場合には、最終段の多値増幅器ＡはニューロンＭＯＳソースフォロワで置き換えることはできない。
【００９６】
図２５〜図２８は、２Ｍ進２Ｍ＋２値冗長加算器を説明するための図である。図示の構成は、多値レベルとして−ＭからＭ＋１までの値をとる場合を想定している。中間和に対して図２５に示すようにｓ_k 、ｃ_k を発生させれば、ｓ_k ∈｛−Ｍ＋１、−Ｍ＋２．．．．Ｍ−１、Ｍ｝、ｃ_k ∈｛−１、０、１｝となり、その和であるｚ_k はｚ_k ∈｛−Ｍ、−Ｍ＋１．．．．Ｍ、Ｍ＋１｝となる。このように、２Ｍ進２Ｍ＋３値冗長加算器とほとんど同様の操作で桁上げ信号の伝搬のない加算が可能である。２Ｍ進２Ｍ＋３値冗長加算器との違いは正負に対する対称性を放棄することで、多値レベルを一つ下げていることである。
【００９７】
図２７及び図２８に示す構成は基本的には２Ｍ進２Ｍ＋３値冗長加算器に関する前述の説明と同様である。図２５に示すように、しきい値は正負に対して対称でないため、しきい値の設定に注意する必要がある。２Ｍ進２Ｍ＋３値冗長加算器とは異なりｓ_k は２Ｍ値であるため、コンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ 、ＣＯＭＰ₃ の構成は容易になる。最終段の多値増幅器Ａは、ニューロンＭＯＳソースフォロワで置き換えることもできる。
【００９８】
図２９〜図３２は、図２１〜図２４に示す２Ｍ進２Ｍ＋１値冗長加算器を改良した構成を示す図である。前述したように、２Ｍ進２Ｍ＋１値冗長加算器では、一つ下の桁の中間和の正負を表す信号γ_k-1 に応じて、桁上げ信号発生のためのしきい値を変化させる必要がある。このため、図２１〜図２４に示す回路では、中間和ｗ_k とγ_k-1 の和をコンパレータＡ₁ 、Ａ₂ に加えることでα_k 、β_k を生成している。このことは、ｗ_k ＋γ_k-1 に対して各信号を考えると、その入出力特性を一定にすることができることを示唆している。
【００９９】
図２９はこの様子を示している。ｗ_k ＋γ_k-1 に対してｓ_k ＋γ_k-1 は一定の特性となり、しかも２Ｍ値であることがわかる。図３０はこの原理による加算器を示したもので、コンパレータＡ₁ 、Ａ₂ だけではなく後段の多入力増幅器Ａ₅ にもγ_k-1 を加えてやることで出力−ｓ_k −γ_k-1 を得ている。そして、最終段の多入力増幅器Ａ₄ にもγ_k-1 を加えてやることで、余分なγ_k-1 をキャンセルしている。
【０１００】
図３１及び図３２は上記原理に基づく具体的な回路構成である。図２１〜図２４に示す構成に比べ、ｓ_k ＋γ_k-1 が２Ｍ値であることによりコンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ 、ＣＯＭＰ₃ の構成が容易になっている。なお、最終段の多値増幅器Ａ₄ はニューロンＭＯＳソースフォロワで置き換えることはできない。
【０１０１】
図３３〜図３６は図２９〜図３２に示す２Ｍ進２Ｍ＋１値冗長加算器を更に改良したものである。図２９を見ると、α_k 、β_k 、γ_k は必ずα_k 、β_k 、γ_k の順で立ち上がるので、４通りの組み合わせしかないことがわかる。従って、適切に選択することで、２値の信号２つにまとめることができる可能性がある。図３３はこの様子を表したもので、２値信号γ_k 、α_k ＋β_k −γ_k があれば必要な情報であるγ_k とｃ_k ＝α_k ＋β_k を作り出すことができる。α_k ＋β_k −γ_k を生成するのにα_k 、β_k のしきい値がｗ_k ＋γ_k-1 の正負に対して対称であることを利用することができる。−γ_k 出力を桁上げ信号発生のためのコンパレータＡ₁ に加えてやることにより、γ_k が正のときはβ_K のしきい値で、γ_k が負のときはα_K のしきい値で反転するコンパレータとして動作させることが可能になり、その出力としてα_k ＋β_k −γ_k の反転γ_k −α_k −β_k が得られる。
【０１０２】
図３４はこの原理による加算器である。前段の多値増幅器Ａ₅ にはｗ_k ，γ_k-1 ，−γ_k ，γ_k −α_k −β_k を、最終段の多値増幅器Ａ₄ へは桁上げ信号α_k-1 ＋β_k-1 とγ_k-1 のキャンセル用信号の和としてγ_k-1 −α_k-1 ＋β_k-1 を−ｓ_k に加えればよい。
【０１０３】
図３５及び図３６はこの原理に基づく具体的な回路構成である。図２９〜図３２と比べ桁上げ信号生成の構成が簡単になっている。最終段の多値増幅器Ａ₄ は、ニューロンＭＯＳソースフォロワで置き換えることもできる。
図３７〜図３９は、多値を２値コード化した信号で表す方式を用いた場合の多値加算器を示す図である。
【０１０４】
上記説明した図１７〜図３６の多値加算器はいずれも一つの信号線の電圧レベルで直接多値レベルを表す方式を用いている。しかし、図２０、図２４、図２８、図３２及び図３６に示す多値加算器では、量子化器であるコンパレータの出力も桁上げ信号も２値であり、最終段の多入力増幅器Ａで多値レベルに戻す構成となっている。従って、これらの出力を直接外部に取り出せば、２値コード化された多値出力を持つ多値加算器が得られる。この形式の多値加算器を用いる場合には多段に接続することを考えると、入力ｘ_k 、ｙ_k も同じ２値コードの信号の組を用いることになる。図１７〜図３６に示す方式では、同じ重みの信号がそれぞれ２Ｍ＋２、２Ｍ＋２、２Ｍ＋１、２Ｍ＋２、２Ｍずつあり、これらをＣ／（２Ｍ＋２）、Ｃ／２Ｍ、Ｃ／（２Ｍ＋１）、Ｃ／２Ｍ、Ｃ／２Ｍという容量を介してコンパレータに接続すればよい。
【０１０５】
しかしながら、図２１〜図２４、及び図２９〜図３２に示す方式では信号の数と容量の積がＣにならないことから判るように、これらを適切にまとめることで２値信号の数を減らすことができる。
図３７は図２４に基づき信号線の数を減らしたものである。ここでは簡単のため、入力ｘ_k 、ｙ_k の信号線それぞれ１本が容量Ｃを介して接続されているように示されているが、実際には２Ｍ本の信号をＣ／２Ｍの容量で接続する。信号線削減による簡単化の原理を以下に説明する。
【０１０６】
図２１から判るように、α_k-1 がローレベルのとき（即ち−α_k-1 出力がハイレベルのとき）にはγ_k-1 もローレベルであり、ｓ_k の特性は破線の形になる。このとき、ｓ_k は２Ｍ＋１値の内最低のレベルは取りえないため、最低のレベルを検出するコンパレータＣＯＭＰ₄ の出力はローレベルとなる。従って、−α_K-1 出力とこのコンパレータの出力が同時にハイレベルになることはない。従って、ＯＲゲートによりこれらの信号をまとめることができる。同様に、−β_K-1 出力と最高レベルを検出するコンパレータＣＯＭＰ₁ の出力は同時にローレベルになることはないので、ＡＮＤゲートによりこれらの信号をまとめることができる。図３７では、出力が反転レベルにならないようにＮＡＮＤゲートＧ₁ とＮＯＲゲートＧ₂ を用い他の出力にインバータＩＮＶ₁ とＩＮＶ₂ を入れている。しかしながら、反転を許すならばＯＲゲートとＡＮＤゲートを用いることができ、インバータＩＮＶ₁ 、ＩＮＶ₂ は不要となる。
【０１０７】
図３８は、図３２に基づき信号線の数を減らしたものである。図３３で説明したように、γ_k −α_k −β_k が２値になるので、γ_k 、−α_k 、−β_k をコンパレータＡに入れることで２値信号を得ている。ただし、信号の符号を考えるとインバータが必要となる。また、この図の構成ではｍ＝２の場合を想定し、ｓ_k ＋γ_k-1 が４値になることを利用して多段構成のコンパレータＣＯＭＰ₁ 、ＣＯＭＰ₂ によりｓ_k ＋γ_k-1 を量子化している。前段のコンパレータＣＯＭＰ₁ の出力に応じてそれ以降の段ＣＯＭＰ₂ のしきい値を変化させることにより、逐次比較型Ａ／Ｄ変換器と同じような原理で２のべきで重み付けされた２値信号を得ることができる。従って、出力信号３つの重みは図３８では下から２、１、１となる。これらの信号線は次段の加算器とＣ／２、Ｃ／４、Ｃ／４の容量を介して接続すればよい。
【０１０８】
この方式のコンパレータは非常に効率のよい量子化が可能なので素子数をかなり低減できるが、遅延段数が増えるという問題点がある。また、このコンパレータが最も効率的なのは量子化レベルが２のべきのときであるが、他の場合でも同様な考え方でコンパレータを構成することは可能である。
【０１０９】
図３９は図３６に基づくものである。図３３〜図３６に示す方式はもともと余分な信号線はないので図３６の最終段を除いたものでもよい。しかし、ここでは多段構成のコンパレータを用いて信号線をｌｏｇ₂ （２Ｍ）＋１本にしたものを示している。Ｍ＝２では（ｂ）と同様に出力信号３つの重みは下から２、１、１となり、次段の加算器とＣ／２、Ｃ／４、Ｃ／４で結合させればよい。この方式では図３８と異なり、出力レベルの反転を許せば出力のインバータは不要であり、もともとγ_k −α_k −β_k が得られることもあり、非常に簡単な構成で冗長加算器が構成できることがわかる。多段構成のコンパレータを用いることで遅延段数が増加するが、多値出力型で必要な最終段の多入力増幅器が不要となるため、Ｍ＝２では全体として遅延段数は増加しない。
【０１１０】
【発明の効果】
以上説明したように、本発明によれば以下の効果が得られる。
請求項１に記載の発明によれば、前記多入力電圧増幅器の電圧利得が、前記容量結合の容量と負帰還回路の容量との比で決定される多値論理回路であるため、この比を適当に選択することで出力を飽和させることなく、入力の重み付き線形和に比例した十分な利得の出力（加算結果）を低消費電力で得ることができる。
【０１１１】
請求項２に記載の発明によれば、多値量子化器で量子化することで、多値レベルの誤差を補正することができ、この誤差が後段に伝搬して積算されることがない。
請求項３、４に記載の発明によれば、これにより、多入力比較器での量子化作用によるレベル判定結果と桁上げ信号とを一度に加算することができ、簡単な構成で誤差の伝搬を防止することができる。
【０１１２】
請求項５に記載の発明によれば、２値コード化された多値出力が得られる。
請求項６、７に記載の発明によれば、２Ｍ進２Ｍ＋３値冗長加算器、２Ｍ＋１進２Ｍ＋３値冗長加算器、２Ｍ進２Ｍ＋２値冗長加算器等の、Ｎ≧Ｒ＋２を満たすＲ進Ｎ値冗長加算器を提供できる。
【０１１３】
請求項８、９に記載の発明によれば、２Ｍ進２Ｍ＋１値冗長加算器を提供できる。
【図面の簡単な説明】
【図１】容量結合型多入力増幅器（ニューロンＭＯＳインバータ）を示す等価回路図である。
【図２】図１に示す反転増幅器Ａの一構成例であるＣＭＯＳインバータを示す回路図である。
【図３】本発明による多値論理回路の基本となる容量帰還型多入力増幅器を示す図である。
【図４】容量帰還型多入力増幅器を用いた多値インバータを示す図である。
【図５】容量帰還型多入力増幅器を用いたＲ進反転Ｄ／Ａ変換器を示す図である。
【図６】容量帰還型多入力増幅器を用いた多入力増幅器を示す図である。
【図７】容量帰還型多入力増幅器を用いたＮ値量子化器を示す図である。
【図８】図７に示すＮ値量子化器の動作を示す図である。
【図９】本発明の一実施例によるＲ進Ｎ値冗長加算器（ただし、Ｒ＝２Ｍ≧４、Ｎ＝２Ｍ＋３）の要部を示す図である。
【図１０】図９の破線で囲んだ部分の構成を示す図である。
【図１１】図１０に示す構成の動作を示す図である。
【図１２】図１０に示す回路構成において、Ｍ＝２の場合の動作を示す図である。
【図１３】本発明の別の実施例によるＲ進Ｎ値冗長加算器（ただし、Ｒ＝２Ｍ≧２、Ｎ＝２Ｍ＋１）の要部を示す図である。
【図１４】図１３の破線で囲んだ部分の構成を示す図である。
【図１５】図１４に示す構成の動作を示す図である。
【図１６】図１５に示す回路構成において、Ｍ＝２の場合の動作を示す図である。
【図１７】２Ｍ進２Ｍ＋３値冗長加算器を説明するための図（その１）である。
【図１８】２Ｍ進２Ｍ＋３値冗長加算器を説明するための図（その２）である。
【図１９】２Ｍ進２Ｍ＋３値冗長加算器を説明するための図（その３）である。
【図２０】２Ｍ進２Ｍ＋３値冗長加算器を説明するための図（その４）である。
【図２１】２Ｍ進２Ｍ＋１値冗長加算器を説明するための図（その１）である。
【図２２】２Ｍ進２Ｍ＋１値冗長加算器を説明するための図（その２）である。
【図２３】２Ｍ進２Ｍ＋１値冗長加算器を説明するための図（その３）である。
【図２４】２Ｍ進２Ｍ＋１値冗長加算器を説明するための図（その４）である。
【図２５】２Ｍ進２Ｍ＋２値冗長加算器を説明するための図（その１）である。
【図２６】２Ｍ進２Ｍ＋２値冗長加算器を説明するための図（その２）である。
【図２７】２Ｍ進２Ｍ＋２値冗長加算器を説明するための図（その３）である。
【図２８】２Ｍ進２Ｍ＋２値冗長加算器を説明するための図（その４）である。
【図２９】図２１〜図２４に示す２Ｍ進２Ｍ＋１値冗長加算器を改良した構成を示す図（その１）である。
【図３０】図２１〜図２４に示す２Ｍ進２Ｍ＋１値冗長加算器を改良した構成を示す図（その２）である。
【図３１】図２１〜図２４に示す２Ｍ進２Ｍ＋１値冗長加算器を改良した構成を示す図（その３）である。
【図３２】図２１〜図２４に示す２Ｍ進２Ｍ＋１値冗長加算器を改良した構成を示す図（その４）である。
【図３３】図２９〜図３２に示す２Ｍ進２Ｍ＋１値冗長加算器を更に改良した構成を示す図（その１）である。
【図３４】図２９〜図３２に示す２Ｍ進２Ｍ＋１値冗長加算器を更に改良した構成を示す図（その２）である。
【図３５】図２９〜図３２に示す２Ｍ進２Ｍ＋１値冗長加算器を更に改良した構成を示す図（その３）である。
【図３６】図２９〜図３２に示す２Ｍ進２Ｍ＋１値冗長加算器を更に改良した構成を示す図（その４）である。
【図３７】多値を２値コード化した信号で表す方式を用いた場合の多値加算器を示す図（その１）である。
【図３８】多値を２値コード化した信号で表す方式を用いた場合の多値加算器を示す図（その２）である。
【図３９】多値を２値コード化した信号で表す方式を用いた場合の多値加算器を示す図（その３）である。
【図４０】ニューロンＭＯＳ回路の一構成例を示す図である。
【図４１】ニューロンＭＯＳ回路の別の構成例を示す図である。
【符号の説明】
ｘ_k 、ｙ_k 入力信号
ｚ_k 出力信号
ｃ_k 桁上げ信号
Ａ、Ａ₁ 〜Ａ₅ ＣＭＯＳインバータ回路[0001]
BACKGROUND OF THE INVENTION
In terms of circuit form, the present invention relates to a circuit having a function of generating an output determined by a weighted linear sum of a plurality of inputs connected by capacitive coupling, and more particularly to a circuit form called a neuron MOS. Further, the present invention relates to a multi-value logic circuit having a higher function than a normal binary logic circuit by setting the voltage level of one signal line to 3 or more from the functional aspect.
[0002]
[Prior art]
As is well known, the neuron MOS circuit utilizes the fact that the channel of the transistor is formed according to the weighted linear sum of the input voltage by floating the gate of the MOS transistor and capacitively coupling the input signal thereto. There is a proposal that the circuit can be greatly simplified when used in a neural network, FPGA, or the like. Such neuron MOS circuits are detailed in, for example, the following document: ISHII et al. "Hardware-Backpropagation Learning of Neuron MOS Neural Networks", 1992 IEDM Tech. Dig. Pp435-pp438.
[0003]
FIG. 40 shows an example of a neuron MOS circuit. The circuit shown is a complementary source grounded amplifier using a P-channel MOS transistor and an N-channel MOS transistor. The two MOS transistors have a common floating gate FG, and input signals V1 to Vn (n is an arbitrary integer) are capacitively coupled thereto. With respect to the floating gate potential determined by the weighted linear sum of the input voltages V1 to Vn, the output voltage Vout has a characteristic of sharply falling.
[0004]
On the other hand, the multi-level logic circuit is usually configured using an ECL circuit or an IIL circuit using bipolar transistors. These circuits normally operate in a current mode that is easy to obtain a linear sum. Therefore, there is a problem that power consumption is large.
In recent years, it has been proposed to apply a neuron MOS circuit to a multi-value logic circuit. Since the neuron MOS circuit can easily take a linear sum of input voltages in the voltage mode, it can be considered that it is very effective in terms of power consumption and circuit simplification when applied to a multi-value logic circuit.
[0005]
[Problems to be solved by the invention]
However, the neuron MOS circuit having the configuration shown in FIG. 40 has a high output voltage (V_DD) To low level (V_SS) Is a binary output circuit.
[0006]
There has been proposed a neuron MOS circuit capable of solving this point and capable of multi-value output.
FIG. 41 shows a complementary source follower amplifier. The source of the N channel MOS transistor and the source of the P channel MOS transistor are connected in common, and the output voltage Vout is taken out from this. Such a neuron MOS circuit capable of multi-value output is detailed in, for example, the following document: Shibata et al. "Neuron MOS Voltage-Mode Circuit Technology for Multiple-valued Logic", ICE TRANS. ELECTRON. , VOL. E76-C, NO. 3, MARCH 1993, pp347-pp356. It is also proposed to construct a multi-value memory using the neuron MOS circuit shown in FIG. 41 (for example, R. Au et al., “Neuron-MOS Multiple-Valued Memory Technology for Intelligent Data Processing”, International (See Conference on Advanced Microelectronic Devices and Processing, pp80-pp85).
[0007]
However, since the neuron MOS circuit shown in FIG. 41 capable of multi-value output has a source follower and has a gain of about 1 with respect to the potential of the floating gate FG, the gain is 1 for each of the inputs V1 to Vn. There is a problem that it becomes smaller. This problem becomes an obstacle to constructing a multi-value logic circuit or the like with the neuron MOS circuit shown in FIG. 41, and its application field is limited.
[0008]
Accordingly, the present invention solves the above-mentioned conventional problems, generates an output proportional to a weighted linear sum of input voltages, and has a low power consumption multi-value logic circuit having a sufficient gain capable of arbitrarily setting the weight. The purpose is to provide.
[0009]
[Means for Solving the Problems]
The invention according to claim 1 is a circuit in which a plurality of multi-valued logic signals encoded so as to correspond to a certain numerical value are input, and a multi-valued logic signal corresponding to the sum of the numerical values is output. The arithmetic circuit of k digits (k = 0, 1, 2,...) includes a multi-input comparator for generating a carry signal, k-digit inputs, carry signals of these inputs, and k−1. A multi-input amplifier that performs weighted linear voltage addition of a carry signal of the digit, and the multi-input comparator and the multi-input amplifier are connected to corresponding input signals by capacitive coupling, respectively, and the voltage of the multi-input voltage amplifier The multi-value logic circuit is characterized in that the gain is determined by a ratio of the capacity of the capacitive coupling and the capacity of the negative feedback circuit.
[0010]
According to the first aspect of the present invention, since the voltage gain of the multi-input voltage amplifier is a multi-value logic circuit determined by the ratio of the capacity of the capacitive coupling and the capacity of the negative feedback circuit, this ratio is By selecting appropriately, an output (addition result) having a sufficient gain proportional to the input weighted linear sum can be obtained without saturating the output. Further, since it operates in the voltage mode, power consumption can be reduced.
[0011]
A second aspect of the present invention provides the discriminator according to the first aspect, wherein a plurality of discriminators for determining which multi-level logic signal of the input, output or intermediate output is present, and the output of the discriminator are linearly added. And a multi-input amplifier. In other words, the discriminator and the multi-input amplifier constitute a multi-level quantizer, and the multi-level quantizer can correct the multi-level error by quantizing with the multi-level quantizer. Is not accumulated.
[0012]
According to a third aspect of the present invention, a multi-value logic having a plurality of sets of multi-value logic signals encoded so as to correspond to a certain numerical value as an input and a multi-value logic signal corresponding to the sum of those values as an output is output. In the circuit, the arithmetic circuit of k digits (k = 0, 1, 2,...) Has a multi-input comparator for generating a carry signal and the carry signal of that digit from the sum of the k digit inputs. And a multi-input comparator for determining which logic value the subtracted value is in, and the multi-input comparator is connected to its input by capacitive coupling. Thereby, the level determination result by the quantization effect in the multi-input comparator and the carry signal can be added at a time, and propagation of errors can be prevented with a simple configuration.
[0013]
According to a fourth aspect of the present invention, in the third aspect, the output of the multi-input comparator that determines the value obtained by subtracting the carry signal from the sum of the k-digit inputs, and the carry signal from the k-1 digit. The multi-value logic circuit is characterized in that a multi-value output is obtained by connecting to a multi-input amplifier by capacitive coupling. That is, the level determination result obtained in claim 3 and the carry signal are added at once by a multi-input amplifier.
[0014]
According to a fifth aspect of the present invention, in the third aspect, from the output of the multi-input comparator for determining a value obtained by subtracting the carry signal from the sum of the k-digit inputs, and the carry signal from the k-1 digit. A multi-level logic circuit is characterized by outputting a set of binary level outputs as it is or a binary logic operation. As a result, a binary-coded multilevel output is obtained.
[0015]
According to a sixth aspect of the present invention, in any one of the first to fifth aspects, the multi-value logic signal is expressed by a weight of each digit being R (R is a natural number of 2 or more), and each digit Is a multi-value logic circuit characterized by using a code having N values and corresponding to a voltage level obtained by equally dividing the input / output voltage range of the multi-input comparator and the multi-input amplifier.
[0016]
According to a seventh aspect of the present invention, in the sixth aspect, the code is a 2M-ary 2M + ternary code (M is a natural number greater than or equal to 2), or an R-ary that satisfies N ≧ R + 2 (R and N are natural numbers and R ≧ 3). The multi-input comparator that is an N-value code and generates the carry signal includes a comparator that compares a sum of k-digit inputs with a constant numerical value. is there. The multi-value logic circuit according to claim 7 is an R-ary N-value redundancy satisfying N ≧ R + 2, such as a 2M-ary 2M + ternary redundant adder, a 2M + 1-ary 2M + ternary redundant adder, and a 2M-ary 2M + binary redundant adder. Functions as an adder.
[0017]
According to an eighth aspect of the present invention, in the sixth aspect, the multi-value logic signal uses 2M-ary 2M + 1 (M is a natural number), and the multi-input comparator that generates the carry signal is a sum of k-digit inputs. And a comparator that compares the sum of the k-1 digit input sum and the numerical value indicating the sign of the sum and two predetermined numerical values, and the carry signal is expressed by two obtained comparison results. In addition, the multi-value logic circuit further includes a determination unit that outputs a numerical value indicating the sign of the sum of k-digit inputs. This multilevel logic circuit acts as a 2M-ary 2M + 1 redundant adder.
[0018]
According to a ninth aspect of the present invention, in the sixth aspect, the code is a 2M-ary 2M + 1 value code (M is a natural number), and the multi-input comparator for generating the carry signal has a k-digit input. A comparator for determining whether the sum is positive or negative, and a comparator for comparing the output, the sum of the k-digit input, the numerical value indicating the positive / negative of the sum of the k-1 digit input, and the sum of the three parties and a constant numerical value. A multi-value logic circuit characterized by This multilevel logic circuit acts as a 2M-ary 2M + 1 redundant adder.
[0019]
A tenth aspect of the present invention is the multi-input amplifier according to any one of the first to ninth aspects, wherein the multi-input amplifier performs negative feedback from the output to the CMOS inverter circuit connected to the plurality of inputs by capacitive coupling. A multi-valued logic circuit including a multiplied circuit.
[0020]
According to an eleventh aspect of the present invention, in the multi-value logic circuit according to any one of the first to ninth aspects, the multi-input amplifier includes a CMOS inverter circuit in which input and output are coupled by a capacitor. is there.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
First, a capacitively coupled multi-input amplifier that is the basis of a multi-value logic circuit according to the present invention will be described.
FIG. 1 is an equivalent circuit diagram showing a capacitively coupled multi-input amplifier (neuron MOS inverter) corresponding to the neuron MOS circuit shown in FIG. 40, FIG. 2 is a CMOS inverter which is a configuration example of the inverting amplifier A shown in FIG. Reference numeral 3 denotes a capacitive feedback type multi-input amplifier which is the basis of the multi-value logic circuit according to the present invention.
[0022]
First, the input / output characteristics of a normal CMOS inverter (Fig. 2) are
V_O= -A (V_i-V_inv) + V_inv            (1)
It is represented by Where V_iIs the input voltage, V_OIs the output voltage, V_invIs the input voltage (inverter voltage) where the input and output are at the same potential, A is the inverter voltage V_invIs the absolute value of the voltage gain at.
[0023]
In the neuron MOS circuit shown in FIG. 1, the gate electrode is in a floating state, and the input is coupled to the floating gate electrode by capacitive coupling. Therefore, the potential V of the floating gate_gIs
[0024]
[Expression 1]

[0025]
It is represented by Where V_kIs the potential of input k, C_KIs the coupling capacitance between the input k and the floating gate. C_gIs the capacitance of the floating gate and channel, V_chIs the effective potential of the channel, C_stIs the stray capacitance, V_stIs the effective potential of the portion where stray capacitance is coupled. C_totIs the sum of all capacitances coupled to the floating gate,
[0026]
[Expression 2]

[0027]
It is.
From the equations (1) and (2), the characteristics of the neuron MOS inverter are
[0028]
[Equation 3]

[0029]
It becomes. However, V_{inv '}Is the effective inverter voltage

It is.
[0030]
Since the voltage gain A of the inverter is usually very large, the voltage gain A for each input_kAlso
A_k= -AC_k/ C_tot                                (6)
And a large value. Therefore, if the input changes slightly, the output will be V_DDTo V_SSTherefore, an intermediate output cannot be obtained. Therefore, in the neuron MOS inverter, the weighted linear sum of the inputs expressed by the equation (2) has a constant value (V_{inv '}) Although it has a function of discriminating whether it is above, it is impossible to obtain an output proportional to the weighted linear sum of inputs.
[0031]
In the capacitive feedback multi-input amplifier shown in FIG. 3, one input terminal (L) is a capacitor C_LIs connected to the output terminal. In this configuration, equation (4) is as follows.
[0032]
[Expression 4]

[0033]
This is V_OSolving for
[0034]
[Equation 5]

[0035]
It becomes. If A is large enough,
[0036]
[Formula 6]

[0037]
It is. Voltage gain A for each input_kAlso
A_k= -C_K/ C_L                                    (9)
A value determined only by the capacitance ratio, and if this value is selected appropriately, an output proportional to the input weighted linear sum can be obtained without saturating the output. In the following description, a capacitor C connected to the output terminal and used for negative feedback_LThe feedback capacity C_FSometimes called.
[0038]
On the other hand, when the neuron MOS source follower shown in FIG. 41 is used, an output proportional to a weighted linear sum of inputs can be obtained (multi-value output).
The characteristic of the source follower is that the potential difference between its input and output is V_thThen almost
V_O= V_i-V_th                                    (10)
Therefore, the characteristics of the neuron MOS source follower are
[0039]
[Expression 7]

[0040]
And the voltage gain A for each input_kAlso
A_k= C_k/ C_tot                                  (12)
Thus, an output proportional to the weighted linear sum of the inputs can be obtained without saturating the output.
[0041]
However, this voltage gain A_kIs less than 1 for all inputs, and is even smaller for each input. Therefore, it can be seen that the voltage gain for each input cannot be freely selected. As a result, application fields are limited, such as an obstacle to the construction of a multi-value logic circuit or the like.
[0042]
In contrast, the feedback capacity C shown in FIG._FIn the attached multi-input amplifier, the voltage gain is expressed by the equation (9) and can be freely selected.
Feedback capacity C_FIs described in Ishii et al. Among the above-mentioned documents, but only shows that the input / output characteristics change with the capacitance ratio, and there is no description that suggests application to a multi-value logic circuit described later. .
[0043]
The circuit configuration shown in FIG. 3 will be further described. As the inverting amplifier A, the CMOS shown in FIG._LThe voltage gain for each input is determined by applying a negative feedback via. Also, by connecting a part of the input to a DC voltage source, the effective inverter voltage V_invCan also be changed. Input X is the input for this, and the effective inverter voltage V relative to the other inputs_{inv "}Is obtained from equation (8),
[0044]
[Equation 8]

[0045]
And
[0046]
[Equation 9]

[0047]
Is obtained. When a plurality of inputs are used for this purpose, an average voltage weighted by a parallel capacity and a capacity may be used. For example, C_x1And C_x2V_DDAnd V_SSWhen connected to (= 0), composite capacity C_x1+ C_x2, Equivalent voltage V_DDC_X1/ (C_x1+ C_x2)And it is sufficient.
[0048]
Next, various basic multilevel logic circuits using the configuration of FIG. 3 will be described. These basic multi-value logic circuits are used in a multi-value logic circuit (multi-value adder circuit) described later. In the basic multi-value logic circuit described below, the above-mentioned effective inverter voltage is set to an appropriate value, and a DC input for controlling the inverter voltage is omitted.
[0049]
FIG. 4 is a diagram illustrating a multi-value inverter. In the configuration shown in FIG. 4, the input capacitance C and the feedback capacitance C_FAnd the same value (C_F= C), the gain of the output with respect to the input is set to -1. The effective inverter voltage is the power supply voltage V_DDIs set to 1/2. That is, the output voltage V_oIs
V_O=-(V_i-V_DD/ 2) + V_DD/ 2 = V_DD-V_i
It becomes. N level (N is a natural number of 2 or more) signal x (xε {0, 1, 2,..., N−1}) and voltage level x / (N−1) V_DDCan be written as follows.
￣x = N-1-x
This negation x appears in the output.
[0050]
FIG. 5 shows an R-inverted D / A converter (R is a natural number of 2 or more). In this configuration, the ratio of the input capacitance is set to be proportional to R (C, RC, R²C,. . . , R^L-1C). Thus, the gain for each input is -A, -AR, -AR.²,. . . , -AR^L-1It becomes. Effective inverter voltage V_invAdjust as follows. First, the output V of the D / A converter_oIs
V_O= -AΣR^k-1(V_k-V_inv) + V_inv
It is represented by
[0051]
Input R value signal
x = ΣR^k-1x_k    (X_k∈ {0, 1, 2,. . . , R-1})
Each digit x_kVoltage level x / (R-1) V_DDIf

Is obtained. In particular,
A = (R−1) / (R^L-1), V_inv= V_DD/ 2
Then,
V_o= V_DD(1-1 / (R^L-1) ΣR^k-1x_k)
And again
A = (R-1) / R^L, V_inv= V_DDR^L/ (2R^L-1)
Then,
V_o= V_DD(1-1 / R^LΣR^k-1x_k)
Thus, it can be seen that an output corresponding to the input R value L digit signal x can be obtained almost at full scale.
[0052]
FIG. 6 shows a circuit that allows a positive weight by using a plurality of multi-input inverting amplifiers. The input capacity of the inverting amplifier in the previous stage is C_1k(K = 1, 2,..., L1), the feedback capacity is C_1FAnd the input capacitance of the subsequent inverting amplifier is C_{twenty one}(L = 0, 1, 2,..., L2), the feedback capacity is C_2FAnd The output of the preceding inverting amplifier is connected to the 0th input of the succeeding inverting amplifier._2kConnected through. At this time, if each gain is sufficiently large,
[0053]
[Expression 10]

[0054]
It can be seen that both positive and negative weights can be obtained. here
[0055]
## EQU11 ##

[0056]
It is. However, in order not to saturate the output of the preceding inverting amplifier for any input,
C_1F≧ ΣC_1k
It is necessary to.
[0057]
FIG. 7 shows an N-value quantizer. The value n of N is the voltage level n / (N-1) V._DDInput comparator A₁, A₂, A_NEach threshold is
(N-1 / 2) / (N-1) V_DD(Nε {1, 2,..., N−1})
Set to. By inputting these outputs to the subsequent multi-input inverting amplifier with the same weight (capacitance C / (N−1)), an N-value quantizer can be obtained.
[0058]
FIG. 8 is a diagram showing the operating characteristics of the N-value quantizer shown in FIG._iComparators A1, A2, A3 (not shown in FIG. 7), A_N(B) shows the input / output characteristics of the N-value quantizer.
FIG. 9 is a diagram illustrating a main part of the R-ary N-value adder (R is an integer of 2 or more). That is, the adder shown in FIG. 9 processes a code in which the weight of each digit is represented by R (R is a natural number greater than or equal to 2) (that is, in R base), and each digit has N values. . As such a code, there is an SD (Signed Digit) code in which each digit has a positive and negative symmetrical value. As is well known, the SD code has redundancy. For example, a 4-digit quaternary SD number can be expressed in a plurality of ways for the decimal number “10”. ((0022), (1-3-1-2), etc.). The above redundancy means that a certain numerical value may be expressed by a plurality of expressions. In view of this point, the adder is also called an R-ary N-value redundant adder.
[0059]
In FIG. 9, k-digit x_kAnd y_kAddition result z_kIs performed in a portion surrounded by a broken line (basic arithmetic circuit of the adder), and an intermediate output (intermediate sum) w_k(= X_k+ Y_k= S_k+ Rc_k) And carry signal c from k-1 digit_k-1And the sum of In other words, carry signal propagation is limited to only one digit.
[0060]
10 is a circuit diagram corresponding to a portion surrounded by a broken line in FIG. 9 of the R-ary N-value redundant adder. However, R = 2M ≧ 4 and N = 2M + 3. The same configuration can be made when R = 2M + 1 ≧ 3 and N = 2M + 3. Input x_kAnd y_kIntermediate sum w added_kTo sum signal s_kAnd carry signal c_kAnd the sum signal s_kAnd k-1 carry signal c_k-1Sum z with_kIs calculated.
[0061]
The multi-input inverting amplifier including the comparator A1 and the multi-input inverting amplifier including the comparator A2 have the input x_kAnd y_kCarry signal c propagating to k + 1 digits from_kIs generated. The multi-input inverting amplifier including the amplifier A4 has a sum signal s._k(= W_k-Rc_k) Is calculated. The multi-input inverting amplifier including the amplifier A3 has a sum signal s._kAnd carry signal c from k-1 digit_k-1And the final answer z_kIs calculated.
[0062]
Hereinafter, the configuration and operation of FIG. 10 will be described using equations.
The input signal of the R-ary N-value redundant adder is expressed as follows.
x = ΣR^kx_k      (X_k.Epsilon. {-(M + 1), -M,. . . , M, M + 1})
y = ΣR^ky_k      (Y_k.Epsilon. {-(M + 1), -M,. . . , M, M + 1})
For each digit of the input signal, x_kAnd y_kIntermediate sum w_kAnd make it a sum signal_k(S_k.Epsilon. {-M,-(M-1),. . . , -1, 0, 1,. . . , M-1, M}) and carry signal c_k(C_kDecompose into ε {-1, 0, 1}. Final answer z_k(Z_k.Epsilon. {-(M + 1), -M,. . . , -1, 0, 1,. . . , M, M + 1}) is the sum signal s_kAnd the lower carry signal c_k-1Is obtained as the sum of That is,
w_k= X_k+ Y_k= S_k+ Rc_k
z_k= S_k+ C_k-1
It becomes. The carry signal is
[0063]
[Expression 12]

[0064]
It becomes. However, if R = 2M, w_k= When -M c_k= -1, w_k= When c_k= 1.
Carry signal c_kIs the two components α_kAnd β_kDivided into x_kAnd y_kGenerate from
[0065]
[Formula 13]

[0066]
That is, by using the amplifier shown in FIG._k, Y_k, Α_k, Β_kZ as the weighted linear sum of_kGet.
When determining the capacity, the outputs of the comparators A1 and A2 are-(2M + 2) α._k,-(2M + 2) β_kConsider the level corresponding to That is, the output from the comparator A1 is − (2M + 2) α._kWhile the capacity weight receiving this is the input x_kR times the capacity, so that capacity is {R / (2M + 2)} C₂Set to. Similarly, the output from the comparator A2 is − (2M + 2) β._kWhile the capacity weight receiving this is the input y_kR times the capacity, so that capacity is {R / (2M + 2)} C₂Set to.
[0067]
The input capacity of the amplifier A3 is set as follows. Sum signal -s_kCapacity C to receive_ThreeK-1 digit carry signal c_k-1(-(2M + 2) α_k-1+ {-(2M + 2) β_k-1) Are equal weightings. Therefore, the capacity for receiving the carry signal is {1 / (2M + 2)} C, respectively._ThreeIt is.
[0068]
11 shows the intermediate sum w of the 2M-ary 2M + ternary redundant adder shown in FIG._kAnd signal c_k, S_k, Α_k, Β_kIt is a figure which shows the relationship. In the figure, each signal can be either a solid line or a broken line.
As shown in FIG. 11, the intermediate sum w_kCarry signal c_kChanges around ± M. Therefore, the comparator A shown in FIG.₁-(M ± 1/2), threshold value of comparator A₂By setting the threshold of (M ± 1/2), the carry signal c_kCan be determined. In this case, α_kAnd β_kIs as shown in FIG. Amplifier A_FourOutput -s_kIs x_k+ Y_k-R (α_k+ Β_k), It changes as shown in FIG.
[0069]
Here, a case where M = 2 is considered as an example. That is, in the quaternary 7-value redundant adder,
w_k= X_k+ Y_k= 4c_k+ S_k
It becomes. Therefore, w_kAnd c_kAnd s_kThe relationship with is as shown in FIG. w_kIf c = ± 2, c_kAnd s_kCan take any value. Thus, for example, comparator A₁And A₂By setting the threshold values of -1.5 and +1.5 respectively, the carry signal c_kCan be determined. Comparator A₁, A₂Output power supply voltage V_DDOr V_STakes one of the following values. V_DDCorresponds to +3 (= M + 1) of 7 values (M = 2) and V_SSCorresponds to −3 (= − (M + 1)). Therefore, A₁And A₂Output of-(2M + 2) α_k, (2M + 2) β_kThe capacity to receive these is as follows.
{R / (2M + 2)} C₂= 4 / (2 × 2 + 2) = 2 / 3C₂
Amplifier A_ThreeAre equal weights, but when M = 2, the carry signal c from k−1 digits_k-1Is 6 times the original value, so the carry signal c_k-1The two capacities that receive are -s_kCapacity C to receive_ThreeAre weighted to 1/6.
[0070]
In the description of the 2M-ary 2M + 3 redundant adder shown in FIG. 10, the case of using an SD code in which each digit has a positive and negative symmetrical value has been described._k.Epsilon. {-M,. . . , M, M + 1} or x_k.Epsilon. {-(M + 1), M,. . . , M}, a code having an asymmetric value, x_k∈ {0,. . . Even in the case of using a sign that takes only a positive value such as 2M, 2M + 1}, the same concept can be used.
[0071]
FIG. 13 is a diagram showing the configuration of the main part of the R-ary N-value redundant adder similar to FIG. 9, but in the configuration of FIG. 13, R = 2M ≧ 2 and N = 2M + 1. Unlike the configuration shown in FIG. 9, the processing unit 10 carries a k-digit carry signal c._kIs the k-1 digit intermediate sum w_k-1It is determined with reference to information (specifically, its code).
[0072]
FIG. 14 is a circuit diagram corresponding to a portion surrounded by a broken line in the R-ary N-value redundant adder shown in FIG. The multi-input inverting amplifier including the comparator A1 and the multi-input inverting amplifier including the comparator A2 have the input x_kAnd y_kAnd k-1 digit intermediate sum w_k-1Sign (-2Mγ_k-1Carry signal c propagating from k) to k + 1 digits_kIs generated. Comparator A_ThreeIs a multi-input inverting amplifier including an input x_kAnd y_kIntermediate sum w sent to k + 1 digits from_kSign (-2Mγ_k) Is generated. The multi-input inverting amplifier including amplifier A5 has a sum signal s_k(= W_k-Rc_k) Is calculated. The multi-input inverting amplifier including the amplifier A4 has a sum signal s._kAnd carry signal c from k-1 digit_k-1And the final answer z_kIs calculated.
[0073]
Hereinafter, the configuration and operation of FIG. 14 will be described using equations.
In the adder shown in FIG. 14, the input signal
x = ΣR^k-1x_k    (X_k.Epsilon. {-M,-(M-1),. . . , M-1, M})
y = ΣR^k-1y_k    (Y_k.Epsilon. {-M,-(M-1),. . . , M-1, M})
Intermediate sum w from the input signal of each digit_kCreate the sum signal s_k(S_k.Epsilon. {-M,-(M-1),. . . , M-1, M}) and carry signal c_k(C_kDecompose into ε {-1, 0, 1}. Final answer z_k(Z_k.Epsilon. {-M,-(M-1),. . . , M−1, M}) is the sum signal s_kAnd the lower carry signal c_k-1Is obtained as the sum of In this case, s_kAnd c_k-1In order to keep the sum of the values within a predetermined range, the carry signal is devised. That is, in order to be within the above range, | w_kWhen | = M, w_k-1S if ≤ 0_kW to be> 0_k-1In the case of_kC to be <0_kAsk for.
[0074]
In the circuit configuration of FIG. 14, a comparator A that determines whether the intermediate sum is positive or negative_ThreeInput capacitance C_FourInput x via_k, Y_kAnd compare the sum with the reference value. And comparator A_ThreeTwo comparators A one digit higher than the comparison result output by₁And A₂The threshold is controlled. Comparator A₁And A₂Is a signal −2Mγ indicating the sign from the k−1 digit_k-1Is received via the inverter INV and the input capacitance connected to each comparator. Signal -2Mγ_k-1Is the power supply voltage V_DDOr V_SSTherefore, the input capacity for receiving this signal is weighted to 1 / 2M. In this way, a carry signal is generated in consideration of the k-1 digit intermediate sum code.
[0075]
The input capacity of the amplifier A5 that receives the carry signal has a weight of R / 2M = 2M / 2M = 1. The input capacity of the amplifier A4 is set as follows. Sum signal -s_kCapacity C to receive_ThreeK-1 digit carry signal c_k-1(-2Mα_k-1+ {-2Mβ_k-1}) Are equal weightings. Therefore, the capacity to receive the carry signal is (1 / 2M) C_ThreeIt is.
[0076]
15 shows an intermediate sum w of the 2M-ary 2M + 1 value redundant adder shown in FIG._kAnd signal c_k, S_k, Α_k, Β_k, Γ_kIt is a figure which shows the relationship. In the figure, the solid line is γ_k-1= 1/2 and the broken line is γ_k-1= -1 / 2.
As shown in FIG._kCarry signal c_kChanges around ± M. Furthermore, γ_kChanges near zero. Therefore, the comparator A shown in FIG.₁The threshold of -M, comparator A₂By setting the threshold of M to M, the carry signal c_kCan be determined. In this case, α_kAnd β_kIs as shown in FIG. Amplifier A_FiveOutput -s_kIs x_k+ Y_k-R (α_k+ Β_k), It changes as shown in FIG.
[0077]
Here, a case where M = 2 is considered as an example. That is, in the quaternary quinary redundant adder,
w_k= X_k+ Y_k= 4c_k+ S_k
It becomes. Therefore, w_kAnd c_kAnd s_kThe relationship with is as shown in FIG. w_kIf c = ± 2, c_kAnd s_kThe values of are as follows: w_k= -2 and c_kWhen = 1, s_k= 2 and c_kS when = 0_k= −2. W_k= 2 and c_kS when = 0_k= 2 and c_kS when = 1_k= −2. Therefore, w_k== ± 2, either c_kAnd s_kIt is necessary to select.
[0078]
Γ now_kIs set as follows.
[0079]
[Expression 14]

[0080]
In this case, the carry signal c_kΑ_kAnd β_kIs set as follows.
[0081]
[Expression 15]

[0082]
As described above, comparator A₁And A₂By setting the threshold values of -2 and +2 respectively, the carry signal c_kCan be determined. Comparator A₁, A₂Output power supply voltage V_DDOr V_SSTakes one of the following values. V_DDCorresponds to +2 (= M) of 5 values (M = 2) and V_SSCorresponds to -2 (= -M). On the other hand, when R = 2M and M = 2, R = 4. Therefore, the input capacitance of the amplifier A5 is all C₂be equivalent to.
[0083]
Amplifier A_FourAre equal weights, but when M = 2, the carry signal c from k−1 digits_k-1Is 4 times the original value, so the carry signal c_k-1The two capacities that receive are -s_kCapacity C to receive_ThreeIs weighted to ¼.
[0084]
The redundant adder shown in FIGS. 14 and 15 has been described above. In this description, the case of using an SD code in which each digit has a positive and negative symmetric value has been described._k∈ {0,. . . Even in the case of using a sign that takes only a positive value such as 2M−1, 2M}, the same concept can be used.
[0085]
The embodiments of the present invention have been described above. 10 and 14, the final addition result z_kAs input, the quantizer (voltage z_kBy connecting multiple discriminators that determine which multi-value level is and a multi-input amplifier for linearly adding the output of the discriminator, the error of the multi-value level is integrated to the subsequent stage. Can be prevented.
[0086]
Further, such a quantizer may be provided inside the adder shown in FIGS. For example, input x_kAnd y_kAre quantized, and the outputs of these quantizers are input x shown in FIG. 10 and FIG._k, Y_kAnd
Intermediate output -s_kMay be quantized. s_kIs 2M + 1 value, z for 2M-ary 2M + ternary adder_k, X_k, Y_kThere is an advantage that the number of required comparators is reduced compared to quantizing.
[0087]
In this way, by providing a quantizer, it is possible to prevent the accumulation of errors of multilevel levels. Hereinafter, this point will be described in detail. The redundant adder having the above-described configuration outputs a level (high level or low level) according to the weight at the preceding stage, and outputs a multi-value by analog operation by feedback at the subsequent stage. Although the potential of the floating gate is determined by the divided voltage, the power supply voltage (V_DDOr V_SS) There is no linear relationship between input and output in the vicinity. Therefore, if the input voltage is at a level near this power supply voltage, an error may occur. Capacitance manufacturing errors also cause output wives. In order to prevent such an error from occurring, the above-described quantizer is provided.
[0088]
Since the quantizer avoids errors occurring in analog processing, it is provided at the output of a multi-input amplifier having a feedback capacity, for example. In this case, since the quantizer performs a process of adding again after determining the level of the multi-level output of the multi-input amplifier, the efficiency is low. The embodiment described below takes this point into consideration.
[0089]
The embodiment described below has a function of determining which multilevel level the voltage is in the redundant adder.
17 to 20 are diagrams for explaining a 2M-ary 2M + ternary redundant adder. 17 to 20 include partially overlapping drawings for the sake of explanation. FIG. 17 shows a signal of a predetermined portion of the redundant adder, and FIG. Note that FIGS. 17 and 18 have already been described, but here, −s_kMulti-input amplifier A_ThreeIs the feedback capacity of {M / (M + 1)} C, and the coupling capacity of this output and the next stage is {M / (M + 1)} C_ThreeIt is said. This is x_k, Y_k, Z_kIs a 2M + 3 value, whereas s_kIs 2M + 1, so x_k, Y_k-S with gain for (M + 1) / M_kThis is because the output of can swing at full scale. Each capacity is C_2,C_ThreeHowever, depending on the characteristics of the CMOS inverter, it may be better not to swing at full scale.
[0090]
FIG. 19 is a circuit diagram when a neuron MOS circuit using a CMOS inverter is used. In the circuit shown, the threshold value of the neuron MOS inverter is set to V_DD/ 2. The sign + corresponds to the solid line in FIG. 17 and the sign − corresponds to the broken line. The circuit shown in FIG._k, Y_kZ through a multi-input amplifier_kTherefore, there is a problem that errors caused by analog operations are accumulated when connected in multiple stages. For this reason, as described above, it is necessary to insert a quantizer at the input, output, or inside to perform multilevel reproduction. Since there are two inputs, trying to quantize the inputs requires two quantizers and is not efficient. In addition, the output level is 2M + 3, whereas s_kIs 2M + 1, so s_kIt is most advantageous to insert a quantizer after The quantizer may have a configuration in which comparators are arranged in parallel, or may have a configuration in which an output of a comparator as described later is added to another comparator.
[0091]
However, the quantizer detects the level with a comparator and sets it to a binary signal set, then takes the sum with a multi-input amplifier and returns it to a multi-value. And s_kIf a quantizer is inserted after, a carry signal is added to the output by a multi-input amplifier. Since this is wasteful, it is advantageous to add the output of the comparator and the carry signal at once. Also, s_kSince the multi-input amplifier for generating the signal acts as a comparator if feedback is removed, it can also be used as a comparator for the quantizer.
[0092]
FIG. 20 shows a 2M-ary 2M + ternary redundant adder configured based on this idea (the configuration in the figure corresponds to the case of M = 2), and since it includes a quantization function inside, there is a problem of error accumulation. There is no point. In this circuit, s_k= X_k+ Y_k-2M (α_k+ Β_k) Of 2M (four in the figure) comparator COMP₁, COMP₂, COMP_Three, COMP_FourIt is added by connecting in parallel. Output of each comparator and carry signal α_K-1, Β_K-1Are added by the multi-input amplifier A in the final stage. Output of each comparator and carry signal α_k-1, Β_k-1Since all can be considered as signals having ± 0.5, all are added with the same weight. In the configuration shown in FIG. 20, the comparator COMP having the same configuration is used.₁, COMP₂, COMP_Three, COMP_FourAre arranged in parallel (= 2M), and the threshold setting input of these comparators is V_DDOr V_SSThe threshold is changed depending on which of the two is connected. For example, comparator COMP₁Of the seven input terminals (threshold setting input)_SSIs applied to the comparator COMP₂Then, the power supply voltage V is applied to the two input terminals_SSAnd one power supply voltage V_DDIs applied. The top and bottom comparators COMP₁And COMP_FourExcept V_DDAnd V_SSSince there are both threshold setting inputs connected to, they can be offset to reduce the number of capacitors. Further, a multistage comparator may be used. 4 comparators COMP₁, COMP₂, COMP_Three, COMP_FourEach output signal line is connected to the input of the multi-value amplifier A. These four signal lines and V_DD, V_SSAnd s_K5 values are represented.
[0093]
19 and 20 multistage amplifier A at the final stage_Four, A can be replaced by a neuron MOS source follower. In this case, the output level is inverted. However, in the multiplier using the redundant multilevel adder, the addition tree has a regular structure, so that the inversion of the output level is not a big problem.
[0094]
The circuits shown in FIGS. 17 to 20 can be used as they are for the 2M + 1-ary 2M + ternary redundant adder. In this case, however, the sign is +, and R in the figure is 2M + 1.
FIGS. 21 to 24 are diagrams for explaining a 2M-ary 2M + 1 value redundant adder. This is the circuit of the principle of the 2M-ary 2M + 1 redundant adder as it is. 21 is the same as FIG. 15, and FIG. 22 is substantially the same as the circuit configuration of FIG. FIG. 23 is a circuit diagram when a neuron MOS circuit using a CMOS inverter is used. Basically, FIG. 23 is configured in the same way as the 2M-ary 2M + ternary redundant adder described above.
[0095]
FIG. 24 is a circuit diagram of a configuration including an internal quantization effect. FIG. 24 also has the same concept as the 2M-ary 2M + ternary redundant adder described above. As shown in the figure, the comparator COMP having the same configuration₁, COMP₂, COMP_Three, COMP_FourAre arranged in parallel (= 2M), and the threshold setting input of these comparators is V_DDOr V_SSThe threshold is changed depending on which of the two is connected. In the case of 24, the multi-level amplifier A at the final stage cannot be replaced with a neuron MOS source follower.
[0096]
25 to 28 are diagrams for explaining a 2M-ary 2M + binary redundant adder. The illustrated configuration assumes a case where a value from −M to M + 1 is taken as a multilevel level. For the intermediate sum, s as shown in FIG._k, C_k, S_k.Epsilon. {-M + 1, -M + 2. . . . M-1, M}, c_k∈ {-1, 0, 1}, and z is the sum_kIs z_k[Epsilon] {-M, -M + 1. . . . M, M + 1}. In this way, addition without propagation of carry signals is possible by almost the same operation as the 2M-ary 2M + ternary redundant adder. The difference from the 2M-ary 2M + 3-value redundant adder is that the multilevel level is lowered by one by giving up the symmetry with respect to positive and negative.
[0097]
The configuration shown in FIGS. 27 and 28 is basically the same as that described above regarding the 2M-ary 2M + ternary redundant adder. As shown in FIG. 25, since the threshold value is not symmetrical with respect to positive and negative, it is necessary to pay attention to the setting of the threshold value. Unlike the 2M-ary 2M + ternary redundant adder, s_kIs a 2M value, so the comparator COMP₁, COMP₂, COMP_ThreeThe configuration becomes easier. The multi-level amplifier A in the final stage can be replaced with a neuron MOS source follower.
[0098]
FIGS. 29 to 32 are diagrams showing an improved configuration of the 2M-ary 2M + 1 value redundant adder shown in FIGS. As described above, in the 2M-ary 2M + 1 value redundant adder, the signal γ indicating the positive or negative of the intermediate sum of the next lower digit_k-1Accordingly, it is necessary to change the threshold for generating the carry signal. For this reason, in the circuit shown in FIGS._kAnd γ_k-1The sum of the comparator A₁, A₂By adding to_k, Β_kIs generated. This is w_k+ Γ_k-1When each signal is considered, it is suggested that the input / output characteristics can be made constant.
[0099]
FIG. 29 shows this state. w_k+ Γ_k-1Against s_k+ Γ_k-1It can be seen that has a constant characteristic and a 2M value. FIG. 30 shows an adder based on this principle.₁, A₂Not only multistage input amplifier A_FiveAlso γ_k-1To add output -s_k−γ_k-1Have gained. The final stage multi-input amplifier A_FourAlso γ_k-1To add extra γ_k-1Has been cancelled.
[0100]
31 and 32 show specific circuit configurations based on the above principle. Compared to the configuration shown in FIGS._k+ Γ_k-1Is a 2M value, the comparator COMP₁, COMP₂, COMP_ThreeThe configuration is easy. The multi-level amplifier A at the final stage_FourCannot be replaced by a neuron MOS source follower.
[0101]
FIGS. 33 to 36 show further improvements on the 2M-ary 2M + 1 value redundant adder shown in FIGS. Looking at FIG. 29, α_k, Β_k, Γ_kIs always α_k, Β_k, Γ_kAs you can see, there are only 4 combinations. Therefore, there is a possibility that two binary signals can be combined by appropriate selection. FIG. 33 shows this state, and the binary signal γ_k, Α_k+ Β_k−γ_kΓ which is necessary information if there is_kAnd c_k= Α_k+ Β_kCan produce. α_k+ Β_k−γ_kTo generate_k, Β_kThreshold is w_k+ Γ_k-1It can be used that it is symmetric with respect to the positive and negative of. −γ_kComparator A for output carry signal generation₁In addition to γ_kΒ is positive_KThe threshold of γ_kΑ is negative_KIt is possible to operate as a comparator that inverts at the threshold value of_k+ Β_k−γ_kInversion of γ_k-Α_k-Β_kIs obtained.
[0102]
FIG. 34 shows an adder based on this principle. Multi-level amplifier A in the previous stage_FiveW_k, Γ_k-1, -Γ_k, Γ_k-Α_k-Β_kMulti-level amplifier A in the final stage_FourTo carry signal α_k-1+ Β_k-1And γ_k-1Γ as the sum of cancellation signals_k-1-Α_k-1+ Β_k-1-S_kAdd to
[0103]
35 and 36 show specific circuit configurations based on this principle. Compared with FIGS. 29 to 32, the structure of the carry signal generation is simplified. Multilevel amplifier A at the last stage_FourCan be replaced by a neuron MOS source follower.
FIG. 37 to FIG. 39 are diagrams showing a multi-value adder in the case of using a method in which a multi-value is represented by a binary coded signal.
[0104]
Each of the multi-value adders of FIGS. 17 to 36 described above uses a system that directly expresses a multi-value level with the voltage level of one signal line. However, in the multi-value adders shown in FIGS. 20, 24, 28, 32 and 36, the output of the comparator which is a quantizer and the carry signal are binary, and the multi-input amplifier A in the final stage is binary. It is configured to return to the multi-value level. Therefore, if these outputs are directly taken out, a multi-value adder having a binary-coded multi-value output can be obtained. If this type of multi-value adder is used, considering that it is connected in multiple stages, the input x_k, Y_kThe same binary code signal set is used. In the system shown in FIGS. 17 to 36, there are 2M + 2, 2M + 2, 2M + 1, 2M + 2, and 2M signals of the same weight, which are C / (2M + 2), C / 2M, C / (2M + 1), C / 2M, What is necessary is just to connect to a comparator through the capacity | capacitance of C / 2M.
[0105]
However, as can be seen from the fact that the product of the number of signals and the capacity does not become C in the methods shown in FIGS. Can do.
FIG. 37 is obtained by reducing the number of signal lines based on FIG. For simplicity, input x_k, Y_kAlthough one signal line is connected through a capacitor C, 2M signals are actually connected with a C / 2M capacitor. The principle of simplification by reducing signal lines will be described below.
[0106]
As can be seen from FIG._k-1Is low (ie -α_k-1Γ when the output is high)_k-1Is also low level, s_kThe characteristic of is a broken line. At this time, s_kCannot take the lowest level of 2M + 1 values, so the comparator COMP detects the lowest level._FourOutput becomes low level. Therefore, -α_K-1The output and the output of this comparator do not become high level at the same time. Therefore, these signals can be collected by the OR gate. Similarly, -β_K-1Comparator COMP that detects output and maximum level₁Since these outputs do not go low at the same time, these signals can be combined by an AND gate. In FIG. 37, the NAND gate G is used so that the output does not become an inversion level.₁And NOR gate G₂To other output to inverter INV₁And INV₂Is put. However, if inversion is allowed, an OR gate and an AND gate can be used, and the inverter INV₁, INV₂Is no longer necessary.
[0107]
FIG. 38 is obtained by reducing the number of signal lines based on FIG. As explained in FIG. 33, γ_k-Α_k-Β_kBecomes binary, so γ_k, -Α_k, -Β_kIs input to the comparator A to obtain a binary signal. However, considering the sign of the signal, an inverter is required. Further, in the configuration of this figure, it is assumed that m = 2, and s_k+ Γ_k-1Multi-stage comparator COMP using the fact that becomes 4 values₁, COMP₂By_k+ Γ_k-1Is quantized. Previous stage comparator COMP₁The subsequent stage COMP according to the output of₂By changing the threshold value, it is possible to obtain a binary signal that is power-weighted by 2 on the same principle as the successive approximation A / D converter. Therefore, the weights of the three output signals are 2, 1, 1 from the bottom in FIG. These signal lines may be connected to the adder at the next stage via capacitors C / 2, C / 4, and C / 4.
[0108]
Since this type of comparator can perform very efficient quantization, the number of elements can be considerably reduced, but there is a problem that the number of delay stages increases. The comparator is most efficient when the quantization level should be 2. However, it is possible to construct the comparator in the same way in other cases.
[0109]
FIG. 39 is based on FIG. The method shown in FIGS. 33 to 36 does not have an extra signal line from the beginning, and may be omitted from the final stage of FIG. However, here the signal line is logged using a multi-stage comparator.₂(2M) +1 is shown. When M = 2, as in (b), the weights of the three output signals are 2, 1, and 1 from the bottom, and they may be combined with the adder at the next stage at C / 2, C / 4, and C / 4. Unlike FIG. 38, this method does not require an output inverter if output level inversion is allowed._k-Α_k-Β_kIt can be seen that a redundant adder can be configured with a very simple configuration. Although the number of delay stages is increased by using a multi-stage comparator, the number of delay stages is not increased as a whole at M = 2 because the final stage multi-input amplifier required for the multi-value output type is not necessary.
[0110]
【The invention's effect】
As described above, according to the present invention, the following effects can be obtained.
According to the first aspect of the present invention, since the voltage gain of the multi-input voltage amplifier is a multi-value logic circuit determined by the ratio of the capacity of the capacitive coupling and the capacity of the negative feedback circuit, this ratio is By selecting appropriately, an output (addition result) having a sufficient gain proportional to the input weighted linear sum can be obtained with low power consumption without saturating the output.
[0111]
According to the second aspect of the present invention, it is possible to correct a multilevel error by quantizing with a multilevel quantizer, and this error is not propagated to the subsequent stage and integrated.
According to the third and fourth aspects of the present invention, it is possible to add the level determination result by the quantizing action in the multi-input comparator and the carry signal at a time, and to propagate the error with a simple configuration. Can be prevented.
[0112]
According to the invention described in claim 5, a binary-coded multi-value output is obtained.
According to the sixth and seventh aspects of the present invention, an R-ary N-value redundant addition satisfying N ≧ R + 2, such as a 2M-ary 2M + ternary redundant adder, a 2M + 1-ary 2M + ternary redundant adder, and a 2M-ary 2M + binary redundant adder. Can be provided.
[0113]
According to the eighth and ninth aspects of the invention, a 2M-ary 2M + 1 value redundant adder can be provided.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram showing a capacitively coupled multi-input amplifier (neuron MOS inverter).
2 is a circuit diagram showing a CMOS inverter which is a configuration example of the inverting amplifier A shown in FIG. 1. FIG.
FIG. 3 is a diagram showing a capacitive feedback type multi-input amplifier which is the basis of a multi-value logic circuit according to the present invention.
FIG. 4 is a diagram showing a multi-value inverter using a capacitive feedback type multi-input amplifier.
FIG. 5 is a diagram showing an R-inverting inversion D / A converter using a capacitive feedback type multi-input amplifier.
FIG. 6 is a diagram showing a multi-input amplifier using a capacitive feedback type multi-input amplifier.
FIG. 7 is a diagram illustrating an N-value quantizer using a capacitive feedback type multi-input amplifier.
8 is a diagram showing an operation of the N-value quantizer shown in FIG.
FIG. 9 is a diagram illustrating a main part of an R-ary N-value redundant adder (where R = 2M ≧ 4, N = 2M + 3) according to an embodiment of the present invention.
10 is a diagram illustrating a configuration of a portion surrounded by a broken line in FIG. 9;
11 is a diagram showing the operation of the configuration shown in FIG.
12 is a diagram showing an operation when M = 2 in the circuit configuration shown in FIG.
FIG. 13 is a diagram illustrating a main part of an R-ary N-value redundant adder (where R = 2M ≧ 2, N = 2M + 1) according to another embodiment of the present invention.
14 is a diagram showing a configuration of a portion surrounded by a broken line in FIG.
15 is a diagram showing the operation of the configuration shown in FIG.
16 is a diagram showing an operation when M = 2 in the circuit configuration shown in FIG.
FIG. 17 is a diagram (No. 1) for describing a 2M-ary 2M + ternary redundant adder;
FIG. 18 is a diagram (No. 2) for describing the 2M-ary 2M + ternary redundant adder;
FIG. 19 is a diagram (No. 3) for explaining the 2M-ary 2M + ternary redundant adder;
FIG. 20 is a diagram (No. 4) for describing the 2M-ary 2M + ternary redundant adder.
FIG. 21 is a diagram (No. 1) for describing a 2M-ary 2M + 1 value redundant adder;
FIG. 22 is a diagram (No. 2) for describing the 2M-ary 2M + 1 value redundant adder;
FIG. 23 is a diagram (No. 3) for explaining the 2M-ary 2M + 1 value redundant adder;
FIG. 24 is a diagram (No. 4) for explaining the 2M-ary 2M + 1 value redundant adder;
FIG. 25 is a diagram (No. 1) for describing a 2M-ary 2M + binary redundant adder;
FIG. 26 is a diagram (No. 2) for describing the 2M-ary 2M + binary redundant adder;
FIG. 27 is a diagram (No. 3) for describing the 2M-ary 2M + binary redundant adder;
FIG. 28 is a diagram (No. 4) for explaining the 2M-ary 2M + binary redundant adder;
29 is a diagram (No. 1) showing a configuration obtained by improving the 2M-ary 2M + 1 value redundant adder shown in FIGS. 21 to 24; FIG.
30 is a diagram (No. 2) illustrating a configuration obtained by improving the 2M-ary 2M + 1 value redundant adder illustrated in FIGS. 21 to 24; FIG.
31 is a diagram (No. 3) illustrating a configuration obtained by improving the 2M-ary 2M + 1 value redundant adder illustrated in FIGS. 21 to 24; FIG.
32 is a diagram (No. 4) showing a configuration obtained by improving the 2M-ary 2M + 1 value redundant adder shown in FIGS. 21 to 24; FIG.
FIG. 33 is a diagram (No. 1) illustrating a configuration obtained by further improving the 2M-ary 2M + 1 value redundant adder illustrated in FIGS. 29 to 32;
34 is a diagram (No. 2) showing a configuration obtained by further improving the 2M-ary 2M + 1 value redundant adder shown in FIGS. 29 to 32; FIG.
FIG. 35 is a diagram (No. 3) illustrating a configuration obtained by further improving the 2M-ary 2M + 1 value redundant adder illustrated in FIGS. 29 to 32;
FIG. 36 is a diagram (No. 4) illustrating a configuration obtained by further improving the 2M-ary 2M + 1 value redundant adder illustrated in FIGS. 29 to 32;
FIG. 37 is a diagram (No. 1) illustrating a multi-value adder in a case where a method of representing a multi-value by a binary coded signal is used.
FIG. 38 is a diagram (No. 2) illustrating a multi-value adder in a case where a method of representing a multi-value by a binary coded signal is used.
FIG. 39 is a diagram (No. 3) illustrating a multi-value adder in a case where a method of representing a multi-value by a binary coded signal is used.
FIG. 40 is a diagram illustrating a configuration example of a neuron MOS circuit.
FIG. 41 is a diagram showing another configuration example of the neuron MOS circuit.
[Explanation of symbols]
x_k, Y_k  input signal
z_k  Output signal
c_k  Carry signal
A, A₁~ A_Five  CMOS inverter circuit

Claims (11)

In a circuit that inputs a plurality of multi-valued logic signals encoded to correspond to a certain numerical value and outputs a multi-valued logical signal corresponding to the sum of those numerical values,
The k-digit (k = 0, 1, 2,...) Arithmetic circuit includes a multi-input comparator for generating a carry signal, k-digit inputs, carry signals of these inputs, and k−. A multi-input amplifier that performs weighted linear voltage addition of a one-digit carry signal;
The multi-input comparator and the multi-input amplifier are each connected to a corresponding input signal by capacitive coupling,
A voltage gain of the multi-input voltage amplifier is determined by a ratio of a capacity of the capacitive coupling and a capacity of a negative feedback circuit. A plurality of discriminators for determining which multi-level level the multi-level logic signal of the input, output or intermediate output is; and a multi-input amplifier for linearly adding the outputs of the discriminators. The multi-value logic circuit according to claim 1. In a multi-value logic circuit having a plurality of sets of multi-value logic signals encoded so as to correspond to a certain numerical value as input, and outputting a multi-value logic signal corresponding to the sum of those numerical values,
The arithmetic circuit of k digits (k = 0, 1, 2,...) is a multi-input comparator for generating a carry signal, and a value obtained by subtracting the carry signal of that digit from the sum of k-digit inputs. A multi-input comparator that determines which logic value is
A multi-value logic circuit, wherein the multi-input comparator is connected to its input by capacitive coupling. By connecting the output of the multi-input comparator that determines the value obtained by subtracting the carry signal from the sum of the k-digit inputs and the carry signal from the k-1 digit to the multi-input amplifier by capacitive coupling, 4. The multi-value logic circuit according to claim 3, wherein an output is obtained. A binary level output pair consisting of the output of a multi-input comparator that determines the value obtained by subtracting the carry signal from the sum of the k-digit inputs and the carry signal from the k-1 digit as it is or binary 4. The multi-value logic circuit according to claim 3, wherein a logic operation is output. In the multi-level logic signal, the weight of each digit is represented by R (R is a natural number of 2 or more), and a code having N values for each digit is used. 6. The multi-value logic circuit according to claim 1, wherein the multi-value logic circuit corresponds to a voltage level obtained by equally dividing an input / output voltage range of the input amplifier. The code is a 2M-ary 2M + ternary code (M is a natural number of 2 or more) or an R-ary N-value code that satisfies N ≧ R + 2 (R and N are natural numbers and R ≧ 3), and generates the carry signal. 7. The multi-value logic circuit according to claim 6, further comprising a comparator that compares a sum of k-digit inputs with a constant numerical value. The multi-level logic signal uses 2M-ary 2M + 1 (M is a natural number), and the multi-input comparator that generates the carry signal is a numerical value indicating the sign of the sum of k-digit inputs and the sum of k-1 digits And a comparator for comparing two predetermined numerical values, the carry signal is represented by two comparison results obtained, and
7. The multi-value logic circuit according to claim 6, further comprising a determiner that outputs a numerical value indicating the sign of the sum of k-digit inputs. The sign is a 2M-ary 2M + 1 value code (M is a natural number), and the multi-input comparator for generating the carry signal is a comparator for determining the sign of the sum of k-digit inputs, its output, and k 7. The multi-value logic circuit according to claim 6, further comprising a comparator for comparing a sum of three values indicating the sign of the sum of the digit input and the k-1 digit input with a constant value. 10. The multi-input amplifier includes a circuit in which a negative feedback is applied from an output to a CMOS inverter circuit connected to a plurality of inputs by capacitive coupling via a capacitor. Multi-valued logic circuit. 10. The multi-value logic circuit according to claim 1, wherein the multi-input amplifier includes a CMOS inverter circuit in which input and output are coupled by a capacitor.

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