JP3746958B2 - 調整機能付き半導体装置 - Google Patents
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はパッケージ後の電気的特性の調整が可能な半導体装置に係るもので、特に高い精度が要求される半導体装置に適した調整機能付き半導体装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路ははモールドパッケージされるとシリコンチップに大きな応力がかかり、特に周辺部では大きくなる。この応力がシリコンチップを曲げたり伸ばしたりして、シリコンチップ内の素子を変形させ、その特性を変化させる。抵抗値の変化、トランジスタの特性の変化、マッチング（ペア性）の崩れなどの現象である。このため、シリコンチップ内の素子などをトリミングやザッピングして精度を上げても、パッケージ後には精度が低下してしまう。
【０００３】
例えば、トリミング等によって精度を1％程度まで上げてもパッケージ後には3％程度にまで下がってしまう。半導体集積回路の分野においても、レギュレータ、温度センサ、リファレンスなどに利用する場合に0.5〜1％といった高い精度が要求されることがある。
【０００４】
従来、パッケージ後の調整は、内部に形成しておいたダイオードやヒューズに端子ピンから電流を印加して破壊あるいは切断して行なうのが一般的である。図6はそのような調整を行なうための回路の1例で、シリコンチップ内に形成されたヒューズ11（ダイオードでもよい）を、端子ピンPINからコントロール回路12を介して電流を印可してパワートランジスタQPをオンさせて切断（ダイオードの場合は破壊してショート）させることによって調整を行なうものである。
【０００５】
しかし、上記のような調整方法では次のような問題が生じる。
大きなパワートランジスタが必要でチップの面積が増大してコストアップとなる。
コントロール回路が必要でコストアップとなる。
低電圧ＩＣでは大きな電流を流しにくく、またヒューズやダイオードに大きな電圧が立つので他の回路素子も壊されるおそれがあり、その対策のための回路が必要となる。
【０００６】
【発明が解決しようとする課題】
本発明は、上記のような問題を解決して、簡単な回路構成で特性の調整を可能とするものである。また、上下両方向への調整と３段階のモード設定を可能にして、調整の精度を上げることを可能にし、高精度ＩＣの歩留まりを大幅に向上させることを可能にするものである。
【０００７】
【課題を解決するための手段】
本発明は、2つの調整用ダイオードを端子ピンに接続して形成し、これを外部回路から印加する電流によって破壊することによって、上記の課題を解決するものである。
【０００８】
すなわち、端子ピンと内部回路素子との間に接続され、電流の印加によって破壊されてショートさせられるダイオードを具える調整機能付き半導体装置において、カソード側が第1の端子ピンに接続され、アノード側が内部回路素子と接続される第1の調整用ダイオード、カソード側が内部回路素子に接続され、アノード側が第2の端子ピンに接続される第2の調整用ダイオードを具え、 第1の調整用ダイオードのアノードと第2の調整用ダイオードのカソードとの接続点が第3の端子ピンに接続されたことに特徴を有するものである。
【０００９】
調整用ダイオードを静電破壊防止用ダイオードと一体に形成でき、これらのダイオードを端子ピンに接続して形成することができる。
【００１０】
【発明の実施の形態】
特性の調整を行なう方向に応じて、2つの調整用ダイオードの一方を破壊させてショートさせる（低抵抗の素子とする）ことによって特性を所定の方向に調整する。もちろん、特性のずれがなければ調整用ダイオードはそのままでよい。
【００１１】
【実施例】
以下、図面を参照して、本発明の実施例について説明する。図１は、本発明の実施例を示す回路図である。図の2点鎖線よりも右側が半導体内部を示し、線上の○が端子ピンを示している。端子ピンVCCと端子ピンGNDとの間に調整用ダイオードD1、静電破壊防止用ダイオードD3、D4、調整用ダイオードD2が直列に接続され、静電破壊防止用ダイオードD3、D4にそれぞれ並列に抵抗RINが接続されている。
【００１２】
調整用ダイオードD1と静電破壊防止用ダイオードD3はアノード同士が接続するように構成され、調整用ダイオードD2と静電破壊防止用ダイオードD4はカソード同士が接続されるように構成されている。静電破壊防止用ダイオードD3、D4との中点、2つの抵抗RINの中点は内部回路素子と接続されるとともに、端子ピンPINに接続される。
【００１３】
前記の中点は、抵抗RZを介して検出回路15に接続される。検出回路15は抵抗RZの出力が2つの比較器に入力され、それぞれ基準電圧VREF1、VREF2と比較され、その結果を論理回路17で演算して2つの出力を得る。これらの出力は調整回路16のトランジスタQ1、Q2のベースに接続される。
【００１４】
次に動作と調整方法について説明する。まず、半導体装置の（調整前の）特性を測定する。次に、PINをVCCあるいはGNDに接続し、その状態でトランジスタQ1、Q2をオン／オフさせて、どちらの場合に特性が改善される方向へ動くかを検知する。すなわち、Q1をオンしたときは調整用ダイオードD1を擬似的にショートさせたことになり、Q2をオンしたときは調整用ダイオードD2を擬似的にショートさせたことになる。
【００１５】
特性の変化からどちらの調整用ダイオードをショートさせればよいかを判定し、VCCとPIN間あるいはPINとGND間に大きな電流を印加していずれかの調整用ダイオードを破壊し、ショートさせる。図２は、調整用ダイオードD1を破壊する例を示したものである。大電流を流すのではなく、逆耐圧をかけるようにしてもよい。
【００１６】
その結果、図３に示したように、調整用ダイオードD1は破壊され、低抵抗でショートされた状態となる。このようにして、調整用ダイオードの一方がショートされ、その結果、PINが端子VCCか端子GNDに接続されて、回路がトリミングされたことになり、パッケージによる特性のシフトが補償されることになる。
【００１７】
なお、抵抗RZは内部回路の保護用で、エピタキシャル層にVCCを作らないフローティングな素子である必要がある。図4はエピタキシャル層にP型で形成されたその抵抗RZの例を示したものである。
【００１８】
調整用ダイオードD1、D2は静電破壊放電には強く、かつ壊れ易い素子を用いる必要がある。そこで、図５に示したように、2種類のダイオードを1つのトランジスタで構成し、調整用ダイオードD1をエミッタ−ベース間ダイオードで、静電破壊防止用ダイオードD3をコレクタ−ベース間ダイオードで構成することもできる。前者は耐圧が7V程度で、後者は耐圧を60V程度得ることができる。
【００１９】
なお、本発明は上記の例に限られるものではなく、調整用ダイオードと静電破壊防止用ダイオードを1個のダイオードで済ませることもできる。その場合には上記の抵抗RINは不要となり、比較器のリファレンスもVCC／2のみでよい。また、破壊するダイオードは2個直列としてもよい。
【００２０】
【発明の効果】
本発明によれば、２つのダイオードによって調整ができるので、調整を両方向に行なうことができ、精度の高い調整も可能となる。また、調整用ダイオードを静電破壊防止用ダイオードと一体に形成できチップの面積を増やさずに調整機能を付加することができる。
【図面の簡単な説明】
【図１】 本発明の実施例を示す回路図
【図２】 調整方法を示す回路図
【図３】 調整後の状態を示す回路図
【図４】 使用する抵抗の正面図
【図５】 ダイオードの構成を示す回路図
【図６】 従来の調整方法を示す説明図
【符号の説明】
D1、D2：調整用ダイオード
D3、D4：静電破壊防止用ダイオード
15：検出回路
16：調整回路
【発明の属する技術分野】
本発明はパッケージ後の電気的特性の調整が可能な半導体装置に係るもので、特に高い精度が要求される半導体装置に適した調整機能付き半導体装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路ははモールドパッケージされるとシリコンチップに大きな応力がかかり、特に周辺部では大きくなる。この応力がシリコンチップを曲げたり伸ばしたりして、シリコンチップ内の素子を変形させ、その特性を変化させる。抵抗値の変化、トランジスタの特性の変化、マッチング（ペア性）の崩れなどの現象である。このため、シリコンチップ内の素子などをトリミングやザッピングして精度を上げても、パッケージ後には精度が低下してしまう。
【０００３】
例えば、トリミング等によって精度を1％程度まで上げてもパッケージ後には3％程度にまで下がってしまう。半導体集積回路の分野においても、レギュレータ、温度センサ、リファレンスなどに利用する場合に0.5〜1％といった高い精度が要求されることがある。
【０００４】
従来、パッケージ後の調整は、内部に形成しておいたダイオードやヒューズに端子ピンから電流を印加して破壊あるいは切断して行なうのが一般的である。図6はそのような調整を行なうための回路の1例で、シリコンチップ内に形成されたヒューズ11（ダイオードでもよい）を、端子ピンPINからコントロール回路12を介して電流を印可してパワートランジスタQPをオンさせて切断（ダイオードの場合は破壊してショート）させることによって調整を行なうものである。
【０００５】
しかし、上記のような調整方法では次のような問題が生じる。
大きなパワートランジスタが必要でチップの面積が増大してコストアップとなる。
コントロール回路が必要でコストアップとなる。
低電圧ＩＣでは大きな電流を流しにくく、またヒューズやダイオードに大きな電圧が立つので他の回路素子も壊されるおそれがあり、その対策のための回路が必要となる。
【０００６】
【発明が解決しようとする課題】
本発明は、上記のような問題を解決して、簡単な回路構成で特性の調整を可能とするものである。また、上下両方向への調整と３段階のモード設定を可能にして、調整の精度を上げることを可能にし、高精度ＩＣの歩留まりを大幅に向上させることを可能にするものである。
【０００７】
【課題を解決するための手段】
本発明は、2つの調整用ダイオードを端子ピンに接続して形成し、これを外部回路から印加する電流によって破壊することによって、上記の課題を解決するものである。
【０００８】
すなわち、端子ピンと内部回路素子との間に接続され、電流の印加によって破壊されてショートさせられるダイオードを具える調整機能付き半導体装置において、カソード側が第1の端子ピンに接続され、アノード側が内部回路素子と接続される第1の調整用ダイオード、カソード側が内部回路素子に接続され、アノード側が第2の端子ピンに接続される第2の調整用ダイオードを具え、 第1の調整用ダイオードのアノードと第2の調整用ダイオードのカソードとの接続点が第3の端子ピンに接続されたことに特徴を有するものである。
【０００９】
調整用ダイオードを静電破壊防止用ダイオードと一体に形成でき、これらのダイオードを端子ピンに接続して形成することができる。
【００１０】
【発明の実施の形態】
特性の調整を行なう方向に応じて、2つの調整用ダイオードの一方を破壊させてショートさせる（低抵抗の素子とする）ことによって特性を所定の方向に調整する。もちろん、特性のずれがなければ調整用ダイオードはそのままでよい。
【００１１】
【実施例】
以下、図面を参照して、本発明の実施例について説明する。図１は、本発明の実施例を示す回路図である。図の2点鎖線よりも右側が半導体内部を示し、線上の○が端子ピンを示している。端子ピンVCCと端子ピンGNDとの間に調整用ダイオードD1、静電破壊防止用ダイオードD3、D4、調整用ダイオードD2が直列に接続され、静電破壊防止用ダイオードD3、D4にそれぞれ並列に抵抗RINが接続されている。
【００１２】
調整用ダイオードD1と静電破壊防止用ダイオードD3はアノード同士が接続するように構成され、調整用ダイオードD2と静電破壊防止用ダイオードD4はカソード同士が接続されるように構成されている。静電破壊防止用ダイオードD3、D4との中点、2つの抵抗RINの中点は内部回路素子と接続されるとともに、端子ピンPINに接続される。
【００１３】
前記の中点は、抵抗RZを介して検出回路15に接続される。検出回路15は抵抗RZの出力が2つの比較器に入力され、それぞれ基準電圧VREF1、VREF2と比較され、その結果を論理回路17で演算して2つの出力を得る。これらの出力は調整回路16のトランジスタQ1、Q2のベースに接続される。
【００１４】
次に動作と調整方法について説明する。まず、半導体装置の（調整前の）特性を測定する。次に、PINをVCCあるいはGNDに接続し、その状態でトランジスタQ1、Q2をオン／オフさせて、どちらの場合に特性が改善される方向へ動くかを検知する。すなわち、Q1をオンしたときは調整用ダイオードD1を擬似的にショートさせたことになり、Q2をオンしたときは調整用ダイオードD2を擬似的にショートさせたことになる。
【００１５】
特性の変化からどちらの調整用ダイオードをショートさせればよいかを判定し、VCCとPIN間あるいはPINとGND間に大きな電流を印加していずれかの調整用ダイオードを破壊し、ショートさせる。図２は、調整用ダイオードD1を破壊する例を示したものである。大電流を流すのではなく、逆耐圧をかけるようにしてもよい。
【００１６】
その結果、図３に示したように、調整用ダイオードD1は破壊され、低抵抗でショートされた状態となる。このようにして、調整用ダイオードの一方がショートされ、その結果、PINが端子VCCか端子GNDに接続されて、回路がトリミングされたことになり、パッケージによる特性のシフトが補償されることになる。
【００１７】
なお、抵抗RZは内部回路の保護用で、エピタキシャル層にVCCを作らないフローティングな素子である必要がある。図4はエピタキシャル層にP型で形成されたその抵抗RZの例を示したものである。
【００１８】
調整用ダイオードD1、D2は静電破壊放電には強く、かつ壊れ易い素子を用いる必要がある。そこで、図５に示したように、2種類のダイオードを1つのトランジスタで構成し、調整用ダイオードD1をエミッタ−ベース間ダイオードで、静電破壊防止用ダイオードD3をコレクタ−ベース間ダイオードで構成することもできる。前者は耐圧が7V程度で、後者は耐圧を60V程度得ることができる。
【００１９】
なお、本発明は上記の例に限られるものではなく、調整用ダイオードと静電破壊防止用ダイオードを1個のダイオードで済ませることもできる。その場合には上記の抵抗RINは不要となり、比較器のリファレンスもVCC／2のみでよい。また、破壊するダイオードは2個直列としてもよい。
【００２０】
【発明の効果】
本発明によれば、２つのダイオードによって調整ができるので、調整を両方向に行なうことができ、精度の高い調整も可能となる。また、調整用ダイオードを静電破壊防止用ダイオードと一体に形成できチップの面積を増やさずに調整機能を付加することができる。
【図面の簡単な説明】
【図１】 本発明の実施例を示す回路図
【図２】 調整方法を示す回路図
【図３】 調整後の状態を示す回路図
【図４】 使用する抵抗の正面図
【図５】 ダイオードの構成を示す回路図
【図６】 従来の調整方法を示す説明図
【符号の説明】
D1、D2：調整用ダイオード
D3、D4：静電破壊防止用ダイオード
15：検出回路
16：調整回路
Claims (2)
- 端子ピンと内部回路素子との間に接続され、パッケージ後の電流の印加によって破壊されてショートさせられるダイオードを備える調整機能付き半導体装置において、
カソード側が第1の端子ピンに接続され、アノード側に第１の抵抗が直列に接続されてその第１の抵抗が内部回路素子と接続される第1の調整用ダイオードと、
該第１の抵抗に並列に接続され、該第１の調整用ダイオードとアノード同士が接続される第１の静電破壊防止用ダイオードと、
カソード側に第２の抵抗が直列に接続されてその第２の抵抗が内部回路素子に接続され、アノード側が第２の端子ピンに接続される第２の調整用ダイオードと、
該第２の抵抗に並列に接続され、該第２の調整用ダイオードとカソード同士が接続される第２の静電破壊防止用ダイオードと、
該第１の抵抗と該第２の抵抗との接続点に接続された第３の端子ピンと
を備え、
前記第３の端子ピンを前記第１あるいは第２の端子ピンに接続し、前記第１の抵抗と第２の抵抗との接続点に検出回路を接続し、さらに該検出回路の出力を受けるように調整回路を接続した状態で該調整回路を動作させ、その時の装置の特性の測定結果に応じて前記第１の調整用ダイオードと前記第２の調整用ダイオードが破壊、あるいは非破壊とされることを特徴とする調整機能付き半導体装置。 - 端子ピンと内部回路素子との間に接続され、パッケージ後の電流の印加によって破壊されてショートさせられるダイオードを備える調整機能付き半導体装置において、
カソード側が第1の端子ピンに接続され、アノード側に第１の抵抗が直列に接続されてその第１の抵抗が内部回路素子と接続される第1の調整用ダイオードと、
カソード側に第２の抵抗が直列に接続されてその第２の抵抗が内部回路素子に接続され、アノード側が第２の端子ピンに接続される第２の調整用ダイオードと、
前記第１の抵抗と第２の抵抗との接続点に接続された検出回路と、
該検出回路の出力を受けるように接続された調整回路と
を備え、
該第１の抵抗と該第２の抵抗との接続点が第３の端子ピンに接続され、前記第３の端子ピンを前記第１あるいは第２の端子ピンに接続した状態で該調整回路を動作させた時の特性の測定結果に応じて、前記第１の調整用ダイオードと前記第２の調整用ダイオードが破壊、あるいは非破壊とされることを特徴とする調整機能付き半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029452A JP3746958B2 (ja) | 2001-02-06 | 2001-02-06 | 調整機能付き半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029452A JP3746958B2 (ja) | 2001-02-06 | 2001-02-06 | 調整機能付き半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231894A JP2002231894A (ja) | 2002-08-16 |
| JP3746958B2 true JP3746958B2 (ja) | 2006-02-22 |
Family
ID=18893802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001029452A Expired - Fee Related JP3746958B2 (ja) | 2001-02-06 | 2001-02-06 | 調整機能付き半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3746958B2 (ja) |
-
2001
- 2001-02-06 JP JP2001029452A patent/JP3746958B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002231894A (ja) | 2002-08-16 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
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