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Description
【０００１】
【発明の属する技術分野】
本発明は論理動作を行う半導体素子に関する。
【０００２】
【従来の技術】
量子力学的な波動関数を直接利用する量子コンピュータがＤ． Ｄｅｕｔｓｃｈ（Ｐｒｏｃ． Ｒ． Ｓｏｃ． Ｌｏｎｄｏｎ， Ｓｅｒ Ａ ４００， ｐ９７（１９８５））をはじめとして提案されている。例えば従来因数分解のアルゴリズムによれば、その計算ステップ数は入力数の増加に対してほぼ指数関数的に増大していくことが知られていたが、Ｐ． Ｗ． Ｓｈｏｒ （１９９４ Ｐｒｏｃ． ３５ｔｈ Ａｎｎ． Ｓｙｍｐ． Ｆｏｕｎｄａｔｉｏｎ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ（ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ，Ｌｏｓ Ａｌａｍｏｓ， ｐ１２４）が入力数の多項式ステップ（例えばｃ１Ｎ＋ｃ２Ｎ２＋ｃ３Ｎ３．．．回（ｃ１，ｃ２，ｃ３．．．は定数）で因数分解することができるアルゴリズムを量子コンピュータにより示したことによって、量子コンピュータの有用性が広く認識されるようになってきた。
他方、量子コンピュータは暗号理論への適用が期待されている。これは量子コンピュータにおいては波動関数そのものを一つ一つの信号と捉えることから、
（１） 解読不可能な信号を発生させる、
（２） 盗聴者が存在した場合にその存在を認識させる、
という暗号理論に必要とされる重要な性質を満たすことが知られている。この（２）については盗聴者が信号に接触した途端、量子力学的な‘観測’が行われ、波動関数が変化してしまうことがその本質であり、完全なコピーが不可能であることが最大限利用されている（ｎｏ−ｃｌｏｎｉｎｇ理論）。これは従来の古典的な０か１の信号を使った暗号では不可能と考えられていたことである。
【０００３】
この量子コンピュータにおける論理演算は波動関数の変化として実現される。まず、ビットを表す場合、特に二準位系においては、二つの基底関数｜０＞と｜１＞と任意の数，ａ，ｂを用いてφ＝ａ｜０＞＋ｂ｜０＞のように表される。例えば整数Ｎを表す状態はまず、Ｎを二進数で表し：
【数１】
【数２】
【数３】
【数４】
ｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路には（１）いわゆるｍｅａｓｕｒｅｍｅｎｔ ｇａｔｅであり、非破壊測定を可能にする、（２）二つのｂｉｔの状態のいれかえ（ｓｗａｐｐｉｎｇ）を可能にする、などの特徴があり、これらは特に量子暗号回路における重要な役割を果たす（Ｃ． Ｈ． Ｂｅｎｎｅｔｔ ｅｔ ａｌ． ：Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． Ｖｏｌ．２９ ｐ１８９５ （１９９３））。
【０００４】
さてこの量子コンピュータを実現する系としてイオントラップの系（Ｊ．Ｉ．Ｃｉｒａｃ ｅｔ ａｌ．（Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． Ｖｏｌ．７４， ｐ４０９１（１９９５））やＮＭＲを使った提案（Ｎ． Ａ． Ｇｅｒｓｈｅｎｆｅｌｄ ｅｔ ａｌ． Ｓｃｉｅｎｃｅ Ｖｏｌ．２７５ ｐ３５０ （１９９７））がなされている。Ｊ．Ｉ．Ｃｉｒａｃ ｅｔ ａｌ．（Ｐｈｙｓ．Ｒｅｖ． Ｌｅｔｔ． Ｖｏｌ． ７４， ｐ４０９１（１９９５）が示したコールドイオントラップを利用したｃｏｎｔｒｏｌｌｅｄ−ＮＯＴはＭｏｎｒｏｅ ｅｔ ａｌ．（Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． Ｖｏｌ．５０，ｐ４７１４（１９９５））らにより、実験検証が行われている。
図８は二つの隣り合った量子ドットの双極子間相互作用を利用したｃｏｎｔｒｏｌｌｅｄ−ＮＯＴを実現する系を示したものである（Ａ． Ｂａｒｅｎｃｏ ｅｔ． ａｌ ：Ｐｈｙｓ． Ｒｅｖ． Ｌｅｔｔ． Ｖｏｌ．７４， ｐ４０８３ （１９９５））。図８（ａ）は外部電場があるときの二つの量子ドットのエネルギー準位を量子ドット間の相互作用がある場合（左）と無い場合（右）で示したものであり、図８（ｂ）は共鳴スペクトルを示し、破線は量子ドット１を制御ビット、量子ドット２を標的ビットとしたときのｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作を示したものである。周波数ω２＋／ωを持つπのパルス波をかけたときに最初の量子ドット１が状態｜１＞にいたときに限り、量子ドット２が｜０＞と｜１＞間の遷移を起すことがわかる。ただし、／ωは、ωバーとする。
【０００５】
以上、いくつかのｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作を実現する系が提案されているが、例えばイオントラップなどの光を利用する素子ではマイクロチップ化することが難しい上、従来のＬＳＩとの結合が困難である等の本質的問題があり、暗号回路にしても、通常のパーソナルコンピュータ内にチップとして組み込むためには電子デバイス化する必要があった。
また、Ｑｕａｎｔｕｍ Ｃｅｌｌｕｌａｒ Ａｕｔｏｍａｔｏｎ（ＱＣＡ）として、量子ドットの４つ、または５つの組みを基本単位のセルとして同一平面内に多数ならべ、入力信号に対して出力信号をとるという提案（Ｃ． Ｓ． Ｌｅｎｔ ｅｔ ａｌ： Ｎａｎｏｔｅｃｈ． Ｖｏｌ．４， ｐ４９ （１９９３）， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． Ｖｏｌ．６２， ｐ７１４ （１９９３））もなされているが、この提案においては回路動作の原理であるセル間の相互作用は古典力学的なクーロン相互作用であり、量子計算機が必要とする量子力学的な演算は不可能であった。また、この提案においてはセル内の電子はセル内に一定の数だけ限定され、閉じ込められていることが必要不可欠であり、一定以外の電子が注入、または取り除かれると動作は不可能になるため、作成は極めて困難であることが問題とされていた。
【０００６】
【発明が解決しようとする課題】
本発明は上記にかんがみて考案されたものであり、量子計算機において最も基本的な論理回路である、ｃｏｎｒｏｌｌｅｄ−ＮＯＴ回路を汎用のＳｉ−ＬＳＩと接続できる半導体素子において実現することを可能にしている。
【０００７】
【課題を解決するための手段】
本発明の半導体素子は、
伝導体からなり０．１ミクロン以下である結合した二つ以上の量子ドット微細構造から構成される量子ドット系と、前記量子ドット系と接合容量が０．１μＦ以下であるように電気的に接合され前記量子ドット系内の電荷分布を、電圧を加えることにより変化させるゲート電極と、を有するユニットを二つ以上具備し、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする。
また、本発明の半導体素子は、前記半導体素子において、前記二つ以上の各ユニットが容量的に結合して並んで形成されていることを特徴とする。
また、本発明の半導体素子は、前期半導体素子において、前記二つ以上のユニットが絶縁膜を介して半導体基板上に形成され、前記半導体基板にはソース及びドレインを有することを特徴とする。
また本発明の半導体素子は、第１の絶縁膜と、前記第1の絶縁膜上に形成され、伝導体からなり０．１ミクロン以下である量子ドット微細構造を四つ以上と、前記第1の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち結合した二つ以上の量子ドット微細構造から構成される第 1 量子ドット系と接合容量が0.1μＦ以下であるように電気的に接合され、前記第 1 量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第 1 量子ドット系と第 1 のユニットを構成する第 1 のゲート電極と、前記四つ以上の量子ドット微細構造と前記第１のゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち前記第 1 の量子ドット系とは異なる結合した二つ以上の量子ドット微細構造から構成される第２量子ドット系を覆い、覆った第２量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第２量子ドット系と第２のユニットを構成する第２のゲート電極とを有し、前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、 前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする。
また、本発明の半導体素子は、前記半導体素子が半導体基板上に形成され、前記半導体基板にはソース及びドレインを有することを特徴とする。
【０００８】
また、本発明の半導体素子は、伝導体からなり０．１ミクロン以下である結合した二つ以上の量子ドット微細構造から構成される量子ドット系と、前記量子ドット系内の電荷分布を、電圧を加えることにより変化させるゲート電極と、を有するユニットを二つ以上具備し、前記各ユニットの各量子ドット系は、ソース及びドレインが形成された半導体基板上の前記ソース及びドレイン間に第１の絶縁膜を介して形成され、前記各ユニットのゲート電極は、前記各ユニットの各量子ドット系上に第２の絶縁膜を介して形成されており、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする。
すなわち、本発明は複数のゲート電極と各該ゲート電極に接続された複数の０．１ミクロン以下の微細構造（量子ドット）を基本的な構成要素とする。
図２は本発明の請求項１の動作原理を４つの量子ドット（二つの量子ドットからなる標的ビット１と二つの量子ドットからなる制御ビット２）と二つのゲート電極３，４の場合に模式的に表したものである。ゲート電極と量子ドットは異なる材質で作製してもよい。ここで４つの量子ドットのうちゲート電極に接続した方は小さく作られている。この結果量子ドットのバンド図は図に示したようにゲート電極よりの量子ドットでエネルギー準位間が大きくなっている。ゲート電極に電圧をかけたときに量子ドットにはゲート電極より電子が注入されるが、量子ドットが十分小さいために量子ドット内の離散的なエネルギー準位に限り存在することが許される。しかも電子同士のいわゆるクーロンブロッケイド効果のため、量子ドット系内には二つ以上の電子が入るためには大きな電圧が必要になり、事実上量子ドット系に入る電子の数は一つに制限される。
【０００９】
さて、ゲート電極に電圧をかけ、電子を注入するのであるが、注入された電子がゲート電極よりの量子ドットに存在する場合を｜１＞状態、ゲート電極から離れた量子ドットに入る場合を｜０＞状態とする（図２（ｂ））。
次に制御ビット用のゲート電極４に電圧Ｖ２を加え、制御ビット２内に電子を注入した場合の、標的ビット用のゲート電極３に接続された標的ビット１のバンド図を表したのが図２（ｃ）と（ｄ）である。制御ビット２内に注入された電子の位置が（ｃ）の場合、電子のクーロン斥力で標的ビット１内の｜０＞状態を表す量子ドット内のバンドの底が上がり、反対に（ｄ）の場合は標的ビット１の｜１＞状態を表す量子ドット内のバンドの底が上がる。
ここで標的ビット用のゲート電極３に電圧を加え、標的ビット１内に電子を注入する。標的ビット用のゲート電極３にかける電圧Ｖ１を制御ビット２の電子が｜１＞の状態のとき、つまり図２（ｄ）の状態の時に、標的ビット１内の二つの量子ドット内のエネルギー準位が一致するような電圧とする（図２（ｅ））。
以上の系において、第一のゲート電極に電圧Ｖ１をかけるかどうかでｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作が可能なことが以下のように示される。
【００１０】
（１）制御ビットが｜０＞であるとき
両ビット内の電子は図３の（ａ）か（ｃ）にある。ここで電圧Ｖ１をかけても図３（ｂ）のように最初から標的ビット１内のゲート電極からみて外の量子ドットのエネルギー準位が高いため、標的ビット１内の二つの量子ドットのエネルギー準位は一致することはない。従って標的ビット１内の電子は移動せず、図３で（ａ）は（ｂ）に、（ｃ）は（ｄ）になる（｜０＞｜０＞→｜０＞｜０＞，｜１＞｜０＞→｜１＞｜０＞）。
（２）制御ビットが｜１＞であるとき
両ビット内の電子分布は図３（ｅ）と（ｇ）になる。ここで電圧Ｖ１をかけると図２（ｅ）に示すように標的ビット内の量子ドット内のエネルギー準位が一致し、電子は図３（ｅ）から（ｆ）、（ｇ）から（ｈ）のように移り変わる。このとき｜０＞｜１＞→｜１＞｜１＞，｜１＞｜１＞→｜０＞｜１＞の動作が行われたことになる。
以上よりこの系でｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作が実現される。なお、第一のゲート電極と第二のゲート電極は役割を交代することができる。
図５は本発明の請求項３の構造の一例を模式的に示したものであり、制御ビットの役割を量子ドット系から絶縁膜１１を介して上部に作製した上段ゲート７により実現したものである。ここで制御ビット用上段ゲート６は四つの量子ドット系のうち二つの量子ドット（制御ビット）の上方に設置される（図５（ａ）（ｂ））。このとき、上段ゲートは厳密に真上である必要はなく、量子ドット系から離れた斜め上でもかまわない。この上段ゲートにより、ゲート電極に電圧をかければ、最初の電子はまず、制御ビットの方に注入される。ここでさらにゲート電極に電圧を加えることにより今度は標的ビットに電子が入る。
【００１１】
本発明においては量子ドットに電荷を注入するゲート電極がゲート電極と同一面内に作られているために、量子ドット内の電荷の有無が電流に与える影響が敏感であることが特徴である。
また、本発明においてはエンハンスメント型においては反転層、または弱反転層の形成が、量子ドット内の電荷の有無に影響をうけ、また、ディプリーション型においては量子ドット内に電荷が注入され空乏化することにより、チャネル層を流れる電流値の変化、しきい値のシフトが観測できる。
また、本発明は量子ドット下の状態が完全に反転しない状態、サブスレッシュホルド領域でも使用することができる。さらに本発明においては、量子ドット内の電荷の有無がチャネル層に流れる電流の変化を見るために通常のＭＯＳ素子では問題となる短チャネル効果があっても使用できる。
【００１２】
【発明の実施の形態】
図１は本発明の第一の実施例である。この実施例の製造法を述べる。まず、ｐ−Ｓｉ基板７に素子領域をＬＯＣＯＳ法もしくはＳＴＩ法により形成する。次にゲート酸化を行い、量子ドット構造を形成するための厚さ約３ｎｍの熱酸化膜８をパターニングする。次にレジストを残したまま、イオンインプランテイションを行い、ソース９、ドレイン１０領域を形成する。次にポリＳｉをＬＰＣＶＤ法などにより堆積させた後、標的ビット１、制御ビット２となる０．１ミクロン以下の量子ドット構造及び標的ビット用ゲート電極３、制御ビット用ゲート電極４をＥＢ等を用いてパターニングする。ここで量子ドットのサイズをさらに小さくするために量子ドット構造を作製した後、再び熱酸化を行い、量子ドット表面を酸化させ、その伝導部分をさらに縮小することも可能である。
なおこの量子ドット構造の作製には、アモルファスＳｉなどの大きな表面マイグレイションを有する元素を堆積した後、加熱処理することによって塊状化させてもよい。この際、ＦＩＢなどを使って加速された粒子を、量子ドットを作製する部分に打ち込み、ダメージをいれてもよい。
【００１３】
また、量子ドットにＡｌなどの金属を使う場合は、スパッタ法による堆積の初期にできる金属微粒子をつかってもよい。このとき、表面を薄く酸化して、量子ドット表面に数ｎｍ程度の薄い酸化膜を形成することができ、動作速度の調整を行うことができる。この上に層間絶縁膜を形成し、コンタクトホールを開け、電極部分を外部電極と接続する。
図４は本発明における第二の実施例を示す。まず、ｐ−Ｓｉ基板７に素子領域をＬＯＣＯＳ法もしくはＳＴＩ法により形成する。次にゲート酸化を行い、量子ドット構造を形成するための厚さ約３ｎｍの熱酸化膜８をパターニングする。次にレジストを残したまま、イオンインプランテイションを行い、ソース９、ドレイン１０領域を形成する。次にポリＳｉをＬＰＣＶＤ法などにより堆積させた後、標的ビット１、制御ビット２となる０．１ミクロン以下の量子ドット構造及び第一のゲート電極５をＥＢ等を用いてパターニングする。ここで量子ドットのサイズをさらに小さくするために量子ドット構造を作製した後、再び熱酸化を行い、量子ドット表面を酸化させ、その伝導部分をさらに縮小することも可能である。
なおこの量子ドット構造の作製には、アモルファスＳｉなどの大きな表面マイグレイションを有する元素を堆積した後、加熱処理することによって塊状化させてもよい。この際、ＦＩＢなどを使って加速された粒子を量子ドットを作製する部分に打ち込みダメージをいれてもよい。
【００１４】
また、量子ドットにＡｌなどの金属を使う場合は、スパッタ法による堆積の初期にできる金属微粒子をつかってもよい。このとき、表面を薄く酸化して、量子ドット表面に数ｎｍ程度の薄い酸化膜を形成することができ、動作速度の調整を行うことができる。この上に層間絶縁膜を形成し、コンタクトホールを開ける。第一の実施例との違いは量子ドット系を形成した後、ＣＶＤ法により図５（ｂ）の様なＳｉＯ２酸化膜１１を約１００ｎｍの厚さで形成し、その後第二の制御ビット用ゲート電極６をポリＳｉをＬＰＣＶＤ法により形成し、パターニングした後、層間絶縁膜を形成し、外部電極と接続する。
次に本発明における量子ドット内の電荷分布を電流変化により感知する原理について実施例を用いて説明する。ゲート電極から酸化膜を介して設けられたＭＯＳ構造とソース電極、ドレイン電極は量子ドット内の電荷分布をセンスする機能を果たす。電子がゲート電極から量子ドットに注入された場合、ドット内のフェルミ面が上がったことに対応するため、ソース電極からドレイン電極への電流は流れにくくなる。量子ドット内の論理動作に使われる電圧Ｖ１は、数ｍｅＶであり、しきい値電圧は数Ｖのオーダーであるため、両者の制御は自由度をもって調整することができる。
【００１５】
電子が図３（ａ），（ｂ），（ｆ），（ｇ）のようにソース電極とゲート電極に対して平行に分布した場合と図３（ｃ），（ｄ），（ｅ），（ｈ）のようにななめに分布した場合の電流を比較した場合、電流は量子ドットに電子のいないところの下が流れやすいために、電流値としては図３（ａ），（ｂ），（ｆ），（ｇ）の場合の方が、図３（ｃ），（ｄ），（ｅ），（ｈ）に比べて流れやすく、従ってゲート電極のしきい値も小さい。本発明においては電圧Ｖ１をかけた前後で、電流値が変化せず、かつ電流も小さい場合は図３（ｃ）、電流が大きければ図３（ａ）、電流値が変化し、流れる量が増えれば図３（ｅ）、減れば図３（ｇ）ということで量子ドット内の状態をセンスすることができる。
図６はゲート電極に接続された量子ドット層の下に別の量子ドット構造を設けた実施例を示したものである。この基板上に薄い酸化膜を介して、作成された量子ドット内に基板のチャネルを流れる電子が、ソース・ドレイン間の電圧及び、いくつかのゲート電圧のかけられた電圧により、入ることにより、ゲート電極に接続された量子ドット内の電子に作用する。
なお、この基板上の量子ドットと基板との間には絶縁膜は必ずしも必要ではなく、量子ドットを金属材料で構成した場合はショットキー障壁により代用される。さらにこの実施例において、基板上の量子ドットとゲート電極に接続された量子ドット層の間に別の量子ドット層、もしくは浮遊電極を設けてもよい。
【００１６】
図７（ａ）は標的ビットと制御ビットの間に補助的な量子ドットを挿入した実施例である。このとき標的ビットに標的ビット内の二つの量子ドットの共鳴準位が一致する電圧をかければ、図３と同じようにｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作をするが、共鳴しない電圧をかけた場合は、一般的に補助的ビットの存在で、
【数５】
【数６】
図７（ｂ）は、ゲート電極に接続された量子ドットに入力された電子分布がゲート電極間に存在する量子ドットの配置や大きさにより演算動作をする素子を示したものである。図で白丸の量子ドットはハッチングされた量子ドットにくらべ、サイズが小さいために共鳴量子準位の位置が、やや高くなっているものである。
この実施例において、この量子ドット系の上部に絶縁膜を介して上部電極構造を作成し、量子ドット系に作用させることも可能である。また、図中の記号”Ａ”は他の量子ドットとは別のサイズの量子ドットであることを示している。なお、白丸にあたる量子ドットは図６で示された基板に接近して作成された量子ドットとしてもよい。また、上記の実施例においてはソース・ドレイン間のチャネル上に量子ドット系、ゲート電極を形成したが、量子ドット内の電荷分布を検知する電流ラインを量子ドット系に併設した図９のようなものとしてもよい。
【００１７】
図１０は、本発明の請求項６に対する実施例を示したものである。製造工程は、量子ドット形成部分以外は基本的に通常のＣＭＯＳ製造プロセスを利用できる。
まず、ｐ型Ｓｉ基板１５上に通常のＣＭＯＳ製造工程と同じくＬＯＣＯＳ法、ＳＴＩ法等により素子領域を形成する。ゲート電極を形成する場所に約２ｎｍの厚さの第１の酸化膜１６を熱酸化により形成した後、６ｎｍ程度の大きさを持つ第一のＳｉ量子ドット層１７をＬＰＣＶＤ、もしくはＣＶＤによる堆積法で形成し、第一のＳｉ量子ドット層１７上に、第一のＳｉ量子ドット層１７より１ｎｍ程度上になるような厚さの第２の酸化膜１８をＣＶＤ法等により形成する。第２の酸化膜１８上には、４ｎｍ程度の大きさを持つ第二のＳｉ量子ドット層１９を形成する。次に、第二のＳｉ量子ドット層１９上に、ＣＶＤ法等により、８ｎｍ程度の厚さのＳｉ酸化膜２０を形成する。次にＳｉ酸化膜２０上に、ポリＳｉからなるゲート電極３、４をＬＰＣＶＤ法等により堆積させ、パターニングする。その後、イオンプランテイション法によりソース電極９とドレイン電極１０を形成する。さらにこれに層間絶縁膜を形成し、コンタクトホールを開ける事により、他の回路と電気的に接続する。
【００１８】
なお、第一、第二の量子ドットから成る結合量子ドットの形成は以下の方法でも良い。約２ｎｍの厚さの第１の酸化膜１６を熱酸化により形成した後、８ｎｍ程度の大きさの第一のポリＳｉ層１７をＬＰＣＶＤ法等により形成する。この上に２ｎｍ程度以下の厚さの第２の酸化膜１８を熱酸化やＣＶＤ等により形成する。さらにこの上にＬＰＣＶＤ法等により大きさ４ｎｍ程度の第二のＳｉ量子ドット層１９を形成する。これらを約７００℃で加熱すると、Ｓｉ量子ドット内の応力の為に、Ｓｉ量子ドットは酸化されずに、この量子ドットの無い部分が下まで酸化され、結合量子ドットが形成される。
図１０においては、量子ドットの数が上下それぞれ３個以上の場合を示したが、上下２個ずつとすれば、ｃｏｎｔｒｏｌｌｅｄ−ＮＯＴゲートとなる。
他にも、図１１のように各々の結合量子ドットの上部に、それぞれの結合量子ドット毎に制御するゲート電極２１を設けても良いし、図１２のように、各々の結合量子ドット毎に制御するゲート電極２１の上部に絶縁膜２２を介して、チャネルに流れる電流をさらに制御する上段ゲート電極２３を設けても良い。
なお、図１０、１１、１２では、基板に対して垂直方向に、２つの量子ドットを形成した場合を示したが、これらの量子ドットは垂直方向に３つ以上形成しても良い。
【００１９】
本発明においてはゲート電極はポリＳｉを用いたがＴｉ、Ｃｏ等のシリサイドまたはＡｌ、などの金属及びＦｅ、Ｃｏ、Ｎｉ、ＰｔＣｏ等の磁性体及びその化合物でもかまわない。シリサイドの形成においては２０ｎｍ程度のポリＳｉをＬＰＣＶＤ法により堆積した後にＴｉ約２０ｎｍをＥＢ蒸着法により形成する。ここで約７５０℃、約３０秒のＲＴＡを行いシリサイド化する。次に硫酸と過酸化水素水によりポリＳｉでパターニングした構造のみを残す。さらに約８００℃、約３０秒の二段アニールをすることにより、Ｃ４９相からＣ５４相への相転移を起させてＴｉシリサイドの低抵抗膜を形成する。また、本発明においてチャネル層に基板と同型（上記ではｐ型）のドーピング、または異なった型（ｎ型の）のドーピングをすることも可能である。
また、本実施形態では酸化膜としてはＳｉ酸化膜を用いたが、ＳｉＮ、または酸化Ｚｒなどの誘電体膜でも良い。
さらに、第一の量子ドット層１７を形成した後に、第２の酸化膜１８を形成し、第二の量子ドット層１９を形成せずに第２の酸化膜１８とは別の材料を用いて第３の絶縁膜を形成しても良い。この場合、第２の酸化膜１８と第３の絶縁膜が別の材料で出来ている為に、これらの界面に電荷を蓄積できる部分が生じ、これが第二の量子ドット層１９の代わりとなる。例えば、第２の酸化膜１８としてＳｉ酸化膜を用い、第３の絶縁膜としてＳｉＮを用いれば良い。
【００２０】
同様に、第１の酸化膜１６を形成した後、第一の量子ドット層１７を形成せずに、第１の酸化膜１６と異なる材料を用いて第２の絶縁膜を形成し、その上に第二の量子ドット層１９、Ｓｉ酸化膜２０を形成しても良い。この場合も、第１の酸化膜１６と第２の絶縁膜との界面に電荷を蓄積できる部分が生じる為に、これが第一の量子ドット層１７の代わりとなり、結合量子ドットを形成した場合と同様の効果を得る事が出来る。また、３つ以上の結合量子ドットを形成する場合でも１つ、または複数の量子ドットの代わりに、異なる絶縁膜の界面での電荷蓄積部を設けても良い。
本発明においてはＬＤＤ構造として利用することも可能である。
また本発明ではｐ型Ｓｉ基板を用いて説明したが、ｎ型Ｓｉ基板のｎ−ＭＯＳ構造、あるいはｎ型、ｐ型ＳＯＩ基板を用いても構わない。
図１３は本発明の第六、第七の実施例を示したもので、ヘテロ接合を利用したものである。図１３（ａ）では、ＧａＡｓ基板上にＭＢＥ装置などを用いてｎ型ＡｌＧａＡｓ，ＧａＡｓ，ｐ型ＡｌＧａＡｓをそれぞれ約３ｎｍ，約２ｎｍ，約２ｎｍの順で堆積させ、この上部にゲート電極に接続したＴｉ／Ａｕの量子ドットをパターニングする。このゲート電極に電圧をかけることにより、ｐ型ＡｌＧａＡｓ／ＧａＡｓ界面に電子の分布が発生し、この界面電子分布により量子計算機の動作を行う。ＧａＡｓ／ｎ型ＡｌＧａＡｓ界面はソース・ドレイン電極と接続することにより、これは二次元電子層を、ゲート電極に接続された量子ドットによって制御するもので、ディプリーション型素子の例となる。上記の量子ドット内の電荷分布を反映した検知電流を流す構造となる。
【００２１】
図１３（ｂ）はＳｉ／ＳｉＧｅ界面に生じる二次元電子層を利用した実施例である。Ｓｉ基板上にＳｉＧｅ層をガスソースＭＢＥ装置により約３ｎｍ堆積させる。続いてゲート電極に接続するようにポリＳｉ量子ドット構造をパターニングする。
以上、本発明の半導体素子においては、各層の量子ドットは基板上に１次元的に配列されるだけでなく、２次元的に配置されても良い。
【００２２】
【発明の効果】
本発明においては従来、実現されていなかった半導体電子系において量子コンピュータの重要な基礎動作の一つであるｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路を実現する手段を提供するものであり、従来は難しいとされていたＳｉ−ＬＳＩ回路内にｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路とセンスラインを通常のＭＯＳ作製プロセスで実現することを可能にしている。
【図面の簡単な説明】
【図１】図１は本発明の第一の実施例にかかる構造を示す。
【図２】図２は本発明の動作原理を説明するための模式図を示す。
【図３】図３は本発明の動作原理の例を示す。
【図４】図４は本発明の第二の実施例にかかる構造を示す。
【図５】図５は本発明の第二の実施例にかかる構造を模式的に示す。
【図６】図６は本発明の第二の実施例にかかる構造を模式的に示す。
【図７】図７（ａ）、（ｂ）は本発明の第三、四の実施例にかかる構造を模式的に示す。
【図８】図８は従来例を示す。
【図９】図９は本発明の各実施例における電流ラインの構造を模式的に示す。
【図１０】図１０は本発明の第五の実施例に係る構造を模式的に示す。
【図１１】図１１は本発明の第五の実施例の変形例に係る構造を模式的に示す。
【図１２】図１２は本発明の第五の実施例の変形例に係る構造を模式的に示す。
【図１３】図１３（ａ）、（ｂ）は本発明の第六、七の実施例にかかる構造を模式的に示す。
【符号の説明】
１…標的ビットとなる量子ドット、
２…制御ビットとなる量子ドット、
３…標的ビット用ゲート電極、
４…制御ビット用ゲート電極、
５…量子ドット系に電荷を注入する第一のゲート電極、
６…制御ビット用上段ゲート電極、
７…Ｓｉ基板、
８…酸化膜、
９…ソース電極、
１０…ドレイン電極、
１１…層間絶縁膜、
１２…基板上に生成された絶縁膜、
１３…絶縁膜１２に形成された量子ドット、
１４…補助的な量子ドット、
１５…ｐ型Ｓｉ基板、
１６…第１の酸化膜、
１７…第一の量子ドット層、
１８…第２の酸化膜、
１９…第二の量子ドット層、
２０…Ｓｉ酸化膜、
２１…ゲート電極、
２２…絶縁膜、
２３…上段ゲート電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor element that performs a logic operation.
[0002]
[Prior art]
A quantum computer that directly uses quantum mechanical wave functions Deutsch (Proc. R. Soc. London, Ser A 400, p97 (1985)) has been proposed. For example, according to the conventional factorization algorithm, it has been known that the number of calculation steps increases almost exponentially as the number of inputs increases. W. Shor (1994 Proc. 35th Ann. Symp. Foundation of Computer Science (IEEE Computer Society, Los Alamos, p124) is a polynomial step (eg, c1N + c2N2+ C3N3. . . Times (c1, C2, C3. . . By using a quantum computer to show an algorithm that can be factored by a constant), the usefulness of the quantum computer has been widely recognized.
On the other hand, quantum computers are expected to be applied to cryptography. This is because in the quantum computer, the wave function itself is regarded as each signal.
(1) Generate an undecipherable signal,
(2) Recognize the presence of an eavesdropper,
It is known that it satisfies the important property required for cryptography. As for (2), as soon as an eavesdropper contacts the signal, quantum mechanics 'observation' is performed and the wave function changes, and it is impossible to copy completely. Is utilized to the maximum (no-cloning theory). This is considered to be impossible with the conventional encryption using a classic 0 or 1 signal.
[0003]
The logical operation in this quantum computer is realized as a change of the wave function. First, when representing a bit, particularly in a two-level system, two basis functions | 0> and | 1> and an arbitrary number, a and b, are used as follows: φ = a | 0> + b | 0> expressed. For example, a state representing the integer N is first represented as a binary number:
[Expression 1]
[Expression 2]
[Equation 3]
[Expression 4]
The controlled-NOT circuit has features such as (1) a so-called measurement gate, enabling non-destructive measurement, and (2) enabling two-bit state swapping. It plays an important role in quantum cryptography (CH Bennett et al .: Phys. Rev. Lett. Vol. 29 p1895 (1993)).
[0004]
As a system for realizing this quantum computer, an ion trap system (JI Cirac et al. (Phys. Rev. Lett. Vol. 74, p4091 (1995))) and a proposal using NMR (NA Gersfeld) et al. Science Vol. 275 p350 (1997)) J. Cirac et al. (Phys. Rev. Lett. Vol. 74, p4091 (1995)). -NOT has been experimentally verified by Monroe et al. (Phys. Rev. Lett. Vol. 50, p 4714 (1995)).
FIG. 8 shows a system that realizes controlled-NOT using the interaction between dipoles of two adjacent quantum dots (A. Barenco et. Al: Phys. Rev. Lett. Vol. 74,). p4083 (1995)). FIG. 8A shows the energy levels of two quantum dots in the presence of an external electric field, when there is an interaction between the quantum dots (left) and when there is no interaction (right). ) Indicates a resonance spectrum, and a broken line indicates a controlled-NOT operation when the
[0005]
As described above, a system that realizes several controlled-NOT operations has been proposed. For example, it is difficult to form a microchip with an element using light such as an ion trap, and it is difficult to couple with a conventional LSI. In order to incorporate a cryptographic circuit as a chip in a normal personal computer, it is necessary to make it an electronic device.
In addition, as a Quantum Cellular Automaton (QCA), it is proposed that four or five sets of quantum dots are arranged in the same plane as a basic unit cell and an output signal is taken with respect to an input signal (CS Lent). et al: Nanotech.Vol.4, p49 (1993), Appl.Phys.Lett.Vol.62, p714 (1993)), in this proposal, the interaction between cells, which is the principle of circuit operation. Is a classical Coulomb interaction, and quantum mechanical operations required by quantum computers were impossible. In this proposal, it is essential that the number of electrons in the cell is limited and confined in the cell, and operation is impossible if electrons other than a certain number are injected or removed. The problem was that it was extremely difficult to create.
[0006]
[Problems to be solved by the invention]
The present invention has been devised in view of the above, and makes it possible to realize a controlled-NOT circuit, which is the most basic logic circuit in a quantum computer, in a semiconductor element that can be connected to a general-purpose Si-LSI. .
[0007]
[Means for Solving the Problems]
The semiconductor element of the present invention is
Two or more bonded conductors of less than 0.1 microns made of conductorQuantum dotFine structureQuantum dot system comprising the above, and the quantum dot systemAre electrically joined so that the junction capacitance is 0.1 μF or less.Within the quantum dot systemTwo or more units having a gate electrode that changes the charge distribution of the substrate by applying a voltage.And
The change in charge distribution caused by the control of the gate electrode of each unit corresponds to an arbitrary overlapping state of | 0> and | 1>.
When there is an electric charge in each quantum dot system of each unit, an interaction due to Coulomb force occurs between the units,
A logical operation is performed between the units by the interaction due to the Coulomb force, and a control NOT operation is performed.It is characterized by.
In the semiconductor element of the present invention, each of the two or more units is capacitive in the semiconductor element.CombinedIt is characterized by being formed side by side.
In the semiconductor device of the present invention, the two or more units are formed on a semiconductor substrate with an insulating film interposed therebetween, and the semiconductor substrate has a source and a drain.
The semiconductor element of the present invention is formed on the first insulating film and the first insulating film, and is made of a conductor and has a thickness of 0.1 μm or less.Quantum dot microstructureFour or more, and formed on the first insulating film, the four or moreQuantum dotTwo or more of the microstructures combinedQuantum dotFine structureComposed of the second 1 Quantum dot systemElectrically bonded so that the junction capacitance is 0.1 μF or lessAnd said 1 Changing the charge distribution in the quantum dot system by applying a voltage, and 1 Quantum dot system and the second 1 The unit constituting the unit 1 A gate electrode ofThe four or moreQuantum dotMicrostructure andSaidA second insulating film formed on the first gate electrode; and formed on the second insulating film, the four or moreQuantum dotOut of microstructureSaid 1 Different from the quantum dot systemTwo or more combinedQuantum dotComposed of fine structureSecond quantum dot systemCovered, coveredCharge distribution in the second quantum dot systemChange by applying voltage,And constituting the second unit with the second quantum dot systemA second gate electrode;The change in charge distribution caused by the control of the gate electrode of each unit corresponds to an arbitrary superposition state of | 0> and | 1>, and when there is a charge in each quantum dot system of each unit, Units interact with each other due to Coulomb force, and perform logical operation between the units by the interaction caused by Coulomb force to perform a control NOT operation.It is characterized by.
The semiconductor element of the present invention is characterized in that the semiconductor element is formed on a semiconductor substrate, and the semiconductor substrate has a source and a drain.
[0008]
Further, the semiconductor element of the present invention is made of a conductor and has two or more bonded parts that are 0.1 microns or less.Quantum dotFine structureA quantum dot system comprising: and within the quantum dot systemAnd two or more units having a gate electrode that changes the charge distribution by applying a voltage.Quantum dot systemIs formed through a first insulating film between the source and drain on the semiconductor substrate on which the source and drain are formed.,The gate electrode of each unit isOn the quantum dot systemAre formed via a second insulating film,
The change in charge distribution caused by the control of the gate electrode of each unit corresponds to an arbitrary superposition state of | 0> and | 1>, and when there is a charge in each quantum dot system of each unit, Units interact with each other due to Coulomb force, and perform logical operation between the units by the interaction caused by Coulomb force to perform a control NOT operation.It is characterized by.
That is, the present invention provides a plurality of gate electrodes and a plurality of gate electrodes connected to the gate electrodes.0.1 micron or lessThe fine structure (quantum dots) is a basic component.
FIG. 2 schematically shows the operation principle of
[0009]
Now, when voltage is applied to the gate electrode and electrons are injected, the case where the injected electrons are present in the quantum dots from the gate electrode is the | 1> state, and the case where the electrons enter the quantum dots away from the gate electrode. 0> state (FIG. 2B).
Next, the voltage V is applied to the
Here, a voltage is applied to the gate electrode 3 for the target bit, and electrons are injected into the
In the above system, the voltage V is applied to the first gate electrode.1It is shown as follows that a controlled-NOT operation is possible depending on whether or not.
[0010]
(1) When the control bit is | 0>
The electrons in both bits are in (a) or (c) of FIG. Where voltage V1As shown in FIG. 3B, since the energy level of the outer quantum dot is high from the beginning as seen from the gate electrode in the
(2) When the control bit is | 1>
The electron distribution in both bits is shown in FIGS. 3 (e) and 3 (g). Where voltage V12, the energy levels in the quantum dots in the target bit coincide as shown in FIG. 2 (e), and the electrons change from FIG. 3 (e) to (f) and from (g) to (h). . At this time, the operations of | 0> | 1> → | 1> | 1>, | 1> | 1> → | 0> | 1> are performed.
As described above, the controlled-NOT operation is realized in this system. Note that the roles of the first gate electrode and the second gate electrode can be interchanged.
FIG. 5 schematically shows an example of the structure of claim 3 of the present invention, in which the role of the control bit is realized by the upper gate 7 fabricated on the upper part through the insulating
[0011]
In the present invention, since the gate electrode for injecting charges into the quantum dots is formed in the same plane as the gate electrode, the influence of the presence or absence of charges in the quantum dots on the current is sensitive.
In the present invention, the formation of the inversion layer or weak inversion layer in the enhancement type affects the presence or absence of charges in the quantum dots. In the depletion type, charges are injected into the quantum dots and are depleted. As a result, a change in the value of current flowing through the channel layer and a shift in threshold value can be observed.
The present invention can also be used in a sub-threshold region where the state under the quantum dots is not completely reversed. Furthermore, in the present invention, the presence or absence of electric charge in the quantum dot can be used even if there is a short channel effect which is a problem in a normal MOS device in order to see the change in current flowing in the channel layer.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a first embodiment of the present invention. A manufacturing method of this embodiment will be described. First, an element region is formed on the p-Si substrate 7 by the LOCOS method or the STI method. Next, gate oxidation is performed to pattern the thermal oxide film 8 having a thickness of about 3 nm for forming the quantum dot structure. Next, with the resist remaining, ion implantation is performed to form the source 9 and drain 10 regions. Next, after depositing poly-Si by LPCVD or the like, the
In order to fabricate this quantum dot structure, an element having a large surface migration such as amorphous Si may be deposited and then agglomerated by heat treatment. At this time, particles accelerated by using FIB or the like may be injected into a portion where a quantum dot is to be manufactured, and damage may be introduced.
[0013]
Moreover, when using metals, such as Al, for a quantum dot, you may use the metal microparticles | fine-particles which can be made at the initial stage of deposition by a sputtering method. At this time, the surface is oxidized thinly, a thin oxide film of about several nm can be formed on the surface of the quantum dots, and the operation speed can be adjusted. An interlayer insulating film is formed thereon, a contact hole is opened, and the electrode portion is connected to an external electrode.
FIG. 4 shows a second embodiment of the present invention. First, an element region is formed on the p-Si substrate 7 by the LOCOS method or the STI method. Next, gate oxidation is performed to pattern the thermal oxide film 8 having a thickness of about 3 nm for forming the quantum dot structure. Next, with the resist remaining, ion implantation is performed to form the source 9 and drain 10 regions. Next, after depositing poly-Si by the LPCVD method or the like, the quantum dot structure of 0.1 μm or less and the first gate electrode 5 to be the
In order to fabricate this quantum dot structure, an element having a large surface migration such as amorphous Si may be deposited and then agglomerated by heat treatment. At this time, particles accelerated by using FIB or the like may be injected into a portion where a quantum dot is to be manufactured to cause damage.
[0014]
Moreover, when using metals, such as Al, for a quantum dot, you may use the metal microparticles | fine-particles which can be made at the initial stage of deposition by a sputtering method. At this time, the surface is oxidized thinly, a thin oxide film of about several nm can be formed on the surface of the quantum dots, and the operation speed can be adjusted. An interlayer insulating film is formed thereon and a contact hole is opened. The difference from the first embodiment is that after forming the quantum dot system, the SiO method as shown in FIG.2An oxide film 11 is formed to a thickness of about 100 nm, and then a second control bit gate electrode 6 is formed by poly-Si by LPCVD and patterned, and then an interlayer insulating film is formed and connected to an external electrode.
Next, the principle of sensing the charge distribution in the quantum dot according to the present invention by current change will be described with reference to examples. The MOS structure, the source electrode, and the drain electrode provided from the gate electrode through the oxide film function to sense the charge distribution in the quantum dot. When electrons are injected from the gate electrode into the quantum dot, the current from the source electrode to the drain electrode is less likely to flow to cope with the rise of the Fermi surface in the dot. Voltage V used for logic operation in quantum dots1Is several meV and the threshold voltage is on the order of several V, so that the control of both can be adjusted with a degree of freedom.
[0015]
When electrons are distributed in parallel to the source electrode and the gate electrode as shown in FIGS. 3A, 3B, 3F, and 3G, and FIGS. 3C, 3D, 3E, When comparing the current when the distribution is slanted as in (h), the current tends to flow under the place where there is no electron in the quantum dot, so the current values are as shown in FIGS. In the case of f) and (g), the flow is easier than in FIGS. 3C, 3D, 3E, and 3H, and therefore the threshold value of the gate electrode is also small. In the present invention, the voltage V13C when the current value does not change and the current is small before and after application of FIG. 3, FIG. 3A when the current is large, FIG. 3E when the current value changes and the flowing amount increases. ), The state in the quantum dot can be sensed as shown in FIG.
FIG. 6 shows an embodiment in which another quantum dot structure is provided under the quantum dot layer connected to the gate electrode. Through the thin oxide film on this substrate, electrons flowing through the channel of the substrate enter the created quantum dot due to the voltage between the source and drain and the voltage applied with several gate voltages, It acts on the electrons in the quantum dots connected to the gate electrode.
Note that an insulating film is not necessarily required between the quantum dots on the substrate and the substrate, and a Schottky barrier is substituted when the quantum dots are made of a metal material. Further, in this embodiment, another quantum dot layer or a floating electrode may be provided between the quantum dot on the substrate and the quantum dot layer connected to the gate electrode.
[0016]
FIG. 7A shows an embodiment in which auxiliary quantum dots are inserted between the target bit and the control bit. At this time, if a voltage that matches the resonance level of the two quantum dots in the target bit is applied to the target bit, a controlled-NOT operation is performed in the same manner as in FIG. 3, but when a voltage that does not resonate is applied, In the presence of an auxiliary bit,
[Equation 5]
[Formula 6]
FIG. 7B shows an element in which the electron distribution input to the quantum dots connected to the gate electrode operates according to the arrangement and size of the quantum dots existing between the gate electrodes. In the figure, the quantum dots with white circles are smaller in size than the hatched quantum dots, so that the positions of the resonant quantum levels are slightly higher.
In this embodiment, it is possible to create an upper electrode structure on the top of the quantum dot system via an insulating film and to act on the quantum dot system. Further, the symbol “A” in the figure indicates that the quantum dot has a size different from that of the other quantum dots. The quantum dots corresponding to the white circles may be quantum dots created close to the substrate shown in FIG. In the above embodiment, the quantum dot system and the gate electrode are formed on the channel between the source and the drain. However, a current line for detecting the charge distribution in the quantum dot is provided in the quantum dot system as shown in FIG. It may be a thing.
[0017]
FIG. 10 shows an embodiment according to claim 6 of the present invention. The manufacturing process can basically use a normal CMOS manufacturing process except for the quantum dot forming portion.
First, an element region is formed on the p-type Si substrate 15 by the LOCOS method, the STI method, or the like as in the normal CMOS manufacturing process. A first oxide film 16 having a thickness of about 2 nm is formed by thermal oxidation at a location where a gate electrode is to be formed, and then a first Si quantum dot layer 17 having a size of about 6 nm is deposited by LPCVD or CVD. A second oxide film 18 having a thickness of about 1 nm above the first Si quantum dot layer 17 is formed on the first Si quantum dot layer 17 by a CVD method or the like. A second Si quantum dot layer 19 having a size of about 4 nm is formed on the second oxide film 18. Next, a Si oxide film 20 having a thickness of about 8 nm is formed on the second Si quantum dot layer 19 by CVD or the like. Next,
[0018]
In addition, the following method may be sufficient as formation of the joint quantum dot which consists of a 1st, 2nd quantum dot. After the first oxide film 16 having a thickness of about 2 nm is formed by thermal oxidation, a first poly-Si layer 17 having a size of about 8 nm is formed by the LPCVD method or the like. On this, a second oxide film 18 having a thickness of about 2 nm or less is formed by thermal oxidation, CVD, or the like. Further, a second Si quantum dot layer 19 having a size of about 4 nm is formed thereon by LPCVD or the like. When these are heated at about 700 ° C., due to the stress in the Si quantum dots, the Si quantum dots are not oxidized, and the portions without the quantum dots are oxidized to the bottom to form coupled quantum dots.
FIG. 10 shows a case where the number of quantum dots is three or more in the upper and lower directions, but if the number is two in the upper and lower directions, a controlled-NOT gate is obtained.
In addition, a gate electrode 21 to be controlled for each coupled quantum dot may be provided on the top of each coupled quantum dot as shown in FIG. 11, or for each coupled quantum dot as shown in FIG. An upper gate electrode 23 for further controlling the current flowing through the channel may be provided on the gate electrode 21 to be controlled via the insulating film 22.
10, 11, and 12 show the case where two quantum dots are formed in the vertical direction with respect to the substrate, three or more of these quantum dots may be formed in the vertical direction.
[0019]
In the present invention, poly-Si is used for the gate electrode. However, a silicide such as Ti or Co, or a metal such as Al, a magnetic material such as Fe, Co, Ni, or PtCo, or a compound thereof may be used. In the formation of silicide, about 20 nm of poly-Si is deposited by LPCVD, and then about 20 nm of Ti is formed by EB vapor deposition. Here, silicidation is performed by RTA at about 750 ° C. for about 30 seconds. Next, only the structure patterned with poly-Si with sulfuric acid and hydrogen peroxide is left. Further, by performing two-step annealing at about 800 ° C. for about 30 seconds, a phase transition from the C49 phase to the C54 phase is caused to form a low resistance film of Ti silicide. In the present invention, the channel layer may be doped with the same type (p-type in the above) as the substrate or with a different type (n-type).
In this embodiment, a Si oxide film is used as the oxide film, but a dielectric film such as SiN or Zr oxide may be used.
Further, after the first quantum dot layer 17 is formed, the second oxide film 18 is formed, and the second quantum dot layer 19 is not formed and a material different from the second oxide film 18 is used. A third insulating film may be formed. In this case, since the second oxide film 18 and the third insulating film are made of different materials, a portion capable of accumulating electric charges is generated at the interface between them, and this substitutes for the second quantum dot layer 19. . For example, a Si oxide film may be used as the second oxide film 18 and SiN may be used as the third insulating film.
[0020]
Similarly, after forming the first oxide film 16, without forming the first quantum dot layer 17, a second insulating film is formed using a material different from the first oxide film 16. Alternatively, the second quantum dot layer 19 and the Si oxide film 20 may be formed. Also in this case, since a portion where charges can be accumulated is generated at the interface between the first oxide film 16 and the second insulating film, this becomes a substitute for the first quantum dot layer 17 and a coupled quantum dot is formed. A similar effect can be obtained. Further, even when three or more coupled quantum dots are formed, a charge accumulating portion at an interface between different insulating films may be provided instead of one or a plurality of quantum dots.
In the present invention, it can be used as an LDD structure.
Although the present invention has been described using a p-type Si substrate, an n-MOS structure of an n-type Si substrate, or an n-type or p-type SOI substrate may be used.
FIG. 13 shows the sixth and seventh embodiments of the present invention, which utilizes a heterojunction. In FIG. 13A, n-type AlGaAs, GaAs, and p-type AlGaAs are deposited on a GaAs substrate in the order of about 3 nm, about 2 nm, and about 2 nm using an MBE apparatus or the like, and connected to the gate electrode on the top. Ti / Au quantum dots are patterned. By applying a voltage to the gate electrode, an electron distribution is generated at the p-type AlGaAs / GaAs interface, and the quantum computer operates by this interface electron distribution. By connecting the GaAs / n-type AlGaAs interface to the source / drain electrode, this controls the two-dimensional electron layer by quantum dots connected to the gate electrode, which is an example of a depletion type device. The detection current reflecting the charge distribution in the quantum dots is flowed.
[0021]
FIG. 13B shows an embodiment using a two-dimensional electron layer generated at the Si / SiGe interface. A SiGe layer is deposited on the Si substrate by about 3 nm by a gas source MBE apparatus. Subsequently, the poly-Si quantum dot structure is patterned so as to be connected to the gate electrode.
As described above, in the semiconductor element of the present invention, the quantum dots in each layer may be arranged not only one-dimensionally on the substrate but also two-dimensionally.
[0022]
【The invention's effect】
The present invention provides a means for realizing a controlled-NOT circuit, which is one of the important basic operations of a quantum computer in a semiconductor electronic system that has not been realized in the past. -The controlled-NOT circuit and the sense line in the LSI circuit can be realized by a normal MOS manufacturing process.
[Brief description of the drawings]
FIG. 1 shows a structure according to a first embodiment of the present invention.
FIG. 2 is a schematic diagram for explaining the operation principle of the present invention.
FIG. 3 shows an example of the operating principle of the present invention.
FIG. 4 shows a structure according to a second embodiment of the present invention.
FIG. 5 schematically shows a structure according to a second embodiment of the present invention.
FIG. 6 schematically shows a structure according to a second embodiment of the present invention.
FIGS. 7A and 7B schematically show structures according to third and fourth embodiments of the present invention.
FIG. 8 shows a conventional example.
FIG. 9 schematically shows the structure of a current line in each embodiment of the present invention.
FIG. 10 schematically shows a structure according to a fifth embodiment of the present invention.
FIG. 11 schematically shows a structure according to a modification of the fifth embodiment of the present invention.
FIG. 12 schematically shows a structure according to a modification of the fifth embodiment of the present invention.
FIGS. 13A and 13B schematically show structures according to sixth and seventh embodiments of the present invention.
[Explanation of symbols]
1 ... Quantum dot to be the target bit,
2 ... Quantum dots used as control bits,
3 ... Gate electrode for target bit,
4 ... Gate electrode for control bit,
5 ... A first gate electrode for injecting charges into the quantum dot system,
6: Upper gate electrode for control bit,
7 ... Si substrate,
8 ... Oxide film,
9 ... Source electrode,
10 ... drain electrode,
11 ... Interlayer insulating film,
12 ... Insulating film generated on the substrate,
13 Quantum dots formed on the insulating film 12,
14 ... auxiliary quantum dots,
15 ... p-type Si substrate,
16 ... first oxide film,
17 ... first quantum dot layer,
18 ... second oxide film,
19 ... second quantum dot layer,
20 ... Si oxide film,
21 ... Gate electrode,
22: Insulating film,
23: Upper gate electrode.
Claims (6)
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする半導体素子。A quantum dot system composed of two or more quantum dot microstructures made of a conductor and having a size of 0.1 microns or less, and an electrical junction such that the junction capacitance is 0.1 μF or less with the quantum dot system And two or more units having a gate electrode that changes the charge distribution in the quantum dot system by applying a voltage ,
The change in charge distribution caused by the control of the gate electrode of each unit corresponds to an arbitrary overlapping state of | 0> and | 1>.
When there is an electric charge in each quantum dot system of each unit, an interaction due to Coulomb force occurs between the units,
A semiconductor element characterized in that a logical operation is performed between the units by the interaction by the Coulomb force, and a control NOT operation is performed .
前記第1の絶縁膜上に形成され、伝導体からなり０．１ミクロン以下である量子ドット微細構造を四つ以上と、
前記第1の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち結合した二つ以上の量子ドット微細構造から構成される第 1 量子ドット系と接合容量が0.1μＦ以下であるように電気的に接合され、前記第 1 量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第 1 量子ドット系と第 1 のユニットを構成する第 1 のゲート電極と、
前記四つ以上の量子ドット微細構造と前記第１のゲート電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち前記第 1 の量子ドット系とは異なる結合した二つ以上の量子ドット微細構造から構成される第２量子ドット系を覆い、覆った第２量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第２量子ドット系と第２のユニットを構成する第２のゲート電極とを有し、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする半導体素子。A first insulating film;
Four or more quantum dot microstructures formed on the first insulating film and made of a conductor and having a size of 0.1 microns or less;
Formed on the first insulating film, the junction capacitance between the first quantum dot system consisting of two or more quantum dot microstructure bound is not more than 0.1μF among the four or more quantum dot microstructure and is electrically connected, said varied by the charge distribution in the first quantum dot based energizing, and a first gate electrode constituting the first quantum dot system in the first unit, as,
A second insulating film formed on said first gate electrode on said four or more quantum dot microstructure,
Wherein formed on the second insulating film, the second quantum dot composed of two or more quantum dot microstructures of different binding from the first quantum dot system of the four or more quantum dot microstructure covers the system, the charge distribution in the covered second quantum dot system is changed by applying a voltage, and a second gate electrode constituting the second quantum dot-based and the second unit,
The change in charge distribution caused by the control of the gate electrode of each unit corresponds to an arbitrary overlapping state of | 0> and | 1>.
When there is an electric charge in each quantum dot system of each unit, an interaction due to Coulomb force occurs between the units,
A semiconductor element characterized in that a logical operation is performed between the units by the interaction by the Coulomb force, and a control NOT operation is performed .
前記各ユニットの各量子ドット系は、ソース及びドレインが形成された半導体基板上の前記ソース及びドレイン間に第１の絶縁膜を介して形成され、
前記各ユニットのゲート電極は、前記各ユニットの各量子ドット系上に第２の絶縁膜を介して形成されており、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする半導体素子。A quantum dot system composed of two or more coupled quantum dot microstructures made of a conductor and having a size of 0.1 microns or less; and a gate electrode that changes a charge distribution in the quantum dot system by applying a voltage; Including two or more units having
Each quantum dot system of each unit is formed through a first insulating film between the source and drain on the semiconductor substrate on which the source and drain are formed ,
The gate electrode of each unit is formed on each quantum dot system of each unit via a second insulating film,
The change in charge distribution caused by the control of the gate electrode of each unit corresponds to an arbitrary overlapping state of | 0> and | 1>.
When there is an electric charge in each quantum dot system of each unit, an interaction due to Coulomb force occurs between the units,
A semiconductor element characterized in that a logical operation is performed between the units by the interaction by the Coulomb force, and a control NOT operation is performed .
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