JP3726524B2

JP3726524B2 - High frequency receiver

Info

Publication number: JP3726524B2
Application number: JP36886298A
Authority: JP
Inventors: 重治鷲見; 憲司足立
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-01-23
Filing date: 1998-12-25
Publication date: 2005-12-14
Anticipated expiration: 2018-12-25
Also published as: JPH11274965A

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波デジタル信号を直接検波する高周波受信装置に関するものである。
【０００２】
【従来の技術】
以下、従来の高周波受信装置について説明する。従来の高周波受信装置は図１１に示すように、入力端子１と、この入力端子１に接続された高周波（以下ＲＦという）回路２と、このＲＦ回路２の出力が一方の入力に接続されるとともに他方の入力には局部発振回路３の出力が接続された混合回路４と、この混合回路４の出力が中間周波（以下ＩＦという）回路９を介して接続されたＩ／Ｑ検波回路５と、このＩ／Ｑ検波回路５に接続されたＩ出力端子６およびＱ出力端子７と、前記Ｉ／Ｑ検波回路５に接続された検波用発振回路８とで構成されていた。
【０００３】
以上の様に構成された高周波受信装置について以下にその動作を説明する。入力端子１から入力された高周波デジタル信号はＲＦ回路２にて増幅された後、混合回路４により局部発振回路３の出力と混合されて選局される。そしてこの混合回路４の出力がＩＦ回路９を通して中間周波信号となってＩ／Ｑ検波回路５によりＩ／Ｑ検波され、Ｉ出力端子６およびＱ出力端子７に出力されるものである。この場合、高周波デジタル信号は混合回路４とＩＦ回路９によって一度中間周波に変換されて、その後ＩＱ検波されるものである。このように一度中間周波に変換されるから局部発振回路３および検波用発振回路８の出力周波数は入力される周波数とは異なり、たとえ入力端子１から漏れたとしても、他の機器に妨害を与えるという問題は少なかった。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の構成では、混合回路４や局部発振回路３が必要となり、どうしても高周波受信装置が複雑になるという問題があった。そこで、入力端子１に入力される高周波デジタル信号を直接Ｉ／Ｑ検波回路で検波するという小型化された方式も提案されているが、これによると入力端子１に入力される信号の周波数と検波用局部発振器の周波数が略等しいので、検波用発振回路の信号が入力端子１から漏れて他の機器に妨害を与えるという問題があった。
【０００５】
本発明はこのような問題を解決するもので、小型化・簡素化するとともに局部発振回路の信号が入力に漏れないようにした高周波受信装置を提供することを目的としたものである。
【０００６】
【課題を解決するための手段】
この目的を達成するために本発明の高周波受信装置は、検波用発振回路とＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とを別々に設けた構成としたものである。
【０００７】
これにより小型化・簡素化するとともに検波用発振回路の信号が入力に漏れないようにすることができる。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、高周波デジタル信号が入力される入力端子と、この入力端子に接続されたＲＦ回路と、このＲＦ回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接続された検波用発振回路とを備え、前記検波用発振回路と前記ＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とが別々に設けられた高周波受信装置である。
【０００９】
このように検波用発振回路とＲＦ回路との間に金属製の仕切板を設けたので、小型化・簡素化されるとともに、検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１０】
さらに、金属で形成された略四角形の筐体の一方の側面近傍にＲＦ回路とＩ／Ｑ検波回路と検波用発振回路とがこの順に設けられているので、そのグランドレベルが安定するために検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１１】
また、筐体の他方の側面近傍には、少なくともＲＦ回路の電源端子と検波用発振回路の電源端子とが別々に設けられているので、電源を介して検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１２】
請求項２に記載の発明は、プリント基板の領域を２つに分割し、一方の領域の表面にはＲＦ回路を設けるとともに他方の領域の表面にはＩ／Ｑ検波回路を設け、このＩ／Ｑ検波回路の装着されたプリント基板の裏面に検波用発振回路が設けられ、前記ＲＦ回路と前記検波用発振回路との間にはグランドに接続された複数個のスルーホールが設けられた高周波受信装置であり、このスルーホールにより、ＲＦ回路と検波用発振回路とが分離されるので、検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００１３】
本発明の請求項３に記載の発明は、高周波デジタル信号が入力される入力端子と、この入力端子に入力された信号と検波用発振回路の出力信号を用いて直交検波するＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力が供給されるアナログ・デジタル変換器と、このアナログ・デジタル変換器の出力が供給される複素乗算器と、この複素乗算器の出力が供給されるデータ検出回路と、このデータ検出回路の出力が接続された出力端子と、前記複素乗算器の出力に接続されるとともに前記アナログ・デジタル変換器に入力された信号の周波数誤差を検出する周波数誤差検出回路と、前記検波用発振回路の出力信号と基準発振信号とを比較して前記検波用発振回路の発振周波数を制御するフェーズロックループ回路とを備え、前記検波用発振回路と前記入力端子との間に信号分離手段を設けるとともに前記基準発振信号を前記周波数誤差検出回路の出力で制御する高周波受信装置であり、このように検波用発振回路と入力端子との間に信号分離手段を設けているので、小型化・簡素化が図れるとともに、局部発振回路の信号が入力に漏れることはない。また、基準発振信号が周波数誤差検出回路の出力で制御されるので、Ｉ／Ｑ検波回路で周波数誤差が吸収され、良好なビット誤り率特性を持つ高周波受信装置を得ることができる。
【００１４】
更に、Ｉ／Ｑ検波回路で周波数誤差が吸収されるので、従来のようにビット数の大きな周波数誤差吸収用の複素乗算器が不要となり小型化と低価格化に寄与することができる。
【００１５】
本発明の請求項４に記載の発明は、複素乗算器の出力に接続されたクロック再生回路と周波数誤差検出回路の出力から基準発振信号を生成する請求項３に記載の高周波受信装置であり、基準発振信号がクロック再生回路と周波数誤差検出回路から生成されるため、基準発振器を別途必要とすることなく簡単な構成で良好なビット誤り率特性を持つ高周波受信装置を得ることができる。
【００１６】
本発明の請求項５に記載の発明は、入力端子に入力される信号の信号周波数が予め定められた値以上変化した場合には、周波数誤差検出回路の出力値を書き換えることにより検波用発振回路の周波数を変える請求項３に記載の高周波受信装置であり、検波用発振回路の周波数を書き換えるので、入力端子に入力される信号の信号周波数が予め定められた値以上変化した場合にも正しく選局ができる。
【００１７】
本発明の請求項６に記載の発明は、入力端子に入力される信号の周波数に基づいて周波数誤差検出回路の出力値を書き換える請求項５に記載の高周波受信装置であり、選局処理の高速化が図れるので、選局スピードが速くなる。
【００１８】
本発明の請求項７に記載の発明は、基準発振信号の周波数可変範囲により決定される検波用発振回路の出力周波数範囲以上に入力端子に入力される信号の周波数が変化した場合には、フェーズロックループ回路のカウンタ値を変える請求項５に記載の高周波受信装置であり、入力端子に入力される周波数の大幅な変化にも対応ができる。
【００１９】
本発明の請求項８に記載の発明は、基準発振信号の周波数を周波数誤差補正回路で読みとり、基準発振信号の周波数誤差を補正する請求項３に記載の高周波受信装置であり、基準発振信号の周波数を周波数誤差補正回路で読みとり、基準発振信号の周波数誤差を補正するため基準発振器の精度が従来より悪くても受信可能となるため基準発振器の調整が不要になる。
【００２０】
本発明の請求項９に記載の発明は、周波数誤差補正回路の出力で周波数誤差検出回路の出力値を補正する請求項８に記載の高周波受信装置であり、周波数誤差補正回路の出力で周波数誤差検出回路の出力値を補正するため正確な周波数補正が可能になる。
【００２１】
本発明の請求項１０に記載の発明は、周波数誤差補正回路の出力でフェーズロックループ回路のカウンタ値を変える請求項８に記載の高周波受信装置であり、フェーズロックループ回路のカウンタ値を変えて補正するため大きな周波数誤差まで補正することが可能になる。
【００２２】
本発明の請求項１１に記載の発明は、高周波デジタル信号が入力される入力端子と、この入力端子に接続されたＲＦ回路と、このＲＦ回路の出力に接続されたＩ／Ｑ検波回路と、このＩ／Ｑ検波回路の出力に接続された出力端子と、前記Ｉ／Ｑ検波回路に接続された検波用発振回路とを備え、前記検波用発振回路と前記ＲＦ回路との間に信号分離手段を設けるとともに、前記検波用発振回路と電源端子との間にローパスフィルタを設けた高周波受信装置であり、このように検波用発振回路と電源端子との間にローパスフィルタを設けたので、検波用発振回路の信号が電源からＲＦ回路を介して入力端子に漏れることはない。
【００２３】
以下、本発明の実施の形態について図面を用いて説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における高周波受信装置のブロック図であり、衛星放送用屋内器のチューナの例である。図１において、１１は金属製の筐体であり、この筐体１１の一方の縦側面には入力端子１２と出力端子１２ａとが設けられている。そして、この入力端子１２から入力された信号は、９５０ＭＨｚ〜２１５０ＭＨｚの周波数帯が用いられ、ＲＦ回路１３で増幅された後、Ｉ／Ｑ検波回路１４に入力される。また、筐体１１の一方の横側面１１ａ近傍に沿ってＲＦ回路１３とＩ／Ｑ検波回路１４と検波用発振回路１５がこの順に設けられている。また、Ｉ／Ｑ検波回路１４の出力は筐体１１の他方の横側面１１ｂ側にＩ信号出力１６とＱ信号出力１７として出力されている。
【００２５】
以下その各回路の詳細について説明する。ＲＦ回路１３は入力端子１２に接続された高周波増幅器１８と、この高周波増幅器１８の出力に接続された自動利得制御（以下ＡＧＣという）回路１９で構成されている。このＡＧＣ回路１９によって、約−２０ｄＢｍ〜−７０ｄＢｍの入力信号が一定レベルに制御されて出力される。また、高周波増幅器１８の出力は、出力端子１２ａにも接続されている。これにより、別の高周波受信装置に接続することができる。
【００２６】
次にＩ／Ｑ検波回路１４について説明する。Ｉ／Ｑ検波回路１４は、ＲＦ回路１３に接続された混合器２０と、この混合器２０の出力がローパスフィルタ（以下ＬＰＦという）２１を通ってＩ出力端子１６に接続されている。またＲＦ回路１３の出力が第２の混合器２２にも接続されている。この第２の混合器２２の出力がＬＰＦ２３を通ってＱ出力端子１７に接続されている。ＬＰＦ２１と２３は３０ＭＨｚのカットオフ特性を持っている。また、検波用発振回路１５の出力が第１の混合器２０に接続されるとともに、９０度移相器２４を介して第２の混合器２２にも接続されている。
【００２７】
次に検波用発振回路１５について説明する。この検波用発振回路１５は、電圧制御発振器２５にＬＰＦ２６を介してフェーズロックループ（以下ＰＬＬと呼ぶ）回路２７がループ接続されている。ここで電圧制御発振器２５の出力は、ＲＦの入力信号と同じの９５０ＭＨｚ〜２１５０ＭＨｚの周波数帯であり、ＰＬＬ回路２７によって発振周波数が制御されている。そして、その出力がバッファアンプ２８を通して出力されている。バッファアンプ２８は、出力信号が検波用発振回路１５のＰＬＬ回路２７や電圧制御発振器２５に影響しないように設けられている。
【００２８】
また図１において２９はＲＦ回路１３用の電源であり、３０はＩ／Ｑ検波回路１４用の電源であり、３１は検波用発振回路１５用の電源であり、それぞれ別々に設けられている。
【００２９】
以上のような回路において、検波用発振回路１５はＩ／Ｑ検波回路１４を挟んでＲＦ回路１３や入力端子１２とは別の方向に配置されているので、検波用発振回路１５の信号が入力端子１２側へ漏れることはない。ここで、ＲＦ回路１３は入力端子１２の近傍に設けられているので、ＲＦ回路１３に漏れなければ結論として入力端子１２側へ信号が漏れることはなく、入力端子１２から外部へ漏れることはない。
【００３０】
また、ＲＦ回路１３とＩ／Ｑ検波回路１４と検波用発振回路１５は、筐体１１の一方の横側面１１ａ近傍に沿って実装されているので、確実なグランドがとれ、グランドからの信号漏れはない。
【００３１】
更に、ＲＦ回路１３用の電源端子２９とＩ／Ｑ検波回路１４用の電源３０と検波用発振回路１５用の電源３１は、別々に設けられているので、電源を介して検波用発振回路１５の信号が入力端子１２側へ漏れることはない。
【００３２】
（実施の形態２）
図２は、本発明の実施の形態２における高周波受信装置のブロック図である。図２において、３２は金属製の仕切板であり、ＲＦ回路１３と検波用発振回路１５との間に設けられている。このように金属製の仕切板３２をＲＦ回路１３と検波用発振回路１５との間に設けて、それをグランドに接続しているので、検波用発振回路１５の信号がＲＦ回路１３側に漏れることはない。結果としてＲＦ回路１３の近傍に設けられている入力端子１２にも漏れることはない。
【００３３】
この場合、仕切板３２が設けられて分離されているので、ＲＦ回路１３と検波用発振回路１５を近づけることができ、小型化ができるとともに設計の自由度が増す。
【００３４】
（実施の形態３）
図３は、本発明の実施の形態３における高周波受信装置の要部断面図である。図３において３３は高周波受信装置の回路部品を実装したプリント基板である。このプリント基板３３には多層基板を用いており、その中層にはグランドプレーン３４が設けられている。そして、このプリント基板３３の表面にはＲＦ回路１３とＩ／Ｑ検波回路１４が装着されている。またプリント基板３３の裏面には検波用発振回路１５が装着されている。このようにグランドプレーン３４を介して検波用発振回路１５とＲＦ回路１３が設けられているので、検波用発振回路１５の信号がＲＦ回路１３側に漏れることはない。
【００３５】
また多層プリント基板３３を用いているので、一層の小型化が図れるとともにＩ／Ｑ検波回路１４の出力端子等の位置が自由に配置でき、設計の自由度が増す。
【００３６】
（実施の形態４）
図４は、本発明の実施の形態４における高周波受信装置の要部断面図である。図４において、３５はプリント基板であり、このプリント基板３５は二つの領域に分けられている。そして一方の領域３５ａのプリント基板３５の表面にはＲＦ回路１３が装着され、他方の領域３５ｂの表面にはＩ／Ｑ検波回路１４が装着されており、このＩ／Ｑ検波回路１４の装着されたプリント基板３５の裏面には検波用発振回路１５が設けられている。このプリント基板３５において、前記ＲＦ回路１３と前記検波用発振回路１５との間にはグランドに接続された複数個のスルーホール３６が設けられているので、前記ＲＦ回路１３と前記検波用発振回路１５とが分離され、検波用発振回路１５の信号がＲＦ回路１３側に漏れることはない。
【００３７】
（実施の形態５）
図５において、実施の形態５における高周波受信装置は、デジタル変調された高周波信号が入力される入力端子４１と、この入力端子４１に接続されたＩ／Ｑ検波回路４２と、このＩ／Ｑ検波回路４２の一方の出力に接続されたローパスフィルタ４３と、このローパスフィルタ４３の出力に接続されたＡＤコンバータ４５と、このＡＤコンバータ４５の出力に接続されたロールオフフィルタ４７と、前記Ｉ／Ｑ検波回路４２の他方の出力に接続されたローパスフィルタ４４と、このローパスフィルタ４４の出力に接続されたＡＤコンバータ４６と、このＡＤコンバータ４６の出力に接続されたロールオフフィルタ４８と、このロールオフフィルタ４８及び前記ロールオフフィルタ４７の出力にそれぞれ接続された複素乗算器４９と、この複素乗算器４９の出力に接続されたデータ検出回路５０と、このデータ検出回路５０の一方の出力に接続されたクロック出力端子６１と、データ検出回路５０の他方の出力に接続されたデータ出力端子６２と、前記複素乗算器４９の一方の出力と他方の出力にそれぞれ接続されるとともに前記ＡＤコンバータ４５およびＡＤコンバータ４６にその出力が接続されてクロックを供給するクロック再生回路６０と、前記複素乗算器４９のそれぞれの出力に接続されるとともにその出力が複素乗算器４９の入力に接続されたキャリア再生回路５１と、前記複素乗算器４９のそれぞれの出力に接続された周波数誤差検出回路５２と、この周波数誤差検出回路５２の出力に接続されたデジタル・アナログ変換器（以下、ＤＡコンバータという）５３と、このＤＡコンバータ５３の出力が接続された基準発振器５６と、検波用発振回路５４の出力がループ接続されるとともに前記基準発振器５６の出力が比較入力に接続されるフェーズロックループ回路（以下ＰＬＬという）５５とで構成されている。また前記検波用発振回路５４の出力はＩ／Ｑ検波回路４２の入力に接続されている。
【００３８】
このＩ／Ｑ検波回路４２は、入力端子４１からの信号が一方の入力に接続されるとともに他方の入力には検波用発振回路５４の出力が９０度移相器５９を介して接続された第１の混合器５７と、入力端子４１からの信号が一方の入力に接続されるとともに他方の入力には検波用発振回路５４の出力が直接接続された第２の混合器５８から構成されている。そして、第１の混合器５７の出力はローパスフィルタ４３に接続されている。また、第２の混合器５８の出力は、ローパスフィルタ４４に接続されている。
【００３９】
このように構成された高周波受信装置において、以下にその動作を説明する。デジタル変調された受信信号が入力端子４１に入力されるとともに上記受信信号の中心周波数と同じ周波数の信号を検波用発振回路５４からＩ／Ｑ検波回路４２に入力することによってベースバンドの直交する信号に変換される。
【００４０】
受信信号は、パラボラアンテナで１２ＧＨｚ帯から１ＧＨｚ帯に周波数変換する際に周波数がずれて誤差が発生するので、それをもとに戻す必要がある。即ち、パラボラアンテナ内の局部発振回路の周波数が高いため入力端子４１に入力される周波数にズレが生じやすい。
【００４１】
以下、例として受信周波数が９５０ＭＨｚから９５１ＭＨｚにずれた場合を説明する。
【００４２】
今、ＦＲＥＦを基準発振器５６の発振周波数、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自然数とすると、検波用発振回路５４の発振周波数ＦＬＯは（数１）で与えられる。
【００４３】
【数１】

【００４４】
今、基準発振器５６の発振周波数が４ＭＨｚの時、受信信号の中心周波数が９５０ＭＨｚの場合、Ｎ，Ａ，Ｒは（数２）、（数３）、（数４）で与えられる。
【００４５】
【数２】

【００４６】
【数３】

【００４７】
【数４】

【００４８】
次に、入力端子４１に入力される受信信号の中心周波数が９５０ＭＨｚから９５１ＭＨｚに変動した場合、周波数誤差検出回路５２は周波数が上昇したことを検出し、ＤＡコンバータ５３を介し基準発振器５６の周波数を上昇させるよう制御を行う。（数１）より基準発振器５６の発振周波数は（数５）のようになる。
【００４９】
【数５】

【００５０】
以上のように、ＰＬＬ５５のＮ，Ａ，Ｒの値を一定にしたまま基準発振器５６の発振周波数を制御して、受信周波数誤差を吸収することが可能となる。
【００５１】
その結果、周波数誤差吸収用の複素乗算器６６なしに良好なビット誤り率特性を有する高周波受信装置が実現できる。また、この複素乗算器が不要の分、小型化と低価格化が図れる。
【００５２】
（実施の形態６）
図６は、本発明の実施の形態６による高周波受信装置のブロック図である。
【００５３】
図６において、本発明の実施の形態６による高周波受信装置は、図５に示した実施の形態５の構成要素に加え、基準発振器５６の代わりに周波数誤差検出回路５２とクロック再生回路６０の出力が接続されたカウンタ６５を設け、このカウンタ６５の出力をＰＬＬ５５の他方の入力に直接接続したものである。
【００５４】
このことにより、カウンタ６５が基準発振器５６の代わりをするものである。
【００５５】
このように構成された高周波受信装置において、デジタル変調された受信信号が入力端子４１に入力され、上記、受信信号の中心周波数と同じ周波数の信号を検波用発振回路５４の出力からＩ／Ｑ検波回路４２に入力することによってベースバンドの直交する信号に変換される。
【００５６】
この場合も実施の形態５と同様になる。すなわちカウンタ６５から出力される基準発振周波数をＦＲＥＦ、Ｎを自然数、ＡをＮより小さい自然数、Ｒを自然数とすると、検波用発振回路５４の生成周波数ＦＬＯは（数１）で与えられる。
【００５７】
今、基準発振信号としてのカウンタ６５の出力周波数が４ＭＨｚの場合で、受信信号の中心周波数が９５０ＭＨｚの時、実施の形態５と同様にＮ，Ａ，Ｒは（数２）、（数３）、（数４）で与えられる。
【００５８】
次に、受信信号の中心周波数が９５０ＭＨｚから９５１ＭＨｚに変動した場合、周波数誤差検出回路５２は周波数が上昇したことを検出し、カウンタ６５の生成周波数を上昇させるよう制御を行う。（数１）よりカウンタ６５の生成周波数は（数５）のようになる。
【００５９】
以上のように、ＰＬＬ５５のＮ，Ａ，Ｒの値を一定にしたままでカウンタ６５の生成周波数を制御することにより、入力端子４１に入力されるデジタル信号の周波数誤差を吸収することが可能となる。
【００６０】
その結果、周波数誤差吸収用の複素乗算器や、基準発振器５６なしに良好なビット誤り率特性を持つ高周波受信装置が実現できる。
【００６１】
図７は、本発明の実施の形態５あるいは実施の形態６による高周波受信装置の基準発振器５６あるいはカウンタ６５の制御電圧と出力周波数の関係図である。
【００６２】
なお、以降カウンタ６５も基準発振器５６に含め基準発振器５６として説明する。
【００６３】
図７（ａ）の７１は基準発振器５６の制御電圧と発振周波数の一例を示している。図７（ｂ）は検波用発振回路５４の周波数可変範囲を示している。以下、９５０ＭＨｚを受信した場合を説明する。即ち、Ｎ，Ａ，Ｒの値を（数２）、（数３）、（数４）の値に設定した場合である。この場合基準発振器５６の制御電圧を３Ｖから９Ｖまで変化させると図７（ａ）に示すように基準発振器５６の可変範囲は３２ＫＨｚ（１６ＫＨｚ＋１６ＫＨｚ）になる。また制御電圧を６Ｖとした場合、基準発振器５６の発振周波数は４ＭＨｚとなる。次に制御電圧を９Ｖとした場合、基準発振器５６の発振周波数は４ＭＨｚ＋１６ＫＨｚとなり、（数１）により検波用発振回路５４の発振周波数は、９５０ＭＨｚ＋３．８ＭＨｚとなる。また制御電圧を３Ｖとした場合、基準発振器５６の発振周波数は４ＭＨｚ−１６ＫＨｚとなるので、（数１）により検波用発振回路５４の発振周波数は９５０ＭＨｚ−３．８ＭＨｚとなる。即ち、基準発振器５６の制御電圧と検波用発振回路５４の発振周波数変化範囲は図７（ｂ）の８５の点線で示したようになる。同様に２１５０ＭＨｚを受信した場合は、基準発振器５６の制御電圧と検波用発振回路５４の発振周波数可変範囲は、図７（ｂ）の８４の実線で示したようになる。
【００６４】
図７（ｂ）で示した実線は２１５０ＭＨｚを受信した場合の可変範囲を示している。
【００６５】
入力端子４１に入力される信号は、パラボラアンテナで周波数変換される際、公称周波数から周波数ずれを生じてしまうことがある。例えば、９５０ＭＨｚの公称周波数に対し９５５ＭＨｚになったりすることがあり、高周波受信装置としては、たとえ公称周波数から多少の周波数ずれが生じたとしても受信できることが必要である。
【００６６】
例えば、公称周波数が２１５０ＭＨｚで未知の周波数ずれがある信号を受信する場合、まず、最初の選局時、制御電圧を６Ｖとし２１５０ＭＨｚからの離調周波数は０ＭＨｚとする（図７（ｂ）の７２）。入力されたデジタル変調信号のシンボルレートをｆｓとすると、例えばＱＰＳＫの場合では周波数誤差検出回路５２の周波数誤差検出範囲は（数６）に示すように、±ｆｓ／８になる。
【００６７】
【数６】

【００６８】
したがって、上記７２の状態で同期が確立しない場合ｆｓ／８離れた周波数点７３になるよう周波数誤差検出回路５２の値を強制的に書き換えＤＡコンバータ５３の出力電圧を８３で表せる電圧にして同期を試みる。
【００６９】
同様な処理で７４，７５，７６の点について上記の強制書き換えを実施する。プラス側の移動点が点７５のように周波数と制御電圧が９Ｖの時の周波数差がｆｓ／８より小さくなり、かつマイナス側への移動点は点７６のように周波数と制御電圧が３Ｖの時の周波数差がｆｓ／８より小さくなった後、ＰＬＬ５５のデータを書き換え＋８．６ＭＨｚ周波数をシフトさせる。すなわちこの点が７７である。そして同様の周波数誤差検出回路５２の値を強制的に書き換えを行う。それでも同期しない場合、ＰＬＬ５５のデータを書き換え−８．６ＭＨｚ周波数をシフトさせる。すなわちこの点が７８である。このようにして同様の周波数誤差検出回路５２の値を強制的に書き換えを行う。以下同様の操作を繰り返す。
【００７０】
公称周波数９５０ＭＨｚを受信した場合も同様に点、７２，７９，８０，８１，８２……の順序で処理を行う。
【００７１】
なお、変調方式が８値ＰＳＫの場合は周波数誤差検出回路５２の周波数誤差検出範囲は（数７）に示すように±ｆｓ／１６になる。
【００７２】
【数７】

【００７３】
（実施の形態７）
図８は、本発明の実施の形態７による高周波受信装置のブロック図であり、図９はその説明である。
【００７４】
図８において、本発明の実施の形態７による高周波受信装置は、実施の形態５で示した図５の構成要素に周波数誤差補正回路９０を加えた構成である。この周波数誤差検出回路９０は、基準発振器５６の出力に接続されており、この基準発振器５６の発振周波数に基づいて、周波数誤差検出回路５２の出力値やＰＬＬ回路５５のカウンタ値を書き換えるようになっている。
【００７５】
例えば、基準発振器５６の理想性能は図９（ａ）に示すように、特性１００で表される。しかし実際には、構成素子のばらつきにより１０１のようにオフセットが加わった形になる場合が多い。いま、ＤＡコンバータ５３の出力電圧を６Ｖにすることにより、周波数誤差５ＫＨｚを周波数誤差補正回路９０で検出し、電圧１０２だけ低い電圧となるようにＤＡコンバータ５３の出力電圧を制御するよう周波数誤差検出回路５２を制御することにより、等価的に１００の特性を得ることができる。
【００７６】
図９（ｂ）の１０４は基準発振器５６の特性が１００の場合であって、１０３は基準発振器５６が１０１の場合の検波用発振回路５４の特性を示している。
【００７７】
いま、電圧１０２だけ低い電圧の場合に、ＤＡコンバータ５３の出力電圧を周波数誤差検出回路５２で制御する代わりに、周波数誤差補正回路９０によって、Ａ，Ｎ，Ｒを（数８）、（数９）、（数１０）のように設定することにより、特性６４に十分等しい、特性１０５を得ることができる。
【００７８】
【数８】

【００７９】
【数９】

【００８０】
【数１０】

【００８１】
以上のようにして、周波数誤差補正回路９０で周波数誤差を補正することにより、基準発振器５６の精度が従来より悪くても動作が可能になる。すなわち、基準発振器５６の調整が不要になる。
【００８２】
（実施の形態８）
図１０は、本発明の実施の形態８による高周波受信装置のブロック図である。
【００８３】
図１０において、実施の形態８における高周波受信装置は、デジタル変調された高周波信号が入力される入力端子２０１と、この入力端子２０１に接続されたＰＦ回路（図示せず）を、このＲＦ回路の出力信号と検波用発振回路２０２の出力信号が入力されるＩ／Ｑ検波回路２０３と、Ｉ／Ｑ検波回路２０３から出力される出力端子２０４，２０５と、検波用発振回路２０２と電源端子２０６の間に設けられたローパスフィルタ２０７とで構成されている。
【００８４】
このように構成された高周波受信装置において、検波用発振回路２０２と電源端子２０６の間のローパスフィルタ２０７が設けられているので、検波用発振回路の信号が電源からＲＦ回路を介して入力端子に漏れることはない。
【００８５】
【発明の効果】
以上のように本発明によれば、検波用発振回路とＲＦ回路との間に金属製の仕切板が設けられるとともに、金属で形成された略四角形の筐体の一方の側面近傍に前記ＲＦ回路と前記Ｉ／Ｑ検波回路と前記検波用発振回路とがこの順に設けられ、前記筐体の他方の側面近傍には、少なくとも前記ＲＦ回路の電源端子と前記検波用発振回路の電源端子とが別々に設けられている。
【００８６】
このように金属製の仕切板によりＲＦ回路と検波用発振回路とが分離されるので、小型化・簡素化されるとともに、検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００８７】
さらに、金属で形成された略四角形の筐体の一方の側面近傍にＲＦ回路とＩ／Ｑ検波回路と検波用発振回路とがこの順に設けられているので、そのグランドレベルが安定するために検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【００８８】
また、筐体の他方の側面近傍には、少なくともＲＦ回路の電源端子と検波用発振回路の電源端子とが別々に設けられているので、電源を介して検波用発振回路の信号がＲＦ回路を介して入力端子から漏れることはない。
【図面の簡単な説明】
【図１】本発明の実施の形態１による高周波受信装置のブロック図
【図２】本発明の実施の形態２による高周波受信装置のブロック図
【図３】本発明の実施の形態３による高周波受信装置の要部断面図
【図４】本発明の実施の形態４による高周波受信装置の要部断面図
【図５】本発明の実施の形態５による高周波受信装置のブロック図
【図６】本発明の実施の形態６による高周波受信装置のブロック図
【図７】（ａ）本発明の実施の形態５および６による高周波受信装置の基準発振器の制御電圧と出力周波数の関係図
（ｂ）同基準発振器の制御電圧と局部発振器の周波数可変範囲の関係図
【図８】本発明の実施の形態７による高周波受信装置のブロック図
【図９】（ａ）本発明の実施の形態７による高周波受信装置の基準発振器の制御電圧と出力周波数の関係図
（ｂ）同基準発振器の制御電圧と検波用発振回路の周波数可変範囲の関係図
【図１０】本発明の実施の形態８による高周波受信装置を示すブロック図
【図１１】従来の高周波受信装置のブロック図
【符号の説明】
１２入力端子
１３ＲＦ回路
１４Ｉ／Ｑ検波回路
１５検波用発振回路
１６Ｉ出力端子
１７Ｑ出力端子
３２仕切板 [0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a high-frequency receiver that directly detects a high-frequency digital signal.
[0002]
[Prior art]
  Hereinafter, a conventional high-frequency receiving device will be described. As shown in FIG. 11, the conventional high frequency receiving apparatus has an input terminal 1, a high frequency (hereinafter referred to as RF) circuit 2 connected to the input terminal 1, and an output of the RF circuit 2 connected to one input. In addition, the other input has a mixing circuit 4 to which the output of the local oscillation circuit 3 is connected, and an I / Q detection circuit 5 to which the output of the mixing circuit 4 is connected via an intermediate frequency (hereinafter referred to as IF) circuit 9. The I / Q detection circuit 5 includes an I output terminal 6 and a Q output terminal 7, and a detection oscillation circuit 8 connected to the I / Q detection circuit 5.
[0003]
  The operation of the high frequency receiver configured as described above will be described below. The high frequency digital signal input from the input terminal 1 is amplified by the RF circuit 2 and then mixed with the output of the local oscillation circuit 3 by the mixing circuit 4 to be selected. The output of the mixing circuit 4 is converted to an intermediate frequency signal through the IF circuit 9, subjected to I / Q detection by the I / Q detection circuit 5, and output to the I output terminal 6 and the Q output terminal 7. In this case, the high frequency digital signal is once converted into an intermediate frequency by the mixing circuit 4 and the IF circuit 9, and then IQ detected. Since the frequency is once converted to the intermediate frequency in this way, the output frequency of the local oscillation circuit 3 and the detection oscillation circuit 8 is different from the input frequency, and even if it leaks from the input terminal 1, it interferes with other devices. There were few problems.
[0004]
[Problems to be solved by the invention]
  However, such a conventional configuration requires the mixing circuit 4 and the local oscillation circuit 3, which inevitably complicates the high-frequency receiving device. Therefore, a miniaturized method in which a high-frequency digital signal input to the input terminal 1 is directly detected by an I / Q detection circuit has been proposed. According to this, the frequency and detection of the signal input to the input terminal 1 are proposed. Since the local oscillators have substantially the same frequency, there has been a problem that a signal from the oscillation circuit for detection leaks from the input terminal 1 and interferes with other devices.
[0005]
  An object of the present invention is to solve such a problem, and to provide a high-frequency receiving apparatus that is downsized and simplified and prevents a signal of a local oscillation circuit from leaking to an input.
[0006]
[Means for Solving the Problems]
  In order to achieve this object, the high-frequency receiving device of the present invention is provided between the oscillation circuit for detection and the RF circuit.A metal partition plate is provided, and the RF circuit, the I / Q detection circuit, and the detection oscillation circuit are provided in this order in the vicinity of one side surface of a substantially rectangular casing formed of metal, In the vicinity of the other side surface of the casing, at least a power supply terminal of the RF circuit and a power supply terminal of the oscillation circuit for detection are separately provided.It is a configuration.
[0007]
  As a result, the size and simplification can be achieved and the signal of the oscillation circuit for detection can be prevented from leaking to the input.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
  The invention according to claim 1 of the present invention includes an input terminal to which a high frequency digital signal is input, an RF circuit connected to the input terminal, an I / Q detection circuit connected to an output of the RF circuit, An output terminal connected to the output of the I / Q detection circuit, and a detection oscillation circuit connected to the I / Q detection circuit, and is provided between the detection oscillation circuit and the RF circuit.A metal partition plate is provided, and the RF circuit is disposed near one side surface of a substantially rectangular casing made of metal. The I / Q detection circuit and the detection oscillation circuit are provided in this order, and at least the power supply terminal of the RF circuit and the power supply terminal of the detection oscillation circuit are separately provided near the other side surface of the casing. ProvidedThis is a high-frequency receiving device.
[0009]
  In this way, between the oscillation circuit for detection and the RF circuitBecause a metal divider is providedAs a result, the signal from the oscillation circuit for detection is reduced.Input via RF circuitThere is no leakage from the terminal.
[0010]
  In addition, an RF circuit, an I / Q detection circuit, and an oscillation circuit for detection are provided in this order in the vicinity of one side surface of a substantially rectangular casing made of metal. The signal of the oscillation circuit for use does not leak from the input terminal via the RF circuit.
[0011]
  Also, since at least the power terminal of the RF circuit and the power terminal of the detection oscillation circuit are separately provided in the vicinity of the other side surface of the housing, the signal of the detection oscillation circuit is connected to the RF circuit via the power supply. Through the input terminal.
[0012]
  Claim2The invention described in 1 divides the area of the printed circuit board into two, and provides an RF circuit on the surface of one area and an I / Q detection circuit on the surface of the other area,An oscillation circuit for detection is provided on the back surface of the printed circuit board on which the I / Q detection circuit is mounted.A plurality of through holes connected to the ground are provided between the RF circuit and the oscillation circuit for detection.High frequencySince the RF circuit and the detection oscillation circuit are separated from each other by the through hole, the signal of the detection oscillation circuit does not leak from the input terminal via the RF circuit.
[0013]
  Claims of the invention3The input terminal to which the high frequency digital signal is input, the I / Q detection circuit that performs quadrature detection using the signal input to the input terminal and the output signal of the oscillation circuit for detection, and the I / Q An analog-to-digital converter to which the output of the detection circuit is supplied, a complex multiplier to which the output of the analog-to-digital converter is supplied, a data detection circuit to which the output of the complex multiplier is supplied, and the data detection An output terminal to which an output of the circuit is connected; a frequency error detection circuit which is connected to an output of the complex multiplier and detects a frequency error of a signal input to the analog / digital converter; and the oscillation circuit for detection A phase-locked loop circuit that controls the oscillation frequency of the detection oscillation circuit by comparing the output signal of the output and the reference oscillation signal, and between the detection oscillation circuit and the input terminal A high-frequency receiving device that provides signal separation means and controls the reference oscillation signal by the output of the frequency error detection circuit, and thus provides signal separation means between the detection oscillation circuit and the input terminal. The size and simplification can be achieved, and the signal of the local oscillation circuit does not leak to the input. Further, since the reference oscillation signal is controlled by the output of the frequency error detection circuit, the frequency error is absorbed by the I / Q detection circuit, and a high frequency receiving apparatus having a good bit error rate characteristic can be obtained.
[0014]
  Further, since the frequency error is absorbed by the I / Q detector circuit, a complex multiplier for absorbing a frequency error having a large number of bits as in the prior art is not required, which can contribute to downsizing and cost reduction.
[0015]
  Claims of the invention4The invention described in claim 1 generates the reference oscillation signal from the output of the clock recovery circuit and the frequency error detection circuit connected to the output of the complex multiplier.3Since the reference oscillation signal is generated from the clock recovery circuit and the frequency error detection circuit, the high frequency reception device having a good bit error rate characteristic with a simple configuration without requiring a reference oscillator separately A device can be obtained.
[0016]
  Claims of the invention5According to the invention described in claim 2, when the signal frequency of the signal input to the input terminal changes by a predetermined value or more, the frequency of the detection oscillation circuit is changed by rewriting the output value of the frequency error detection circuit.3Since the frequency of the oscillation circuit for detection is rewritten, the channel can be correctly selected even when the signal frequency of the signal input to the input terminal changes by a predetermined value or more.
[0017]
  Claims of the invention6The invention described in claim 1 rewrites the output value of the frequency error detection circuit based on the frequency of the signal input to the input terminal.5In the high-frequency receiving apparatus described in (1), the channel selection process can be speeded up, so that the channel selection speed is increased.
[0018]
  Claims of the invention7When the frequency of the signal input to the input terminal changes beyond the output frequency range of the detection oscillation circuit determined by the frequency variable range of the reference oscillation signal, the counter value of the phase lock loop circuit Claim to change5The high-frequency receiver described in 1) can cope with a significant change in the frequency input to the input terminal.
[0019]
  Claims of the invention8The invention according to claim 1 reads the frequency of the reference oscillation signal with a frequency error correction circuit and corrects the frequency error of the reference oscillation signal.3In this case, the frequency of the reference oscillation signal is read by a frequency error correction circuit and the frequency error of the reference oscillation signal is corrected so that the reference oscillator can be received even if the accuracy of the reference oscillator is worse than the conventional one. No adjustment is required.
[0020]
  Claims of the invention9The invention described in claim 1 corrects the output value of the frequency error detection circuit with the output of the frequency error correction circuit.8Since the output value of the frequency error detection circuit is corrected by the output of the frequency error correction circuit, accurate frequency correction can be performed.
[0021]
  Claims of the invention10The invention described in claim 1 changes the counter value of the phase-locked loop circuit by the output of the frequency error correction circuit.8In the high-frequency receiving device described in 1), correction is performed by changing the counter value of the phase-locked loop circuit.
[0022]
  Claims of the invention11The invention described inAn input terminal for inputting a high-frequency digital signal, an RF circuit connected to the input terminal, an I / Q detection circuit connected to the output of the RF circuit, and an output of the I / Q detection circuit An output terminal and a detection oscillation circuit connected to the I / Q detection circuit, and provided with a signal separation means between the detection oscillation circuit and the RF circuit,Install a low-pass filter between the oscillation circuit for detection and the power supply terminal.High frequency providedIs a receiving device, like thisOscillation circuit for detectionSince the low pass filter is provided between the power supply terminal and the power supply terminal, the signal of the oscillation circuit for detection does not leak from the power supply to the input terminal via the RF circuit.
[0023]
  Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0024]
  (Embodiment 1)
  FIG. 1 is a block diagram of a high frequency receiving apparatus according to Embodiment 1 of the present invention, which is an example of a tuner for a satellite broadcast indoor unit. In FIG. 1, reference numeral 11 denotes a metal casing, and an input terminal 12 and an output terminal 12 a are provided on one vertical side surface of the casing 11. The signal input from the input terminal 12 uses a frequency band of 950 MHz to 2150 MHz and is amplified by the RF circuit 13 and then input to the I / Q detection circuit 14. Further, an RF circuit 13, an I / Q detection circuit 14, and a detection oscillation circuit 15 are provided in this order along the vicinity of one side surface 11a of the casing 11. The output of the I / Q detection circuit 14 is output as an I signal output 16 and a Q signal output 17 on the other side surface 11 b side of the housing 11.
[0025]
  Details of each circuit will be described below. The RF circuit 13 includes a high frequency amplifier 18 connected to the input terminal 12 and an automatic gain control (hereinafter referred to as AGC) circuit 19 connected to the output of the high frequency amplifier 18. By this AGC circuit 19, an input signal of about −20 dBm to −70 dBm is controlled to a constant level and output. The output of the high frequency amplifier 18 is also connected to the output terminal 12a. Thereby, it can connect with another high frequency receiver.
[0026]
  Next, the I / Q detection circuit 14 will be described. The I / Q detection circuit 14 is connected to the I output terminal 16 through the mixer 20 connected to the RF circuit 13 and the output of the mixer 20 through a low-pass filter (hereinafter referred to as LPF) 21. The output of the RF circuit 13 is also connected to the second mixer 22. The output of the second mixer 22 is connected to the Q output terminal 17 through the LPF 23. The

LPFs

21 and 23 have a 30 MHz cutoff characteristic. The output of the oscillation circuit for detection 15 is connected to the first mixer 20 and also connected to the second mixer 22 via the 90-degree phase shifter 24.
[0027]
Next, the detection oscillation circuit 15 will be described. In this oscillation circuit for detection 15, a phase-locked loop (hereinafter referred to as PLL) circuit 27 is loop-connected to a voltage controlled oscillator 25 through an LPF 26. Here, the output of the voltage controlled oscillator 25 is the same frequency band of 950 MHz to 2150 MHz as the RF input signal, and the oscillation frequency is controlled by the PLL circuit 27. The output is output through the buffer amplifier 28. The buffer amplifier 28 is provided so that the output signal does not affect the PLL circuit 27 and the voltage controlled oscillator 25 of the detection oscillation circuit 15.
[0028]
In FIG. 1, 29 is a power supply for the

RF circuit

13, 30 is a power supply for the I /

Q detection circuit

14, and 31 is a power supply for the detection oscillation circuit 15, which are provided separately.
[0029]
  In the circuit as described above, the detection oscillating circuit 15 is arranged in a direction different from the RF circuit 13 and the input terminal 12 with the I / Q detection circuit 14 interposed therebetween, so that the signal of the detection oscillating circuit 15 is input. There is no leakage to the terminal 12 side. Here, since the RF circuit 13 is provided in the vicinity of the input terminal 12, if it does not leak to the RF circuit 13, no signal leaks to the input terminal 12 side as a conclusion, and no leak from the input terminal 12 to the outside. .
[0030]
  Further, since the RF circuit 13, the I / Q detection circuit 14, and the detection oscillation circuit 15 are mounted along the vicinity of one lateral side surface 11a of the housing 11, a reliable ground can be obtained and signal leakage from the ground can be achieved. There is no.
[0031]
  Further, since the power supply terminal 29 for the RF circuit 13, the power supply 30 for the I / Q detection circuit 14, and the power supply 31 for the detection oscillation circuit 15 are provided separately, the detection oscillation circuit 15 via the power supply is provided. This signal does not leak to the input terminal 12 side.
[0032]
  (Embodiment 2)
  FIG. 2 is a block diagram of a high frequency receiving apparatus according to Embodiment 2 of the present invention. In FIG. 2, reference numeral 32 denotes a metal partition plate, which is provided between the RF circuit 13 and the detection oscillation circuit 15. Since the metal partition plate 32 is provided between the RF circuit 13 and the detection oscillation circuit 15 and is connected to the ground as described above, the signal of the detection oscillation circuit 15 leaks to the RF circuit 13 side. There is nothing. As a result, there is no leakage to the input terminal 12 provided in the vicinity of the RF circuit 13.
[0033]
  In this case, since the partition plate 32 is provided and separated, the RF circuit 13 and the oscillation circuit for detection 15 can be brought close to each other, so that the size can be reduced and the degree of design freedom is increased.
[0034]
  (Embodiment 3)
  FIG. 3 is a cross-sectional view of main parts of the high-frequency receiving device according to Embodiment 3 of the present invention. In FIG. 3, reference numeral 33 denotes a printed circuit board on which circuit components of the high frequency receiving device are mounted. The printed board 33 is a multilayer board, and a ground plane 34 is provided in the middle layer. An RF circuit 13 and an I / Q detection circuit 14 are mounted on the surface of the printed board 33. A detection oscillation circuit 15 is mounted on the back surface of the printed circuit board 33. As described above, since the detection oscillation circuit 15 and the RF circuit 13 are provided via the ground plane 34, the signal of the detection oscillation circuit 15 does not leak to the RF circuit 13 side.
[0035]
  Further, since the multilayer printed circuit board 33 is used, the size can be further reduced, and the positions of the output terminals of the I / Q detection circuit 14 can be freely arranged, and the degree of design freedom is increased.
[0036]
  (Embodiment 4)
  FIG. 4 is a cross-sectional view of a main part of the high-frequency receiving device according to Embodiment 4 of the present invention. In FIG. 4, 35 is a printed circuit board, and this printed circuit board 35 is divided into two regions. The RF circuit 13 is mounted on the surface of the printed circuit board 35 in one area 35a, and the I / Q detection circuit 14 is mounted on the surface of the other area 35b. The I / Q detection circuit 14 is mounted. A detection oscillation circuit 15 is provided on the back surface of the printed circuit board 35. In the printed circuit board 35, a plurality of through holes 36 connected to the ground are provided between the RF circuit 13 and the detection oscillation circuit 15, so that the RF circuit 13 and the detection oscillation circuit are provided. 15 is separated, and the signal of the oscillation circuit for detection 15 does not leak to the RF circuit 13 side.
[0037]
  (Embodiment 5)
  5, the high frequency receiving apparatus according to the fifth embodiment includes an input terminal 41 to which a digitally modulated high frequency signal is input, an I / Q detection circuit 42 connected to the input terminal 41, and the I / Q detection. A low-pass filter 43 connected to one output of the circuit 42, an AD converter 45 connected to the output of the low-pass filter 43, a roll-off filter 47 connected to the output of the AD converter 45, and the I / Q A low-pass filter 44 connected to the other output of the detection circuit 42, an AD converter 46 connected to the output of the low-pass filter 44, a roll-off filter 48 connected to the output of the AD converter 46, and the roll-off A complex multiplier 49 connected to the output of the filter 48 and the roll-off filter 47; A data detection circuit 50 connected to the output of the calculator 49, a clock output terminal 61 connected to one output of the data detection circuit 50, and a data output terminal 62 connected to the other output of the data detection circuit 50. A clock recovery circuit 60 connected to one output and the other output of the complex multiplier 49 and connected to the AD converter 45 and the AD converter 46 for supplying a clock, and the complex multiplier 49, a carrier recovery circuit 51 connected to each output of 49 and an output connected to the input of the complex multiplier 49, a frequency error detection circuit 52 connected to each output of the complex multiplier 49, and A digital-to-analog converter (hereinafter referred to as a DA converter) 53 connected to the output of the frequency error detection circuit 52; A reference oscillator 56 to which the output of the A converter 53 is connected, and a phase-locked loop circuit (hereinafter referred to as PLL) 55 in which the output of the oscillation circuit for detection 54 is connected in a loop and the output of the reference oscillator 56 is connected to a comparison input. It consists of and. The output of the detection oscillation circuit 54 is connected to the input of the I / Q detection circuit 42.
[0038]
  In this I / Q detection circuit 42, the signal from the input terminal 41 is connected to one input, and the output of the detection oscillation circuit 54 is connected to the other input via a 90-degree phase shifter 59. The first mixer 57 and the second mixer 58 in which the signal from the input terminal 41 is connected to one input and the output of the detection oscillation circuit 54 is directly connected to the other input. . The output of the first mixer 57 is connected to the low pass filter 43. The output of the second mixer 58 is connected to the low pass filter 44.
[0039]
  The operation of the high frequency receiving apparatus configured as described above will be described below. A digitally modulated received signal is input to the input terminal 41, and a signal having the same frequency as the center frequency of the received signal is input from the detection oscillation circuit 54 to the I / Q detection circuit 42, thereby orthogonally crossing the baseband signals. Is converted to
[0040]
  When the received signal is frequency-converted from the 12 GHz band to the 1 GHz band by the parabolic antenna, the frequency shifts and an error occurs. Therefore, it is necessary to restore it. That is, since the frequency of the local oscillation circuit in the parabolic antenna is high, the frequency input to the input terminal 41 is likely to be shifted.
[0041]
  Hereinafter, a case where the reception frequency is shifted from 950 MHz to 951 MHz will be described as an example.
[0042]
  Now, assuming that FREF is the oscillation frequency of the reference oscillator 56, N is a natural number, A is a natural number smaller than N, and R is a natural number, the oscillation frequency FLO of the detection oscillation circuit 54 is given by (Equation 1).
[0043]
[Expression 1]

[0044]
Now, when the oscillation frequency of the reference oscillator 56 is 4 MHz and the center frequency of the received signal is 950 MHz, N, A, and R are given by (Equation 2), (Equation 3), and (Equation 4).
[0045]
[Expression 2]

[0046]
[Equation 3]

[0047]
[Expression 4]

[0048]
Next, when the center frequency of the reception signal input to the input terminal 41 varies from 950 MHz to 951 MHz, the frequency error detection circuit 52 detects that the frequency has increased, and the frequency of the reference oscillator 56 is set via the DA converter 53. Control to raise. From (Equation 1), the oscillation frequency of the reference oscillator 56 becomes (Equation 5).
[0049]
[Equation 5]

[0050]
  As described above, it is possible to absorb the reception frequency error by controlling the oscillation frequency of the reference oscillator 56 while keeping the values of N, A, and R of the PLL 55 constant.
[0051]
  As a result, it is possible to realize a high frequency receiving apparatus having a good bit error rate characteristic without the frequency error absorbing complex multiplier 66. Further, since this complex multiplier is unnecessary, it is possible to reduce the size and the price.
[0052]
  (Embodiment 6)
  FIG. 6 is a block diagram of a high frequency receiving apparatus according to Embodiment 6 of the present invention.
[0053]
  6, the high frequency receiving apparatus according to the sixth embodiment of the present invention includes outputs of the frequency error detection circuit 52 and the clock recovery circuit 60 instead of the reference oscillator 56 in addition to the components of the fifth embodiment shown in FIG. 5. Is provided, and the output of the counter 65 is directly connected to the other input of the PLL 55.
[0054]
  Thus, the counter 65 replaces the reference oscillator 56.
[0055]
  In the high frequency receiving apparatus configured as described above, a digitally modulated received signal is input to the input terminal 41, and a signal having the same frequency as the center frequency of the received signal is subjected to I / Q detection from the output of the oscillation circuit for detection 54. By inputting the signal to the circuit 42, the signal is converted into a baseband orthogonal signal.
[0056]
  This is the same as in the fifth embodiment. That is, if the reference oscillation frequency output from the counter 65 is FREF, N is a natural number, A is a natural number smaller than N, and R is a natural number, the generation frequency FLO of the detection oscillation circuit 54 is given by (Equation 1).
[0057]
  Now, when the output frequency of the counter 65 as the reference oscillation signal is 4 MHz and the center frequency of the received signal is 950 MHz, N, A, and R are (Equation 2) and (Equation 3) as in the fifth embodiment. , (Equation 4).
[0058]
  Next, when the center frequency of the received signal fluctuates from 950 MHz to 951 MHz, the frequency error detection circuit 52 detects that the frequency has increased and performs control to increase the generation frequency of the counter 65. From (Equation 1), the generation frequency of the counter 65 becomes (Equation 5).
[0059]
  As described above, the frequency error of the digital signal input to the input terminal 41 can be absorbed by controlling the generation frequency of the counter 65 while keeping the values of N, A, and R of the PLL 55 constant. Become.
[0060]
  As a result, a complex multiplier for absorbing frequency errors and a high frequency receiver having good bit error rate characteristics without the reference oscillator 56 can be realized.
[0061]
  FIG. 7 is a relationship diagram between the control voltage and the output frequency of the reference oscillator 56 or the counter 65 of the high frequency receiving apparatus according to the fifth or sixth embodiment of the present invention.
[0062]
  Hereinafter, the counter 65 will be described as the reference oscillator 56 including the reference oscillator 56.
[0063]
  Reference numeral 71 in FIG. 7A shows an example of the control voltage and oscillation frequency of the reference oscillator 56. FIG. 7B shows the frequency variable range of the oscillation circuit for detection 54. Hereinafter, a case where 950 MHz is received will be described. That is, this is a case where the values of N, A, and R are set to the values of (Equation 2), (Equation 3), and (Equation 4). In this case, when the control voltage of the reference oscillator 56 is changed from 3 V to 9 V, the variable range of the reference oscillator 56 becomes 32 KHz (16 KHz + 16 KHz) as shown in FIG. When the control voltage is 6V, the oscillation frequency of the reference oscillator 56 is 4 MHz. Next, when the control voltage is 9 V, the oscillation frequency of the reference oscillator 56 is 4 MHz + 16 KHz, and the oscillation frequency of the oscillation circuit for detection 54 is 950 MHz + 3.8 MHz according to (Equation 1). When the control voltage is 3 V, the oscillation frequency of the reference oscillator 56 is 4 MHz-16 KHz, and the oscillation frequency of the detection oscillation circuit 54 is 950 MHz-3.8 MHz according to (Equation 1). That is, the control voltage of the reference oscillator 56 and the oscillation frequency change range of the detection oscillation circuit 54 are as indicated by the dotted line 85 in FIG. Similarly, when 2150 MHz is received, the control voltage of the reference oscillator 56 and the oscillation frequency variable range of the detection oscillation circuit 54 are as indicated by the solid line 84 in FIG. 7B.
[0064]
  A solid line shown in FIG. 7B indicates a variable range when 2150 MHz is received.
[0065]
  When the signal input to the input terminal 41 is frequency-converted by the parabolic antenna, a frequency deviation may occur from the nominal frequency. For example, the frequency may be 955 MHz with respect to the nominal frequency of 950 MHz, and the high-frequency receiving device needs to be able to receive even if a slight frequency deviation occurs from the nominal frequency.
[0066]
  For example, when receiving a signal having an unknown frequency deviation with a nominal frequency of 2150 MHz, first, at the time of first tuning, the control voltage is 6 V and the detuning frequency from 2150 MHz is 0 MHz (72 in FIG. 7B). ). Assuming that the symbol rate of the input digital modulation signal is fs, for example, in the case of QPSK, the frequency error detection range of the frequency error detection circuit 52 is ± fs / 8 as shown in (Equation 6).
[0067]
[Formula 6]

[0068]
Therefore, when synchronization is not established in the state 72, the value of the frequency error detection circuit 52 is forcibly rewritten so that the frequency point 73 is separated by fs / 8, and the output voltage of the DA converter 53 is changed to a voltage that can be represented by 83. Try.
[0069]
The above-described forced rewriting is performed on

points

74, 75, and 76 in the same process. The frequency difference when the frequency and control voltage is 9V is smaller than fs / 8 as the plus side moving point is point 75, and the frequency and control voltage is 3V as the point 76 is moving to the minus side. After the time frequency difference becomes smaller than fs / 8, the data in the PLL 55 is rewritten and the 8.6 MHz frequency is shifted. That is, this point is 77. Then, the same value of the frequency error detection circuit 52 is forcibly rewritten. If it still does not synchronize, the PLL 55 data is rewritten and the 8.6 MHz frequency is shifted. That is, this point is 78. In this way, the value of the similar frequency error detection circuit 52 is forcibly rewritten. The same operation is repeated thereafter.
[0070]
Similarly, when a nominal frequency of 950 MHz is received, processing is performed in the order of

points

72, 79, 80, 81, 82.
[0071]
When the modulation method is 8-level PSK, the frequency error detection range of the frequency error detection circuit 52 is ± fs / 16 as shown in (Expression 7).
[0072]
[Expression 7]

[0073]
  (Embodiment 7)
  FIG. 8 is a block diagram of a high frequency receiving apparatus according to Embodiment 7 of the present invention, and FIG. 9 is an explanation thereof.
[0074]
  In FIG. 8, the high frequency receiving apparatus according to the seventh embodiment of the present invention has a configuration in which a frequency error correction circuit 90 is added to the components of FIG. 5 shown in the fifth embodiment. The frequency error detection circuit 90 is connected to the output of the reference oscillator 56, and the output value of the frequency error detection circuit 52 and the counter value of the PLL circuit 55 are rewritten based on the oscillation frequency of the reference oscillator 56. ing.
[0075]
  For example, the ideal performance of the reference oscillator 56 is represented by a characteristic 100 as shown in FIG. In practice, however, there are many cases where an offset is added as in 101 due to variations in the constituent elements. Now, by setting the output voltage of the DA converter 53 to 6V, the frequency error 5KHz is detected by the frequency error correction circuit 90, and the frequency error detection is performed so as to control the output voltage of the DA converter 53 so that the voltage 102 is lowered. By controlling the

circuit

52, 100 characteristics can be equivalently obtained.
[0076]
In FIG. 9B, reference numeral 104 denotes a case where the characteristic of the reference oscillator 56 is 100, and reference numeral 103 denotes a characteristic of the detection oscillation circuit 54 when the reference oscillator 56 is 101.
[0077]
Now, when the voltage is lower by the voltage 102, instead of controlling the output voltage of the DA converter 53 by the frequency error detection circuit 52, the frequency error correction circuit 90 converts A, N, and R into (Equation 8) and (Equation 9). ) And (Equation 10), the characteristic 105 sufficiently equal to the characteristic 64 can be obtained.
[0078]
[Equation 8]

[0079]
[Equation 9]

[0080]
[Expression 10]

[0081]
  As described above, the frequency error is corrected by the frequency error correction circuit 90, so that the operation can be performed even if the accuracy of the reference oscillator 56 is lower than the conventional one. That is, adjustment of the reference oscillator 56 becomes unnecessary.
[0082]
  (Embodiment 8)
  FIG. 10 is a block diagram of a high frequency receiving apparatus according to Embodiment 8 of the present invention.
[0083]
  In FIG. 10, the high frequency receiving apparatus according to the eighth embodiment includes an input terminal 201 to which a digitally modulated high frequency signal is input and a PF circuit (not shown) connected to the input terminal 201. The I / Q detection circuit 203 to which the output signal and the output signal of the detection oscillation circuit 202 are input, the

output terminals

204 and 205 output from the I / Q detection circuit 203, the detection oscillation circuit 202, and the power supply terminal 206 It consists of a low-pass filter 207 provided between them.
[0084]
  In the high-frequency receiving device configured as described above, since the low-pass filter 207 is provided between the detection oscillation circuit 202 and the power supply terminal 206, the signal of the detection oscillation circuit is input from the power supply to the input terminal via the RF circuit. There is no leakage.
[0085]
【The invention's effect】
  As described above, according to the present invention, there is a gap between the oscillation circuit for detection and the RF circuit.A metal partition plate is provided, and the RF circuit, the I / Q detection circuit, and the detection oscillation circuit are provided in this order in the vicinity of one side surface of a substantially rectangular casing formed of metal, In the vicinity of the other side surface of the housing, at least the power supply terminal of the RF circuit and the power supply terminal of the oscillation circuit for detection are separately provided.It is
[0086]
  Metal divider like thisBySince the RF circuit and the oscillation circuit for detection are separated, the size and simplification are achieved.The signal of the oscillation circuit for detection is an RF circuitThere is no leakage from the input terminal via
[0087]
  In addition, an RF circuit, an I / Q detection circuit, and an oscillation circuit for detection are provided in this order in the vicinity of one side surface of a substantially rectangular casing made of metal. The signal of the oscillation circuit for use does not leak from the input terminal via the RF circuit.
[0088]
  Also, since at least the power terminal of the RF circuit and the power terminal of the detection oscillation circuit are separately provided in the vicinity of the other side surface of the housing, the signal of the detection oscillation circuit is connected to the RF circuit via the power supply. Through the input terminal.
[Brief description of the drawings]
FIG. 1 is a block diagram of a high-frequency receiving device according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram of a high-frequency receiving device according to Embodiment 2 of the present invention.
FIG. 3 is a cross-sectional view of main parts of a high-frequency receiving device according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view of main parts of a high-frequency receiving device according to Embodiment 4 of the present invention.
FIG. 5 is a block diagram of a high frequency receiving device according to a fifth embodiment of the present invention.
FIG. 6 is a block diagram of a high frequency receiving device according to a sixth embodiment of the present invention.
FIG. 7A is a relationship diagram between a control voltage and an output frequency of a reference oscillator of a high-frequency receiver according to

Embodiments

5 and 6 of the present invention.
  (B) Relationship diagram between control voltage of reference oscillator and frequency variable range of local oscillator
FIG. 8 is a block diagram of a high frequency receiving device according to a seventh embodiment of the present invention.
FIG. 9A is a relationship diagram between a control voltage and an output frequency of a reference oscillator of a high-frequency receiving device according to a seventh embodiment of the present invention.
  (B) Relationship diagram between control voltage of reference oscillator and frequency variable range of oscillation circuit for detection
FIG. 10 is a block diagram showing a high frequency receiving device according to an eighth embodiment of the present invention.
FIG. 11 is a block diagram of a conventional high-frequency receiving device.
[Explanation of symbols]
  12 input terminals
  13 RF circuit
  14 I / Q detection circuit
  15 Oscillation circuit for detection
  16 I output terminal
  17 Q output terminal
  32 Partition plate

Claims

An input terminal for inputting a high-frequency digital signal, an RF circuit connected to the input terminal, an I / Q detection circuit connected to the output of the RF circuit, and an output of the I / Q detection circuit An output terminal and a detection oscillation circuit connected to the I / Q detection circuit ; a metal partition plate is provided between the detection oscillation circuit and the RF circuit ; The RF circuit, the I / Q detection circuit, and the detection oscillation circuit are provided in this order in the vicinity of one side surface of the substantially rectangular casing, and at least the RF circuit is provided in the vicinity of the other side surface of the casing. A high frequency receiving apparatus in which a power supply terminal and a power supply terminal of the oscillation circuit for detection are separately provided .

The area of the printed circuit board is divided into two, an RF circuit is provided on the surface of one area and an I / Q detection circuit is provided on the surface of the other area, and the printed circuit board on which the I / Q detection circuit is mounted detection oscillation circuit is provided on the back surface, high-frequency receiver according to claim 1 a plurality of through holes connected to a ground provided we were in between said RF circuit and the detection oscillation circuit.

An input terminal to which a high-frequency digital signal is input, an I / Q detection circuit that performs quadrature detection using the signal input to the input terminal and an output signal of the oscillation circuit for detection, and an output of the I / Q detection circuit are supplied An analog / digital converter, a complex multiplier to which an output of the analog / digital converter is supplied, a data detection circuit to which an output of the complex multiplier is supplied, and an output of the data detection circuit are connected to each other. An output terminal, a frequency error detection circuit that is connected to an output of the complex multiplier and detects a frequency error of a signal input to the analog-to-digital converter, and an output signal of the detection oscillation circuit and a reference oscillation A phase-locked loop circuit that compares the signal and controls the oscillation frequency of the detection oscillation circuit, and a signal separation means is provided between the detection oscillation circuit and the input terminal. Kicking with high-frequency receiver for controlling said reference oscillation signal at the output of the frequency error detection circuit.

4. The high frequency receiving apparatus according to claim 3 , wherein a reference oscillation signal is generated from outputs of a clock recovery circuit and a frequency error detection circuit connected to the output of the complex multiplier.

4. The high frequency reception according to claim 3 , wherein when the signal frequency of the signal input to the input terminal changes by a predetermined value or more, the frequency of the oscillation circuit for detection is changed by rewriting the output value of the frequency error detection circuit. apparatus.

The high frequency receiving apparatus according to claim 5 , wherein the output value of the frequency error detection circuit is rewritten based on the frequency of the signal input to the input terminal.

If the frequency of the signal inputted to the input terminal than the output frequency range of the detection oscillation circuit is determined by the frequency variable range of the reference oscillation signal has changed, to claim 5 for changing the counter value of the phase-locked loop circuit The high frequency receiver described.

4. The high frequency receiver according to claim 3 , wherein the frequency of the reference oscillation signal is read by a frequency error correction circuit and the frequency error of the reference oscillation signal is corrected.

9. The high frequency receiving apparatus according to claim 8 , wherein the output value of the frequency error detection circuit is corrected by the output of the frequency error correction circuit.

9. The high frequency receiving apparatus according to claim 8 , wherein the counter value of the phase lock loop circuit is changed by the output of the frequency error correction circuit.

An input terminal for inputting a high-frequency digital signal, an RF circuit connected to the input terminal, an I / Q detection circuit connected to the output of the RF circuit, and an output of the I / Q detection circuit In the high frequency receiving apparatus, comprising: an output terminal; and an oscillation circuit for detection connected to the I / Q detection circuit, wherein signal separation means is provided between the oscillation circuit for detection and the RF circuit. A high-frequency receiving device in which a low-pass filter is provided between a circuit and a power supply terminal.