JP3713929B2

JP3713929B2 - Linked circuit of transmission power control and amplitude adjustment control of modulated signal in transmitter

Info

Publication number: JP3713929B2
Application number: JP33314497A
Authority: JP
Inventors: 学新山; 修川野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-03
Filing date: 1997-12-03
Publication date: 2005-11-09
Anticipated expiration: 2017-12-03
Also published as: JPH11168394A

Description

【０００１】
【発明の属する技術分野】
本発明は、送信機、特にＰＤＣ（Personal Digital Cellular 、個人用ディジタル携帯電話）方式の携帯電話の変調部に使用されるものである。
【０００２】
携帯電話（以下、移動局と称する場合もある）は、電波を用いてその先に一般公衆網が接続されている基地局と通信を行うことにより、End to End間（端末間）での音声による通話やインターネット、E-ｍａｉｌ（パソコン通信サービスの一種）といったデータ通信等の通信サービスを提供するものである。
【０００３】
そして、移動局では、通信を維持するため、又は、非通信時における移動局の位置登録や追跡のために、送信する電波の強さ（以下、送信電力と称する）を、基地局からの指示にしたがい、移動局が内蔵する制御ソフトウェアにより数ｄＢステップ、数段階の切り替えを行っている。（ＰＤＣ方式の場合、４ｄＢステップで４〜７段階の送信電力制御を行っている。）これは周波数有効利用技術の一つである。
【０００４】
即ち、基地局との距離（正確には距離に反比例する受信電波の強さ）に応じて、通信を維持するための必要最小限の送信電力で通信を行うことにより、不要な電波の送出を最小限にするものである。不要な電波を出さないようにすることにより、不要な干渉を発生させず、結果として周波数利用効率を向上させようとするものである。
【０００５】
携帯電話と基地局間で送受される電波は、800 ＭＨｚ帯や1.5 ＧＨｚ帯の高周波を搬送波として、それに数十ｋＨｚの変調信号（ＰＤＣ方式の場合、42ｋＨｚ）を重畳している。変調信号はある一定の振幅で搬送波に重畳されるが、ＰＤＣ方式の場合、基準位相を信号フォーマットの先頭ビットから２ビットごとに４分のπずらした直交位相変調（π／４シフトＱＰＳＫ方式）を採用している。
【０００６】
より具体的に述べると、信号フォーマットの先頭ビットから２ビット毎に前半の１ビットをＩｃｈに後半の１ビットをＱｃｈに割り振るようにして、42ｋｂｐｓの変調信号を21ｋＨｚでＩｃｈとＱｃｈに分離して、Ｉｃｈ及びＱｃｈの変調信号とする。これらのＩｃｈ及びＱｃｈの変調信号は、ＩｃｈとＱｃｈそれぞれ独立に振幅調整を行えるような構成となっている。
【０００７】
【従来の技術】
図15は従来例の携帯電話の送信系回路ブロック図である。以下に従来の携帯電話の送信系（変調部を含む）の動作について説明する。
【０００８】
送信信号にはマイクから入力される音声信号や通信を維持するための制御信号があるが、そのうち音声信号は図15の音声系回路１に入力され、アナログ／ディジタル変換された後、ＤＳＰ（ディジタル・シグナル・プロセッサ）部２で圧縮符号化等の演算処理が行なわれ、ＴＤＭＡ（時分割多重アクセス）部３でＴＤＭＡフォーマットに編集される。制御信号はＣＰＵ５、ＴＤＭＡ部３で同様にＴＤＭＡフォーマットに編集される。
【０００９】
ＴＤＭＡフォーマットにまとめられた信号は、変調信号生成部４で信号フォーマットの先頭ビットから１ビットごとにＩｃｈとＱｃｈの信号に分離され、それぞれディジタル／アナログ変換された後、電子ボリューム（ＥＶ）８、及び９で振幅調整される。これらの変調信号は直交変調器10に入力され、シンセサイザ17からの高周波（搬送波）に重畳され、ＰＡ（パワーアンプ）11で増幅された後、アンテナ12より空中へ送出される。
【００１０】
なお、シンセサイザ17で生成される搬送波の周波数は、ＣＨ（チャネル）設定レジスタ16で設定されるチャネル設定信号20により決まるものである。また、アンテナ12から送出する送信信号19のｏｎ／ｏｆｆ（出力／非出力）の制御は、後述するＴＤＭＡ部３から出力する制御信号（送信バースト）21により行われる。
【００１１】
ここで、送信バーストについて説明する。図12は一例のＴＤＭＡフレームフォーマットを示す図である。図12において、（イ）は基地局から移動局へ送信される信号（下り方向の信号）のＴＤＭＡフレームフォーマットを示し、３つのチャネルに対応するタイムスロット（ＳＴ＃0 〜ＳＴ＃２）の信号がこの順に繰り返し送信されることを示している。
【００１２】
（ロ）〜（ニ）は、それぞれチャネル＃０〜＃２を使用する移動局から基地局へ送信する信号のタイムスロットを示す。また、（ホ）は、＃１を使用している移動局のフレームフォーマットを示し、Ｔは送信の、Ｒは受信の、Ｉはアイドル信号（無信号）の期間を示す。
【００１３】
また、図13は一例の移動局の送信信号のタイミングを示す図である。図13において、（イ）は＃1 を使用している移動局のフレームフォーマットを示し、（ロ）は＃１のバースト状の送信信号のタイミングを示している。
【００１４】
前述したＴＤＭＡ部３から出力される送信ｏｎ／ｏｆｆのための制御信号は、図12及び図13で説明したようにＴＤＭＡフォーマットの送信スロット（Ｔ）の時のみｏｎとなり、受信スロット（Ｒ）及びアイドルスロット（Ｉ）の時はｏｆｆとなっている。そのため、送信はＴＤＭＡフォーマットの１フレームフォーマットのうち１／３の期間のみであり、バースト状の信号となる。このため、ＴＤＭＡ部３から出力する制御信号21を送信バーストと称する。
【００１５】
また、送信電力の制御については、図15のＣＰＵ５により送信電力制御レジスタ15に設定した値（送信電力制御信号）22を送信バースト21の立ち上がりエッジ（送信ｏｆｆから送信ｏｎに切り替わるタイミング）でラッチし（23）、ＰＡ11に与える（同図の24) 。送信電力制御信号22及びラッチされた送信電力制御信号24は、送信電力制御のステップ数に応じたビット数を有する（制御ステップ数が４なら２ビット、ステップ数が８なら３ビットのように）。
【００１６】
通常、変調部におけるＩｃｈとＱｃｈの振幅調整には、前述したように電子ボリューム等の素子が使用される。電子ボリューム（ＥＶ）は例えば図14に示す構成のものであり、ＣＰＵ５の制御ソフトウェアよりＩｃｈ振幅レジスタ13、及びＱｃｈ振幅レジスタ14を介して、図14に示すデコーダ29で解読してトランジスタ等によるスイッチ30を切り替えることにより、抵抗値をディジタル的に変える。
【００１７】
これにより、図15のＩｃｈ用及びＱｃｈ用の電子ボリューム（ＥＶ）８、及び９に値を設定することにより、それぞれの振幅を独立に任意に設定することが可能である。
【００１８】
また、これらの電子ボリュームは集積化が可能で、デジタル／アナログ混在ＬＳＩ化も容易である。即ち、変調部（復調部、ＣＰＵ周辺のロジック回路、音声系の回路等（復調部は図示していない））も合わせて、ワンチップ化が可能である。従来、これらの振幅調整用の電子ボリュームの設定値は携帯電話への電源投入時にレジスタの初期設定で設定され、以後、設定値の変更は行われていなかった。
【００１９】
【発明が解決しようとする課題】
従来は、送信電力の変更制御を例えば４ｄＢステップの切り替えにより行なう場合、特に送信電力の低い場合には、ＰＡ（パワーアンプ）の調整だけでは実現が困難であった。このため、送信電力の制御に対応して変調信号の振幅調整制御を行なうことが考えられるが、送信電力制御信号22の更新のたびに、それに連動して、電子ボリューム８、及び９の設定値の変更を行おうとするときは、電子ボリューム８、及び９への値の設定タイミングに注意する必要がある。
【００２０】
即ち、アンテナ12から送信される送信信号19は、送信バースト21でｏｎ／ｏｆｆ制御されるが、そのタイミングはＴＤＭＡフォーマットの送信スロットタイミングに従ったものである。（受信信号からＴＤＭＡタイミングを確立して、送信スロットタイミングを決める。）バースト状の送信信号を送信中に変調信号の振幅調整（電子ボリューム８、及び９の設定値の変更）を行うのは、そのバースト状の送信信号の送信中に送信電力が急激に変化することになるので、通信を維持する上で好ましくない。
【００２１】
送信電力制御は、送信バーストの立ち上がり（送信ｏｆｆから送信ｏｎへの切替タイミング）でラッチすることにより、バースト状の送信信号の送信中に送信電力が切り替わることを防いでいる。送信電力は装置運用中にダイナミックに変更されるため、送信電力制御信号22の送信バースト21によるラッチは従来から行われているが、変調信号の振幅調整は前述したように初期設定時に設定するだけで、ダイナミックに変更することはなかった。このため、送信電力の制御に対応した変調信号の振幅調整制御ができないという問題があった。
【００２２】
本発明は上述したような技術的課題を解決するためになされたもので、バースト状の送信信号の送信中に変調信号の振幅が変化するのを防止するとともに、送信電力の制御に対応した変調信号の振幅調整制御を可能にする、送信機における送信電力制御と変調信号の振幅調整制御の連動回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記問題点は、図１に示す送信機の構成によって解決される。
（請求項１）バースト状の変調信号の振幅を調整して出力する振幅調整部と、ＣＰＵにより該振幅を調整するための値を設定する第１のレジスタと、該振幅調整部から出力する信号を高周波信号に重畳して送信する送信部と、該ＣＰＵにより該送信部から送信する信号の電力値を設定する第２のレジスタと、
該第２のレジスタに設定した電力値を該バースト状の変調信号の所定のタイミングで保持して出力するラッチ手段とを有し、該ラッチ手段の出力で与えられる電力値で該送信部から信号を送信する送信機において、
該第１のレジスタに設定した値を該バースト状の変調信号の所定のタイミングで保持して出力する記憶手段を設け、該記憶手段の出力により該振幅調整部で該バースト状の変調信号の振幅を調整するように構成する。
【００２４】
この結果、振幅調整部での調整値の設定は、第１のレジスタから直接与えるのではなく、新規に設けた記憶手段の出力により与えるようにする。この記憶手段はバースト状の変調信号の所定のタイミング（パルスの立ち上がり）で出力するので、送信部から信号を送出する直前に振幅調整が行なわれ、バースト状の信号の送信中に変調信号の振幅が変化するのを防止することができる。
【００２５】
（請求項２）前記請求項１に記載のＣＰＵから第１及び第２のレジスタへの設定を、該バースト状の変調信号の所定のタイミングの前の所定時間内に行なうように構成する。
【００２６】
この結果、ＣＰＵから第１及び第２のレジスタへの設定をバースト状の変調信号の所定のタイミング（立ち上がり）の前の所定時間内に行なうことにより、バースト状の変調信号の立ち上がりのタイミングで変調信号の振幅調整のための値と送信信号の電力値を、それぞれ記憶手段及びラッチ手段に同時に保持して出力することができるため、バースト状の変調信号の立ち上がりのタイミングを跨いで記憶手段、ラッチ手段に保持し出力することを回避することができる。
【００２７】
（請求項３）前記請求項１に記載の第１及び第２のレジスタに設定した値に変更があった場合に、該変更があったことを検出して検出信号を出力する検出手段と、前記バースト状の変調信号の所定のタイミングで該検出信号を保持して制御信号を出力する制御信号発生手段とを設け、該制御信号により、前記第１及び第２のレジスタに設定した値を、それぞれ前記記憶手段及びラッチ手段に保持して出力するように構成する。
【００２８】
この結果、第１及び第２のレジスタの双方に設定値の変更があった場合にこれを検出するようにしたので、請求項２でＣＰＵのソフトウェアで時間的制約を設けたのと同様の効果をハードウェアにより得ることができ、ＣＰＵのソフトウェア上の時間的制約が不要になる。
【００２９】
（請求項４）前記請求項１に記載の第１及び第２のレジスタへの設定が終了したことを示す信号を出力する設定終了レジスタと、該設定終了レジスタから出力する信号を入力し前記バースト状の変調信号の所定のタイミングで出力するゲート手段とを設け、該ゲート手段の出力により、前記第１及び第２のレジスタに設定した値を、それぞれ前記記憶手段及びラッチ手段に保持して出力するように構成する。この結果、ＣＰＵのソフトウェアに時間的制約を設けずに、所望の機能を実現することができる。
【００３０】
【発明の実施の形態】
図２は本発明の第１の実施例の携帯電話の送信系回路ブロック図である。以下に本発明の実施例について説明する。送信信号にはマイクから入力される音声信号や通信を維持するための制御信号があるが、そのうち音声信号は図２の音声系回路１に入力され、アナログ／ディジタル変換された後、ＤＳＰ部２で圧縮符号化等の演算処理が行なわれ、ＴＤＭＡ（時分割多重アクセス）部３でＴＤＭＡフォーマットに編集される。
【００３１】
制御信号はＣＰＵ５、ＴＤＭＡ部３で同様にＴＤＭＡフォーマットに編集される。ＴＤＭＡフォーマットにまとめられた信号は、変調信号生成部４で信号フォーマットの先頭ビットから２ビット毎に前半の１ビットをＩｃｈに、後半の１ビットをＱｃｈに割り振るようにしてＩｃｈとＱｃｈに分離してＩｃｈとＱｃｈの変調信号が生成され、それぞれディジタル／アナログ変換した後出力される。
【００３２】
これら変調信号はそれぞれ電子ボリューム（ＥＶ）８、及び９で振幅調整された後直交変調器10に入力され、シンセサイザ17からの高周波信号（搬送波）に重畳され、ＰＡ（パワーアンプ）11で増幅された後、アンテナ12より空中へ送出される。
【００３３】
このＩｃｈ、及びＱｃｈの変調信号の振幅調整を電子ボリューム（ＥＶ）８、及び９で行っている場合、ＣＰＵ５によりＩｃｈ及びＱｃｈの振幅調整レジスタ13、及び14に設定される値を電子ボリューム８、及び９へ与えるが、ＣＰＵ５からのレジスタ13、14への設定は、ＴＤＭＡ部３からＰＡ11に加えられる送信バースト（制御信号）21とは非同期であるため、バースト状の送信信号の送信中にレジスタ設定が行われる場合がある。
【００３４】
このため、「デジタル方式自動車電話システム」標準規格（ＲＣＲＳＴＤ−２７Ｄ）に規定する「送信バースト内平均電力規格〕に違反する可能性がある。あるいは、規格割れには至らないが、バースト状の送信信号の送信中に変調信号27、28の急激な変化が発生する可能性がある。
【００３５】
これを回避するために、本実施例では、Ｉｃｈ及びＱｃｈのレジスタ13及び14の設定信号を送信バースト21でリタイミングするためのラッチ32、33を設け、電子ボリューム８、９の設定は、レジスタ13、14から直接与えるのではなく、ラッチ32、33から与えるようにする。ラッチ32、33は送信バースト21でリタイミングされているので、送信直前に振幅調整が行われ、バースト状の送信信号を送信中に変調信号27、28の振幅が変化するのを防止することができる。
【００３６】
次に、本発明の第２の実施例について説明する。上述した第１の実施例においては、Ｉｃｈ及びＱｃｈの変調信号25、26の振幅調整値を送信バースト信号21でリタイミングしただけなので、同じく送信バースト信号21でリタイミングされた送信電力制御信号24と連動しない可能性がある。
【００３７】
即ち、ＣＰＵ５からのＩｃｈ及びＱｃｈの振幅調整レジスタ13、14への設定タイミングと、送信電力制御レジスタ15への設定タイミングの間に、送信バースト信号21の立ち上がりがあった場合、本来、対で設定される送信電力制御23と変調信号振幅調整32、33のラッチタイミングが１バーストずれる現象が起こる。図３にこの現象を説明するためのタイムチャートを示す。
【００３８】
図３において（ロ）は、送信電力制御レジスタ15に送信電力値の設定（Ａ→Ｂ）があった場合に、送信バースト（イ）のパルス（ａ）の立ち上がりによりラッチが行なわれることを示している（同図の（ロ）のラッチ(23)の×印）。
【００３９】
一方、同図の（ハ）及び（ニ）は、Ｉｃｈ及びＱｃｈの振幅の設定（Ａ’→Ｂ' 、及びＡ”→Ｂ")が送信バースト（イ）のパルス（ａ）の立ち上がりより後にあった場合、そのラッチは次の送信バースト（イ）のパルス（ｂ）の立ち上がりで行なわれることを示している（同図の（ハ）及び（ニ）のラッチ(32)、ラッチ(33)の×印）。即ち、送信電力と変調信号振幅の組み合わせが正しくない状態が１バーストの間継続するので、送信バースト内平均電力規格違反の可能性がある。
【００４０】
これを回避するために、本第２の実施例では、第１の実施例を示す図２において、ＣＰＵ５からレジスタ13、14、15へ設定するのに時間的制約を設けるようにする。レジスタ設定に時間的制約を設けるというのは、ＣＰＵ５でＴＤＭＡスロットタイミングを把握した上で、ある一定時間内にレジスタ13、14、15の設定を行うものである。
【００４１】
ＴＤＭＡスロットタイミングの確立は、受信信号からフレーム同期用の特定のパターン（同期ワード）を見つけ、それを基準とするものである。フレーム同期が確立できれば、タイマ等で時間管理が可能であり、送信バースト21の立ち上がりの充分前にレジスタ13、14、15の設定が可能である。
【００４２】
図４はこれを説明するための動作タイムチャートであり、送信バースト21（図４の（ロ）のパルス（ｃ))の立ち上がりの12ミリ秒（ｍｓ）前にレジスタ13、14、15の設定（同図の（ニ）のＡ→Ｂへの設定）を行なう場合を示している。これにより、送信バースト21のパルス（ｃ）の立ち上がりにより、ＩｃｈとＱｃｈの振幅(13)、(14)及び送信電力制御(15)のラッチが同時に行なわれる（同図の（ホ))。
【００４３】
図５は上記動作を説明するためのフローチャートであり、送信電力の制御を４ｄＢステップで４段階の切り替えにより行なう場合を示している。
図５において、送信電力制御レジスタのデータに設定変更がある場合（同図（イ))、設定変更値が例えば２Ｗ−０ｄＢ（２Watt−０ｄＢ）のとき（同図（ロ))、Ｉｃｈ及びＱｃｈの振幅設定値も２Ｗ−０ｄＢ時の値（例えば、2.0 Ｖ）として（同図（ハ))、ＴＤＭＡタイミングが発生したときにＣＰＵ５のソフトウェアによる割り込みを行なって（同図（ニ))、12ｍｓ以内にレジスタ13、14、15に設定する（同図（ホ))。
【００４４】
これにより、送信バースト21（図４のパルス（ｃ))の立ち上がりでＩｃｈとＱｃｈの振幅(13)、(14)、及び送信電力制御(15)を同時にラッチすることができ、送信バーストの立ち上がりを跨いだレジスタ13、14、15の設定（図３）を回避することができる。
【００４５】
次に本発明の第３の実施例について説明する。図６は本発明の第３の実施例のブロック図、図７はその動作タイムチャートである。図６において、34、35、及び36はそれぞれ、Ｉｃｈ振幅調整レジスタ13、Ｑｃｈ振幅調整レジスタ14、及び送信電力制御レジスタ15に設定された値が変更された場合に、変更があったことを検出する設定変更検出回路である。これら回路34〜36の構成を図８に、又、その動作タイムチャートを図９に示す。
【００４６】
まず、図８に示す設定変更検出回路について説明する。図８は、図６に示すレジスタ13、14、及び15のビット数が３の場合の回路を示しており、ビット１〜ビット３変更検出回路41-1〜41-3は全く同じ構成である。これらビット１〜ビット３変更検出回路41-1〜41-3とＯＲゲート49より構成される設定変更検出回路34、35、及び36がそれぞれ、図６のＩｃｈ振幅調整レジスタ13、Ｑｃｈ振幅調整レジスタ14、及び送信電力制御レジスタ15の出力に接続される。
【００４７】
例えば、図８に示す設定変更検出回路がＩｃｈ振幅調整レジスタ13の出力に接続されたものであるとすると、図８のビット１変更検出回路41-1において、Ｉch振幅調整レジスタ13のビット１への設定値に変更があった場合に、これを示す“Ｈ”レベルの出力データ（図９の（ロ))がＦＦ（フリップフロップ）42のＤ端子に入力され、クロック（図９の（ハ))によりこのデータが取り込まれてＱ端子から出力され（図９の（ニ))、次のクロックで次段のＦＦ43に取り込まれＦＦ43のＱ端子から出力する（図９の（ホ))。（なお、リセット状態での出力は“Ｌ”である。）
これらＦＦ42、43のＱ出力は、排他的論理和ゲート（EX-OR ゲート）44に入力され、両者の排他的論理和が求められる（図９の（ヘ))。EX-OR ゲート44の出力がインバータ45で反転されてＡＮＤゲート46に入力されると共にＯＲゲート47に入力され、ＯＲゲート47の出力（図９の（チ))がＦＦ48に入力される。次のクロックによりこのＯＲゲート47の出力がＦＦ48に取り込まれ、Ｑ端子から出力して（図９の（リ))ＡＮＤゲート46にフィードバックして入力されると共に（図９の（ト))、ＯＲゲート49に入力される。
【００４８】
ビット２及びビット３の変更検出回路41-2及び41-3でも、それぞれＩｃｈ振幅調整レジスタ13のビット２、及びビット３の出力データについて同様の動作を行なう。これらビット１〜ビット３の変更検出回路41-1〜41-3の出力の論理和をＯＲゲート49で求め、その出力を図６に示すＡＮＤゲート37に入力する。したがって、Ｉｃｈ振幅調整レジスタ13のビット１〜ビット３のいずれかの設定値に変更があったときには、ＯＲゲート49は“Ｈ”信号を出力する。
【００４９】
Ｑｃｈ振幅調整レジスタ14、送信電力制御レジスタ15の出力についても、図８に示す回路と同様の設定変更検出回路35、36により求め、その出力を図６のＡＮＤゲート37に入力する。このようにして、レジスタ13〜15への設定値に変更があった場合に、設定変更検出回路34〜36でこれを検出し、“Ｈ”信号を出力する。
【００５０】
図６において、レジスタ13〜15への設定値に変更があると（図７のタイムチャートの（イ）〜（ハ）のＸ印）、上述したように、設定変更検出回路34〜36から“Ｈ”信号が出力され（図７の（ニ）〜（ヘ））、これら３つのレジスタのすべてに設定値の変更があったとき、ＡＮＤゲート37が“Ｈ”を出力する（図７の（ト))。
【００５１】
その信号をＦＦ38のＤ端子に入力し、クロック（ＣＫ）端子に送信バースト21を入力することで、ＡＮＤゲート37から“Ｈ”を出力している状態で送信バースト21の立ち上がりがあると（図７の（チ）の↑印）、ＦＦ38がセットされ、Ｑ端子から“Ｈ”信号を出力する（図７の（リ))。
【００５２】
図６において、ＦＦ38のＱ出力はラッチ23、32、33のクロック端子（ＣＫ）に接続されており、ＦＦ38のＱ端子の“Ｈ”出力のタイミングでレジスタ13、14、15の出力をラッチする（図７の（ル）〜（ワ）のＸ印）。これにより、実施例２でＣＰＵ5 のソフトウェアにより時間的制約を設けたのと同様の効果をハードウェアにより得ることができ、ソフトウェア上の時間的制約が不要になる。
【００５３】
なお、図６において、39は、ＦＦ38のＱ出力を微分し符号を反転した信号（図７の（ヌ))をリセット信号(40)として出力する微分回路であり、該リセット信号を設定変更検出回路34〜36のＣＬ端子に入力することによりリセットを行なう。
【００５４】
次に本発明の第４の実施例について説明する。図10は本発明の第４の実施例のブロック図、図11はその動作タイムチャートである。
本実施例では、上記第３の実施例と同様に、ソフトウェア上の時間的制約を設けないで所望の機能を実現するために、図10に示すように、１ビットの設定終了レジスタ50を設ける。本レジスタ50への設定は、Ｉｃｈ振幅調整レジスタ13、Ｑｃｈ振幅調整レジスタ14、送信電力制御レジスタ15の３つのレジスタへの設定が完了した後、ＣＰＵ５により“Ｈ”設定を行う（図11の（ロ))。
【００５５】
ＡＮＤゲート51でこの信号と送信バースト21（図11の（イ))の論理積がとられ（図11の（ハ))、微分回路52でＡＮＤゲート51の出力の立ち上がりエッジを検出し、立ち上がりエッジ発生時は、正パルスを出力する（図11の（ホ))。この正パルスは３つのラッチ（図10ではＦＦ23' 、32' 、33')のラッチクロックとなって、ＦＦ23' 、32' 、33' をラッチする（図11の（ト）〜（リ）の×印）とともに、遅延回路54（図11の（ヘ))、ＡＮＤゲート55を介して設定終了レジスタ50のリセット信号にもなっている。
【００５６】
以上により、ソフトウェア上で時間的制約を設けずに、所望の機能を実現することができる。更に、同様の機能を実現している実施例３の回路より、回路規模を小さくすることができる利点もある。
【００５７】
【発明の効果】
以上説明したように本発明によれば、バースト状の送信信号の送信中に変調信号の振幅が変化するのを防止するとともに、送信電力の制御に対応した変調信号の振幅調整制御が可能となる。また、ソフトウェア上で時間的制約を回避することもできる。
【図面の簡単な説明】
【図１】は本発明の原理図、
【図２】は本発明の第１の実施例の携帯電話の送信系回路ブロック図、
【図３】は送信電力制御レジスタの設定とＩｃｈ／Ｑｃｈ振幅調整レジスタの設定が、送信バーストの立ち上がりを跨いでしまった例を示す図、
【図４】は本発明の第２の実施例の動作タイムチャート、
【図５】は本発明の第２の実施例の動作フローチャート、
【図６】は本発明の第３の実施例のブロック図、
【図７】は本発明の第３の実施例の動作タイムチャート、
【図８】は第３の実施例における設定変更検出回路の構成図、
【図９】は設定変更検出回路の動作タイムチャート、
【図１０】は本発明の第４の実施例のブロック図、
【図１１】は本発明の第４の実施例の動作タイムチャート、
【図１２】は一例のＴＤＭＡフレームフォーマットを示す図、
【図１３】は一例の移動局の送信信号のタイミングを示す図、
【図１４】は一例の電子ボリュームの構成図、
【図１５】は従来例の携帯電話の送信系回路ブロック図である。
【符号の説明】
１は音声系回路、２はＤＳＰ部、３はＴＤＭＡ部、４は変調信号生成部、５はＣＰＵ、６はＲＯＭ、７はＲＡＭ、８、９はＥＶ（電子ボリューム）、 10は直交変調器、 11はＰＡ（パワーアンプ）、 12はアンテナ、 13はＩｃｈ振幅調整レジスタ、 14はＱｃｈ振幅調整レジスタ、 15は送信電力制御レジスタ、 16はＣＨ設定レジスタ、 17はシンセサイザ、 18は発振器、 19は送信信号、 20はＣＨ設定信号、 21は送信バースト、 22は送信電力制御信号、 23はラッチ、 24はラッチされた送信電力制御信号、 25はＩｃｈ変調信号、 26はＱｃｈ変調信号、 27は振幅調整後のＩｃｈ変調信号、 28は振幅調整後のＱｃｈ変調信号、 29はデコーダ、 30はスイッチ、 31は反転増幅器、 32、33はラッチ、 34〜36は設定変更検出回路、 37はＡＮＤゲート、 38はＦＦ、 39は微分回路、 40はリセット信号、 41-1はビット１変更検出回路、 41-2はビット２変更検出回路、 41-3はビット３変更検出回路、 42、43はＦＦ、 44はEX-OR ゲート、 45はインバータ、 46はＡＮＤゲート、 47はＯＲゲート、 48はＦＦ、 49はＯＲゲート、 50は設定終了レジスタ、 51はＡＮＤゲート、 52は微分回路、 53はクロック、 54は遅延回路、 55はＡＮＤゲートを示す。[0001]
BACKGROUND OF THE INVENTION
The present invention is used for a modulation part of a transmitter, particularly a PDC (Personal Digital Cellular) personal mobile phone.
[0002]
A mobile phone (hereinafter sometimes referred to as a mobile station) uses radio waves to communicate with a base station to which a general public network is connected. It provides communication services such as data communication such as telephone calls, the Internet, and E-mail (a type of personal computer communication service).
[0003]
Then, in order to maintain communication or to register or track the location of the mobile station during non-communication, the mobile station indicates the strength of the radio wave to be transmitted (hereinafter referred to as transmission power) from the base station. Accordingly, the switching is performed in several dB steps and several steps by the control software built in the mobile station. (In the case of the PDC system, 4 to 7 steps of transmission power control are performed in 4 dB steps.) This is one of effective frequency utilization techniques.
[0004]
In other words, according to the distance to the base station (more precisely, the strength of the received radio wave that is inversely proportional to the distance), it is possible to transmit unnecessary radio waves by communicating with the minimum transmission power necessary to maintain communication. Minimize. By preventing unnecessary radio waves from being emitted, unnecessary interference is not generated, and as a result, frequency utilization efficiency is improved.
[0005]
The radio wave transmitted and received between the mobile phone and the base station has a high frequency of 800 MHz band or 1.5 GHz band as a carrier wave and a modulation signal of several tens kHz (42 kHz in the case of the PDC system) is superimposed on it. The modulated signal is superimposed on the carrier wave with a certain amplitude. In the case of the PDC method, the quadrature phase modulation (π / 4 shift QPSK method) in which the reference phase is shifted by π every 2 bits from the first bit of the signal format. Is adopted.
[0006]
More specifically, the first half bit of the signal format is allocated to the Ich and the second half bit to the Qch every 2 bits, and the 42 kbps modulation signal is separated into the Ich and the Qch at 21 kHz. , Ich and Qch modulation signals. These Ich and Qch modulation signals are configured such that the amplitude can be adjusted independently for each of Ich and Qch.
[0007]
[Prior art]
FIG. 15 is a transmission circuit block diagram of a conventional cellular phone. The operation of the conventional mobile phone transmission system (including the modulation unit) will be described below.
[0008]
The transmission signal includes an audio signal input from a microphone and a control signal for maintaining communication. Of these, the audio signal is input to the audio system circuit 1 of FIG. An arithmetic processing such as compression encoding is performed in the signal processor unit 2 and edited in a TDMA format by a TDMA (time division multiple access) unit 3. The control signal is similarly edited in the TDMA format by the CPU 5 and the TDMA unit 3.
[0009]
The signals collected in the TDMA format are separated into Ich and Qch signals bit by bit from the first bit of the signal format by the modulation signal generation unit 4, and after digital / analog conversion, the electronic volume (EV) 8, And 9 and the amplitude is adjusted. These modulated signals are input to the quadrature modulator 10, superimposed on a high frequency (carrier wave) from the synthesizer 17, amplified by a PA (power amplifier) 11, and then sent out from the antenna 12 to the air.
[0010]
The frequency of the carrier wave generated by the synthesizer 17 is determined by the channel setting signal 20 set by the CH (channel) setting register 16. Further, on / off (output / non-output) control of the transmission signal 19 transmitted from the antenna 12 is performed by a control signal (transmission burst) 21 output from the TDMA unit 3 described later.
[0011]
Here, the transmission burst will be described. FIG. 12 is a diagram illustrating an exemplary TDMA frame format. 12, (a) shows a TDMA frame format of a signal (downlink signal) transmitted from a base station to a mobile station, and signals in time slots (ST # 0 to ST # 2) corresponding to three channels. Indicates that it is repeatedly transmitted in this order.
[0012]
(B) to (D) indicate time slots of signals transmitted from the mobile station using the channels # 0 to # 2 to the base station, respectively. (E) indicates the frame format of the mobile station using # 1, T indicates the period of transmission, R indicates reception, and I indicates the period of idle signal (no signal).
[0013]
FIG. 13 is a diagram showing the timing of transmission signals of an example mobile station. In FIG. 13, (a) shows the frame format of the mobile station using # 1, and (b) shows the timing of the burst-like transmission signal of # 1.
[0014]
As described with reference to FIGS. 12 and 13, the control signal for transmission on / off output from the TDMA unit 3 is turned on only in the transmission slot (T) of the TDMA format, and the reception slot (R) and In the idle slot (I), it is off. For this reason, transmission is performed for only 1/3 of one frame format of the TDMA format, resulting in a burst signal. For this reason, the control signal 21 output from the TDMA unit 3 is referred to as a transmission burst.
[0015]
As for transmission power control, the value (transmission power control signal) 22 set in the transmission power control register 15 by the CPU 5 in FIG. 15 is latched at the rising edge of the transmission burst 21 (timing when transmission is turned off to transmission on). (23), give to PA11 (24 in the figure). The transmission power control signal 22 and the latched transmission power control signal 24 have the number of bits corresponding to the number of steps of transmission power control (2 bits if the number of control steps is 4, and 3 bits if the number of steps is 8). .
[0016]
Normally, an element such as an electronic volume is used for adjusting the amplitude of Ich and Qch in the modulation section as described above. The electronic volume (EV) has the structure shown in FIG. 14, for example, and is decoded by the decoder 29 shown in FIG. 14 through the Ich amplitude register 13 and the Qch amplitude register 14 from the control software of the CPU 5, and is switched by a transistor or the like. The resistance value is changed digitally by switching 30.
[0017]
Thus, by setting values in the electronic volumes (EV) 8 and 9 for Ich and Qch in FIG. 15, it is possible to arbitrarily set the respective amplitudes independently.
[0018]
Further, these electronic volumes can be integrated, and digital / analog mixed LSIs can be easily formed. In other words, the modulation unit (demodulation unit, CPU peripheral logic circuit, audio circuit, etc. (demodulation unit not shown)) can be combined into one chip. Conventionally, the setting values of the electronic volume for amplitude adjustment are set by the initial setting of the register when the power to the mobile phone is turned on, and the setting values have not been changed thereafter.
[0019]
[Problems to be solved by the invention]
Conventionally, when transmission power change control is performed, for example, by switching 4 dB steps, particularly when the transmission power is low, it has been difficult to realize by adjusting only the PA (power amplifier). For this reason, it is conceivable to perform amplitude adjustment control of the modulation signal corresponding to the control of the transmission power, but each time the transmission power control signal 22 is updated, the set values of the electronic volumes 8 and 9 are interlocked with it. When it is going to change this, it is necessary to pay attention to the timing of setting the values to the electronic volumes 8 and 9.
[0020]
That is, the transmission signal 19 transmitted from the antenna 12 is on / off controlled by the transmission burst 21, but the timing is in accordance with the transmission slot timing of the TDMA format. (The TDMA timing is established from the received signal and the transmission slot timing is determined.) The amplitude adjustment of the modulation signal (change of the setting values of the electronic volumes 8 and 9) is performed during transmission of the burst-like transmission signal. Since transmission power changes rapidly during transmission of the burst-like transmission signal, it is not preferable for maintaining communication.
[0021]
In the transmission power control, the transmission power is prevented from switching during transmission of a burst-like transmission signal by latching at the rising edge of the transmission burst (timing for switching from transmission off to transmission on). Since the transmission power is dynamically changed during device operation, the transmission power control signal 22 is latched by the transmission burst 21 in the past, but the amplitude adjustment of the modulation signal is only set at the initial setting as described above. And it didn't change dynamically. For this reason, there has been a problem that the amplitude adjustment control of the modulation signal corresponding to the transmission power control cannot be performed.
[0022]
The present invention has been made to solve the technical problems as described above, and prevents modulation signal amplitude from changing during transmission of burst-like transmission signals, and modulation corresponding to transmission power control. An object of the present invention is to provide an interlocking circuit for transmission power control and modulation signal amplitude adjustment control in a transmitter, which enables signal amplitude adjustment control.
[0023]
[Means for Solving the Problems]
The above problem is solved by the configuration of the transmitter shown in FIG.
(Aspect 1) An amplitude adjustment unit that adjusts and outputs the amplitude of a burst-like modulation signal, a first register that sets a value for adjusting the amplitude by a CPU, and a signal that is output from the amplitude adjustment unit Transmitting a signal superimposed on a high frequency signal, a second register for setting a power value of a signal transmitted from the transmitter by the CPU,
Latch means for holding and outputting the power value set in the second register at a predetermined timing of the burst-like modulation signal, and a signal from the transmitter at the power value given by the output of the latch means In the transmitter that transmits
Storage means for holding and outputting the value set in the first register at a predetermined timing of the burst-like modulation signal is provided, and the amplitude of the burst-like modulation signal is output from the storage means by the amplitude adjustment unit. Configure to adjust.
[0024]
As a result, the setting of the adjustment value in the amplitude adjustment unit is not given directly from the first register, but is given by the output of the newly provided storage means. Since this storage means outputs the burst-like modulated signal at a predetermined timing (rising edge), amplitude adjustment is performed immediately before sending the signal from the transmitter, and the amplitude of the modulated signal is transmitted during transmission of the burst-like signal. Can be prevented from changing.
[0025]
(Claim 2) The first and second registers are set from the CPU according to claim 1 within a predetermined time before a predetermined timing of the burst-like modulation signal.
[0026]
As a result, the CPU sets the first and second registers within a predetermined time before the predetermined timing (rising edge) of the burst-like modulation signal, thereby modulating at the rising timing of the burst-like modulation signal. Since the value for adjusting the amplitude of the signal and the power value of the transmission signal can be simultaneously held and output in the storage means and the latch means, respectively, the storage means and the latch are crossed over the rising timing of the burst-like modulation signal. It is possible to avoid holding and outputting to the means.
[0027]
(Claim 3) When there is a change in the values set in the first and second registers according to claim 1, detection means for detecting the change and outputting a detection signal; Control signal generating means for holding the detection signal at a predetermined timing of the burst-like modulation signal and outputting a control signal, and by setting the values set in the first and second registers by the control signal, The storage means and the latch means are respectively held and output.
[0028]
As a result, when the set value is changed in both the first and second registers, this is detected, so that the same effect as that provided by the CPU software in claim 2 with time restrictions Can be obtained by hardware, and time constraints on CPU software are not necessary.
[0029]
(Claim 4) A setting end register that outputs a signal indicating that the setting to the first and second registers according to claim 1 is completed, and a signal output from the setting end register are input to the burst And a gate means for outputting the modulated signal at a predetermined timing, and the values set in the first and second registers are held in the storage means and the latch means and output by the output of the gate means, respectively. To be configured. As a result, a desired function can be realized without providing time constraints on the CPU software.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 is a block diagram of a transmission system circuit of the cellular phone according to the first embodiment of the present invention. Examples of the present invention will be described below. The transmission signal includes an audio signal input from a microphone and a control signal for maintaining communication. Of these, the audio signal is input to the audio system circuit 1 of FIG. Then, arithmetic processing such as compression coding is performed, and a TDMA (Time Division Multiple Access) unit 3 edits the data into a TDMA format.
[0031]
The control signal is similarly edited in the TDMA format by the CPU 5 and the TDMA unit 3. The signals collected in the TDMA format are separated into Ich and Qch by the modulation signal generator 4 so that the first half of the bit is assigned to Ich and the second half of the bit is assigned to Qch every 2 bits from the first bit of the signal format. Thus, Ich and Qch modulation signals are generated and output after digital / analog conversion.
[0032]
These modulated signals are adjusted in amplitude by electronic volumes (EV) 8 and 9, respectively, and then input to a quadrature modulator 10, superimposed on a high frequency signal (carrier wave) from a synthesizer 17, and amplified by a PA (power amplifier) 11. Then, it is sent out from the antenna 12 into the air.
[0033]
When the amplitude adjustment of the modulation signals of Ich and Qch is performed by the electronic volumes (EV) 8 and 9, the values set by the CPU 5 in the amplitude adjustment registers 13 and 14 of the Ich and Qch are set to the electronic volume 8, However, since the setting to the registers 13 and 14 from the CPU 5 is asynchronous with the transmission burst (control signal) 21 applied from the TDMA unit 3 to the PA 11, the register is set during transmission of the burst-like transmission signal. Settings may be made.
[0034]
For this reason, there is a possibility of violating the “average power standard in transmission burst” defined in the “digital system telephone system” standard (RCR STD-27D). There is a possibility that a sudden change of the modulation signals 27 and 28 occurs during transmission of the transmission signal.
[0035]
In order to avoid this, in this embodiment, latches 32 and 33 are provided for retiming the setting signals of the registers 13 and 14 of the Ich and Qch with the transmission burst 21, and the settings of the electronic volumes 8 and 9 are Instead of giving directly from 13 and 14, it is given from latches 32 and 33. Since the latches 32 and 33 are retimed in the transmission burst 21, amplitude adjustment is performed immediately before transmission, and it is possible to prevent the amplitude of the modulation signals 27 and 28 from changing during transmission of a burst-like transmission signal. it can.
[0036]
Next, a second embodiment of the present invention will be described. In the first embodiment described above, the amplitude adjustment values of the modulation signals 25 and 26 of Ich and Qch are only retimed by the transmission burst signal 21, and therefore the transmission power control signal 24 retimed by the transmission burst signal 21 is used. May not work with
[0037]
In other words, if the transmission burst signal 21 rises between the setting timing of the Ich and Qch amplitude adjustment registers 13 and 14 from the CPU 5 and the setting timing of the transmission power control register 15, it is originally set in pairs. A phenomenon occurs in which the latch timing of the transmission power control 23 and the modulation signal amplitude adjustments 32 and 33 are shifted by one burst. FIG. 3 shows a time chart for explaining this phenomenon.
[0038]
In FIG. 3, (B) indicates that when the transmission power value is set (A → B) in the transmission power control register 15, latching is performed at the rising edge of the pulse (a) of the transmission burst (A). (Latch (23) x in the figure).
[0039]
On the other hand, (c) and (d) in the figure show that the amplitude setting of Ach and Qch (A ′ → B ′ and A ″ → B ″) is after the rising edge of the pulse (a) of the transmission burst (A). If there is, the latch is performed at the rising edge of the pulse (b) of the next transmission burst (A) ((C) and (D) latch (32), latch (33) in the figure). × mark). That is, since the state where the combination of the transmission power and the modulation signal amplitude is incorrect continues for one burst, there is a possibility that the average power standard in the transmission burst is violated.
[0040]
In order to avoid this, in the second embodiment, a time restriction is provided for setting from the CPU 5 to the registers 13, 14, and 15 in FIG. 2 showing the first embodiment. The provision of time restrictions for register setting means that the registers 13, 14, and 15 are set within a certain time after the CPU 5 grasps the TDMA slot timing.
[0041]
The establishment of TDMA slot timing is based on finding a specific pattern (synchronization word) for frame synchronization from the received signal. If frame synchronization can be established, the time can be managed by a timer or the like, and the registers 13, 14, and 15 can be set sufficiently before the transmission burst 21 rises.
[0042]
FIG. 4 is an operation time chart for explaining this, and the settings of the registers 13, 14, and 15 are made 12 milliseconds (ms) before the rising edge of the transmission burst 21 (pulse (c) in FIG. 4B). The case of performing (setting of (D) A → B in (d) of the figure) is shown. As a result, the amplitudes (13) and (14) of Ich and Qch and the latch of the transmission power control (15) are simultaneously performed at the rising edge of the pulse (c) of the transmission burst 21 ((e) in the figure).
[0043]
FIG. 5 is a flowchart for explaining the above operation, and shows a case in which transmission power control is performed by switching in 4 steps in 4 dB steps.
In FIG. 5, when there is a setting change in the data of the transmission power control register ((b) in the figure), when the setting change value is 2W-0 dB (2 Watt-0 dB) ((b) in the figure), Ich and Qch The amplitude setting value of 2 is also set to a value at 2 W-0 dB (for example, 2.0 V) (FIG. (C)), and when a TDMA timing occurs, an interruption by the software of the CPU 5 is performed (FIG. (D)), 12 ms Within registers 13, 14, and 15 ((e) in the figure).
[0044]
As a result, the amplitudes (13) and (14) of Ich and Qch and the transmission power control (15) can be latched simultaneously at the rising edge of the transmission burst 21 (pulse (c) in FIG. 4). It is possible to avoid the setting of the registers 13, 14, and 15 across FIG.
[0045]
Next, a third embodiment of the present invention will be described. FIG. 6 is a block diagram of a third embodiment of the present invention, and FIG. 7 is an operation time chart thereof. In FIG. 6, 34, 35, and 36 detect that there is a change when the values set in the Ich amplitude adjustment register 13, the Qch amplitude adjustment register 14, and the transmission power control register 15 are changed. This is a setting change detection circuit. The configuration of these circuits 34 to 36 is shown in FIG. 8, and the operation time chart is shown in FIG.
[0046]
First, the setting change detection circuit shown in FIG. 8 will be described. FIG. 8 shows a circuit when the number of bits of the registers 13, 14 and 15 shown in FIG. 6 is 3, and the bit 1 to bit 3 change detection circuits 41-1 to 41-3 have exactly the same configuration. . The setting change detection circuits 34, 35, and 36 constituted by these bit 1 to bit 3 change detection circuits 41-1 to 41-3 and the OR gate 49 are the Ich amplitude adjustment register 13 and Qch amplitude adjustment register of FIG. 14 and the output of the transmission power control register 15.
[0047]
For example, if the setting change detection circuit shown in FIG. 8 is connected to the output of the Ich amplitude adjustment register 13, the bit 1 change detection circuit 41-1 of FIG. When the set value is changed, “H” level output data ((B) in FIG. 9) indicating this is input to the D terminal of the FF (flip-flop) 42 and the clock ((H) in FIG. )), The data is taken in and output from the Q terminal ((d) in FIG. 9), and taken in the next stage FF43 at the next clock and outputted from the Q terminal of the FF43 ((e) in FIG. 9). (The output in the reset state is “L”.)
The Q outputs of these FFs 42 and 43 are input to an exclusive OR gate (EX-OR gate) 44, and the exclusive OR of both is obtained ((f) in FIG. 9). The output of the EX-OR gate 44 is inverted by the inverter 45 and input to the AND gate 46 and also input to the OR gate 47, and the output of the OR gate 47 ((H) in FIG. 9) is input to the FF 48. The output of the OR gate 47 is taken into the FF 48 by the next clock, outputted from the Q terminal ((L) in FIG. 9) and fed back to the AND gate 46 ((G) in FIG. 9), This is input to the OR gate 49.
[0048]
The change detection circuits 41-2 and 41-3 for bit 2 and bit 3 perform the same operation for the output data of bit 2 and bit 3 of the Ich amplitude adjustment register 13, respectively. The logical sum of the outputs of these bit 1 to bit 3 change detection circuits 41-1 to 41-3 is obtained by an OR gate 49, and the output is input to an AND gate 37 shown in FIG. Therefore, when any of the setting values of bits 1 to 3 of the Ich amplitude adjustment register 13 is changed, the OR gate 49 outputs an “H” signal.
[0049]
The outputs of the Qch amplitude adjustment register 14 and the transmission power control register 15 are also obtained by setting change detection circuits 35 and 36 similar to the circuit shown in FIG. 8, and the outputs are input to the AND gate 37 in FIG. In this way, when the setting values in the registers 13 to 15 are changed, the setting change detection circuits 34 to 36 detect this and output an “H” signal.
[0050]
In FIG. 6, when there is a change in the set values in the registers 13 to 15 (X of (A) to (C) in the time chart of FIG. 7), as described above, the setting change detection circuits 34 to 36 When the “H” signal is output ((D) to (F) in FIG. 7) and the setting values are changed in all three registers, the AND gate 37 outputs “H” ((( G)).
[0051]
When the signal is input to the D terminal of the FF 38 and the transmission burst 21 is input to the clock (CK) terminal, when the transmission burst 21 rises while the “H” is output from the AND gate 37 (FIG. 7 (h) ↑), the FF 38 is set, and an "H" signal is output from the Q terminal ((i) in FIG. 7).
[0052]
In FIG. 6, the Q output of the FF 38 is connected to the clock terminals (CK) of the latches 23, 32, 33, and the outputs of the registers 13, 14, 15 are latched at the timing of the “H” output of the Q terminal of the FF 38. (X in (L) to (W) in FIG. 7). As a result, the same effect as the time restriction provided by the software of the CPU 5 in the second embodiment can be obtained by the hardware, and the time restriction on the software becomes unnecessary.
[0053]
In FIG. 6, reference numeral 39 denotes a differentiating circuit that outputs a signal (Q in FIG. 7) obtained by differentiating the Q output of the FF 38 and inverting the sign as a reset signal (40). Reset is performed by inputting to the CL terminals of the circuits 34-36.
[0054]
Next, a fourth embodiment of the present invention will be described. FIG. 10 is a block diagram of a fourth embodiment of the present invention, and FIG. 11 is an operation time chart thereof.
In the present embodiment, as in the third embodiment, a 1-bit setting end register 50 is provided as shown in FIG. 10 in order to realize a desired function without providing software time constraints. . The setting of this register 50 is set to “H” by the CPU 5 after the setting to the three registers of the Ich amplitude adjustment register 13, the Qch amplitude adjustment register 14, and the transmission power control register 15 is completed (FIG. 11 ( B)).
[0055]
The AND gate 51 calculates the logical product of this signal and the transmission burst 21 (FIG. 11 (A)) (FIG. 11 (C)), and the differentiation circuit 52 detects the rising edge of the AND gate 51 output, When an edge occurs, a positive pulse is output ((e) in FIG. 11). This positive pulse becomes a latch clock for three latches (FF23 ', 32', 33 'in FIG. 10), and latches FF23', 32 ', 33' (see (G) to (L) in FIG. 11). Along with the symbol x, it is also a reset signal for the setting end register 50 via the delay circuit 54 (f) in FIG.
[0056]
As described above, a desired function can be realized without providing time restrictions on software. Furthermore, there is an advantage that the circuit scale can be reduced as compared with the circuit of the third embodiment realizing the same function.
[0057]
【The invention's effect】
As described above, according to the present invention, the amplitude of the modulation signal can be prevented from changing during transmission of the burst-like transmission signal, and the amplitude adjustment control of the modulation signal corresponding to the control of the transmission power can be performed. . It is also possible to avoid time constraints on the software.
[Brief description of the drawings]
FIG. 1 is a principle diagram of the present invention;
FIG. 2 is a block diagram of a transmission system circuit of the mobile phone according to the first embodiment of the present invention;
FIG. 3 is a diagram showing an example in which the setting of the transmission power control register and the setting of the Ich / Qch amplitude adjustment register straddle the rising edge of the transmission burst;
FIG. 4 is an operation time chart of the second embodiment of the present invention;
FIG. 5 is an operation flowchart of the second embodiment of the present invention;
FIG. 6 is a block diagram of a third embodiment of the present invention;
FIG. 7 is an operation time chart of the third embodiment of the present invention;
FIG. 8 is a configuration diagram of a setting change detection circuit in the third embodiment;
FIG. 9 is an operation time chart of the setting change detection circuit;
FIG. 10 is a block diagram of a fourth embodiment of the present invention;
FIG. 11 is an operation time chart of the fourth embodiment of the present invention;
FIG. 12 is a diagram showing an example TDMA frame format;
FIG. 13 is a diagram showing timing of transmission signals of an example mobile station;
FIG. 14 is a block diagram of an example electronic volume;
FIG. 15 is a block diagram of a transmission circuit of a conventional cellular phone.
[Explanation of symbols]
1 is an audio system circuit, 2 is a DSP unit, 3 is a TDMA unit, 4 is a modulation signal generation unit, 5 is a CPU, 6 is a ROM, 7 is a RAM, 8 and 9 are EVs (electronic volumes), and 10 is a quadrature modulator. 11 is a PA (power amplifier), 12 is an antenna, 13 is an Ich amplitude adjustment register, 14 is a Qch amplitude adjustment register, 15 is a transmission power control register, 16 is a CH setting register, 17 is a synthesizer, 18 is an oscillator, 19 is Transmission signal, 20 CH setting signal, 21 Transmission burst, 22 Transmission power control signal, 23 Latch, 24 Latched transmission power control signal, 25 Ich modulation signal, 26 Qch modulation signal, 27 Amplitude Adjusted Ich modulated signal, 28 Qamp modulated signal after amplitude adjustment, 29 Decoder, 30 Switch, 31 Inverting amplifier, 32, 33 Latch, 34-36 Setting change detection circuit, 37 AND gate, 38 is FF, 39 Differentiation circuit, 40 is reset signal, 41-1 is bit 1 change detection circuit, 41-2 is bit 2 change detection circuit, 41-3 is bit 3 change detection circuit, 42 and 43 are FF, 44 is EX-OR gate 45 is an inverter, 46 is an AND gate, 47 is an OR gate, 48 is an FF, 49 is an OR gate, 50 is a setting end register, 51 is an AND gate, 52 is a differentiation circuit, 53 is a clock, 54 is a delay circuit, 55 Indicates an AND gate.

Claims

An amplitude adjustment unit that adjusts and outputs the amplitude of the burst-like modulation signal, a first register that sets a value for adjusting the amplitude by the CPU, and a signal output from the amplitude adjustment unit are superimposed on the high-frequency signal The transmission unit to transmit, the second register for setting the power value of the signal transmitted from the transmission unit by the CPU, and the power value set in the second register to the predetermined value of the burst-like modulation signal In a transmitter having a latch means for holding and outputting at a timing, and transmitting a signal from the transmitter at a power value given by the output of the latch means,
Storage means for holding and outputting the value set in the first register at a predetermined timing of the burst-like modulation signal;
An interlock circuit for transmission power control and modulation signal amplitude adjustment control in a transmitter, wherein the amplitude adjustment unit adjusts the amplitude of the burst-like modulation signal according to the output of the storage means.

2. The transmission power control in the transmitter according to claim 1, wherein the setting of the first and second registers from the CPU is performed within a predetermined time before a predetermined timing of the burst-like modulation signal. And an interlock circuit for amplitude adjustment control of the modulation signal.

Detecting means for detecting the change and outputting a detection signal when the values set in the first and second registers according to claim 1 are changed;
A control signal generating means for holding the detection signal at a predetermined timing of the burst-like modulation signal and outputting a control signal;
2. The transmission power control in the transmitter according to claim 1, wherein the values set in the first and second registers are held in the storage unit and the latch unit, respectively, and output by the control signal. Interlock circuit for amplitude adjustment control of modulation signal.

A setting end register for outputting a signal indicating that the setting to the first and second registers according to claim 1 is completed;
A gate means for inputting a signal output from the setting end register and outputting the signal at a predetermined timing of the burst-like modulation signal;
2. The transmission power in the transmitter according to claim 1, wherein the values set in the first and second registers are held and output in the storage unit and the latch unit, respectively, according to the output of the gate unit. Linking circuit for control and amplitude adjustment control of modulation signal.