JP3708284B2 - Skew reduction circuit and semiconductor device - Google Patents
Skew reduction circuit and semiconductor device Download PDFInfo
- Publication number
- JP3708284B2 JP3708284B2 JP12758297A JP12758297A JP3708284B2 JP 3708284 B2 JP3708284 B2 JP 3708284B2 JP 12758297 A JP12758297 A JP 12758297A JP 12758297 A JP12758297 A JP 12758297A JP 3708284 B2 JP3708284 B2 JP 3708284B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- edge
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Information Transfer Systems (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は一般にインターフェース回路に関し、詳しくは半導体装置の入出力インターフェース回路に関する。
【0002】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【0003】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。この可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、信号の周波数を高くして動作速度を上げることが困難になる。
【0004】
スキューには幾つかの種類があるが、従来有効な対策が取られていなかったタイプのスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
図16(A)及び図16(B)は、クロック信号に於ける立ち上がり/立ち下がりスキューを説明する図である。図16(A)は、立ち上がり/立ち下がりスキューが存在しない場合を示し、図16(B)は、立ち上がり/立ち下がりスキューが存在する場合を示す。図16(A)及び図16(B)に於て、受信用入力バッファが比較に用いる参照基準電圧Vrefを、クロック信号と共に示す。またクロック信号と参照基準電圧Vrefとの比較によって、クロック信号がHIGHレベルとして認識される期間をThigh、LOWレベルとして認識される期間をTlowとして示す。
【0005】
図16(B)は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間(立ち上がりが急峻)であり、立ち下がりの遷移時間が長時間(立ち下がりが緩慢)な場合を示す。この場合、期間Thigh及び期間Tlowの各々が、図16(A)に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり/立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【0006】
同期用クロック信号に於て立ち上がり/立ち下がりのタイミングがずれると、他の信号を取り込む際に誤って信号を読み込んでしまう可能性がある。またデータ信号等の信号に立ち上がり/立ち下がりスキューが存在すると、データが有効であると見做せる有効期間が、期間Thigh及びTlowの短いほうの時間内に制限されてしまう。これらの理由から、立ち上がり/立ち下がりスキューが存在する場合には、入出力信号の周波数を高くして動作速度を上げることが困難になる。
【0007】
このような立ち上がり/立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり/立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり/立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Vrefが何等かの要因で変動すると、期間Thigh及び期間Tlowが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり/立ち下がりの遷移時間が互いに異なることも、立ち上がり/立ち下がりスキューの原因となる。
【0008】
これらの立ち上がり/立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Vrefは共通に使用されるからである。従って立ち上がり/立ち下がりスキューは、各信号に共通のスキューであると言える。
【0009】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり/立ち下がりスキューに対する対策としては、立ち上がり/立ち下がりスキューが小さくなるように回路を設計する程度であった。しかしそのような対策では不十分であり、特に信号周波数を高くして更なる高速動作を実現するためには、立ち上がり/立ち下がりスキューを低減することが必要である。
【0010】
従って本発明は、立ち上がり/立ち下がりスキューを低減する回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
請求項1の発明に於ては、第1の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第1の位相調整回路と、該第1の位相調整回路から位相の調整された該第1の信号を受け取り、該立ち上がりエッジと該立ち下がりエッジとの相対的な位相関係が所定の位相関係になるように該第1の位相調整回路を制御するタイミング検出回路を含み、前記第1の信号はクロック信号であり、前記タイミング検出回路は、前記第1の信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御し、前記第1の位相調整回路は、前記クロック信号とそれと位相が180度ずれた相補クロック信号を入力とし、前記タイミング検出回路は、該クロック信号と該相補クロック信号の一方の信号を第3の信号とし、もう一方の信号の反転信号を第4の信号とし、該第3の信号と該第4の信号とが同位相となるように該第1の位相調整回路を制御することを特徴とする。
【0015】
請求項2の発明に於ては、請求項1記載の回路に於て、前記タイミング検出回路は、前記第3の信号と前記第4の信号とを分周する分周器と、分周された信号間でエッジの前後関係を判定する回路を含むことを特徴とする。請求項3の発明に於ては、請求項2記載の回路に於て、前記第1の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記エッジの前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含むことを特徴とする。
【0016】
請求項4発明に於ては、請求項3記載の回路に於て、前記位相変化量保持回路はシフトレジスタであることを特徴とする。請求項5の発明に於ては、請求項3記載の回路に於て、前記エッジ調整回路は、前記第1の信号を入力として、前記立ち上がりエッジに対応して出力を第1の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第2の遷移時間で変化させ、該第1の遷移時間と該第2の遷移時間とを調整可能であることを特徴とする。
【0017】
請求項6の発明に於ては、請求項5記載の回路に於て、前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第1の遷移時間及び前記第2の遷移時間を変化させることを特徴とする。請求項7の発明に於ては、請求項6記載の回路に於て、前記エッジ調整回路は、少なくとも一つのPMOSトランジスタと少なくとも一つのNMOSトランジスタを含むインバータと、該少なくとも一つのPMOSトランジスタと電源電圧との間に挿入される複数の第1のトランジスタと、該少なくとも一つのNMOSトランジスタとグランド電圧との間に挿入される複数の第2のトランジスタを含み、該第1のトランジスタのうちで導通させるトランジスタ数と該第2のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする。
【0022】
上記請求項1乃至7の発明に於ては、クロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【0025】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図1は、本発明の原理によるスキュー低減回路の構成を示す。図1のスキュー低減回路10は、位相調整回路11とタイミング検出回路12を含む。位相調整回路11はクロック信号情報を受け取り、クロック信号情報の位相を調整することで、位相が調整されたクロック信号を出力する。位相が調整されたクロック信号は、タイミング検出回路12に入力される。タイミング検出回路12は、位相が調整されたクロック信号の立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングを検出し、立ち上がりエッジ及び立ち下がりエッジ間で所定の位相関係が満たされるように位相調整回路11を制御する。具体的には、タイミング検出回路12が位相調整回路11を制御することによって、位相調整回路11から出力されるクロック信号のHIGH期間Thigh及びLOW期間Tlowが等しくなるように調整される。
【0026】
位相調整回路11は、クロック信号の立ち上がりのタイミング及び立ち下がりのタイミングを各々別方向に調整できるような機能を有する。即ち、立ち上がりのタイミングを相対的に進ませる或いは遅らせる制御と、立ち下がりのタイミングを相対的に進ませる或いは遅らせる制御とを、立ち上がりと立ち下がりとの間で互いに別方向に行うことが出来る。例えば、立ち上がりのタイミングを相対的に遅らせながら、立ち下がりのタイミングを相対的に進ませること等が可能である。このような調整によって、クロック信号のHIGH期間Thigh及びLOW期間Tlowが等しくなるように調整することが出来る。
【0027】
タイミング検出回路12は、上述のように、位相が調整されたクロック信号の立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングを検出して、それに基づいて位相調整回路11を制御する。例えば、立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングに基づいて、HIGH期間ThighとLOW期間Tlowとで何れの期間の方が長いかを判定し、これに基づいて位相調整回路11を制御すればよい。
【0028】
図2は、本発明の原理によるスキュー低減回路10をクロック信号以外の他の信号のスキュー低減に適用した構成を示す。図2に於て、タイミング検出回路12からの制御信号は、クロック信号情報を入力とする位相調整回路11だけではなく、別の信号を入力とする別の位相調整回路11Aにも供給される。位相調整回路11Aは、位相調整回路11と同一の位相調整を入力信号に対して行う。
【0029】
前述のように、立ち上がり/立ち下がりスキューの要因は一般に各信号に対して同一であり、立ち上がり/立ち下がりスキューは各信号に於て共通である。従って図2の構成のように、クロック信号の立ち上がり/立ち下がりスキューを低減するための位相調整を、クロック信号以外の信号に対しても適用すれば、この信号に対しても立ち上がり/立ち下がりスキューを低減することが出来る。このようにして、クロック信号情報に基づいて、他の信号の立ち上がり/立ち下がりスキューを低減することが出来る。
【0030】
このように本発明に於ては、スキュー低減回路は、クロック信号の位相を調整する位相調整回路と、立ち上がり及び立ち下がりの相対的なタイミングに基づいて位相調整回路を制御するタイミング検出回路とを備えることによって、クロック信号のHIGH期間Thigh及びLOW期間Tlowが互いに等しくなるようにクロック信号を調節可能であり、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。また更に、立ち上がり/立ち下がりスキューが各信号に対して共通であることを利用して、クロック信号情報に基づいて、他の信号の立ち上がり/立ち下がりスキューを低減することが出来る。
【0031】
以下に本発明の実施例を、添付の図面を用いて説明する。
図3は、本発明によるスキュー低減回路の実施例を示す。図4は、図3に示される信号S0乃至S9を示すタイミングチャートである。図4に於て、図左半分は調整が終了する前の信号間の位相関係を示し、図右半分は調整終了後の信号間の位相関係を示す。
【0032】
図3のスキュー低減回路は、クロック信号CLK、反転クロック信号/CLK(クロック信号CLKの相補信号)、入力信号S0の3つの入力を受け、入力信号S0の立ち上がり/立ち下がりスキューを低減した信号S9、クロック信号CLKの立ち上がり/立ち下がりスキューを低減した信号S5を出力する。
図3のスキュー低減回路は、図2の位相調整回路11及び11Aを統合した位相調整回路11B、タイミング検出回路12、及び複数の入力バッファ13−1乃至13−3を含む。複数の入力バッファ13−1乃至13−3は、入力信号S0、クロック信号CLK、及び反転クロック信号/CLKの各々に対して設けられ、各信号に対応して信号S3、信号S1、及び信号S2を出力する。図4に示されるように、クロック信号CLK、反転クロック信号/CLK、及び入力信号S0は、立ち上がり/立ち下がりの遷移時間が異なる信号であり、これを入力バッファで検出した信号S1乃至S3は、期間Thigh及びTlowが互いに異なる信号となる。これらの信号S1乃至S3は、位相調整回路11Bに入力される。
【0033】
位相調整回路11Bは、複数の位相調整回路21−1乃至21−3と、位相調整回路21−1乃至21−3を制御するシフトレジスタ22を含む。位相調整回路21−1乃至21−3は各々、入力される信号S3、S1、及びS2の位相を調整して、位相の調整された信号S9、S5、及びS7を出力する。即ち、信号S9は入力信号S0の位相調整後の信号、信号S5はクロック信号CLKの位相調整後の信号、及び信号S7は反転クロック信号/CLKの位相調整後の信号である。ここで位相調整回路21−1乃至21−3は、出力として互いに反転した相補信号を出力する構成となっており、信号S9の反転信号S8、信号S5の反転信号S4、及び信号S7の反転信号S6を出力する。
【0034】
位相調整回路11Bから出力されるクロック信号CLKの位相調節後の信号S5と、反転クロック信号/CLKの位相調節後の信号の反転信号S6とが、タイミング検出回路12に入力される。
タイミング検出回路12は、分周器23、位相比較回路25、バイナリカウンタ24、NAND回路31乃至34、及びインバータ35乃至38を含む。タイミング検出回路12の動作は、後ほど詳細に説明する。概略的に、タイミング検出回路12は、図4に示されるように信号S5と信号S6の立ち上がりエッジ同士のタイミング関係を検出して、信号S5の立ち上がりエッジが信号S6の立ち上がりエッジよりも進んでいるか遅れているかを判定する。この判定結果を示すタイミング検出回路12からの出力は、位相調整回路11Bのシフトレジスタ22に入力される。
【0035】
シフトレジスタ22は、信号S5の立ち上がりエッジが信号S6の立ち上がりエッジより進んでいる場合には、信号S5の立ち上がりエッジが遅れて立ち下がりエッジが進むように位相調整回路21−1乃至21−3を制御する。逆に図4に示される場合のように、信号S5の立ち上がりエッジが信号S6の立ち上がりエッジより遅れている場合には、信号S5の立ち上がりエッジが進み立ち下がりエッジが遅れるように位相調整回路21−1乃至21−3を制御する。
【0036】
図5は、この位相調整を説明するための図である。図5は図4と同様に、信号S5の立ち上がりエッジが信号S6の立ち上がりエッジより遅れている場合を示す。信号S5は、クロック信号CLKに対応する信号であり、信号S6は反転クロック信号/CLKに対応する信号S7を反転した信号である。従って、クロック信号CLKに立ち上がり/立ち下がりスキューが存在しない場合には、信号S5と信号S6とは同一の信号になる筈である。図5に示されるように、信号S5の立ち上がりエッジが信号S6の立ち上がりエッジより遅れている場合には、信号S5の期間Thighが正しい期間(1/2サイクル)より短く、一方期間Tlowが正しい期間(1/2サイクル)より長いことを示している。従って、信号S5の立ち上がりエッジが進み立ち下がりエッジが遅れるように調整する。このとき信号S4乃至9のうちで、反転でない信号S5、S7、及びS9は同様に調整されるので、反転信号S4、S6、及びS8に於ては、逆に立ち上がりエッジは遅れ立ち下がりエッジが進むように調整されることになる。従って、信号S5と信号S6とで立ち上がりエッジが揃うように調整されたとき、正しい期間Thigh及びTlowが得られることになる。
【0037】
この制御によって、図4の右半分に示されるように、信号S5と信号S6の立ち上がりエッジが揃い、S4乃至S9の各々に於て、期間Thigh及びTlowが等しくなるように調整される。
以下、図3のスキュー低減回路の各構成要素について説明する。
図6は、入力バッファ13−1乃至13−3に対応する入力バッファ13の回路構成を示す。即ち図6の入力バッファ13が、入力バッファ13−1乃至13−3の各々として用いられる。
【0038】
入力バッファ13は、PMOSトランジスタ71及び72、NMOSトランジスタ73乃至77、及びインバータ78を含み、信号入力の電圧を参照基準電圧Vrefと比較して、信号入力電圧の方が大きい場合には信号出力をHIGHとし、信号入力電圧の方が小さい場合には信号出力をLOWとする。入力バッファ13は、通常良く用いられるカレントミラーバッファであり従来技術のものであるので、詳細な説明は省略する。
【0039】
図7は、図3のタイミング検出回路12の分周器23の構成を示す。分周器23は、入力周波数を1/2に分周する同一の分周器26を2つ含む。分周器26は、NAND回路81乃至88と、インバータ89及び90を含む。一方の分周器26が、信号S5を受け取り、周波数が1/2に分周された信号を出力する。他方の分周器26は、信号S6を受け取り、周波数が1/2に分周された信号を出力する。分周器23は、タイミング検出回路12への信号入力である信号S5及び信号S6を分周することによって、両者の立ち上がりエッジのタイミング比較を容易にするためのものである。即ち、分周することで各信号の周期が長くなるので、信号S5とS6との間でエッジを誤って対応付けることがなくなり、正しく対応するエッジ同士で確実にタイミング比較が出来るようになる。なお1/2分周器26は、従来技術の範囲内であるので、その動作の詳細な説明は省略する。
【0040】
図3を再び参照し、タイミング検出回路12の動作を以下に説明する。図8は、図3に示されるタイミング検出回路12内のノードN1乃至N9の信号変化を示すタイミングチャートである。
タイミング検出回路12に入力された信号S5及びS6(図8のN1及びN2)は、分周器23によって1/2に分周され、図8のN3及びN4に示される信号になる。図8に示されるように、分周器23の出力に於ては比較するエッジは、立ち下がりエッジである。N3及びN4の信号は、位相比較回路25に入力される。
【0041】
位相比較回路25は、NAND回路41乃至45と、インバータ46乃至49を含む。NAND回路44及び45はラッチを構成し、図3に示されるように初期状態では2つの入力がLOWであり、2つの出力はHIGHである。図8に示されるように、比較対象の立ち下がりエッジはN4の信号の方が早いので、NAND回路43の出力の方がNAND回路42の出力よりも先にHIGHになる。従って、NAND回路45の出力がLOWになり、NAND回路44の出力はHIGHのままである。この状態はラッチされるので、N3の信号の立ち下がりエッジによってNAND回路42の出力がHIGHになっても状態は変化しない。従って、位相比較回路25の出力であるN5の信号はLOWを保ち、N6の信号はLOWからHIGHに変化する。仮に比較対象の立ち下がりエッジがN3の方が早い場合には、逆にN5の信号の方がHIGHに変化し、N6の信号はLOWのままである。
【0042】
従って、N5の信号とN6の信号のどちらがHIGHになるかで、位相検出器への入力信号S5及びS6のどちらの立ち上がりエッジが先行しているのかを判断することが出来る。N5の信号がHIGHになる場合は、信号S5の立ち上がりエッジが先行していることを示し、N6の信号がHIGHになる場合は、信号S6の立ち上がりエッジが先行していることを示す。言葉を変えると、N5の信号がHIGHになる場合は、信号S5の立ち上がりエッジを遅らせる必要があり、N6の信号がHIGHになる場合は、信号S5の立ち上がりエッジを進ませる必要がある。
【0043】
ここでインバータ46からの信号は、適切なタイミングでNAND回路42及び43の出力を同時にLOWにすることで、ラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、NAND回路42及び43の出力がHIGHになった後、N4の信号がN3の信号より先にHIGHに戻ることでラッチの状態が逆転され、N5の信号がHIGHになってしまう。これを避けるために、NAND回路42及び43の出力を同時にLOWにすることが行われる。
【0044】
N7の信号は、図8に示されるように、N3の信号とN4の信号とのNANDである(図では遅延は無視してある)。このN7の信号が、バイナリカウンタ24に供給される。N8及びN9は、バイナリカウンタ24の出力であり、N7の信号を1/2に分周した信号とその反転信号とが現われることになる。
バイナリカウンタ24は、NAND回路51乃至58と、インバータ59乃至61を含む。その動作は従来技術の範囲内であるので、説明を省略する。バイナリカウンタ24の出力は、図8のN8及びN9に示される。
【0045】
N5の信号はNAND回路31及び32に供給され、N6の信号はNAND回路33及び34に供給される。NAND回路31及び33のもう一方の入力には、バイナリカウンタ24の出力であるN8の信号が供給され、NAND回路32及び34のもう一方の入力には、バイナリカウンタ24の出力であるN9の信号が供給される。
【0046】
従って図8の場合のように、N6の信号がHIGHになる場合には、NAND回路33及び34の出力を反転するインバータ37及び38からは、N6のHIGHパルスが交互に出力されることになる。即ち、図8に示されるパルスP1は、N8の信号によって開かれるNAND回路33及びインバータ37を通過して出力され、パルスP2は、N9の信号によって開かれるNAND回路34及びインバータ38を通過して出力される。N5の信号がHIGHになる場合も同様であり、HIGHパルスがインバータ35及び36から交互に出力される。
【0047】
従って、信号S5の立ち上がりエッジを遅らせる必要がある場合には、インバータ35及び36からHIGHパルスが交互に出力され、信号S5の立ち上がりエッジを進ませる必要がある場合には、インバータ37及び38からHIGHパルスが交互に出力される。これらのパルス信号が、図3のシフトレジスタ22に供給される。
【0048】
図9は、シフトレジスタ22の回路図を示す。シフトレジスタ22は、インバータ101−1乃至101−8、インバータ102−1乃至102−8、NAND回路103−1乃至103−8、NMOSトランジスタ104−1乃至104−8、NMOSトランジスタ105−1乃至105−8、NMOSトランジスタ106−1乃至106−8、及びNMOSトランジスタ107−1乃至107−8を含む。リセット信号RESETがLOWにされると、シフトレジスタ22はリセットされる。即ち、リセット信号RESETがLOWになると、NAND回路103−1乃至103−8の出力がHIGHになり、インバータ102−1乃至102−8の出力がLOWになる。NAND回路103−1乃至103−8とインバータ102−1乃至102−8との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号RESETで設定された初期状態は、リセット信号RESETがHIGHに戻っても保持される。
【0049】
この初期状態では、図9に示されるように、インバータ101−1乃至101−4の出力Q1乃至Q4はHIGHであり、インバータ101−5乃至101−8の出力Q5乃至Q8はLOWである。
信号S5の立ち上がりエッジを遅らせる必要がある場合には、信号線A及びBに交互にHIGHパルスを供給する。まず信号線BにHIGHパルスが供給されると、NMOSトランジスタ104−5がオンになる。このときNMOSトランジスタ106−5がオンであるので、NAND回路103−5の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−5の出力はHIGHになり、この状態がNAND回路103−5とインバータ102−5からなるラッチに保持される。またこの時出力Q5は、LOWからHIGHに変化する。従ってこの状態では、出力Q1乃至Q5がHIGHで、出力Q6乃至Q8がLOWになる。
【0050】
次に信号線AにHIGHパルスが供給されると、NMOSトランジスタ104−6がオンになる。このときNMOSトランジスタ106−6がオンになっているので、NAND回路103−6の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−6の出力はHIGHになり、この状態がNAND回路103−6とインバータ102−6からなるラッチに保持される。またこの時出力Q6は、LOWからHIGHに変化する。従ってこの状態では、出力Q1乃至Q6がHIGHで、出力Q7及びQ8がLOWになる。
【0051】
このように信号線A及びBに交互にHIGHパルスを供給することで、出力Q1乃至Q8のうちでHIGHである出力の数を一つずつ増やしていくことが出来る。なお出力Q1乃至Q8のうちでHIGHである出力は左側に、LOWである出力は右側に纏まっている。
信号S5の立ち上がりエッジを進ませる必要がある場合には、信号線C及びDに交互にHIGHパルスを供給する。まず図9に示される初期状態に於て、信号線CにHIGHパルスが供給されると、NMOSトランジスタ105−4がオンになる。このときNMOSトランジスタ107−4がオンであるので、NAND回路103−4の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−4の出力はHIGHになり、この状態がNAND回路103−4とインバータ102−4からなるラッチに保持される。またこの時出力Q4は、HIGHからLOWに変化する。従ってこの状態では、出力Q1乃至Q3がHIGHで、出力Q4乃至Q8がLOWになる。
【0052】
次に信号線DにHIGHパルスが供給されると、NMOSトランジスタ105−3がオンになる。このときNMOSトランジスタ107−3がオンになっているので、NAND回路103−3の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ102−3の出力はHIGHになり、この状態がNAND回路103−3とインバータ102−3からなるラッチに保持される。またこの時出力Q3は、HIGHからLOWに変化する。従ってこの状態では、出力Q1乃至Q2がHIGHで、出力Q3及びQ8がLOWになる。
【0053】
このように信号線C及びDに交互にHIGHパルスを供給することで、出力Q1乃至Q8のうちでLOWである出力の数を一つずつ増やしていくことが出来る。なお出力Q1乃至Q8のうちでHIGHである出力は左側に、LOWである出力は右側に纏まっている。
これらの出力信号Q1乃至Q8を位相調整回路21−1乃至21−3に供給することで、信号の位相を調整する。
【0054】
図10は、位相調整回路21−1乃至21−3に対応する位相調整回路21を示す。即ち位相調整回路21が、位相調整回路21−1乃至21−3の各々として用いられる。
位相調整回路21は、PMOSトランジスタ111−1乃至111−8、PMOSトランジスタ112−0乃至112−8、NMOSトランジスタ113−0乃至113−8、NMOSトランジスタ114−1乃至114−8、及びインバータ115乃至120を含む。
【0055】
シフトレジスタ22からの信号Q1乃至Q8が夫々、PMOSトランジスタ111−1乃至111−8とNMOSトランジスタ114−1乃至114−8のゲートに入力される。PMOSトランジスタ112−0乃至112−8とNMOSトランジスタ113−0乃至113−8は、入力信号をゲート入力として全体で一つのインバータを形成する。従って出力信号/OUTとして、入力信号と位相関係が反転した信号が出力され、出力信号OUTとして、入力信号と同位相関係の信号が出力される。
【0056】
信号Q1乃至Q4がHIGHで信号Q5乃至Q8がLOWである初期状態に於ては、電源電圧側はPMOSトランジスタ111−1乃至111−4がオンであり、グランド電圧側はNMOSトランジスタ114−5乃至114−8がオンである。従って入力信号がHIGHになるとき、これにより駆動されるNMOSトランジスタは113−0乃至113−4で計5つである。また入力信号がLOWになるとき、これにより駆動されるPMOSトランジスタは112−0及び112−5乃至112−8で計5つである。従って入力信号の立ち上がりエッジに対応する駆動力と、立ち下がりエッジに対応する駆動力が等しい。
【0057】
ここで信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、駆動されるNMOSトランジスタの数が多くなり、入力信号の立ち上がりエッジに対応する駆動力が大きくなると共に、駆動されるPMOSトランジスタの数が少なくなり、入力信号の立ち下がりエッジに対応する駆動力が小さくなる。従って入力信号の立ち上がりエッジの遷移時間が短くなり、結果として立ち上がりエッジが進むことになる。また入力信号の立ち下がりエッジの遷移時間は長くなるので、結果として立ち下がりエッジが遅れることになる。
【0058】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、駆動されるNMOSトランジスタの数が少なくなり、入力信号の立ち上がりエッジに対応する駆動力が小さくなると共に、駆動されるPMOSトランジスタの数が多くなり、入力信号の立ち下がりエッジに対応する駆動力が大きくなる。従って入力信号の立ち上がりエッジの遷移時間が長くなり、結果として立ち上がりエッジが遅れることになる。また入力信号の立ち下がりエッジの遷移時間は短くなるので、結果として立ち下がりエッジが進むことになる。
【0059】
以上のように、タイミング検出回路12で信号S5と信号S6とでどちらの立ち上がりエッジが先行するのかを判断し、この判断の結果に基づいて、シフトレジスタ22の出力信号Q1乃至Q8のうちでHIGHである信号の数を調整する。信号Q1乃至Q8のうちでHIGHである信号の数に応じて、位相調整回路21−1乃至21−3に於て、信号の立ち上がりに対する駆動力と立ち下がりに対する駆動力を変化させる。これによってクロック信号CLKの期間Thighと期間Tlowとが等しくなるように、各信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを調整することが出来る。
【0060】
図11は、位相調整回路21の変形例を示す。図11に於て、図10と同一の構成要素は同一の番号で参照される。図11の位相調整回路21Aに於ては、PMOSトランジスタ112−0及び112−1とNMOSトランジスタ113−0及び113−1が、一つのインバータを形成する。
信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、PMOSトランジスタ111−1乃至111−8のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またNMOSトランジスタ114−1乃至114−8のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【0061】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
図12は、位相調整回路21の更なる変形例を示す。図12に於て、図10及び図11と同一の構成要素は同一の番号で参照される。図12の位相調整回路21Bに於ては、PMOSトランジスタ112−0及びNMOSトランジスタ113−0が、一つのインバータを形成する。
【0062】
信号Q1乃至Q8のうちでHIGHである信号の数が多くなると、PMOSトランジスタ111−0乃至111−8のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またNMOSトランジスタ114−0乃至114−8のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【0063】
逆に信号Q1乃至Q8のうちでHIGHである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
なお図12に於て、PMOSトランジスタ111−0及びNMOSトランジスタ114−0は、常に導通状態にある。従って、信号Q1乃至Q8の全てがLOW或いは全てがHIGHになっても、PMOSトランジスタ112−0及びNMOSトランジスタ113−0で構成されるインバータの動作が停止されることはない。
【0064】
以上の実施例は、本発明によるスキュー低減回路を信号入力用の入力インターフェースとして用いる例を示したが、本発明によるスキュー低減回路は信号出力用の出力インターフェースとして用いてもよい。
図13は、本発明によるスキュー低減回路を半導体装置に適用する例を示す。図13の半導体装置200は、入力回路201、コア回路202、及び出力回路203を含む。入力回路201は外部から入力信号を受信し、受信した入力信号をコア回路202に供給する。またコア回路202からの出力信号は、出力回路203を介して半導体装置200外部に出力される。上述の実施例は、本発明によるスキュー低減回路を例えば入力回路201に用いる構成を示した。しかしながら本発明によるスキュー低減回路は、例えば出力回路203のような信号出力用の出力インターフェースとして用いてもよい。
【0065】
図14は、本発明によるスキュー低減回路を信号出力用の出力インターフェースとして用いた実施例を示す。図14に於て、図3と同一の構成要素は同一の番号で参照され、その説明は省略される。
図14のスキュー低減回路は、装置内部で用いられるクロック信号CLK、反転クロック信号/CLK、及び内部信号を供給される。前述の実施例同様に、クロック信号CLK及び反転クロック信号/CLKに含まれる情報に基づいて、クロック信号CLK、反転クロック信号/CLK、及び内部信号に含まれる立ち上がり/立ち下がりスキューを低減する。立ち上がり/立ち下がりスキューが低減された内部信号は、位相調整回路21−1から出力バッファ14−1を介して、出力信号として装置外部に出力される。
【0066】
図15は、本発明によるスキュー低減回路を出力インターフェースとして用いた実施例の変形例を示す。図15に於て、図14と同一の構成要素は同一の番号で参照され、その説明は省略される。
図15のスキュー低減回路は、装置内部で用いられるクロック信号CLK、反転クロック信号/CLK、及び内部信号を供給される。図14の実施例同様に、クロック信号CLK及び反転クロック信号/CLKに含まれる情報に基づいて、クロック信号CLK、反転クロック信号/CLK、及び内部信号に含まれる立ち上がり/立ち下がりスキューを低減する。立ち上がり/立ち下がりスキューが低減された内部信号は、位相調整回路21−1から出力バッファ14−1を介して、出力信号として装置外部に出力される。また出力バッファ14−1と同一の出力バッファ14−2及び14−3が、クロック信号CLKを位相調整する位相調整回路21−2及び反転クロック信号/CLKを位相調整する位相調整回路21−3に接続されている。出力バッファ14−2及び14−3からの出力は、入力バッファ13を介して、タイミング検出回路12の分周器23に入力される。
【0067】
図15の構成は、出力バッファ14−1が原因となり出力信号に立ち上がり/立ち下がりスキューが含まれることを防ぐために、出力バッファ14−1と同一の出力バッファ14−2及び14−3を、位相調整のためのフィードバックループに含めてある。即ち図15の構成は、出力バッファ14−2及び14−3を通過した後のクロック信号CLK及び反転クロック信号/CLKに対して、立ち上がり/立ち下がりスキューを低減する。これにより出力バッファ14−1を通過後の出力信号に於て、立ち上がり/立ち下がりスキューを低減することが出来る。なお図15の構成に於ては、入力バッファ13に於て生成される立ち上がり/立ち下がりスキューは、無視できる程度のものであると仮定している。
【0068】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形・変更が可能である。
【0069】
【発明の効果】
請求項1乃至7の発明に於ては、クロック信号がHIGHレベルである期間とLOWレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり/立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり/立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【図面の簡単な説明】
【図1】本発明の原理によるスキュー低減回路の構成図である。
【図2】本発明の原理によるスキュー低減回路をクロック信号以外の他の信号のスキュー低減に適用した場合の構成図である。
【図3】本発明によるスキュー低減回路の実施例の構成図である。
【図4】図3に示される信号S0乃至S9を示すタイミングチャートである。
【図5】図3の位相調整回路に於ける位相調整を説明するための図である。
【図6】図3の入力バッファの回路構成を示す。
【図7】図3のタイミング検出回路の分周器の構成を示す回路図である。
【図8】図3に示されるタイミング検出回路内のノードN1乃至N9の信号変化を示すタイミングチャートである。
【図9】図3のシフトレジスタの回路図である。
【図10】図3の位相調整回路の回路図である。
【図11】位相調整回路の変形例を示す回路図である。
【図12】位相調整回路の更なる変形例を示す回路図である。
【図13】本発明によるスキュー低減回路を半導体装置に適用する場合の構成を説明するための図である。
【図14】本発明によるスキュー低減回路を信号出力用の出力インターフェースとして用いた場合の構成図である。
【図15】本発明によるスキュー低減回路を出力インターフェースとして用いた場合の変形例を示す構成図である。
【図16】(A)及び(B)は、クロック信号に於ける立ち上がり/立ち下がりスキューを説明するための図である。
【符号の説明】
11、11A、11B 位相調整回路
12 タイミング検出回路
13、13−1、13−2、13−3 入力バッファ
14−1、14−2、14−3 出力バッファ
21、21−1、21−2、21−3 位相調整回路
22 シフトレジスタ
23 分周器
24 バイナリカウンタ
25 位相比較回路
200 半導体装置
201 入力回路
202 コア回路
203 出力回路[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to an interface circuit, and more particularly to an input / output interface circuit of a semiconductor device.
[0002]
[Prior art]
In a semiconductor device, it is desired to realize high-speed operation by inputting / outputting data using a high-frequency signal. However, if the frequency of the data input / output signal is increased with the aim of higher-speed operation, the factors that determine the signal frequency become obvious, and it is necessary to eliminate these factors.
[0003]
[Problems to be solved by the invention]
A major factor that determines the frequency of data input / output signals is signal skew, that is, signal timing shift. For example, if there is a skew in the input clock signal for synchronization, there is a possibility that when a signal is captured using the timing of the clock signal, an erroneous signal is captured due to a timing shift. Since this possibility increases as the signal frequency increases, it becomes difficult to increase the operation speed by increasing the signal frequency when there is a skew in the signal.
[0004]
There are several types of skews, but as a type of skew for which no effective countermeasure has been taken in the past, there are signal rising and falling skews. This means that the rising timing and falling timing of the signal deviate from the desired timing.
FIGS. 16A and 16B are diagrams for explaining the rising / falling skew in the clock signal. FIG. 16A shows a case where there is no rising / falling skew, and FIG. 16B shows a case where there is a rising / falling skew. 16A and 16B, the reference reference voltage Vref used for comparison by the reception input buffer is shown together with the clock signal. Further, by comparing the clock signal with the reference reference voltage Vref, a period in which the clock signal is recognized as HIGH level is indicated as High, and a period in which the clock signal is recognized as LOW level is indicated as Tlow.
[0005]
FIG. 16B shows a case where there is a skew in the clock signal, the rising transition time is short (rise is steep), and the falling transition time is long (falling is slow). In this case, each of the period High and the period Tlow deviates from the period illustrated in FIG. This means that the length of each period deviates from the normal length, and the rising / falling timing deviates from the normal timing.
[0006]
If the rising / falling timing of the synchronization clock signal is shifted, there is a possibility that the signal is erroneously read when another signal is read. In addition, when a rising / falling skew is present in a signal such as a data signal, the effective period during which data is considered valid is limited to the shorter of the periods High and Tlow. For these reasons, when there is a rising / falling skew, it is difficult to increase the operation speed by increasing the frequency of the input / output signal.
[0007]
There are several causes for such rise / fall skew. First, in the signal output circuit on the output side, since the rise / fall transition times are different from each other due to the difference in circuit characteristics, the rise / fall skew is already included at the time of signal output. In the input buffer on the input side, if the reference reference voltage Vref to be compared with the signal input fluctuates for some reason, the period High and the period Tlow change. Furthermore, the rise / fall transition times differ from each other due to differences in circuit characteristics in the input buffer, which also causes rise / fall skew.
[0008]
These rise / fall skew factors are generally considered to have the same effect on each signal. This is because an output buffer and an input buffer having the same design are generally used for each signal, and the reference reference voltage Vref is commonly used. Therefore, it can be said that the rising / falling skew is a skew common to each signal.
[0009]
Conventionally, the signal frequency used was not so high, and as a countermeasure against the rising / falling skew, the circuit was designed to reduce the rising / falling skew. However, such measures are insufficient, and it is necessary to reduce the rising / falling skew, particularly in order to realize a higher speed operation by increasing the signal frequency.
[0010]
Accordingly, it is an object of the present invention to provide a circuit that reduces rising / falling skew.
[0014]
[Means for Solving the Problems]
[0015]
[0016]
Claim 4 In the invention, the
[0017]
[0022]
[0025]
DETAILED DESCRIPTION OF THE INVENTION
The principles and embodiments of the present invention will be described below with reference to the accompanying drawings.
FIG. 1 shows the configuration of a skew reduction circuit according to the principle of the present invention. The
[0026]
The
[0027]
As described above, the
[0028]
FIG. 2 shows a configuration in which the
[0029]
As described above, the rise / fall skew factor is generally the same for each signal, and the rise / fall skew is common to each signal. Therefore, if the phase adjustment for reducing the rising / falling skew of the clock signal is applied to a signal other than the clock signal as shown in FIG. 2, the rising / falling skew is also applied to this signal. Can be reduced. In this way, the rising / falling skew of other signals can be reduced based on the clock signal information.
[0030]
As described above, in the present invention, the skew reduction circuit includes the phase adjustment circuit that adjusts the phase of the clock signal and the timing detection circuit that controls the phase adjustment circuit based on the relative timing of the rise and fall. By providing the clock signal, the clock signal can be adjusted so that the HIGH period High and the LOW period Tlow of the clock signal are equal to each other, and the rising / falling skew of the clock signal can be reduced. Furthermore, the rising / falling skew of other signals can be reduced based on the clock signal information by utilizing the fact that the rising / falling skew is common to each signal.
[0031]
Embodiments of the present invention will be described below with reference to the accompanying drawings.
FIG. 3 shows an embodiment of a skew reduction circuit according to the present invention. FIG. 4 is a timing chart showing the signals S0 to S9 shown in FIG. In FIG. 4, the left half of the figure shows the phase relationship between the signals before the adjustment is completed, and the right half of the figure shows the phase relationship between the signals after the adjustment.
[0032]
The skew reduction circuit of FIG. 3 receives three inputs of a clock signal CLK, an inverted clock signal / CLK (complementary signal of the clock signal CLK), and an input signal S0, and a signal S9 that reduces the rising / falling skew of the input signal S0. Then, the signal S5 in which the rising / falling skew of the clock signal CLK is reduced is output.
The skew reduction circuit in FIG. 3 includes a phase adjustment circuit 11B that integrates the
[0033]
The phase adjustment circuit 11B includes a plurality of phase adjustment circuits 21-1 to 21-3 and a
[0034]
The signal S5 after the phase adjustment of the clock signal CLK output from the phase adjustment circuit 11B and the inverted signal S6 of the signal after the phase adjustment of the inverted clock signal / CLK are input to the
The
[0035]
When the rising edge of the signal S5 is advanced from the rising edge of the signal S6, the
[0036]
FIG. 5 is a diagram for explaining this phase adjustment. FIG. 5 shows a case where the rising edge of the signal S5 is delayed from the rising edge of the signal S6, as in FIG. Signal S5 is a signal corresponding to clock signal CLK, and signal S6 is a signal obtained by inverting signal S7 corresponding to inverted clock signal / CLK. Therefore, when there is no rising / falling skew in the clock signal CLK, the signal S5 and the signal S6 should be the same signal. As shown in FIG. 5, when the rising edge of the signal S5 is behind the rising edge of the signal S6, the period High of the signal S5 is shorter than the correct period (1/2 cycle), while the period Tlow is the correct period. It shows that it is longer than (1/2 cycle). Therefore, the signal S5 is adjusted so that the rising edge is advanced and the falling edge is delayed. At this time, among the signals S4 to S9, the non-inverted signals S5, S7, and S9 are adjusted in the same manner. Therefore, in the inverted signals S4, S6, and S8, the rising edge has a delayed falling edge. It will be adjusted to go forward. Accordingly, when the signal S5 and the signal S6 are adjusted so that the rising edges are aligned, the correct periods High and Tlow are obtained.
[0037]
By this control, as shown in the right half of FIG. 4, the rising edges of the signal S5 and the signal S6 are aligned, and the periods High and Tlow are adjusted to be equal in each of S4 to S9.
Hereinafter, each component of the skew reduction circuit of FIG. 3 will be described.
FIG. 6 shows a circuit configuration of the
[0038]
The
[0039]
FIG. 7 shows the configuration of the
[0040]
With reference to FIG. 3 again, the operation of the
The signals S5 and S6 (N1 and N2 in FIG. 8) input to the
[0041]
The
[0042]
Therefore, it is possible to determine which of the rising edges of the input signals S5 and S6 to the phase detector precedes which of the N5 signal and the N6 signal becomes HIGH. When the signal of N5 becomes HIGH, it indicates that the rising edge of the signal S5 is preceded, and when the signal of N6 becomes HIGH, it indicates that the rising edge of the signal S6 is preceded. In other words, when the signal N5 becomes HIGH, it is necessary to delay the rising edge of the signal S5. When the signal N6 becomes HIGH, the rising edge of the signal S5 needs to be advanced.
[0043]
Here, the signal from the
[0044]
As shown in FIG. 8, the N7 signal is a NAND of the N3 signal and the N4 signal (the delay is ignored in the figure). The N7 signal is supplied to the
The
[0045]
The signal N5 is supplied to the
[0046]
Therefore, as shown in FIG. 8, when the N6 signal becomes HIGH, the
[0047]
Therefore, when it is necessary to delay the rising edge of the signal S5, HIGH pulses are alternately output from the
[0048]
FIG. 9 shows a circuit diagram of the
[0049]
In this initial state, as shown in FIG. 9, the outputs Q1 to Q4 of the inverters 101-1 to 101-4 are HIGH, and the outputs Q5 to Q8 of the inverters 101-5 to 101-8 are LOW.
When it is necessary to delay the rising edge of the signal S5, HIGH pulses are alternately supplied to the signal lines A and B. First, when a HIGH pulse is supplied to the signal line B, the NMOS transistor 104-5 is turned on. At this time, since the NMOS transistor 106-5 is on, the output of the NAND circuit 103-5 is connected to the ground, and is forcibly changed from HIGH to LOW. Therefore, the output of the inverter 102-5 becomes HIGH, and this state is held in the latch composed of the NAND circuit 103-5 and the inverter 102-5. At this time, the output Q5 changes from LOW to HIGH. Therefore, in this state, the outputs Q1 to Q5 are HIGH and the outputs Q6 to Q8 are LOW.
[0050]
Next, when a HIGH pulse is supplied to the signal line A, the NMOS transistor 104-6 is turned on. At this time, since the NMOS transistor 106-6 is on, the output of the NAND circuit 103-6 is connected to the ground and is forcibly changed from HIGH to LOW. Therefore, the output of the inverter 102-6 becomes HIGH, and this state is held in the latch composed of the NAND circuit 103-6 and the inverter 102-6. At this time, the output Q6 changes from LOW to HIGH. Therefore, in this state, the outputs Q1 to Q6 are HIGH, and the outputs Q7 and Q8 are LOW.
[0051]
Thus, by alternately supplying HIGH pulses to the signal lines A and B, the number of HIGH outputs among the outputs Q1 to Q8 can be increased one by one. Of the outputs Q1 to Q8, HIGH outputs are grouped on the left side, and LOW outputs are grouped on the right side.
When the rising edge of the signal S5 needs to be advanced, HIGH pulses are alternately supplied to the signal lines C and D. First, in the initial state shown in FIG. 9, when a HIGH pulse is supplied to the signal line C, the NMOS transistor 105-4 is turned on. At this time, since the NMOS transistor 107-4 is on, the output of the NAND circuit 103-4 is connected to the ground and is forcibly changed from HIGH to LOW. Therefore, the output of the inverter 102-4 becomes HIGH, and this state is held in the latch composed of the NAND circuit 103-4 and the inverter 102-4. At this time, the output Q4 changes from HIGH to LOW. Therefore, in this state, the outputs Q1 to Q3 are HIGH and the outputs Q4 to Q8 are LOW.
[0052]
Next, when a HIGH pulse is supplied to the signal line D, the NMOS transistor 105-3 is turned on. At this time, since the NMOS transistor 107-3 is on, the output of the NAND circuit 103-3 is connected to the ground, and is forcibly changed from HIGH to LOW. Therefore, the output of the inverter 102-3 becomes HIGH, and this state is held in the latch composed of the NAND circuit 103-3 and the inverter 102-3. At this time, the output Q3 changes from HIGH to LOW. Therefore, in this state, the outputs Q1 to Q2 are HIGH, and the outputs Q3 and Q8 are LOW.
[0053]
Thus, by alternately supplying the HIGH pulses to the signal lines C and D, the number of outputs that are LOW among the outputs Q1 to Q8 can be increased one by one. Of the outputs Q1 to Q8, HIGH outputs are grouped on the left side, and LOW outputs are grouped on the right side.
By supplying these output signals Q1 to Q8 to the phase adjustment circuits 21-1 to 21-3, the phase of the signal is adjusted.
[0054]
FIG. 10 shows the
The
[0055]
Signals Q1 to Q8 from the
[0056]
In an initial state in which the signals Q1 to Q4 are HIGH and the signals Q5 to Q8 are LOW, the PMOS transistors 111-1 to 111-4 are on on the power supply voltage side and the NMOS transistors 114-5 to 114 are on the ground voltage side. 114-8 is on. Therefore, when the input signal becomes HIGH, a total of five NMOS transistors 113-0 to 113-4 are driven. When the input signal becomes LOW, a total of five PMOS transistors 112-0 and 112-5 to 112-8 are driven. Therefore, the driving force corresponding to the rising edge of the input signal is equal to the driving force corresponding to the falling edge.
[0057]
Here, when the number of HIGH signals among the signals Q1 to Q8 increases, the number of NMOS transistors to be driven increases, the driving force corresponding to the rising edge of the input signal increases, and the driven PMOS transistor. And the driving force corresponding to the falling edge of the input signal is reduced. Therefore, the transition time of the rising edge of the input signal is shortened, and as a result, the rising edge advances. Further, since the transition time of the falling edge of the input signal becomes long, the falling edge is delayed as a result.
[0058]
On the contrary, when the number of HIGH signals among the signals Q1 to Q8 decreases, the number of NMOS transistors to be driven decreases, the driving force corresponding to the rising edge of the input signal decreases, and the driven PMOS transistor. And the driving force corresponding to the falling edge of the input signal increases. Therefore, the transition time of the rising edge of the input signal becomes long, and as a result, the rising edge is delayed. Also, since the transition time of the falling edge of the input signal is shortened, the falling edge is advanced as a result.
[0059]
As described above, the
[0060]
FIG. 11 shows a modification of the
When the number of signals that are HIGH among the signals Q1 to Q8 increases, the number of transistors that are turned on among the PMOS transistors 111-1 to 111-8 decreases. Therefore, the resistance value that is interposed on the power supply voltage side of the inverter Becomes larger and the input signal falls slowly. Further, since the number of transistors that are turned on among the NMOS transistors 114-1 to 114-8 increases, the resistance value interposed on the ground side of the inverter decreases, and the rising of the input signal becomes steep. As a result, the rising edge is advanced and the falling edge is delayed.
[0061]
Conversely, when the number of HIGH signals among the signals Q1 to Q8 decreases, the rising edge of the signal is delayed and the falling edge is advanced.
FIG. 12 shows a further modification of the
[0062]
When the number of signals that are HIGH among the signals Q1 to Q8 increases, the number of transistors that become conductive among the PMOS transistors 111-0 to 111-8 decreases, so that the resistance value that is interposed on the power supply voltage side of the inverter Becomes larger and the input signal falls slowly. Further, since the number of transistors that are turned on among the NMOS transistors 114-0 to 114-8 is increased, the resistance value interposed on the ground side of the inverter is reduced, and the rising of the input signal becomes steep. As a result, the rising edge is advanced and the falling edge is delayed.
[0063]
Conversely, when the number of HIGH signals among the signals Q1 to Q8 decreases, the rising edge of the signal is delayed and the falling edge is advanced.
In FIG. 12, the PMOS transistor 111-0 and the NMOS transistor 114-0 are always in a conductive state. Accordingly, even if all of the signals Q1 to Q8 are LOW or all are HIGH, the operation of the inverter constituted by the PMOS transistor 112-0 and the NMOS transistor 113-0 is not stopped.
[0064]
Although the above embodiment shows an example in which the skew reduction circuit according to the present invention is used as an input interface for signal input, the skew reduction circuit according to the present invention may be used as an output interface for signal output.
FIG. 13 shows an example in which the skew reduction circuit according to the present invention is applied to a semiconductor device. A
[0065]
FIG. 14 shows an embodiment in which the skew reduction circuit according to the present invention is used as an output interface for signal output. 14, the same components as those in FIG. 3 are referred to by the same numerals, and a description thereof will be omitted.
The skew reduction circuit of FIG. 14 is supplied with a clock signal CLK, an inverted clock signal / CLK, and an internal signal used inside the apparatus. As in the previous embodiment, the rising / falling skew included in the clock signal CLK, the inverted clock signal / CLK, and the internal signal is reduced based on the information included in the clock signal CLK and the inverted clock signal / CLK. The internal signal with the rising / falling skew reduced is output from the phase adjustment circuit 21-1 to the outside of the apparatus as an output signal via the output buffer 14-1.
[0066]
FIG. 15 shows a modification of the embodiment in which the skew reduction circuit according to the present invention is used as an output interface. In FIG. 15, the same components as those of FIG. 14 are referred to by the same numerals, and a description thereof will be omitted.
The skew reduction circuit in FIG. 15 is supplied with a clock signal CLK, an inverted clock signal / CLK, and an internal signal used inside the apparatus. As in the embodiment of FIG. 14, the rising / falling skew included in the clock signal CLK, the inverted clock signal / CLK, and the internal signal is reduced based on the information included in the clock signal CLK and the inverted clock signal / CLK. The internal signal in which the rising / falling skew is reduced is output as an output signal from the phase adjustment circuit 21-1 to the outside of the apparatus via the output buffer 14-1. Also, the same output buffers 14-2 and 14-3 as the output buffer 14-1 serve as the phase adjustment circuit 21-2 that adjusts the phase of the clock signal CLK and the phase adjustment circuit 21-3 that adjusts the phase of the inverted clock signal / CLK. It is connected. Outputs from the output buffers 14-2 and 14-3 are input to the
[0067]
In the configuration of FIG. 15, in order to prevent the output signal from including rising / falling skew due to the output buffer 14-1, the output buffers 14-2 and 14-3, which are the same as the output buffer 14-1, are phase-shifted. It is included in the feedback loop for adjustment. That is, the configuration of FIG. 15 reduces the rising / falling skew with respect to the clock signal CLK and the inverted clock signal / CLK after passing through the output buffers 14-2 and 14-3. As a result, the rising / falling skew can be reduced in the output signal after passing through the output buffer 14-1. In the configuration of FIG. 15, it is assumed that the rising / falling skew generated in the
[0068]
As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation and change are possible within the range as described in a claim.
[0069]
【The invention's effect】
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a skew reduction circuit according to the principle of the present invention.
FIG. 2 is a configuration diagram when a skew reduction circuit according to the principle of the present invention is applied to skew reduction of signals other than a clock signal.
FIG. 3 is a configuration diagram of an embodiment of a skew reduction circuit according to the present invention.
4 is a timing chart showing signals S0 to S9 shown in FIG.
5 is a diagram for explaining phase adjustment in the phase adjustment circuit of FIG. 3; FIG.
6 shows a circuit configuration of the input buffer shown in FIG. 3;
7 is a circuit diagram showing a configuration of a frequency divider of the timing detection circuit of FIG. 3; FIG.
8 is a timing chart showing signal changes at nodes N1 to N9 in the timing detection circuit shown in FIG. 3;
9 is a circuit diagram of the shift register of FIG. 3. FIG.
10 is a circuit diagram of the phase adjustment circuit of FIG. 3;
FIG. 11 is a circuit diagram showing a modification of the phase adjustment circuit.
FIG. 12 is a circuit diagram showing a further modification of the phase adjustment circuit.
FIG. 13 is a diagram for explaining a configuration when a skew reduction circuit according to the present invention is applied to a semiconductor device;
FIG. 14 is a configuration diagram when the skew reduction circuit according to the present invention is used as an output interface for signal output.
FIG. 15 is a configuration diagram showing a modification when the skew reduction circuit according to the present invention is used as an output interface;
FIGS. 16A and 16B are diagrams for explaining rising / falling skews in a clock signal.
[Explanation of symbols]
11, 11A, 11B Phase adjustment circuit
12 Timing detection circuit
13, 13-1, 13-2, 13-3 Input buffer
14-1, 14-2, 14-3 Output buffer
21, 21-1, 21-2, 21-3 Phase adjustment circuit
22 Shift register
23 divider
24 binary counter
25 Phase comparison circuit
200 Semiconductor device
201 Input circuit
202 core circuit
203 Output circuit
Claims (7)
該第1の位相調整回路から位相の調整された該第1の信号を受け取り、該立ち上がりエッジと該立ち下がりエッジとの相対的な位相関係が所定の位相関係になるように該第1の位相調整回路を制御するタイミング検出回路 Receiving the first signal of which phase is adjusted from the first phase adjustment circuit, so that the relative phase relationship between the rising edge and the falling edge is a predetermined phase relationship; Timing detection circuit for controlling the adjustment circuit
を含み、Including
前記第1の信号はクロック信号であり、前記タイミング検出回路は、前記第1の信号がHIGHレベルである期間とLOWレベルである期間とが略同一となるよう前記第1の位相調整回路を制御し、 The first signal is a clock signal, and the timing detection circuit controls the first phase adjustment circuit so that a period in which the first signal is at a HIGH level and a period in which the first signal is at a LOW level are substantially the same. And
前記第1の位相調整回路は、前記クロック信号とそれと位相が180度ずれた相補クロック信号を入力とし、前記タイミング検出回路は、該クロック信号と該相補クロック信号の一方の信号を第3の信号とし、もう一方の信号の反転信号を第4の信号とし、該第3の信号と該第4の信号とが同位相となるように該第1の位相調整回路を制御することを特徴とする回路。 The first phase adjustment circuit receives the clock signal and a complementary clock signal that is 180 degrees out of phase with the clock signal, and the timing detection circuit receives one of the clock signal and the complementary clock signal as a third signal. And the inverted signal of the other signal is a fourth signal, and the first phase adjustment circuit is controlled so that the third signal and the fourth signal have the same phase. circuit.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12758297A JP3708284B2 (en) | 1997-05-16 | 1997-05-16 | Skew reduction circuit and semiconductor device |
US08/967,658 US6114890A (en) | 1997-05-16 | 1997-11-10 | Skew-reduction circuit |
EP97308993A EP0878910B1 (en) | 1997-05-16 | 1997-11-10 | Skew-reduction circuit |
DE69737748T DE69737748T2 (en) | 1997-05-16 | 1997-11-10 | Skew reducing circuit |
KR1019970060722A KR100381121B1 (en) | 1997-05-16 | 1997-11-18 | A skew reduction circuit and a semiconductor device using the skew reduction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12758297A JP3708284B2 (en) | 1997-05-16 | 1997-05-16 | Skew reduction circuit and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10322175A JPH10322175A (en) | 1998-12-04 |
JP3708284B2 true JP3708284B2 (en) | 2005-10-19 |
Family
ID=14963640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12758297A Expired - Lifetime JP3708284B2 (en) | 1997-05-16 | 1997-05-16 | Skew reduction circuit and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3708284B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002099810A1 (en) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Semiconductor device |
US7664216B2 (en) * | 2004-08-05 | 2010-02-16 | Micron Technology, Inc. | Digital frequency locked delay line |
CN118017980B (en) * | 2024-04-10 | 2024-06-04 | 电子科技大学 | Waveform distortion correction circuit based on clock edge rearrangement |
-
1997
- 1997-05-16 JP JP12758297A patent/JP3708284B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10322175A (en) | 1998-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10840920B2 (en) | Method and apparatus for source-synchronous signaling | |
JP3644827B2 (en) | DLL circuit considering external load | |
US6750688B2 (en) | Semiconductor integrated circuit device and delay-locked loop device | |
US6104225A (en) | Semiconductor device using complementary clock and signal input state detection circuit used for the same | |
US5793680A (en) | Input buffer circuit, integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal | |
KR100532814B1 (en) | Dll circuit | |
KR100295674B1 (en) | Analog mixed digital dll | |
KR101014440B1 (en) | SlAVE QDR2 COMPLIANT COPROCESSOR | |
JP3630291B2 (en) | Timing generator | |
KR100381121B1 (en) | A skew reduction circuit and a semiconductor device using the skew reduction circuit | |
US7234069B1 (en) | Precise phase shifting using a DLL controlled, multi-stage delay chain | |
US11777506B2 (en) | Clock generation circuit and semiconductor apparatus using the clock generation circuit | |
CN112397116A (en) | Signal generating circuit synchronized with clock signal and semiconductor device using the same | |
US6959062B1 (en) | Variable delay line | |
US6608514B1 (en) | Clock signal generator circuit and semiconductor integrated circuit with the same circuit | |
JP3708284B2 (en) | Skew reduction circuit and semiconductor device | |
JP3945894B2 (en) | Semiconductor device and signal input state detection circuit | |
JP3888792B2 (en) | Clock generation circuit | |
JP3982934B2 (en) | Input circuit and semiconductor integrated circuit having the input circuit | |
KR100232018B1 (en) | Clock phase correction circuit | |
JP3727753B2 (en) | Skew reduction circuit and semiconductor device | |
JP6512835B2 (en) | DLL circuit and display driver | |
KR970002945B1 (en) | Apparatus and method for receiving data in digital communication system | |
KR20090115013A (en) | Parallel-serial converter | |
JPH10283059A (en) | Clock supply circuit and integrated circuit device utilizing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050408 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050608 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050713 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050803 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090812 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100812 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110812 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120812 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130812 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |