JP3706486B2

JP3706486B2 - Liquid crystal display device

Info

Publication number: JP3706486B2
Application number: JP33149298A
Authority: JP
Inventors: 徳夫小間
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-11-20
Filing date: 1998-11-20
Publication date: 2005-10-12
Anticipated expiration: 2018-11-20
Also published as: JPH11223807A

Description

【０００１】
【発明の属する技術分野】
この発明は、液晶の傾斜方角を電界によって制御する電圧制御複屈折方式などの液晶表示装置、特にその駆動回路に関する。
【０００２】
【従来の技術】
一対の基板間に液晶を封入し、この液晶に電圧を印加して所望の表示を行う液晶表示装置は、小型、薄型であるという利点があり、また低消費電力化が容易であるため、現在、各種ＯＡ機器、ＡＶ機器或いは携帯用、車載用情報機器などのディスプレイ等として実用化が進んでいる。
【０００３】
このような液晶表示装置のうち、負の誘電異方性を有した液晶を用い、垂直配向膜を用いて液晶分子の初期配向を垂直方向に制御するＤＡＰ（deformation of vertically aligned phase）型の液晶表示装置が提案されている。ＤＡＰ型は、電圧制御複屈折（ＥＣＢ：electrically controlled birefringence）方式の一種であり、液晶分子の長軸と短軸との屈折率の差、つまり複屈折現象を利用して、液晶層へ入射した光の透過率及び表示色を制御するものである。ＤＡＰ型液晶表示装置では、一対の基板の外側にそれぞれその偏光方向が直交するように偏光板が配置され、液晶層への電圧印加時には、液晶層に一方の偏光板を通過して入射した直線偏光がその複屈折により楕円偏光、円偏光となり、一部が他方の偏光板から射出される。液晶層への印加電圧、即ち液晶層中における電界強度に従って、液晶層の複屈折量、つまり入射直線偏光の常光成分と異常光成分との位相差（リタデーション量）が決定するため、液晶層への印加電圧を各画素毎に制御することで、画素毎に第２の偏光板からの射出光量を制御でき、全体として所望のイメージ表示が可能となっている。
【０００４】
【発明が解決しようとする課題】
このようなＤＡＰ型液晶表示装置は、複屈折を利用しているため本来的に光の透過効率が良く、また表示装置のパネル構造等の改良を行うことによりラビング工程を省略することが可能であり、さらに表示装置の視野角向上を図ることも可能であるという特徴を有する。しかし、垂直配向した液晶に電圧を印加した場合に、液晶分子の傾斜角度は同じでもその傾斜方角にバラツキが生ずるため、１画素領域内の液晶分子の傾斜方角がそろうまでに多少の時間を有し、印加電圧に対する液晶分子の応答速度が劣るという問題があった。
【０００５】
上記課題を解決するために、この発明では、液晶の配向の垂直方向成分及び平面方向成分を電界によって制御する液晶表示装置において、液晶の応答速度を向上させることの可能な駆動回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
本発明は、以下のような特徴を備える。すなわち、液晶駆動用の電極をそれぞれ備えた第１基板と第２基板との間に、負の誘電率異方性を有する液晶分子を含む液晶層が挟持され、個別に制御可能な複数の画素がマトリクス状に構成されたアクティブマトリクス型の液晶表示装置であって、前記第１基板及び第２基板の一方に形成された前記液晶駆動用の電極は、前記複数の画素毎に形成された画素電極であり、前記第１基板及び第２基板の他方に形成された前記液晶駆動用の電極は前記複数の画素に対して共通に形成された共通電極であり、前記第１及び第２基板の前記画素電極および前記共通電極を覆う前記液晶層側には、前記液晶層に対して電圧を印加しない状態における前記液晶分子をラビング工程なしで垂直方向に配向させる機能を持つ垂直配向膜が形成され、前記画素電極に印加する駆動波形を、該波形のオフ側の電圧が所定の絶対値電圧以下にならないように制限し、前記液晶層に印加する駆動電圧の最小絶対値を、常に０Ｖより大きく、かつ前記液晶層の光学特性変化電圧以上に設定することで、前記画素電極と前記共通電極との間に電圧を印加し、前記画素毎に前記画素電極の周辺エッジ部で該周辺エッジ部と前記共通電極との間に斜め方向の電界を発生させ、該斜め方向の電界により前記液晶分子の傾斜方角を１画素領域内で互いに異なる複数の方角に設定する。
【０００７】
さらに、前記液晶層の応答速度は３０ ms よりも短く設定してもよい。
【０００８】
また、前記液晶層に印加する駆動電圧の範囲の下限は、表示コントラスト５０以上を満たす電圧の範囲内とすることがより好ましい。
【０００９】
本発明では、上記液晶表示装置において、前記駆動電圧の範囲の下限を液晶表示装置周囲の温度変化に応じて変動させることができる。
【００１１】
さらに、この発明では、能動層に低温で形成された多結晶シリコン層を利用した多結晶シリコン薄膜トランジスタが対応する前記画素電極に接続されるように形成され、前記複数の画素電極のそれぞれと、前記共通電極との間で前記液晶層を前記画素電極毎に駆動して表示を行うタイプのものを用いることができる。
【００１２】
【発明の実施の形態】
以下、図面を用いてこの発明の好適な実施の形態（以下実施形態という）について説明する。本実施形態の液晶表示装置は、電界により液晶の配向を制御するＤＡＰ型の液晶表示パネルを駆動する場合に、電圧非印加における色表示（ここでは黒表示）のために液晶層に印加する駆動電圧の範囲の下限が０ボルトまで低下しないように制御することで、ＤＡＰ型液晶表示パネルの応答速度の向上を図っている。
【００１３】
［液晶表示パネルの構成］
まず、最初に、駆動対象であるＤＡＰ型の液晶表示パネルの構成について図１及び図２を用いて説明する。図１は液晶表示パネルの平面構成の一例、図２は図１のＡ−Ａ線に沿った概略断面の一例を示している。この実施形態に係る液晶表示装置は、低温多結晶シリコンＴＦＴが形成され、画素電極２６がＴＦＴの上層に配置されたＴＦＴ基板（第１基板）１０を有し、さらに、間に液晶層４０を挟んでＴＦＴ基板１０と対向配置され、かつ配向制御窓３４を備えた共通電極３２が形成された対向基板（第２基板）３０を備え、各基板１０及び３０の外側にはそれぞれ互いにその透過偏光方向が直交するよう配置された偏光板４４、４６が設けられている。
【００１４】
ガラスなどからなるＴＦＴ基板１０上には、この例では、Ｃｒ、Ｔａ、Ｍｏ等の金属をパターニングして得られたゲート電極１２及びゲート電極１２と一体のゲート電極配線１２Ｌを備え、これらゲート電極１２、ゲート電極配線１２Ｌを覆うように、例えばＳｉＮｘ及びＳｉＯ₂の積層構造又はいずれか一方よりなるゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には、ＴＦＴの能動層として機能する多結晶シリコン薄膜２０が形成されている。この多結晶シリコン薄膜２０は、非晶質シリコン薄膜にレーザアニール及びランプアニールの組み合わせ又はいずれか一方のアニール処理などを用いた低温アニール処理を施すことによって多結晶化し、その後、島状にパターニングして得たものである。
【００１５】
多結晶シリコン薄膜２０上には、ＳｉＯ₂等からなる注入ストッパ２３が形成されている。この注入ストッパ２３は、ゲート電極１２をマスクとしてＴＦＴ基板１０の裏面（図２の下側）から露光することで、自己整合的にゲート電極１２とほぼ同一形状にパターニングして形成されている。そして、この注入ストッパ２３を利用して多結晶シリコン薄膜２０にリン、砒素等の不純物を低濃度に注入することにより、多結晶シリコン薄膜２０の注入ストッパ２３の直下領域の両側には、自己整合的にこれらの不純物を低濃度に含む低濃度ソース領域２０ＬＳ及び低濃度ドレイン領域２０ＬＤがそれぞれ形成されている。また、注入ストッパ２３の直下領域は、注入ストッパ２３がマスクとなって不純物が注入されないため、実質的に不純物を含有しない真性領域となり、この真性領域がＴＦＴのチャネル領域２０ＣＨとして機能する。低濃度ソース領域２０ＬＳ、低濃度ドレイン領域２０ＬＤの外側には、同じ不純物をさらに高濃度に注入することによりソース領域２０Ｓ、ドレイン領域２０Ｄが形成されている。
【００１６】
各領域（２０ＣＨ、２０ＬＳ、２０ＬＤ、２０Ｓ、２０Ｄ）が形成された多結晶シリコン薄膜２０及び注入ストッパ２３上にはこれらを覆うようにＳｉＮｘ等からなる層間絶縁膜２２が形成されている。この層間絶縁膜２２上には、Ａｌ、Ｍｏ等からなるソース電極１６、ドレイン電極１８及びドレイン電極１８と一体のドレイン電極配線１８Ｌが形成されている。また、ソース電極１６及びドレイン電極１８は、層間絶縁膜２２に設けられたコンタクトホールにおいて上記多結晶シリコン薄膜２０に形成されたソース領域２０Ｓ、ドレイン領域２０Ｄに接続されている。
【００１７】
本実施形態における低温多結晶シリコンＴＦＴは、上記ゲート電極１２、ゲート絶縁膜１４、多結晶シリコン薄膜２０（２０ＣＨ、２０ＬＳ、２０ＬＤ、２０Ｓ、２０Ｄ）、ソース電極１６、ドレイン電極１８を備え、低温プロセスで形成された多結晶シリコン薄膜２０を能動層として有し、またゲート電極１２が素子下側に位置する逆スタガ型のＴＦＴによって構成されている。但し、ＴＦＴ形状は逆スタガ型に限定されることはなく、ゲート電極が多結晶シリコン薄膜よりも上層に配置されるスタガ型の構成であってもよい。
【００１８】
このような構成のＴＦＴ及び層間絶縁膜２２を覆うようにＴＦＴ基板１０のほぼ全面には、さらに平坦化のための平坦化層間絶縁膜２４が１μｍ程度或いはそれ以上の厚さに形成されている。平坦化層間絶縁膜２４は、例えばＳＯＧ（Spin On Grass）、ＢＰＳＧ（Boro-phospho-Silicate Glass）、アクリル樹脂等が用いられている。平坦化層間絶縁膜２４上には、表示装置が透過型の場合にはＩＴＯ（Indium Tin Oxide）等の透明導電膜を用いた液晶駆動用の画素電極２６がＴＦＴ形成領域上を覆うように形成され、この画素電極２６は、平坦化層間絶縁膜２４に設けられたコンタクトホールを介してソース電極１６に接続されている。なお、表示装置が反射型の場合にはこの画素電極２６としてＡｌ等の導電性反射材料が用いられる。
【００１９】
また、画素電極２６を覆うようにＴＦＴ基板１０のほぼ全面には、ラビング工程なしで液晶分子を垂直方向に配向させるための配向膜として、例えばポリイミド等を用いた垂直配向膜２８が形成されている。
【００２０】
以上のような各素子が形成されたＴＦＴ基板１０と液晶層４０を挟んで対向配置される対向基板（第２基板）３０は、ＴＦＴ基板１０と同様にガラス等から構成されており、ＴＦＴ基板１０との対向側表面にはＲＧＢのカラーフィルタ３８が形成され、さらにその上にはアクリル樹脂などの保護膜３６を介し、対向する画素電極２６とで液晶を駆動するためのＩＴＯなどからなる共通電極３２が形成されている。そして、本実施形態では、後述するように、この共通電極３２にはその各画素電極２６と対向する領域に配向制御窓３４として、例えば図１に示すようなＸ字状の電極不在部が形成されている。また、共通電極３２及びこの配向制御窓３４上にはこれらを覆うようにＴＦＴ基板１０側と同様の垂直配向膜２８が形成されている。
【００２１】
液晶層４０は、例えば３μｍ〜５μｍ程度に設定された基板間の間隙に封入され、液晶材料としては、液晶分子４２の長軸方向の誘電率よりも短軸方向の誘電率が大きい、いわゆる負の誘電率異方性を有する液晶材料が用いられている。本実施形態において液晶層４０に用いられている液晶材料は、側鎖にフッ素を有する下記化学式（１）〜（６）で示される構造を備えた液晶分子を所望の割合で混合して作製したものであり、少なくとも、これら化学式（１）〜（６）の内１種類の液晶分子を含むように混合されている。
【００２２】
【化１】

【化２】

【化３】

【化４】

【化５】

【化６】

現在、負の誘電異方性を有する液晶材料としては、移動度の低い非晶質シリコンを能動層に利用したＴＦＴ液晶表示装置用として、側鎖にシアノ（ＣＮ−）基を有する液晶分子が主に用いられている。しかし、シアノ基を側鎖に備える液晶分子は、低電圧駆動では残留直流電圧の影響が大きくなるため、十分高い電圧で駆動する必要があり、電圧保持率が低く、また液晶の焼き付きの可能性がある。しかし、本実施形態ではＴＦＴとして低温プロセスによって作製され、低電圧駆動可能な多結晶シリコンＴＦＴを用いている。従って、現在用いられているシアノ基を側鎖に備えた液晶材料を用いたのでは、低電圧駆動ができるという多結晶シリコンＴＦＴの特性を活かすことができないこととなる。そこで、液晶材料として上述のように側鎖にフッ素を有する液晶分子を配合することにより、液晶層４０は、例えば２Ｖ程度の低電圧での駆動が可能となり、さらに、多結晶シリコンＴＦＴによる低電圧駆動でも十分高い電圧保持率を備え、焼き付きが防止されている。また、液晶表示装置を低電圧で駆動することができるため、非晶質シリコンＴＦＴを用いた液晶表示装置と比較してより低消費電力の装置とすることを可能としている。
【００２３】
また、本実施形態では、上述のような負の誘電異方性を有するフッ素系液晶分子を含有する液晶材料を用い、かつ垂直配向膜２８を用いることにより、液晶分子の初期配向を垂直方向に制御するノーマリブラックモードのＤＡＰ型液晶表示装置を採用し、液晶分子の長軸と短軸における屈折率の差、つまり複屈折現象を利用して、液晶層へ入射した光の透過率を制御している。
【００２４】
さらに、本実施形態では、図１及び図２に示すように共通電極３２に電極不在部としての配向制御窓３４を設けることにより、液晶分子を配向制御窓３４を基準として所定の方角に傾け、液晶分子の応答性の向上を図ると共に、画素内で配向方向を分割することによって液晶表示の視角依存性を緩和し、広い視野角の表示装置を実現している。
【００２５】
液晶層４０への電圧印加時（白表示時）において、図１に示す画素電極２６の各辺のエッジ部分には、図２に点線で示すように共通電極３２との間にそれぞれ異なる方角に斜めの電界が発生し、画素電極２６の辺のエッジ部分において、液晶分子は垂直配向状態から斜め電界と反対の方向に傾く。液晶分子４２は連続体性を有しているため、画素電極２６のエッジ部分で斜め電界で液晶分子の傾き方角が決定すると（傾き角度は電界強度によって決定）、画素電極２６の中央付近の液晶分子の傾く方角は、該画素電極２６の各辺における液晶分子の傾き方角に追従して変化し、画素駆動時において、最終的に１つの画素領域内には、液晶分子の傾き方角の異なる複数の領域が発生することとなる。
【００２６】
一方、配向制御窓３４には常に液晶動作閾値未満の電圧しか印加されないため、図２に示すように配向制御窓３４に位置する液晶分子は、垂直配向したままとなる。このため、配向制御窓３４が、常に上記液晶分子の傾き方角の異なる領域の境界となる。例えば、図１に示すように配向制御窓３４をＸ字状とすれば、それぞれ傾き方角の異なる領域Ａ、Ｂ、Ｃ、Ｄの境界は、このＸ字状の配向制御窓３４上に固定されることとなる。従って、一つの画素領域内で配向分割が行われると共に、複数の異なる方角に傾く領域の境界を配向制御窓３４の上に固定でき、優先視角方向を複数設けることができ（本実施形態の場合、上下左右の４つ）、広視野角の液晶表示装置とすることが可能となる。
【００２７】
また、上述のように画素電極２６が層間絶縁膜２２及び２４を介してＴＦＴ及びその電極配線（ゲート電極配線、ドレイン電極配線）等の形成領域上を覆うように形成することで、ＴＦＴ及び電極配線による電界が液晶層４０に漏れ、液晶分子の配向に悪影響を与えることが防止されている。さらに、平坦化層間絶縁膜２４により画素電極２６の表面の平坦性を向上させることが可能であるため、画素電極２６の表面の凹凸による液晶分子の配向の乱れも防止することが可能となっている。また、ＴＦＴや電極配線による電界の漏洩や画素電極２６表面の凹凸などを低減することが可能な構成であるため、画素電極２６のエッジ部と配向制御窓３４の電界作用により液晶分子の配向を制御することで、垂直配向膜２８に対するラビング工程は不要となっている。
【００２８】
また、画素電極２６がＴＦＴ及び各電極配線を覆うように形成することにより、ＴＦＴや配線との余分なアライメントマージンが不要となり、開口率をより高くすることを可能としている。
【００２９】
［駆動回路］
次に、上述のような構成のノーマリブラックモードのＤＡＰ型液晶表示パネルの応答速度向上のための駆動回路及びその駆動方法について説明する。
【００３０】
図３は、本実施形態の液晶表示装置の全体構成を示しており、装置は、液晶表示パネル５０とその駆動回路６０を備える。
【００３１】
液晶表示パネル５０は、図１及び図２に示すようにＴＦＴ基板と対向基板との間に液晶層を挟持し、ＴＦＴ基板側に、表示部ＴＦＴとして、自己整合によってチャネル、ソース、ドレインを作製可能な低温多結晶シリコンＴＦＴが形成された表示部５２を有する。またパネル５０のＴＦＴ基板上の表示部５２の周囲には、各表示部ＴＦＴを水平方向に選択するＨドライバ５４と、該表示部ＴＦＴを垂直方向に選択するＶドライバ５６が形成されている。これらＨ、Ｖドライバ５４、５６は、表示部５２の多結晶シリコンＴＦＴとほぼ同一の工程で形成したＣＭＯＳ構造の多結晶シリコンＴＦＴが用いられている。なお、上述のようなパネル構造の特徴によって、これらのＴＦＴが密集したドライバ５４、５６の多結晶シリコンＴＦＴに悪影響を与えるラビング工程を省略可能としているため、液晶表示装置としての歩留まり向上が図られている。
【００３２】
液晶表示パネル５０の駆動回路６０は、ビデオクロマ処理回路６２、タイミングコントローラ６４などが集積されて構成されている。ビデオクロマ処理回路６２は、入力されるコンポジットビデオ信号からＲ、Ｇ、Ｂの映像信号を作成する。タイミングコントローラ６４は、入力されるビデオ信号に基づいてＶＣＯ６６の発生する基準発振信号から各種タイミング制御信号を形成し、これを上記ビデオクロマ処理回路６２や、ＲＧＢドライバ処理回路７０、レベルシフタ６８などに供給する。ＲＧＢドライバ処理回路７０は、ビデオクロマ処理回路６２から供給されるＲＧＢ毎の映像信号から、ＴＦＴＬＣＤの特性に応じたＲＧＢ毎の交流駆動信号を作成し、これを液晶表示パネル５０に出力する。
【００３３】
この発明では、ノーマリブラックモードの液晶表示パネルに対し、駆動電圧の範囲の下限、つまり黒表示のために液晶層に印加する駆動電圧を０ボルトより大きく設定するが、このような黒表示のための駆動電圧の制御は、例えば、後述するように上記ＲＧＢドライバ処理回路７０において行うことができる。
【００３４】
図４は、上記図１及び図２に示すごときＤＡＰ型液晶表示パネルにおける液晶層へのＯＦＦ印加電圧［Ｖ］とその時のコントラスト［ＴON（透過率オン時）／ＴOFF（透過率オフ時）］との関係、及びＯＦＦ印加電圧と、液晶の応答時間［ｍｓｅｃ］との関係を表している。ここで、ＯＦＦ印加電圧は液晶がＯＦＦ状態、すなわち非動作状態を維持する電圧であり、このＯＦＦ印加電圧が０Ｖから２Ｖ程度の範囲では、上記液晶分子は初期配向状態である垂直配向を維持するため透過率は十分に低く、コントラストは９００以上の高い値を示す。そして、液晶の光学特性が変化する電圧（以下光学特性変化電圧という）Ｖｔｈ（図４の例では印加電圧２Ｖ付近）を超えるとコントラストが低下し、図４の例では３．５Ｖ程度になると、コントラストは一般的な表示品質下限と考えられる５０程度まで低下する。
【００３５】
一方、印加電圧に対する応答時間は、図４に示されるように、黒表示状態から白表示状態に移行する場合（図中□）と、白表示状態から黒表示状態に移行する場合（図中△）とで、その特性が大きく異なる。白表示状態から黒表示状態へ移行する時、つまりノーマリブラックモードの液晶においてオン状態からオフ状態へ移行する時は、その応答時間は、５〜１０ｍｓｅｃと短時間である。ところが、黒表示状態から白表示状態へと移行させる場合、つまりオフ状態からオン状態への移行時においては、ＯＦＦ印加電圧が０Ｖから光学特性変化電圧Ｖｔｈ（図４では２Ｖ付近）の間の電圧範囲と、Ｖｔｈ以上の電圧範囲の場合とで、要する応答時間、つまり応答速度は大きく異なる。具体的には、０Ｖ〜Ｖｔｈ未満の電圧範囲では、液晶の応答時間は７５ｍｓｅｃ〜３０ｍｓｅｃと非常に長いが、Ｖｔｈ以上になると応答時間は２０ｍｓｅｃ程度以下となる。
【００３６】
以上のことから、黒表示における液晶層へのＯＦＦ印加電圧がＶｔｈ付近より低いと、黒表示から白表示への切替時に十分な応答速度が得られず、高い品質の表示を行うことが困難になることが予想される。しかし、ＤＡＰ型液晶表示パネルに対して、印加電圧の下限を０Ｖより大きく設定すれば、黒表示から白表示への移行時の応答速度を高めることが可能となる。十分速い応答速度として、例えば応答時間２０ｍｓｅｃ以下程度を満足するには、ＯＦＦ印加電圧は、液晶の光学特性変化電圧Ｖｔｈ以上の電圧とすることが好ましい。さらに、ＯＦＦ印加電圧の上限は、例えばコントラスト５０程度以上が満足できる電圧とすることが好適である。コントラストが５０以上あれば、ある程度の表示品質を満足することができるからである。そして、以上のようにＯＦＦ印加電圧を設定することにより、高コントラストで高速応答の液晶表示が可能となる。また、液晶の光学特性変化電圧Ｖｔｈは温度依存性を備えている。従って、液晶表示装置の環境温度の変化に適合させて常に最適な液晶表示を行うには、黒表示の印加電圧の下限をこのＶｔｈを基準として決定する場合、黒表示の印加電圧を温度変化によるＶｔｈの変化に追従させて変化させることが好ましい。
【００３７】
図５は、駆動電圧範囲の制御を行うＲＧＢドライバ処理回路７０のＲＧＢのいずれか一つについての構成例を示している。なお、ＲＧＢドライバ処理回路７０は、図５と同一構成をＲＧＢそれぞれについて備えている。図６は、図５のリミットレベル発生回路８４の一例を示している。また、図７は、図５のＲＧＢドライバ処理回路７０における信号波形を表している。
【００３８】
図５のビデオクロマ処理回路６２から出力されるＲＧＢ毎の映像信号は、それぞれ対応する差動出力アンプ７３に供給され、ここでバイアス回路７２の電圧に基づいたＤＣ電位となることでブライト調整される。差動出力アンプ７３からは第１バッファ７４、第２バッファ７５に非反転、反転出力信号がそれぞれ供給され、第１バッファ７４は図７（ａ）に点線で示すような非反転出力信号ａ’を出力し、第２バッファ７５は図７（ｂ）に点線で示すよう反転出力信号ｂ’を出力する。これらの非反転出力信号ａ及び反転出力信号ｂは、第１及び第２リミット回路７８及び８０でそれぞれの出力レベルの下限及び上限が１周期（Ｔ）毎に制限されてマルチプレクサ８２に供給される（図７（ａ）、（ｂ）の実線）。マルチプレクサ８２は、反転制御信号に基づいて１周期（期間Ｔ１、Ｔ２）毎に、非反転出力信号（ａ）と反転出力信号（ｂ）とを交互に選択し、これがバッファを介して液晶駆動用の交流駆動信号（ｃ）として液晶表示パネル５０に出力される。
【００３９】
第１リミット回路７８は、第１バッファ７４とマルチプレクサ８２との信号経路中に設けられたトランジスタＱ１と、第２バッファ７５とマルチプレクサ８２との信号経路中に設けられたトランジスタＱ２とからなる。トランジスタＱ１及びＱ２のベースには、後述するリミットレベル発生回路８４からの図７（ｄ）に示すような第１レベル制御信号（ｄ）が供給されている。また、第２リミット回路８０は、第１バッファ７４とマルチプレクサ８２との信号経路中に設けられたトランジスタＱ３と、第２バッファ７５とマルチプレクサ８２との信号経路中に設けられたトランジスタＱ４とからなる。トランジスタＱ３及びＱ４のベースには、図７（ｅ）に示すようなリミットレベル発生回路８４からの第２レベル制御信号（ｅ）が供給されている。そして、この第１及び第２レベル制御信号（ｄ）、（ｅ）によって決定される電圧に応じて、第１リミット回路７８のトランジスタＱ１及び第２リミット回路８０のＱ４が動作することで、非反転出力信号ａ及び反転出力信号ｂのレベルが制限され、液晶層に印加される電圧（絶対値）の黒レベルが０Ｖより大きい所定レベル未満にならないようにしている。
【００４０】
また、第１リミット回路７８のトランジスタＱ２と第２リミット回路８０のトランジスタＱ３が動作し、非反転出力信号ａ及び反転出力信号ｂのレベルが制限され、液晶層に印加される電圧（絶対値）の白レベルが所望のレベルを超えないようにしている。なお、第１、第２リミット回路７８及び８０のトランジスタＱ２とＱ３は本実施形態においては必ずしも必要ではないが、これらを設けて非反転、反転出力信号の上下レベルが所定範囲内となるように制御することで、白レベルが制御できると共にマルチプレクサ８２に過大な電圧が印加されることを防止すると共に、交流駆動信号（ｃ）の上下レベルの対称性を高めている。
【００４１】
次に、図６を参照してリミットレベル発生回路８４の構成について説明する。このリミットレベル発生回路８４は、端子１００に供給される１周期（Ｔ）毎にレベルの変化する反転制御信号に応じて、レベルが切り替わる第１レベル制御信号（ｄ）をトランジスタＱ１１のエミッタ側から出力し、また同様に第２レベル制御信号（ｅ）をトランジスタＱ１０のエミッタ側から出力する。
【００４２】
まず、端子１００に印加される反転制御信号の反転信号の電圧が基準電源８６の電圧Ｖref’より高いＨレベルの場合、トランジスタＱ１９がオンする。この際、端子２００に印加される反転制御信号がＬレベルであるので基準電源９０−２（Ｖref2）が選択される。したがって、第１カレントミラー回路ＣＣ１により、定電流源９２の流す定電流Ｉ₂とほぼ等しい電流Ｉが抵抗Ｒ１に流れ、トランジスタＱ１０のベース電位は「Ｖref2＋Ｒ₁・Ｉ₂」となり、トランジスタＱ１０のエミッタ側から対応する第２レベル制御信号（ｅ）が出力される。また、この際、トランジスタＱ１４がオフしているので、第２カレントミラー回路ＣＣ２には電流が流れず、トランジスタＱ１１のベース電位は基準電源９０−２と同じ「Ｖref2」となり、対応する第１レベル制御信号（ｄ）がトランジスタＱ１１のエミッタ側から出力される。
【００４３】
反対に、端子１００に印加される反転制御信号の反転信号の電圧が基準電源８６の電圧Ｖref’より低いＬレベルの場合、差動対を構成するＰＮＰトランジスタＱ１３及びＱ１４のうちのトランジスタＱ１４がオンする。そして、第２カレントミラー回路ＣＣ２により電流源８８から供給される電流Ｉ₁とほぼ等しい電流Ｉが抵抗Ｒ２に流れる。この際、端子２００に印加される反転制御信号がＨレベルであるので基準電源９０−１（Ｖref1）が選択され、抵抗Ｒ２に接続される。よって、この抵抗Ｒ２に接続されたトランジスタＱ１１のベース電位は、抵抗Ｒ２における電圧降下により「Ｖref1−Ｒ₂・Ｉ₁」となり（図７（ｄ））、トランジスタＱ１１のエミッタから対応する第１レベル制御信号（ｄ）が出力される。また、この際、差動対をなすＮＰＮトランジスタＱ１９及びＱ２０の内のトランジスタＱ１９がオフしているため、第１カレントミラー回路ＣＣ１には電流が流れておらず、この第１カレントミラー回路ＣＣ１の出力側トランジスタと抵抗Ｒ１との間に接続されたトランジスタＱ１０のベース電位は、抵抗Ｒ１の他端に接続されている基準電源９０−１と同じ「Ｖref1」となる。よって、トランジスタＱ１０のエミッタからは図７（ｅ）に示すような第２レベル制御信号（ｅ）が出力される。
【００４４】
ここで、第１及び第２レベル制御信号（ｄ）、（ｅ）の波形は、図７（ｄ）、（ｅ）の二点鎖線で波形であり、図７（ｄ）、（ｅ）の実線の波形は、トランジスタＱ１１、Ｑ１０のベース波形であってこれが非反転、反転信号（ａ）、（ｂ）のリミットレベルとなる。
【００４５】
反転制御信号がＬレベルでマルチプレクサ８２において非反転出力信号（ａ）が選択されているとき（図７の期間Ｔ１）、第１リミット回路７８のトランジスタＱ１のリミットレベルは「Ｖref2」であり、従って、非反転出力信号ａの下限レベル（期間Ｔ１における黒表示レベル）は「Ｖref2」より低くならないように制御されることとなる。一方、第２リミット回路８０のトランジスタＱ３のリミットレベルは、「Ｖref2＋Ｒ₁・Ｉ₂」であり、非反転出力信号ａの上限レベル（期間Ｔ１における白表示レベル）は「Ｖref2＋Ｒ₁・Ｉ₂」を超えないように制御される。また、この際、第１リミット回路７８のトランジスタＱ２がマルチプレクサ８２で選択されていない反転出力信号ｂに対して、そのレベルを「Ｖref2」に固定するため、マルチプレクサ８２の切替端子間に過大な電圧が発生することが防止される。
【００４６】
次に、反転制御信号がＨレベルでマルチプレクサ８２において反転出力信号（ｂ）が選択されているとき（図７の期間Ｔ２）、第１リミット回路７８のトランジスタＱ２のリミットレベルは「Ｖref1−Ｒ₂・Ｉ₁」であり、反転出力信号（ｂ）の下限レベル（期間Ｔ２における白レベルに対応）が「Ｖref1−Ｒ₂・Ｉ₁」より低くならないように制御される。第２リミット回路８０のトランジスタＱ４のリミットレベルは「Ｖref1」であり、反転出力信号ｂの上限レベル（期間Ｔ２における黒表示レベル）がこの「Ｖref1」を超えないように制御される。なお、この際、第２リミット回路８０のトランジスタＱ３が、マルチプレクサ８２で選択されていない非反転出力信号ａに対して、そのレベルが「Ｖref1」に固定されるため、この場合にも、マルチプレクサ８２の切替端子間に過大な電圧が発生することが防止される。
【００４７】
以上のような動作により、ＬＣＤパネル５０へバッファを介してマルチプロクサ８２から供給される信号は、図７（ｃ）に示すように、常にそれぞれ各期間Ｔ１、Ｔ２における黒表示レベルがＶref2以下となるか、またはＶref1以下になるように制御される。
【００４８】
本実施形態では、上述のように液晶駆動電圧の黒表示レベルが０Ｖより大きくなるように、より好ましくは該レベルがＶｔｈ〜Ｖc50（Ｖc50：コントラスト５０を満たす印加電圧）の範囲内になるように制御するが、これは、例えば、図６に示すリミットレベル発生回路８４の抵抗Ｒ１及びＲ２の抵抗値や、基準電源９０−１及び９０−２の電圧Ｖref1（＝Ｖcen−ΔＶ）、Ｖref2（＝Ｖcen＋ΔＶ）を所望の値に調整することにより達成することができる。また、温度変化によるＶｔｈの変化に黒表示レベルの電圧を追従させるためには、例えば、温度変化に応じて基準電源９０−１、９０−２の電圧Ｖref1、Ｖref2を変更するなどにより行うことができる。
【００４９】
なお、以上においては、駆動対象である液晶表示パネルとして垂直配向されたノーマリブラックモードのＤＡＰ型液晶表示パネルを例に挙げているが、液晶初期傾斜角０度で水平配向されたツイストネマティック型の液晶表示パネルやＮＷ（ノーマリホワイト）ＬＣＤなど、液晶オフ状態とオン状態間の移行速度が遅い液晶表示パネルについても同様な効果を有する。即ち、液晶を駆動する印加電圧範囲の下限を０Ｖより大きく設定することによりその応答速度を向上することが可能となる。
【００５０】
また、本実施形態の装置を用いてカラー液晶表示装置を構成する場合には、Ｒ，Ｇ，Ｂの各色成分に対し、液晶表示装置の印加電圧（液晶ＯＮ印加電圧、白表示レベル）と透過率と関係が異なるため、このような各成分毎の透過率の相違を補正するために第１リミット回路７８のトランジスタＱ２と上記第２リミット回路８０のトランジスタＱ３によって各色成分毎に白表示レベルを制御してもよい。図８は、液晶表示装置のＲＧＢ各色ごとの印加電圧［Ｖ］と透過率［Ｔ］との関係を表している。図８から理解できるように、ＥＣＢ型の液晶表示装置は波長依存性を有しており、ＲＧＢ各色成分の透過量を概ね等しくするためには、各色についての設定最大透過率に対する液晶駆動電圧レベル、つまり、ノーマリブラックモードの該当液晶画素をオン状態とするために設定する白表示電圧レベルを、例えば図８のような特性の場合に、Ｒ用は７．８Ｖ付近、Ｇ用は７Ｖ付近、Ｂ用は４．９Ｖ付近に設定する。これにより、ＲＧＢ光の合成により白色を表示するカラー表示の場合に、白色を忠実に表示することが可能となる。
【００５１】
【発明の効果】
以上説明したように、この発明においては、液晶を挟んで設けられる共通電極と画素毎に個別パターンの画素電極とによって液晶層に印加する駆動電圧範囲の下限を０ボルトより大きい所望の範囲に設定する。これにより、オフ表示の時にも画素電極と共通電極との間に電圧が印加され、画素電極の各端部では斜め方向の電界が発生し液晶の配向の平面方向成分が制御される。従って、高コントラストを満たしつつ液晶の応答速度を向上させることができる。また、オフ表示のために液晶層に印加する電圧の下限を液晶の光学特性変化電圧以上に設定する場合に、表示装置の周囲温度に応じた光学特性変化電圧の変化に該下限を追従させることにより、様々な温度環境下においても常時、高品質な表示を行うことが可能となる。
【図面の簡単な説明】
【図１】本実施形態に係る液晶表示パネルの平面構成の一例を示す概念図である。
【図２】図１の液晶表示パネルのＡ−Ａ線に沿った概略断面を示す図である。
【図３】本実施形態の液晶表示装置の全体構成を示すブロック図である。
【図４】本実施形態の液晶表示パネルにおける印加電圧とコントラスト及び応答時間の関係を示す図である。
【図５】図３のＲＧＢドライバ処理回路７０の概略構成を示す図である。
【図６】図５のリミットレベル発生回路８４の構成を示す図である。
【図７】図５の回路における信号波形を示す図である。
【図８】本実施形態の液晶表示パネルにおける印加電圧と透過率の波長依存性を示す図である。
【符号の説明】
１０ＴＦＴ基板（第１基板）、１２ゲート電極、１４ゲート絶縁膜、１６ソース電極、１８ドレイン電極、２０多結晶シリコン薄膜、２０Ｓソース領域、２０ＬＳ低濃度ソース領域、２０ＣＨチャネル領域、２０Ｄドレイン領域、２０ＬＤ低濃度ドレイン領域、２２層間絶縁膜、２３注入ストッパ、２４平坦化層間絶縁膜（ＳＯＧ）、２６画素電極、２８垂直配向膜、３０対向基板（第２基板）、３２共通電極、３４配向制御窓、３６保護膜、３８カラーフィルタ、４０液晶層、４２液晶分子、５０液晶表示パネル、６０駆動回路、６２ビデオクロマ処理回路、６４タイミングコントローラ、６６ＶＣＯ、７０ＲＧＢドライバ処理回路、７８第１リミット回路、８０第２リミット回路、８２マルチプレクサ、８４リミットレベル発生回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device such as a voltage-controlled birefringence method that controls the tilt direction of liquid crystal by an electric field, and more particularly to a drive circuit thereof.
[0002]
[Prior art]
A liquid crystal display device in which a liquid crystal is sealed between a pair of substrates and a voltage is applied to the liquid crystal to perform a desired display has an advantage of being small and thin, and is easy to reduce power consumption. It has been put to practical use as a display for various OA devices, AV devices, portable information devices, and in-vehicle information devices.
[0003]
Among such liquid crystal display devices, a DAP (deformation of vertically aligned phase) type liquid crystal that uses liquid crystal having negative dielectric anisotropy and uses a vertical alignment film to control the initial alignment of liquid crystal molecules in the vertical direction. Display devices have been proposed. The DAP type is a kind of voltage controlled birefringence (ECB) method, and the difference in refractive index between the major axis and minor axis of the liquid crystal molecules, that is, the birefringence phenomenon is used to enter the liquid crystal layer. It controls the light transmittance and display color. In a DAP type liquid crystal display device, a polarizing plate is arranged on the outside of a pair of substrates so that the polarization directions thereof are orthogonal to each other, and when a voltage is applied to the liquid crystal layer, a straight line incident on the liquid crystal layer through one polarizing plate. The polarized light becomes elliptically polarized light and circularly polarized light due to the birefringence, and a part thereof is emitted from the other polarizing plate. According to the voltage applied to the liquid crystal layer, that is, the electric field strength in the liquid crystal layer, the amount of birefringence of the liquid crystal layer, that is, the phase difference (retardation amount) between the ordinary light component and the extraordinary light component of the incident linearly polarized light is determined. By controlling the applied voltage for each pixel, the amount of light emitted from the second polarizing plate can be controlled for each pixel, and a desired image display as a whole is possible.
[0004]
[Problems to be solved by the invention]
Such a DAP-type liquid crystal display device uses birefringence, so that the light transmission efficiency is inherently good, and the rubbing step can be omitted by improving the panel structure of the display device. In addition, it has a feature that the viewing angle of the display device can be improved. However, when a voltage is applied to a vertically aligned liquid crystal, even if the tilt angle of the liquid crystal molecules is the same, the tilt direction varies. Therefore, there is some time until the tilt directions of the liquid crystal molecules in one pixel region are aligned. However, there is a problem that the response speed of the liquid crystal molecules to the applied voltage is inferior.
[0005]
In order to solve the above problems, an object of the present invention is to provide a driving circuit capable of improving the response speed of liquid crystal in a liquid crystal display device in which the vertical component and the planar component of liquid crystal alignment are controlled by an electric field. And
[0006]
[Means for Solving the Problems]
  The present invention has the following features. That is, the electrode for driving the liquid crystalRespectivelyBetween the first substrate and the second substrate providedIncluding liquid crystal molecules having negative dielectric anisotropyliquid crystalLayerPinched,Active matrix type with multiple individually controllable pixels arranged in a matrixA liquid crystal displayThus, the liquid crystal driving electrode formed on one of the first substrate and the second substrate is a pixel electrode formed for each of the plurality of pixels, and is disposed on the other of the first substrate and the second substrate. The formed electrode for driving the liquid crystal is a common electrode formed in common for the plurality of pixels, and on the liquid crystal layer side covering the pixel electrode and the common electrode of the first and second substrates. A vertical alignment film having a function of aligning the liquid crystal molecules in a state in which no voltage is applied to the liquid crystal layer without rubbing is formed,The driving waveform applied to the pixel electrode is limited so that the off-side voltage of the waveform does not become a predetermined absolute value voltage or less, and the liquid crystallayerThe minimum absolute value of the drive voltage applied to the liquid crystal is always greater than 0V, and the liquid crystallayerSet to more than the optical characteristic change voltage ofby doing, A voltage between the pixel electrode and the common electrodeTheAppliedShi,For each pixelPixel electrodeBetween the peripheral edge and the common electrode at the peripheral edgeAn oblique electric field is generated,The tilt direction of the liquid crystal molecules is set to a plurality of different directions within one pixel region by the oblique electric field.To do.
[0007]
  further,The response speed of the liquid crystal layer is 30 ms Shorter thanMay be.
[0008]
  The liquid crystallayerThe lower limit of the drive voltage range applied to, tableMore preferably, the voltage is within a voltage range satisfying a contrast of 50 or more.
[0009]
  In the present invention, in the liquid crystal display device,The lower limit of the driving voltage range can be changed according to the temperature change around the liquid crystal display device..
[0011]
  Furthermore, in this invention,NohA polycrystalline silicon thin film transistor using a polycrystalline silicon layer formed at a low temperature in a dynamic layer is formed to be connected to the corresponding pixel electrode, and each of the plurality of pixel electrodes,PreviousBetween common electrodeSaidLiquid crystal layerSaidA type that performs display for each pixel electrode can be used.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings. The liquid crystal display device according to the present embodiment is a drive that is applied to a liquid crystal layer for color display (in this case, black display) when no voltage is applied when driving a DAP type liquid crystal display panel that controls the orientation of the liquid crystal by an electric field. By controlling so that the lower limit of the voltage range does not drop to 0 volts, the response speed of the DAP type liquid crystal display panel is improved.
[0013]
[Configuration of LCD panel]
First, the configuration of a DAP type liquid crystal display panel to be driven will be described with reference to FIGS. FIG. 1 shows an example of a planar configuration of a liquid crystal display panel, and FIG. 2 shows an example of a schematic cross section taken along the line AA of FIG. The liquid crystal display device according to this embodiment includes a TFT substrate (first substrate) 10 in which a low-temperature polycrystalline silicon TFT is formed and a pixel electrode 26 is disposed on the upper layer of the TFT. There is provided a counter substrate (second substrate) 30 that is disposed opposite to the TFT substrate 10 and on which a common electrode 32 having an alignment control window 34 is formed. Polarizing

plates

44 and 46 arranged so that the directions are orthogonal to each other are provided.
[0014]
On the TFT substrate 10 made of glass or the like, in this example, a gate electrode 12 obtained by patterning a metal such as Cr, Ta, and Mo and a gate electrode wiring 12L integrated with the gate electrode 12 are provided. 12. For example, SiNx and SiO so as to cover the gate electrode wiring 12L₂A gate insulating film 14 made of any one of these laminated structures is formed. A polycrystalline silicon thin film 20 that functions as an active layer of the TFT is formed on the gate insulating film 14. The polycrystalline silicon thin film 20 is polycrystallized by subjecting the amorphous silicon thin film to a low temperature annealing treatment using a combination of laser annealing and lamp annealing or one of the annealing treatments, and thereafter patterning into an island shape. It was obtained.
[0015]
On the polycrystalline silicon thin film 20, there is SiO.₂An injection stopper 23 made of or the like is formed. The injection stopper 23 is formed by patterning in substantially the same shape as the gate electrode 12 in a self-aligning manner by exposing from the back surface (lower side in FIG. 2) of the TFT substrate 10 using the gate electrode 12 as a mask. Then, impurities such as phosphorus and arsenic are implanted at a low concentration into the polycrystalline silicon thin film 20 using this implantation stopper 23, so that both sides of the region immediately below the implantation stopper 23 of the polycrystalline silicon thin film 20 are self-aligned. Thus, a low-concentration source region 20LS and a low-concentration drain region 20LD containing these impurities at a low concentration are formed. In addition, the region immediately below the implantation stopper 23 becomes an intrinsic region that does not substantially contain impurities because the implantation stopper 23 serves as a mask and is not implanted with impurities, and this intrinsic region functions as the channel region 20CH of the TFT. A source region 20S and a drain region 20D are formed outside the low concentration source region 20LS and the low concentration drain region 20LD by implanting the same impurity at a higher concentration.
[0016]
An interlayer insulating film 22 made of SiNx or the like is formed on the polycrystalline silicon thin film 20 in which each region (20CH, 20LS, 20LD, 20S, 20D) is formed and the injection stopper 23 so as to cover them. On the interlayer insulating film 22, a source electrode 16 made of Al, Mo, or the like, a drain electrode 18, and a drain electrode wiring 18 </ b> L integrated with the drain electrode 18 are formed. The source electrode 16 and the drain electrode 18 are connected to a source region 20S and a drain region 20D formed in the polycrystalline silicon thin film 20 through contact holes provided in the interlayer insulating film 22.
[0017]
The low-temperature polycrystalline silicon TFT in this embodiment includes the gate electrode 12, the gate insulating film 14, the polycrystalline silicon thin film 20 (20CH, 20LS, 20LD, 20S, 20D), the source electrode 16, and the drain electrode 18, and includes a low-temperature process. The gate electrode 12 is composed of an inverted stagger type TFT having the polycrystalline silicon thin film 20 formed in (1) as an active layer and the gate electrode 12 positioned below the element. However, the TFT shape is not limited to the inverted stagger type, and may be a stagger type configuration in which the gate electrode is arranged in an upper layer than the polycrystalline silicon thin film.
[0018]
A flattening interlayer insulating film 24 for further flattening is formed to a thickness of about 1 μm or more on almost the entire surface of the TFT substrate 10 so as to cover the TFT having such a configuration and the interlayer insulating film 22. . For example, SOG (Spin On Grass), BPSG (Boro-phospho-Silicate Glass), acrylic resin, or the like is used for the planarization interlayer insulating film 24. On the planarization interlayer insulating film 24, when the display device is a transmission type, a liquid crystal driving pixel electrode 26 using a transparent conductive film such as ITO (Indium Tin Oxide) is formed so as to cover the TFT formation region. The pixel electrode 26 is connected to the source electrode 16 through a contact hole provided in the planarization interlayer insulating film 24. When the display device is of a reflective type, a conductive reflective material such as Al is used for the pixel electrode 26.
[0019]
Further, a vertical alignment film 28 using, for example, polyimide or the like is formed on an almost entire surface of the TFT substrate 10 so as to cover the pixel electrode 26 as an alignment film for aligning liquid crystal molecules in the vertical direction without a rubbing process. Yes.
[0020]
A counter substrate (second substrate) 30 disposed opposite to the TFT substrate 10 on which each element as described above is sandwiched with the liquid crystal layer 40 is made of glass or the like, like the TFT substrate 10. An RGB color filter 38 is formed on the surface opposite to the substrate 10, and further, a common film made of ITO or the like for driving the liquid crystal with the pixel electrode 26 facing through a protective film 36 such as an acrylic resin. An electrode 32 is formed. In this embodiment, as will be described later, the common electrode 32 is formed with an X-shaped electrode absent portion as shown in FIG. 1 as an orientation control window 34 in a region facing each pixel electrode 26, for example. Has been. On the common electrode 32 and the alignment control window 34, a vertical alignment film 28 similar to that on the TFT substrate 10 side is formed so as to cover them.
[0021]
The liquid crystal layer 40 is sealed in a gap between substrates set to about 3 μm to 5 μm, for example, and the liquid crystal material has a so-called negative liquid crystal material whose dielectric constant in the minor axis direction is larger than the dielectric constant in the major axis direction of the liquid crystal molecules 42. A liquid crystal material having a dielectric anisotropy of 2 is used. The liquid crystal material used for the liquid crystal layer 40 in this embodiment was prepared by mixing liquid crystal molecules having a structure represented by the following chemical formulas (1) to (6) having fluorine in the side chain at a desired ratio. It is mixed so as to include at least one kind of liquid crystal molecules among these chemical formulas (1) to (6).
[0022]
[Chemical 1]

[Chemical 2]

[Chemical 3]

[Formula 4]

[Chemical formula 5]

[Chemical 6]

Currently, liquid crystal molecules having negative dielectric anisotropy include liquid crystal molecules having a cyano (CN-) group in the side chain for TFT liquid crystal display devices using amorphous silicon having low mobility as an active layer. Mainly used. However, liquid crystal molecules with a cyano group in the side chain are affected by residual DC voltage when driven at low voltage, so it is necessary to drive at a sufficiently high voltage, the voltage holding ratio is low, and the possibility of liquid crystal burn-in There is. However, in this embodiment, a polycrystalline silicon TFT which is manufactured by a low temperature process and can be driven at a low voltage is used as the TFT. Therefore, if a liquid crystal material having a cyano group currently used in the side chain is used, the characteristics of the polycrystalline silicon TFT that can be driven at a low voltage cannot be utilized. Therefore, by blending liquid crystal molecules having fluorine in the side chain as described above as the liquid crystal material, the liquid crystal layer 40 can be driven at a low voltage of, for example, about 2 V, and further, the low voltage by the polycrystalline silicon TFT. Even when driven, it has a sufficiently high voltage holding ratio and prevents burn-in. In addition, since the liquid crystal display device can be driven at a low voltage, it is possible to obtain a device with lower power consumption than a liquid crystal display device using amorphous silicon TFTs.
[0023]
In the present embodiment, the liquid crystal material containing fluorine-based liquid crystal molecules having negative dielectric anisotropy as described above is used, and the vertical alignment film 28 is used, so that the initial alignment of the liquid crystal molecules is set in the vertical direction. Adopts a normally black mode DAP type liquid crystal display to control the transmittance of light incident on the liquid crystal layer by utilizing the difference in refractive index between the major and minor axes of the liquid crystal molecules, that is, the birefringence phenomenon. are doing.
[0024]
Further, in the present embodiment, as shown in FIGS. 1 and 2, by providing the common electrode 32 with an alignment control window 34 as an electrode absent portion, the liquid crystal molecules are tilted in a predetermined direction with respect to the alignment control window 34. In addition to improving the responsiveness of the liquid crystal molecules and dividing the alignment direction in the pixel, the viewing angle dependence of the liquid crystal display is relaxed, and a display device with a wide viewing angle is realized.
[0025]
When a voltage is applied to the liquid crystal layer 40 (when white is displayed), the edge portions of each side of the pixel electrode 26 shown in FIG. 1 have different directions from the common electrode 32 as shown by the dotted lines in FIG. An oblique electric field is generated, and the liquid crystal molecules are tilted from the vertically aligned state in the opposite direction to the oblique electric field at the edge portion of the side of the pixel electrode 26. Since the liquid crystal molecules 42 have continuity, when the tilt direction of the liquid crystal molecules is determined by an oblique electric field at the edge portion of the pixel electrode 26 (the tilt angle is determined by the electric field strength), the liquid crystal near the center of the pixel electrode 26 is displayed. The direction in which the molecules are tilted changes following the direction in which the liquid crystal molecules are tilted on each side of the pixel electrode 26. When the pixels are driven, a plurality of different tilt directions of the liquid crystal molecules are finally included in one pixel region. This area will be generated.
[0026]
On the other hand, since only a voltage lower than the liquid crystal operation threshold is always applied to the alignment control window 34, the liquid crystal molecules located in the alignment control window 34 remain vertically aligned as shown in FIG. For this reason, the alignment control window 34 is always a boundary between regions having different tilt directions of the liquid crystal molecules. For example, if the orientation control window 34 has an X shape as shown in FIG. 1, the boundaries of the regions A, B, C, and D having different inclination directions are fixed on the X shape orientation control window 34. The Rukoto. Accordingly, alignment division is performed within one pixel region, and boundaries between regions inclined in different directions can be fixed on the alignment control window 34, and a plurality of priority viewing angle directions can be provided (in the case of this embodiment). , Up, down, left and right), a wide viewing angle liquid crystal display device can be obtained.
[0027]
In addition, as described above, the pixel electrode 26 is formed so as to cover the formation region of the TFT and its electrode wiring (gate electrode wiring, drain electrode wiring) and the like via the

interlayer insulating films

22 and 24, whereby the TFT and the electrode are formed. The electric field due to the wiring is prevented from leaking to the liquid crystal layer 40 and adversely affecting the alignment of the liquid crystal molecules. Furthermore, since the planarity of the surface of the pixel electrode 26 can be improved by the planarization interlayer insulating film 24, it is possible to prevent the disorder of the alignment of liquid crystal molecules due to the unevenness of the surface of the pixel electrode 26. Yes. In addition, since it is possible to reduce the leakage of electric field due to the TFT and the electrode wiring and the unevenness of the surface of the pixel electrode 26, the orientation of the liquid crystal molecules is adjusted by the electric field action of the edge portion of the pixel electrode 26 and the alignment control window 34. By controlling, the rubbing process for the vertical alignment film 28 becomes unnecessary.
[0028]
Further, when the pixel electrode 26 is formed so as to cover the TFT and each electrode wiring, an extra alignment margin with the TFT and the wiring becomes unnecessary, and the aperture ratio can be further increased.
[0029]
[Drive circuit]
Next, a drive circuit and a drive method for improving the response speed of the normally black mode DAP type liquid crystal display panel having the above-described configuration will be described.
[0030]
FIG. 3 shows the overall configuration of the liquid crystal display device of the present embodiment, and the device includes a liquid crystal display panel 50 and its drive circuit 60.
[0031]
As shown in FIGS. 1 and 2, the liquid crystal display panel 50 has a liquid crystal layer sandwiched between a TFT substrate and a counter substrate, and a channel, a source, and a drain are formed on the TFT substrate side as a display unit TFT by self-alignment. It has a display portion 52 in which possible low-temperature polycrystalline silicon TFTs are formed. Further, an H driver 54 for selecting each display unit TFT in the horizontal direction and a V driver 56 for selecting the display unit TFT in the vertical direction are formed around the display unit 52 on the TFT substrate of the panel 50. As these H and V drivers 54 and 56, polycrystalline silicon TFTs of CMOS structure formed by substantially the same process as the polycrystalline silicon TFTs of the display unit 52 are used. Note that the rubbing process that adversely affects the polycrystalline silicon TFTs of the drivers 54 and 56 in which these TFTs are dense can be omitted due to the above-described characteristics of the panel structure, thereby improving the yield as a liquid crystal display device. ing.
[0032]
The drive circuit 60 of the liquid crystal display panel 50 is configured by integrating a video chroma processing circuit 62, a timing controller 64, and the like. The video chroma processing circuit 62 creates R, G, and B video signals from the input composite video signal. The timing controller 64 forms various timing control signals from the reference oscillation signal generated by the VCO 66 based on the input video signal, and supplies the timing control signal to the video chroma processing circuit 62, the RGB driver processing circuit 70, the level shifter 68, and the like. To do. The RGB driver processing circuit 70 creates an AC drive signal for each RGB corresponding to the characteristics of the TFTLCD from the RGB video signals supplied from the video chroma processing circuit 62, and outputs this to the liquid crystal display panel 50.
[0033]
In the present invention, for the normally black mode liquid crystal display panel, the lower limit of the drive voltage range, that is, the drive voltage applied to the liquid crystal layer for black display is set larger than 0 volts. For example, the drive voltage control can be performed in the RGB driver processing circuit 70 as described later.
[0034]
FIG. 4 shows the OFF applied voltage [V] to the liquid crystal layer in the DAP type liquid crystal display panel as shown in FIGS. 1 and 2 and the contrast [TON (when the transmittance is on) / TOFF (when the transmittance is off)]. , And the relationship between the OFF applied voltage and the response time [msec] of the liquid crystal. Here, the OFF applied voltage is a voltage that maintains the liquid crystal in the OFF state, that is, the non-operating state. When the OFF applied voltage is in the range of about 0V to 2V, the liquid crystal molecules maintain the vertical alignment that is the initial alignment state. Therefore, the transmittance is sufficiently low, and the contrast shows a high value of 900 or more. Then, when the voltage Vth (hereinafter referred to as an optical characteristic change voltage) Vth (in the example of FIG. 4 is applied voltage 2V vicinity) that changes the optical characteristics of the liquid crystal is exceeded, the contrast is lowered, and in the example of FIG. Contrast drops to about 50 which is considered to be a general lower limit of display quality.
[0035]
On the other hand, as shown in FIG. 4, the response time with respect to the applied voltage is when the black display state shifts to the white display state (□ in the figure) and when the white display state shifts to the black display state (Δ in the figure). ) And the characteristics differ greatly. When shifting from the white display state to the black display state, that is, when shifting from the ON state to the OFF state in the normally black mode liquid crystal, the response time is as short as 5 to 10 msec. However, when shifting from the black display state to the white display state, that is, when shifting from the off state to the on state, the voltage applied between the OFF applied voltage is 0 V and the optical characteristic change voltage Vth (near 2 V in FIG. 4). The required response time, that is, the response speed differs greatly between the range and the voltage range equal to or higher than Vth. Specifically, in the voltage range of 0 V to less than Vth, the response time of the liquid crystal is very long as 75 msec to 30 msec, but when Vth or more, the response time is about 20 msec or less.
[0036]
From the above, if the OFF applied voltage to the liquid crystal layer in black display is lower than around Vth, a sufficient response speed cannot be obtained when switching from black display to white display, making it difficult to display high quality. It is expected to be. However, if the lower limit of the applied voltage is set to be greater than 0 V for the DAP type liquid crystal display panel, it is possible to increase the response speed when shifting from black display to white display. In order to satisfy a sufficiently fast response speed, for example, a response time of about 20 msec or less, the OFF applied voltage is preferably set to a voltage equal to or higher than the optical characteristic change voltage Vth of the liquid crystal. Further, the upper limit of the OFF applied voltage is preferably a voltage that can satisfy, for example, a contrast of about 50 or more. This is because if the contrast is 50 or more, a certain level of display quality can be satisfied. Then, by setting the OFF applied voltage as described above, a high-contrast and high-speed response liquid crystal display can be achieved. Further, the optical characteristic change voltage Vth of the liquid crystal has temperature dependence. Therefore, in order to always perform optimum liquid crystal display in conformity with the change in the environmental temperature of the liquid crystal display device, when the lower limit of the black display applied voltage is determined based on this Vth, the black display applied voltage depends on the temperature change. It is preferable to change it by following the change of Vth.
[0037]
FIG. 5 shows a configuration example of any one of RGB of the RGB driver processing circuit 70 that controls the drive voltage range. The RGB driver processing circuit 70 has the same configuration as FIG. 5 for each of RGB. FIG. 6 shows an example of the limit level generation circuit 84 of FIG. FIG. 7 shows signal waveforms in the RGB driver processing circuit 70 of FIG.
[0038]
Video signals for each of RGB output from the video chroma processing circuit 62 in FIG. 5 are respectively supplied to the corresponding differential output amplifiers 73, where the brightness is adjusted by becoming a DC potential based on the voltage of the bias circuit 72. The A non-inverted and inverted output signal is supplied from the differential output amplifier 73 to the first buffer 74 and the second buffer 75, respectively. The first buffer 74 receives the non-inverted output signal a ′ as shown by a dotted line in FIG. The second buffer 75 outputs an inverted output signal b ′ as indicated by a dotted line in FIG. The non-inverted output signal a and the inverted output signal b are supplied to the multiplexer 82 by the first and

second limit circuits

78 and 80 with the lower limit and upper limit of each output level being limited every cycle (T). (Solid line in FIGS. 7A and 7B). The multiplexer 82 alternately selects the non-inverted output signal (a) and the inverted output signal (b) for each cycle (periods T1, T2) based on the inversion control signal, and this selects the liquid crystal drive through the buffer. Is output to the liquid crystal display panel 50 as an AC drive signal (c).
[0039]
The first limit circuit 78 includes a transistor Q1 provided in the signal path between the first buffer 74 and the multiplexer 82, and a transistor Q2 provided in the signal path between the second buffer 75 and the multiplexer 82. The bases of the transistors Q1 and Q2 are supplied with a first level control signal (d) as shown in FIG. 7D from a limit level generation circuit 84 described later. The second limit circuit 80 includes a transistor Q3 provided in the signal path between the first buffer 74 and the multiplexer 82, and a transistor Q4 provided in the signal path between the second buffer 75 and the multiplexer 82. . A second level control signal (e) from a limit level generation circuit 84 as shown in FIG. 7 (e) is supplied to the bases of the transistors Q3 and Q4. Then, the transistor Q1 of the first limit circuit 78 and the Q4 of the second limit circuit 80 operate according to the voltages determined by the first and second level control signals (d) and (e). The levels of the inverted output signal a and the inverted output signal b are limited so that the black level of the voltage (absolute value) applied to the liquid crystal layer does not fall below a predetermined level greater than 0V.
[0040]
In addition, the transistor Q2 of the first limit circuit 78 and the transistor Q3 of the second limit circuit 80 operate, the levels of the non-inverted output signal a and the inverted output signal b are limited, and the voltage (absolute value) applied to the liquid crystal layer The white level of the image does not exceed the desired level. The transistors Q2 and Q3 of the first and

second limit circuits

78 and 80 are not necessarily required in this embodiment, but they are provided so that the upper and lower levels of the non-inverted and inverted output signals are within a predetermined range. By controlling, it is possible to control the white level, prevent an excessive voltage from being applied to the multiplexer 82, and enhance the symmetry of the upper and lower levels of the AC drive signal (c).
[0041]
Next, the configuration of the limit level generation circuit 84 will be described with reference to FIG. The limit level generation circuit 84 generates a first level control signal (d) whose level is switched from the emitter side of the transistor Q11 in response to an inversion control signal whose level changes every period (T) supplied to the terminal 100. Similarly, the second level control signal (e) is output from the emitter side of the transistor Q10.
[0042]
First, when the voltage of the inversion signal of the inversion control signal applied to the terminal 100 is at an H level higher than the voltage Vref ′ of the reference power supply 86, the transistor Q19 is turned on. At this time, since the inversion control signal applied to the terminal 200 is at the L level, the reference power supply 90-2 (Vref2) is selected. Therefore, the first current mirror circuit CC1 causes the constant current I to flow through the constant current source 92.₂A current I substantially equal to the current R flows through the resistor R1, and the base potential of the transistor Q10 is "Vref2 + R₁・ I₂The corresponding second level control signal (e) is output from the emitter side of the transistor Q10. At this time, since the transistor Q14 is off, no current flows through the second current mirror circuit CC2, and the base potential of the transistor Q11 becomes the same “Vref2” as that of the reference power supply 90-2, and the corresponding first level. A control signal (d) is output from the emitter side of the transistor Q11.
[0043]
On the other hand, when the voltage of the inverted signal of the inverted control signal applied to the terminal 100 is L level lower than the voltage Vref ′ of the reference power supply 86, the transistor Q14 of the PNP transistors Q13 and Q14 constituting the differential pair is turned on. To do. The current I supplied from the current source 88 by the second current mirror circuit CC2₁Is approximately equal to the current I flowing through the resistor R2. At this time, since the inversion control signal applied to the terminal 200 is at the H level, the reference power supply 90-1 (Vref1) is selected and connected to the resistor R2. Therefore, the base potential of the transistor Q11 connected to the resistor R2 is "Vref1-R" due to the voltage drop across the resistor R2.₂・ I₁(FIG. 7D), and the corresponding first level control signal (d) is output from the emitter of the transistor Q11. At this time, since the transistor Q19 of the NPN transistors Q19 and Q20 forming the differential pair is off, no current flows through the first current mirror circuit CC1, and the current of the first current mirror circuit CC1 The base potential of the transistor Q10 connected between the output side transistor and the resistor R1 becomes “Vref1” which is the same as the reference power supply 90-1 connected to the other end of the resistor R1. Therefore, the second level control signal (e) as shown in FIG. 7E is output from the emitter of the transistor Q10.
[0044]
Here, the waveforms of the first and second level control signals (d) and (e) are the two-dot chain lines in FIGS. 7 (d) and 7 (e), and are shown in FIGS. 7 (d) and 7 (e). The solid line waveforms are the base waveforms of the transistors Q11 and Q10, which are non-inverted and the limit levels of the inverted signals (a) and (b).
[0045]
When the inversion control signal is L level and the non-inverted output signal (a) is selected in the multiplexer 82 (period T1 in FIG. 7), the limit level of the transistor Q1 of the first limit circuit 78 is “Vref2”, and therefore Therefore, the lower limit level of the non-inverted output signal a (black display level in the period T1) is controlled so as not to be lower than “Vref2.” On the other hand, the limit level of the transistor Q3 of the second limit circuit 80 is “Vref2 + R₁・ I₂The upper limit level of the non-inverted output signal a (white display level in the period T1) is “Vref2 + R₁・ I₂Is controlled so as not to exceed. At this time, an excessive voltage is applied between the switching terminals of the multiplexer 82 in order to fix the level of the transistor Q2 of the first limit circuit 78 to “Vref2” with respect to the inverted output signal b not selected by the multiplexer 82. Is prevented from occurring.
[0046]
Next, when the inverted control signal is H level and the inverted output signal (b) is selected in the multiplexer 82 (period T2 in FIG. 7), the limit level of the transistor Q2 of the first limit circuit 78 is “Vref1-R”.₂・ I₁And the lower limit level of the inverted output signal (b) (corresponding to the white level in the period T2) is “Vref1-R”.₂・ I₁It is controlled not to be lower than "." The limit level of the transistor Q4 of the second limit circuit 80 is “Vref1”, and the upper limit level (black display level in the period T2) of the inverted output signal b is controlled so as not to exceed this “Vref1”. At this time, since the level of the transistor Q3 of the second limit circuit 80 is fixed to “Vref1” with respect to the non-inverted output signal a that is not selected by the multiplexer 82, the multiplexer 82 also in this case. It is possible to prevent an excessive voltage from occurring between the switching terminals.
[0047]
Through the operation as described above, the signal supplied from the multiplexer 82 to the LCD panel 50 via the buffer always has a black display level of Vref2 or less in each of the periods T1 and T2, as shown in FIG. 7C. Or controlled to be equal to or lower than Vref1.
[0048]
In the present embodiment, as described above, the black display level of the liquid crystal drive voltage is larger than 0 V, and more preferably, the level is in the range of Vth to Vc50 (Vc50: applied voltage satisfying contrast 50). This is controlled by, for example, the resistance values of the resistors R1 and R2 of the limit level generation circuit 84 shown in FIG. 6, the voltages Vref1 (= Vcen−ΔV), Vref2 (= This can be achieved by adjusting Vcen + ΔV) to a desired value. Further, in order to make the voltage of the black display level follow the change in Vth due to the temperature change, for example, the voltages Vref1 and Vref2 of the reference power supplies 90-1 and 90-2 are changed according to the temperature change. it can.
[0049]
In the above, a normally black mode DAP type liquid crystal display panel that is vertically aligned is taken as an example of the liquid crystal display panel to be driven. A liquid crystal display panel having a slow transition speed between the liquid crystal off state and the on state, such as a liquid crystal display panel or an NW (normally white) LCD, has the same effect. That is, the response speed can be improved by setting the lower limit of the applied voltage range for driving the liquid crystal to be larger than 0V.
[0050]
When a color liquid crystal display device is configured using the device of the present embodiment, the applied voltage (liquid crystal ON applied voltage, white display level) and transmission of the R, G, B color components are transmitted. Therefore, in order to correct the difference in transmittance for each component, the white display level is set for each color component by the transistor Q2 of the first limit circuit 78 and the transistor Q3 of the second limit circuit 80. You may control. FIG. 8 shows the relationship between the applied voltage [V] and the transmittance [T] for each color of RGB in the liquid crystal display device. As can be understood from FIG. 8, the ECB type liquid crystal display device has wavelength dependency, and in order to make the transmission amounts of the RGB color components substantially equal, the liquid crystal driving voltage level with respect to the set maximum transmittance for each color. That is, the white display voltage level set to turn on the corresponding liquid crystal pixel in the normally black mode is, for example, around 7.8 V for R and around 7 V for G in the case of the characteristics shown in FIG. For B, set at around 4.9V. This makes it possible to display white faithfully in the case of color display that displays white by combining RGB light.
[0051]
【The invention's effect】
As explained above, in the present invention,For each pixel and common electrode provided across the liquid crystalIndividuallypatternThe lower limit of the drive voltage range applied to the liquid crystal layer is set to a desired range greater than 0 volts.. As a result, a voltage is applied between the pixel electrode and the common electrode even during off display, and an oblique electric field is generated at each end of the pixel electrode to control the planar component of liquid crystal alignment. Therefore,The liquid crystal response speed can be improved while satisfying high contrast. When the lower limit of the voltage applied to the liquid crystal layer for off display is set to be equal to or higher than the optical characteristic change voltage of the liquid crystal, the lower limit is made to follow the change in the optical characteristic change voltage according to the ambient temperature of the display device Thus, high-quality display can be performed constantly even under various temperature environments.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram illustrating an example of a planar configuration of a liquid crystal display panel according to an embodiment.
2 is a schematic cross-sectional view taken along line AA of the liquid crystal display panel of FIG.
FIG. 3 is a block diagram showing the overall configuration of the liquid crystal display device of the present embodiment.
FIG. 4 is a diagram showing a relationship between applied voltage, contrast, and response time in the liquid crystal display panel of the present embodiment.
5 is a diagram showing a schematic configuration of an RGB driver processing circuit 70 of FIG. 3. FIG.
6 is a diagram showing a configuration of a limit level generation circuit 84 of FIG.
FIG. 7 is a diagram showing signal waveforms in the circuit of FIG.
FIG. 8 is a diagram showing the wavelength dependence of applied voltage and transmittance in the liquid crystal display panel of the present embodiment.
[Explanation of symbols]
10 TFT substrate (first substrate), 12 gate electrode, 14 gate insulating film, 16 source electrode, 18 drain electrode, 20 polycrystalline silicon thin film, 20S source region, 20LS low concentration source region, 20CH channel region, 20D drain region, 20LD low concentration drain region, 22 interlayer insulating film, 23 implantation stopper, 24 planarization interlayer insulating film (SOG), 26 pixel electrode, 28 vertical alignment film, 30 counter substrate (second substrate), 32 common electrode, 34 alignment control Window, 36 Protective film, 38 Color filter, 40 Liquid crystal layer, 42 Liquid crystal molecule, 50 Liquid crystal display panel, 60 Drive circuit, 62 Video chroma processing circuit, 64 Timing controller, 66 VCO, 70 RGB driver processing circuit, 78 First limit Circuit, 80 second limit circuit, 82 Chipplexer, 84 Limit level generator.

Claims

A liquid crystal layer containing liquid crystal molecules having negative dielectric anisotropy is sandwiched between a first substrate and a second substrate each having an electrode for driving liquid crystal, and a plurality of individually controllable pixels are arranged in a matrix Jo active matrix liquid crystal display device der of configured I,
The liquid crystal driving electrode formed on one of the first substrate and the second substrate is a pixel electrode formed for each of the plurality of pixels,
The liquid crystal driving electrode formed on the other of the first substrate and the second substrate is a common electrode formed in common for the plurality of pixels,
A function of orienting the liquid crystal molecules in a vertical direction without applying a voltage to the liquid crystal layer on the liquid crystal layer side covering the pixel electrode and the common electrode of the first and second substrates. A vertical alignment film having
The drive waveform applied to the pixel electrode is limited so that the off-side voltage of the waveform does not become a predetermined absolute value voltage or less, and the minimum absolute value of the drive voltage applied to the liquid crystal layer is always larger than 0 V, and by setting the above optical characteristic change voltage of the liquid crystal layer,
Wherein a voltage is applied between the pixel electrode and the common electrode, an electric field is generated in an oblique direction between the peripheral edge portion and the common electrode in the peripheral edge portion of the pixel electrode in each pixel, the oblique A liquid crystal display device, wherein the direction of inclination of the liquid crystal molecules is set to a plurality of different directions within one pixel region by an electric field in a direction .

The liquid crystal display device according to claim 1, wherein a response speed of the liquid crystal layer is shorter than 30 ms.

The liquid crystal display device according to claim 1 or 2 ,
The liquid crystal display device the lower limit of the range of the drive voltage applied to the liquid crystal layer, characterized in that in the range of voltage that satisfies the above display contrast 50.

4. The liquid crystal display device according to claim 1, wherein the lower limit of the range of the driving voltage is changed according to a temperature change around the liquid crystal display device. 5.

In the liquid crystal display device according to any one of claims 1 to 4,
A polycrystalline silicon thin film transistor using a polycrystalline silicon layer formed at a low temperature in the active layer is formed to be connected to the corresponding pixel electrode,
The liquid crystal display device which is characterized in that respectively the plurality of pixel electrodes, the display by driving the liquid crystal layer in each pixel electrode between the front Symbol common electrode.