JP3706230B2

JP3706230B2 - MPEG audio decoding apparatus and decoding method thereof

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Publication number: JP3706230B2
Application number: JP28721797A
Authority: JP
Inventors: 基天洪
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-10-15
Filing date: 1997-10-20
Publication date: 2005-10-12
Anticipated expiration: 2017-10-20
Also published as: US5893066A; KR100218255B1; KR19980032102A; JPH10222476A; TW384618B

Abstract

An audio decoder in a multimedia processor improves decoding efficiency and performance through the usage of multiple parallel processors including a scalar processor and a vector processor. The scalar processor most efficiently performs tasks including bit manipulation, indexing and conditional operations. The vector processor most efficiently performs operations involving multiple data calculations, operating on unconditional, sequential data. Improved performance is achieved by executing as many operations as possible on the vector processor, rather than the scalar processor, so long as the data is sequential data. The audio decoder includes a requantization program code that shifts data handling operations from the scalar processor to the vector processor through the conversion of nonsequential data to sequential data, thereby "vectorizing" the data.

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＰＥＧ規格におけるオーディオデコーディング装置およびその方法に係るもので、詳しくはスカラーベクトルおよびベクトルプロセッサを具備したマルチプルプロセッサマルチメディアシステムで使用できるオーディオデコーディング装置およびそのデコーディング方法に関する。
【０００２】
【従来の技術】
オーディオ録音、記憶、再生のような録音媒体、装置、および多様データ・ハンドリング方向の規格化は、このテクノロジーとアプリケーションの継続的な成長の上で非常に好ましいことである。ビデオ情報を圧縮および解凍するために広用される圧縮規格は、オーディオとビデオのエンコーディングおよびデコーディング用ＭＰＥＧ(Moving Picture Expert Group）規格である。このＭＰＥＧ規格は国際規格ＩＳＯ／ＩＥＣ11172-1 、“情報技術−約１．５Mbit/sまでのデジタル記憶媒体の動画および関連オーディオのコーディング”、第１版、part1, part2, part3, 1993. 08. 1に定義されている（以下、ＭＰＥＧ国際規格と称する）。
【０００３】
このＭＰＥＧ国際規格は、時間情報を含むオーディオおよびビデオソースから単一の情報ストリームを形成する、１つまたはそれ以上のデータストリームを結合する問題を扱う。一般に、大量の情報データストリームはＭＰＥＧプロセッシングシステムにより処理される。プロセッサの計算能力は安定且つ急速に進歩しているが、高い処理能力や計算能力の要求は、かつて無いような大量データの表示および処理を必要とするマルチメディア分野の積極的な新しいアプリケーションの発展を損なわないために依然としてある。
【０００４】
ＭＰＥＧ国際規格は図１１に示したようなオーディオデコーディングプロセッサを定義する。オーディオデコーディングプロセッサ１０は、エンコードされたビットストリームを入力するステップＳ１２、ビット割当ビットをデコーディングするステップＳ１４、スケールファクタ選択情報をデコーディングするステップＳ１６、サンプルデータを再量子化するステップＳ１８、サブバンドフィルタを合成するステップＳ２０、およびパルスコード変調（ＰＣＭ）されたサンプルを出力するステップＳ２２を順次行う。この場合、サンプルデータの再量子化ステップＳ１８の動作は、ＭＰＥＧオーディオデコーダにより実行される最も激しい計算が行われるオペレーションの１つである。
【０００５】
【発明が解決しようとする課題】
このようなサンプルデータの再量子化のような計算処理のために、ＭＰＥＧ国際規格の下ではオーディオデコーディングをより効率的に行う装置および技術が必要とされている。特に、オーディオデコーダでサンプルデータの再量子化をより効率的に行う装置および技術が必要とされている。
【０００６】
本発明の目的は、非順次データを順次形態に変換して計算速度性を改善し、スカラーベクトルおよびベクトルプロセッサを具備したマルチプルプロセッサマルチメディアシステムで使用できるオーディオデコーディング装置およびその方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明によれば、スカラープロセッサおよびベクトルプロセッサを備えたマルチプロセッサマルチメディアシステムのオーディオデコーダは、スカラープロセッサ上で実行するフレーム同期化プログラムコードと、スカラープロセッサ上で実行するＭＰＥＧオーディオビットストリームから情報を抽出するための情報抽出プログラムコードと、スカラープロセッサ上で実行する非順次サンプルデータを順次サンプルデータに変換するベクトル化プログラムコードと、ベクトルプロセッサ上で実行するためのサンプルデータを再量子化するプログラムコードと、ベクトルプロセッサ上で実行するためのサブバンドフィルタリングプログラムコードとを有する。
【０００８】
本発明に係るマルチメディアプロセッサのオーディオデコーダは、スカラープロセッサおよびベクトルプロセッサを具備したマルチプル並列プロセッサを使用してデコーディング効率および性能を向上させる。スカラープロセッサはビット操作、索引指定、および条件演算を含むタスクを最も効率的に行う。ベクトルプロセッサは、無制限の演算や連続的に発生する多重データ計算を含む演算を最も効果的に実行する。データが連続的なデータである限り、スカラープロセッサよりもベクトルプロセッサ上で出来るだけ多数の演算を行うことにより改善された性能が得られる。オーディオデコーダは、非連続データを連続データに変換させてデータを“ベクトル化”することにより、データハンドリングの動作をスカラープロセッサからベクトルプロセッサに移行させる再量子化プログラムコードを備える。
【０００９】
このようなオーディオデコーダシステムおよびその方法により多くの利点が得られる。オーディオデコーダは２つのプロセッサを並列に用いることでデコーディング性能の向上を図っている。オーディオデコーダは条件命令およびスカラーベクトルを用いる非連続データ上で動作する命令を容易に実行し、ベクトルプロセッサを用いる配列や連続データ上で動作する命令を実行する。オーディオデコーダは、ベクトルプロセッサの計算能力をより活用するために、非連続データを連続形態に変換して計算速度性能を改善する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。なお、図面全体に亘って同じ構成要素には同一の符号を記す。
ＭＰＥＧ１，ＭＰＥＧ２、ビデオ会議、ファクスサポート、およびモデムサポートを含んだマルチメディアアプリケーション動作はマルチプルプロセッサシステムを用いて効率的に行われる。マルチプロセッサシステムの一例はベクトルプロセッサとスカラープロセッサを備えたシステムである。オーディオデコーディングは、スカラープロセッサとベクトルプロセッサ間のデコーディング処理を効率的にステップに割り当てるために、マルチプロセッサシステムの使用やオペレーティング手続きの設計を通じて加速させるオペレーションである。
【００１１】
図１は、ホストプロセッサ１０２およびマルチメディア信号プロセッサ１０４を具備したマルチメディアマルチプロセッサシステムを示したものである。典型的なホストプロセッサ１０２は Pentium^TMまたは Pentium Pro^TMプロセッサのようなｘ８６系プロセッサである。このホストプロセッサ１０２はシステムメモリ１１６の命令とデータに基づいたプログラムを実行し、ＰＣＩバスのようなシステムバス１０６を通してマルチメディア信号プロセッサ１０４と通信する。このマルチメディア信号プロセッサ１０４はオーディオおよび通信CODEC １０８、ビデオA/D 変換器１１０、ビデオD/A 変換器１１２、およびフレームバッファＳＤＲＡＭメモリ１１４のような多様な機能ブロックとインタフェースする。
【００１２】
図２は、マルチメディアマルチプロセッサシステム１００内のマルチメディア信号プロセッサ１０４を示したものである。マルチメディア信号プロセッサ１０４は複数個のマルチメディアインタフェースに接続されたデジタル処理器ＤＳＰコア２０２を備える。
ＤＳＰコア２０２は、マルチメディア信号プロセッサ１０４の計算エンジンであって、スカラープロセッサ２０４、ベクトルプロセッサ２０６、キャッシュサブシステム２０８、高速バス（ＦＢＵＳ）２１０、およびＩ／Ｏバスを備えている。スカラープロセッサ２０４は英国ＡＲＭ会社で設計し製作した３２ビットＡＲＭＴＭ制御プロセッサに基づいたスカラープロセッサであって、リアルタイムオペレーティングシステム演算、割り込みおよび例外ハンドリング、入出力装置管理、ホストコンピュータとの通信のような通常の処理機能を行う。一実施の形態において、スカラープロセッサ２０４は４０ＭＨｚで動作する。スカラープロセッサ２０４は、コプロセッサインタフェース２４２を通してベクトルプロセッサ２０６にインタフェースする。
また、マルチメディア信号プロセッサ１０４は多様なマルチメディア動作を行う。１つのマルチメディア動作はオーディオデコーディングであって、スカラープロセッサ２０４とベクトルプロセッサ２０６がプロセッサ上で動作するプログラムコードと結合してオーディオプロセッサ２０５を形成する。
【００１３】
図３は、命令デコーダおよび制御ロジック３０２により制御されるＡＲＭ７スカラープロセッサ２０４を示し、このスカラープロセッサ２０４は書き込みデータレジスタ３０４と命令パイプラインおよび読み出しデータレジスタ３０６とを通してキャッシュサブシステム２０８と通信する。また、スカラープロセッサ２０４は３１×３２ビットレジスタバンク３１２のデータをアドレシングするアドレスレジスタ３０８およびアドレス増分器３１０と、３２ビットＡＬＵ３１４のような演算ロジック、バレルシフター３１６、およびブース乗算器(Booth's multiplier)３１８を備える。コプロセッサインタフェース２４２は、スカラープロセッサ２０４とベクトルプロセッサ２０６間の演算コードおよび命令因数(argument)を伝達するｎＯＰＣ、ｎＣＰＩ、ＣＰＡ、およびＣＰＢ信号ラインを経由して命令デコーダおよび制御ロジック３０２に直接接続される。
【００１４】
図４は、スカラープロセッサ２０４を示したものである。スカラープロセッサ２０４は索引指定および条件演算を具備したスカラー演算を行い、ベクトルプロセッサ２０６の動作を初期化する。特に、スカラープロセッサ２０４はスカラープロセッサ２０４命令セットの拡張によってベクトルプロセッサ２０６との対話処理を制御する。拡張命令セットは、ＳＴＡＲＴＶＰやＩＮＴＶＰ命令のようなコプロセッサデータ動作、コプロセッサデータ転送、およびベクトルプロセッサ２０６のレジスタに対する読み出し並びに書き込むためのＴＥＳＴＳＥＴ命令とＭＦＶＰ、ＭＴＶＰ、ＭＦＥＲ、ＭＴＥＲ命令のようなコプロセッサレジスタ転送を含んでいる。
【００１５】
ＭＰＥＧデコーディング動作の効率的な動作は、各プロセッサ形態の利点を利用するため、スカラープロセッサ２０４とベクトルプロセッサ２０６間のオーディオデコーディング動作を分担することにより効果的に行われる。図５はＭＰＥＧオーディオデコーディング６１０の処理を説明するフローチャートである。スカラープロセッサ２０４はフレーム同期化（６１２）動作を包含しながらＭＰＥＧオーディオデコーダのビット操作、索引指定、および条件動作を伴う動作と、ヘッダ情報（６１４）の抽出を行いながらＭＰＥＧ信号ストリームからの情報を抽出する動作と、スケールファクタ選択情報並びにスケールファクタ６１８の抽出動作と、サンプルデータ６２０の抽出動作と、を行うためのものである。また、スカラープロセッサ２０４はサンプルデータを再量子化する動作（６２２）を実行するように割り当てられる。ベクトルプロセッサ２０６は、ベクトルプロセッサに適合し且つ大きい計算ロード要求条件を有するサブバンドフィルタリング６２４の実行を行うＭＰＥＧデータストリーム上で動作するマルチプルデータ計算を行うように割り当てられる。
【００１６】
スカラープロセッサ２０４はフレーム同期化動作とヘッダ情報およびビット割当ビットの抽出を行う。ビットストリームから６ビットのコード化されたスケールファクタを抽出する時、スカラープロセッサ２０４はコード化されたサンプルの読み出しを開始する。フレーム同期化６１２動作はオーディオプロセッサ２０５に入力されるビットストリームに同期化させる。オーディオデコーディングプロセスの開始時、フレーム同期化６１２は典型的に１２ビット同期ワード用ビットストリームをサーチすることにより行われる。ヘッダ情報の抽出６１４はＩＤ、レイヤー(layer) 、および保護ステータス情報を具備したヘッダ情報をアクセスする。若しヘッダ情報が予め知られていると、ヘッダ情報の抽出６１４のルーチンは一層信頼性のある同期化用１６ビット同期ワードに使用されるように一番目１６ビットのヘッダをアクセスする。ビット割当ビットの抽出６１６の動作は典型的に複数のマルチプルビット割当テーブルのエントリをアクセスする。規定されたエントリはビットストリーム信号のビット率とサンプリング周波数に基づき選択される。
【００１７】
ビット割当テーブルのデコーディングは次の３段階により行われる。（１）サブバンドのサンプルに割り当てられたビット数を指定する"nb"値が読み出され、ビット割当テーブルの第２コラムに位置される。（２）第１段階でアクセスされた数と現在サブバンド数はサブバンドのサンプルを量子化するために使用されたレベルの数を示すテーブル値を指定するため使用される。（３）量子化分類のテーブルを用いて量子化されたサンプルをコード化するために使用されたビット数と再量子化係数が決定される。また、これら３段階で３つの連続したサブバンドサンプル用コードが１つのコードにグループ化されたかどうかを決定する。若干高いサブバンドは割り当てられたビットを決して持っていない。割り当てられたビットが無い最低のサブバンドの数は識別字“sblimit"に割り当てられる。
【００１８】
スケールファクタ選択情報の抽出とスケールファクタ６１８の動作は、ノンゼロ(nonzero) ビット割当をもつサブバンド用ビットストリームからスケールファクタ情報を読み出す。１つのサブバンドは１つのフレーム内に３６サンプルを含んでいる。１つのサブバンド内の３６サンプルは１２サブバンドサンプルの３つの同様な部分に分割される。スケールファクタ情報は伝送されるスケールファクタの数を示す。ノンゼロビット割当のある各サブバンドに対し、サブバンド用コード化されたスケールファクタがビットストリームからアクセスされて読み出される。スケールファクタ情報は６ビットにコード化され、符号のない整数索引をスケールファクタテーブルに指定する。スケールファクタテーブルは、再量子化された後に多重化されたサブバンドサンプルによるスケールファクタを提供する。
【００１９】
サンプルデータを再量子化する動作６２２において、コード化されたサンプルはビットストリームから読み出される。コード化されたサンプルは同時にコードが３つの連続的なサンプルを含む“トリプレット”の形態である。“量子化分類”の情報を記憶するテーブルは各サブバンド用ビットストリームから１つのトリプレットのために読み出されるビット数を示す。テーブルはまた、コードが３つの連続的な個別コードを含んでいるか、または３サンプルからなる１つのグループ用の結合されたコードを含んでいるかを示す。３サンプルからなったグループを指定するコードの場合、結合されたコードは符号化されない整数（ｃ）に見なされ、アルゴリズムは次のような３個の個別コードｓ〔０〕、ｓ〔１〕、ｓ〔２〕を提供する。
【００２０】
【表１】

【００２１】
ここで、nlevels はＭＰＥＧテーブルＢ. ２“レイヤーIIビット割当テーブル”のステップ数である。
コード化されたサンプルはコードが同時に３つの連続的なサンプルを包含するトリプレットに配列される。トリプレットの３サンプルは解除(degroup) され、解除動作後再量子化されたデータは次のような基準ＭＰＥＧ線形公式（数１）を適用して得られる。
【００２２】
【数１】

【００２３】
ここで、ｓ''' は小数の数で、ｓ''は再量子化された値で、ｎｂはサブバンドのサンプルに割り当てられたビットの数である。
サンプルデータ再量子化６２２の動作は、ＭＰＥＧオーディオデコーダにより行われる最も計算力を必要とする動作の１つである。サンプルデータの再量子化を行う技術は次の“Ｃ”言語のプログラムコードにより説明される。プログラムコードの実例を示すと、sbはサブバンドを指定し、bound は強烈にステレオコーディングを用いる最低のサブバンドで、sblimit はステレオコーディング（ＭＰＥＧ国際規格、PartIII, Table B. 2a-Table B.2d を参照）を使用する最低のサブバンドで、nbは各サブバンドに割り当てられたビット数で、スケールファクタ［ch］［sb］［z ］はスケールファクタ係数索引である（ＭＰＥＧ国際規格、PartIII,Tabl B.1) 。
【００２４】
フレーム内の１つのサブバンドの３６サンプルは、１２サブバンドサンプルの３つの同じような部分に分割される。各部分は個別的なスケールファクタを持っている。したがって、３つのスケールファクタがある索引（Ｚ）は、グループ（ｇｒ）の反復数に依存する０，１, または２, の因数があることを示している。数Ｚは次のように定義される。グループｇｒが４以下である場合Ｚは０となるように定義される。ｇｒが４〜８までの領域にある場合は１となる。そうではないと、Ｚは２となる。Ｃ２［nb］とＤ２［nb］は量子化係数ＣとＤのレイヤーII分類を指定し（ＭＰＥＧ PartIII, Table B.4参照）、サンプル［ｓ］［ch］［sb］は解除されたオーディオサンプルデータの配列であり、デサンプル［ｓ］［ch］［sb］は再量子化されたオーディオサンプルデータの配列である。以下に示すプログラムコードは、後に再量子化処理の具体例を検討して修正を行うためのプログラムコードの印である［NOTEn ］のマークをいくつか含んでいる。オーディオデコーディング動作の再量子化動作用プログラムコードは下記のテーブルＩに示されている。
【００２５】
【表２】

【００２６】
【表３】

【００２７】
テーブルＩに例示されたオーディオデコーダプログラムコードは３サンプルのグループのデータのための再量子化計算を行う。グループの３つのサンプルは３２サブバンドの同一サブバンドに含まれる。テーブルＩで説明されたオーディオデコーダプログラムコードのオーディオサンプル再量子化動作はスカラープロセッサ２０４で行われるが、これは再量子化動作がスカラー形プロセッサにより効率的に行われる索引動作および条件動作を包含するためである。さらに、量子化係数ＣとＤのレイヤーII分類は各サブバンド（パラメータｎｂ）に割り当てられたビット数に従い決定されるため、順次的なデータとして利用不可能になる。
【００２８】
付加的な改良はオーディオデコーディングで得られる。大部分の再量子化動作は、オーディオデコーダプログラムコードの多様な命令の適切な変更によってベクトルプロセッサ２０６上で有利に処理される。このような変更は通常非順次的な形態のデータをベクトル化処理で順次的な形態のデータに変形する。
【００２９】
１つの変更がテーブルＩに示されたプログラムコードの［NOTE1 ］位置に入る。表現factor=sf ［scalefactor ［Z ］［ch］［sb］は、Ｚがグループの数、ｃｈがチャンネル数、ｓｂがサブバンド数をそれぞれ示すスケールファクタ索引を表す。オーディオデコーディング動作のベクトル化された実施の形態で、スケールファクタ索引はスケールファクタ選択情報およびスケールファクタを抽出するステップ６１８でビットストリームから抽出される。複数個のスケールファクタ係数はスケールファクタ索引に基づいて直接計算され、スケールファクタ選択情報およびスケールファクタを抽出するステップ６１８の間アレイスケールファクタ［Z ］［ch］［sb］に位置される。テーブルIIＡは再量子化ステップ６２２の以前にスカラープロセッサ２０４により行われるスケールファクタ選択情報およびスケールファクタ抽出（６１８）を行う段階での演算用プログラムコードを説明する。
【００３０】
【表４】

【００３１】
ここで、ｍａｐはビットストリームからのスケールファクタ索引で、ＢＩＴＭＡＰはビットストリームファイルの６ビット行先で、ｓｆ［］は６３要素スケールファクタ係数アレイである。スケールファクタ選択情報およびスケールファクタを抽出するステップ６１８の間、テーブルIIＡの命令実行はアレイスケールファクタ［z ］［ch］［sb］のデータをビット索引動作よりはサブバンド数に依存する順次データに変形することである。
【００３２】
他の変更がテーブルＩで例示されたプログラムコードの［NOTE2 ］の位置に入る。表現Ｃ＝Ｃ２［nb］とＤ＝Ｄ２［nb］はすべての反復で計算される量子化係数を指定するが、各サブバンドに共通である。テーブルIIＢは、スケールファクタ選択情報を抽出するステップとスケールファクタ６１８を含むプログラムコードを説明している。このスケールファクタ６１８は、再量子化ステップ６２２の前にスカラープロセッサ２０４によって実行される。テーブルIIＢに示したプログラムコードは各１つのフレーム再現の間一度だけ行われる。各アレイでのデータはチャンネル索引とサブバンド数に対応する排他的な順次データになる。データは、テーブルIIＢに示したプログラムコードの実行が完了された後、ビット割当の索引にはもはや関係しない。
【００３３】
【表５】

【００３４】
ここで、Ｑ［ch］［sb］はマスク機能で、Ｃ［ch］［sb］とＤ［ch］［sb］は再量子化係数データを維持する配列である。
また、他の変更がテーブルＩで例示されたプログラムコードの［NOTE3 ］の位置に入る。小数部計算のための式は、０．０または−１．０のいずれかの“少数部”の設定を含み、それからサンプルデータを抽出するステップ６２０の式によって決定される“小数部”は以下の通りである：
【００３５】
【表６】

【００３６】
【表７】

【００３７】
多くの有利な変更がテーブルＩに示したオーディオデコーダプログラムコードに作られる。たとえば、サンプルデータを抽出するステップ６２０で下記の割り算の演算はテーブルIIＣに示したプログラムコードで無効になる。
【００３８】
【表８】

【００３９】
変更された再量子化演算において、sample［s ］［ch］［sb］は、スカラープロセッサ２０４により実行された再同期化ステップの間、１Ｌ<<(nb-1)(=Q ［ch］［sb］) により除算されない。その代わりに、割り算はベクトルプロセッサ２０６によりサブバンドフィルタリングステップ６２４で行われる。
【００４０】
テーブルIII に示したプログラムコード演算は合成サブバンドフィルタリングステップ６２４以前に付加され、配列Ｃ［ch］［sb］, Ｄ［ch］［sb］のすべての量子化係数データ、スケールファクタ［s ］［ch］［sb］およびＱ［ch］［sb］のマスキングデータのすべてが非順次データから順次データに変形されるので、大部分の再量子化動作はベクトルプロセッサ２０６で効果的に実行される。
【００４１】
【表９】

【００４２】
ここでｓはグループの数である。
サブバンドフィルタリング６２４の動作はベクトルプロセッサ２０６で実行される。特別なサブバンドに任意のビットが割り当てられないと、サブバンドフィルタリング６２４の動作はサブバンドのサンプルをゼロに設定する。１つのサブバンドの全３２チャンネルの各計算において、サンプリング値は合成サブバンドフィルタに提供され、３２個の連続的なオーディオサンプルは図７のフローチャートにより説明される方法を用いて計算される。マトリックシング動作用Ｎ_ikは下記の式により与えられる。
【００４３】
【数２】

【００４４】
ウインドウ動作用係数Ｄ_iはＭＰＥＧ国際規格の“合成ウインドウ係数Ｄ_i”テーブルにより定義される。
【００４５】
図２を参照すると、ベクトルプロセッサ２０６はマルチメディア信号プロセッサ１０４のデジタル信号処理エンジンである。ベクトルプロセッサ２０６は単一命令マルチプルデータアーキテクチャーを備え、離散コサイン変換(DCT, Discrete Cosine Transforms) ，ＦＩＲフィルタリング、畳み込み(convolution) 、動画推定、および他の処理動作のような信号処理機能を並列に実行するためにマルチプルデータ要素上で動作するパイプラインのＲＩＳＣエンジンを具備する。ベクトルプロセッサ２０６はベクトル処理と同様に、複数個のベクトル実行ユニットによりマルチプルデータ要素が並列に動作されるベクトル演算を支援する。ベクトルプロセッサ２０６はスカラー演算および結合されたベクトル−スカラー演算の全てを実行する。ベクトルプロセッサ２０６の多重データ要素は、１サイクル当たり（例えば12.5ns) 、３２の割合で８／９ビットの固定小数点演算処理、１６の割合で１６ビット固定小数点演算処理、または８の割合で３２ビット固定小数点演算処理または浮動小数点演算処理が計算される５７６ビットベクトルにまとめられる。３２ビットスカラー演算の大部分は１サイクル当たり１命令速度でパイプラインされ、一方５７６ビットベクトル演算の大部分は２サイクル内で１命令速度でパイプラインされる。ロードおよび記憶動作は算術動作と並行され、別のロードおよび記憶回路により独立的に実行される。
【００４６】
図７を参照すると、ベクトルプロセッサ２０６は命令フェッチ(fetch) ユニット５０２、命令デコーダと発行者(issuer ）５０４、命令実行データパス５０６、およびロードと記憶ユニット５０８の４つの機能ブロックを有する。命令フェッチユニット５０２および命令デコーダと発行者５０４はベクトルプロセッサ２０６内に包含され、ベクトルプロセッサ２０６をスカラープロセッサ２０４と独立的に動作する。
【００４７】
命令フェッチユニット５０２は命令をプリフェッチしてサブルーチン命令へのブランチ(branch)およびジャンプ(jump)のような制御フロー命令を処理する。命令フェッチユニット５０２は現在実行ストリーム用プリフェッチされた命令の１６−エントリキュー(Queue) とブランチターゲットストリーム用プリフェッチされた命令の８−エントリキューを包含する。命令フェッチユニット５０２は１サイクル内で命令キャッシュから８個の命令まで受ける。命令デコーダと発行者５０４はベクトルプロセッサ２０６により実行された全ての命令をデコーディングしてスケージュリングする(schedule)。デコーダは命令フェッチユニット５０２から受付の順番通り１サイクル内で１命令を処理する反面、発行者は実行資源および被演算者データ使用可能度(availability)の全てに依存する無秩序的な大部分の命令をスケージュリングする。
【００４８】
図８を参照すると、命令実行データパス５０６は４端子レジスタファイル６０２、８つの32×32並列乗算器６０４、および８つの36ビットＡＬＵ６０６を備える。レジスタファイル６０２はサイクル当たり２度の読み出し動作および２度の書き込み動作を支援する。並列乗算器６０４はサイクル当たり整数または浮動小数点フォーマットで８つの32ビット積算、１６の16ビット乗算または３２の８ビット乗算を行う。ＡＬＵ６０６は、サイクル当たり（例えば12.5ns）整数または浮動小数点フォーマットに８の36ビットＡＬＵ演算、１６の16ビットＡＬＵ演算または３２の８ビットＡＬＵ演算の中の一つを実行する。
【００４９】
レジスタファイル６０２は複数個の専用レジスタと複数個のリターンアドレスレジスタを備える。専用レジスタはベクトル制御とステータスレジスタＶＣＳＲ、ベクトルプログラムカウンター、ベクトル例外プログラムカウンターＶＥＰＣ、ベクトル割り込みソースレジスタＶＩＳＲＣ、そしてベクトルとスケールプロセッサ同期レジスタＶＡＳＹＮＣと多様なカウンタ、マスク、オーバーフローおよびブレークポイントレジスタのような他のレジスタを具備する。ベクトルプログラムカウンターＶＰＣはベクトルプロセッサ２０６により実行されるべき次の命令のアドレスである。
【００５０】
図９は、コプロセッサインタフェース２４２の概略ブロック図である。コプロセッサインタフェース２４２は、スカラープロセッサ２０４の機能性を補足してスカラープロセッサ２０４の命令セットを拡張する命令を行うためのレジスタとロジック機能を付加する。コプロセッサインタフェース２４２はスカラープロセッサ２０４とベクトルプロセッサ２０６間の通信のためのレジスタを含み、また、他のクロック速度で動作する構造間のデータとの信号通信のためのバッファとして役割を行う。一実施の形態でスカラープロセッサ２０４は４０ＭＨｚ速度で動作し、ベクトルプロセッサ２０６は８０ＭＨｚで実行する。
【００５１】
コプロセッサインタフェース２４２は、デコーダ７０２、スタートマシン７０４、特権拡張レジスタブロック７０６、および使用者拡張レジスタブロック７０８を具備する。特権拡張レジスタブロック７０６と使用者拡張レジスタブロック７０８内のレジスタは、スカラープロセッサ２０４およびベクトルプロセッサ２０６により読み出しおよび書き込みが可能である。デコーダ７０２はスカラープロセッサの命令をデコードする。スカラープロセッサ命令セットは、スカラープロセッサ２０４上で実行可能な命令と、スカラープロセッサにより実行することはできないがその代わりに特殊なコプロセッサ機能で処理するコプロセッサインタフェース２４２により実行される命令を含んでいる。デコーダ７０２はスカラープロセッサ命令をデコードし拡張された命令を検出して実行のためのステートマシン７０４に検出された拡張命令を提供する。ステートマシン７０４は拡張命令を行うためのロジックを具備する。特権拡張レジスタブロック７０６はスカラープロセッサ２０４による特殊命令の実行の間アクセスされる拡張レジスタである。
【００５２】
図２を参照すると、キャッシュサブシステム２０８はデータキャッシュ２１４（例えば５ＫＢ）、命令キャッシュ２１６（例えば２ＫＢ）、およびキャッシュＲＯＭ２１８（例えば１６ＫＢ）を具備し、典型的にベクトルプロセッサ２０６（８０ＭＨｚ）と同様な速度で動作する。一実施の形態でキャッシュサブシステム２０８はスカラープロセッサ２０４用１Kbyte の命令記憶領域と１Kbyte のデータ記憶領域、ベクトルプロセッサ２０６用１Kbyte の命令記憶領域と４Kbyte のデータ記憶領域、そしてスカラープロセッサ２０４およびベクトルプロセッサ２０６の共用の１６Kbyte 統合命令とデータキャッシュＲＯＭを具備する。また、キャッシュサブシステム２０８は３２ビットデータバスを通してスカラープロセッサ２０４とインタフェースし、１２８ビットデータバスを通してベクトルプロセッサ２０６とインタフェースする。キャッシュＲＯＭ２１８はｕＲＯＭ初期化ソフトウェア、自己診断ソフトウェア、多様なシステム管理ソフトウェア、ライブラリルーチン、および選択された命令とデータ常数用キャッシュを具備する。特に、キャッシュＲＯＭ２１８は命令例外のハンドラーとスカラープロセッサ２０４用入出力デバイス割り込みハンドラー０，１，２，３を具備する。キャッシュＲＯＭ２１８はベクトルプロセッサ割り込みハンドラーとスカラープロセッサ２０４で実行するベクトルプロセッサブレークポイント例外ハンドラーを具備する。
【００５３】
ＦＢＵＳ２１０は例えば３２ビットＰＣＩバスインタフェース２２０、６４ビットＳＤＲＡＭメモリコントローラ２２２、８チャンネルＤＭＡコントローラ２２４、カスタマＡＳＩＣロジックブロック２２６、およびメモリデータムーバ２２８を具備したＦＢＵＳ周辺装置とインタフェースする。ＰＣＩバスインタフェース２２０はシステムバス１０６とインタフェースし、例えば３３ＭＨｚで動作する。カスタマＡＳＩＣロジックブロック２２６は所望の注文機能を行うためにロジックブロックを提供する。カスタマＡＳＩＣロジックブロック２２６は一実施の形態で多様なアナログコーデック(CODEC) およびカスタマ特殊ムーバＩ／Ｏ素子に対するインタフェースを具備した１０Ｋゲートを供給する。メモリデータムーバ２２８は、ホストプロセッサ１０２からのＤＭＡデータを、マルチメディア信号プロセッサ１０４にローカルされるＳＤＲＡＭメモリ２３０に伝送する。
【００５４】
Ｉ／Ｏバス２１２は例えばビットストリームプロセッサ２３２、ＵＡＲＴ直列ライン２３４、タイマー回路２３６、割り込みコントローラ２３８、および特殊レジスタ２４０を具備した複数個のＩ／Ｏバス素子とインタフェースする。ビットストリームプロセッサ２３２はビデオビットストリームを処理する。特殊レジスタ２４０はソフトウェア的に制御された初期化および割り込み処理のために使用される。
【００５５】
図１０は、マルチメディア信号プロセッサ１０４上で実行するＭＳＰシステムコンポーネントソフトウェア８０２とホストプロセッサ１０２上で実行するＰＣアプリケーションおよびオペレーティングソフトウェア８０８とを具備したソフトウェアおよびファームウェアアーキテクチャ８００を示す。マルチメディア信号プロセッサ１０４はベクトルプロセッサ２０６上で実行するベクトル化されたＤＳＰファームウェアライブラリ８０４とスカラープロセッサ２０４上で実行されるシステム管理機能ブロック８０６とを包含するファームウェアにより制御される。ベクトル化されたＤＳＰはファームウェアライブラリ８０４およびシステム管理機能ブロック８０６はＭＳＰシステムコンポーネントソフトウェア８０２内に包含される。アーキテクチャ８００はホストアプリケーション制御動作から信号処理機能を分離させることによりソフトウェア開発を単純化し、ソフトウェアデザイン管理を改善させ、アプリケーション開発および維持費を減少させる。
【００５６】
ＭＳＰシステムコンポーネントソフトウェア８０２は排他的にスカラープロセッサ２０４上で実行し、ＭＳＰリアルタイムカーネル８１０、マルチメディアライブラリモジュール８１２、システム管理機能ブロック８０６およびベクトル化されたＤＳＰのファームウェアライブラリ８０４を含んでいる。ＭＳＰリアルタイムカーネル８１０は、ホストプロセッサ１０２、資源管理、Ｉ／Ｏ装置ハンドリング、そして大部分の割り込みおよび例外処理に対するインタフェースを主に担当する。ＭＳＰリアルタイムカーネル８１０は、ホストプロセッサ１０２で実行するＷｉｎｄｏｗｓ^TMおよびＷｉｎｄｏｗｓＮＴ^TMのソフトウェアのインタフェースを備えている。ＭＳＰリアルタイムカーネル８１０はホストプロセッサ１０２から選択されたアプリケーションファームウェアを選択しダウンロードするためのソフトウェア、スカラープロセッサ２０４およびベクトルプロセッサ２０６の実行のためのタスクをスケージュリングのためのソフトウェア、そしてメモリおよびＩ／Ｏ装置を具備したマルチメディア信号プロセッサ１０４のシステム資源を管理するためのソフトウェアを包含する。ＭＳＰリアルタイムカーネル８１０はマルチメディア信号プロセッサ１０４のタスク間通信を同期化させるためのソフトウェアとＭＳＰに関連した割り込み、例外およびステータス条件を報告するためのソフトウェアを具備する。
【００５７】
ベクトル化されたＤＳＰファームウェアライブラリ８０４は実質的に全てのデジタル信号処理機能を実行する。ベクトル化されたＤＳＰファームウェアライブラリ８０４はまた、スカラープロセッサ２０４によりベクトルプロセッサ２０６に提起されるコプロセッサ割り込み、またはベクトルプロセッサ２０６内で発生されたハードウェアスタックオーバーフロー例外のような規定された特殊割り込みを制御する。
【００５８】
マルチメディアライブラリのモジュール８１２はデータ通信、ＭＰＥＧビデオおよびオーディオ、音声コーディングおよび合成、サウンドブラスタ (soundblaster^TM）と互換性のあるオーディオを具備した通信ハンドリング機能を実行する。ＭＳＰリアルタイムカーネル８１０は、マルチメディア信号プロセッサ１０４上で実行されるマルチメディアアプリケーションを用いた拡張を具備したリアルタイム、ロバスト(robust)、マルチタスク、強制(pre-emptive) オペレーティングシステムである。
【００５９】
ホストプロセッサ１０２内で実行するＰＣアプリケーションおよびオペレーティングシステムソフトウェア８０８は、システムバス１０６を介してＭＳＰ制御およびステータスレジスタを書き込みおよび読み出しを行うことでマルチメディア信号プロセッサ１０４を制御する。そして、共用データに書き込むことで、システムメモリ１１６に常駐したり、マルチメディア信号プロセッサ１０４に常駐する構造となる。
【００６０】
ＭＳＰプログラム実行は第１実行ストリームを実行するスカラープロセッサ２０４から始まる。スカラープロセッサ２０４はベクトルプロセッサ２０６内の第２独立実行ストリームを初期化させる。スカラープロセッサ２０４とベクトルプロセッサ２０６の動作はスカラープロセッサ２０４内で動作するＳＴＡＲＴＶＰ、ＩＮＴＶＰ、およびＴＥＳＴＶＰ命令を包含した特殊コプロセッサ命令と、ベクトルプロセッサ２０６内で実行するＶＪＯＩＮおよびＶＩＮＴ割り込みを包含した特殊命令を通して同期化される。スカラープロセッサ２０４とベクトルプロセッサ２０６間のデータ伝送はスカラープロセッサ２０４内で実行されたデータ移動命令を用いて実行される。
【００６１】
【発明の効果】
以上、詳細に説明したように本発明に係るＭＰＥＧオーディオデコーディング装置およびそのデコーディング方法では、２つのプロセッサを並列に効率的に用いてデコーディング性能を向上させる。オーディオデコーダは条件命令とスカラーベクトルを用いて非順次上で動作する命令を効率的に実行し、非順次データを順次形態に変換することで、多くの処理をベクトルプロセッサの計算力を利用できるようにする。
【００６２】
本発明を特定の好ましい実施の形態を図面を用いて説明したが、以下の特許請求の範囲に基づく本発明の精神および内容を逸脱しない範囲での当業者による変形および修正は本発明の範疇に含まれる。例えば、本実施の形態では、ペンティアムプロセッサを用いたホストコンピュータと特別なマルチメディアプロセッサを具備したマルチプロセッサシステムを用いるシステムとして説明したが、本発明は特にこれに限定されるものではなく別のプロセッサ構造でも適用可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るマルチメディアマルチプロセッサを示す高水準の概略的ブロック図である。
【図２】図１に示したマルチメディアマルチプロセッサシステムに包含されたマルチメディア信号プロセッサを示す概略的なブロック図である。
【図３】マルチメディアマルチプロセッサシステムのスカラープロセッサを示す概略的なブロック図である。
【図４】スカラープロセッサの機能図である。
【図５】ＭＰＥＧオーディオデコーディングを遂行するための方法の動作を説明するためのフローチャートである。
【図６】サブバンドフィルタリングを行うに適合した方法の動作を説明するための動作を説明するフローチャートである。
【図７】図２のマルチメディア信号プロセッサのベクトルプロセッサを示す概略ブロック図である。
【図８】図７のベクトルプロセッサのベクトルプロセッサ実行データパスを示す概略的なブロック図である。
【図９】図２のマルチメディア信号プロセッサのコプロセッサインタフェースを示す概略的ブロック図である。
【図１０】マルチメディア信号プロセッサのファームウェアアーキテクチャを説明するための概略的ブロック図である。
【図１１】従来のＭＰＥＧオーディオデータストリームをデコーディングするための順番を示すフローチャートである。
【符号の説明】
１００：マルチメディアマルチプロセッサシステム
１０２：ホストコンピュータ
１０４：マルチメディア信号プロセッサ
１０６：システムバス（ＰＣＩバス）
１０８：通信ＣＯＤＥＣ
１１０：ビデオA/D コンバータ
１１２：ビデオD/A コンバータ
１１４：フレームバッファＳＤＲＡＭバッファ
２０２：ＤＳＰコア
２０４：ＲＩＳＣ制御プロセッサ
２０６：ベクトルコプロセッサ
２０８：キャッシュサブシステム
２１０：高速バス（ＦＢＵＳ）
２１２：ＩＯバス
２２０：ＰＣＩバスインタフェース
２２２：メモリコントローラ
２２４：ＤＭＡコントローラ
３０２：命令ロジックおよび制御ロジック
３０４：書き込みデータレジスタ
３０６：命令パイプおよび書き込みデータレジスタ
３０８：アドレスレジスタ
３１０：アドレス増分器
３１２：レジスタバンク
３１４：３２ビットＡＬＵ
３１６：バレルシフト
３１６，６０４：乗算器
５０２：命令フェッチユニット
５０４，６０４：命令デコーダおよび発行者
５０６：実行データバス
５０８：ロードおよび記憶ユニット
６０２：レジスタファイル
７０２：デコーダ
７０４：ステートマシン
７０６：特権拡張レジスタ
７０８：使用者拡張レジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an audio decoding apparatus and method thereof in the MPEG standard, and more particularly to an audio decoding apparatus and decoding method that can be used in a multiple processor multimedia system having scalar vectors and vector processors.
[0002]
[Prior art]
Standardization of recording media, devices such as audio recording, storage and playback, and diverse data handling directions is highly desirable for the continued growth of this technology and application. A widely used compression standard for compressing and decompressing video information is the Moving Picture Expert Group (MPEG) standard for audio and video encoding and decoding. This MPEG standard is an international standard ISO / IEC 11172-1, “Information technology-Coding of video and related audio on digital storage media up to about 1.5 Mbit / s”, 1st edition, part 1, part 2, part 3, 1993. 08. 1 (hereinafter referred to as the MPEG international standard).
[0003]
This MPEG International Standard addresses the problem of combining one or more data streams that form a single information stream from audio and video sources that contain temporal information. In general, a large amount of information data stream is processed by an MPEG processing system. While the computing power of processors is stable and rapidly advancing, the demand for high processing power and computing power is the development of aggressive new applications in the multimedia field that require the display and processing of massive data like never before. Is still in order not to damage.
[0004]
The MPEG international standard defines an audio decoding processor as shown in FIG. The audio decoding processor 10 inputs an encoded bitstream, step S12, step S14 for decoding bit allocation bits, step S16 for decoding scale factor selection information, step S18 for requantizing sample data, sub Step S20 for synthesizing the band filter and step S22 for outputting the pulse code modulated (PCM) sample are sequentially performed. In this case, the operation of the requantization step S18 of the sample data is one of the most intense calculations performed by the MPEG audio decoder.
[0005]
[Problems to be solved by the invention]
For calculation processing such as requantization of sample data, an apparatus and a technique for performing audio decoding more efficiently are required under the MPEG international standard. In particular, there is a need for an apparatus and technique for more efficiently requantizing sample data in an audio decoder.
[0006]
An object of the present invention is to provide an audio decoding apparatus and method which can be used in a multiple processor multimedia system having scalar vectors and vector processors by improving non-sequential data into a sequential form to improve calculation speed. To do.
[0007]
[Means for Solving the Problems]
In accordance with the present invention, an audio decoder for a multiprocessor multimedia system comprising a scalar processor and a vector processor receives information from a frame synchronization program code executing on the scalar processor and an MPEG audio bitstream executing on the scalar processor. Information extraction program code to extract, Vectorized program code for converting nonsequential sample data executed on a scalar processor into sequential sample data; and Program code for requantizing sample data for execution on the vector processor and subband filtering program code for execution on the vector processor.
[0008]
The audio decoder of the multimedia processor according to the present invention improves decoding efficiency and performance using a multiple parallel processor including a scalar processor and a vector processor. Scalar processors perform tasks that include bit manipulation, indexing, and conditional operations most efficiently. Vector processors most effectively perform operations including unlimited operations and continuously generated multiple data calculations. As long as the data is continuous, improved performance can be obtained by performing as many operations as possible on the vector processor rather than on the scalar processor. The audio decoder includes re-quantization program code that shifts data handling operations from a scalar processor to a vector processor by converting non-continuous data into continuous data and “vectorizing” the data.
[0009]
There are many advantages to such an audio decoder system and method. The audio decoder uses two processors in parallel to improve decoding performance. The audio decoder easily executes conditional instructions and instructions that operate on non-continuous data using scalar vectors, and executes instructions that operate on arrays and continuous data using vector processors. The audio decoder converts the non-continuous data into a continuous form to improve the calculation speed performance in order to make better use of the calculation capability of the vector processor.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that the same components are denoted by the same reference numerals throughout the drawings.
Multimedia application operations, including MPEG1, MPEG2, video conferencing, fax support, and modem support are efficiently performed using multiple processor systems. An example of a multiprocessor system is a system including a vector processor and a scalar processor. Audio decoding is an operation that is accelerated through the use of multiprocessor systems and the design of operating procedures in order to efficiently assign the decoding process between the scalar processor and the vector processor to steps.
[0011]
FIG. 1 illustrates a multimedia multiprocessor system that includes a host processor 102 and a multimedia signal processor 104. A typical host processor 102 is Pentium ^TM Or Pentium Pro ^TM An x86 processor such as a processor. The host processor 102 executes programs based on the instructions and data in the system memory 116 and communicates with the multimedia signal processor 104 through a system bus 106 such as a PCI bus. The multimedia signal processor 104 interfaces with various functional blocks such as audio and communication CODEC 108, video A / D converter 110, video D / A converter 112, and frame buffer SDRAM memory 114.
[0012]
FIG. 2 shows a multimedia signal processor 104 within the multimedia multiprocessor system 100. The multimedia signal processor 104 comprises a digital processor DSP core 202 connected to a plurality of multimedia interfaces.
The DSP core 202 is a computation engine of the multimedia signal processor 104, and includes a scalar processor 204, a vector processor 206, a cache subsystem 208, a high-speed bus (FBUS) 210, and an I / O bus. Scalar processor 204 is a scalar processor based on a 32-bit ARMTM control processor designed and manufactured by a British ARM company, and is typically used for real-time operating system operations, interrupt and exception handling, input / output device management, communication with a host computer, etc. Perform the processing function. In one embodiment, scalar processor 204 operates at 40 MHz. Scalar processor 204 interfaces to vector processor 206 through coprocessor interface 242.
Also, the multimedia signal processor 104 performs various multimedia operations. One multimedia operation is audio decoding, where scalar processor 204 and vector processor 206 combine with program code running on the processor to form audio processor 205.
[0013]
FIG. 3 shows an ARM7 scalar processor 204 controlled by an instruction decoder and control logic 302 that communicates with the cache subsystem 208 through a write data register 304 and an instruction pipeline and read data register 306. The scalar processor 204 also includes an address register 308 and an address incrementer 310 that address the data in the 31 × 32-bit register bank 312, an arithmetic logic such as a 32-bit ALU 314, a barrel shifter 316, and a Booth's multiplier 318. Is provided. The coprocessor interface 242 is directly connected to the instruction decoder and control logic 302 via nOPC, nCPI, CPA, and CPB signal lines that carry operational codes and instruction arguments between the scalar processor 204 and the vector processor 206. The
[0014]
FIG. 4 shows the scalar processor 204. The scalar processor 204 performs a scalar operation including an index designation and a conditional operation, and initializes the operation of the vector processor 206. In particular, scalar processor 204 controls the interaction with vector processor 206 by extensions of the scalar processor 204 instruction set. Extended instruction sets include coprocessor data operations such as STARTVP and INTVP instructions, coprocessor data transfers, and TESTSET instructions for reading and writing to the registers of the vector processor 206 and coprocessors such as MFVP, MTVP, MFER, and MTER instructions Includes register transfers.
[0015]
The efficient operation of the MPEG decoding operation is effectively performed by sharing the audio decoding operation between the scalar processor 204 and the vector processor 206 in order to use the advantages of each processor form. FIG. 5 is a flowchart for explaining the processing of the MPEG audio decoding 610. The scalar processor 204 includes information from the MPEG signal stream while extracting the header information (614) and operations involving bit manipulation, index designation, and conditional operations of the MPEG audio decoder while including frame synchronization (612) operations. The extraction operation, the scale factor selection information and the extraction operation of the scale factor 618, and the extraction operation of the sample data 620 are performed. The scalar processor 204 is also assigned to perform an operation (622) of requantizing the sample data. Vector processor 206 is assigned to perform multiple data computations operating on an MPEG data stream that performs subband filtering 624 that is compatible with the vector processor and has large computational load requirements.
[0016]
The scalar processor 204 performs a frame synchronization operation and extracts header information and bit allocation bits. When extracting a 6-bit coded scale factor from the bitstream, the scalar processor 204 begins reading the coded samples. The frame synchronization 612 operation synchronizes with the bitstream input to the audio processor 205. At the beginning of the audio decoding process, frame synchronization 612 is typically performed by searching a bitstream for a 12-bit sync word. Header information extraction 614 accesses header information comprising ID, layer, and protection status information. If the header information is known in advance, the header information extraction 614 routine accesses the first 16-bit header for use in the more reliable 16-bit synchronization word. The bit allocation bit extraction 616 operation typically accesses multiple multiple bit allocation table entries. The defined entry is selected based on the bit rate of the bit stream signal and the sampling frequency.
[0017]
The bit allocation table is decoded in the following three steps. (1) An “nb” value designating the number of bits allocated to the subband samples is read out and positioned in the second column of the bit allocation table. (2) The number accessed in the first stage and the current number of subbands are used to specify a table value indicating the number of levels used to quantize the subband samples. (3) The number of bits and the requantization coefficient used to code the quantized sample using the quantization classification table are determined. Further, in these three steps, it is determined whether or not three consecutive subband sample codes are grouped into one code. Slightly higher subbands never have assigned bits. The lowest number of subbands with no assigned bit is assigned to the identifier “sblimit”.
[0018]
The extraction of the scale factor selection information and the operation of the scale factor 618 reads the scale factor information from the subband bitstream having nonzero bit allocation. One subband contains 36 samples in one frame. The 36 samples in one subband are divided into three similar parts of 12 subband samples. The scale factor information indicates the number of scale factors transmitted. For each subband with non-zero bit allocation, the subband coded scale factor is accessed and read from the bitstream. The scale factor information is encoded in 6 bits and specifies an unsigned integer index in the scale factor table. The scale factor table provides a scale factor with subband samples that have been requantized and then multiplexed.
[0019]
In operation 622 of requantizing the sample data, the coded samples are read from the bitstream. Coded samples are in the form of “triplets” where the code simultaneously contains three consecutive samples. A table storing “quantization classification” information indicates the number of bits read out for each triplet from each subband bitstream. The table also indicates whether the code contains 3 consecutive individual codes or a combined code for a group of 3 samples. In the case of a code specifying a group of 3 samples, the combined code is regarded as an uncoded integer (c), and the algorithm uses three individual codes s [0], s [1], s [2] is provided.
[0020]
[Table 1]

[0021]
Here, nlevels is the number of steps in the MPEG table B.2 “Layer II bit allocation table”.
The coded samples are arranged in a triplet where the code simultaneously contains three consecutive samples. Three samples of the triplet are degrouped, and the requantized data after the release operation is obtained by applying the following standard MPEG linear formula (Equation 1).
[0022]
[Expression 1]

[0023]
Here, s ′ ″ is a decimal number, s ″ is a requantized value, and nb is the number of bits assigned to the subband samples.
The operation of sample data requantization 622 is one of the most computationally intensive operations performed by the MPEG audio decoder. The technique for requantizing the sample data is described by the following “C” language program code. As an example of the program code, sb specifies a subband, bound is the lowest subband that strongly uses stereo coding, and sblimit is stereo coding (MPEG International Standard, Part III, Table B. 2a-Table B.2d Nb is the number of bits allocated to each subband, and scale factor [ch] [sb] [z] is the scale factor coefficient index (MPEG International Standard, Part III, Tabl B.1).
[0024]
The 36 samples of one subband in the frame are divided into three similar parts of 12 subband samples. Each part has an individual scale factor. Thus, an index (Z) with three scale factors indicates that there are factors of 0, 1, or 2, depending on the number of iterations of the group (gr). The number Z is defined as follows: When the group gr is 4 or less, Z is defined to be 0. When gr is in the region from 4 to 8, it is 1. Otherwise, Z is 2. C2 [nb] and D2 [nb] specify layer II classification of quantization coefficients C and D (see MPEG PartIII, Table B.4), and samples [s] [ch] [sb] are canceled audio samples Desampling [s] [ch] [sb] is an array of re-quantized audio sample data. The program code shown below includes some [NOTEn] marks, which are marks of the program code for examining and revising a specific example of the requantization processing later. The program code for the requantization operation of the audio decoding operation is shown in Table I below.
[0025]
[Table 2]

[0026]
[Table 3]

[0027]
The audio decoder program code illustrated in Table I performs a requantization calculation for a group of 3 sample data. The three samples of the group are contained in the same subband of 32 subbands. The audio sample requantization operation of the audio decoder program code described in Table I is performed by the scalar processor 204, which includes indexing and conditional operations where the requantization operation is efficiently performed by the scalar processor. Because. Furthermore, since the layer II classification of the quantization coefficients C and D is determined according to the number of bits assigned to each subband (parameter nb), it cannot be used as sequential data.
[0028]
Additional improvements can be obtained with audio decoding. Most requantization operations are advantageously handled on the vector processor 206 by appropriate modification of various instructions in the audio decoder program code. Such a change usually transforms non-sequential form data into sequential form data by vectorization processing.
[0029]
One change enters the [NOTE1] position of the program code shown in Table I. The expression factor = sf [scalefactor [Z] [ch] [sb] represents a scale factor index in which Z is the number of groups, ch is the number of channels, and sb is the number of subbands. In a vectorized embodiment of the audio decoding operation, the scale factor index is extracted from the bitstream in step 618, which extracts the scale factor selection information and the scale factor. A plurality of scale factor coefficients are calculated directly based on the scale factor index and are located in the array scale factor [Z] [ch] [sb] during step 618 of extracting scale factor selection information and scale factor. Table IIA describes operation program code at the stage of scale factor selection information and scale factor extraction (618) performed by scalar processor 204 prior to requantization step 622.
[0030]
[Table 4]

[0031]
Where map is the scale factor index from the bitstream, BITMAP is the 6 bit destination of the bitstream file, and sf [] is a 63 element scale factor coefficient array. During step 618 of extracting the scale factor selection information and the scale factor, the instruction execution of Table IIA converts the data of the array scale factor [z] [ch] [sb] into sequential data that depends on the number of subbands rather than the bit index operation. It is to deform.
[0032]
Another change enters the [NOTE2] position of the program code illustrated in Table I. The expressions C = C2 [nb] and D = D2 [nb] specify the quantized coefficients that are calculated in all iterations, but are common to each subband. Table IIB describes the program code including steps for extracting scale factor selection information and scale factor 618. This scale factor 618 is performed by the scalar processor 204 prior to the requantization step 622. The program code shown in Table IIB is executed only once during each frame reproduction. The data in each array becomes exclusive sequential data corresponding to the channel index and the number of subbands. The data is no longer relevant to the bit allocation index after the execution of the program code shown in Table IIB is completed.
[0033]
[Table 5]

[0034]
Here, Q [ch] [sb] is a mask function, and C [ch] [sb] and D [ch] [sb] are arrays for maintaining requantized coefficient data.
Another change enters the position of [NOTE3] in the program code exemplified in Table I. The formula for the fractional part calculation includes a “fractional part” setting of either 0.0 or −1.0, from which the “decimal part” determined by the formula of step 620 for extracting sample data is As follows:
[0035]
[Table 6]

[0036]
[Table 7]

[0037]
Many advantageous changes can be made to the audio decoder program code shown in Table I. For example, in the step 620 for extracting sample data, the following division operation is invalidated by the program code shown in Table IIC.
[0038]
[Table 8]

[0039]
In the modified requantization operation, sample [s] [ch] [sb] is 1L during the resynchronization step performed by scalar processor 204. < Not divided by <(nb-1) (= Q [ch] [sb]). Instead, the division is performed by the vector processor 206 in the subband filtering step 624.
[0040]
The program code operation shown in Table III is added before the synthesis subband filtering step 624, and all the quantized coefficient data of the arrays C [ch] [sb] and D [ch] [sb], the scale factor [s] [ Since all of the masking data of ch] [sb] and Q [ch] [sb] are transformed from non-sequential data to sequential data, most of the requantization operations are effectively performed by the vector processor 206.
[0041]
[Table 9]

[0042]
Here, s is the number of groups.
The operation of subband filtering 624 is performed by vector processor 206. If any bits are not assigned to a particular subband, the operation of subband filtering 624 sets the subband samples to zero. In each calculation of all 32 channels of one subband, the sampling value is provided to the synthesis subband filter and 32 consecutive audio samples are calculated using the method described by the flowchart of FIG. N for matrixing operation _ik Is given by:
[0043]
[Expression 2]

[0044]
Window operation coefficient D _i Is the “composition window coefficient D” of the MPEG international standard. _i "Defined by table.
[0045]
Referring to FIG. 2, vector processor 206 is the digital signal processing engine of multimedia signal processor 104. Vector processor 206 has a single instruction multiple data architecture and parallel signal processing functions such as discrete cosine transform (DCT), FIR filtering, convolution, video estimation, and other processing operations. It includes a pipelined RISC engine that operates on multiple data elements for execution. Similar to vector processing, the vector processor 206 supports vector operations in which multiple data elements are operated in parallel by a plurality of vector execution units. Vector processor 206 performs all scalar operations and combined vector-scalar operations. Multiple data elements of the vector processor 206 are 8 / 9-bit fixed point arithmetic processing at a rate of 32, 16-bit fixed point arithmetic processing at a rate of 16, or 32 bits at a rate of 8 per cycle (for example, 12.5 ns) Fixed-point arithmetic processing or floating-point arithmetic processing is collected into a 576-bit vector to be calculated. Most 32-bit scalar operations are pipelined at one instruction rate per cycle, while most 576-bit vector operations are pipelined at one instruction rate in two cycles. Load and store operations are parallel to arithmetic operations and are performed independently by separate load and store circuits.
[0046]
Referring to FIG. 7, the vector processor 206 has four functional blocks: an instruction fetch unit 502, an instruction decoder and issuer 504, an instruction execution data path 506, and a load and storage unit 508. Instruction fetch unit 502 and instruction decoder and issuer 504 are contained within vector processor 206 and operate vector processor 206 independently of scalar processor 204.
[0047]
The instruction fetch unit 502 prefetches instructions and processes control flow instructions such as branches and jumps to subroutine instructions. The instruction fetch unit 502 includes a 16-entry queue (Queue) of prefetched instructions for the current execution stream and an 8-entry queue of prefetched instructions for the branch target stream. The instruction fetch unit 502 receives up to eight instructions from the instruction cache in one cycle. The instruction decoder and issuer 504 decodes and schedules all instructions executed by the vector processor 206. While the decoder processes one instruction within one cycle in the order received from the instruction fetch unit 502, the issuer is a random and unregulated instruction that depends on all of the execution resources and operand data availability. To schedule.
[0048]
Referring to FIG. 8, the instruction execution data path 506 includes a 4-terminal register file 602, eight 32 × 32 parallel multipliers 604, and eight 36-bit ALUs 606. Register file 602 supports two read operations and two write operations per cycle. Parallel multiplier 604 performs 8 32-bit multiplications, 16 16-bit multiplications, or 32 8-bit multiplications in integer or floating point format per cycle. ALU 606 performs one of eight 36-bit ALU operations, sixteen 16-bit ALU operations, or thirty-two 8-bit ALU operations in an integer or floating point format per cycle (eg, 12.5 ns).
[0049]
The register file 602 includes a plurality of dedicated registers and a plurality of return address registers. Dedicated registers include vector control and status register VCSR, vector program counter, vector exception program counter VEPC, vector interrupt source register VISRC, and other counters such as vector and scale processor synchronization register VASYNC and various counters, mask, overflow and breakpoint registers The register is provided. Vector program counter VPC is the address of the next instruction to be executed by vector processor 206.
[0050]
FIG. 9 is a schematic block diagram of the coprocessor interface 242. The coprocessor interface 242 adds registers and logic functions to supplement the functionality of the scalar processor 204 and execute instructions that extend the instruction set of the scalar processor 204. Coprocessor interface 242 includes registers for communication between scalar processor 204 and vector processor 206, and also serves as a buffer for signal communication with data between structures operating at other clock speeds. In one embodiment, scalar processor 204 operates at a 40 MHz rate and vector processor 206 runs at 80 MHz.
[0051]
The coprocessor interface 242 includes a decoder 702, a start machine 704, a privilege extension register block 706, and a user extension register block 708. The registers in the privilege extension register block 706 and the user extension register block 708 can be read and written by the scalar processor 204 and the vector processor 206. A decoder 702 decodes instructions of the scalar processor. The scalar processor instruction set includes instructions that can be executed on the scalar processor 204 and instructions that cannot be executed by the scalar processor but instead are executed by a coprocessor interface 242 that processes with special coprocessor functions. . The decoder 702 decodes the scalar processor instruction, detects the extended instruction, and provides the detected extended instruction to the state machine 704 for execution. The state machine 704 includes logic for executing extension instructions. The privileged extension register block 706 is an extension register that is accessed during execution of special instructions by the scalar processor 204.
[0052]
Referring to FIG. 2, the cache subsystem 208 includes a data cache 214 (eg, 5 KB), an instruction cache 216 (eg, 2 KB), and a cache ROM 218 (eg, 16 KB) and is typically similar to the vector processor 206 (80 MHz). Work at speed. In one embodiment, the cache subsystem 208 includes a 1 Kbyte instruction storage area and a 1 Kbyte data storage area for the scalar processor 204, a 1 Kbyte instruction storage area and a 4 Kbyte data storage area for the vector processor 206, and the scalar processor 204 and the vector processor 206. 16Kbyte integrated instruction and data cache ROM. Cache subsystem 208 also interfaces with scalar processor 204 through a 32-bit data bus and with vector processor 206 through a 128-bit data bus. Cache ROM 218 includes uROM initialization software, self-diagnosis software, various system management software, library routines, and selected instruction and data constant caches. In particular, the cache ROM 218 includes instruction exception handlers and input / output device interrupt

handlers

0, 1, 2, 3 for the scalar processor 204. The cache ROM 218 includes a vector processor interrupt handler and a vector processor breakpoint exception handler that is executed by the scalar processor 204.
[0053]
The FBUS 210 interfaces with an FBUS peripheral that includes, for example, a 32-bit PCI bus interface 220, a 64-bit SDRAM memory controller 222, an 8-channel DMA controller 224, a customer ASIC logic block 226, and a memory data mover 228. The PCI bus interface 220 interfaces with the system bus 106 and operates at, for example, 33 MHz. Customer ASIC logic block 226 provides logic blocks to perform the desired ordering function. Customer ASIC logic block 226 provides 10K gates with interfaces to various analog codecs (CODECs) and customer special mover I / O elements in one embodiment. The memory data mover 228 transmits the DMA data from the host processor 102 to the SDRAM memory 230 local to the multimedia signal processor 104.
[0054]
The I / O bus 212 interfaces with a plurality of I / O bus elements including, for example, a bitstream processor 232, a UART serial line 234, a timer circuit 236, an interrupt controller 238, and a special register 240. Bitstream processor 232 processes the video bitstream. Special registers 240 are used for software controlled initialization and interrupt handling.
[0055]
FIG. 10 shows a software and firmware architecture 800 comprising MSP system component software 802 executing on the multimedia signal processor 104 and PC application and operating software 808 executing on the host processor 102. The multimedia signal processor 104 is controlled by firmware that includes a vectorized DSP firmware library 804 executing on the vector processor 206 and a system management function block 806 executing on the scalar processor 204. The vectorized DSP is contained in firmware library 804 and system management function block 806 in MSP system component software 802. Architecture 800 simplifies software development by separating signal processing functions from host application control operations, improves software design management, and reduces application development and maintenance costs.
[0056]
The MSP system component software 802 runs exclusively on the scalar processor 204 and includes an MSP real-time kernel 810, a multimedia library module 812, a system management function block 806, and a vectorized DSP firmware library 804. The MSP real-time kernel 810 is primarily responsible for the host processor 102, resource management, I / O device handling, and interface to most interrupt and exception handling. The MSP real-time kernel 810 is a Windows executing on the host processor 102. ^TM And Windows NT ^TM It has a software interface. MSP real-time kernel 810 is software for selecting and downloading selected application firmware from host processor 102, software for scheduling tasks for execution of scalar processor 204 and vector processor 206, and memory and I / O Software for managing system resources of the multimedia signal processor 104 with the O device is included. The MSP real-time kernel 810 includes software for synchronizing multimedia signal processor 104 intertask communication and software for reporting MSP related interrupts, exceptions and status conditions.
[0057]
The vectorized DSP firmware library 804 performs virtually all digital signal processing functions. The vectorized DSP firmware library 804 also controls defined special interrupts, such as coprocessor interrupts raised by scalar processor 204 to vector processor 206, or hardware stack overflow exceptions generated within vector processor 206. To do.
[0058]
The multimedia library module 812 includes data communication, MPEG video and audio, voice coding and synthesis, and a sound blaster. ^TM ) Performs communication handling functions with audio compatible. The MSP real-time kernel 810 is a real-time, robust, multitasking, pre-emptive operating system with extensions using multimedia applications running on the multimedia signal processor 104.
[0059]
PC application and operating system software 808 executing within the host processor 102 controls the multimedia signal processor 104 by writing and reading MSP control and status registers via the system bus 106. Then, by writing to the shared data, it becomes a structure that resides in the system memory 116 or resides in the multimedia signal processor 104.
[0060]
MSP program execution begins with a scalar processor 204 that executes the first execution stream. Scalar processor 204 initializes a second independent execution stream in vector processor 206. The operations of scalar processor 204 and vector processor 206 are through special coprocessor instructions that include STARTVP, INTVP, and TESTVP instructions that operate within scalar processor 204, and special instructions that include VJOIN and VINT interrupts that execute within vector processor 206. Be synchronized. Data transmission between the scalar processor 204 and the vector processor 206 is performed using a data movement instruction executed in the scalar processor 204.
[0061]
【The invention's effect】
As described above in detail, in the MPEG audio decoding apparatus and decoding method according to the present invention, two processors are efficiently used in parallel to improve decoding performance. The audio decoder efficiently executes instructions that operate non-sequentially using conditional instructions and scalar vectors, and converts non-sequential data into a sequential form so that many processes can use the computing power of the vector processor. To.
[0062]
While the invention has been described with reference to the drawings, it will be understood that variations and modifications within the scope of the invention may be made by those skilled in the art without departing from the spirit and scope of the invention based on the following claims. included. For example, although the present embodiment has been described as a system using a multiprocessor system including a host computer using a pentium processor and a special multimedia processor, the present invention is not particularly limited to this, and another processor is used. The structure can also be applied.
[Brief description of the drawings]
FIG. 1 is a high-level schematic block diagram illustrating a multimedia multiprocessor according to an embodiment of the present invention.
FIG. 2 is a schematic block diagram illustrating a multimedia signal processor included in the multimedia multiprocessor system shown in FIG. 1;
FIG. 3 is a schematic block diagram illustrating a scalar processor of a multimedia multiprocessor system.
FIG. 4 is a functional diagram of a scalar processor.
FIG. 5 is a flowchart for explaining an operation of a method for performing MPEG audio decoding;
FIG. 6 is a flowchart illustrating an operation for explaining an operation of a method suitable for performing subband filtering;
7 is a schematic block diagram illustrating a vector processor of the multimedia signal processor of FIG.
8 is a schematic block diagram illustrating a vector processor execution data path of the vector processor of FIG.
FIG. 9 is a schematic block diagram illustrating a coprocessor interface of the multimedia signal processor of FIG. 2;
FIG. 10 is a schematic block diagram for explaining a firmware architecture of a multimedia signal processor.
FIG. 11 is a flowchart illustrating an order for decoding a conventional MPEG audio data stream.
[Explanation of symbols]
100: Multimedia multiprocessor system
102: Host computer
104: Multimedia signal processor
106: System bus (PCI bus)
108: Communication CODEC
110: Video A / D converter
112: Video D / A converter
114: Frame buffer SDRAM buffer
202: DSP core
204: RISC control processor
206: Vector coprocessor
208: Cache subsystem
210: High-speed bus (FBUS)
212: IO bus
220: PCI bus interface
222: Memory controller
224: DMA controller
302: Instruction logic and control logic
304: Write data register
306: Instruction pipe and write data register
308: Address register
310: Address incrementer
312: Register bank
314: 32-bit ALU
316: Barrel shift
316, 604: Multiplier
502: Instruction fetch unit
504, 604: Instruction decoder and issuer
506: Execution data bus
508: Load and storage unit
602: Register file
702: Decoder
704: State machine
706: Privilege extension register
708: User extension register

Claims

In an audio decoder of a multiprocessor multimedia system comprising a scalar processor and a vector processor,
Frame synchronization program code executing on the scalar processor to synchronize the audio bitstream input signal ;
To extract information from the audio bitstream, the information extraction program code executing on said scalar processor,
The extracted audio bitstream information includes non-sequential sample data;
Vectorized program code executing on the scalar processor to convert the nonsequential sample data into sequential sample data;
Re-quantization program code executing on the vector processor to re-quantize the sequential sample data ;
To generate the filtered audio samples output signal, the audio decoder and having a salicylate Bed band filtering program code run on said vector processor.

The information extraction program code is a program code for extracting header information from the MPEG audio bitstream, a program code for extracting bit allocation bits from the MPEG audio bitstream, and a scale selection from the MPEG audio bitstream The audio decoder according to claim 1, further comprising: a program code for extracting information and a scale factor; and a program code for extracting sample data from the MPEG audio bitstream.

A program code for extracting scale factor selection information and a scale factor from the MPEG audio bitstream includes a program code for extracting a scale factor index from the MPEG audio bitstream, and a plurality of scales based on the scale factor index. 3. An audio decoder according to claim 2, comprising program code for calculating factor coefficients and program code for storing scale factor coefficients of the scale factor array.

2. The audio decoder according to claim 1, wherein the information extraction program code includes a program code for arranging a plurality of quantization coefficients as all sequential data corresponding to a channel index and the number of subbands.

5. The audio decoder according to claim 4, wherein the quantization coefficient comprises a mask function array and a plurality of requantization coefficient data arrays.

The information extraction program code includes a program code for arranging a plurality of quantization coefficient arrays, scale factors, and masking data arrays as all sequential data arrays corresponding to the channel index and the number of subbands. 2. The audio decoder according to claim 1, wherein the audio decoder is used in parallel by a program code for requantizing the sample data.

In a method for decoding an audio bitstream operating in a multiprocessor multimedia system having a scalar processor and a vector processor,
Receiving the audio bitstream;
Synchronizing a multiprocessor multimedia system to an MPEG audio bitstream input by a program code executing on the scalar processor;
Extracting information from the MPEG audio bitstream by program code running on the scalar processor;
Sequentially converting non-sequential sample data into sample data by vectorized program code running on the scalar processor;
Requantizing the sample data with program code executing on the vector processor;
To generate the filtered audio samples, decoding method characterized by comprising the steps of: subband filtering the sample data by the program code to be executed on the vector processor.

Extracting information from the MPEG audio bitstream includes extracting header information from the MPEG audio bitstream, extracting bit allocation bits from the MPEG audio bitstream, and selecting a scale factor from the MPEG bitstream. 8. The decoding method according to claim 7, further comprising: extracting information and a scale factor; and extracting sample data from the MPEG audio bitstream.

Extracting scale factor selection information and scale factor from the MPEG audio bitstream includes extracting a scale factor index from the MPEG audio bitstream and calculating a plurality of scale factor coefficients based on the scale factor index. 9. The decoding method according to claim 8, further comprising the step of: storing scale factor coefficients in the scale factor array.

8. The method according to claim 7, wherein the step of extracting information from the MPEG audio bitstream includes a step of arranging a plurality of quantization coefficients as all sequential data corresponding to a channel index and the number of subbands. Coding method.

The decoding method according to claim 10, wherein the quantization coefficient includes a mask function array and a plurality of requantization coefficient data arrays.

Extracting the information from the MPEG audio bitstream includes arranging a plurality of quantization coefficient arrays, a scale factor array, and a masking data array as all sequential data corresponding to the channel index and the number of subbands; 8. The decoding method according to claim 7, wherein the sample data is used and arranged by a program code to requantize the sample data.

A scalar processor;
A vector processor connected to the scalar processor;
To decode the audio bit stream, and a audio decoder program code for performing a state where said scalar processor and the vector processor are coupled,
This audio decoder program
Program code for receiving the audio bitstream;
For synchronizing the audio bit stream, and frame synchronization program code that executes on the scalar processor,
To extract information from the M PEG audio bitstream, the audio bit stream information and information extraction program code that executes on a scalar processor, which is the extract comprises non-sequential sample data,
Vectorized program code executing on the scalar processor to convert the nonsequential sample data into sequential sample data;
Program code for re-quantizing the sequential sample data to run on said vector processor,
To generate the filtered audio samples output signals, multiprocessor multimedia system characterized by having a salicylate Bed band filtering program code run on said vector processor.

The information extraction program code includes a program code for extracting header information from the MPEG audio bitstream, a program code for extracting bit allocation bits from the MPEG audio bitstream, and a scale factor from the MPEG audio bitstream. 14. The multiprocessor multimedia system according to claim 13, comprising program code for extracting selection information and scale factor, and program code for extracting sample data from the MPEG audio bitstream.

A program code for extracting scale factor selection information and a scale factor from the MPEG audio bitstream includes a program code for extracting a scale factor index from the MPEG audio bitstream, and a plurality of codes based on the scale factor index. 15. The multiprocessor multimedia system of claim 14, comprising program code for calculating scale factor coefficients and program code for storing scale factor coefficients in the scale factor array.

14. The multiprocessor multi-processor according to claim 13, wherein the information extraction program code includes a program code for arranging a plurality of quantization coefficients as all sequential data corresponding to a channel index and the number of subbands. Media system.

17. The multiprocessor multimedia system of claim 16, wherein the quantization coefficient comprises a mask function array and a plurality of requantization coefficient data arrays.

The information extraction program code includes a program code for arranging a plurality of quantization coefficient arrays, scale factors, and masking data arrays as all sequential data arrays corresponding to the channel index and the number of subbands. 14. The multiprocessor media system of claim 13, wherein the multiprocessor media system is arranged in use by a program code for requantizing sample data.

In a method for providing an audio decoder in a multiprocessor multimedia system comprising a scalar processor and a vector processor,
Providing code for receiving an MPEG audio bitstream;
Providing a frame synchronization program code executing on the scalar processor by the MPEG audio bit stream input,
And providing information extraction program code executing on the scalar processor to extract information from the MPEG audio bit stream,
Providing code for converting non-sequential sampling data into sequential sampling data by vectorized program code running on the scalar processor;
Providing program code for requantizing the sequential sample data for execution on the vector processor;
Method characterized by comprising the steps of providing a sub-band filtering program code executing on the vector processor to generate a filtered audio sample.

In a method for providing a multiprocessor multimedia system,
Providing a scalar processor;
Providing a vector processor coupled to the scalar processor;
Comprises the steps of providing an audio decoder program code for performing bound on the scalar processor and a vector processor,
The audio decoder program includes a frame synchronization program code executed on the scalar processor to synchronize an audio bitstream input signal ;
An information extraction program code executing on the scalar processor to extract information from the MPEG audio bit stream,
The extracted audio bitstream information includes non-sequential sample data, and vectorized program code executed on the scalar processor to convert the non-sequential sample data into sequential sample data;
A requantization capsules program code for re-quantizing the sequential sample data executing on the vector processor,
To generate the filtered audio samples output signal, method characterized by and an Rusa blanking band filtering program code run on said vector processor.