JP3699011B2

JP3699011B2 - Switching regulator

Info

Publication number: JP3699011B2
Application number: JP2001158930A
Authority: JP
Inventors: 正彦平山
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2001-05-28
Filing date: 2001-05-28
Publication date: 2005-09-28
Anticipated expiration: 2021-05-28
Also published as: JP2002354822A

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチングレギュレータに関し、特に、多出力の同期整流型昇圧スイッチングレギュレータに関する。
【０００２】
【従来の技術】
近年、携帯電話等で代表される電池動作の携帯機器には多くの多出力の昇圧スイッチングレギュレータが内蔵されており、そのスイッチングレギュレータとしては、変換効率が高く外付け部品が少なく簡単に出力電圧値が設定できるものが望まれ、外付け部品としての整流用ショットキーダイオードを不要とし変換効率が高い同期整流型のスイッチングレギュレータが使われている。
【０００３】
従来例のスイッチングレギュレータとして、図１０に示す構成が知られている。図１０に示すように、従来例の２出力型スイッチングレギュレータは、同じ昇圧回路２つを独立に制御する構成であり、即ち、励磁スイッチ７４を断続して電源電圧が与えられる入力端子７１からインダクタ７５に対し励磁電流が流され、同期整流スイッチ７６により同期整流が行われ、インダクタ７５からの誘導電流が第１の出力端子７２に接続されるコンデンサ７８に供給され、入力電源電圧より出力電圧の方が高いためコンデンサ７８の端子間電圧を分圧器８０により下げた信号３０４が制御部８２に帰還され、制御部８２が信号３０４に基づき、信号３０１により励磁スイッチ７４をパルス幅変調駆動し、信号３０２により同期整流スイッチ７６のタイミング制御を行うとともに、同様に、励磁スイッチ８３を断続して入力端子７１からインダクタ８４に対し励磁電流が流され、同期整流スイッチ７７により同期整流が行われ、インダクタ８４からの誘導電流が第２の出力端子７３に接続されるコンデンサ７９に供給され、コンデンサ７９の端子間電圧を分圧器８１により下げた信号３０５が制御部８２に帰還され、制御部８２が信号３０５に基づき、信号３０６により励磁スイッチ８３をパルス幅変調駆動し、信号３０３により同期整流スイッチ７７のタイミング制御を行うようになっている。
【０００４】
【発明が解決しようとする課題】
しかし、従来の多出力の同期整流型昇圧スイッチングレギュレータは出力数と同数のインダクタを必要とし、インダクタはサイズが大きく、多くの実装面積を占有するため、携帯機器の小型化に対して大きな障害となるという問題がある。
【０００５】
本発明は、かかる問題点に鑑みてなされたものであって、多出力であっても１つのインダクタしか必要とせず、実装容積を削減することができるスイッチングレギュレータを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のスイッチングレギュレータの構成は、一つのインダクタと、前記インダクタにパルス電流を供給する励磁スイッチ手段と、それぞれが個別の出力電圧を保持する複数のコンデンサと、前記インダクタからの誘導電流を１対１で対応する前記コンデンサに供給するための複数の同期整流スイッチ手段と、前記パルス電流が供給される度に前記複数の同期整流スイッチ手段のうちの１つが順次有効となるように前記複数の同期整流スイッチ手段を制御する制御部と、を備えることを特徴とする。
【０００７】
また、前記制御部は、前記複数の同期整流スイッチ手段に１対１で対応し互いに位相が異なる複数の三角波と、前記複数の三角波に１対１で同期し前記複数の同期整流スイッチ手段を１対１で制御する複数のゲート信号と、を出力する制御信号発生器と、それぞれが互いに対応する前記三角波と前記出力電圧に基づく帰還電圧とを比較してパルス幅変調信号を出力する複数のコンパレータと、前記複数のコンパレータからの前記パルス幅変調信号の論理和信号を前記励磁スイッチ手段の制御信号として出力する論理手段と、を備え、前記論理和信号が出力されるとき、出力される前記パルス幅変調信号に対応する前記同期整流スイッチ手段のみが有効とされることを特徴とする。
【０００８】
また、前記制御部は、三角波と、それぞれが前記三角波に同期し前記複数の同期整流スイッチ手段を１対１で制御する複数のゲート信号と、を出力する制御信号発生器と、それぞれが前記三角波と前記個別の出力電圧に基づく帰還電圧とを比較してパルス幅変調信号を出力する複数のコンパレータと、前記複数のコンパレータからの前記パルス幅変調信号のうちの１つを前記複数のゲート信号により選択し前記励磁スイッチ手段の制御信号として出力する論理手段と、を備え、前記選択される前記パルス幅変調信号が出力されるとき、前記選択される前記パルス幅変調信号に対応する前記同期整流スイッチ手段のみが有効とされることを特徴とする。
【０００９】
また、第１の三角波と、前記第１の三角波と位相が１８０度異なる第２の三角波と、前記第１の三角波に同期する第１のゲート信号と、前記第２の三角波に同期する第２のゲート信号と、を発生する制御信号発生器と、一端が第１の電源に接続される一つのインダクタと、前記インダクタの他端と第２の電源との間に接続される励磁スイッチ手段と、一端が前記第２の電源に接続される第１のコンデンサと、前記インダクタの前記他端と前記第１のコンデンサの他端との間に接続される第１の同期整流スイッチ手段と、一端が前記第２の電源に接続される第２のコンデンサと、前記インダクタの前記他端と前記第２のコンデンサの他端との間に接続される第２の同期整流スイッチ手段と、前記第１のコンデンサの端子間電圧が第１の所定出力電圧となるように第１の帰還信号を出力する第１の誤差増幅器と、前記第２のコンデンサの端子間電圧が第２の所定出力電圧となるように第２の帰還信号を出力する第２の誤差増幅器と、前記第１の三角波と前記第１の帰還信号とを比較して第１のパルス幅変調信号を出力する第１のコンパレータと、前記第２の三角波と前記第２の帰還信号とを比較して第２のパルス幅変調信号を出力する第２のコンパレータと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号との論理和信号を前記励磁スイッチ手段のオンオフ制御信号として出力する論理ゲートと、を備え、前記第１のコンパレータが前記比較を行う期間に前記第１のゲート信号により前記第２の同期整流スイッチ手段がオフ状態となり、前記第２のコンパレータが前記比較を行う期間に前記第２のゲート信号により前記第１の同期整流スイッチ手段がオフ状態となることを特徴とする。
【００１０】
また、三角波と、前記三角波に同期する第１のゲート信号と、前記第１のゲート信号と位相が１８０度異なる第２のゲート信号と、を発生する制御信号発生器と、一端が第１の電源に接続される一つのインダクタと、前記インダクタの他端と第２の電源との間に接続される励磁スイッチ手段と、一端が前記第２の電源に接続される第１のコンデンサと、前記インダクタの前記他端と前記第１のコンデンサの他端との間に接続される第１の同期整流スイッチ手段と、一端が前記第２の電源に接続される第２のコンデンサと、前記インダクタの前記他端と前記第２のコンデンサの他端との間に接続される第２の同期整流スイッチ手段と、前記第１のコンデンサの端子間電圧が第１の所定出力電圧となるように第１の帰還信号を出力する第１の誤差増幅器と、前記第２のコンデンサの端子間電圧が第２の所定出力電圧となるように第２の帰還信号を出力する第２の誤差増幅器と、前記三角波と前記第１の帰還信号とを比較して第１のパルス幅変調信号を出力する第１のコンパレータと、前記三角波と前記第２の帰還信号とを比較して第２のパルス幅変調信号を出力する第２のコンパレータと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号とを選択して前記励磁スイッチ手段のオンオフ制御信号として出力する論理ゲートと、を備え、前記第１のゲート信号により前記論理ゲートから前記第１のパルス幅変調信号が出力されるとき前記第２の同期整流スイッチ手段がオフ状態となり、前記第２のゲート信号により前記論理ゲートから前記第２のパルス幅変調信号が出力されるとき前記第１の同期整流スイッチ手段がオフ状態となることを特徴とする。
【００１１】
また、前記制御信号発生器が、方形波を出力する方形波発振器と、前記方形波に同期する前記第１の三角波を出力する第１の三角波発振器と、前記方形波の反転信号を出力するインバータと、前記反転信号に同期する前記第２の三角波を出力する第２の三角波発振器と、基準電圧と前記第１の三角波の電圧とを比較して前記第１のゲート信号を出力する第１のコンパレータと、前記基準電圧と前記第２の三角波の電圧とを比較して前記第２のゲート信号を出力する第２のコンパレータと、を備えることを特徴とする。
【００１２】
また、前記制御信号発生器が、方形波を出力する方形波発振器と、前記方形波に同期する前記三角波を出力する三角波発振器と、前記方形波を分周して前記第１のゲート信号として出力する分周器と、前記第１のゲート信号の反転信号を前記第２のゲート信号として出力するインバータと、を備えることを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のスイッチングレギュレータのブロック構成図である。図１に示すように、本発明の第１の実施の形態のスイッチングレギュレータは、入力電源電圧としての高電位側電源が与えられる入力端子１と、第１の所定出力電圧を送出する出力端子２と、第２の所定出力電圧を送出する出力端子３と、インダクタ５と、入力端子１から低電位側電源ＶＳＳに対しインダクタ５に励磁電流としてのパルス電流を供給する励磁スイッチ４と、低電位側電源ＶＳＳ電圧に対する出力端子２の出力電圧を保持するコンデンサ８と、低電位側電源ＶＳＳ電圧に対する出力端子３の出力電圧を保持するコンデンサ９と、インダクタ５からの誘導電流を１対１で対応するコンデンサ８に供給するための同期整流スイッチ６と、インダクタ５からの誘導電流を１対１で対応するコンデンサ９に供給するための同期整流スイッチ７と、パルス電流が供給される度に同期整流スイッチ６及び同期整流スイッチ７のうちの１つが順次有効となるように同期整流スイッチ６及び同期整流スイッチ７を制御する制御部１２と、入力電源電圧より出力電圧の方が高いためコンデンサ８の端子間電圧を下げて制御部１２に帰還するための分圧器１０と、同様にコンデンサ９の端子間電圧を下げて制御部１２に帰還するための分圧器１１と、を備えている。
【００１４】
次に動作を説明する。励磁スイッチ４の１回目の断続動作により、入力端子１からインダクタ５に対しパルス電流が流され、同期整流スイッチ６により同期整流が行われ、インダクタ５からの誘導電流がコンデンサ８に供給され、コンデンサ８の端子間電圧を分圧器１０により下げた信号１０４が制御部１２に帰還され、制御部１２が信号１０４に基づき、所定出力電圧となるように信号１０１により励磁スイッチ４をパルス幅変調駆動し、信号１０２により同期整流スイッチ６のタイミング制御を行った後、励磁スイッチ４の２回目の断続動作により、入力端子１からインダクタ５に対しパルス電流が流され、同期整流スイッチ７により同期整流が行われ、インダクタ５からの誘導電流がコンデンサ９に供給され、コンデンサ９の端子間電圧を分圧器１１により下げた信号１０５が制御部１２に帰還され、制御部１２が信号１０５に基づき、所定出力電圧となるように信号１０１により励磁スイッチ４をパルス幅変調駆動し、信号１０３により同期整流スイッチ７のタイミング制御を行う。
【００１５】
以上のように、共通の励磁スイッチ４の断続動作の度に、同期整流スイッチ６による同期整流と同期整流スイッチ７による同期整流とが順次交互に行われ、排他動作のために、同期整流スイッチ６による同期整流が行われるときには信号１０３により同期整流スイッチ７がオフ状態とされ、同期整流スイッチ７による同期整流が行われるときには信号１０２により同期整流スイッチ６がオフ状態とされるようになっている。
【００１６】
次に、図２は、本発明の第１の実施の形態のスイッチングレギュレータの具体的な構成図である。図１及び図２における同一構成部分には同一符号を付している。
【００１７】
図２に示すように、本発明の第１の実施の形態のスイッチングレギュレータは、入力端子１と、出力端子２と、出力端子３と、インダクタ５と、コンデンサ８と、コンデンサ９と、分圧器１０と、分圧器１１と、制御部１２と、励磁スイッチ手段としてのＮチャネルＭＯＳトランジスタ１４と、同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１６と、同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１７と、を備えている。
【００１８】
分圧器１０は、直列接続された抵抗２０と、抵抗２２と、を備え、分圧器１１は、直列接続された抵抗２１と、抵抗２３と、を備えている。
【００１９】
制御部１２は、逆励磁防止手段としてのコンパレータ１８と、逆励磁防止手段としてのコンパレータ１９と、３入力ＯＲゲート２４と、３入力ＯＲゲート２５と、ＯＲゲート２６と、パルス幅変調コンパレータ（以下、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎの略）コンパレータと称す）２７と、ＰＷＭコンパレータ２８と、誤差増幅器２９と、誤差増幅器３０と、制御信号発生器３１と、を備えている。
【００２０】
ＰＷＭコンパレータ２７及びＰＷＭコンパレータ２８は、それぞれ、非反転入力端と第１の反転入力端と第２の反転入力端とを有し、第１の反転入力端に与えられる電位と第２の反転入力端に与えられる電位とのうちの高い方の電位と、非反転入力端の電位とを比較し、非反転入力端の電位が、第１の反転入力端に与えられる電位と第２の反転入力端に与えられる電位とのうちの高い方の電位以上のとき、論理Ｈレベルを出力し、非反転入力端の電位が、第１の反転入力端に与えられる電位と第２の反転入力端に与えられる電位とのうちの高い方の電位未満のとき、論理Ｌレベルを出力する。
【００２１】
コンデンサ８及び分圧器１０が、出力端子２と低電位側電源ＶＳＳとの間に接続され、分圧器１０によるコンデンサ８の端子間電圧の分圧電圧が、信号１０４として誤差増幅器３０の非反転入力端に入力され、誤差増幅器３０の反転入力端に低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ１が与えられる。
【００２２】
コンデンサ９及び分圧器１１が、出力端子３と低電位側電源ＶＳＳとの間に接続され、分圧器１１によるコンデンサ９の端子間電圧の分圧電圧が、信号１０５として誤差増幅器２９の非反転入力端に入力され、誤差増幅器２９の反転入力端に基準電圧Ｖ１が与えられる。
【００２３】
誤差増幅器３０の出力端が、ＰＷＭコンパレータ２８の第１の反転入力端に接続され、ＰＷＭコンパレータ２８の第２の反転入力端に低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ２が与えられる。
【００２４】
基準電圧Ｖ２は、出力端子２の過負荷時にＰＷＭコンパレータ２８の出力パルス幅を所定値に制限するように設定される。
【００２５】
誤差増幅器２９の出力端が、ＰＷＭコンパレータ２７の第１の反転入力端に接続され、ＰＷＭコンパレータ２７の第２の反転入力端に低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ３が与えられる。
【００２６】
基準電圧Ｖ３は、出力端子３の過負荷時にＰＷＭコンパレータ２７の出力パルス幅を所定値に制限するように設定される。
【００２７】
制御信号発生器３１が出力する三角波１０６が、ＰＷＭコンパレータ２８の非反転入力端に与えられる。
【００２８】
制御信号発生器３１が出力する三角波１０７が、ＰＷＭコンパレータ２７の非反転入力端に与えられる。
【００２９】
ＰＷＭコンパレータ２８の出力端が、ＯＲゲート２６の第１の入力端と３入力ＯＲゲート２４の第１の入力端とに接続される。
【００３０】
ＰＷＭコンパレータ２７の出力端が、ＯＲゲート２６の第２の入力端と３入力ＯＲゲート２５の第１の入力端とに接続される。
【００３１】
制御信号発生器３１が出力するゲート信号１０９が、３入力ＯＲゲート２５の第２の入力端に与えられる。
【００３２】
制御信号発生器３１が出力するゲート信号１０８が、３入力ＯＲゲート２４の第２の入力端に与えられる。
【００３３】
ＯＲゲート２６の出力端が、ＮチャネルＭＯＳトランジスタ１４のゲート端に接続され、ＮチャネルＭＯＳトランジスタ１４のソース端が、低電位側電源ＶＳＳに接続される。
【００３４】
インダクタ５の一端が、入力端子１に接続され、インダクタ５の他端が、ＮチャネルＭＯＳトランジスタ１４のドレイン端に接続される。
【００３５】
ＰチャネルＭＯＳトランジスタ１６のソース端が、インダクタ５の他端に接続され、ＰチャネルＭＯＳトランジスタ１６のドレイン端が、コンデンサ８の出力端子２側の一端に接続される。
【００３６】
ＰチャネルＭＯＳトランジスタ１７のソース端が、インダクタ５の他端に接続され、ＰチャネルＭＯＳトランジスタ１７のドレイン端が、コンデンサ９の出力端子３側の一端に接続される。
【００３７】
コンパレータ１８の非反転入力端が、ＰチャネルＭＯＳトランジスタ１６のドレイン端に接続され、コンパレータ１８の反転入力端が、ＰチャネルＭＯＳトランジスタ１６のソース端に接続され、コンパレータ１８の出力端が、３入力ＯＲゲート２４の第３の入力端に接続され、３入力ＯＲゲート２４の出力端が、ＰチャネルＭＯＳトランジスタ１６のゲート端に接続される。
【００３８】
コンパレータ１８の出力は、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧より高いとき論理Ｈレベルとなり、信号１０２が強制的に論理ＨレベルとなることでＰチャネルＭＯＳトランジスタ１６がオフ状態となり、出力端子２側からインダクタ５に向かう逆流電流が防止され、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧以下のとき、出力が論理Ｌレベルとなり信号１０２が有効となってＰチャネルＭＯＳトランジスタ１６がオン状態になり得る状態となり、ダイオードと等価な同期整流が行われる。
【００３９】
コンパレータ１９の非反転入力端が、ＰチャネルＭＯＳトランジスタ１７のドレイン端に接続され、コンパレータ１９の反転入力端が、ＰチャネルＭＯＳトランジスタ１７のソース端に接続され、コンパレータ１９の出力端が、３入力ＯＲゲート２５の第３の入力端に接続され、３入力ＯＲゲート２５の出力端が、ＰチャネルＭＯＳトランジスタ１７のゲート端に接続される。
【００４０】
コンパレータ１９の出力は、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧より高いとき論理Ｈレベルとなり、信号１０３が強制的に論理ＨレベルとなることでＰチャネルＭＯＳトランジスタ１７がオフ状態となり、出力端子３側からインダクタ５に向かう逆流電流が防止され、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧以下のとき、出力が論理Ｌレベルとなり信号１０３が有効となってＰチャネルＭＯＳトランジスタ１７がオン状態になり得る状態となり、ダイオードと等価な同期整流が行われる。
【００４１】
図３に示すように、制御信号発生器３１は、方形波１１０を出力する方形波発振器３２と、方形波１１０に同期する三角波１０６を出力する三角波発振器３３と、方形波１１０の反転信号を出力するインバータ３５と、反転信号に同期して三角波１０６と同レベル同周波数で位相が１８０度異なる三角波１０７を出力する三角波発振器３６と、低電位側電源ＶＳＳ電圧を基準とする基準電圧Ｖ４が反転入力端に与えられ、三角波１０６の電圧が非反転入力端に与えられ、三角波１０６に同期するゲート信号１０９を出力するコンパレータ３４と、基準電圧Ｖ４が反転入力端に与えられ、三角波１０７の電圧が非反転入力端に与えられ、三角波１０７に同期するゲート信号１０８を出力するコンパレータ３７と、を備えている。
【００４２】
コンパレータ３４及びコンパレータ３７は、それぞれ、非反転入力端の電位が反転入力端の電位以上のとき出力端が論理Ｈレベルとなり、非反転入力端の電位が反転入力端の電位未満のとき出力端が論理Ｌレベルとなるので、図６に示すように、ゲート信号１０９の論理Ｈレベル期間の中心のタイミングと三角波１０６の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号１０８の論理Ｈレベル期間の中心のタイミングと三角波１０７の高電位側ピーク点のタイミングとが同期して一致する。
【００４３】
また、ゲート信号１０９の論理Ｌレベル期間の中心のタイミングと三角波１０７の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号１０８の論理Ｌレベル期間の中心のタイミングと三角波１０６の高電位側ピーク点のタイミングとが同期して一致する。
【００４４】
さらに、基準電圧Ｖ４は、三角波１０６及び三角波１０７の平均電圧値と等しく設定されるので、ゲート信号１０８及びゲート信号１０９は、互いに反転した波形となり、位相が１８０度異なる。
【００４５】
図４に示すように、方形波発振器３２は、インバータ４１と、インバータ４１の入力端と出力端との間に接続される帰還用の抵抗４２及び圧電振動子としての水晶振動子４３と、インバータ４１の発振出力を波形整形して方形波１１０として出力するインバータ４４と、を備えている。
【００４６】
図５に示すように、三角波発振器３３は、ゲート端に方形波１１０が入力されソース端に低電位側電源ＶＳＳが接続されるＮチャネルＭＯＳトランジスタ５４と、高電位側電源が与えられる入力端子１側から定電流を流し込む定電流源５１と、ゲート端に方形波１１０が入力されソース端に定電流源５１からの定電流が入力されるＰチャネルＭＯＳトランジスタ５２と、ＰチャネルＭＯＳトランジスタ５２のドレイン端とＮチャネルＭＯＳトランジスタ５４のドレイン端との間に接続される抵抗５３と、ＰチャネルＭＯＳトランジスタ５２のドレイン端と低電位側電源ＶＳＳとの間に接続されるコンデンサ５５と、を備えている。
【００４７】
三角波発振器３６の構成は、三角波発振器３３の構成と同じである。
【００４８】
先ず、方形波１１０がローレベルとなると、ＮチャネルＭＯＳトランジスタ５４がオフ状態となる一方、ＰチャネルＭＯＳトランジスタ５２がオン状態となるため、定電流源５１からの定電流によりコンデンサ５５が充電され、コンデンサ５５の端子間電圧が上昇する。
【００４９】
次に、方形波１１０がハイレベルとなると、ＮチャネルＭＯＳトランジスタ５４がオン状態となる一方、ＰチャネルＭＯＳトランジスタ５２がオフ状態となるため、定電流源５１からの定電流が停止し、コンデンサ５５が抵抗５３を介して放電され、コンデンサ５５の端子間電圧が下降する。
【００５０】
以上の動作を繰り返し、ＰチャネルＭＯＳトランジスタ５２のドレイン端から三角波１０６が出力される。
【００５１】
次に動作を説明する。図６は、本発明の第１の実施の形態のスイッチングレギュレータの動作説明図である。
【００５２】
先ず、三角波１０６の高電位側半周期において、基準電圧Ｖ２が通常の帰還電圧１１２より低く設定されているので、ＰＷＭコンパレータ２８が、三角波１０６の電圧と誤差増幅器３０から出力される帰還電圧１１２とを比較してパルス幅変調信号１１４を出力する。
【００５３】
パルス幅変調信号１１４により、ＯＲゲート２６からオンオフ制御信号１０１が出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００５４】
このとき、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧より高く、パルス幅変調信号１１４も入力されるので、３入力ＯＲゲート２４の出力信号１０２は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１６はオフ状態となっている。
【００５５】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧以下となり、信号１０２が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ８に供給され出力電圧が上昇し、信号１０２が論理Ｈレベルに戻る。
【００５６】
誤差増幅器３０により、信号１０４の電圧が基準電圧Ｖ１と等しくなるように帰還電圧１１２が変化し、パルス幅変調信号１１４のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００５７】
抵抗２０の抵抗値をＲ２０、抵抗２２の抵抗値をＲ２２として、出力電圧は、（（Ｒ２０＋Ｒ２２）／Ｒ２０）×Ｖ１となる。
【００５８】
また、ＰＷＭコンパレータ２８が比較を行う期間には、論理Ｈレベルのゲート信号１０９によりＰチャネルＭＯＳトランジスタ１７がオフ状態とされている。
【００５９】
次に、引き続く三角波１０７の高電位側半周期において、基準電圧Ｖ３が通常の帰還電圧１１１より低く設定されているので、ＰＷＭコンパレータ２７が、三角波１０７の電圧と誤差増幅器２９から出力される帰還電圧１１１とを比較してパルス幅変調信号１１３を出力する。
【００６０】
パルス幅変調信号１１３により、ＯＲゲート２６からオンオフ制御信号１０１が出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００６１】
このとき、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧より高く、パルス幅変調信号１１３も入力されるので、３入力ＯＲゲート２５の出力信号１０３は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１７はオフ状態となっている。
【００６２】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧以下となり、信号１０３が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ９に供給され出力電圧が上昇し、信号１０３が論理Ｈレベルに戻る。
【００６３】
誤差増幅器２９により、信号１０５の電圧が基準電圧Ｖ１と等しくなるように帰還電圧１１１が変化し、パルス幅変調信号１１３のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００６４】
抵抗２１の抵抗値をＲ２１、抵抗２３の抵抗値をＲ２３として、出力電圧は、（（Ｒ２１＋Ｒ２３）／Ｒ２１）×Ｖ１となる。
【００６５】
また、ＰＷＭコンパレータ２７が比較を行う期間には、論理Ｈレベルのゲート信号１０８によりＰチャネルＭＯＳトランジスタ１６がオフ状態とされている。
【００６６】
以上の動作が繰り返されて２系統の出力電圧が得られる。
【００６７】
また、低電位側電源ＶＳＳ電圧を基準として入力端子１に与えられる入力電源電圧をＶｉｎ、出力電圧をＶｏ、ＮチャネルＭＯＳトランジスタ１４のオン時間をＴｏｎ、ＮチャネルＭＯＳトランジスタ１４のオフ時間をＴｏｆｆ、インダクタ５のインダクタンスをＬ、スイッチング周波数即ち方形波１１０の周波数をｆとして、出力電流が臨界電流値Ｉｏｃ＝（（Ｖｉｎ×Ｖｉｎ）／（２×Ｌ×Ｖｏ））×（（１−Ｖｉｎ／Ｖｏ）／ｆ）より大きい状態（これを連続モードと称す）で動作している場合には、スイッチングレート即ちＮチャネルＭＯＳトランジスタ１４のオンオフデューティは、入力電源電圧Ｖｉｎと出力電圧Ｖｏとの比で決定され、Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ）＝Ｖｉｎ／Ｖｏとなるのであるが、本発明の第１の実施の形態のスイッチングレギュレータは、携帯機器内蔵用として出力電流値が数十μＡ程度であり、臨界電流に対して非常に小さい状態（これを断続モードと称す）で動作するので、１回のスイッチング毎に蓄積されるインダクタ５の電磁エネルギを負荷で消費しきれないため、ＮチャネルＭＯＳトランジスタ１４のオン時間は非常に短くなり、三角波１０６及び三角波１０７が互いに位相が１８０度シフトしているので、パルス幅変調信号１１４及びパルス幅変調信号１１３が互いの信号が無い期間に発生され、オンオフ制御信号１０１においてパルス幅変調信号１１４及びパルス幅変調信号１１３が重なることはない。
【００６８】
以上説明したように、本発明の第１の実施の形態のスイッチングレギュレータの構成によれば、制御部１２が、複数の同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１６及びＰチャネルＭＯＳトランジスタ１７に１対１で対応し互いに位相が異なる複数の三角波１０６及び三角波１０７と、複数の三角波１０６及び三角波１０７に１対１で同期しＰチャネルＭＯＳトランジスタ１６及びＰチャネルＭＯＳトランジスタ１７を１対１で制御する複数のゲート信号１０９及びゲート信号１０８と、を出力する制御信号発生器３１と、互いに対応する三角波１０６と帰還電圧１１２と、三角波１０７と帰還電圧１１１とを比較してパルス幅変調信号１１４及びパルス幅変調信号１１３を出力する複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７と、複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７からのパルス幅変調信号１１４及びパルス幅変調信号１１３の論理和信号をＮチャネルＭＯＳトランジスタ１４のオンオフ制御信号１０１として出力するＯＲゲート２６と、を備え、論理和信号が出力されパルス電流が供給される度に、パルス幅変調信号１１４に対応するＰチャネルＭＯＳトランジスタ１６とパルス幅変調信号１１３に対応するＰチャネルＭＯＳトランジスタ１７とが順次有効とされるように制御するので、多出力であっても１つのインダクタしか必要とせず、実装容積が削減されるスイッチングレギュレータを実現することができる。
【００６９】
図７は、本発明の第２の実施の形態のスイッチングレギュレータの構成図であり、複数の出力系統に１対１対応する複数のパルス幅変調信号を論理ゲートにより選択するようにした構成である。
【００７０】
図７に示す本発明の第２の実施の形態のスイッチングレギュレータの構成と図２に示す本発明の第１の実施の形態のスイッチングレギュレータの構成との相違部分は、制御信号発生器３１を備える制御部１２が、制御信号発生器６１を備えＡＮＤゲート６２及びＡＮＤゲート６３が追加された制御部１３に変更された部分であり、他の構成部分は同じであるため、同一構成部分には同一符号を付し詳細説明を省略する。
【００７１】
分圧器１０によるコンデンサ８の端子間電圧の分圧電圧が、信号２０４として誤差増幅器３０の非反転入力端に入力される。
【００７２】
分圧器１１によるコンデンサ９の端子間電圧の分圧電圧が、信号２０５として誤差増幅器２９の非反転入力端に入力される。
【００７３】
制御信号発生器６１が出力する三角波２０６が、ＰＷＭコンパレータ２８の非反転入力端とＰＷＭコンパレータ２７の非反転入力端とに与えられる。
【００７４】
ＰＷＭコンパレータ２８の出力端が、ＡＮＤゲート６２の第１の入力端に接続され、ＡＮＤゲート６２の出力端が、ＯＲゲート２６の第１の入力端と３入力ＯＲゲート２４の第１の入力端とに接続される。
【００７５】
ＰＷＭコンパレータ２７の出力端が、ＡＮＤゲート６３の第１の入力端に接続され、ＡＮＤゲート６３の出力端が、ＯＲゲート２６の第２の入力端と３入力ＯＲゲート２５の第１の入力端とに接続される。
【００７６】
制御信号発生器６１が出力するゲート信号２０９が、ＡＮＤゲート６２の第２の入力端と３入力ＯＲゲート２５の第２の入力端に与えられる。
【００７７】
制御信号発生器６１が出力するゲート信号２０８が、ＡＮＤゲート６３の第２の入力端と３入力ＯＲゲート２４の第２の入力端に与えられる。
【００７８】
図８に示すように、制御信号発生器６１は、方形波２１０を出力する方形波発振器６４と、方形波２１０に同期する三角波２０６を出力する三角波発振器６７と、方形波２１０をネガティブエッジで２分周した分周信号をゲート信号２０９として出力する分周器６５と、ゲート信号２０９の反転信号をゲート信号２０８として出力するインバータ６６と、を備えている。
【００７９】
図９に示すように、ゲート信号２０９の論理Ｈレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号２０８の論理Ｌレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致する。
【００８０】
また、ゲート信号２０９の論理Ｌレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致し、ゲート信号２０８の論理Ｈレベル期間の中心のタイミングと三角波２０６の高電位側ピーク点のタイミングとが同期して一致する。
【００８１】
次に動作を説明する。図９は、本発明の第２の実施の形態のスイッチングレギュレータの動作説明図である。
【００８２】
先ず、三角波２０６の１つの周期において、基準電圧Ｖ２が通常の帰還電圧２１２より低く設定されているので、ＰＷＭコンパレータ２８が、三角波２０６の電圧と誤差増幅器３０から出力される帰還電圧２１２とを比較してパルス幅変調信号２１４を出力するとともに、基準電圧Ｖ３が通常の帰還電圧２１１より低く設定されているので、ＰＷＭコンパレータ２７が、三角波２０６の電圧と誤差増幅器２９から出力される帰還電圧２１１とを比較してパルス幅変調信号２１３を出力する。
【００８３】
このとき、ゲート信号２０９が論理Ｈレベル、ゲート信号２０８が論理Ｌレベルであるため、パルス幅変調信号２１４がＡＮＤゲート６２の出力信号２１６となり、さらにＯＲゲート２６からオンオフ制御信号２０１として出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００８４】
即ち、ＡＮＤゲート６２、ＡＮＤゲート６３及びＯＲゲート２６が、選択ゲートとして機能している。
【００８５】
このとき、ＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧より高く、信号２１６も入力されるので、３入力ＯＲゲート２４の出力信号２０２は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１６はオフ状態となっている。
【００８６】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１６のドレイン電圧がＰチャネルＭＯＳトランジスタ１６のソース電圧以下となり、信号２０２が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ８に供給され出力電圧が上昇し、信号２０２が論理Ｈレベルに戻る。
【００８７】
誤差増幅器３０により、信号２０４の電圧が基準電圧Ｖ１と等しくなるように帰還電圧２１２が変化し、パルス幅変調信号２１４のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００８８】
抵抗２０の抵抗値をＲ２０、抵抗２２の抵抗値をＲ２２として、出力電圧は、（（Ｒ２０＋Ｒ２２）／Ｒ２０）×Ｖ１となる。
【００８９】
また、オンオフ制御信号２０１としてＰＷＭコンパレータ２８がパルス幅変調信号２１４を出力する期間には、論理Ｈレベルのゲート信号２０９によりＰチャネルＭＯＳトランジスタ１７がオフ状態とされている。
【００９０】
次に、三角波２０６の次の周期において、前周期と同様に、基準電圧Ｖ２が通常の帰還電圧２１２より低く設定されているので、ＰＷＭコンパレータ２８が、三角波２０６の電圧と誤差増幅器３０から出力される帰還電圧２１２とを比較してパルス幅変調信号２１４を出力するとともに、基準電圧Ｖ３が通常の帰還電圧２１１より低く設定されているので、ＰＷＭコンパレータ２７が、三角波２０６の電圧と誤差増幅器２９から出力される帰還電圧２１１とを比較してパルス幅変調信号２１３を出力する。
【００９１】
このとき、ゲート信号２０８が論理Ｈレベル、ゲート信号２０９が論理Ｌレベルであるため、パルス幅変調信号２１３がＡＮＤゲート６３の出力信号２１５となり、さらにＯＲゲート２６からオンオフ制御信号２０１として出力され、ＮチャネルＭＯＳトランジスタ１４によりインダクタ５にパルス電流が流れる。
【００９２】
このとき、ＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧より高く、信号２１５も入力されるので、３入力ＯＲゲート２５の出力信号２０３は論理Ｈレベルとなり、ＰチャネルＭＯＳトランジスタ１７はオフ状態となっている。
【００９３】
次に、ＮチャネルＭＯＳトランジスタ１４がオフした直後、インダクタ５の誘導電流によりＰチャネルＭＯＳトランジスタ１７のドレイン電圧がＰチャネルＭＯＳトランジスタ１７のソース電圧以下となり、信号２０３が論理Ｌレベルとなって、同期整流によりインダクタ５の誘導電流がコンデンサ９に供給され出力電圧が上昇し、信号２０３が論理Ｈレベルに戻る。
【００９４】
誤差増幅器２９により、信号２０５の電圧が基準電圧Ｖ１と等しくなるように帰還電圧２１１が変化し、パルス幅変調信号２１３のパルス幅が変化して帰還制御により出力電圧が安定化される。
【００９５】
抵抗２１の抵抗値をＲ２１、抵抗２３の抵抗値をＲ２３として、出力電圧は、（（Ｒ２１＋Ｒ２３）／Ｒ２１）×Ｖ１となる。
【００９６】
また、オンオフ制御信号２０１としてＰＷＭコンパレータ２７がパルス幅変調信号２１３を出力する期間には、論理Ｈレベルのゲート信号２０８によりＰチャネルＭＯＳトランジスタ１６がオフ状態とされている。
【００９７】
以上の動作が繰り返されて２系統の出力電圧が得られる。
【００９８】
また、ゲート信号２０８及びゲート信号２０９は、三角波２０６の周期毎に反転し位相が１８０度シフトしているので、パルス幅変調信号２１３及びパルス幅変調信号２１４が交互に選択出力され、オンオフ制御信号２０１においてパルス幅変調信号２１３及びパルス幅変調信号２１４が重なることはない。
【００９９】
以上説明したように、本発明の第２の実施の形態のスイッチングレギュレータの構成によれば、制御部１３は、三角波２０６と、それぞれが三角波２０６に同期し複数の同期整流スイッチ手段としてのＰチャネルＭＯＳトランジスタ１６及びＰチャネルＭＯＳトランジスタ１７を１対１で制御する複数のゲート信号２０８及びゲート信号２０９と、を出力する制御信号発生器６１と、三角波２０６と帰還電圧２１２と、三角波２０６と帰還電圧２１１とを比較してパルス幅変調信号２１４及びパルス幅変調信号２１３を出力する複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７と、複数のＰＷＭコンパレータ２８及びＰＷＭコンパレータ２７からのパルス幅変調信号２１４及びパルス幅変調信号２１３のうちの１つを複数のゲート信号２０８及びゲート信号２０９により選択しＮチャネルＭＯＳトランジスタ１４のオンオフ制御信号２０１として出力するＡＮＤゲート６２、ＡＮＤゲート６３及びＯＲゲート２６と、を備え、選択されるパルス幅変調信号が出力されパルス電流が供給される度に、パルス幅変調信号２１４に対応するＰチャネルＭＯＳトランジスタ１６とパルス幅変調信号２１３に対応するＰチャネルＭＯＳトランジスタ１７とが順次有効とされるように制御するので、多出力であっても１つのインダクタしか必要せず、実装容積が削減されるスイッチングレギュレータを実現することができる。
【０１００】
尚、本発明の第１及び第２の実施の形態のスイッチングレギュレータの構成は２出力型としたが、出力数分のＰＷＭコンパレータ、三角波及びゲート信号、等を備えることにより、３出力以上に拡張することは容易である。
【０１０１】
【発明の効果】
本発明による効果は、多出力であっても１つのインダクタしか必要とせず、実装容積を削減することができるスイッチングレギュレータを実現することができることである。
【０１０２】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のスイッチングレギュレータのブロック構成図である。
【図２】本発明の第１の実施の形態のスイッチングレギュレータの構成図である。
【図３】図２における制御信号発生器の構成図である。
【図４】図３における方形波発振器の構成図である。
【図５】図３における三角波発振器の構成図である。
【図６】本発明の第１の実施の形態のスイッチングレギュレータの動作説明図である。
【図７】本発明の第２の実施の形態のスイッチングレギュレータの構成図である。
【図８】図７における制御信号発生器の構成図である。
【図９】本発明の第２の実施の形態のスイッチングレギュレータの動作説明図である。
【図１０】従来例のスイッチングレギュレータの構成図である。
【符号の説明】
１、７１入力端子
２、３、７２、７３出力端子
４、７４、８３励磁スイッチ
５、７５、８４インダクタ
６、７、７６、７７同期整流スイッチ
８、９、５５、７８、７９コンデンサ
１０、１１、８０、８１分圧器
１２、１３、８２制御部
１４、５４ＮチャネルＭＯＳトランジスタ
１６、１７、５２ＰチャネルＭＯＳトランジスタ
１８、１９、３４、３７コンパレータ
２０、２１、２２、２３、４２、５３抵抗
２４、２５３入力ＯＲゲート
２６ＯＲゲート
２７、２８ＰＷＭコンパレータ
２９、３０誤差増幅器
３１、６１制御信号発生器
３２、６４方形波発振器
３３、３６、６７三角波発振器
３５、４１、４４、６６インバータ
４３水晶振動子
５１定電流源
６２、６３ＡＮＤゲート
６５分周器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switching regulator, and more particularly to a multi-output synchronous rectification step-up switching regulator.
[0002]
[Prior art]
In recent years, battery-powered portable devices such as mobile phones have many built-in boost switching regulators that have a high conversion efficiency and have few external components. Therefore, a synchronous rectification type switching regulator having high conversion efficiency without using a rectifying Schottky diode as an external component is used.
[0003]
A configuration shown in FIG. 10 is known as a conventional switching regulator. As shown in FIG. 10, the conventional two-output type switching regulator is configured to independently control two identical booster circuits, that is, an inductor from an input terminal 71 to which an excitation switch 74 is intermittently applied to supply a power supply voltage. An excitation current is supplied to 75, synchronous rectification is performed by the synchronous rectification switch 76, and an induction current from the inductor 75 is supplied to the capacitor 78 connected to the first output terminal 72, and the output voltage is supplied from the input power supply voltage. Therefore, the signal 304 obtained by lowering the voltage between the terminals of the capacitor 78 by the voltage divider 80 is fed back to the control unit 82, and the control unit 82 performs pulse width modulation driving of the excitation switch 74 by the signal 301 based on the signal 304, 302 controls the timing of the synchronous rectification switch 76, and similarly, the excitation switch 83 is intermittently connected to the input terminal 71. An exciting current is supplied to the inductor 84, synchronous rectification is performed by the synchronous rectification switch 77, and an induced current from the inductor 84 is supplied to the capacitor 79 connected to the second output terminal 73. A signal 305 whose voltage is lowered by the voltage divider 81 is fed back to the control unit 82, and the control unit 82 performs pulse width modulation driving of the excitation switch 83 by the signal 306 based on the signal 305, and timing control of the synchronous rectification switch 77 by the signal 303 Is supposed to do.
[0004]
[Problems to be solved by the invention]
However, conventional multi-output synchronous rectification type step-up switching regulators require the same number of inductors as the number of outputs, and the inductors are large in size and occupy a lot of mounting area. There is a problem of becoming.
[0005]
The present invention has been made in view of such a problem, and an object of the present invention is to provide a switching regulator that requires only one inductor even with multiple outputs and can reduce the mounting volume.
[0006]
[Means for Solving the Problems]
The configuration of the switching regulator of the present invention is as follows: One An inductor, excitation switch means for supplying a pulse current to the inductor, a plurality of capacitors each holding an individual output voltage, and an induced current from the inductor for supplying a one-to-one correspondence to the capacitor A plurality of synchronous rectification switch means, and a control unit that controls the plurality of synchronous rectification switch means so that one of the plurality of synchronous rectification switch means is sequentially activated each time the pulse current is supplied. It is characterized by providing.
[0007]
Further, the control unit corresponds to the plurality of synchronous rectification switch means on a one-to-one basis and has a plurality of triangular waves having different phases from each other, and the plurality of synchronous rectification switch means synchronized with the plurality of triangular waves on a one-to-one basis. A control signal generator for outputting a plurality of gate signals controlled in a pair, and a plurality of comparators for outputting a pulse width modulation signal by comparing the triangular wave and the feedback voltage based on the output voltage, each corresponding to each other And logic means for outputting a logical sum signal of the pulse width modulation signals from the plurality of comparators as a control signal for the excitation switch means, and the pulse output when the logical sum signal is output. Only the synchronous rectification switch means corresponding to the width modulation signal is valid.
[0008]
In addition, the control unit includes a control signal generator that outputs a triangular wave and a plurality of gate signals that are synchronized with the triangular wave and control the plurality of synchronous rectifying switch means on a one-to-one basis, respectively, And a plurality of comparators that output a pulse width modulation signal by comparing a feedback voltage based on the individual output voltage and one of the pulse width modulation signals from the plurality of comparators by the plurality of gate signals. Logic means for selecting and outputting as a control signal for the excitation switch means, the synchronous rectification switch corresponding to the selected pulse width modulation signal when the selected pulse width modulation signal is output Only the means is effective.
[0009]
The first triangular wave, the second triangular wave that is 180 degrees out of phase with the first triangular wave, the first gate signal that is synchronized with the first triangular wave, and the second that is synchronized with the second triangular wave. A control signal generator for generating a gate signal, and one end of which is connected to the first power source One An inductor, excitation switch means connected between the other end of the inductor and a second power source, a first capacitor having one end connected to the second power source, the other end of the inductor and the First synchronous rectification switch means connected between the other end of the first capacitor, a second capacitor having one end connected to the second power source, the other end of the inductor and the second A second synchronous rectifying switch means connected between the other end of the capacitor and a first feedback signal for outputting a first feedback signal so that a voltage across the first capacitor becomes a first predetermined output voltage. 1 error amplifier, a second error amplifier that outputs a second feedback signal so that the voltage across the second capacitor becomes a second predetermined output voltage, the first triangular wave, and the first Compared with the feedback signal of the first pulse width A first comparator for outputting a modulation signal, a second comparator for comparing the second triangular wave and the second feedback signal and outputting a second pulse width modulation signal, and the first pulse width. A logic gate that outputs a logical sum signal of a modulation signal and the second pulse width modulation signal as an on / off control signal of the excitation switch means, and wherein the first comparator performs the comparison in the period during which the comparison is performed. The second synchronous rectification switch means is turned off by the gate signal, and the first synchronous rectification switch means is turned off by the second gate signal during the period when the second comparator performs the comparison. It is characterized by.
[0010]
A control signal generator for generating a triangular wave, a first gate signal synchronized with the triangular wave, and a second gate signal that is 180 degrees out of phase with the first gate signal; Connected to power One An inductor, excitation switch means connected between the other end of the inductor and a second power source, a first capacitor having one end connected to the second power source, the other end of the inductor and the First synchronous rectification switch means connected between the other end of the first capacitor, a second capacitor having one end connected to the second power source, the other end of the inductor and the second A second synchronous rectifying switch means connected between the other end of the capacitor and a first feedback signal for outputting a first feedback signal so that a voltage across the first capacitor becomes a first predetermined output voltage. 1 error amplifier, a second error amplifier that outputs a second feedback signal so that the voltage across the second capacitor becomes a second predetermined output voltage, the triangular wave, and the first feedback signal Compared to the first pulse width modulation signal , A second comparator that compares the triangular wave with the second feedback signal and outputs a second pulse width modulation signal, the first pulse width modulation signal, and the first And a logic gate that selects and outputs the pulse width modulation signal of 2 as an on / off control signal of the excitation switch means, and the first pulse width modulation signal is output from the logic gate by the first gate signal. When the second synchronous rectification switch means is turned off, and when the second pulse width modulation signal is output from the logic gate by the second gate signal, the first synchronous rectification switch means is turned off. It is characterized by becoming a state.
[0011]
The control signal generator includes a square wave oscillator that outputs a square wave, a first triangular wave oscillator that outputs the first triangular wave synchronized with the square wave, and an inverter that outputs an inverted signal of the square wave. And a second triangular wave oscillator that outputs the second triangular wave synchronized with the inverted signal, a first voltage that compares the reference voltage and the voltage of the first triangular wave and outputs the first gate signal. A comparator; and a second comparator that compares the reference voltage with the voltage of the second triangular wave and outputs the second gate signal.
[0012]
The control signal generator outputs a square wave oscillator that outputs a square wave, a triangular wave oscillator that outputs the triangular wave synchronized with the square wave, and divides the square wave and outputs the first gate signal. And an inverter that outputs an inverted signal of the first gate signal as the second gate signal.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a switching regulator according to the first embodiment of the present invention. As shown in FIG. 1, the switching regulator according to the first embodiment of the present invention includes an input terminal 1 to which a high potential side power supply as an input power supply voltage is applied, and an output terminal 2 for sending a first predetermined output voltage. An output terminal 3 for sending a second predetermined output voltage; an inductor 5; an excitation switch 4 for supplying a pulse current as an excitation current from the input terminal 1 to the low-potential-side power supply VSS; The capacitor 8 that holds the output voltage of the output terminal 2 with respect to the side power supply VSS voltage, the capacitor 9 that holds the output voltage of the output terminal 3 with respect to the low potential side power supply VSS voltage, and the induced current from the inductor 5 are in a one-to-one correspondence. A synchronous rectification switch 6 for supplying to the capacitor 8 to be connected, and a synchronous rectification switch for supplying the induced current from the inductor 5 to the corresponding capacitor 9 on a one-to-one basis. And a control unit 12 for controlling the synchronous rectification switch 6 and the synchronous rectification switch 7 so that one of the synchronous rectification switch 6 and the synchronous rectification switch 7 is sequentially activated each time a pulse current is supplied, and an input Since the output voltage is higher than the power supply voltage, the voltage divider 10 for lowering the voltage between the terminals of the capacitor 8 and feeding it back to the control unit 12 is similarly used to lower the voltage between the terminals of the capacitor 9 and feeding it back to the control unit 12. Voltage divider 11.
[0014]
Next, the operation will be described. Due to the first intermittent operation of the excitation switch 4, a pulse current flows from the input terminal 1 to the inductor 5, synchronous rectification is performed by the synchronous rectification switch 6, and the induced current from the inductor 5 is supplied to the capacitor 8. The signal 104 obtained by lowering the voltage between the terminals 8 by the voltage divider 10 is fed back to the control unit 12, and the control unit 12 performs pulse width modulation driving of the excitation switch 4 by the signal 101 based on the signal 104 so that a predetermined output voltage is obtained. After the timing control of the synchronous rectification switch 6 by the signal 102, a pulse current flows from the input terminal 1 to the inductor 5 by the second intermittent operation of the excitation switch 4, and the synchronous rectification switch 7 performs synchronous rectification. The induced current from the inductor 5 is supplied to the capacitor 9, and the voltage between the terminals of the capacitor 9 is divided by the voltage divider 11. The control signal 12 is fed back to the control unit 12, and the control unit 12 performs pulse width modulation driving of the excitation switch 4 with the signal 101 so as to obtain a predetermined output voltage based on the signal 105, and the timing control of the synchronous rectification switch 7 with the signal 103. I do.
[0015]
As described above, synchronous rectification by the synchronous rectification switch 6 and synchronous rectification by the synchronous rectification switch 7 are alternately performed every time the common excitation switch 4 is intermittently operated, and the synchronous rectification switch 6 is used for the exclusive operation. When synchronous rectification is performed, the synchronous rectification switch 7 is turned off by the signal 103, and when synchronous rectification is performed by the synchronous rectification switch 7, the synchronous rectification switch 6 is turned off by the signal 102.
[0016]
Next, FIG. 2 is a specific configuration diagram of the switching regulator according to the first embodiment of this invention. The same components in FIGS. 1 and 2 are denoted by the same reference numerals.
[0017]
As shown in FIG. 2, the switching regulator according to the first embodiment of the present invention includes an input terminal 1, an output terminal 2, an output terminal 3, an inductor 5, a capacitor 8, a capacitor 9, and a voltage divider. 10, a voltage divider 11, a control unit 12, an N-channel MOS transistor 14 as an excitation switch means, a P-channel MOS transistor 16 as a synchronous rectification switch means, and a P-channel MOS transistor 17 as a synchronous rectification switch means It is equipped with.
[0018]
The voltage divider 10 includes a resistor 20 and a resistor 22 connected in series, and the voltage divider 11 includes a resistor 21 and a resistor 23 connected in series.
[0019]
The control unit 12 includes a comparator 18 as a reverse excitation prevention unit, a comparator 19 as a reverse excitation prevention unit, a 3-input OR gate 24, a 3-input OR gate 25, an OR gate 26, and a pulse width modulation comparator (hereinafter referred to as “pulse width modulation comparator”). , A PWM (abbreviation of PulseWidth Modulation) comparator) 27, a PWM comparator 28, an error amplifier 29, an error amplifier 30, and a control signal generator 31.
[0020]
Each of the PWM comparator 27 and the PWM comparator 28 has a non-inverting input terminal, a first inverting input terminal, and a second inverting input terminal, and a potential applied to the first inverting input terminal and a second inverting input terminal. The higher potential of the potential applied to the terminal and the potential of the non-inverting input terminal are compared, and the potential of the non-inverting input terminal is compared with the potential applied to the first inverting input terminal and the second inverting input. When the potential is higher than the higher potential of the potential applied to the terminal, a logic H level is output, and the potential of the non-inverting input terminal is applied to the potential applied to the first inverting input terminal and the second inverting input terminal. When the potential is less than the higher potential, the logic L level is output.
[0021]
The capacitor 8 and the voltage divider 10 are connected between the output terminal 2 and the low potential side power supply VSS, and the divided voltage of the voltage across the capacitor 8 by the voltage divider 10 is a non-inverting input of the error amplifier 30 as a signal 104. The reference voltage V1 with the low-potential-side power supply VSS voltage as a reference is applied to the inverting input terminal of the error amplifier 30.
[0022]
The capacitor 9 and the voltage divider 11 are connected between the output terminal 3 and the low potential side power source VSS, and the divided voltage of the voltage across the capacitor 9 by the voltage divider 11 is a non-inverting input of the error amplifier 29 as a signal 105. The reference voltage V1 is applied to the inverting input terminal of the error amplifier 29.
[0023]
The output terminal of the error amplifier 30 is connected to the first inverting input terminal of the PWM comparator 28, and the reference voltage V2 with respect to the low potential side power supply VSS voltage is applied to the second inverting input terminal of the PWM comparator 28.
[0024]
The reference voltage V2 is set so as to limit the output pulse width of the PWM comparator 28 to a predetermined value when the output terminal 2 is overloaded.
[0025]
The output terminal of the error amplifier 29 is connected to the first inverting input terminal of the PWM comparator 27, and the reference voltage V3 with the low potential side power supply VSS voltage as a reference is applied to the second inverting input terminal of the PWM comparator 27.
[0026]
The reference voltage V3 is set so as to limit the output pulse width of the PWM comparator 27 to a predetermined value when the output terminal 3 is overloaded.
[0027]
A triangular wave 106 output from the control signal generator 31 is given to the non-inverting input terminal of the PWM comparator 28.
[0028]
A triangular wave 107 output from the control signal generator 31 is given to the non-inverting input terminal of the PWM comparator 27.
[0029]
The output terminal of the PWM comparator 28 is connected to the first input terminal of the OR gate 26 and the first input terminal of the three-input OR gate 24.
[0030]
The output terminal of the PWM comparator 27 is connected to the second input terminal of the OR gate 26 and the first input terminal of the three-input OR gate 25.
[0031]
A gate signal 109 output from the control signal generator 31 is applied to the second input terminal of the three-input OR gate 25.
[0032]
A gate signal 108 output from the control signal generator 31 is applied to the second input terminal of the three-input OR gate 24.
[0033]
The output terminal of the OR gate 26 is connected to the gate terminal of the N-channel MOS transistor 14, and the source terminal of the N-channel MOS transistor 14 is connected to the low potential side power supply VSS.
[0034]
One end of the inductor 5 is connected to the input terminal 1, and the other end of the inductor 5 is connected to the drain end of the N-channel MOS transistor 14.
[0035]
The source end of the P channel MOS transistor 16 is connected to the other end of the inductor 5, and the drain end of the P channel MOS transistor 16 is connected to one end of the capacitor 8 on the output terminal 2 side.
[0036]
The source end of the P channel MOS transistor 17 is connected to the other end of the inductor 5, and the drain end of the P channel MOS transistor 17 is connected to one end of the capacitor 9 on the output terminal 3 side.
[0037]
The non-inverting input terminal of the comparator 18 is connected to the drain terminal of the P-channel MOS transistor 16, the inverting input terminal of the comparator 18 is connected to the source terminal of the P-channel MOS transistor 16, and the output terminal of the comparator 18 is connected to three inputs. The third input terminal of the OR gate 24 is connected to the third input terminal, and the output terminal of the three-input OR gate 24 is connected to the gate terminal of the P-channel MOS transistor 16.
[0038]
The output of the comparator 18 becomes logic H level when the drain voltage of the P channel MOS transistor 16 is higher than the source voltage of the P channel MOS transistor 16, and the signal 102 is forcibly set to logic H level. When the transistor is turned off and a reverse current from the output terminal 2 toward the inductor 5 is prevented and the drain voltage of the P-channel MOS transistor 16 is equal to or lower than the source voltage of the P-channel MOS transistor 16, the output becomes the logic L level and the signal 102 is effective Thus, the P channel MOS transistor 16 can be turned on, and synchronous rectification equivalent to a diode is performed.
[0039]
The non-inverting input terminal of the comparator 19 is connected to the drain terminal of the P-channel MOS transistor 17, the inverting input terminal of the comparator 19 is connected to the source terminal of the P-channel MOS transistor 17, and the output terminal of the comparator 19 is connected to three inputs. The third input terminal of the OR gate 25 is connected to the third input terminal, and the output terminal of the three-input OR gate 25 is connected to the gate terminal of the P-channel MOS transistor 17.
[0040]
The output of the comparator 19 becomes the logic H level when the drain voltage of the P channel MOS transistor 17 is higher than the source voltage of the P channel MOS transistor 17, and the signal 103 is forcibly set to the logic H level. When the transistor is turned off and the reverse current from the output terminal 3 toward the inductor 5 is prevented and the drain voltage of the P-channel MOS transistor 17 is equal to or lower than the source voltage of the P-channel MOS transistor 17, the output becomes the logic L level and the signal 103 is effective. Thus, the P channel MOS transistor 17 can be turned on, and synchronous rectification equivalent to a diode is performed.
[0041]
As shown in FIG. 3, the control signal generator 31 outputs a square wave oscillator 32 that outputs a square wave 110, a triangular wave oscillator 33 that outputs a triangular wave 106 synchronized with the square wave 110, and an inverted signal of the square wave 110. The inverter 35, the triangular wave oscillator 36 that outputs a triangular wave 107 having the same level and the same frequency as the triangular wave 106 and a phase different by 180 degrees in synchronization with the inverted signal, and the reference voltage V4 based on the low potential side power supply VSS voltage are inverted and input. The voltage of the triangular wave 106 is applied to the non-inverting input terminal, the comparator 34 outputs a gate signal 109 synchronized with the triangular wave 106, the reference voltage V4 is applied to the inverting input terminal, and the voltage of the triangular wave 107 is And a comparator 37 that outputs a gate signal 108 that is given to the inverting input terminal and is synchronized with the triangular wave 107.
[0042]
Each of the comparator 34 and the comparator 37 has a logic H level when the potential at the non-inverting input terminal is equal to or higher than the potential at the inverting input terminal, and the output terminal when the potential at the non-inverting input terminal is less than the potential at the inverting input terminal. Since the logic L level is reached, as shown in FIG. 6, the timing of the center of the logic H level period of the gate signal 109 coincides with the timing of the high potential side peak point of the triangular wave 106, and the logic of the gate signal 108 The timing at the center of the H level period coincides with the timing of the high potential side peak point of the triangular wave 107 in synchronization.
[0043]
Further, the timing of the center of the logic L level period of the gate signal 109 and the timing of the peak point on the high potential side of the triangular wave 107 coincide with each other in synchronization, and the timing of the center of the logic L level period of the gate signal 108 The timing of the potential peak point coincides with the timing.
[0044]
Furthermore, since the reference voltage V4 is set equal to the average voltage value of the triangular wave 106 and the triangular wave 107, the gate signal 108 and the gate signal 109 have waveforms that are inverted from each other, and have a phase difference of 180 degrees.
[0045]
As shown in FIG. 4, the square wave oscillator 32 includes an inverter 41, a feedback resistor 42 connected between the input end and the output end of the inverter 41, a crystal resonator 43 as a piezoelectric resonator, and an inverter And an inverter 44 which shapes the oscillation output of 41 and outputs it as a square wave 110.
[0046]
As shown in FIG. 5, the triangular wave oscillator 33 includes an N-channel MOS transistor 54 to which a square wave 110 is input at a gate end and a low potential side power source VSS is connected to a source end, and an input terminal 1 to which a high potential side power source is applied. A constant current source 51 for supplying a constant current from the side, a P-channel MOS transistor 52 to which a square wave 110 is input to the gate end and a constant current from the constant current source 51 is input to the source end, and a drain of the P-channel MOS transistor 52 And a capacitor 53 connected between the drain end of the P-channel MOS transistor 52 and the low-potential side power supply VSS. .
[0047]
The configuration of the triangular wave oscillator 36 is the same as the configuration of the triangular wave oscillator 33.
[0048]
First, when the square wave 110 becomes low level, the N-channel MOS transistor 54 is turned off, while the P-channel MOS transistor 52 is turned on, so that the capacitor 55 is charged by the constant current from the constant current source 51, The voltage between the terminals of the capacitor 55 increases.
[0049]
Next, when the square wave 110 goes high, the N-channel MOS transistor 54 is turned on, while the P-channel MOS transistor 52 is turned off, so that the constant current from the constant current source 51 is stopped and the capacitor 55 Is discharged through the resistor 53, and the voltage across the terminals of the capacitor 55 drops.
[0050]
By repeating the above operation, a triangular wave 106 is output from the drain end of the P-channel MOS transistor 52.
[0051]
Next, the operation will be described. FIG. 6 is an operation explanatory diagram of the switching regulator according to the first embodiment of this invention.
[0052]
First, since the reference voltage V2 is set lower than the normal feedback voltage 112 in the half-cycle on the high potential side of the triangular wave 106, the PWM comparator 28 generates the voltage of the triangular wave 106 and the feedback voltage 112 output from the error amplifier 30. And a pulse width modulation signal 114 is output.
[0053]
An ON / OFF control signal 101 is output from the OR gate 26 by the pulse width modulation signal 114, and a pulse current flows through the inductor 5 by the N-channel MOS transistor 14.
[0054]
At this time, the drain voltage of the P-channel MOS transistor 16 is higher than the source voltage of the P-channel MOS transistor 16, and the pulse width modulation signal 114 is also input. Therefore, the output signal 102 of the three-input OR gate 24 becomes the logic H level. The channel MOS transistor 16 is off.
[0055]
Next, immediately after the N-channel MOS transistor 14 is turned off, the drain voltage of the P-channel MOS transistor 16 becomes equal to or lower than the source voltage of the P-channel MOS transistor 16 due to the induced current of the inductor 5, and the signal 102 becomes the logic L level. The induced current of the inductor 5 is supplied to the capacitor 8 by rectification, the output voltage rises, and the signal 102 returns to the logic H level.
[0056]
The error amplifier 30 changes the feedback voltage 112 so that the voltage of the signal 104 becomes equal to the reference voltage V1, the pulse width of the pulse width modulation signal 114 changes, and the output voltage is stabilized by feedback control.
[0057]
Assuming that the resistance value of the resistor 20 is R20 and the resistance value of the resistor 22 is R22, the output voltage is ((R20 + R22) / R20) × V1.
[0058]
Further, during the period in which the PWM comparator 28 performs comparison, the P-channel MOS transistor 17 is turned off by the gate signal 109 at the logic H level.
[0059]
Next, since the reference voltage V 3 is set lower than the normal feedback voltage 111 in the subsequent half cycle of the triangular wave 107 on the high potential side, the PWM comparator 27 causes the voltage of the triangular wave 107 and the feedback voltage output from the error amplifier 29. The pulse width modulation signal 113 is output by comparing with 111.
[0060]
An ON / OFF control signal 101 is output from the OR gate 26 by the pulse width modulation signal 113, and a pulse current flows through the inductor 5 by the N-channel MOS transistor 14.
[0061]
At this time, the drain voltage of the P-channel MOS transistor 17 is higher than the source voltage of the P-channel MOS transistor 17, and the pulse width modulation signal 113 is also input. Therefore, the output signal 103 of the three-input OR gate 25 becomes the logic H level. The channel MOS transistor 17 is off.
[0062]
Next, immediately after the N-channel MOS transistor 14 is turned off, the drain voltage of the P-channel MOS transistor 17 becomes equal to or lower than the source voltage of the P-channel MOS transistor 17 due to the induced current of the inductor 5, and the signal 103 becomes the logic L level. The induced current of the inductor 5 is supplied to the capacitor 9 by rectification, the output voltage rises, and the signal 103 returns to the logic H level.
[0063]
The error amplifier 29 changes the feedback voltage 111 so that the voltage of the signal 105 becomes equal to the reference voltage V1, the pulse width of the pulse width modulation signal 113 changes, and the output voltage is stabilized by feedback control.
[0064]
The resistance value of the resistor 21 is R21, the resistance value of the resistor 23 is R23, and the output voltage is ((R21 + R23) / R21) × V1.
[0065]
Further, during the period in which the PWM comparator 27 performs the comparison, the P-channel MOS transistor 16 is turned off by the gate signal 108 at the logic H level.
[0066]
The above operation is repeated to obtain two systems of output voltages.
[0067]
Further, the input power supply voltage applied to the input terminal 1 with reference to the low potential side power supply VSS voltage is Vin, the output voltage is Vo, the ON time of the N channel MOS transistor 14 is Ton, the OFF time of the N channel MOS transistor 14 is Toff, The inductance of the inductor 5 is L, the switching frequency, that is, the frequency of the square wave 110 is f, and the output current is the critical current value Ioc = ((Vin × Vin) / (2 × L × Vo)) × ((1−Vin / Vo ) / F) When operating in a larger state (referred to as a continuous mode), the switching rate, that is, the ON / OFF duty of the N-channel MOS transistor 14 is determined by the ratio between the input power supply voltage Vin and the output voltage Vo. In this case, Toff / (Ton + Toff) = Vin / Vo. This switching regulator has an output current value of about several tens of microamperes for built-in portable devices, and operates in a very small state with respect to the critical current (this is called the intermittent mode), so it accumulates for each switching. Since the electromagnetic energy of the inductor 5 that is generated cannot be consumed by the load, the ON time of the N-channel MOS transistor 14 becomes very short, and the triangular wave 106 and the triangular wave 107 are mutually shifted in phase by 180 degrees. The signal 114 and the pulse width modulation signal 113 are generated in a period in which there is no mutual signal, and the pulse width modulation signal 114 and the pulse width modulation signal 113 do not overlap in the on / off control signal 101.
[0068]
As described above, according to the configuration of the switching regulator of the first embodiment of the present invention, the control unit 12 adds 1 to the P channel MOS transistor 16 and the P channel MOS transistor 17 as a plurality of synchronous rectification switch means. A plurality of triangular waves 106 and triangular waves 107 corresponding to each other and having different phases, and a plurality of triangular waves 106 and triangular waves 107 are synchronized with the plurality of triangular waves 106 and triangular waves 107 on a one-to-one basis, and the P-channel MOS transistor 16 and the P-channel MOS transistor 17 are controlled on a one-to-one basis. A control signal generator 31 that outputs a plurality of gate signals 109 and 108, a triangular wave 106 and a feedback voltage 112 corresponding to each other, a triangular wave 107 and a feedback voltage 111 are compared, and a pulse width modulation signal 114 and a pulse are compared. A plurality of PWM comparators 28 and P that output the width modulation signal 113 An M comparator 27, an OR gate 26 that outputs a logical sum signal of the pulse width modulation signal 114 and the pulse width modulation signal 113 from the plurality of PWM comparators 28 and PWM comparators 27 as an ON / OFF control signal 101 of the N-channel MOS transistor 14; The P channel MOS transistor 16 corresponding to the pulse width modulation signal 114 and the P channel MOS transistor 17 corresponding to the pulse width modulation signal 113 are sequentially activated each time a logical sum signal is output and a pulse current is supplied. Therefore, it is possible to realize a switching regulator that requires only one inductor even with multiple outputs and reduces the mounting volume.
[0069]
FIG. 7 is a configuration diagram of the switching regulator according to the second embodiment of the present invention, in which a plurality of pulse width modulation signals corresponding to a plurality of output systems are selected by a logic gate. .
[0070]
The difference between the configuration of the switching regulator of the second embodiment of the present invention shown in FIG. 7 and the configuration of the switching regulator of the first embodiment of the present invention shown in FIG. 2 includes a control signal generator 31. The control unit 12 includes a control signal generator 61 and is changed to the control unit 13 to which an AND gate 62 and an AND gate 63 are added. Since the other components are the same, the same components are the same. Reference numerals are assigned and detailed description is omitted.
[0071]
A divided voltage of the voltage across the capacitor 8 by the voltage divider 10 is input as a signal 204 to the non-inverting input terminal of the error amplifier 30.
[0072]
A divided voltage of the voltage across the capacitor 9 by the voltage divider 11 is input as a signal 205 to the non-inverting input terminal of the error amplifier 29.
[0073]
A triangular wave 206 output from the control signal generator 61 is applied to the non-inverting input terminal of the PWM comparator 28 and the non-inverting input terminal of the PWM comparator 27.
[0074]
The output terminal of the PWM comparator 28 is connected to the first input terminal of the AND gate 62, and the output terminal of the AND gate 62 is the first input terminal of the OR gate 26 and the first input terminal of the three-input OR gate 24. And connected to.
[0075]
The output terminal of the PWM comparator 27 is connected to the first input terminal of the AND gate 63, and the output terminal of the AND gate 63 is the second input terminal of the OR gate 26 and the first input terminal of the three-input OR gate 25. And connected to.
[0076]
A gate signal 209 output from the control signal generator 61 is applied to the second input terminal of the AND gate 62 and the second input terminal of the three-input OR gate 25.
[0077]
A gate signal 208 output from the control signal generator 61 is applied to the second input terminal of the AND gate 63 and the second input terminal of the three-input OR gate 24.
[0078]
As shown in FIG. 8, the control signal generator 61 includes a square wave oscillator 64 that outputs a square wave 210, a triangular wave oscillator 67 that outputs a triangular wave 206 synchronized with the square wave 210, and a square wave 210 with two negative edges. A frequency divider 65 that outputs a frequency-divided signal as a gate signal 209 and an inverter 66 that outputs an inverted signal of the gate signal 209 as a gate signal 208 are provided.
[0079]
As shown in FIG. 9, the timing of the center of the logic H level period of the gate signal 209 and the timing of the high potential side peak point of the triangular wave 206 coincide with each other, and the timing of the center of the logic L level period of the gate signal 208 And the timing of the high potential side peak point of the triangular wave 206 coincide with each other.
[0080]
Further, the timing of the center of the logic L level period of the gate signal 209 and the timing of the peak point of the high potential side of the triangular wave 206 coincide with each other, and the timing of the center of the logic H level period of the gate signal 208 The timing of the potential peak point coincides with the timing.
[0081]
Next, the operation will be described. FIG. 9 is an operation explanatory diagram of the switching regulator according to the second embodiment of this invention.
[0082]
First, since the reference voltage V2 is set lower than the normal feedback voltage 212 in one cycle of the triangular wave 206, the PWM comparator 28 compares the voltage of the triangular wave 206 with the feedback voltage 212 output from the error amplifier 30. Since the pulse width modulation signal 214 is output and the reference voltage V3 is set lower than the normal feedback voltage 211, the PWM comparator 27 generates the voltage of the triangular wave 206 and the feedback voltage 211 output from the error amplifier 29. And a pulse width modulation signal 213 is output.
[0083]
At this time, since the gate signal 209 is at the logic H level and the gate signal 208 is at the logic L level, the pulse width modulation signal 214 becomes the output signal 216 of the AND gate 62 and is further output from the OR gate 26 as the on / off control signal 201. A pulse current flows through the inductor 5 by the N-channel MOS transistor 14.
[0084]
That is, the AND gate 62, the AND gate 63, and the OR gate 26 function as a selection gate.
[0085]
At this time, the drain voltage of the P-channel MOS transistor 16 is higher than the source voltage of the P-channel MOS transistor 16, and the signal 216 is also input. Therefore, the output signal 202 of the three-input OR gate 24 becomes the logic H level. 16 is in an off state.
[0086]
Next, immediately after the N-channel MOS transistor 14 is turned off, the drain voltage of the P-channel MOS transistor 16 becomes equal to or lower than the source voltage of the P-channel MOS transistor 16 due to the induced current of the inductor 5, and the signal 202 becomes the logic L level. The induced current of the inductor 5 is supplied to the capacitor 8 by rectification, the output voltage rises, and the signal 202 returns to the logic H level.
[0087]
The error amplifier 30 changes the feedback voltage 212 so that the voltage of the signal 204 becomes equal to the reference voltage V1, the pulse width of the pulse width modulation signal 214 changes, and the output voltage is stabilized by feedback control.
[0088]
Assuming that the resistance value of the resistor 20 is R20 and the resistance value of the resistor 22 is R22, the output voltage is ((R20 + R22) / R20) × V1.
[0089]
Further, during the period when the PWM comparator 28 outputs the pulse width modulation signal 214 as the on / off control signal 201, the P-channel MOS transistor 17 is turned off by the gate signal 209 of logic H level.
[0090]
Next, in the next cycle of the triangular wave 206, the reference voltage V <b> 2 is set lower than the normal feedback voltage 212 as in the previous cycle, so that the PWM comparator 28 is output from the voltage of the triangular wave 206 and the error amplifier 30. Since the reference voltage V3 is set to be lower than the normal feedback voltage 211, the PWM comparator 27 is connected to the voltage of the triangular wave 206 and the error amplifier 29. The output feedback voltage 211 is compared, and a pulse width modulation signal 213 is output.
[0091]
At this time, since the gate signal 208 is at the logic H level and the gate signal 209 is at the logic L level, the pulse width modulation signal 213 becomes the output signal 215 of the AND gate 63 and is further output from the OR gate 26 as the on / off control signal 201. A pulse current flows through the inductor 5 by the N-channel MOS transistor 14.
[0092]
At this time, the drain voltage of the P-channel MOS transistor 17 is higher than the source voltage of the P-channel MOS transistor 17, and the signal 215 is also input. Therefore, the output signal 203 of the three-input OR gate 25 becomes the logic H level, and the P-channel MOS transistor 17 is in an off state.
[0093]
Next, immediately after the N-channel MOS transistor 14 is turned off, the drain voltage of the P-channel MOS transistor 17 becomes equal to or lower than the source voltage of the P-channel MOS transistor 17 due to the induced current of the inductor 5, and the signal 203 becomes the logic L level. The induced current of the inductor 5 is supplied to the capacitor 9 by rectification, the output voltage rises, and the signal 203 returns to the logic H level.
[0094]
The error amplifier 29 changes the feedback voltage 211 so that the voltage of the signal 205 becomes equal to the reference voltage V1, changes the pulse width of the pulse width modulation signal 213, and stabilizes the output voltage by feedback control.
[0095]
The resistance value of the resistor 21 is R21, the resistance value of the resistor 23 is R23, and the output voltage is ((R21 + R23) / R21) × V1.
[0096]
Further, during the period when the PWM comparator 27 outputs the pulse width modulation signal 213 as the on / off control signal 201, the P-channel MOS transistor 16 is turned off by the gate signal 208 of logic H level.
[0097]
The above operation is repeated to obtain two systems of output voltages.
[0098]
Further, since the gate signal 208 and the gate signal 209 are inverted every phase of the triangular wave 206 and shifted in phase by 180 degrees, the pulse width modulation signal 213 and the pulse width modulation signal 214 are alternately selected and output, and the on / off control signal In 201, the pulse width modulation signal 213 and the pulse width modulation signal 214 do not overlap.
[0099]
As described above, according to the configuration of the switching regulator of the second embodiment of the present invention, the control unit 13 includes the triangular wave 206 and each of the P channels as a plurality of synchronous rectifying switch means synchronized with the triangular wave 206. A control signal generator 61 for outputting a plurality of gate signals 208 and gate signals 209 for controlling the MOS transistor 16 and the P-channel MOS transistor 17 on a one-to-one basis, a triangular wave 206 and a feedback voltage 212, a triangular wave 206 and a feedback voltage 211 and a plurality of PWM comparators 28 and PWM comparators 27 that output a pulse width modulation signal 214 and a pulse width modulation signal 213, and a pulse width modulation signal 214 and a pulse width from the plurality of PWM comparators 28 and PWM comparators 27. One of the modulation signals 213 is a plurality of gates And an AND gate 62, an AND gate 63, and an OR gate 26, which are selected by the signal 208 and the gate signal 209 and output as the ON / OFF control signal 201 of the N-channel MOS transistor 14, and the selected pulse width modulation signal is output and the pulse current is output. Is controlled so that the P channel MOS transistor 16 corresponding to the pulse width modulation signal 214 and the P channel MOS transistor 17 corresponding to the pulse width modulation signal 213 are sequentially enabled. Even if it exists, only one inductor is required, and the switching regulator in which the mounting volume is reduced can be realized.
[0100]
In addition, although the configuration of the switching regulator of the first and second embodiments of the present invention is a two-output type, it is expanded to more than three outputs by providing PWM comparators, triangular waves, gate signals, etc. for the number of outputs. It's easy to do.
[0101]
【The invention's effect】
The effect of the present invention is that only one inductor is required even with multiple outputs, and a switching regulator that can reduce the mounting volume can be realized.
[0102]
[Brief description of the drawings]
FIG. 1 is a block configuration diagram of a switching regulator according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a switching regulator according to the first embodiment of this invention.
FIG. 3 is a configuration diagram of a control signal generator in FIG. 2;
4 is a configuration diagram of a square wave oscillator in FIG. 3. FIG.
5 is a configuration diagram of a triangular wave oscillator in FIG. 3. FIG.
FIG. 6 is an operation explanatory diagram of the switching regulator according to the first embodiment of this invention.
FIG. 7 is a configuration diagram of a switching regulator according to a second embodiment of the present invention.
8 is a configuration diagram of a control signal generator in FIG. 7. FIG.
FIG. 9 is an operation explanatory diagram of the switching regulator according to the second embodiment of this invention.
FIG. 10 is a configuration diagram of a conventional switching regulator.
[Explanation of symbols]
1, 71 Input terminal
2, 3, 72, 73 Output terminal
4, 74, 83 Excitation switch
5, 75, 84 Inductor
6, 7, 76, 77 Synchronous rectifier switch
8, 9, 55, 78, 79 capacitors
10, 11, 80, 81 Voltage divider
12, 13, 82 Control unit
14, 54 N-channel MOS transistor
16, 17, 52 P-channel MOS transistor
18, 19, 34, 37 Comparator
20, 21, 22, 23, 42, 53 Resistance
24, 25 3-input OR gate
26 OR gate
27, 28 PWM comparator
29, 30 Error amplifier
31, 61 Control signal generator
32, 64 square wave oscillator
33, 36, 67 Triangular wave oscillator
35, 41, 44, 66 Inverter
43 Crystal resonator
51 Constant current source
62, 63 AND gate
65 divider

Claims

One inductor, excitation switch means for supplying a pulse current to the inductor, a plurality of capacitors each holding an individual output voltage, and an induced current from the inductor are supplied to the corresponding capacitors on a one-to-one basis A plurality of synchronous rectification switch means for controlling the plurality of synchronous rectification switch means so that one of the plurality of synchronous rectification switch means is sequentially activated each time the pulse current is supplied; A switching regulator comprising:

The control unit has a one-to-one correspondence with the plurality of triangular rectifier switch means that correspond one-to-one with the plurality of synchronous rectification switch means and have a phase different from each other, and the plurality of synchronous rectification switch means with one-to-one synchronization A plurality of gate signals controlled by the control signal generator, a plurality of comparators each outputting a pulse width modulation signal by comparing the triangular wave corresponding to each other and a feedback voltage based on the output voltage, Logic means for outputting a logical sum signal of the pulse width modulation signals from the plurality of comparators as a control signal of the excitation switch means, and outputting the pulse width modulation when the logical sum signal is outputted. 2. The switching regulator according to claim 1, wherein only the synchronous rectification switch means corresponding to the signal is enabled.

The control unit includes a control signal generator that outputs a triangular wave and a plurality of gate signals, each of which is synchronized with the triangular wave and controls the plurality of synchronous rectification switch means on a one-to-one basis, A plurality of comparators that output a pulse width modulation signal by comparing feedback voltages based on individual output voltages, and one of the pulse width modulation signals from the plurality of comparators is selected by the plurality of gate signals. Logic means for outputting as a control signal for the excitation switch means, and when the selected pulse width modulation signal is output, only the synchronous rectification switch means corresponding to the selected pulse width modulation signal The switching regulator according to claim 1, wherein the switching regulator is effective.

A first triangular wave, a second triangular wave that is 180 degrees out of phase with the first triangular wave, a first gate signal that is synchronized with the first triangular wave, and a second gate that is synchronized with the second triangular wave A control signal generator for generating a signal, one inductor having one end connected to the first power source, an excitation switch means connected between the other end of the inductor and the second power source, and one end A first capacitor connected to the second power source, a first synchronous rectification switch means connected between the other end of the inductor and the other end of the first capacitor, and one end of the first capacitor A second capacitor connected to a second power source; a second synchronous rectifying switch means connected between the other end of the inductor and the other end of the second capacitor; and the first capacitor. The inter-terminal voltage of the first predetermined output voltage A first error amplifier that outputs a first feedback signal, and a second error that outputs a second feedback signal so that the voltage across the second capacitor becomes a second predetermined output voltage. An amplifier, a first comparator that compares the first triangular wave and the first feedback signal and outputs a first pulse width modulation signal, and the second triangular wave and the second feedback signal. A second comparator for comparing and outputting a second pulse width modulation signal, and a logical sum signal of the first pulse width modulation signal and the second pulse width modulation signal as an on / off control signal for the excitation switch means And the second synchronous rectification switch means is turned off by the first gate signal during a period in which the first comparator performs the comparison, and the second comparator I do The switching regulator, wherein the second gate signal first synchronous rectifier switch means is characterized in that in the off state during.

A control signal generator that generates a triangular wave, a first gate signal synchronized with the triangular wave, and a second gate signal that is 180 degrees out of phase with the first gate signal; One inductor to be connected; excitation switch means connected between the other end of the inductor and a second power supply; a first capacitor having one end connected to the second power supply; First synchronous rectification switch means connected between the other end and the other end of the first capacitor, a second capacitor having one end connected to the second power source, and the other of the inductor A second synchronous rectifying switch means connected between the first end and the other end of the second capacitor, and a first feedback so that a voltage between the terminals of the first capacitor becomes a first predetermined output voltage. First error amplifier for outputting a signal Comparing the triangular wave and the first feedback signal with a second error amplifier that outputs a second feedback signal so that the voltage across the second capacitor becomes a second predetermined output voltage. A first comparator that outputs a first pulse width modulation signal; a second comparator that compares the triangular wave with the second feedback signal and outputs a second pulse width modulation signal; and the first comparator A logic gate that selects a pulse width modulation signal and the second pulse width modulation signal and outputs the selected signal as an on / off control signal of the excitation switch means, and from the logic gate by the first gate signal When the second pulse width modulation signal is output, the second synchronous rectification switch means is turned off, and before the second pulse width modulation signal is output from the logic gate by the second gate signal. Switching regulator first synchronous rectifier switch means is characterized in that in the off state.

A square wave oscillator that outputs a square wave; a first triangular wave oscillator that outputs the first triangular wave synchronized with the square wave; and an inverter that outputs an inverted signal of the square wave; A second triangular wave oscillator for outputting the second triangular wave synchronized with the inverted signal, a first comparator for comparing the reference voltage with the voltage of the first triangular wave and outputting the first gate signal; The switching regulator according to claim 4, further comprising: a second comparator that compares the reference voltage with the voltage of the second triangular wave and outputs the second gate signal.

The control signal generator outputs a square wave oscillator that outputs a square wave, a triangular wave oscillator that outputs the triangular wave synchronized with the square wave, and a frequency that divides the square wave and outputs it as the first gate signal. The switching regulator according to claim 5, further comprising: a frequency divider; and an inverter that outputs an inverted signal of the first gate signal as the second gate signal.