JP3698282B2 - PLL circuit and frequency comparison circuit - Google Patents
PLL circuit and frequency comparison circuit Download PDFInfo
- Publication number
- JP3698282B2 JP3698282B2 JP18277396A JP18277396A JP3698282B2 JP 3698282 B2 JP3698282 B2 JP 3698282B2 JP 18277396 A JP18277396 A JP 18277396A JP 18277396 A JP18277396 A JP 18277396A JP 3698282 B2 JP3698282 B2 JP 3698282B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- phase
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、位相同期機能付き発振回路（いわゆるＰＬＬ回路）に係り、特にコンピュータ等の情報処理機器のクロック信号供給用として好適なＰＬＬ回路に関する。また、ＰＬＬ回路を制御するために好適な周波数比較回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路をコンピュータのクロック信号供給用として使った従来例としては、例えば１９９４年のカスタムインテグレイテッドサーキッツコンファレンス（Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の講演番号２５．１にて“Ａ １．５％ ｊｉｔｔｅｒ ＰＬＬ ｃｌｏｃｋ ｇｅｎｅｒａｔｉｏｎ ｓｙｓｔｅｍ ｆｏｒ ａ ５００ＭＨｚ ＲＩＳＣ ｐｒｏｃｅｓｓｏｒ”と題して発表された例のほか、同年の同じ学会の講演番号２５．２にて発表された例、１９９２年の同じ学会の講演番号２４．１、２４．２、２５．１にて発表された例、１９９２年のインタナショナルソリッドステイトサーキッツコンファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の講演番号ＷＰ３．３にて発表された例などがある。
これらの例に使用される位相比較回路には、位相差にほぼ比例して出力値が変化する回路が用いられるが、多くの場合は出力信号のパルスの時間幅が出力値として用いられ、位相差に等しい時間幅のパルスが出力されるように構成されている。
このことは、上記公知例の文献の内のいくつかは位相比較回路の回路図が示されているし、位相比較回路の回路図が示されていない公知例については、位相比較回路の出力が直接チャージポンプ回路やフィルタ回路に入力されるような構成になっていることから推定できる。
このため、従来のＰＬＬ回路では電圧制御発振器（以下ＶＣＯと称す）を制御する電圧はその直前に検出された位相差の大小に応じて変化し、大きな位相差が検出された時には大きく、小さい時には小さく変化するようになっている。
また、ＶＣＯを備えたＰＬＬ回路を使用しないクロック位相調整回路としては、当社から特開昭６３−２３１５１６や特開平２−１６８３０８、特開平６−９７７８８として出願した方式などがある。
また、位相比較回路とは別に周波数比較回路を独立に設けてＰＬＬ回路を制御した例としては、１９９５年４月に発行されたアイイーイーイージャーナルオブソリッドステイトサーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）という雑誌の第３０巻の４１２〜４２２ページに記載された例があり、特にその４１６ページの図４には、２個のカウンタを設けて２つの信号のパルス数をカウントするように構成された周波数比較回路の回路図が記載されている。
【０００３】
【発明が解決しようとする課題】
従来のＰＬＬ回路において、位相比較回路が判定した１回毎の位相差に比例してＶＣＯを制御する係数が大きくなるように構成すると、突発的なノイズ等によって位相比較回路が誤った信号を出力した場合には、誤った制御が大きくかかり瞬間的に大きな位相差が発生する。また、従来のＰＬＬ回路で上記の係数を小さくすると、ＶＣＯの発振周波数が狂い始めても大きな位相差が発生するまでは充分な制御がかからず、結果的に大きな位相差が発生する。
更に位相差に比例して時間幅が変化するパルス信号を出力するような位相比較回路を使うと、位相差が０に近くなった時に比較結果として出力される信号は非常に短い時間幅のパルス信号となり、実際に実現できる回路では応答できなくなる。従って、位相がほぼ合っている時には回路が応答しない不感領域が生じ、その結果として発振器の出力の位相が細かく変動するジッタと呼ばれる現象が発生する。
また、当社から特開昭６３−２３１５１６等として出願した方式では、何回かの位相比較結果を基に制御信号を決めることができるので突発的なノイズの影響を受けにくく、また、上記のようなジッタは原理的に発生しないため、位相精度の高いクロック信号が得られる。しかしその代わりに、ＰＬＬを使用した場合のＶＣＯの発振周波数に相当する高い周波数の信号をＬＳＩチップの外から供給しなければならないので、これを伝送できる高価な配線基板等が必要となる。
また、周波数比較回路を使用してＰＬＬ回路を制御する場合、その周波数比較回路として２個のカウンタを設けた構成を使うと、比較の精度を上げるためには多ビットのカウンタが必要となり、使用するトランジスタの数が増加する。さらに、カウンタがオーバーフローする数のパルスが入力されるまでは比較結果が出ないため、周波数比較に時間がかかる。
本発明の目的は、上述の位相差やジッタを低減し、位相精度の高いクロック信号を得ることのできるＰＬＬ回路を提供することにある。
本発明の他の目的は、少ないトランジスタ数で構成でき、かつ、高速に動作する周波数比較回路を実現することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、
電圧制御発振器と、該電圧制御発振器の出力からフィードバックされる信号と外部から加えられるリファレンス信号の位相を比較する位相比較回路と、その位相比較回路の比較結果に基づいて出力電圧を増減するチャージポンプ回路とを備え、該チャージポンプ回路の出力電圧を前記電圧制御発振器に加えることにより前記リファレンス信号と位相の一致するクロック信号を発生させるＰＬＬ回路において、前記位相比較回路が連続して同一の比較結果を出力しているか否かを判定する回路を備え、その判定結果が同一の比較結果を出力しているとき前記チャージポンプ回路の出力電圧を一定値づつ前記比較結果に応じて増減するように構成している。
さらに、前記位相比較回路が連続して同一の比較結果を出力した回数を計数するカウンタ回路を備え、前記比較結果が反転したとき、前記チャージポンプ回路の出力電圧を新たな比較結果に応じて前記計数結果に比例して増減するように構成している。
さらに、前記チャージポンプ回路の出力電圧を増減させる制御の強さは、前記位相比較回路が連続して同一の比較結果を出力している間は概ね一定であり、この時の制御の強さを１単位とした場合、前記位相比較回路の比較結果が反転した時の制御の強さは、前記１単位の制御の強さと前記カウンタ回路の計数結果との積の概ね半分程度となるようにしている。
また、前記電圧制御発振器の出力を分周して前記クロック信号を発生させる分周回路を備え、前記フィードバックされる信号を前記分周回路の出力の一部とするようにしている。
また、前記位相比較回路は、前記フィードバックされる信号と前記リファレンス信号の位相差の絶対値の大小に拘わらず、わずかでも位相に差があることを検出した時には、後続の回路が確実に動作するために充分な時間幅の信号を比較結果の信号として出力するようにしている。
また、前記位相比較回路の他に、前記フィードバックされる信号と前記リファレンス信号の周波数を比較する周波数比較回路を備え、該周波数比較回路が周波数に差があることを検出した時には、前記位相比較回路の比較結果や前記判定する回路の判定結果に拘わらず、前記フィードバックされる信号の周波数を前記リファレンス信号の周波数に近付けるように、前記チャージポンプ回路の出力電圧を増減させるようにしている。
また、前記位相比較回路の他に、前記フィードバックされる信号と前記リファレンス信号の周波数を比較する周波数比較回路を備え、該周波数比較回路が周波数に差があることを検出した時には、前記位相比較回路の比較結果や前記判定する回路の判定結果、前記カウンタ回路の計数結果等に拘わらず、前記フィードバックされる信号の周波数を前記リファレンス信号の周波数に近付けるように、前記チャージポンプ回路の出力電圧を増減させるようにしている。
また、前記周波数比較回路は、前記フィードバックされる信号と前記リファレンス信号の内のいずれか一方の信号の位相比較される側のエッジ（立ち上がりエッジまたは立ち下がりエッジの内、前記位相比較回路において位相を比較される側のエッジ）と、他方の信号の位相比較されない側のエッジ（前記位相比較回路において位相を比較されない側のエッジ）が交互に現われるか否かを検知し、いずれか一方の信号が２回以上連続して現われた時にその２回以上連続して現われた信号の周波数の方が高いことを示す信号を出力するようにしている。
また、前記電圧制御発振器は、前記チャージポンプ回路の出力電圧の他に、前記位相比較回路の直前の比較結果によって制御されるようにしている。
また、前記位相比較回路の直前の比較結果の変化による発振周波数の変化の程度は、前記チャージポンプ回路の出力電圧を増減させる制御の強さの１単位分だけ増減させた時の発振周波数の変化の少なくとも２倍を超えるようにしている。
また、前記ＰＬＬ回路は１個の半導体集積回路チップの中に構成され、前記半導体集積回路チップの中には少なくとも２組以上の電源供給回路を備え、前記電源供給回路の中の１組は、前記電圧制御発振器と前記電圧制御発振器に直接信号を出力する回路にのみ電源供給を行なうようにしている。
【０００５】
略一定の周波数で繰り返す第１の信号と、略一定の周波数で繰り返す第２の信号の周波数を比較する周波数比較回路であり、
前記第１の信号と前記第２の信号を入力し、該両入力信号が交互に現われるか否かを検知する手段を備え、該手段は、いずれか一方の信号が、他方の信号が現われてから次の他方の信号が現われまでに、２回以上連続して現われた時に該一方の信号の方が周波数が高いことを示す信号を出力するように構成している。
さらに、前記交互に現われるか否かを検知する手段は、
前記第１および第２の信号によってセットもしくはリセットされるＳ−Ｒ型のフリップフロップと、前記Ｓ−Ｒ型のフリップフロップの一方の出力を前記第１の信号に同期して取り込む第２のフリップフロップと、前記Ｓ−Ｒ型のフリップフロップの他方の出力を前記第２の信号に同期して取り込む第３のフリップフロップとを備え、
前記第２のフリップフロップの出力が所定の一方の出力値を取るとき前記第１の信号の方が周波数が高いことを示し、前記第３のフリップフロップの出力が所定の一方の出力値を取るとき前記第２の信号の方が周波数が高いことを示すように構成している。
さらに、前記交互に現われるか否かを検知する手段は、
前記第１の信号の立ち上がりエッジもしくは立ち下がりエッジのいずれかに起動されて所定の時間幅のパルス信号を出力する第１のエッジ検出回路と、前記第２の信号の立ち上がりエッジもしくは立ち下がりエッジのいずれかに起動されて前記所定の時間幅と略等しい時間幅のパルス信号を出力する第２のエッジ検出回路とを備え、
前記交互に現われるか否かを検知する対象の信号として、前記第１の信号および第２の信号に代えて、前記第１および第２のエッジ検出回路の出力するパルス信号を用いるよう構成している。
【０００６】
また、アナログの制御電圧とデジタルの制御信号によって発振周波数を制御される電圧制御発振器と、前記電圧制御発振器から直接もしくは分周回路等を介して出力されるフィードバック信号と外部から加えられるリファレンス信号の位相を比較する位相比較回路と、前記フィードバック信号と前記リファレンス信号の周波数を比較する周波数比較回路と、前記位相比較回路の比較結果および前記周波数比較回路の比較結果に基づいて制御パルスを発生する制御パルス発生回路と、前記制御パルスによって出力電圧を制御されるチャージポンプ回路とを備え、
前記チャージポンプ回路の出力電圧を前記電圧制御発振器に前記アナログの制御電圧として加え、前記位相比較回路の比較結果を前記電圧制御発振器に前記デジタルの制御信号として加えることによって、前記フィードバック信号と前記リファレンス信号の周波数および位相を一致させるように構成されたＰＬＬ回路であり、
前記パルス発生回路が、前記周波数比較回路が前記フィードバック信号と前記リファレンス信号の周波数に差のあることを検知した時には、前記位相比較回路の比較結果にかかわらず前記フィードバック信号の周波数を前記リファレンス信号の周波数に近付かせる制御パルスを発生し、前記周波数比較回路が前記フィードバック信号と前記リファレンス信号の周波数に差のあることを検知しなくなった後、前記位相比較回路の比較結果が所定回数以上反転するまでの間は、前記フィードバック信号の周波数を変更するような制御パルスは発生せず、前記周波数比較回路が前記フィードバック信号と前記リファレンス信号の周波数に差のあることを検知しなくなった後、前記位相比較回路の比較結果が所定回数以上反転した後は、前記フィードバック信号の位相が前記リファレンス信号の位相に近付くように前記フィードバック信号の周波数を変更する制御パルスを発生するように構成されている。
さらに、前記ＰＬＬ回路の周波数比較回路を前記した周波数比較回路とするようにしている。
さらに、前記ＰＬＬ回路に前記電圧制御発振器の出力を分周する分周回路を備え、該分周回路の出力を前記フィードバック信号とするようにしている。
さらに、前記ＰＬＬ回路は１個の半導体集積回路チップの中に構成され、
該半導体集積回路チップへの電源供給回路として、前記半導体集積回路チップの外部より電源を供給する第１組の電源供給回路と、前記第１組の電源供給回路から抵抗性素子を介して電源を供給する第２組の電源供給回路とを備え、
前記第２組の電源供給回路は、前記ＰＬＬ回路の前記電圧制御発振器のみ、または、前記電圧制御発振器と前記チャージポンプ回路の一部のみに電源を供給するように構成している。
【０００７】
【発明の実施の形態】
本発明によるＰＬＬ回路の一実施例の概略構成を図１に、その中の各構成要素の具体的な回路図を図３〜図１０に示す。
図１において、１０１は位相比較回路、１０２はカウンタ回路、１０３は周波数比較回路、１０４は制御パルス発生回路、１０５はチャージポンプ回路、１０６は波形鈍化回路、１０７は電圧制御発振器、１０８は分周回路、１０９はバッファ回路である。
この回路は、チャージポンプ回路１０５の出力１５５と波形鈍化回路１０６の出力１５６によって制御される電圧制御発振器１０７の出力１５７を、分周回路１０８で分周することによって多相のクロック信号１５８を生成し、これを多数のバッファ回路１０９を介してクロック信号１５９として多数の分配先へ供給するように構成されている。
そして、クロック信号１５９の内の１つ１６０をフィードバック信号として位相比較回路１０１に加え、外部から供給されるリファレンス信号１５０の位相と比較する。
【０００８】
従来のＰＬＬ回路はこの位相比較回路１０１が位相の早遅関係と差の絶対値を検出してその結果をチャージポンプ回路１０５に直接加えるように構成されているが、本発明の特徴は、図１に示すようにカウンタ回路１０２と制御パルス発生回路１０４を設けたことにある。
そして、位相比較回路１０１はフィードバック信号１６０とリファレンス信号１５０の位相の早遅関係のみを検出し、カウンタ回路１０２は位相比較回路１０１が連続して同じ比較結果を検出した回数を計数し、制御パルス発生回路１０４はカウンタ回路１０２の計数結果と位相比較回路１０１の比較結果を元に適切な制御パルス１５４を生成し、これをチャージポンプ回路１０５に加えるように構成した。
なお、周波数比較回路１０３は、位相調整動作の開始直後等において、フィードバック信号１６０とリファレンス信号１５０の周波数の差が大きい場合に引き込み時間を短縮させるために設置した回路である。
また、波形鈍化回路１０６はチャージポンプ回路１０５を通さずに位相比較回路１０１の出力１５１を電圧制御発振器１０７に加えることにより、位相比較結果を直ちに発振周波数に反映させるために設けた回路である。その時に、位相比較回路１０１の出力１５１が急峻に変化しても電圧制御発振器１０７の動作が不安定にならないようにするため、波形鈍化回路１０６において波形を鈍化する。
なお、上記の動作の不安定を考慮しなくてもよい場合には、波形鈍化回路１０６を設けずに上記位相比較回路１０１の直前の比較結果を直接電圧制御発信器１０７に入力するようにしてもよい。
また、カウンタ回路１０２と制御パルス発生回路１０４はクロック信号に従って動作するディジタル回路であり、リファレンス信号１５０はそのためのクロック信号としても使用する。
【０００９】
次に、図１の回路の動作について説明する。
周波数比較回路１０３は、フィードバック信号１６０とリファレンス信号１５０が交互に現われている時にはこの２つの信号の周波数はほぼ一致しているとみなしてアクティブな信号は出力しないが、いずれか一方の信号のみが連続して２回以上現われると、その信号の方が周波数が高いと判断してそれを示す信号を１５３に出力する。
制御パルス発生回路１０４がこの信号を受けると、位相比較回路１０１の出力１５１やカウンタ回路１０２の出力１５２の状態に拘わらず、フィードバック信号１６０の周波数をリファレンス信号１５０の周波数に近付けるような信号を１５４に出力する。
例えば、電圧制御発振器１０７として制御信号１５５の電圧が高いほど発振周波数が低くなるような回路を使う場合、リファレンス信号１５０が１回現われてから次に現われるまでの間にフィードバック信号１６０が２回以上現われている間は、フィードバック信号１６０の周波数の方が高いことを示す信号が１５３に出力され、制御パルス発生回路１０４はチャージポンプ回路１０５の出力１５５の電圧を上げるような信号を１５４に出力し、その結果制御信号１５５の電圧は徐々に上昇して電圧制御発振器１０７の出力１５７の周波数は徐々に低くなる。すると、それを分周した信号１５８の周波数も徐々に低くなってその分配先の１つであるフィードバック信号１６０の周波数も低くなる。
逆に、フィードバック信号１６０が１回現われてから次に現われるまでの間にリファレンス信号１５０が２回以上現われている間は、フィードバック信号１６０の周波数の方が低いことを示す信号が１５３に出力され、制御パルス発生回路１０４はチャージポンプ回路１０５の出力１５５の電圧を下げるような信号を１５４に出力し、その結果制御信号１５５の電圧は徐々に下降して電圧制御発振器１０７の出力１５７の周波数は徐々に高くなる。
すると、それを分周した信号１５８の周波数も徐々に高くなってその分配先の１つであるフィードバック信号１６０の周波数も高くなる。
そして、フィードバック信号１６０とリファレンス信号１５０の周波数がほぼ一致すると、この２つの信号は交互に現われることになり、１５３にはアクティブな信号は出力されなくなり、制御パルス発生回路１０４は位相比較回路１０１の出力１５１とカウンタ回路１０２の出力１５２に基づいて信号を出力するようになる。
なお、フィードバック信号１６０とリファレンス信号１５０の周波数と位相がほぼ一致している時に周波数比較回路１０３がアクティブな信号を出力しないようにするため、具体的にはいずれか一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジが交互に現われるか否かを判定するように構成する。
【００１０】
次に、周波数比較回路１０３がアクティブな信号を出力しなくなった後の動作を説明する。周波数比較回路１０３がアクティブな信号を出力しなくなった直後にはフィードバック信号１６０とリファレンス信号１５０の位相は大きくずれている場合が多く、しばらくの間はフィードバック信号１６０とリファレンス信号１５０の位相の早遅関係は変わらない。
この間は、制御パルス発生回路１０４はチャージポンプ回路１０５の出力１５５の電圧をごくわずかずつ変化させるような信号を１５４に出力する。この時の１回当たりの変化分が電圧制御発振器１０７の発振周波数の制御の最小単位となる。例えばフィードバック信号１６０の位相の方が早い場合は、チャージポンプ回路１０５の出力１５５の電圧を制御の最小単位に相当する分ずつ上げるような信号を１５４に出力し、電圧制御発振器１０７の出力１５７の周波数はゆっくりと下がってフィードバック信号１６０は少しずつ遅くなっていく。
この間、カウンタ回路１０２は位相比較回路１０１が同じ比較結果を出した回数をカウントする。そしてフィードバック信号１６０とリファレンス信号１５０の位相の早遅関係が逆転すると、制御パルス発生回路１０４はカウンタ回路１０２のカウント数と制御の最小単位に相当する電圧の積の約半分だけチャージポンプ回路１０５の出力電圧を戻すようなパルスを１５４に出力する。
すると、フィードバック信号１６０とリファレンス信号１５０の位相の早遅関係が逆転した少し後（チャージポンプ回路の時定数の分だけ後、以下同じ）には、チャージポンプ回路１０５の出力１５５の電圧は、前回に逆転した少し後の電圧と今回逆転する直前の電圧のほぼ中間の電圧になる。
その電圧は、フィードバック信号１６０とリファレンス信号１５０の位相の早遅関係が前回に逆転した後に最も位相が離れた時（すなわち、フィードバック信号１６０とリファレンス信号１５０の周波数がほぼ一致した時）の電圧にほぼ等しい。
従って、位相の早遅関係が逆転する毎に（すなわち、位相がほぼ一致する毎に）周波数も一致するようにチャージポンプ回路１０５の出力１５５の電圧が制御されるため、位相と周波数が共に一致する状態に急速に近付く。
【００１１】
更に、位相比較回路１０１の比較結果は、波形鈍化回路１０６を介して電圧制御発振器１０７に加えられている。この信号１５６は、直前の位相比較結果のみに基づいて電圧制御発振器１０７の発振周波数を増減する。
すなわち、チャージポンプ回路１０５の出力１５５の電圧が同じであっても、フィードバック信号１６０の位相がリファレンス信号１５０の位相より早いと判定された直後には、遅いと判定された直後より若干低い周波数で発振する。
この信号１５６による電圧制御発振器１０７の発振周波数の変化量は、制御パルス発生回路１０４による制御の最小単位の２倍以上（望ましくは数倍以上）に設定しておく。
すると、位相と周波数がほぼ一致した後はフィードバック信号１６０とリファレンス信号１５０の位相の早遅関係は位相比較が行われる毎（すなわち、リファレンス信号１５０の周期毎）に逆転し、これに伴って電圧制御発振器１０７の発振周波数はこの信号１５６による周波数の変化量だけ上下する。
従って、この回路では突発的に大きなノイズを受けて位相比較結果が狂っても直ちに大きなジッタが発生することはなく、ジッタの大きさはこの信号１５６による周波数の変化量分と制御の最小単位による分のみとなる。
【００１２】
図２には、フィードバック信号１６０とリファレンス信号１５０の位相差、フィードバック信号１６０の周波数、位相比較回路１０１の比較結果、カウンタ回路１０２のカウント数、チャージポンプ回路１０５の出力電圧の時間変化の概念を、ある時点で位相の早遅関係が逆転してから交互に繰り返されるまでについて示す。ただし、簡単のため図２ではチャージポンプ回路１０５の時定数は無視した。
図２において、各グラフは上から順に１６０と１５０の位相差、１６０の周波数、１０１の比較結果、１０２のカウント数、１０５の出力電圧を表わし、横軸は時間の経過を示す。横軸の１目盛はリファレンス信号１５０の１周期に相当する。
次に、１６０の周波数のグラフについて説明する。電圧制御発振器１０７の発振周波数はチャージポンプ回路１０５の出力電圧と位相比較回路１０１の直前の比較結果（図１における信号１５６）によって決まるが、位相比較回路１０１の比較結果には２つの状態しかないので、チャージポンプ回路１０５の出力電圧が決まれば電圧制御発振器１０７の発振周波数は２つの内のいずれかになる。
この図にはその両方の場合に対応するフィードバック信号１６０の周波数を示し、実際に起きたとした状態の側を実線、他方を破線で示した。
【００１３】
ここで、チャージポンプ回路１０５の最初の出力電圧が、安定後の電圧（フィードバック信号１６０とリファレンス信号１５０の周波数がほぼ一致する時の電圧）よりかなり低い状態にあったとする。
すると、電圧制御発振器１０７が安定後の周波数より高い周波数で発振するため、フィードバック信号１６０の周波数もリファレンス信号１５０の周波数より高い状態にある。
この状態で図２の最初に示すようにフィードバック信号１６０とリファレンス信号１５０の位相が逆転すると、その後しばらくの間はフィードバック信号１６０の位相の方がリファレンス信号１５０の位相より早い状態が連続するので、チャージポンプ回路１０５の出力電圧は制御の最小単位ずつ上昇し、フィードバック信号１６０の周波数もその分だけ低くなっていく。
そして何周期か後にはフィードバック信号１６０の周波数はリファレンス信号１５０の周波数より低くなるが、その直後はフィードバック信号１６０の位相はリファレンス信号１５０の位相より相当早い状態になっているので、その後もしばらくの間は位相比較回路１０１の比較結果は変わらず、チャージポンプ回路１０５の出力電圧は制御の最小単位ずつの上昇を続け、フィードバック信号１６０の周波数もその分だけ低くなっていく。
ところが、その間はフィードバック信号１６０とリファレンス信号１５０の位相差は徐々に小さくなり、ある時点で位相差が逆転し１０１の比較結果が反転する。
ここで、カウンタ回路１０２のカウント数と制御の最小単位の積の半分（制御の最小単位に満たない端数は切り捨て）に相当する電圧だけ、チャージポンプ回路１０５の出力電圧が戻される。
すると、チャージポンプ回路１０５の出力電圧は、位相比較回路１０１の比較結果が最初に逆転した直後における電圧と次に逆転する直前における電圧の中間の値（すなわち、位相差が最も大きくなった時に近い値）になる。
これが何回か繰り返された後、チャージポンプ回路１０５の出力電圧は安定し、位相比較回路１０１は両方の比較結果を交互に出力するようになり、フィードバック信号１６０の周波数はリファレンス信号１５０の周波数の上下を細かく変化し、位相差は殆ど無い状態になる。
この後は、突発的なノイズ等によって位相比較回路１０１の比較結果が狂わされても、従来のＰＬＬ回路のように瞬時に大きなジッタが発生することはなく、位相比較回路１０１の比較結果による発振周波数の変化分のジッタしか出ない。
【００１４】
図３は、位相比較回路１０１の具体的な回路構成の一実施例を示した図である。
図３において、３０１および３０２はセットリセット型のフリップフロップを構成するＮＡＮＤ回路、３０３および３０４はエッジトリガ型のフリップフロップ、３０５、３０６および３０９〜３１１はバッファとして作用するインバータ回路、３０７はＮＯＲ回路、３０８は信号を遅延させるためのインバータ回路である。
図３の回路は、１５０と１６０の両方の信号がローレベルである間は３５０と３６０の信号は両方ともハイレベルになるが、１５０と１６０のいずれか一方の信号がハイレベルになるとそれに対応する側の３５０または３６０の信号がローレベルになる。その後１５０と１６０の信号が両方ともハイレベルになっても、後からハイレベルになった方に対応する３５０または３６０の信号はハイレベルのままである。
すなわち、ＮＡＮＤ回路３０１および３０２はセットリセット型フリップフロップとして動作し、１５０と１６０の信号の立ち上がりエッジの位相の早遅関係が比較され、その結果が３５０と３６０の信号に現われる。
そして１５０と１６０の信号が両方ともハイレベルになると、その少し後にはＮＯＲ回路３０７の出力もハイレベルとなり、更にその少し後にはフリップフロップ３０４のクロック端子に加えられている信号３７０もハイレベルとなる。すると、３６０の信号に現われている比較結果がフリップフロップ３０４に取り込まれ、インバータ回路３０９を介して１５１の信号として出力される。
なお、フリップフロップ３０３は、ＮＡＮＤ回路３０１および３０２の負荷を等しくするために設けたダミーのフリップフロップである。
また、インバータ回路３０５、３０６、３１０および３１１は、リファレンス信号１５０とフィードバック信号１６０に直接かかる負荷をなるべく軽くしてより正確な位相比較を行うためのバッファとして設けた回路であり、カウンタ回路１０２、周波数比較回路１０３や制御パルス発生回路１０４へのリファレンス信号１５０およびフィードバック信号１６０の供給には、インバータ回路３１０および３１１の出力３５１および３６１を使用する。
【００１５】
図４は、カウンタ回路１０２の具体的な回路構成の一実施例を示した図である。
図４において、４０１、４１１、４２１、４３１、４４１はエッジトリガ型のフリップフロップ、４４２は排他的論理和回路である。
図４の回路は、位相比較回路１０１内のインバータ回路３１０を介して送られてくるリファレンス信号３５１をクロック信号として、これに同期して動作する。
フリップフロップ４４１には位相比較結果を示す信号１５１がクロック信号３５１に同期して取り込まれるため、前回の位相比較結果が記憶されている。従って、同じ位相比較結果が連続している間（すなわち、前回の位相比較結果と今回の位相比較結果が等しい時）は、前回の位相比較結果を表わすフリップフロップ４４１の出力と今回の位相比較結果を表わす１５１の信号が等しいため、排他的論理和回路４４２の出力４９０はローレベルとなる。
この間は、フリップフロップ４０１、４１１、４２１、４３１の出力４５０〜４８０に現われる信号を２進数とみなした時、クロック信号３５１が立ち上がる毎にこの２進数の表わす数値が１ずつ増加するように変化する。ただし、４５０がＬＳＢ、４８０がＭＳＢである。
なお、このカウンタは４５０〜４８０に現われる信号が全てハイレベルになった時（すなわち、最大カウント値に達した時）には、ゲート回路４４３の出力４９１がハイレベルとなり、以後は最大カウント値が保持されるように構成されている。
そして位相比較結果が反転すると（すなわち、前回の位相比較結果と今回の位相比較結果が異なる時）、排他的論理和回路４４２の出力４９０はハイレベルとなってゲート回路４０２、４１２、４２２、４３２の出力がローレベルとなり、その次にクロック信号３５１が立ち上がるとフリップフロップ４０１、４１１、４２１、４３１の出力４５０〜４８０がリセットされる。その後再び同一の位相比較結果が続くと、改めてカウントが始まる。
【００１６】
図５は、周波数比較回路１０３の具体的な回路構成の一実施例を示した図である。
図５において、５００〜５０２はリファレンス信号３５１の立ち上がりエッジが現われる毎に単発のパルス信号を出力するゲート回路群、５１１および５１２はフィードバック信号３６１の立ち下がりエッジが現われる毎に単発のパルス信号を出力するゲート回路群、５０３および５１３はセットリセット型のフリップフロップを構成するＮＯＲ回路、５０４および５１４はエッジトリガ型のフリップフロップである。
この回路は、リファレンス信号３５１が立ち上がると、ゲート５０２から５５０に単発のパルス信号が出力され、この単発のパルス信号はフリップフロップ５０４のクロック信号となり、この単発パルス信号発生時のＮＯＲ回路５０３の出力５５１をフリップフロップ５０４に取り込むと共に、その少し後に、この単発パルス信号によりＮＯＲ回路５０３の出力５５１をローレベルにする。
また、フィードバック信号３６１が立ち下がると、ゲート５１２から５６０に単発のパルス信号が出力され、この単発のパルス信号はフリップフロップ５１４のクロック信号となり、この単発パルス信号発生時のＮＯＲ回路５１３の出力５６１をフリップフロップ５１４に取り込むと共に、その少し後に、この単発パルス信号によりＮＯＲ回路５１３の出力５６１をローレベルにする。
そして、リファレンス信号３５１の立ち上がりとフィードバック信号３６１の立ち下がりが同時に現われない限り、５５１と５６１のいずれか一方がローレベルになると他方はハイレベルになる。また、もし仮に同時に現われたとしても、先に単発パルスが消えた側がハイレベル、他方がローレベルになる。
従って、リファレンス信号１５０とフィードバック信号１６０の位相と周波数がほぼ一致した後は、リファレンス信号３５１の立ち上がりとフィードバック信号３６１の立ち下がりはほぼ半周期毎に必ず交互に現われるためフリップフロップ５０４および５１４には必ずハイレベルが取り込まれるが、いずれかの周波数が高い状態が続くと、位相差が１周期ずれる毎に周波数の高い側に２回連続して単発パルスが現われ、その側のフリップフロップ５０４または５１４にローレベルが取り込まれる。これが、周波数に差があることを示す信号として５５３または５６３に出力される。
【００１７】
図６は、制御パルス発生回路１０４の具体的な回路構成の一実施例を示した図である。
図６において、６１５、６１６、６２５、６２６、６３５、６３６はエッジトリガ型のフリップフロップであり、位相比較回路１０１内のインバータ回路３１０を介して送られてくるリファレンス信号３５１をクロック信号として、これに同期して動作する。
また、６０３および６０４はクロック信号３５１の立ち下がりエッジが現われる毎に単発のパルス信号を出力するゲート回路群である。
また、図６の回路の出力の内、６６１、６７１、６８１はチャージポンプ回路１０５の出力電圧を下げるための制御パルスを出力し、６６１をＬＳＢ、６８１をＭＳＢとする２進数でその制御の大きさが表現される。同様に６６２、６７２、６８２はチャージポンプ回路１０５の出力電圧を上げるための制御パルスを出力し、６６２をＬＳＢ、６８２をＭＳＢとする２進数の補数でその制御の大きさが表現される。
【００１８】
この回路は、リファレンス信号の周波数の方がフィードバック信号の周波数より高いことを示す信号５５３がハイレベルの時は、位相比較回路１０１やカウンタ回路１０２から来る信号の状態にかかわらず、ゲート回路６１３、６２３、６３３の出力はローレベルになり、ゲート回路６１４、６２４、６３４の出力はハイレベルになる。
その状態でクロック信号３５１が立ち上がると、フリップフロップ６１５、６２５、６３５の出力はハイレベル、フリップフロップ６１６、６２６、６３６の出力はローレベルとなる。
更にその後クロック信号３５１が立ち下がると、ゲート回路６０４の出力６５１に単発パルスが現われ、チャージポンプ回路の出力電圧を下げるための信号６６１、６７１、６８１は、その単発パルスが現われている間だけ全てハイレベル（すなわち、最大数を表わす信号）となる。この間、チャージポンプ回路の出力電圧を上げるための信号６６２、６７２、６８２は、全てハイレベル（すなわち、補数で“０”を表わす信号）に固定されたままである。
また逆に、フィードバック信号の周波数の方がリファレンス信号の周波数より高いことを示す信号５６３がハイレベルの時は、チャージポンプ回路の出力電圧を上げるための信号６６２、６７２、６８２は、ゲート回路６０４の出力６５１に単発パルスが現われている間だけ全てローレベル（すなわち、補数で最大数を表わす信号）となる。この間、チャージポンプ回路の出力電圧を下げるための信号６６１、６７１、６８１は、全てローレベル（すなわち、“０”を表わす信号）に固定されたままである。
【００１９】
周波数比較回路１０３から来る信号５５３および５６３が共にローレベルになると、図６の回路の出力はカウンタ回路１０２から来る信号４６０〜４９０と位相比較回路１０１から来る信号１５１に基づいて変化する。
このうち、位相比較回路１０１から来る信号１５１がローレベルの時（すなわち、リファレンス信号の位相の方がフィードバック信号の位相より早い時）には、チャージポンプ回路の出力電圧を上げるための信号６６２、６７２、６８２は全てハイレベル（すなわち、補数で“０”を表わす信号）に固定され、チャージポンプ回路の出力電圧を下げるための信号６６１、６７１、６８１はゲート回路６０４の出力６５１に単発パルスが現われている間だけカウンタ回路１０２から来る信号４６０〜４９０によって決まる値をとる。
逆に位相比較回路１０１から来る信号１５１がハイレベルの時（すなわち、フィードバック信号の位相の方がリファレンス信号の位相より早い時）にはチャージポンプ回路の出力電圧を下げるための信号６６１、６７１、６８１は、全てローレベル（すなわち、“０”を表わす信号）に固定され、チャージポンプ回路の出力電圧を上げるための信号６６２、６７２、６８２はゲート回路６０４の出力６５１に単発パルスが現われている間だけカウンタ回路１０２から来る信号４６０〜４９０によって決まる値をとる。
【００２０】
カウンタ回路１０２から来る信号のうち、４９０がローレベルの間（すなわち、同じ比較結果が連続している間）は、フリップフロップ６１５または６１６の出力はハイレベル、フリップフロップ６２５、６２６、６３５および６３６の出力はローレベルとなる。
すると、チャージポンプ回路の出力電圧を下げるための信号６８１、６７１、６６１または上げるための信号６８２、６７２、６６２のいずれかに、“００１”を表わす信号または補数で“００１”を表わす信号が出力される。
４９０がハイレベルの時（すなわち、比較結果が反転した時）は、カウンタ回路１０２から来る信号４８０、４７０、４６０の表わす数値がそのままもしくは補数で出力される。
カウンタ回路１０２から来る信号４８０、４７０、４６０の表わす数値は、カウンタ回路１０２のカウント値を表わす信号４８８、４７０、４６０、４５０の内のＬＳＢを除いた数値（すなわち、カウント値の半分に相当する値）である。
【００２１】
以上による図６の回路の動作をまとめると、以下のようになる。
（１）リファレンス信号の周波数の方がフィードバック信号の周波数より高いことを示す信号がハイレベルの時は、チャージポンプ回路の出力電圧を下げるための信号には最大数を表わすパルスが出力され、チャージポンプ回路の出力電圧を上げるための信号は補数で“０”を表わす信号に固定される。
（２）フィードバック信号の周波数の方がリファレンス信号の周波数より高いことを示す信号がハイレベルの時は、チャージポンプ回路の出力電圧を上げるための信号には補数で最大数を表わすパルスが出力され、チャージポンプ回路の出力電圧を下げるための信号は“０”を表わす信号に固定される。
（３）周波数比較回路の出力が共にローレベルで、位相比較回路の出力はリファレンス信号の位相の方がフィードバック信号の位相より早いことを示している時は、同じ比較結果が連続している間は“１”を表わすパルス、比較結果が反転した時にはカウント値の半分に相当する値を表わすパルスがチャージポンプ回路の出力電圧を下げるための信号に出力され、チャージポンプ回路の出力電圧を上げるための信号は補数で“０”を表わす信号に固定される。
（４）周波数比較回路の出力が共にローレベルで、位相比較回路の出力はフィードバック信号の位相の方がリファレンス信号の位相より早いことを示している時は、同じ比較結果が連続している間は補数で“１”を表わすパルス、比較結果が反転した時にはカウント値の半分に相当する値を補数で表わすパルスがチャージポンプ回路の出力電圧を上げるための信号に出力され、チャージポンプ回路の出力電圧を下げるための信号は“０”を表わす信号に固定される。
【００２２】
図７は、チャージポンプ回路１０５の具体的な回路構成の一実施例を示した図である。
図７において、７１１、７２１、７３１、７１３、７２３および７３３はＮＭＯＳ素子、７１２、７２２、７３２、７１４、７２４および７３４はＰＭＯＳ素子、７０１および７０２は容量素子、７０３および７０４は抵抗素子である。
また、７６０にはマイナス側の電源、７７０および７７１にはプラス側の電源を加える。ただし、７７１に加える電源は、他の論理回路等の動作により発生するノイズの影響を受けにくいような方法で、特に安定な電源を加えるのが望ましい。
【００２３】
図７のＮＭＯＳ素子およびＰＭＯＳ素子の大きさは、７１３と７１４は同じ程度の電流が流れる大きさ、７２３および７２４はそれぞれその約２倍、７３３および７３４はそれぞれ更にその約２倍の電流が流れる大きさとする。
７１１、７２１、７３１、７１２、７２２および７３２については、それぞれ７１３、７２３、７３３、７１４、７２４および７３４と同程度もしくはそれ以上の電流が流れる大きさとするが、後述するように７１３、７２３、７３３、７１４、７２４および７３４に流す電流は通常のＭＯＳ素子に流れる電流より絞ることになるので、７１１、７２１、７３１、７１２、７２２および７３２には通常のＭＯＳ素子を使えば充分な大きさになる。
【００２４】
図７の回路の６６１、６７１（または／および）６８１にパルスが加わると、そのパルスが加わっている間だけＮＭＯＳ素子７１１、７２１（または／および）７３１が導通状態となって７５０の電圧が下がり、これが容量素子７０１、７０２と抵抗素子７０３、７０４が構成するローパスフィルタによって平滑化され、制御信号１５５の電圧を下げる。その時の制御信号１５５の電圧の変化量は、そのパルス幅と、ＮＭＯＳ素子７１３、７２３（または／および）７３３に流れる電流値と、容量素子７０１および７０２の容量値によって決まる。
ＮＭＯＳ素子７３３に流れる電流はＮＭＯＳ素子７２３に流れる電流の約２倍、ＮＭＯＳ素子７２３に流れる電流はＮＭＯＳ素子７１３に流れる電流の約２倍であるから、制御信号１５５の電圧の変化量は６６１、６７１、６８１に加わる信号が表わす２進数の数値に比例した大きさとなり、ＮＭＯＳ素子７１３に流れる電流によって決まる制御信号１５５の電圧の変化量が制御の最小単位に相当する。
６６２、６７２（または／および）６８２に補数を表わすパルスが加わった場合も同様である。また、ＮＭＯＳ素子７１３に流れる電流とＰＭＯＳ素子７１４に流れる電流がほぼ同じであるから、制御信号１５５の電圧を上昇させる時の制御の最小単位と下降させる時の制御の最小単位もほぼ等しくなる。
【００２５】
なお、制御信号１５５の電圧を例えば０．１ｍＶ単位で制御しようとした場合、仮に図６のゲート回路群６０３および６０４が発生するパルスの幅を約１ｎｓ、容量素子７０１および７０２の容量値の和を約１００ｐＦ程度とすると、ＮＭＯＳ素子７１３に流れる電流は約１０μＡ程度に絞らなければならない。
しかしながら、仮にゲート長が０．５μｍのＭＯＳ素子を製作するプロセスを使った場合、通常のＮＭＯＳ素子ではゲート幅を約１μｍに絞っても１００μＡ程度以上の電流が流れるので、通常のＮＭＯＳ素子よりゲート長を長くして電流を絞ることも必要である。ＮＭＯＳ素子７２３、７３３およびＰＭＯＳ素子７１４、７２４、７３４についても同様である。
【００２６】
図８は、波形鈍化回路１０６の具体的な回路構成の一実施例を示した図である。
図８において、８０１および８０３はＮＭＯＳ素子、８０２および８０４はＰＭＯＳ素子、８２１および８２２は容量素子、８１１および８１２は抵抗素子である。
また、７６０および７６１にはマイナス側の電源、７７０および７７１にはプラス側の電源を加えるが、図７の場合と同様に、７６１および７７１に加える電源は、他の論理回路等の動作により発生するノイズの影響を受けにくいような方法で、特に安定な電源を加えるのが望ましい。
【００２７】
図８の回路は、位相比較回路１０１の出力１５１に対応して同じ論理値の信号８６２と反転信号８６１を電圧制御発振器１０７に送る回路であるが、この回路は、電圧制御発振器１０７に加える信号が急峻に変化するのを防ぐことと、他の論理回路等の動作によって７６０または７７０の電源が揺れた時に電圧制御発振器１０７に加える信号８６１および８６２の揺れを低減することを目的として設けた回路である。
ただし、この回路は、位相比較回路１０１の出力１５１の変化をなるべく早く電圧制御発振器１０７に伝える必要があるので、容量素子８２１または８２２と抵抗素子８１１または８１２が構成するローパスフィルタの時定数は図７のチャージポンプ回路の場合に較べてかなり短くする必要がある。
また、８６１および８６２の信号の電圧変動による影響は、図７の１５５の信号の電圧変動による影響よりはるかに小さいので、場合によっては容量素子８２１および８２２と抵抗素子８１１および８１２が構成するローパスフィルタは省略して８５０および８５１の信号を電圧制御発振器１０７に直接加える構成も有り得る。
【００２８】
図９は、電圧制御発振器１０７の具体的な回路構成の一実施例を示した図である。
図９において９０１〜９０５、９２０〜９２５、９４１、９４２および９４４はＮＭＯＳ素子、９１１〜９１５、９３０〜９３５、９４０、９４３および９４５はＰＭＯＳ素子である。
また、図７や図８と同様に７６１にはマイナス側の電源、７７１にはプラス側の電源を加えるが、これらの電源は他の論理回路等の動作により発生するノイズの影響を受けにくいような方法で、特に安定な電源を加えるのが望ましい。
図９の回路は、ＮＭＯＳ素子９０１〜９０５とＰＭＯＳ素子９１１〜９１５が構成するリングオシレータが発振し、その出力１５７を次段の分周回路１０８に加えるようになっている。
このリングオシレータの発振周波数はＮＭＯＳ素子９２１〜９２５とＰＭＯＳ素子９３１〜９３５に流れる電流によって制御されるが、その電流はＮＭＯＳ素子９４１および９４２とＰＭＯＳ素子９４０および９４３によって制御され、更にその電流は１５５に加えられる制御電圧によって制御される。
すなわち、１５５に加えられる制御電圧が下がると、ＰＭＯＳ素子９４０に流れる電流が増加し、ＮＭＯＳ素子９４１に同じ電流が流れるまで９５０の電圧が上昇してＮＭＯＳ素子９２１〜９２５に流し得る電流が増加する。
更にこの時、ＮＭＯＳ素子９４２に流れる電流も増加し、ＰＭＯＳ素子９４３に同じ電流が流れるまで９５１の電圧が下降してＰＭＯＳ素子９３１〜９３５に流し得る電流も増加する。
ＮＭＯＳ素子９２１〜９２５に流し得る電流とＰＭＯＳ素子９３１〜９３５に流し得る電流が増加すると、ＮＭＯＳ素子９０１〜９０５とＰＭＯＳ素子９１１〜９１５が構成するリングオシレータの発振周波数が高くなる。
逆に１５５に加えられる制御電圧が上がると、ＮＭＯＳ素子９０１〜９０５とＰＭＯＳ素子９１１〜９１５が構成するリングオシレータの発振周波数は低くなる。
また、８６１に加えられる信号がハイレベルになり、８６２に加えられる信号がローレベルになると、ＮＭＯＳ素子９４４とＰＭＯＳ素子９４５が導通して、ＮＭＯＳ素子９２１とＰＭＯＳ素子９３１に流れる電流にはそれぞれＮＭＯＳ素子９２０とＰＭＯＳ素子９３０に流れる電流が加勢され、ＮＭＯＳ素子９０１〜９０５とＰＭＯＳ素子９１１〜９１５が構成するリングオシレータの発振周波数は若干高くなる。
従って、８６１および８６２に加えられる信号（すなわち、位相比較回路１０１の出力１５１によって決まる信号）によってもリングオシレータの発振周波数を制御できる。
なおその時の制御の強さは、ＮＭＯＳ素子９２１〜９２５の大きさとＮＭＯＳ素子９２０の大きさの比やＰＭＯＳ素子９３１〜９３５の大きさとＰＭＯＳ素子９３０の大きさの比によって決まるが、図２の説明で前述したように、この制御の強さは制御パルス発生回路１０４による制御の最小単位の２倍以上（望ましくは数倍以上）になるように設定しておくのが望ましい。
ただし、この制御による発振周波数の変化分が安定後のジッタの大きさを決めるので、これが目標とするジッタの大きさを超えないように設定しなければならない。従って、制御パルス発生回路１０４による制御の最小単位は、可能な限り小さくすることが望ましい。
【００２９】
図１０は、分周回路１０８の具体的な回路構成の一実施例を示した図である。
図１０において、１００１〜１００５および１０１１〜１０１４はレベルセンス型のフリップフロップ、１０２１〜１０２４はエッジトリガ型のフリップフロップ、１０３１〜１０４２はゲート回路である。
図１０の回路は、電圧制御発振器１０７の出力１５７をバッファ用のゲート回路１０４０で受け、これを分周した信号１０５１〜１０５３を出力するようになっている。
この内、１０５１は１５７に入力される信号を２分周した信号、１０５２はその反転信号、１０５３は更にそれを４分周（すなわち、１５７に入力される信号を８分周）した信号である。バッファ用のゲート回路１０４０で受けた信号は、更に他のバッファ用のゲート回路１０４１または１０４２を介して各フリップフロップのクロック信号１０７１または１０７２として供給されるようになっているが、フリップフロップ１０１１〜１０１４および１０２１〜１０２４には全て同じ相の信号が供給され、フリップフロップ１００１〜１００５にはこれとは逆の相の信号が供給される。
そして、フリップフロップ１００１および１０１１の間で２分周、フリップフロップ１００２、１００３および１０１２の間で更に２分周、フリップフロップ１０１３、１００４、１００５および１０１４の間で更に２分周が行なわれ、フリップフロップ１０２１〜１０２４によってクロック信号１０７２に同期して出力される。
図１０の分周回路は、フリップフロップ１００１〜１００５と逆相のクロックで動くフリップフロップ１０１１〜１０１４の間が、ファンイン数２以下のゲート回路を必ず１段介して接続されているので、フリップフロップ１００１〜１００５に加えるクロック信号１０７１とフリップフロップ１０１１〜１０１４に加えるクロック信号１０７２を丁度半周期ずらせた状態にしたときが最も動作マージンが広くなり、従ってこれらのフリップフロップに加えるクロック信号の配線設計が容易である。
【００３０】
図１１は、図７〜９のチャージポンプ回路や波形鈍化回路、電圧制御発振器等に使用する安定な電源７６１や７７１について、その具体的な供給方法の一実施例を示した図である。
図１１において、１１０１は本発明のＰＬＬ回路を搭載するＬＳＩチップ、１１０２はそのＬＳＩチップを搭載するＬＳＩパッケージ、１１０３はそのＬＳＩパッケージを含む多数のＬＳＩパッケージやその他の部品を搭載する配線基板を示す。
また、１１１１〜１１１５は電源電圧の揺れを抑えるために設けた容量素子（いわゆるパスコン）、１１２１〜１１３２は配線に伴って必然的に生じる誘導性素子（いわゆる寄生インダクタンス）、１１４１〜１１４４は配線に伴って必然的に生じる抵抗性素子（いわゆる配線抵抗）である。
外部から供給される電源は、１１６０にマイナス側を受け、１１７０にプラス側を受ける。ＬＳＩチップ１１０１の内部に設ける図７〜図９の回路の電源は、７６０、７７０、７６１および７７１から供給する。
ＬＳＩチップ１１０１の内部の他の回路の電源は、７６０および７７０から供給する。配線基板１１０３内の他のＬＳＩチップやその他の部品の電源は、１１６１および１１７１から同じような回路を介して供給する。
【００３１】
７６０および７７０から電源供給を受ける回路は多数あるため、回路動作に伴う電源電流値の変動が大きくなる。更に、入力信号に応じて種々の動作をするため、更に大きな電源電流値の変動が突発的に生じる場合がある。
この電流値の変動に起因して、寄生インダクタンス１１２３、１１２４、１１２７、１１２８等に発生する起電力等が電源電圧変動となって、７６０および７７０から電源供給を受ける回路に影響を及ぼす。
これに対し、７６１および７７１から電源供給を受ける回路は図７〜９の回路のみであり、これらの回路に流れる電源電流は微小でかつ時間変化が非常に小さい。
すなわち、図７〜９の回路の中では図９の電圧制御発振器が７６１および７７１から供給される電源電流の殆どを消費するが、この回路に流れる電流は、時間変化の殆ど無い定常電流が流れる部分（ＰＭＯＳ素子９４０およびＮＭＯＳ素子９４１からなる部分とＰＭＯＳ素子９４３およびＮＭＯＳ素子９４２からなる部分）と、常に１つの電流パスしか切り替わらずかつ常にいずれか１つの電流パスが切り替わるリングオシレータの部分（ＰＭＯＳ素子９１１〜９１５およびＮＭＯＳ素子９０１〜９０５からなる部分）のみであるため、電源電流値の時間変動は非常に小さくなる。
従って、図１１に示すように７６０および７７０に供給する電源と７６１および７７１に供給する電源を配線基板１１０３上で分離してＬＳＩパッケージ１１０２には別々に供給することにより、配線基板１１０３上のパスコン１１１３を７６１および７７１に供給する電源専用に設けることができる。
ＬＳＩチップ内のパスコン１１１１や１１１２はその容量値を大きくすることが難しいため、配線基板１１０３上のパスコン１１１３を７６１および７７１に供給する電源専用に設けることにより安定な電源を供給することができる。
【００３２】
以上、本発明の一実施例について述べたが、この他にも種々の構成方法が有り得る。
例えば、図１２はチャージポンプ回路１０５の他の実施例を示した回路図である。
図１２において、１２０１は抵抗素子、１２０２および１２０３はＮＭＯＳ素子、１２０４はＰＭＯＳ素子である。また、７０１〜７３４はそれぞれ図７の７０１〜７３４と同じ目的の容量素子、抵抗素子、ＮＭＯＳ素子およびＰＭＯＳ素子であり、１５５、６６１〜６８２、７６０〜７７１はそれぞれ図７の１５５、６６１〜６８２、７６０〜７７１と同じ信号および電源である。
図１２において、抵抗素子１２０１およびＮＭＯＳ素子１２０２はＮＭＯＳ素子７１３、７２３、７３３および１２０３のゲート端子に加える制御電圧を作る回路を構成し、ＮＭＯＳ素子１２０３およびＰＭＯＳ素子１２０４はＰＭＯＳ素子７１４、７２４、７３４のゲート端子に加える制御電圧を作る回路を構成する。
ＮＭＯＳ素子７１３、７２３および７３３のゲート幅の比を１：２：４とし、ＰＭＯＳ素子７１４、７２４、７３４および１２０４のゲート幅の比をＮＭＯＳ素子７１３、７２３、７３３および１２０３のゲート幅の比と一致させておけば、ＮＭＯＳ素子７１３とＰＭＯＳ素子７１４に流れる電流はほぼ等しくなり、ＮＭＯＳ素子７２３およびＰＭＯＳ素子７２４に流れる電流はその約２倍、ＮＭＯＳ素子７３３およびＰＭＯＳ素子７３４に流れる電流は更にその約２倍となる。また、図１２の回路を使えば、ＮＭＯＳ素子１２０２のゲート幅をＮＭＯＳ素子７１３のゲート幅よりかなり大きくし抵抗素子１２０１の抵抗値を大きくすることによってＮＭＯＳ素子７１３に流れる電流を絞ることができるので、図７の場合のようにゲート長の長い特殊なＭＯＳ素子を使用しなくても微小な電流を得ることができる。
あるいは、図１２の回路においてＮＭＯＳ素子７１３、７２３、７３３および１２０３とＰＭＯＳ素子７１４、７２４、７３４および１２０４にゲート長の長いＭＯＳ素子を使用すれば、更に電流を絞って非常に細かい制御をすることも可能となる。
【００３３】
また、図４にはカウンタ回路１０２の実施例として４ビットのカウンタ回路を示したが、本発明に使用可能なカウンタ回路は４ビットカウンタに限定されるわけではない。
このカウンタ回路のビット数を削減すると、記憶できる計数値の上限が小さくなるため位相調整の動作を開始してから収束するまでの時間は長くなるが、カウンタ回路１０２のほか制御パルス発生回路１０４やチャージポンプ回路１０５を構成する素子の数を削減することができる。
図１３Ａ、図１３Ｂには、カウンタ回路１０２として２ビットカウンタを使った場合の各信号の時間変化の概念を、図２と同じ初期状態から始めた場合について示す。なお、この図示は１枚の図には入らないため、前半部分の図１３Ａと後半部分の図１３Ｂに分けて示す。
この図に示すように、カウンタ回路が最大カウント値に達すると位相比較回路１０１の比較結果が反転してもチャージポンプ回路１０５の出力電圧が充分には引き戻されなくなるが、時間をかければ少しずつは安定後の電圧に近づくことがわかる。なお、図１３Ｂに示すようにチャージポンプ回路１０５の出力電圧の制御の最小単位に相当する電圧分の振動が収まらない場合もあるが、これは制御の最小単位を細かくすることによりその影響を低減できる。
【００３４】
図１４および図１５は、カウンタ回路１０２のビット数を更に削減して位相比較回路１０１の比較結果が反転したか否かを検出するのみの回路に変えた場合の１０２の回路と制御パルス発生回路１０４の具体的な回路構成の一実施例を示した図である。
この回路を使えば、位相比較回路１０１が同一の比較結果を出力している間はチャージポンプ回路１０５の出力電圧は制御の最小単位に相当する分だけ変化するが、比較結果が反転した時には変化しない。従って、チャージポンプ回路１０５の出力電圧が安定するまでには時間がかかるが、回路を構成する素子の数は削減できる。
【００３５】
また、図９に示した電圧制御発振器１０７の実施例では、位相比較回路１０１による直前の比較結果によって発振周波数を制御する部分として、ＮＭＯＳ素子９２０および９４４によってＮＭＯＳ素子９０１に流れる電流を増減する回路とＰＭＯＳ素子９３０および９４５によってＰＭＯＳ素子９１１に流れる電流を増減する回路があるが、いずれか一方のみとする構成も有り得る。
更に、電圧制御発振器１０７の動作を安定化させるために他の回路とは別系統の電源７６１および７７１を供給することを前提に説明を進めたが、別系統で供給することは必須ではなく、他の回路と共通の電源７６０および７７０を供給するような構成も有り得る。
【００３６】
周波数比較回路の他の実施例を図１６に示す。
図１６において、５５０および５６０は周波数比較の対象となる２つの入力信号、５５３は入力信号５５０の方が周波数が高いと検知した時にパルスを出力する信号、５６３は入力信号５６０の方が周波数が高いと検知した時にパルスを出力する信号である。
また、５０３および５１３はそれぞれＮＯＲ回路であり、この２つのＮＯＲ回路は５５０および５６０を入力とし５５１および５６１を出力とするＳ−Ｒ型のフリップフロップ１６００を構成する。
５０４および５１４はそれぞれ５５０または５６０の信号の立ち上がりに同期して５５１または５６１の信号を取り込むエッジトリガ型のフリップフロップである。
【００３７】
フリップフロップ５０４、５１４の出力側の丸印はリセット出力（セット出力の反転出力）であることを示す。他の図においても同様である。
図１６の回路は、入力信号５５０の立ち上がりエッジと入力信号５６０の立ち上がりエッジが交互に現われるか否かを検知するように構成されている。
【００３８】
図１６の回路の動作の一例を図１７に示す。
図１７において、５５０〜５６３は図１６の同じ符号で示す信号の電圧の変化を表わす。
図１７に示すように、入力信号５５０と５６０が略一定の周波数で繰り返すほぼ同じ時間幅のパルスである場合、そのパルスが交互に現われている間は、入力信号５５０が立ち上がる直前には５５１の信号はハイレベルで５６１の信号はローレベルであり、入力信号５６０が立ち上がる直前には５５１の信号はローレベルで５６１の信号はハイレベルである。
従ってこの間は、５５３と５６３の信号は共にローレベルである。
【００３９】
ところが、図１７に示すように例えば入力信号５５０の方が入力信号５６０より周波数が高い場合、何サイクルかの間には入力信号５５０のパルスが２回連続して現われるサイクルが必ず存在する。
その２回目のパルスが立ち上がる直前には５５１の信号はローレベルで５６１の信号はハイレベルとなっている。
従って、２回目のパルスの次のサイクルには５５３の信号はハイレベルとなる。
逆に入力信号５５０の方が入力信号５６０より周波数が低い場合には、入力信号５６０のパルスが２回連続して現われるサイクルが存在し、その２回目のパルスの次のサイクルには５６３の信号がハイレベルとなる。
５５３と５６３の信号が長時間に渡って共にローレベルを保つ場合は、入力信号５５０と５６０の周波数がほぼ等しい場合である。これにより入力信号５５０と５６０の周波数を比較することができる。
【００４０】
本発明による周波数比較回路の他の実施例を図１８に示す。
図１８において、５０３および５１３はそれぞれＮＡＮＤ回路であり、この２つのＮＡＮＤ回路がＳ−Ｒ型のフリップフロップ１６００を構成する。
５０４および５１４はそれぞれ５５０または５６０の信号の立ち下がりに同期して５５１または５６１の信号を取り込むエッジトリガ型のフリップフロップである。
図１８の回路は図１６の回路と相補な関係にあり、図１８の回路の場合、５５０および５６０と５５１および５６１の信号に対しては図１６の場合と極性が逆の同じ動作をする。
ただし、５５３および５６３の信号については図１６の場合と同じ極性で動作し、入力信号５５０と５６０の周波数がほぼ等しい場合には共にローレベルを保ち、異なる場合には周波数の高い方に対応する側にハイレベルのパルスが現われるように構成されている。
【００４１】
本発明による周波数比較回路の他の実施例を図１９に示す。
図１９において、５０１は奇数段のインバータ回路群、５０２はＮＯＲ回路である。これらの回路は入力信号１５０の立ち下がりエッジに起動されてインバータ回路群５０１の遅延時間に相当する時間幅のパルスを出力するエッジ検出回路１９００を構成する。
同様に、５１１は奇数段のインバータ回路群、５１２はＮＯＲ回路であり、これらの回路は入力信号１６０の立ち下がりエッジに起動されてインバータ回路群５１１の遅延時間に相当する時間幅のパルスを出力するエッジ検出回路１９１０を構成する。
図１９の回路の右半分は図１６の回路と同じ構成である。
【００４２】
図１６の実施例では、５５０および５６０に入力されるパルス信号の時間幅がほぼ等しい時には問題無いが、２つの入力信号の周波数が近い場合にその時間幅が異なると、正確に比較されない場合が有り得る。
図１９の実施例はこの問題を解消した構成の例であり、１５０もしくは１６０に極端に時間幅の短いパルス信号が入力されない限り、それぞれの信号の立ち下がりエッジに起動されてほぼ等しい時間幅のパルス信号が５５０もしくは５６０の信号として現われる。
従って、１５０および１６０に入力される信号の時間幅が異なる場合でも、その立ち下がりエッジのみに基づいて正確な周波数比較をすることができる。
【００４３】
本発明による周波数比較回路の他の実施例を図２０に示す。
図２０の回路は図１９の回路と相補な関係にあり、５０２および５１２はそれぞれＮＡＮＤ回路、図２０の回路の右半分は図１８の回路と同じ構成であり、インバータ回路群は図１９と同じである。
図２０の回路を使えば、１５０および１６０に入力される信号の立ち上がりエッジのみに基づいて正確な周波数比較をすることができる。
【００４４】
本発明による周波数比較回路の他の実施例を図２１に示す。
図２１の回路は、図２０の回路にインバータ回路５００を付加した構成であり、１５０に入力される信号の立ち下がりエッジと１６０に入力される信号の立ち上がりエッジが交互に現われるか否かを検知することにより周波数を比較するような構成になっている。
これにより、比較対象となる２つの信号の周波数と位相がほぼ一致している時に周波数が一致していないことを示す信号が誤って出力されることはなくなる。すなわち、周波数比較回路をＰＬＬ回路等の制御に使う場合、比較対象となる２つの信号は定常状態において位相がほぼ一致するため、１５０および１６０に入力される信号はほぼ同時に現われることになる。
すると、位相比較回路が例えば両方の信号の立ち上がりエッジ同士の早遅関係を比較するように構成され、これが一致するようにＰＬＬ回路が構成されている場合、周波数比較回路を両方の信号の立ち上がりエッジが交互に現われるか否かを検知するように構成すると、定常状態においては両方の信号はほぼ同時に立ち上がるため、たとえ周波数が一致してもわずかなノイズによっていずれかの信号が２回連続して立ち上がり、周波数が一致していないことを示す信号が出力される恐れがある。
図２１の実施例はこれを解決した構成である。
すなわち、２つの信号の立ち上がりエッジが同時に現われる時には一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジは必ず交互に現われるため、２つの信号の周波数と位相が一致している時に周波数が一致していないことを示す信号が誤って出力されることはなくなる。
【００４５】
前述の図５の実施例は、図１９の回路にインバータ回路５００を付加した構成であり、１５０に入力される信号の立ち上がりエッジと１６０に入力される信号の立ち下がりエッジが交互に現われるか否かによって周波数を比較するような構成になっている。
この構成でも、図２１と同様に比較対象となる２つの信号の周波数と位相がほぼ一致している時に周波数が一致していないことを示す信号が誤って出力されることはなくなる。
なお、位相比較回路が一方の信号の立ち上がりエッジと他方の信号の立ち下がりエッジの早遅関係を比較するように構成されている場合は、周波数比較回路は図１６〜２０のように両方の信号の同じ側のエッジが交互に現われるか否かを観測するように構成しても良いことは言うまでもない。
【００４６】
本発明による周波数比較回路の他の実施例を図２２に示す。
図２２の回路は、図１９の回路にインバータ回路２２００および２２１０を付加した構成である。
フリップフロップ５０４および５１４の動作速度が遅い（具体的にはホールドタイムが長い）場合には、５５０もしくは５６０の信号が立ち上がってから５５１もしくは５６１の信号が立ち下がるまでの間にフリップフロップ５０４もしくは５１４の状態が確定しない恐れがある。
この場合には図２２に示すようにインバータ回路２２００および２２１０等をフリップフロップ５０４および５１４の前に付加して５５１および５６１の信号を遅らせ、フリップフロップの状態が確定してから入力が変化するように構成する。
図１９以外の周波数比較回路についても、必要に応じてこのようにフリップフロップ５０４および５１４の前にインバータ回路等を付加する。
【００４７】
本発明によるＰＬＬ回路の他の実施例を図２３に示す。
図２３において、制御パルス発生回路２３０４、チャージポンプ回路２３０５、電圧制御発振器２３０７は、図１の制御パルス発生回路１０４、チャージポンプ回路１０５、電圧制御発振器１０７とはそれぞれその内部構成は異なるが、位相比較回路１０１、周波数比較回路１０３および回路の右側半分の分周回路１０８以降の回路は図１の対応する回路と同じでよい。
また、制御パルス発生回路２３０４、チャージポンプ回路２３０５、電圧制御発振器２３０７の構成については、それぞれ図２４〜２６に示す。
図２３の実施例と図１の実施例の主な違いは、制御パルス発生回路２３０４における制御方法を変更しカウンタ回路１０２を不要とした点である。
また、図２３の実施例では電圧制御発振器２３０７として１５５の制御電圧が高くなるほど発振周波数が高くなる回路を使用する例を示した。
【００４８】
図２３の実施例に使う制御パルス発生回路２３０４の構成を図２４に示す。
図２４において、２４００〜２４０３はエッジトリガ型のフリップフロップ、２４１０はＮＯＲ回路、２４１１はインバータ回路、２４１３は排他的ＮＯＲ回路、２４１４はＮＡＮＤ回路、２４１２および２４１５はＯＲ−ＮＡＮＤ型の複合ゲート回路、２４１６および２４１７はＡＮＤ−ＮＯＲ型の複合ゲート回路、その他の構成要素は図６の回路の構成要素と同じである。
【００４９】
次に図２４の制御パルス発生回路の動作を説明する。
周波数比較回路の出力１５３がリファレンス信号とフィードバック信号の周波数が異なることを示している間は、位相比較回路の出力１５１の状態にかかわらず、図２４の制御パルス発生回路の出力１５４にはフィードバック信号の周波数をリファレンス信号の周波数に近づけるようなパルスが出力されるように構成されている。
例えば、リファレンス信号の周波数よりフィードバック信号の周波数の方が低いことを示す信号５５３がハイレベルになると次のサイクルではフリップフロップ６１６の出力がハイレベルとなり、チャージポンプ回路の出力電圧を上げる信号６６２にパルスが出力される。
その時にはフリップフロップ２４０３はＮＯＲ回路２４１０を介してリセットされているため、その出力２４５０はローレベルとなりフリップフロップ６１５の出力もローレベルとなって、チャージポンプ回路の出力電圧を下げる信号６６１はローレベルに固定される。
逆にリファレンス信号の周波数よりフィードバック信号の周波数の方が高いことを示す信号５６３がハイレベルになると、チャージポンプ回路の出力電圧を下げる信号６６１にパルスが出力され、６６２はハイレベルに固定される。
【００５０】
また、その後リファレンス信号とフィードバック信号の周波数が異なることを示す信号１５３が両方ともローレベルになると、その直後にはチャージポンプ回路の出力電圧を変化させる信号１５４は出力されないが、その状態で位相比較回路の出力１５１が２回以上反転するとフィードバック信号の位相をリファレンス信号の位相に近づけるようなパルスが出力されるように構成されている。
すなわち、周波数が異なることを示す信号１５３のいずれか（すなわち５５３もしくは５６３）がハイレベルの間はフリップフロップ２４０２および２４０３は共にリセットされているが、その後１５３が両方ともローレベルになると、フリップフロップ２４０２および２４０３のリセットが解除されるとともに、フリップフロップ２４００には位相比較回路の出力１５１が記憶され、フリップフロップ２４０１には１サイクル前の位相比較回路の出力１５１が記憶される状態となる。
従って、同じ比較結果が続いている間はフリップフロップ２４００および２４０１には同じ内容が記憶されているため、排他的ＮＯＲ回路２４１３の出力はハイレベルとなってフリップフロップ２４０２および２４０３の出力は保持される。
【００５１】
ところが位相比較回路の出力１５１が反転すると、その１サイクル後にはフリップフロップ２４００および２４０１には異なる内容が記憶された状態になり、排他的ＮＯＲ回路２４１３の出力がローレベルとなってフリップフロップ２４０２の出力はローレベルになる。
更にその後もう一度位相比較回路の出力１５１が反転すると、その１サイクル後には再び排他的ＮＯＲ回路２４１３の出力がローレベルとなり、フリップフロップ２４０３から複合ゲート回路２４１６および２４１７に出力される信号２４５０がハイレベルとなる。
以後は、位相比較回路の出力１５１がハイレベル（すなわち、リファレンス信号よりフィードバック信号の位相のほうが早い）の状態が連続するとフリップフロップ２４００および２４０１の記憶内容がローレベルとなってチャージポンプ回路の出力電圧を下げる信号６６１にパルスが出力され、位相比較回路の出力１５１がローレベルの状態が連続するとチャージポンプ回路の出力電圧を上げる信号６６２にパルスが出力されるようになる。
また、この時に位相比較回路の出力１５１が毎サイクル反転するような状態が続くと、フリップフロップ２４００および２４０１の出力が常に異なるため複合ゲート回路２４１６および２４１７の出力は共にハイレベルとなり、６６１および６６２はそれぞれローレベルおよびハイレベルに固定される。
ただし、上記のいずれかの段階で１回でも５５３もしくは５６３の信号がハイレベル（すなわち、周波数比較回路がリファレンス信号とフィードバック信号の周波数が異なることを検知した状態）になると、フリップフロップ２４０２および２４０３がリセットされた状態に戻る。
【００５２】
周波数が異なることを示す信号１５３が出力されなくなった後、位相比較回路の出力１５１が２回以上反転するまでチャージポンプ回路の出力電圧を変化させない理由は次の通りである。
周波数比較回路を図５や図２１に示したようにリファレンス信号とフィードバック信号の互いに反対側のエッジが交互に現われるか否かを検知するように構成した場合、周波数が異なることを示す信号がハイレベルになった時は位相がほぼ半サイクルずれた時でもある。
一方、リファレンス信号とフィードバック信号の周波数がある程度近付くと、周波数が異なることを示す信号は何サイクルか毎にしか出力されなくなる。
すると、周波数が異なることを示す信号がローレベルになった直後は位相がほぼ半サイクルずれた状態の直後でもあり、その時には周波数の低い側の信号の方が位相が早いことになる。
従って、この時の位相比較結果に基づいてチャージポンプ回路の出力電圧を制御すると、かえって周波数を遠ざけるような制御がかかることになる。
しかしながら、周波数比較結果がローレベルに固定されたまま位相比較結果のみが反転した時は、位相がほぼ一致している状態で早遅関係が逆転したと考えられる。
従って、その後は必ず周波数の高い側が早くなり、その時から位相比較結果に基づいてチャージポンプ回路の制御を開始すれば、必ず周波数を近づけるような制御がかかる。
なお、リファレンス信号とフィードバック信号の周波数の差が１０％前後の時には、周波数比較結果がハイレベルからローレベルになった直後に位相比較結果が反転することもある。
すると、周波数が異なることを示す信号がローレベルになった直後に（すなわち位相ががほぼ半サイクルずれた状態で）位相比較結果が１回反転することになる。
従って、位相がほぼ一致している状態で早遅関係が逆転した時点と確実に保証できるのは、位相比較結果が２回以上反転した後である。
従って、位相比較回路の出力が２回反転してからチャージポンプ回路の出力電圧の制御を開始する。
【００５３】
また、リファレンス信号とフィードバック信号の周波数がほぼ一致している時には、何サイクルかに渡って一方の立ち上がりエッジと他方の立ち下がりエッジがほぼ同時に現われることもあり、その時には周波数が異なることを示す信号が連続してハイレベルになることもある。
また、多くの場合はその間に位相比較結果が反転する。
その場合には、周波数が異なることを示す信号がローレベルになった後に最初に位相比較結果が反転した時点ですでに位相がほぼ一致しているため、２回反転するのを待ってからチャージポンプ回路の制御を開始すると収束するまでに長い時間がかかることになる。
これを防ぐため、図２４の回路では周波数が異なることを示す信号１５３のいずれかがハイレベルの間はフリップフロップ２４００はその前の記憶内容を保持するように構成し、周波数が異なることを示す信号１５３のいずれかがハイレベルの間に位相比較結果が反転した場合には、周波数が異なることを示す信号１５３がローレベルになるまで反転する前の比較結果を保持するように構成した。
これにより、周波数が異なることを示す信号がハイレベルの間に反転した分が１回目としてカウントされ、最初に位相比較結果がほぼ一致した時からチャージポンプ回路の制御が開始され効率良く収束することになる。
【００５４】
図２５は、チャージポンプ回路２３０５の具体的な回路構成の一実施例を示した図である。
図２５において、２５０１はＮＭＯＳ素子、２５０２はＰＭＯＳ素子、２５００は抵抗素子、２５０３および２５０４は容量素子、その他の素子は図７の素子と同じである。
図２５の回路では、ＰＭＯＳ素子２５０２および抵抗素子２５００およびＮＭＯＳ素子２５０１には常に一定の電流が流れ、その時にＮＭＯＳ素子２５０１のゲート電極にかかる電圧とＰＭＯＳ素子２５０２のゲート電極にかかる電圧がそれぞれＮＭＯＳ素子７１３とＰＭＯＳ素子７１４のゲート電極にかかる。
従って、抵抗素子２５００の抵抗値を大きな値（例えば数ＫΩ〜数百ＫΩ）に設定し、ＮＭＯＳ素子２５０１やＰＭＯＳ素子２５０２のゲート幅をＮＭＯＳ素子７１３やＰＭＯＳ素子７１４のゲート幅よりはるかに大きく（例えば数倍〜数百倍）なるように設定すれば、ＮＭＯＳ素子７１３やＰＭＯＳ素子７１４に流れ得る電流を１μＡ程度に絞ることができる。
この状態で６６２もしくは６６１の信号として時間幅が１ｎｓ程度以下のパルスが現われ、その間だけＰＭＯＳ素子７１２もしくはＮＭＯＳ素子７１１が導通すると、その間にＰＭＯＳ素子７１２を介して容量素子７０１へ流入しもしくは容量素子７０１からＮＭＯＳ素子７１１を介して流出する電荷量は１ｆＣ程度以下に抑えることができる。
従って、容量素子７０１の容量値を１０〜１００ｐＦ程度に設定しておけば、７５０のノードの電圧変化は１００μＶ程度以下に抑えることができる。
この電圧が抵抗素子７０４および容量素子７０２によるローパスフィルタで平滑化され、１５５の制御電圧として電圧制御発振器２３０７に加えられる。
抵抗素子７０４および容量素子７０２によるローパスフィルタの時定数は、定常状態における電圧制御発振器２３０７の発振周期と同じ程度にしておけば、この制御によって電圧制御発振器２３０７の動作が不安定になることはない。
【００５５】
図２６は、電圧制御発振器２３０７の具体的な回路構成の一実施例を示した図である。
図２６の電圧制御発振器は、図９の電圧制御発振器の一部を抜き出した構成であり、１５５の制御電圧をＮＭＯＳ素子９２１〜９２５や９４２のゲート電極に直接加えるような構成になっている。
また図２６の電圧制御発振器では、位相比較回路１０１の出力１５１により発振周波数を直接制御する部分は、ＰＭＯＳ素子９３０および９４５による部分のみとしＮＭＯＳ素子による部分を除いた構成になっている。
この回路は、１５５の制御電圧が高くなると、ＮＭＯＳ素子９２１〜９２５に流れ得る電流が増加するとともに、ＰＭＯＳ素子９３１〜９３５のゲート電極９５１の電圧が低くなってＰＭＯＳ素子９３１〜９３５に流れ得る電流も増加する。
すると、ＮＭＯＳ素子９０１〜９０５やＰＭＯＳ素子９１１〜９１５に流れる電流が増加してスイッチングに要する時間が短縮され発振周波数が高くなる。
すなわち、１５５の制御電圧が高くなるほど発振周波数が高くなる。
【００５６】
さらにこの回路は、１５１の信号がハイレベルからローレベルになるとＰＭＯＳ素子９４５が導通し、ＰＭＯＳ素子９３０に流れる電流がＰＭＯＳ素子９１１に流れる電流に加算されてその分だけ発振周波数が高くなる。
１５５の制御電圧の変化によって発振周波数を変化させる制御はチャージポンプ回路を介して行われるため位相比較結果や周波数比較結果が現われてから制御の効果が出るまでにある程度の時間がかかるのに対し、位相比較回路の出力である１５１の信号による直接制御は比較結果が現われた直後から発振周波数が変化する。
従って、１５１の信号を変化させることによる高速な発振周波数の制御の大きさがチャージポンプ回路の１パルス当たりに対する発振周波数の変化の大きさの少なくとも２倍以上（望ましくは数倍以上）になるように設計しておけば、１５５の制御電圧の変化による発振周波数の制御は定常状態においては平滑化されることになる。
【００５７】
図２７は、電圧制御発振器２３０７の他の実施例を示した図である。
図２７において、２７００は容量素子、２７０１はＮＭＯＳ素子、２７０２はＰＭＯＳ素子、２７０４はインバータ回路である。また、他の素子は図２６の素子と同じである。
この回路は、１５５の制御電圧による発振周波数の制御動作は図２６と同様である。
一方、この回路の１５１の信号による発振周波数の制御は、ＮＭＯＳ素子９０２およびＰＭＯＳ素子９１２が駆動する負荷の重さを変えることによって行なう。
すなわち、１５１の信号がローレベルからハイレベルになるとＮＭＯＳ素子２７０１およびＰＭＯＳ素子２７０２は導通し容量素子２７００による容量がＮＭＯＳ素子９０２およびＰＭＯＳ素子９１２が駆動する負荷に加算され、その分だけ発振周波数が低くなる。
このように、電圧制御発振器内の一部のＭＯＳ素子が駆動する負荷の重さを変えることによって発振周波数を制御することもできる。
【００５８】
図２８は、電圧制御発振器２３０７の他の実施例を示した図である。
図２８において、２８０１は抵抗素子、２８０２は容量素子であり、他の素子は図２６と同じである。
この回路は、図２６の回路において電源電圧が急に変化した時に発振周波数が急に変化するのを抑えることを目的としている。
すなわち、図２６の回路において７６１と７７１の間の電源電圧が変化するとＰＭＯＳ素子９４３およびＮＭＯＳ素子９４２を流れる電流が若干変化する。
すると、ＰＭＯＳ素子９４３のゲートソース間電圧（すなわち９５１のノードと７７１の電源の間の電圧）も若干変化する。
この電圧はＰＭＯＳ素子９３０〜９３５のゲートソース間電圧でもあり、従ってＰＭＯＳ素子９３０〜９３５に流れ得る電流も変化する。
これが、電源電圧変動による発振周波数変動の原因となる。
【００５９】
図２８の回路は、抵抗素子２８０１と容量素子２８０２が構成するローパスフィルタによってＰＭＯＳ素子９３０〜９３５のゲートソース間電圧の変化を平滑化し、ＰＭＯＳ素子９３０〜９３５に流れ得る電流を急には変化させないような構成になっている。
このように構成すれば、７６１と７７１の間の電源電圧が急に変化しても発振周波数が急に変化することは抑制され、発振周波数が徐々に変化していく間に位相比較回路の出力に基づく制御がかかり、発振周波数の変化を補正することが可能である。
【００６０】
図２９は、電圧制御発振器２３０７の他の実施例を示した図である。
この回路は、図２７の回路に抵抗素子２８０１および容量素子２８０２を付加した構成であり、図２８の実施例と同様に、電源電圧が急に変化した時に発振周波数が急に変化するのを抑えた構成である。
図３０は、電圧制御発振器２３０７の電源電圧を安定させるための電源供給方法について、他の実施例を示した図である。
この図において、３００１は容量素子、３０１１および３０２１は抵抗素子、他の構成要素は図１１の構成要素と同じである。
本発明のＰＬＬ回路のように、７６１および７７１から供給される電源電流の直流成分が小さい場合、図３０に示すように抵抗素子３０１１および３０２１を介して電源を供給しても、その抵抗素子による電圧降下を小さくすることができる。
また、７６１および７７１から供給される電源電流の交流成分の内の周期の長い成分が本発明のＰＬＬ回路のように小さい場合には、抵抗素子３０１１および３０２１と容量素子３００１が構成するローパスフィルタによる平滑化が行われ易い。
よって、本発明のＰＬＬ回路では、図３０のような回路によって電圧制御発振器２３０７の電源電圧を安定させることが容易である。
【００６１】
【発明の効果】
以上述べたように、本発明によれば突発的なノイズ等によって位相比較回路が誤った信号を出力しても、大きな位相差が発生することはない。
更に、本発明によれば位相比較回路はどちらの信号が早いかを示す信号を必ず出力するので、不感領域によるジッタは発生しない。
更に、本発明によれば１回の制御に対する発振周波数の変化量はあらかじめ設計時に決めることができるので、ジッタの大きさを設計時に予測しかつ必要なまで低減することが可能である。
更に、本発明によれば周波数比較回路は、比較対象である２つの信号の内の同じ側が２回連続して現われると直ちに比較結果を出力するので、従来の周波数比較回路より短い時間で比較結果を出力することができる。
更に、本発明によれば周波数比較回路は、従来のカウンタを含む周波数比較回路より少ない素子数で構成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の全体構成を示すブロック図である。
【図２】図１の実施例の動作を示すグラフである。
【図３】図１の実施例の一構成要素である位相比較回路の詳細を示す回路図である。
【図４】図１の実施例の一構成要素であるカウンタ回路の詳細を示す回路図である。
【図５】図１の実施例の一構成要素である周波数比較回路の詳細を示す回路図である。
【図６】図１の実施例の一構成要素である制御パルス発生回路の詳細を示す回路図である。
【図７】図１の実施例の一構成要素であるチャージポンプ回路の詳細を示す回路図である。
【図８】図１の実施例の一構成要素である波形鈍化回路の詳細を示す回路図である。
【図９】図１の実施例の一構成要素である電圧制御発振器の詳細を示す回路図である。
【図１０】図１の実施例の一構成要素である分周回路の詳細を示す回路図である。
【図１１】図９の電圧制御発振器等への電源供給方法の一実施例を示す回路図である。
【図１２】図７のチャージポンプ回路の他の実施例の詳細を示す回路図である。
【図１３Ａ】図２の他の実施例の動作を示すグラフの一部である。
【図１３Ｂ】図２の他の実施例の動作を示すグラフの図１３Ａに続く部分である。
【図１４】他の実施例において、図４のカウンタ回路の代わりとして使う反転検出回路の詳細を示す回路図である。
【図１５】図６の制御パルス発生回路の他の実施例の詳細を示す回路図である。
【図１６】周波数比較回路の他の実施例の詳細を示す回路図である。
【図１７】図１６の実施例の動作を示すグラフである。
【図１８】周波数比較回路のさらに他の実施例の詳細を示す回路図である。
【図１９】周波数比較回路のさらに他の実施例の詳細を示す回路図である。
【図２０】周波数比較回路のさらに他の実施例の詳細を示す回路図である。
【図２１】周波数比較回路のさらに他の実施例の詳細を示す回路図である。
【図２２】周波数比較回路のさらに他の実施例の詳細を示す回路図である。
【図２３】ＰＬＬ回路の他の実施例の全体構成を示すブロック図である。
【図２４】図２３の実施例の一構成要素である制御パルス発生回路の詳細を示す回路図である。
【図２５】図２３の実施例の一構成要素であるチャージポンプ回路の詳細を示す回路図である。
【図２６】図２３の実施例の一構成要素である電圧制御発振器の詳細を示す回路図である。
【図２７】図２６の電圧制御発振器の他の実施例の詳細を示す回路図である。
【図２８】図２６の電圧制御発振器のさらに他の実施例の詳細を示す回路図である。
【図２９】図２６の電圧制御発振器のさらに他の実施例の詳細を示す回路図である。
【図３０】図１１の電源供給方法の他の実施例を示す回路図である。
【符号の説明】
１０１ 位相比較回路
１０２ カウンタ回路
１０３ 周波数比較回路
１０４ 制御パルス発生回路
１０５ チャージポンプ回路
１０６ 波形鈍化回路
１０７ 電圧制御発振器
１０８ 分周回路
１０９ バッファ回路
１５０ リファレンス信号
１５９ クロック信号
１６０ フィードバック信号
１６００ Ｓ−Ｒ型のフリップフロップ
１９００、１９１０ エッジ検出回路
２３０４ 制御パルス発生回路
２３０５ チャージポンプ回路
２３０７ 電圧制御発振器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an oscillation circuit with a phase synchronization function (so-called PLL circuit), and more particularly to a PLL circuit suitable for supplying a clock signal for information processing equipment such as a computer. The present invention also relates to a frequency comparison circuit suitable for controlling the PLL circuit.
[0002]
[Prior art]
As a conventional example in which a PLL circuit is used for supplying a clock signal of a computer, for example, “A 1.5% jitter PLL clock” was given at the lecture number 25.1 of Custom Integrated Circuits Conference in 1994. In addition to the example presented under the title “generation system for a 500 MHz RISC processor”, the example presented at lecture number 25.2 of the same academic conference in the same year, the lecture number 24.1, 24.2 of the same academic conference in 1992 , 25.1, 1992 International Solid-State Circuits Conference (International Solid-State Circuits Conference) There is such an example that has been presented at the lecture number WP3.3 of nce).
As the phase comparison circuit used in these examples, a circuit whose output value changes almost in proportion to the phase difference is used. In many cases, the time width of the pulse of the output signal is used as the output value. A pulse having a time width equal to the phase difference is output.
This is because some of the documents of the above-mentioned known examples show the circuit diagram of the phase comparison circuit, and for the known example where the circuit diagram of the phase comparison circuit is not shown, the output of the phase comparison circuit is It can be estimated from the configuration that is directly input to the charge pump circuit and the filter circuit.
For this reason, in the conventional PLL circuit, the voltage for controlling the voltage controlled oscillator (hereinafter referred to as VCO) changes according to the magnitude of the phase difference detected immediately before, and is large when a large phase difference is detected, It is designed to change slightly.
Examples of clock phase adjustment circuits that do not use a PLL circuit equipped with a VCO include systems that have been filed by the Company as Japanese Patent Laid-Open Nos. 63-231516, 2-168308, and 6-97788.
In addition, as an example in which a PLL circuit is controlled by independently providing a frequency comparison circuit separately from the phase comparison circuit, the IEEE Journal of Solid State Circuits (IEEE JOURNAL OF SOLID-STATE CIRCUITS) issued in April 1995. ) Is described in
[0003]
[Problems to be solved by the invention]
In a conventional PLL circuit, if the coefficient for controlling the VCO increases in proportion to the phase difference for each time determined by the phase comparison circuit, the phase comparison circuit outputs an erroneous signal due to sudden noise or the like. In such a case, erroneous control is greatly applied, and a large phase difference occurs instantaneously. If the above-described coefficient is reduced in the conventional PLL circuit, sufficient control is not performed until a large phase difference occurs even if the oscillation frequency of the VCO starts to fluctuate, resulting in a large phase difference.
Furthermore, if a phase comparison circuit that outputs a pulse signal whose time width changes in proportion to the phase difference is used, the signal output as the comparison result when the phase difference becomes close to 0 is a pulse with a very short time width. It becomes a signal and cannot respond in a circuit that can be actually realized. Therefore, when the phases are substantially matched, a dead area where the circuit does not respond is generated, and as a result, a phenomenon called jitter in which the phase of the output of the oscillator fluctuates finely occurs.
Further, in the method filed by our company as Japanese Patent Laid-Open No. 63-231516 etc., the control signal can be determined based on the result of several phase comparisons, so that it is not easily affected by sudden noise. Since no significant jitter is generated in principle, a clock signal with high phase accuracy can be obtained. However, instead, a high-frequency signal corresponding to the oscillation frequency of the VCO when using a PLL must be supplied from outside the LSI chip, so that an expensive wiring board or the like that can transmit this signal is required.
In addition, when a PLL circuit is controlled using a frequency comparison circuit, a multi-bit counter is required to increase the accuracy of comparison if a configuration with two counters is used as the frequency comparison circuit. The number of transistors to be increased increases. Furthermore, since comparison results are not output until the number of pulses that overflows the counter is input, it takes time to compare the frequencies.
An object of the present invention is to provide a PLL circuit capable of reducing the above-described phase difference and jitter and obtaining a clock signal with high phase accuracy.
Another object of the present invention is to realize a frequency comparison circuit that can be configured with a small number of transistors and that operates at high speed.
[0004]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides:
Voltage-controlled oscillator, phase comparison circuit that compares the phase of a signal fed back from the output of the voltage-controlled oscillator and the reference signal applied from the outside, and a charge pump that increases or decreases the output voltage based on the comparison result of the phase comparison circuit A PLL circuit for generating a clock signal in phase with the reference signal by applying an output voltage of the charge pump circuit to the voltage controlled oscillator, wherein the phase comparison circuit continuously produces the same comparison result Is configured to increase or decrease the output voltage of the charge pump circuit by a certain value according to the comparison result when the determination result outputs the same comparison result. are doing.
And a counter circuit for counting the number of times the phase comparison circuit continuously outputs the same comparison result, and when the comparison result is inverted, the output voltage of the charge pump circuit is set according to the new comparison result. It is configured to increase or decrease in proportion to the counting result.
Further, the strength of the control for increasing or decreasing the output voltage of the charge pump circuit is substantially constant while the phase comparison circuit continuously outputs the same comparison result. In the case of 1 unit, the control strength when the comparison result of the phase comparison circuit is inverted is approximately half the product of the control strength of the 1 unit and the count result of the counter circuit. Yes.
Further, a frequency dividing circuit for dividing the output of the voltage controlled oscillator to generate the clock signal is provided, and the signal fed back is made a part of the output of the frequency dividing circuit.
Further, when the phase comparison circuit detects that there is even a slight phase difference, the subsequent circuit operates reliably regardless of the absolute value of the phase difference between the signal fed back and the reference signal. Therefore, a signal having a sufficient time width is output as a comparison result signal.
In addition to the phase comparison circuit, a frequency comparison circuit for comparing the frequency of the fed back signal and the reference signal is provided, and when the frequency comparison circuit detects that there is a difference in frequency, the phase comparison circuit Regardless of the comparison result and the determination result of the determination circuit, the output voltage of the charge pump circuit is increased or decreased so that the frequency of the fed back signal approaches the frequency of the reference signal.
In addition to the phase comparison circuit, a frequency comparison circuit for comparing the frequency of the fed back signal and the reference signal is provided, and when the frequency comparison circuit detects that there is a difference in frequency, the phase comparison circuit Regardless of the comparison result, the determination result of the determination circuit, the counting result of the counter circuit, etc., the output voltage of the charge pump circuit is increased or decreased so that the frequency of the fed back signal is close to the frequency of the reference signal. I try to let them.
In addition, the frequency comparison circuit is configured to detect the phase of the phase to be compared between one of the signal to be fed back and the reference signal (the rising edge or the falling edge, and the phase is compared in the phase comparison circuit). Edge to be compared) and an edge of the other signal to which the phase is not compared (an edge on which the phase is not compared in the phase comparison circuit) appear alternately. A signal indicating that the frequency of a signal that has appeared twice or more continuously is higher when it appears more than once continuously is output.
The voltage controlled oscillator is controlled by the comparison result immediately before the phase comparison circuit, in addition to the output voltage of the charge pump circuit.
The degree of change in the oscillation frequency due to the change in the comparison result immediately before the phase comparison circuit is the change in the oscillation frequency when the output voltage of the charge pump circuit is increased / decreased by one unit. Over at least twice.
In addition, the PLL circuit is configured in one semiconductor integrated circuit chip, and the semiconductor integrated circuit chip includes at least two sets of power supply circuits, and one set of the power supply circuits includes: Power is supplied only to the voltage controlled oscillator and a circuit that directly outputs a signal to the voltage controlled oscillator.
[0005]
A frequency comparison circuit that compares the frequency of a first signal repeated at a substantially constant frequency with a frequency of a second signal repeated at a substantially constant frequency;
Means for inputting the first signal and the second signal and detecting whether or not the two input signals appear alternately, wherein the means includes one of the signals and the other signal appearing; When the next signal appears more than once until the next other signal appears, a signal indicating that the frequency of the one signal is higher is output.
Furthermore, the means for detecting whether or not to appear alternately,
An SR flip-flop that is set or reset by the first and second signals, and a second flip-flop that captures one output of the SR flip-flop in synchronization with the first signal. And a third flip-flop for capturing the other output of the SR flip-flop in synchronization with the second signal,
When the output of the second flip-flop takes a predetermined one output value, the first signal indicates that the frequency is higher, and the output of the third flip-flop takes a predetermined one output value. The second signal is sometimes configured to indicate a higher frequency.
Furthermore, the means for detecting whether or not to appear alternately,
A first edge detection circuit that outputs a pulse signal having a predetermined time width when activated by either a rising edge or a falling edge of the first signal; and a rising edge or a falling edge of the second signal. A second edge detection circuit that is activated to output a pulse signal having a time width substantially equal to the predetermined time width,
Instead of the first signal and the second signal, a pulse signal output from the first and second edge detection circuits is used as the signal to be detected as to whether or not they appear alternately. Yes.
[0006]
In addition, a voltage-controlled oscillator whose oscillation frequency is controlled by an analog control voltage and a digital control signal, a feedback signal output directly from the voltage-controlled oscillator or through a frequency divider, and a reference signal applied from the outside A phase comparison circuit for comparing phases; a frequency comparison circuit for comparing frequencies of the feedback signal and the reference signal; and a control for generating a control pulse based on a comparison result of the phase comparison circuit and a comparison result of the frequency comparison circuit A pulse generation circuit, and a charge pump circuit whose output voltage is controlled by the control pulse,
By adding the output voltage of the charge pump circuit as the analog control voltage to the voltage controlled oscillator and adding the comparison result of the phase comparison circuit as the digital control signal to the voltage controlled oscillator, the feedback signal and the reference A PLL circuit configured to match the frequency and phase of the signal;
When the pulse generation circuit detects that the frequency comparison circuit has a difference in frequency between the feedback signal and the reference signal, the frequency of the feedback signal is set to the reference signal regardless of the comparison result of the phase comparison circuit. After generating a control pulse to approach the frequency and the frequency comparison circuit no longer detects that there is a difference between the frequency of the feedback signal and the reference signal, the comparison result of the phase comparison circuit is inverted a predetermined number of times or more During this period, a control pulse that changes the frequency of the feedback signal is not generated, and after the frequency comparison circuit no longer detects that there is a difference between the frequency of the feedback signal and the reference signal, the phase comparison is performed. After the comparison result of the circuit is inverted a predetermined number of times, the feed Tsu phase of click signal is configured to generate the control pulses for changing the frequency of the feedback signal so as to approach the phase of the reference signal.
Further, the frequency comparison circuit of the PLL circuit is the frequency comparison circuit described above.
Further, the PLL circuit is provided with a frequency dividing circuit that divides the output of the voltage controlled oscillator, and the output of the frequency dividing circuit is used as the feedback signal.
Further, the PLL circuit is configured in one semiconductor integrated circuit chip,
As a power supply circuit for the semiconductor integrated circuit chip, a first set of power supply circuits for supplying power from the outside of the semiconductor integrated circuit chip; and a power supply from the first set of power supply circuits via a resistive element A second set of power supply circuits for supplying,
The second set of power supply circuits is configured to supply power only to the voltage controlled oscillator of the PLL circuit or only to a part of the voltage controlled oscillator and the charge pump circuit.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a schematic configuration of an embodiment of a PLL circuit according to the present invention, and FIGS. 3 to 10 show specific circuit diagrams of components therein.
In FIG. 1, 101 is a phase comparison circuit, 102 is a counter circuit, 103 is a frequency comparison circuit, 104 is a control pulse generation circuit, 105 is a charge pump circuit, 106 is a waveform blunting circuit, 107 is a voltage controlled oscillator, and 108 is a frequency divider. A
This circuit generates a
Then, one of the clock signals 159 160 is added as a feedback signal to the
[0008]
The conventional PLL circuit is configured such that the
Then, the
Note that the
The
If it is not necessary to consider the instability of the operation, the comparison result immediately before the
The
[0009]
Next, the operation of the circuit of FIG. 1 will be described.
When the
When the control
For example, when a circuit in which the oscillation frequency becomes lower as the voltage of the
On the contrary, while the
Then, the frequency of the frequency-divided
When the frequencies of the
In order to prevent the
[0010]
Next, an operation after the
During this time, the control
During this time, the
Then, a little after the phase relationship between the
The voltage is the voltage when the phase of the
Therefore, since the voltage of the
[0011]
Further, the comparison result of the
That is, even if the voltage of the
The amount of change in the oscillation frequency of the voltage controlled
Then, after the phase and the frequency substantially coincide with each other, the phase relationship between the
Therefore, in this circuit, even if a sudden large noise is received and the phase comparison result goes wrong, a large jitter does not occur immediately, and the magnitude of the jitter depends on the amount of change in frequency by the
[0012]
FIG. 2 shows the concept of the time difference of the phase difference between the
In FIG. 2, each graph represents a phase difference of 160 and 150, a frequency of 160, a comparison result of 101, a count number of 102, an output voltage of 105 in order from the top, and the horizontal axis indicates the passage of time. One scale on the horizontal axis corresponds to one cycle of the
Next, a graph of 160 frequencies will be described. The oscillation frequency of the voltage controlled
In this figure, the frequency of the
[0013]
Here, it is assumed that the initial output voltage of the
Then, since the voltage controlled
In this state, when the phases of the
After several cycles, the frequency of the
However, during that period, the phase difference between the
Here, the output voltage of the
Then, the output voltage of the
After this is repeated several times, the output voltage of the
After this, even if the comparison result of the
[0014]
FIG. 3 is a diagram illustrating an example of a specific circuit configuration of the
In FIG. 3, 301 and 302 are NAND circuits constituting a set-reset type flip-flop, 303 and 304 are edge trigger type flip-flops, 305, 306 and 309 to 311 are inverter circuits that function as buffers, and 307 is a NOR circuit. 308 are inverter circuits for delaying the signal.
In the circuit shown in FIG. 3, while both the
That is, the
When both the
Note that the flip-
The
[0015]
FIG. 4 is a diagram showing an example of a specific circuit configuration of the
In FIG. 4, 401, 411, 421, 431, and 441 are edge trigger type flip-flops, and 442 is an exclusive OR circuit.
The circuit of FIG. 4 operates in synchronization with a
Since the
During this time, when the signals appearing at the
In this counter, when all the signals appearing at 450 to 480 are at a high level (that is, when the maximum count value is reached), the
When the phase comparison result is inverted (that is, when the previous phase comparison result and the current phase comparison result are different), the
[0016]
FIG. 5 is a diagram showing an example of a specific circuit configuration of the
In FIG. 5, 500 to 502 are gate circuit groups that output a single pulse signal whenever a rising edge of the
In this circuit, when the
When the
As long as one of 551 and 561 becomes low level, the other becomes high level unless the rising edge of
Therefore, after the phases and frequencies of the
[0017]
FIG. 6 is a diagram showing an example of a specific circuit configuration of the control
In FIG. 6,
In addition, among the outputs of the circuit of FIG. 6, 661, 671, 681 output a control pulse for lowering the output voltage of the
[0018]
In this circuit, when the
When the
Further, when the
Conversely, when the
[0019]
When the
Among these, when the
On the contrary, when the
[0020]
While the signal coming from the
Then, either a
When 490 is at the high level (that is, when the comparison result is inverted), the numerical values represented by the
The numerical value represented by the
[0021]
The operation of the circuit shown in FIG. 6 is summarized as follows.
(1) When the signal indicating that the frequency of the reference signal is higher than the frequency of the feedback signal is at a high level, a pulse representing the maximum number is output as a signal for lowering the output voltage of the charge pump circuit, A signal for raising the output voltage of the pump circuit is fixed to a signal representing "0" in a complement.
(2) When the signal indicating that the frequency of the feedback signal is higher than the frequency of the reference signal is at a high level, a pulse representing the maximum number is output as a complement to the signal for increasing the output voltage of the charge pump circuit. The signal for lowering the output voltage of the charge pump circuit is fixed to a signal representing “0”.
(3) When both outputs of the frequency comparison circuit are at low level and the output of the phase comparison circuit indicates that the phase of the reference signal is earlier than the phase of the feedback signal, the same comparison result continues. Is a pulse representing “1”, and when the comparison result is inverted, a pulse representing a value corresponding to half of the count value is output as a signal for lowering the output voltage of the charge pump circuit to raise the output voltage of the charge pump circuit. Is fixed to a signal representing "0" in a complement.
(4) When both outputs of the frequency comparison circuit are at low level and the output of the phase comparison circuit indicates that the phase of the feedback signal is earlier than the phase of the reference signal, the same comparison result continues. Is a pulse representing "1" in complement, and when the comparison result is inverted, a pulse representing a value corresponding to half of the count value is output as a signal for raising the output voltage of the charge pump circuit, and the output of the charge pump circuit The signal for lowering the voltage is fixed to a signal representing “0”.
[0022]
FIG. 7 is a diagram showing an example of a specific circuit configuration of the
In FIG. 7, 711, 721, 731, 713, 723 and 733 are NMOS elements, 712, 722, 732, 714, 724 and 734 are PMOS elements, 701 and 702 are capacitive elements, and 703 and 704 are resistance elements.
Further, a negative power source is applied to 760, and a positive power source is applied to 770 and 771. However, it is desirable to apply a particularly stable power source to the power source added to 771 in such a way that it is not easily affected by noise generated by the operation of other logic circuits.
[0023]
The sizes of the NMOS device and the PMOS device in FIG. 7 are such that 713 and 714 have the same amount of current, 723 and 724 have about twice their current, and 733 and 734 have about twice their current. Magnitude.
711, 721, 731, 712, 722, and 732 have the same magnitude as or larger than that of 713, 723, 733, 714, 724, and 734, respectively, but 713, 723, 733 as described later. , 714, 724 and 734, the current flowing through the normal MOS element is narrowed down, so that the use of normal MOS elements for 711, 721, 731, 712, 722 and 732 is sufficient. .
[0024]
When a pulse is applied to 661, 671 (or / and) 681 of the circuit of FIG. 7, the
Since the current flowing through the
The same applies when a pulse representing a complement is added to 662, 672 (or / and) 682. Further, since the current flowing through the
[0025]
Note that if the voltage of the
However, if a process for manufacturing a MOS device having a gate length of 0.5 μm is used, a current of about 100 μA or more flows even in a normal NMOS device even if the gate width is reduced to about 1 μm. It is also necessary to reduce the current by increasing the length. The same applies to the
[0026]
FIG. 8 is a diagram showing an example of a specific circuit configuration of the
In FIG. 8, 801 and 803 are NMOS elements, 802 and 804 are PMOS elements, 821 and 822 are capacitive elements, and 811 and 812 are resistance elements.
Further, a negative power source is applied to 760 and 761, and a positive power source is applied to 770 and 771, but as in FIG. 7, the power source applied to 761 and 771 is generated by the operation of other logic circuits or the like. It is desirable to add a particularly stable power supply in such a way that it is not easily affected by noise.
[0027]
The circuit of FIG. 8 is a circuit that sends a
However, since this circuit needs to transmit the change in the
In addition, since the influence of the voltage fluctuation of the
[0028]
FIG. 9 is a diagram showing an example of a specific circuit configuration of the voltage controlled
In FIG. 9,
7 and 8, a negative power source is added to 761 and a positive power source is added to 771, but these power sources are less susceptible to noise generated by the operation of other logic circuits. It is desirable to apply a particularly stable power source in such a way.
In the circuit of FIG. 9, the ring oscillator formed by the
The oscillation frequency of the ring oscillator is controlled by currents flowing through the
That is, when the control voltage applied to 155 decreases, the current flowing through the
Further, at this time, the current flowing through the
When the current that can flow through the
On the contrary, when the control voltage applied to 155 increases, the oscillation frequency of the ring oscillator formed by the
When the signal applied to 861 becomes high level and the signal applied to 862 becomes low level, the
Therefore, the oscillation frequency of the ring oscillator can also be controlled by a signal applied to 861 and 862 (that is, a signal determined by the
The strength of the control at that time is determined by the ratio of the size of the
However, since the change in the oscillation frequency by this control determines the magnitude of the jitter after stabilization, it must be set so that it does not exceed the target jitter magnitude. Therefore, it is desirable to make the minimum unit of control by the control
[0029]
FIG. 10 is a diagram showing an example of a specific circuit configuration of the
In FIG. 10,
The circuit shown in FIG. 10 receives an
Of these, 1051 is a signal obtained by dividing the signal input to 157 by 2, 1052 is an inverted signal thereof, and 1053 is a signal obtained by further dividing it by 4 (that is, the signal input to 157 is divided by 8). . The signal received by the
Then, frequency division by 2 is performed between the flip-
In the frequency dividing circuit of FIG. 10, the flip-
[0030]
FIG. 11 is a diagram showing an embodiment of a specific supply method for the
In FIG. 11, 1101 is an LSI chip on which the PLL circuit of the present invention is mounted, 1102 is an LSI package on which the LSI chip is mounted, and 1103 is a wiring board on which a number of LSI packages including the LSI package and other components are mounted. .
In addition, 1111 to 1115 are capacitive elements (so-called bypass capacitors) provided to suppress fluctuations in the power supply voltage, 1121 to 1132 are inductive elements (so-called parasitic inductances) that are inevitably generated along with the wiring, and 1141 to 1144 are wirings. This is a resistive element (so-called wiring resistance) that inevitably occurs.
Power supplied from the outside receives a negative side at 1160 and a positive side at 1170. 7 to 9 provided in the
Power for other circuits inside the
[0031]
Since there are many circuits that receive power supply from 760 and 770, fluctuations in the power supply current value accompanying circuit operation increase. Further, since various operations are performed in accordance with the input signal, there may be a sudden fluctuation in the power supply current value.
Due to the fluctuation of the current value, the electromotive force generated in the
On the other hand, the circuits supplied with power from 761 and 771 are only the circuits of FIGS. 7 to 9, and the power supply current flowing through these circuits is very small and the change with time is very small.
That is, in the circuits of FIGS. 7 to 9, the voltage controlled oscillator of FIG. 9 consumes most of the power supply current supplied from 761 and 771, but the current flowing through this circuit is a steady current with little time variation. Part (part consisting of
Accordingly, as shown in FIG. 11, the power supplied to 760 and 770 and the power supplied to 761 and 771 are separated on the
Since it is difficult to increase the capacitance value of the
[0032]
Although one embodiment of the present invention has been described above, there can be various other configuration methods.
For example, FIG. 12 is a circuit diagram showing another embodiment of the
In FIG. 12, 1201 is a resistance element, 1202 and 1203 are NMOS elements, and 1204 is a PMOS element.
In FIG. 12, a
The ratio of the gate widths of the
Alternatively, if a MOS device having a long gate length is used for the
[0033]
4 shows a 4-bit counter circuit as an embodiment of the
If the number of bits of the counter circuit is reduced, the upper limit of the count value that can be stored becomes smaller, so the time from the start of the phase adjustment operation to the convergence becomes longer. However, in addition to the
13A and 13B show the concept of time variation of each signal when a 2-bit counter is used as the
As shown in this figure, when the counter circuit reaches the maximum count value, the output voltage of the
[0034]
14 and 15 show the
If this circuit is used, the output voltage of the
[0035]
In the embodiment of the voltage controlled
Furthermore, in order to stabilize the operation of the voltage controlled
[0036]
Another embodiment of the frequency comparison circuit is shown in FIG.
In FIG. 16, 550 and 560 are two input signals to be frequency-compared, 553 is a signal that outputs a pulse when it is detected that the
[0037]
Circles on the output side of the flip-
The circuit of FIG. 16 is configured to detect whether the rising edge of the
[0038]
An example of the operation of the circuit of FIG. 16 is shown in FIG.
In FIG. 17,
As shown in FIG. 17, when the input signals 550 and 560 are pulses having substantially the same time width that repeat at a substantially constant frequency, while the pulses appear alternately, 551 immediately before the
Therefore, during this period, the
[0039]
However, as shown in FIG. 17, for example, when the frequency of the
Just before the second pulse rises, the
Accordingly, the
On the contrary, when the frequency of the
The case where the
[0040]
Another embodiment of the frequency comparison circuit according to the present invention is shown in FIG.
In FIG. 18,
The circuit of FIG. 18 has a complementary relationship with the circuit of FIG. 16, and in the case of the circuit of FIG. 18, the
However, the
[0041]
FIG. 19 shows another embodiment of the frequency comparison circuit according to the present invention.
In FIG. 19, 501 is an odd number of inverter circuit groups, and 502 is a NOR circuit. These circuits constitute an
Similarly, 511 is an odd-numbered inverter circuit group, and 512 is a NOR circuit. These circuits are activated at the falling edge of the
The right half of the circuit of FIG. 19 has the same configuration as the circuit of FIG.
[0042]
In the embodiment of FIG. 16, there is no problem when the time widths of the pulse signals input to 550 and 560 are substantially equal, but when the frequency widths of the two input signals are close, if the time widths are different, the comparison may not be accurate. It is possible.
The embodiment of FIG. 19 is an example of a configuration that solves this problem. Unless a pulse signal having an extremely short time width is input to 150 or 160, it is activated at the falling edge of each signal and has an approximately equal time width. The pulse signal appears as a 550 or 560 signal.
Therefore, even when the time widths of the signals input to 150 and 160 are different, an accurate frequency comparison can be performed based only on the falling edge.
[0043]
Another embodiment of the frequency comparison circuit according to the present invention is shown in FIG.
The circuit of FIG. 20 is complementary to the circuit of FIG. 19, 502 and 512 are NAND circuits, the right half of the circuit of FIG. 20 has the same configuration as the circuit of FIG. 18, and the inverter circuit group is the same as FIG. It is.
If the circuit of FIG. 20 is used, an accurate frequency comparison can be performed based only on the rising edges of the signals input to 150 and 160.
[0044]
Another embodiment of the frequency comparison circuit according to the present invention is shown in FIG.
The circuit of FIG. 21 is configured by adding an
As a result, a signal indicating that the frequencies do not match is not erroneously output when the frequencies and phases of the two signals to be compared are substantially matched. That is, when the frequency comparison circuit is used for control of the PLL circuit or the like, the two signals to be compared are substantially in phase in the steady state, so that the signals input to 150 and 160 appear almost simultaneously.
Then, for example, when the phase comparison circuit is configured to compare the early / late relationship between the rising edges of both signals, and the PLL circuit is configured so that they match, the frequency comparison circuit is connected to the rising edges of both signals. If it is configured to detect whether or not appear alternately, both signals rise almost simultaneously in the steady state, so even if the frequencies match, either signal rises twice consecutively due to slight noise. There is a possibility that a signal indicating that the frequencies do not match is output.
The embodiment of FIG. 21 has a configuration that solves this.
That is, when the rising edges of two signals appear at the same time, the rising edge of one signal and the falling edge of the other signal always appear alternately, so the frequencies match when the frequency and phase of the two signals match. A signal indicating that the error has not occurred is not erroneously output.
[0045]
The above-described embodiment of FIG. 5 has a configuration in which the
Even in this configuration, a signal indicating that the frequencies do not match is not erroneously output when the frequencies and phases of the two signals to be compared are substantially the same as in FIG.
When the phase comparison circuit is configured to compare the early and late relationship between the rising edge of one signal and the falling edge of the other signal, the frequency comparison circuit is configured to use both signals as shown in FIGS. It goes without saying that it may be configured to observe whether or not edges on the same side appear alternately.
[0046]
Another embodiment of the frequency comparison circuit according to the present invention is shown in FIG.
The circuit of FIG. 22 has a configuration in which
When the operation speed of the flip-
In this case, as shown in FIG. 22,
Also for the frequency comparison circuits other than FIG. 19, an inverter circuit or the like is added in front of the flip-
[0047]
Another embodiment of a PLL circuit according to the present invention is shown in FIG.
In FIG. 23, the control
The configurations of the control
The main difference between the embodiment of FIG. 23 and the embodiment of FIG. 1 is that the control method in the control
In the embodiment of FIG. 23, an example is shown in which a circuit whose oscillation frequency increases as the control voltage of 155 increases is used as the voltage controlled
[0048]
FIG. 24 shows the configuration of the control
In FIG. 24, 2400 to 2403 are edge trigger type flip-flops, 2410 is a NOR circuit, 2411 is an inverter circuit, 2413 is an exclusive NOR circuit, 2414 is a NAND circuit, 2412 and 2415 are OR-NAND type composite gate circuits,
[0049]
Next, the operation of the control pulse generation circuit of FIG. 24 will be described.
While the
For example, when the
At that time, since the flip-
Conversely, when the
[0050]
Further, when both the
That is, both flip-
Therefore, since the same contents are stored in the flip-
[0051]
However, when the
Further, when the
Thereafter, when the
If the state in which the
However, if the
[0052]
The reason why the output voltage of the charge pump circuit is not changed until the
When the frequency comparison circuit is configured to detect whether opposite edges of the reference signal and the feedback signal appear alternately as shown in FIGS. 5 and 21, the signal indicating that the frequency is different is high. When the level is reached, it is also when the phase is shifted by almost half a cycle.
On the other hand, when the frequencies of the reference signal and the feedback signal approach each other to some extent, a signal indicating that the frequencies are different is output only every several cycles.
Then, immediately after the signal indicating that the frequency is different becomes the low level, it is also immediately after the phase is shifted by almost a half cycle. At that time, the signal on the lower frequency side is earlier in phase.
Therefore, if the output voltage of the charge pump circuit is controlled based on the phase comparison result at this time, control is performed so as to keep the frequency away.
However, when only the phase comparison result is inverted while the frequency comparison result is fixed at the low level, it is considered that the early / late relationship is reversed while the phases are substantially matched.
Therefore, after that, the higher frequency side always becomes faster, and if the control of the charge pump circuit is started based on the phase comparison result from that time, the control is always performed to bring the frequency closer.
When the frequency difference between the reference signal and the feedback signal is around 10%, the phase comparison result may be inverted immediately after the frequency comparison result changes from the high level to the low level.
Then, immediately after the signal indicating that the frequency is different becomes low level (that is, in a state where the phase is shifted by almost a half cycle), the phase comparison result is inverted once.
Therefore, it is after the phase comparison result is inverted twice or more that it can be surely guaranteed that the early / late relationship has been reversed while the phases are substantially matched.
Therefore, control of the output voltage of the charge pump circuit is started after the output of the phase comparison circuit is inverted twice.
[0053]
Also, when the frequency of the reference signal and the feedback signal are almost the same, one rising edge and the other falling edge may appear almost simultaneously over several cycles. May go high continuously.
In many cases, the phase comparison result is reversed during that time.
In that case, the phase is almost the same when the phase comparison result is inverted for the first time after the signal indicating that the frequency is different. When control of the pump circuit is started, it takes a long time to converge.
In order to prevent this, the flip-
As a result, the amount of inversion while the signal indicating that the frequency is different is counted as the first time, and the control of the charge pump circuit is started and converges efficiently from the first time when the phase comparison results almost coincide. become.
[0054]
FIG. 25 is a diagram showing an example of a specific circuit configuration of the
25,
In the circuit of FIG. 25, a constant current always flows through the
Therefore, the resistance value of the
In this state, a pulse having a time width of about 1 ns or less appears as a
Therefore, if the capacitance value of the
This voltage is smoothed by a low-pass filter including a
If the time constant of the low-pass filter by the
[0055]
FIG. 26 is a diagram showing an embodiment of a specific circuit configuration of the voltage controlled
The voltage controlled oscillator of FIG. 26 has a configuration in which a part of the voltage controlled oscillator of FIG. 9 is extracted, and is configured such that the control voltage of 155 is directly applied to the gate electrodes of the
In the voltage-controlled oscillator shown in FIG. 26, the part for directly controlling the oscillation frequency by the
In this circuit, when the control voltage of 155 increases, the current that can flow through the
Then, currents flowing through the
That is, the higher the
[0056]
Further, in this circuit, when the
Since the control to change the oscillation frequency by the change of the control voltage of 155 is performed through the charge pump circuit, it takes some time until the effect of the control is obtained after the phase comparison result and the frequency comparison result appear, In the direct control by the
Therefore, the magnitude of the high-speed oscillation frequency control by changing the
[0057]
FIG. 27 is a diagram showing another embodiment of the voltage controlled
In FIG. 27, 2700 is a capacitor element, 2701 is an NMOS element, 2702 is a PMOS element, and 2704 is an inverter circuit. Other elements are the same as those in FIG.
In this circuit, the control operation of the oscillation frequency by the control voltage of 155 is the same as that in FIG.
On the other hand, the oscillation frequency is controlled by the
That is, when the
As described above, the oscillation frequency can be controlled by changing the weight of the load driven by a part of the MOS elements in the voltage controlled oscillator.
[0058]
FIG. 28 is a diagram showing another embodiment of the voltage controlled
In FIG. 28,
This circuit is intended to suppress a sudden change in the oscillation frequency when the power supply voltage suddenly changes in the circuit of FIG.
That is, in the circuit of FIG. 26, when the power supply voltage between 761 and 771 changes, the current flowing through the
Then, the gate-source voltage of the PMOS element 943 (that is, the voltage between the
This voltage is also the gate-source voltage of the
This causes oscillation frequency fluctuations due to power supply voltage fluctuations.
[0059]
The circuit of FIG. 28 smoothes the change in the gate-source voltage of the
With this configuration, even if the power supply voltage between 761 and 771 suddenly changes, the sudden change in the oscillation frequency is suppressed, and the output of the phase comparison circuit while the oscillation frequency changes gradually. Therefore, it is possible to correct the change in the oscillation frequency.
[0060]
FIG. 29 is a diagram showing another embodiment of the voltage controlled
This circuit has a configuration in which a
FIG. 30 is a diagram showing another embodiment of the power supply method for stabilizing the power supply voltage of the voltage controlled
In this figure, 3001 is a capacitive element, 3011 and 3021 are resistive elements, and the other components are the same as those of FIG.
When the direct current component of the power supply current supplied from 761 and 771 is small as in the PLL circuit of the present invention, even if power is supplied via the
In addition, when a component having a long period among the AC components of the power supply current supplied from 761 and 771 is small as in the PLL circuit of the present invention, the low-pass filter formed by the
Therefore, in the PLL circuit of the present invention, it is easy to stabilize the power supply voltage of the voltage controlled
[0061]
【The invention's effect】
As described above, according to the present invention, even if the phase comparison circuit outputs an erroneous signal due to sudden noise or the like, a large phase difference does not occur.
Furthermore, according to the present invention, since the phase comparison circuit always outputs a signal indicating which signal is faster, jitter due to the insensitive region does not occur.
Furthermore, according to the present invention, since the amount of change in the oscillation frequency for one control can be determined in advance at the time of design, the magnitude of jitter can be predicted at the time of design and reduced to the required level.
Furthermore, according to the present invention, the frequency comparison circuit outputs the comparison result immediately when the same side of the two signals to be compared appears twice in succession, so that the comparison result can be obtained in a shorter time than the conventional frequency comparison circuit. Can be output.
Furthermore, according to the present invention, the frequency comparison circuit can be configured with a smaller number of elements than a frequency comparison circuit including a conventional counter.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an embodiment of the present invention.
FIG. 2 is a graph showing the operation of the embodiment of FIG.
3 is a circuit diagram showing details of a phase comparison circuit which is one component of the embodiment of FIG. 1; FIG.
4 is a circuit diagram showing details of a counter circuit which is one component of the embodiment of FIG. 1; FIG.
FIG. 5 is a circuit diagram showing details of a frequency comparison circuit that is one component of the embodiment of FIG. 1;
6 is a circuit diagram showing details of a control pulse generation circuit which is one component of the embodiment of FIG. 1; FIG.
7 is a circuit diagram showing details of a charge pump circuit which is one component of the embodiment of FIG. 1; FIG.
FIG. 8 is a circuit diagram showing details of a waveform blunting circuit that is one component of the embodiment of FIG. 1;
FIG. 9 is a circuit diagram showing details of a voltage controlled oscillator which is one component of the embodiment of FIG. 1;
10 is a circuit diagram showing details of a frequency divider circuit that is a component of the embodiment of FIG. 1; FIG.
11 is a circuit diagram showing an embodiment of a method for supplying power to the voltage controlled oscillator of FIG. 9 and the like.
12 is a circuit diagram showing details of another embodiment of the charge pump circuit of FIG. 7; FIG.
13A is a part of a graph showing the operation of the other embodiment of FIG. 2. FIG.
FIG. 13B is a portion subsequent to FIG. 13A of the graph showing the operation of the other embodiment of FIG. 2;
14 is a circuit diagram showing details of an inversion detection circuit used in place of the counter circuit of FIG. 4 in another embodiment.
15 is a circuit diagram showing details of another embodiment of the control pulse generating circuit of FIG. 6. FIG.
FIG. 16 is a circuit diagram showing details of another embodiment of the frequency comparison circuit;
FIG. 17 is a graph showing the operation of the embodiment of FIG.
FIG. 18 is a circuit diagram showing details of still another embodiment of the frequency comparison circuit.
FIG. 19 is a circuit diagram showing details of still another embodiment of the frequency comparison circuit.
FIG. 20 is a circuit diagram showing details of still another embodiment of the frequency comparison circuit.
FIG. 21 is a circuit diagram showing details of still another embodiment of the frequency comparison circuit.
FIG. 22 is a circuit diagram showing details of still another embodiment of the frequency comparison circuit.
FIG. 23 is a block diagram showing an overall configuration of another embodiment of the PLL circuit.
24 is a circuit diagram showing details of a control pulse generating circuit which is one component of the embodiment of FIG. 23. FIG.
25 is a circuit diagram showing details of a charge pump circuit which is one component of the embodiment of FIG. 23. FIG.
26 is a circuit diagram showing details of a voltage controlled oscillator which is one component of the embodiment of FIG. 23. FIG.
FIG. 27 is a circuit diagram showing details of another embodiment of the voltage controlled oscillator of FIG. 26;
FIG. 28 is a circuit diagram showing details of still another embodiment of the voltage controlled oscillator shown in FIG. 26;
FIG. 29 is a circuit diagram showing details of still another embodiment of the voltage controlled oscillator of FIG. 26;
30 is a circuit diagram showing another embodiment of the power supply method of FIG.
[Explanation of symbols]
101 Phase comparison circuit
102 Counter circuit
103 Frequency comparison circuit
104 Control pulse generation circuit
105 Charge pump circuit
106 Waveform blunting circuit
107 Voltage controlled oscillator
108 frequency divider
109 Buffer circuit
150 Reference signal
159 clock signal
160 Feedback signal
1600 S-R type flip-flop
1900, 1910 Edge detection circuit
2304 Control pulse generation circuit
2305 Charge pump circuit
2307 Voltage controlled oscillator
Claims (6)
前記位相比較回路が連続して同一の比較結果を出力しているか否かを判定する回路を備え、その判定結果が同一の比較結果を出力しているとき前記チャージポンプ回路の出力電圧を一定値づつ前記比較結果に応じて増減するように構成されたことを特徴とするＰＬＬ回路。Voltage-controlled oscillator, phase comparison circuit that compares the phase of a signal fed back from the output of the voltage-controlled oscillator and the reference signal applied from the outside, and a charge pump that increases or decreases the output voltage based on the comparison result of the phase comparison circuit A PLL circuit that generates a clock signal in phase with the reference signal by applying an output voltage of the charge pump circuit to the voltage controlled oscillator,
A circuit for determining whether or not the phase comparison circuit continuously outputs the same comparison result, and when the determination result outputs the same comparison result, the output voltage of the charge pump circuit is a constant value; A PLL circuit configured to increase or decrease in accordance with the comparison result one by one.
前記位相比較回路が連続して同一の比較結果を出力した回数を計数するカウンタ回路を備え、前記比較結果が反転したとき、前記チャージポンプ回路の出力電圧を新たな比較結果に応じて前記計数結果に比例して増減するように構成されたことを特徴とするＰＬＬ回路。The PLL circuit according to claim 1,
A counter circuit that counts the number of times the phase comparison circuit continuously outputs the same comparison result; A PLL circuit configured to increase or decrease in proportion to
前記位相比較回路の他に、前記フィードバックされる信号と前記リファレンス信号の周波数を比較する周波数比較回路を備え、該周波数比較回路が周波数に差があることを検出した時には、前記位相比較回路の比較結果や前記判定する回路の判定結果に拘わらず、前記フィードバックされる信号の周波数を前記リファレンス信号の周波数に近付けるように、前記チャージポンプ回路の出力電圧を増減させるよう構成されたことを特徴とするＰＬＬ回路。The PLL circuit according to claim 1,
In addition to the phase comparison circuit, a frequency comparison circuit that compares the frequency of the fed back signal and the reference signal is provided, and when the frequency comparison circuit detects that there is a difference in frequency, the phase comparison circuit compares Regardless of the result or the determination result of the determination circuit, the output voltage of the charge pump circuit is increased or decreased so as to bring the frequency of the signal fed back closer to the frequency of the reference signal. PLL circuit.
前記周波数比較回路は、前記フィードバックされる信号と前記リファレンス信号の内のいずれか一方の信号の位相比較される側のエッジ（立ち上がりエッジまたは立ち下がりエッジの内、前記位相比較回路において位相を比較される側のエッジ）と、他方の信号の位相比較されない側のエッジ（前記位相比較回路において位相を比較されない側のエッジ）が交互に現われるか否かを検知し、いずれか一方の信号が２回以上連続して現われた時にその２回以上連続して現われた信号の周波数の方が高いことを示す信号を出力するよう構成されたことを特徴とするＰＬＬ回路。The PLL circuit according to claim 3, wherein
The frequency comparison circuit compares the phase of either one of the signal to be fed back and the reference signal to which the phase is compared (the rising edge or the falling edge is compared in phase by the phase comparison circuit). Edge of the other signal) and an edge of the other signal where the phase is not compared (edge where the phase is not compared in the phase comparison circuit) appear alternately, and either signal is detected twice. A PLL circuit configured to output a signal indicating that the frequency of a signal continuously appearing twice or more when it appears continuously is higher.
前記ＰＬＬ回路は１個の半導体集積回路チップの中に構成され、前記半導体集積回路チップの中には少なくとも２組以上の電源供給回路を備え、前記電源供給回路の中の１組は、前記電圧制御発振器と前記電圧制御発振器に直接信号を出力する回路にのみ電源供給を行なうよう構成したことを特徴とするＰＬＬ回路。In the PLL circuit according to any one of claims 1 to 4,
The PLL circuit is configured in one semiconductor integrated circuit chip, and the semiconductor integrated circuit chip includes at least two sets of power supply circuits, and one set of the power supply circuits includes the voltage A PLL circuit configured to supply power only to a controlled oscillator and a circuit that directly outputs a signal to the voltage controlled oscillator.
前記電圧制御発振器から直接もしくは分周回路等を介して出力されるフィードバック信号と外部から加えられるリファレンス信号の位相を比較する位相比較回路と、
前記フィードバック信号と前記リファレンス信号の周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果および前記周波数比較回路の比較結果に基づいて制御パルスを発生する制御パルス発生回路と、
前記制御パルスによって出力電圧を制御されるチャージポンプ回路とを備え、
前記チャージポンプ回路の出力電圧を前記電圧制御発振器に前記アナログの制御電圧として加え、
前記位相比較回路の比較結果を前記電圧制御発振器に前記デジタルの制御信号として加えることによって、前記フィードバック信号と前記リファレンス信号の周波数および位相を一致させるように構成されたＰＬＬ回路であって、
前記パルス発生回路が、
前記周波数比較回路が前記フィードバック信号と前記リファレンス信号の周波数に差のあることを検知した時には、前記位相比較回路の比較結果にかかわらず前記フィードバック信号の周波数を前記リファレンス信号の周波数に近付かせる制御パルスを発生し、
前記周波数比較回路が前記フィードバック信号と前記リファレンス信号の周波数に差のあることを検知しなくなった後、前記位相比較回路の比較結果が所定回数以上反転するまでの間は、前記フィードバック信号の周波数を変更するような制御パルスは発生せず、
前記周波数比較回路が前記フィードバック信号と前記リファレンス信号の周波数に差のあることを検知しなくなった後、前記位相比較回路の比較結果が所定回数以上反転した後は、前記フィードバック信号の位相が前記リファレンス信号の位相に近付くように前記フィードバック信号の周波数を変更する制御パルスを発生するように構成されたことを特徴とするＰＬＬ回路。A voltage-controlled oscillator whose oscillation frequency is controlled by an analog control voltage and a digital control signal;
A phase comparison circuit that compares the phase of a feedback signal that is output directly from the voltage-controlled oscillator or via a frequency divider and the like and a reference signal that is applied from the outside;
A frequency comparison circuit for comparing the frequency of the feedback signal and the reference signal;
A control pulse generating circuit for generating a control pulse based on a comparison result of the phase comparison circuit and a comparison result of the frequency comparison circuit;
A charge pump circuit whose output voltage is controlled by the control pulse,
Adding the output voltage of the charge pump circuit to the voltage controlled oscillator as the analog control voltage;
A PLL circuit configured to match the frequency and phase of the feedback signal and the reference signal by adding the comparison result of the phase comparison circuit as the digital control signal to the voltage controlled oscillator,
The pulse generation circuit is
When the frequency comparison circuit detects that there is a difference between the frequency of the feedback signal and the reference signal, a control pulse that brings the frequency of the feedback signal close to the frequency of the reference signal regardless of the comparison result of the phase comparison circuit Occur and
After the frequency comparison circuit no longer detects that there is a difference between the frequencies of the feedback signal and the reference signal, the frequency of the feedback signal is changed until the comparison result of the phase comparison circuit is inverted a predetermined number of times. No control pulse to change,
After the frequency comparison circuit no longer detects that there is a difference between the frequencies of the feedback signal and the reference signal, the phase of the feedback signal is changed to the reference after the comparison result of the phase comparison circuit is inverted a predetermined number of times. A PLL circuit configured to generate a control pulse for changing a frequency of the feedback signal so as to approach a signal phase.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18277396A JP3698282B2 (en) | 1995-07-04 | 1996-06-24 | PLL circuit and frequency comparison circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19109795 | 1995-07-04 | ||
| JP7-191097 | 1995-07-04 | ||
| JP18277396A JP3698282B2 (en) | 1995-07-04 | 1996-06-24 | PLL circuit and frequency comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974352A JPH0974352A (en) | 1997-03-18 |
| JP3698282B2 true JP3698282B2 (en) | 2005-09-21 |
Family
ID=26501446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18277396A Expired - Fee Related JP3698282B2 (en) | 1995-07-04 | 1996-06-24 | PLL circuit and frequency comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3698282B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970845B2 (en) | 1997-09-03 | 1999-11-02 | 日本電気株式会社 | Digital DLL circuit |
| JP2001257567A (en) | 2000-03-08 | 2001-09-21 | Hitachi Ltd | Voltage controlled oscillator, pll circuit and semiconductor integrated circuit device |
-
1996
- 1996-06-24 JP JP18277396A patent/JP3698282B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974352A (en) | 1997-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6768387B1 (en) | Voltage controlled oscillator and PLL circuit using the same | |
| JP3591841B2 (en) | CMOS voltage controlled oscillator with wide frequency range | |
| US6844762B2 (en) | Capacitive charge pump | |
| US7212051B1 (en) | Control signal generation for a low jitter switched-capacitor frequency synthesizer | |
| US5736872A (en) | Low voltage high speed phase frequency detector | |
| US6711229B1 (en) | Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same | |
| US7659760B2 (en) | PLL circuit and semiconductor integrated device | |
| US5347233A (en) | PLL circuit apparatus and phase difference detecting circuit apparatus | |
| JPH07202690A (en) | Clock signal generation circuit | |
| US20080101521A1 (en) | Clock and data recovery circuit | |
| CN101997542B (en) | Delay locked loop circuit | |
| JPH1098380A (en) | Pll circuit | |
| JP4463807B2 (en) | Switched capacitor filter and feedback system | |
| US20070229131A1 (en) | CML circuit and clock distribution circuit | |
| KR950010208B1 (en) | Phase-locked loop clock signal generator | |
| JPH0888565A (en) | Resistorless voltage-controlled oscillator | |
| JPH10224212A (en) | Phase-locked loop circuit | |
| JP2000134092A (en) | Phase locked loop circuit and voltage controlled oscillator | |
| KR20120012386A (en) | Lock detection circuit and phase-locked loop circuit including the same | |
| JP3698282B2 (en) | PLL circuit and frequency comparison circuit | |
| US10541694B2 (en) | Injection-locked phase lock loop circuit | |
| US9559709B1 (en) | Digitally controlled oscillator (DCO) for a phase locked loop (PLL) system | |
| CN109787618B (en) | Voltage controlled oscillator and phase locked loop | |
| JP3392278B2 (en) | Oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031224 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040517 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050622 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050630 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080715 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |