JP3688686B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にフリップチップ実装を行うための超音波フリップチップ接合技術に関するものである。
【０００２】
【従来の技術】
超音波フリップチップ接合技術では、配線基板はステージと呼ばれる加熱可能な固定冶具へ吸着され、半導体素子（チップ）はツールと呼ばれる加圧及び超音波印加機構、もしくは加熱を併用できる機構を有する装置に吸着されて実装が行われる。この際、半導体素子の電極上に形成されたスタッドバンプ（突起バンプ）と、配線基板の配線電極上に施されたメッキバンプあるいはスタッドバンプとを接合するために、半導体素子の素子形成面と配線基板の配線電極の形成面とを対向させ、上記ツールから半導体素子に超音波を印加しながら荷重を加えている（特許文献１参照）。更に、上記超音波の印加と荷重に加えて、ツールまたはステージを加熱することにより、半導体素子と配線基板の一方あるいは両方を加熱した状態で接合する場合もある。
【０００３】
ところが、上記のような従来の半導体装置の製造方法では、ツールとステージの平行度調整が十分でない場合、あるいはツールの加圧方向に対するツールとステージの両方の接合面の垂直度が十分でない場合には、半導体素子の電極上に形成されたバンプが配線基板上の配線電極に均等に接触しない。このため、最初に配線電極に接触したバンプに応力が集中して配線電極からの剥離や位置ずれが生じ、このずれた位置で半導体素子の電極上にバンプが再接合するという問題点がある。このような接合状態は信頼性が低く、最悪の場合にはバンプが半導体素子の電極上から脱落する危険性がある。
【０００４】
このため、超音波フリップチップ接合技術では、接続性や信頼性を向上させるためには、ツールとステージの平行度や垂直度の調整が重要である。しかしながら、これらの調整には数μｍの精度が要求されるため、非常に困難であり、現状のいかなる装置を用いても調整に２時間程度を必要とする。
【０００５】
ところで、近年は、半導体素子を例えばカード状の薄いパッケージに内蔵するために、半導体素子の薄厚化が強く望まれている。この要求に応えるために、半導体ウェーハの裏面を研削及びエッチングして１００μｍ以下にまで薄くしている。しかし、半導体素子を１００μｍ以下にまで薄くすると、フリップチップ接続時に超音波振動によって半導体素子にダメージを与えてしまい、傷や割れ等の不良が発生するという問題がある。
【０００６】
しかも、半導体素子を吸着するために、現在はツールに吸着穴を設けて真空引きしているが、半導体素子と配線基板間に封止用の樹脂層を介在させ、封止工程も含めた一括フリップチップ接続を行う場合には、半導体素子が薄い故に上記吸着穴に集中した樹脂の応力で半導体素子が変形し、やはりダメージを与える恐れがある。このため、半導体素子と配線基板間には接合のための十分な荷重がかけられない。
【０００７】
このような問題に対する解決策として、位置合わせを低圧で行って仮固定した後、吸着穴のない平坦なツールを用いて接続のための加圧を行う方法や、半導体素子の吸着をポーラス吸着で行う方法が提案されている。しかし、前者は製造工程が増加し、後者は超音波振動によってツールの耐久性が低下するため、いずれも恒久的な対策とはならない。
【０００８】
【特許文献１】
特開平８−４５９９４号公報
【０００９】
【発明が解決しようとする課題】
上記のように従来の半導体装置の製造方法は、接続性の向上が難しく、薄い半導体素子ではフリップチップ接続時に半導体素子にダメージを与えてしまうという問題があった。
【００１０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、半導体素子へのダメージを低減しつつ接続性を向上できる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の一態様に係る半導体装置の製造方法は、半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記半導体素子を搬送材に固着し、前記搬送材をステージに吸着して固定し、前記配線基板における配線電極の形成面の裏面をツールに吸着し、前記ツールを前記ステージに向かって降下させ、前記配線基板に超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程を具備し、前記フリップチップ接続する工程は、前記バンプを介して前記半導体素子と前記配線基板との電気的な接続を行い、且つ前記封止材により前記半導体素子と前記配線基板との間の封止を行うものである。
また、本発明の一態様に係る半導体装置の製造方法は、半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記配線基板を搬送材に固着し、前記半導体素子における素子形成面の裏面をステージに吸着して固定し、前記搬送材を前記ツールに吸着して前記半導体素子を固定し、前記ツールを前記ステージに向かって降下させ、前記配線基板に超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程とを具備し、前記フリップチップ接続する工程は、前記バンプを介して前記半導体素子と前記配線基板との電気的な接続を行い、且つ前記封止材により前記半導体素子と前記配線基板との間の封止を行うものである。
更に、本発明の一態様に係る半導体装置の製造方法は、半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記半導体素子を搬送材に固着し、前記搬送材をステージに吸着して固定し、前記配線基板を前記半導体素子上にフェイスダウンし、前記配線基板に超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程を具備する。
【００１２】
上記のような製造方法によれば、半導体素子に比べて柔軟性のある配線基板に超音波を印加するので、半導体素子の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減でき、且つ十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので接続性を向上できる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法は、半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記配線基板に第１の超音波を印加し、且つ前記半導体素子に前記第１の超音波よりも低い電力の第２の超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程を具備することを特徴としている。
【００１４】
上記のような製造方法によれば、半導体素子に比べて柔軟性のある配線基板に超音波を印加し、且つ半導体素子にはダメージを与えない程度の低い電力の超音波を印加してフリップチップ接続するので、半導体素子の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、配線基板に与える超音波と半導体素子に与える超音波の方向や位相を変えることにより、摩擦速度を増加させてより接続性の向上を図れる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１及び図２はそれぞれ、本発明の各実施の形態に係る半導体装置の製造方法の概要について説明するためのもので、図１はフリップチップ実装前の状態、図２はフリップチップ実装時の状態を示している。
【００１６】
図１に示す如く、吸着面が多孔質材で形成されたステージ（多孔質ステージ）１１上には、半導体素子（チップ）１２における素子形成面の裏面が吸着（ポーラス吸着）して固定されている。上記半導体素子１２の素子形成面には電極１３が形成されており、この電極１３上にスタッドバンプ１４が形成されている。
【００１７】
一方、ツール１５には、配線基板１６における配線電極１７の形成面の裏面が吸着されている。このツール１５には、加圧及び超音波印加機構が設けられている。上記配線基板１６の配線電極１７は、上記スタッドバンプ１４に対向して配置されている。この配線基板１６の配線電極１７側（もしくは上記半導体素子１２の素子形成面側）には、封止材１８として働く樹脂層が被覆されている。
【００１８】
そして、ツール１５と多孔質ステージ１１を位置合わせし（換言すればスタッドバンプ１４と配線電極１７とを位置合わせし）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンする。この状態で、加圧及び超音波印加機構を用いて加圧しながら超音波を印加し、配線電極１７とスタッドバンプ１４との接合を促進させながら電気的に接続するとともに、上記樹脂層を硬化させて封止工程までを含めた一括接続を行なう。
【００１９】
なお、上記多孔質ステージ１１には、必要に応じて加熱機構、超音波印加機構もしくはこれらの両方を設けても良い。また、上記ツール１５には、加圧及び超音波印加機構に加えて加熱を併用するための加熱機構を更に設けても良い。そして、上記多孔質ステージ１１とツール１５の一方または両方を加熱、あるいはツール１５だけでなく多孔質ステージ１１にも超音波（但し、ツール１５に印加する超音波よりも低い電力で且つ半導体素子１１に傷や割れなどのダメージを与えない程度）を印加する。これによって、配線基板１６と半導体素子１１の両方に超音波振動を与えながら、フリップチップ接続が行える。更に、ここでは半導体素子１２の電極１３上にスタッドバンプ１４を形成しているが、配線基板１６の配線電極１７上に形成しても良く、必要に応じて両方に形成しても良い。
【００２０】
図３は、フリップチップ接続時に配線基板１６に与える超音波の振幅［μｍ］とチップ割れ率［％］との関係を示している。ＦＣＢ（６０）は厚さが６０μｍの半導体素子に超音波を印加し、この半導体素子をフェイスダウンして配線基板に実装する従来の方法で接合した場合、ＦＣＢ（２００）は厚さが２００μｍの半導体素子に超音波を印加し、この半導体素子をフェイスダウンして配線基板に実装する従来の方法で接合した場合、ＦＳＢ（６０）は配線基板に超音波を印加し、この配線基板をフェイスダウンして厚さが６０μｍの半導体素子に実装する本実施の形態の方法で接合した場合、及びＦＳＢ（２００）は配線基板に超音波を印加し、この配線基板をフェイスダウンして厚さが２００μｍの半導体素子に実装する本実施の形態の方法で接合した場合のチップ割れ率をそれぞれ示している。
【００２１】
図３から明らかなように、半導体素子に超音波を印加してフェイスダウンで実装すると、比較的厚い２００μｍの半導体素子でも割れ率が高くなる。特に、十分な接合強度が得られるとされている、超音波の振幅が４μｍ以上の領域では、厚さが２００μｍの半導体素子で５０％近く、厚さが６０μｍの半導体素子では７０％もの割れが発生している。また、半導体素子が割れなくても、傷などのダメージが入ると、この傷を起点にして後の工程や使用時に割れが発生する。
【００２２】
これに対し、本実施の形態の方法では、十分な接合強度が得られるとされている、超音波の振幅が４μｍの領域において、厚さが２００μｍ、６０μｍのいずれの半導体素子でもほとんど割れは発生せず、４μｍ以上の領域、例えば超音波の振幅が６μｍの場合に、６０μｍの薄い半導体素子で１０％程度の割れが発生するに過ぎない。
【００２３】
本発明者等の実験によると、接合に好適な超音波の条件は、周波数が４０ＫＨｚ、電力（パワー）が２４８０Ｗ以上であった。
【００２４】
図４は、半導体素子に超音波を与えてフェイスダウンして配線基板に実装する従来の方法を用いた場合の半導体素子へのダメージについて説明するためのもので、（ａ）図は半導体素子の裏面の顕微鏡写真、（ｂ）図は半導体素子の表面の顕微鏡写真である。また、図５は、配線基板に超音波を与えてフェイスダウンして半導体素子に実装する本実施の形態の方法を用いた場合の半導体素子へのダメージについて説明するためのもので、（ａ）図は半導体素子の裏面の顕微鏡写真、（ｂ）図は半導体素子の表面の顕微鏡写真である。
【００２５】
図４（ａ），（ｂ）に示すように、半導体素子に超音波を与えてフェイスダウンして実装すると、半導体素子の裏面にダメージが入り、矢印で示す位置に割れが発生している。これに対し、配線基板に超音波を与えてフェイスダウンすると、図５（ａ），（ｂ）に示すように割れは発生せず、傷などのダメージも少ない。
【００２６】
次に、上記図１及び図２を用いて説明した半導体装置の製造方法の具体例とその種々の変形例について、第１乃至第６０の実施の形態により説明する。
【００２７】
［第１の実施の形態］
図６は、本発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００２８】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、このチップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ３）。
【００２９】
引き続き、上記チップ１２を実装するための配線基板１６をピックアップし（ＳＴＥＰ４）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ５）。
【００３０】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ６）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００３１】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００３２】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００３３】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００３４】
［第２の実施の形態］
図７は、本発明の第２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００３５】
次に、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ１）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。その後、チップ１２を、多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。次に、上記配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ３）。
【００３６】
引き続き、上記チップ１２を実装するための配線基板１６をピックアップし（ＳＴＥＰ４）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ５）。
【００３７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ６）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００３８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００３９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００４０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００４１】
［第３の実施の形態］
図８は、本発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００４２】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、上記チップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ３）。
【００４３】
次に、上記配線基板１６における配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。
【００４４】
引き続き、上記チップ１２を実装するための配線基板１６をピックアップし（ＳＴＥＰ５）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【００４５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００４６】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００４７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００４８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００４９】
［第４の実施の形態］
図９は、本発明の第４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００５０】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、上記チップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ３）。
【００５１】
次に、上記チップ１２を実装するための配線基板１６をピックアップする（ＳＴＥＰ４）。
【００５２】
引き続き、ツール１５を加熱し（ＳＴＥＰ５）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【００５３】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００５４】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００５５】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００５６】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００５７】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【００５８】
［第５の実施の形態］
図１０は、本発明の第５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００５９】
次に、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ１）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。その後、チップ１２の素子形成面の裏面を、多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【００６０】
次に、上記配線基板１６の配線電極１７上にスタッドバンプを形成し（ＳＴＥＰ３）、この配線基板１６をピックアップする（ＳＴＥＰ４）。
【００６１】
引き続き、ツール１５を加熱し（ＳＴＥＰ５）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【００６２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００６３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００６４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００６５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００６６】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【００６７】
［第６の実施の形態］
図１１は、本発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００６８】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、上記チップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ３）。
【００６９】
その後、上記配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。
【００７０】
次に、上記スタッドバンプを形成した配線基板１６をピックアップする（ＳＴＥＰ５）。
【００７１】
引き続き、ツール１５を加熱し（ＳＴＥＰ６）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ７）。
【００７２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００７３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００７４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００７５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００７６】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【００７７】
［第７の実施の形態］
図１２は、本発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００７８】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。上記スタッドバンプ１４と封止材１８を形成したチップ１２の裏面を、多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ３）、この状態で上記多孔質ステージ１１を加熱する（ＳＴＥＰ４）。
【００７９】
次に、上記チップ１２を実装するための配線基板１６をピックアップし（ＳＴＥＰ５）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【００８０】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００８１】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００８２】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００８３】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００８４】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【００８５】
［第８の実施の形態］
図１３は、本発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００８６】
次に、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ１）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。その後、チップ１２を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ２）、この状態で上記多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【００８７】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。
【００８８】
次に、上記スタッドバンプを形成した配線基板１６をピックアップし（ＳＴＥＰ５）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【００８９】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００９０】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【００９１】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【００９２】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【００９３】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【００９４】
［第９の実施の形態］
図１４は、本発明の第９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【００９５】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、上記チップ１２の裏面を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ３）、この状態で上記多孔質ステージ１１を加熱する（ＳＴＥＰ４）。
【００９６】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ５）。
【００９７】
次に、上記スタッドバンプを形成した配線基板１６をピックアップし（ＳＴＥＰ６）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ７）。
【００９８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【００９９】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１００】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１０１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１０２】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０１０３】
［第１０の実施の形態］
図１５は、本発明の第１０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１０４】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、上記チップ１２の裏面を、多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ３）、この状態で上記多孔質ステージ１１を加熱する（ＳＴＥＰ４）。
【０１０５】
次に、上記チップ１２を実装するための配線基板１６をピックアップする（ＳＴＥＰ５）。
【０１０６】
引き続き、ツール１５を加熱し（ＳＴＥＰ６）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ７）。
【０１０７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１０８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１０９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１１０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１１１】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０１１２】
［第１１の実施の形態］
図１６は、本発明の第１１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１１３】
次に、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ１）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。その後、チップ１２を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ２）、この状態で上記多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０１１４】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。
【０１１５】
次に、上記スタッドバンプを形成した配線基板１６をピックアップする（ＳＴＥＰ５）。
【０１１６】
その後、ツール１５を加熱し（ＳＴＥＰ６）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ７）。
【０１１７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１１８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１１９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１２０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１２１】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０１２２】
［第１２の実施の形態］
図１７は、本発明の第１２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１２３】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、上記チップ１２の素子形成面（チップ表面）を、例えば液状樹脂をスピンコートすることにより封止材１８で被覆する（ＳＴＥＰ２）。この封止材１８は、シート状の樹脂を貼り付けることによって形成することもできる。そして、上記チップ１２の裏面を、多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ３）、この状態で上記多孔質ステージ１１を加熱する（ＳＴＥＰ４）。
【０１２４】
次に、上記チップ１２を実装するための配線基板１６の配線電極１７にスタッドバンプを形成し（ＳＴＥＰ５）、この配線基板１６をピックアップする（ＳＴＥＰ６）。
【０１２５】
引き続き、ツール１５を加熱し（ＳＴＥＰ７）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ８）。
【０１２６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１２７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１２８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１２９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１３０】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０１３１】
［第１３の実施の形態］
図１８は、本発明の第１３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１３２】
次に、上記チップ１２の素子形成面（チップ表面）に、スタッドバンプ１４を形成する（ＳＴＥＰ１）。そして、このチップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０１３３】
その後、配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ３）。
【０１３４】
次に、上記封止材１８で被覆した配線基板１６をピックアップする（ＳＴＥＰ４）。
【０１３５】
引き続き、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ５）。
【０１３６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ６）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１３７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１３８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１３９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１４０】
［第１４の実施の形態］
図１９は、本発明の第１４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１４１】
次に、上記チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ１）。そして、上記チップ１２の電極１３上に、スタッドバンプ１４を形成する（ＳＴＥＰ２）。
【０１４２】
その後、配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ３）。
【０１４３】
次に、上記封止材１８で被覆した配線基板１６をピックアップする（ＳＴＥＰ４）。
【０１４４】
引き続き、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ５）。
【０１４５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ６）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１４６】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１４７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１４８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１４９】
［第１５の実施の形態］
図２０は、本発明の第１５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１５０】
次に、上記チップ１２の素子形成面（チップ表面）の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０１５１】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ３）、この配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ４）。
【０１５２】
次に、上記封止材１８で被覆した配線基板１６をピックアップする（ＳＴＥＰ５）。引き続き、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【０１５３】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１５４】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１５５】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１５６】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１５７】
［第１６の実施の形態］
図２１は、本発明の第１６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１５８】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０１５９】
その後、配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ３）。
【０１６０】
次に、上記封止材１８で被覆した配線基板１６をピックアップする（ＳＴＥＰ４）。
【０１６１】
引き続き、ツール１５を加熱し（ＳＴＥＰ５）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【０１６２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１６３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１６４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１６５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１６６】
［第１７の実施の形態］
図２２は、本発明の第１７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１６７】
次に、上記チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ１）。
【０１６８】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ２）、この配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ３）。
【０１６９】
次に、上記封止材１８で被覆した配線基板１６をピックアップする（ＳＴＥＰ４）。
【０１７０】
引き続き、ツール１５を加熱し（ＳＴＥＰ５）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【０１７１】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１７２】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１７３】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１７４】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１７５】
［第１８の実施の形態］
図２３は、本発明の第１８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１７６】
次に、上記チップ１２の電極１３上にバンプ１４を形成し（ＳＴＥＰ１）、このチップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０１７７】
そして、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ３）、この配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ４）。
【０１７８】
次に、上記封止材１８で被覆した配線基板１６をピックアップする（ＳＴＥＰ５）。
【０１７９】
引き続き、ツール１５を加熱し（ＳＴＥＰ６）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ７）。
【０１８０】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１８１】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１８２】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１８３】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１８４】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０１８５】
［第１９の実施の形態］
図２４は、本発明の第１９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１８６】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成し（ＳＴＥＰ１）、このチップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。そして、多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０１８７】
引き続き、上記配線基板１６の配線電極１７側の表面に封止材１８を被覆する（ＳＴＥＰ４）。
【０１８８】
次に、上記封止材１８を被覆した配線基板１６をピックアップする（ＳＴＥＰ５）。その後、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【０１８９】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１９０】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０１９１】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０１９２】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０１９３】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０１９４】
［第２０の実施の形態］
図２５は、本発明の第２０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０１９５】
次に、上記チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ１）、この状態で多孔質ステージ１１を加熱する（ＳＴＥＰ２）。
【０１９６】
その後、上記チップ１２を実装するための配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ３）。引き続き、上記配線基板１６の配線電極１７側の表面に封止材１８を被覆する（ＳＴＥＰ４）。
【０１９７】
次に、上記封止材１８を被覆した配線基板１６をピックアップし（ＳＴＥＰ５）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ６）。
【０１９８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０１９９】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０２００】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２０１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２０２】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０２０３】
［第２１の実施の形態］
図２６は、本発明の第２１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０２０４】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ２）、この状態で多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０２０５】
その後、上記チップ１２を実装するための配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。引き続き、上記配線基板１６における配線電極１７側の表面に封止材１８を被覆する（ＳＴＥＰ５）。
【０２０６】
次に、上記封止材１８を被覆した配線基板１６をピックアップする（ＳＴＥＰ６）。その後、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ７）。
【０２０７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２０８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０２０９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２１０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２１１】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０２１２】
［第２２の実施の形態］
図２７は、本発明の第２２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０２１３】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ２）、この状態で多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０２１４】
その後、上記配線基板１６における配線電極１７側の表面に封止材１８を被覆し（ＳＴＥＰ４）、この配線基板１６をピックアップする（ＳＴＥＰ５）。
【０２１５】
次に、ツール１５を加熱し（ＳＴＥＰ６）、上記配線基板１６における配線電極１７の形成面の裏面側をこのツール１５に吸着する（ＳＴＥＰ７）。
【０２１６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２１７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０２１８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２１９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２２０】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０２２１】
［第２３の実施の形態］
図２８は、本発明の第２３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０２２２】
次に、上記チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ１）、この状態で多孔質ステージ１１を加熱する（ＳＴＥＰ２）。
【０２２３】
引き続き、上記配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ３）、この配線基板１６における配線電極１７側の表面に封止材１８を被覆する（ＳＴＥＰ４）。
【０２２４】
次に、上記封止材１８を被覆した配線基板１６をピックアップする（ＳＴＥＰ５）。
【０２２５】
その後、ツール１５を加熱し（ＳＴＥＰ６）、上記配線基板１６の配線電極１７の形成面の裏面をこのツール１５に吸着する（ＳＴＥＰ７）。
【０２２６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２２７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０２２８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２２９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２３０】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０２３１】
［第２４の実施の形態］
図２９は、本発明の第２４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０２３２】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ２）、この状態で多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０２３３】
引き続き、上記配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ４）、この配線基板１６の配線電極１７の形成面側に封止材１８を被覆する（ＳＴＥＰ５）。
【０２３４】
次に、上記封止材１８を被覆した配線基板１６をピックアップする（ＳＴＥＰ６）。
【０２３５】
その後、ツール１５を加熱し（ＳＴＥＰ７）、上記配線基板１６の配線電極１７の形成面の裏面をこのツール１５に吸着する（ＳＴＥＰ８）。
【０２３６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２３７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０２３８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２３９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２４０】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０２４１】
［第２５の実施の形態］
図３０は、本発明の第２５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０２４２】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０２４３】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０２４４】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０２４５】
引き続き、上記配線基板１６における配線電極１７の形成面側に封止材１８を被覆する（ＳＴＥＰ６）。
【０２４６】
次に、上記封止材１８を被覆した配線基板１６をピックアップし（ＳＴＥＰ７）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ８）。
【０２４７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２４８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０２４９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２５０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２５１】
更に、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０２５２】
［第２６の実施の形態］
図３１は、本発明の第２６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０２５３】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０２５４】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。
【０２５５】
上記配線基板１６における配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ５）、この配線基板１６における配線電極１７側の表面に封止材１８を被覆する（ＳＴＥＰ６）。
【０２５６】
次に、上記封止材１８を被覆した配線基板１６をピックアップし（ＳＴＥＰ７）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ８）。
【０２５７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２５８】
上記のような製造方法によれば、先ダイシング（ＤＢＧ）によって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０２５９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２６０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２６１】
更に、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０２６２】
［第２７の実施の形態］
図３２は、本発明の第２７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０２６３】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０２６４】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０２６５】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０２６６】
上記配線基板１６における配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ６）、この配線基板１６における配線電極１７の形成面側に封止材１８を被覆する（ＳＴＥＰ７）。
【０２６７】
次に、上記封止材１８を被覆した配線基板１６をピックアップし（ＳＴＥＰ８）、この配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ９）。
【０２６８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２６９】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０２７０】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２７１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２７２】
更に、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０２７３】
［第２８の実施の形態］
図３３は、本発明の第２８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０２７４】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０２７５】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０２７６】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０２７７】
その後、配線基板１６における配線電極１８の形成面側に封止材１８を被覆し（ＳＴＥＰ６）、この配線基板１６をピックアップする（ＳＴＥＰ７）。
【０２７８】
次に、ツール１５を加熱し（ＳＴＥＰ８）、上記配線基板１６における配線電極１７の形成面の裏面をこのツール１５に吸着する（ＳＴＥＰ９）。
【０２７９】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２８０】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０２８１】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２８２】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２８３】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０２８４】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０２８５】
［第２９の実施の形態］
図３４は、本発明の第２９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０２８６】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０２８７】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。
【０２８８】
その後、上記配線基板１６の配線電極１７上にスタッドバンプ１４を形成する（ＳＴＥＰ５）。
【０２８９】
次に、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ６）、この配線基板１６をピックアップする（ＳＴＥＰ７）。
【０２９０】
引き続き、ツール１５を加熱し（ＳＴＥＰ８）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ９）。
【０２９１】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０２９２】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０２９３】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０２９４】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０２９５】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０２９６】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０２９７】
［第３０の実施の形態］
図３５は、本発明の第３０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０２９８】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０２９９】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３００】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０３０１】
その後、上記配線基板１６の配線電極１７上にスタッドバンプ１４を形成する（ＳＴＥＰ６）。
【０３０２】
次に、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ７）、この配線基板１６をピックアップする（ＳＴＥＰ８）。
【０３０３】
引き続き、ツール１５を加熱し（ＳＴＥＰ９）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ１０）。
【０３０４】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３０５】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３０６】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３０７】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３０８】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０３０９】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３１０】
［第３１の実施の形態］
図３６は、本発明の第３１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０３１１】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０３１２】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３１３】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０３１４】
次に、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ７）、この配線基板１６をピックアップする（ＳＴＥＰ８）。
【０３１５】
引き続き、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ９）。
【０３１６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３１７】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３１８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３１９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３２０】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０３２１】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３２２】
［第３２の実施の形態］
図３７は、本発明の第３２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０３２３】
その後、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３２４】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ５）。
【０３２５】
引き続き、上記配線基板１６の配線電極１７上にスタッドバンプ１４を形成する（ＳＴＥＰ６）。
【０３２６】
次に、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ７）、この配線基板１６をピックアップする（ＳＴＥＰ８）。
【０３２７】
引き続き、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ９）。
【０３２８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３２９】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３３０】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３３１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３３２】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０３３３】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３３４】
［第３３の実施の形態］
図３８は、本発明の第３３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０３３５】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０３３６】
その後、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３３７】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０３３８】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ７）。
【０３３９】
次に、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ８）、この配線基板１６をピックアップする（ＳＴＥＰ９）。
【０３４０】
引き続き、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ１０）。
【０３４１】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３４２】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３４３】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３４４】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３４５】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０３４６】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３４７】
［第３４の実施の形態］
図３９は、本発明の第３４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０３４８】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０３４９】
その後、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３５０】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０３５１】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ７）、この配線基板１６をピックアップする（ＳＴＥＰ８）。
【０３５２】
次に、ツール１５を加熱した後（ＳＴＥＰ９）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ１０）。
【０３５３】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３５４】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３５５】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３５６】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３５７】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０３５８】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３５９】
［第３５の実施の形態］
図４０は、本発明の第３５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０３６０】
その後、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３６１】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ５）。
【０３６２】
次に、上記配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ６）。
【０３６３】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ７）、この配線基板１６をピックアップする（ＳＴＥＰ８）。
【０３６４】
次に、ツール１５を加熱した後（ＳＴＥＰ９）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ１０）。
【０３６５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３６６】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３６７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３６８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３６９】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０３７０】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３７１】
［第３６の実施の形態］
図４１は、本発明の第３６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０３７２】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０３７３】
次に、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０３７４】
上記個片化されたチップ１２を粘着性シート等の搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０３７５】
次に、上記配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ７）。
【０３７６】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ８）、この配線基板１６をピックアップする（ＳＴＥＰ９）。
【０３７７】
次に、ツール１５を加熱した後（ＳＴＥＰ１０）、上記配線基板１６における配線電極１７の形成面の裏面をツール１５に吸着する（ＳＴＥＰ１１）。
【０３７８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１２）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３７９】
上記のような製造方法によれば、先ダイシングによって薄く形成されたチップであっても、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の裏面の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減し、且つバンプの位置ずれに起因する接続性の低下を抑制できる。
【０３８０】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３８１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３８２】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０３８３】
また、チップ１２を搬送材に転写し、この搬送材を多孔質ステージ１１上に吸着して固定することにより、ダイシング工程後に個片化したチップ１２をピックアップしてトレイに詰める工程や、実装時にトレイからピックアップする工程が不要となり、製造工程数を削減できる。
【０３８４】
［第３７の実施の形態］
図４２は、本発明の第３７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０３８５】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０３８６】
その後、チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０３８７】
次に、配線基板１６の配線電極１７側の表面を封止材１８で被覆した後（ＳＴＥＰ３）、この配線基板１６を搬送材に固着する（ＳＴＥＰ４）。続いて、上記搬送材をツール１５に吸着する（ＳＴＥＰ５）。
【０３８８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ６）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３８９】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０３９０】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０３９１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０３９２】
更に、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０３９３】
［第３８の実施の形態］
図４３は、本発明の第３８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０３９４】
次に、上記チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ１）。
【０３９５】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成し（ＳＴＥＰ２）、この配線基板１６の配線電極１７側の表面を封止材１８で被覆する（ＳＴＥＰ３）。
【０３９６】
引き続き、上記封止材１８で被覆された配線基板１６を搬送材に固着した後（ＳＴＥＰ４）、この搬送材をツール１５に吸着する（ＳＴＥＰ５）。
【０３９７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ６）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０３９８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０３９９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４００】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４０１】
［第３９の実施の形態］
図４４は、本発明の第３９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４０２】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０４０３】
その後、上記チップ１２の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０４０４】
次に、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ３）。
【０４０５】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ４）。
【０４０６】
次に、上記配線基板１６を搬送材に固着した後（ＳＴＥＰ５）、この搬送材をツール１５に吸着する（ＳＴＥＰ６）。
【０４０７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４０８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４０９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４１０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４１１】
［第４０の実施の形態］
図４５は、本発明の第４０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４１２】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０４１３】
その後、チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０４１４】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ３）。
【０４１５】
次に、上記封止材１８を形成した配線基板１６を搬送材に固着する（ＳＴＥＰ４）。
【０４１６】
その後、ツール１５を加熱し（ＳＴＥＰ５）、上記搬送材をツール１５に吸着する（ＳＴＥＰ６）。
【０４１７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４１８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４１９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４２０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４２１】
［第４１の実施の形態］
図４６は、本発明の第４１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４２２】
その後、チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ１）。
【０４２３】
次に、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ２）。引き続き、この配線基板１６における配線電極１７の形成面側の表面を封止材１８で被覆する（ＳＴＥＰ３）。そして、この配線基板１６を搬送材に固着する（ＳＴＥＰ４）。
【０４２４】
次に、ツール１５を加熱し（ＳＴＥＰ５）、上記搬送材をこのツール１５に吸着する（ＳＴＥＰ６）。
【０４２５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４２６】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４２７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４２８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４２９】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０４３０】
［第４２の実施の形態］
図４７は、本発明の第４２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４３１】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。その後、チップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。
【０４３２】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成し（ＳＴＥＰ３）、この配線基板１６における配線電極１７の形成面側の表面を封止材１８で被覆する（ＳＴＥＰ４）。そして、この配線基板１６を搬送材に固着する（ＳＴＥＰ５）。
【０４３３】
その後、ツール１５を加熱し（ＳＴＥＰ６）、上記搬送材をこのツール１５に吸着する（ＳＴＥＰ７）。
【０４３４】
次に、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４３５】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４３６】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４３７】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４３８】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０４３９】
［第４３の実施の形態］
図４８は、本発明の第４３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４４０】
次に、上記チップ１２の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２の素子形成面の裏面を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ２）。その後、多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０４４１】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ４）。
【０４４２】
次に、封止材１８を被覆した配線基板１６を搬送材に固着し（ＳＴＥＰ５）、この搬送材をツール１５に吸着する（ＳＴＥＰ６）。
【０４４３】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４４４】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４４５】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４４６】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４４７】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０４４８】
［第４４の実施の形態］
図４９は、本発明の第４４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４４９】
次に、上記チップ１２を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ１）、この状態で多孔質ステージ１１を加熱する（ＳＴＥＰ２）。
【０４５０】
その後、上記配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ３）。
【０４５１】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ４）、この配線基板１６を搬送材に固着する（ＳＴＥＰ５）。続いて、上記搬送材をツール１５に吸着する（ＳＴＥＰ６）。
【０４５２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ７）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４５３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４５４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４５５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４５６】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０４５７】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０４５８】
［第４５の実施の形態］
図５０は、本発明の第４５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４５９】
次に、チップ１２の電極１３上にスタッドバンプ１４を形成し（ＳＴＥＰ１）、チップ１２を多孔質ステージ１１上に吸着して固定した後（ＳＴＥＰ２）、この多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０４６０】
その後、上記配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。引き続き、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ５）。
【０４６１】
次に、配線基板１６を搬送材に固着し（ＳＴＥＰ６）、この搬送材をツール１５に吸着する（ＳＴＥＰ７）。
【０４６２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４６３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４６４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４６５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４６６】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０４６７】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０４６８】
［第４６の実施の形態］
図５１は、本発明の第４６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４６９】
次に、チップ１２の電極１３上にスタッドバンプ１４を形成した後（ＳＴＥＰ１）、このチップ１２を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ２）、多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０４７０】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ４）、この配線基板１６を搬送材に固着する（ＳＴＥＰ５）。
【０４７１】
その後、ツール１５を加熱し（ＳＴＥＰ６）、上記搬送材をツール１５に吸着する（ＳＴＥＰ７）。
【０４７２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４７３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４７４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４７５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４７６】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０４７７】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０４７８】
［第４７の実施の形態］
図５２は、本発明の第４７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４７９】
次に、チップ１２を多孔質ステージ１１上に吸着して固定し（ＳＴＥＰ１）、この多孔質ステージ１１を加熱する（ＳＴＥＰ２）。
【０４８０】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ３）。
【０４８１】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ４）、この配線基板１６を搬送材に固着する（ＳＴＥＰ５）。
【０４８２】
その後、ツール１５を加熱し（ＳＴＥＰ６）、上記搬送材をツール１５に吸着する（ＳＴＥＰ７）。
【０４８３】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ８）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４８４】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４８５】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４８６】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４８７】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０４８８】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０４８９】
［第４８の実施の形態］
図５３は、本発明の第４８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成した後、ウェーハのダイシングラインまたはチップ分割ラインに沿って、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いてダイシングを行って個片化し、半導体素子（チップ）１２を形成する。
【０４９０】
次に、チップ１２の電極１３上にスタッドバンプ１４を形成し（ＳＴＥＰ１）、このチップ１２を多孔質ステージ１１上に吸着して固定した後（ＳＴＥＰ２）、多孔質ステージ１１を加熱する（ＳＴＥＰ３）。
【０４９１】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ４）。
【０４９２】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ５）、この配線基板１６を搬送材に固着する（ＳＴＥＰ６）。
【０４９３】
その後、ツール１５を加熱し（ＳＴＥＰ７）、上記搬送材をツール１５に吸着する（ＳＴＥＰ８）。
【０４９４】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０４９５】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０４９６】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０４９７】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、チップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０４９８】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０４９９】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５００】
［第４９の実施の形態］
図５４は、本発明の第４９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０５０１】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０５０２】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５０３】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０５０４】
その後、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ６）、この配線基板１６を搬送材に固着した後（ＳＴＥＰ７）、上記搬送材をツール１５に吸着する（ＳＴＥＰ８）。
【０５０５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５０６】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５０７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５０８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５０９】
更に、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５１０】
［第５０の実施の形態］
図５５は、本発明の第５０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０５１１】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５１２】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。
【０５１３】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ５）、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ６）。
【０５１４】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ７）。続いて、上記搬送材をツール１５に吸着する（ＳＴＥＰ８）。
【０５１５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ９）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５１６】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５１７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５１８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５１９】
更に、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５２０】
［第５１の実施の形態］
図５６は、本発明の第５１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０５２１】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０５２２】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５２３】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０５２４】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ６）、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ７）。
【０５２５】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ８）。続いて、上記搬送材をツール１５に吸着する（ＳＴＥＰ９）。
【０５２６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５２７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５２８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５２９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５３０】
更に、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５３１】
［第５２の実施の形態］
図５７は、本発明の第５２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０５３２】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０５３３】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５３４】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０５３５】
その後、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ６）。
【０５３６】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ７）。続いて、ツール１５を加熱した後（ＳＴＥＰ８）、上記搬送材をこのツール１５に吸着する（ＳＴＥＰ９）。
【０５３７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５３８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５３９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５４０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５４１】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０５４２】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５４３】
［第５３の実施の形態］
図５８は、本発明の第５３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０５４４】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５４５】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。
【０５４６】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成する（ＳＴＥＰ５）。その後、上記配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ６）。
【０５４７】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ７）。続いて、ツール１５を加熱した後（ＳＴＥＰ８）、上記搬送材をこのツール１５に吸着する（ＳＴＥＰ９）。
【０５４８】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５４９】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５５０】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５５１】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５５２】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０５５３】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５５４】
［第５４の実施の形態］
図５９は、本発明の第５４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０５５５】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０５５６】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５５７】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。
【０５５８】
その後、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ６）、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ７）。
【０５５９】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ８）。続いて、ツール１５を加熱した後（ＳＴＥＰ９）、上記搬送材をこのツール１５に吸着する（ＳＴＥＰ１０）。
【０５６０】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５６１】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５６２】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５６３】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５６４】
更に、ツール１５を加熱した状態でフリップチップ接続を行うため、接合性のさらなる促進と向上の効果も期待できる。
【０５６５】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５６６】
［第５５の実施の形態］
図６０は、本発明の第５５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０５６７】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０５６８】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５６９】
次に、上記個片化されたチップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。この状態で、上記多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０５７０】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ７）。
【０５７１】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ８）。続いて、この搬送材をツール１５に吸着する（ＳＴＥＰ９）。
【０５７２】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５７３】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５７４】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５７５】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５７６】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０５７７】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５７８】
［第５６の実施の形態］
図６１は、本発明の第５６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０５７９】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５８０】
次に、上記チップ１２を搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。この状態で、多孔質ステージ１１を加熱する（ＳＴＥＰ５）。
【０５８１】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ６）、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ７）。
【０５８２】
次に、配線基板１６を搬送材に固着し（ＳＴＥＰ８）、この搬送材をツール１５に吸着する（ＳＴＥＰ９）。
【０５８３】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５８４】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５８５】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５８６】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５８７】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０５８８】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０５８９】
［第５７の実施の形態］
図６２は、本発明の第５７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０５９０】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０５９１】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０５９２】
次に、上記チップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。この状態で、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０５９３】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ７）、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ８）。
【０５９４】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着し（ＳＴＥＰ９）、この搬送材をツール１５に吸着する（ＳＴＥＰ１０）。
【０５９５】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０５９６】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０５９７】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０５９８】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０５９９】
更に、多孔質ステージ１１を加熱した状態でフリップチップ接続を行うため、接合性の向上効果が期待できる。
【０６００】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０６０１】
［第５８の実施の形態］
図６３は、本発明の第５８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０６０２】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０６０３】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０６０４】
次に、上記チップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。この状態で、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０６０５】
引き続き、配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆し（ＳＴＥＰ７）、この配線基板１６を搬送材に固着する（ＳＴＥＰ８）。続いて、この搬送材をツール１５に吸着する（ＳＴＥＰ９）。
【０６０６】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１０）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０６０７】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０６０８】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０６０９】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０６１０】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０６１１】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０６１２】
［第５９の実施の形態］
図６４は、本発明の第５９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ１）。
【０６１３】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ２）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０６１４】
次に、上記チップ１２を搬送材に固着して転写した後（ＳＴＥＰ３）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ４）。この状態で、多孔質ステージ１１を加熱する（ＳＴＥＰ５）。
【０６１５】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ６）、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ７）。
【０６１６】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ８）。続いて、ツール１５を加熱した後（ＳＴＥＰ９）、搬送材をこのツール１５に吸着する（ＳＴＥＰ１０）。
【０６１７】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１１）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０６１８】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０６１９】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０６２０】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０６２１】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０６２２】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０６２３】
［第６０の実施の形態］
図６５は、本発明の第６０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャートである。まず、半導体基板（ウェーハ）に、周知のプロセスにより種々の素子を形成する。次に、上記ウェーハにおける各半導体素子（チップ）１２の電極１３上にスタッドバンプ１４を形成する（ＳＴＥＰ１）。
【０６２４】
その後、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いて、ダイシングラインまたはチップ分割ラインに沿って、ウェーハの素子形成面側から裏面に達しない深さの溝を形成、いわゆるハーフカット・ダイシングを実施する（ＳＴＥＰ２）。
【０６２５】
引き続き、砥石によりウェーハの裏面研削（ＢＳＧ）を行って、ウェーハの薄厚化と個々のチップへの分割を同時に行う（ＳＴＥＰ３）。この際、ウェーハが個々のチップへ分割された後も裏面研削を続け、少なくとも５μｍ以上研削することにより、溝の底部に形成されたチッピング等によるダメージ層を除去できる。
【０６２６】
次に、上記チップ１２を搬送材に固着して転写した後（ＳＴＥＰ４）、この搬送材を多孔質ステージ１１上に吸着して固定する（ＳＴＥＰ５）。この状態で、多孔質ステージ１１を加熱する（ＳＴＥＰ６）。
【０６２７】
引き続き、配線基板１６の配線電極１７上にスタッドバンプを形成した後（ＳＴＥＰ７）、この配線基板１６における配線電極１７の形成面側の表面に封止材１８を被覆する（ＳＴＥＰ８）。
【０６２８】
次に、上記封止材１８で被覆した配線基板１６を搬送材に固着する（ＳＴＥＰ９）。続いて、ツール１５を加熱した後（ＳＴＥＰ１０）、搬送材をこのツール１５に吸着する（ＳＴＥＰ１１）。
【０６２９】
そして、上記ツール１５をチップ１２が固定されている多孔質ステージ１１上に移動させて位置合わせした後（この状態が図１に対応する）、図２に示したようにツール１５を下降させて配線基板１６をフェイスダウンし、配線基板１６に荷重を与えつつ、例えば周波数が４０ＫＨｚでパワーが２４８０Ｗの超音波を印加してチップ１２に実装する（ＳＴＥＰ１２）。この際、上記封止材１８によって、チップ１２と配線基板１６間の領域が埋め込まれ、封止工程も含めた一括フリップチップ接続が行われる。
【０６３０】
上記のような製造方法によれば、チップ１２に比べて柔軟性のある配線基板１６に超音波を印加するので、チップ１２の傷や割れ等の不良を抑制してフリップチップ接続時のダメージを低減できる。しかも、十分な加重と超音波接合に好適な電力と周波数（振幅）の超音波を印加できるので、バンプの位置ずれを抑制し、且つ接続性を向上できる。
【０６３１】
また、チップ１２を多孔質ステージ１１で吸着するので、吸着穴を用いる場合に生ずるチップへのダメージを回避でき、チップ１２と配線基板１６との電気的な接続だけでなく、封止樹脂（液状樹脂またはシート状樹脂）の硬化による封止工程までを含めた一括接続が可能になる。
【０６３２】
しかも、多孔質ステージ１１を用いてチップ１２の裏面全面を吸着固定するので、ウェーハの裏面研削（ＢＳＧ）を行って薄厚化したときに発生しやすいチップの反りを矯正できる。吸着穴を用いた固定の場合には、チップ１２のコーナー部の矯正が不十分となるが、多孔質材の採用により完全な反りの矯正が可能となる。
【０６３３】
更に、多孔質ステージ１１とツール１５の両方を加熱するため、より高い接合性向上効果が期待できる。
【０６３４】
また、配線基板１６を搬送材に固着し、この搬送材をツール１５に吸着して固定することにより、配線基板１６をツール１５に吸着するための配線基板１６のピックアップ工程が不要になる。
【０６３５】
以上、第１乃至第６０の実施の形態を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【０６３６】
例えば、上記各実施の形態では、半導体素子を先に供給してから配線基板を供給する場合を説明したが、配線基板を先に供給してから半導体素子を供給するようにしても良い。すなわち、半導体素子と配線基板の供給手順は、フリップチップ実装を行う装置に応じて適宜変更し得る。
【０６３７】
また、上記各実施の形態では、配線基板のみに超音波を印加する場合を説明したが、上記配線基板に与える超音波よりも低い電力で上記半導体素子にダメージを与える恐れがない程度の超音波を印加してフリップチップ接続を行うようにしても良い。この際、配線基板に与える超音波と半導体素子に与える超音波の方向や位相を変えることにより、摩擦速度を増加させて接続性の向上を図れる。上記配線基板だけでなく、上記半導体素子にも加圧しても良いのは勿論である。
【０６３８】
更に、第１乃至第２４の実施の形態及び第３７乃至第４８の実施の形態において、第２５乃至第３６の実施の形態で説明したような先ダイシング工程を組み合わせても良いのは勿論である。先ダイシング工程によって形成された薄いチップは、超音波を印加してフリップチップ接続するとクラック等のダメージを与えやすいが、本発明を適用することによりダメージを最小限に抑制できる。
【０６３９】
更にまた、チップ１２の電極１３上、及び配線基板１６の配線電極１７上に形成するバンプが全てスタッドバンプの場合を例にとって説明したが、メッキバンプ、ボールバンプあるいは印刷バンプ等を用いることができ、両方に形成する場合には異種のバンプを組み合わせて用いることもできる。スタッドバンプは低コスト化ができ、メッキバンプは接続高さを低くすることができ、ポールバンプ及び印刷バンプは接続高さを高くできるので、必要とする要求に合わせて選択すれば良い。
【０６４０】
また、上記各実施態様では、ステージ上に載置した半導体素子に、配線基板をフェイスダウンして実装する場合を例に取って説明したが、ステージ上に載置した配線基板に、半導体素子をフェイスダウンして実装する場合にも同様にして適用できるのは勿論である。この場合にも、配線基板に超音波を印加してフリップチップ接続を行う。あるいは、配線基板に超音波を印加し、半導体素子には超音波よりも低い電力で且つ半導体素子に傷や割れなどのダメージを与えない程度の超音波を与えてフリップチップ接続を行うことにより、同様な作用効果が得られる。
【０６４１】
更に、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０６４２】
【発明の効果】
以上説明したように、本発明によれば、半導体素子へのダメージを低減しつつ接続性を向上できる半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】 本発明の各実施の形態に係る半導体装置の製造方法の概要について説明するためのもので、フリップチップ実装前の状態を示す断面図。
【図２】 本発明の各実施の形態に係る半導体装置の製造方法の概要について説明するためのもので、フリップチップ実装時の状態を示す断面図。
【図３】 製造方法及び超音波の振幅の相違によるチップ厚とチップ割れ率との関係について説明するための図。
【図４】 半導体素子に超音波を与えてフェイスダウンして配線基板に実装する従来の方法を用いた場合の半導体素子へのダメージについて説明するためのもので、（ａ）図は半導体素子の裏面の顕微鏡写真、（ｂ）図は半導体素子の表面の顕微鏡写真。
【図５】 配線基板に超音波を与えてフェイスダウンして半導体素子に実装する本実施の形態の方法を用いた場合の半導体素子へのダメージについて説明するためのもので、（ａ）図は半導体素子の裏面の顕微鏡写真、（ｂ）図は半導体素子の表面の顕微鏡写真。
【図６】 本発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図７】 本発明の第２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図８】 本発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図９】 本発明の第４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１０】 本発明の第５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１１】 本発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１２】 本発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１３】 本発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１４】 本発明の第９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１５】 本発明の第１０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１６】 本発明の第１１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１７】 本発明の第１２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１８】 本発明の第１３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図１９】 本発明の第１４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２０】 本発明の第１５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２１】 本発明の第１６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２２】 本発明の第１７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２３】 本発明の第１８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２４】 本発明の第１９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２５】 本発明の第２０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２６】 本発明の第２１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２７】 本発明の第２２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２８】 本発明の第２３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図２９】 本発明の第２４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３０】 本発明の第２５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３１】 本発明の第２６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３２】 本発明の第２７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３３】 本発明の第２８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３４】 本発明の第２９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３５】 本発明の第３０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３６】 本発明の第３１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３７】 本発明の第３２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３８】 本発明の第３３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図３９】 本発明の第３４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４０】 本発明の第３５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４１】 本発明の第３６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４２】 本発明の第３７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４３】 本発明の第３８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４４】 本発明の第３９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４５】 本発明の第４０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４６】 本発明の第４１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４７】 本発明の第４２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４８】 本発明の第４３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図４９】 本発明の第４４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５０】 本発明の第４５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５１】 本発明の第４６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５２】 本発明の第４７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５３】 本発明の第４８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５４】 本発明の第４９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５５】 本発明の第５０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５６】 本発明の第５１の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５７】 本発明の第５２の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５８】 本発明の第５３の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図５９】 本発明の第５４の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図６０】 本発明の第５５の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図６１】 本発明の第５６の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図６２】 本発明の第５７の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図６３】 本発明の第５８の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図６４】 本発明の第５９の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【図６５】 本発明の第６０の実施の形態に係る半導体装置の製造方法について説明するためのもので、超音波フリップチップ接合技術に関係する製造工程を抽出して示すフローチャート。
【符号の説明】
１１…多孔質ステージ、１２…半導体素子（チップ）、１３…電極、１４…スタッドバンプ、１５…ツール、１６…配線基板、１７…配線電極、１８…封止樹脂（封止材）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to an ultrasonic flip chip bonding technique for performing flip chip mounting.
[0002]
[Prior art]
In the ultrasonic flip-chip bonding technology, the wiring board is adsorbed to a heatable fixing jig called a stage, and the semiconductor element (chip) is a device having a mechanism capable of using both pressurization and ultrasonic application mechanism called a tool, or heating. Adsorption is performed for mounting. At this time, in order to join the stud bump (projection bump) formed on the electrode of the semiconductor element and the plating bump or stud bump formed on the wiring electrode of the wiring board, the element formation surface of the semiconductor element and the wiring A load is applied while applying ultrasonic waves from the above tool to the semiconductor element with the wiring electrode forming surface of the substrate opposed (see Patent Document 1). Further, in addition to the application of ultrasonic waves and the load, the tool or stage may be heated to bond one or both of the semiconductor element and the wiring board in a heated state.
[0003]
However, in the conventional semiconductor device manufacturing method as described above, when the parallelism adjustment of the tool and the stage is not sufficient, or when the perpendicularity of the joint surface of both the tool and the stage with respect to the pressing direction of the tool is not sufficient. The bumps formed on the electrodes of the semiconductor element do not evenly contact the wiring electrodes on the wiring board. For this reason, stress concentrates on the bump that first contacts the wiring electrode, causing separation from the wiring electrode and displacement, and there is a problem that the bump is rejoined on the electrode of the semiconductor element at this displaced position. Such a bonded state has low reliability, and in the worst case, there is a risk that the bumps may fall off the electrodes of the semiconductor element.
[0004]
For this reason, in the ultrasonic flip chip bonding technique, in order to improve the connectivity and reliability, it is important to adjust the parallelism and the perpendicularity between the tool and the stage. However, since these adjustments require an accuracy of several μm, it is very difficult, and it takes about 2 hours to adjust any current apparatus.
[0005]
By the way, in recent years, in order to incorporate a semiconductor element into, for example, a card-like thin package, it is strongly desired to reduce the thickness of the semiconductor element. In order to meet this requirement, the back surface of the semiconductor wafer is ground and etched to a thickness of 100 μm or less. However, if the semiconductor element is thinned to 100 μm or less, there is a problem in that the semiconductor element is damaged by ultrasonic vibration during flip chip connection, and defects such as scratches and cracks occur.
[0006]
Moreover, in order to suck the semiconductor element, the tool is currently provided with a suction hole and evacuated. However, a sealing resin layer is interposed between the semiconductor element and the wiring board, and the whole process including the sealing process is performed. When flip chip connection is performed, since the semiconductor element is thin, the semiconductor element is deformed by the stress of the resin concentrated in the suction hole, which may cause damage. For this reason, a sufficient load for bonding cannot be applied between the semiconductor element and the wiring board.
[0007]
As a solution to such a problem, after performing temporary alignment by performing positioning at a low pressure, a method of applying pressure for connection using a flat tool without suction holes, or suction of semiconductor elements by porous suction A way to do it has been proposed. However, the former increases the number of manufacturing processes, and the latter decreases the durability of the tool due to ultrasonic vibration, and none of them is a permanent measure.
[0008]
[Patent Document 1]
JP-A-8-45994
[0009]
[Problems to be solved by the invention]
As described above, the conventional method for manufacturing a semiconductor device has a problem that it is difficult to improve the connectivity, and a thin semiconductor element damages the semiconductor element during flip-chip connection.
[0010]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a method for manufacturing a semiconductor device capable of improving connectivity while reducing damage to a semiconductor element.
[0011]
[Means for Solving the Problems]
  In a method for manufacturing a semiconductor device according to an aspect of the present invention, bumps are formed on at least one of a semiconductor element and a wiring board, and a sealing material is coated on one surface of the semiconductor element and the wiring board.The semiconductor element is fixed to a transport material, the transport material is sucked and fixed to a stage, the back surface of the wiring electrode formation surface of the wiring board is sucked to a tool, and the tool is lowered toward the stage,A step of flip-chip connecting the wiring board to the semiconductor element through the sealing material while applying ultrasonic waves to the wiring board to promote bonding by bumps.And the flip-chip connecting step performs electrical connection between the semiconductor element and the wiring board via the bump, and seals between the semiconductor element and the wiring board by the sealing material. To stop.
  The method for manufacturing a semiconductor device according to one aspect of the present invention includes forming a bump on at least one of the semiconductor element and the wiring substrate, covering one surface of the semiconductor element and the wiring substrate with the sealing material, The wiring board is fixed to the transport material, the back surface of the element forming surface of the semiconductor element is sucked and fixed to the stage, the transport material is sucked to the tool and the semiconductor element is fixed, and the tool is fixed to the stage. A step of flip-chip connecting the wiring board to the semiconductor element with the sealing material interposed therebetween, while applying ultrasonic waves to the wiring board to promote bonding by bumps, The flip-chip connecting step performs electrical connection between the semiconductor element and the wiring board via the bumps, and the sealing material between the semiconductor element and the wiring board. And performs stop.
  Furthermore, in the method for manufacturing a semiconductor device according to one aspect of the present invention, bumps are formed on at least one of the semiconductor element and the wiring board, and a sealing material is coated on one surface of the semiconductor element and the wiring board. A semiconductor element is fixed to a carrier material, the carrier material is attracted and fixed on a stage, the wiring board is faced down on the semiconductor element, and ultrasonic waves are applied to the wiring board to promote bonding by bumps. On the other hand, the method includes flip-chip connection of the wiring board to the semiconductor element with the sealing material interposed therebetween.
[0012]
According to the manufacturing method as described above, ultrasonic waves are applied to a wiring board that is more flexible than semiconductor elements, so that defects such as scratches and cracks in the semiconductor elements are suppressed and damage during flip chip connection is reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, the connectivity can be improved.
[0013]
The method for manufacturing a semiconductor device according to one aspect of the present invention includes forming a bump on at least one of the semiconductor element and the wiring substrate, covering one surface of the semiconductor element and the wiring substrate with the sealing material, The first ultrasonic wave is applied to the wiring board, and the second ultrasonic wave having a lower power than the first ultrasonic wave is applied to the semiconductor element to promote bonding by bumps, and the wiring board is It is characterized by comprising a step of flip-chip connection to the semiconductor element with a sealing material interposed.
[0014]
According to the manufacturing method as described above, an ultrasonic wave is applied to a wiring board that is more flexible than a semiconductor element, and an ultrasonic wave having a low power that does not damage the semiconductor element is applied to the flip chip. Since the connection is made, defects such as scratches and cracks in the semiconductor element can be suppressed, and damage during flip chip connection can be reduced. In addition, by changing the direction and phase of the ultrasonic wave applied to the wiring board and the ultrasonic wave applied to the semiconductor element, the friction speed can be increased and the connectivity can be further improved.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIGS. 1 and 2 are respectively for explaining an outline of a method of manufacturing a semiconductor device according to each embodiment of the present invention. FIG. 1 shows a state before flip chip mounting, and FIG. 2 shows a state during flip chip mounting. Indicates the state.
[0016]
As shown in FIG. 1, the back surface of the element formation surface of the semiconductor element (chip) 12 is adsorbed (porous adsorption) and fixed on a stage (porous stage) 11 having an adsorption surface formed of a porous material. Yes. An electrode 13 is formed on the element forming surface of the semiconductor element 12, and a stud bump 14 is formed on the electrode 13.
[0017]
On the other hand, the back surface of the formation surface of the wiring electrode 17 in the wiring substrate 16 is adsorbed to the tool 15. The tool 15 is provided with a pressurization and ultrasonic application mechanism. The wiring electrode 17 of the wiring substrate 16 is disposed to face the stud bump 14. On the wiring electrode 17 side of the wiring substrate 16 (or the element forming surface side of the semiconductor element 12), a resin layer serving as a sealing material 18 is coated.
[0018]
Then, the tool 15 and the porous stage 11 are aligned (in other words, the stud bump 14 and the wiring electrode 17 are aligned), and the tool 15 is lowered as shown in FIG. To do. In this state, an ultrasonic wave is applied while applying pressure using a pressurization and ultrasonic application mechanism to electrically connect the wiring electrode 17 and the stud bump 14 while promoting bonding, and the resin layer is cured. And batch connection including the sealing process.
[0019]
The porous stage 11 may be provided with a heating mechanism, an ultrasonic wave application mechanism, or both as required. The tool 15 may further be provided with a heating mechanism for using heating in addition to the pressurization and ultrasonic application mechanisms. Then, one or both of the porous stage 11 and the tool 15 are heated, or the ultrasonic wave is applied not only to the tool 15 but also to the porous stage 11 (however, the semiconductor element 11 has a lower power than the ultrasonic wave applied to the tool 15 and the semiconductor element 11). To the extent that they do not cause damage such as scratches or cracks. Thus, flip-chip connection can be performed while applying ultrasonic vibration to both the wiring board 16 and the semiconductor element 11. Furthermore, although the stud bump 14 is formed on the electrode 13 of the semiconductor element 12 here, it may be formed on the wiring electrode 17 of the wiring board 16 and may be formed on both as required.
[0020]
FIG. 3 shows the relationship between the amplitude [μm] of ultrasonic waves applied to the wiring board 16 during flip chip connection and the chip cracking rate [%]. When FCB (60) is bonded to a semiconductor element having a thickness of 60 μm by applying an ultrasonic wave and the semiconductor element is bonded to the wiring board by a conventional method, the FCB (200) has a thickness of 200 μm. When an ultrasonic wave is applied to a semiconductor element and the semiconductor element is bonded by a conventional method of face-down and mounted on a wiring board, the FSB (60) applies ultrasonic waves to the wiring board, and the wiring board is face-down. Then, when bonding is performed by the method of this embodiment which is mounted on a semiconductor element having a thickness of 60 μm, and the FSB (200) applies ultrasonic waves to the wiring board, and the wiring board is face-down to have a thickness of 200 μm. The chip cracking rate when bonded by the method of the present embodiment mounted on the semiconductor element is shown.
[0021]
As apparent from FIG. 3, when the ultrasonic wave is applied to the semiconductor element and mounted in a face-down manner, the crack rate is increased even with a relatively thick 200 μm semiconductor element. In particular, in a region where the ultrasonic wave amplitude is 4 μm or more, where sufficient bonding strength is obtained, a semiconductor element having a thickness of 200 μm is nearly 50% cracked, and a semiconductor element having a thickness of 60 μm is cracked by 70%. It has occurred. Even if the semiconductor element is not cracked, if damage such as a scratch enters, cracking occurs at the subsequent process or use from the scratch.
[0022]
On the other hand, in the method of the present embodiment, it is said that sufficient bonding strength can be obtained. In the region where the amplitude of the ultrasonic wave is 4 μm, almost any crack occurs in any semiconductor element having a thickness of 200 μm or 60 μm. In the case of an area of 4 μm or more, for example, when the ultrasonic amplitude is 6 μm, only a crack of about 10% occurs in a thin semiconductor element of 60 μm.
[0023]
According to experiments by the present inventors, the conditions of ultrasonic waves suitable for bonding were a frequency of 40 KHz and a power (power) of 2480 W or more.
[0024]
FIG. 4 is a view for explaining damage to a semiconductor element when a conventional method of applying ultrasonic waves to the semiconductor element to face down and mounting it on a wiring board is used. FIG. The back micrograph and (b) are micrographs of the surface of the semiconductor element. FIG. 5 is a diagram for explaining damage to a semiconductor element when using the method of the present embodiment in which an ultrasonic wave is applied to the wiring board to face down and mounted on the semiconductor element. The figure is a photomicrograph of the back surface of the semiconductor element, and FIG.
[0025]
As shown in FIGS. 4A and 4B, when an ultrasonic wave is applied to the semiconductor element to mount it face down, the back surface of the semiconductor element is damaged, and a crack is generated at the position indicated by the arrow. On the other hand, when an ultrasonic wave is applied to the wiring board to face down, cracks do not occur as shown in FIGS. 5A and 5B, and damage such as scratches is small.
[0026]
Next, specific examples of the method of manufacturing the semiconductor device described with reference to FIGS. 1 and 2 and various modifications thereof will be described with reference to first to 60th embodiments.
[0027]
[First Embodiment]
FIG. 6 is a flowchart for explaining the manufacturing method of the semiconductor device according to the first embodiment of the present invention, and extracting and showing the manufacturing process related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0028]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3).
[0029]
Subsequently, the wiring board 16 for mounting the chip 12 is picked up (STEP 4), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 5).
[0030]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave with a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 6). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0031]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0032]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0033]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0034]
[Second Embodiment]
FIG. 7 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the second embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0035]
Next, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 1). The sealing material 18 can also be formed by attaching a sheet-like resin. Thereafter, the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3).
[0036]
Subsequently, the wiring board 16 for mounting the chip 12 is picked up (STEP 4), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 5).
[0037]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave with a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 6). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0038]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0039]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0040]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0041]
[Third Embodiment]
FIG. 8 is a flowchart for explaining a manufacturing method of a semiconductor device according to the third embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0042]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3).
[0043]
Next, stud bumps are formed on the wiring electrodes 17 in the wiring substrate 16 (STEP 4).
[0044]
Subsequently, the wiring board 16 for mounting the chip 12 is picked up (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0045]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0046]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0047]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0048]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0049]
[Fourth Embodiment]
FIG. 9 is a flowchart for explaining a manufacturing method of a semiconductor device according to the fourth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. The semiconductor element (chip) 12 is formed by dividing into pieces.
[0050]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3).
[0051]
Next, the wiring board 16 for mounting the chip 12 is picked up (STEP 4).
[0052]
Subsequently, the tool 15 is heated (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0053]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0054]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0055]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0056]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, the warp can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0057]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0058]
[Fifth Embodiment]
FIG. 10 is a flowchart for explaining a manufacturing method of a semiconductor device according to the fifth embodiment of the present invention, in which manufacturing processes related to the ultrasonic flip chip bonding technique are extracted. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0059]
Next, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 1). The sealing material 18 can also be formed by attaching a sheet-like resin. Thereafter, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0060]
Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3), and the wiring board 16 is picked up (STEP 4).
[0061]
Subsequently, the tool 15 is heated (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0062]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0063]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0064]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0065]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0066]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0067]
[Sixth Embodiment]
FIG. 11 is a flowchart for explaining a manufacturing method of a semiconductor device according to the sixth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0068]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3).
[0069]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 4).
[0070]
Next, the wiring board 16 on which the stud bump is formed is picked up (STEP 5).
[0071]
Subsequently, the tool 15 is heated (STEP 6), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 7).
[0072]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0073]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0074]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0075]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0076]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0077]
[Seventh Embodiment]
FIG. 12 is a flowchart for explaining a manufacturing method of a semiconductor device according to the seventh embodiment of the present invention, and extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0078]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. The back surface of the chip 12 on which the stud bumps 14 and the sealing material 18 are formed is adsorbed and fixed on the porous stage 11 (STEP 3), and the porous stage 11 is heated in this state (STEP 4).
[0079]
Next, the wiring board 16 for mounting the chip 12 is picked up (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0080]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0081]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0082]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0083]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0084]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0085]
[Eighth Embodiment]
FIG. 13 is a flowchart for explaining a manufacturing method of a semiconductor device according to the eighth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0086]
Next, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 1). The sealing material 18 can also be formed by attaching a sheet-like resin. Thereafter, the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2), and the porous stage 11 is heated in this state (STEP 3).
[0087]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 4).
[0088]
Next, the wiring board 16 on which the stud bumps are formed is picked up (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0089]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0090]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0091]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0092]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0093]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0094]
[Ninth Embodiment]
FIG. 14 is a flowchart for explaining a manufacturing method of a semiconductor device according to the ninth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0095]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3), and the porous stage 11 is heated in this state (STEP 4).
[0096]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 5).
[0097]
Next, the wiring board 16 on which the stud bump is formed is picked up (STEP 6), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 7).
[0098]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0099]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0100]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0101]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0102]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0103]
[Tenth embodiment]
FIG. 15 is a flowchart for explaining a manufacturing method of a semiconductor device according to the tenth embodiment of the present invention, and extracting and showing manufacturing processes related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0104]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3), and the porous stage 11 is heated in this state (STEP 4).
[0105]
Next, the wiring board 16 for mounting the chip 12 is picked up (STEP 5).
[0106]
Subsequently, the tool 15 is heated (STEP 6), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 7).
[0107]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0108]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0109]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0110]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0111]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0112]
[Eleventh embodiment]
FIG. 16 is a flowchart for explaining a manufacturing method of a semiconductor device according to the eleventh embodiment of the present invention and extracting manufacturing steps related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0113]
Next, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 1). The sealing material 18 can also be formed by attaching a sheet-like resin. Thereafter, the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2), and the porous stage 11 is heated in this state (STEP 3).
[0114]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 4).
[0115]
Next, the wiring board 16 on which the stud bump is formed is picked up (STEP 5).
[0116]
Thereafter, the tool 15 is heated (STEP 6), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 7).
[0117]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0118]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0119]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0120]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0121]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0122]
[Twelfth embodiment]
FIG. 17 is a flowchart for explaining a manufacturing method of a semiconductor device according to the twelfth embodiment of the present invention, and extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0123]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the element forming surface (chip surface) of the chip 12 is covered with a sealing material 18 by spin coating a liquid resin, for example (STEP 2). The sealing material 18 can also be formed by attaching a sheet-like resin. Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 3), and the porous stage 11 is heated in this state (STEP 4).
[0124]
Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 for mounting the chip 12 (STEP 5), and the wiring board 16 is picked up (STEP 6).
[0125]
Subsequently, the tool 15 is heated (STEP 7), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 8).
[0126]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0127]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0128]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0129]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0130]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0131]
[Thirteenth embodiment]
FIG. 18 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the thirteenth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0132]
Next, stud bumps 14 are formed on the element forming surface (chip surface) of the chip 12 (STEP 1). Then, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0133]
Thereafter, the surface of the wiring board 16 on the wiring electrode 17 side is covered with the sealing material 18 (STEP 3).
[0134]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 4).
[0135]
Subsequently, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 5).
[0136]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave with a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 6). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0137]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0138]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0139]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0140]
[Fourteenth embodiment]
FIG. 19 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0141]
Next, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1). Then, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 2).
[0142]
Thereafter, the surface of the wiring board 16 on the wiring electrode 17 side is covered with the sealing material 18 (STEP 3).
[0143]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 4).
[0144]
Subsequently, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 5).
[0145]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave with a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 6). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0146]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0147]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0148]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0149]
[Fifteenth embodiment]
FIG. 20 is a flowchart for explaining a manufacturing method of a semiconductor device according to the fifteenth embodiment of the present invention, and shows a manufacturing process related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0150]
Next, after forming the stud bump 14 on the electrode 13 on the element forming surface (chip surface) of the chip 12 (STEP 1), the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). .
[0151]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3), and then the wiring electrode 17 side surface of the wiring board 16 is covered with a sealing material 18 (STEP 4).
[0152]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 5). Subsequently, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 6).
[0153]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0154]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0155]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0156]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0157]
[Sixteenth embodiment]
FIG. 21 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the sixteenth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0158]
Next, after forming the stud bump 14 on the electrode 13 of the chip 12 (STEP 1), the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0159]
Thereafter, the surface of the wiring board 16 on the wiring electrode 17 side is covered with the sealing material 18 (STEP 3).
[0160]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 4).
[0161]
Subsequently, the tool 15 is heated (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0162]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0163]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0164]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0165]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0166]
[Seventeenth embodiment]
FIG. 22 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the seventeenth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0167]
Next, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1).
[0168]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 2), and then the wiring electrode 17 side surface of the wiring board 16 is covered with a sealing material 18 (STEP 3).
[0169]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 4).
[0170]
Subsequently, the tool 15 is heated (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0171]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0172]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0173]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0174]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0175]
[Eighteenth embodiment]
FIG. 23 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the eighteenth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0176]
Next, bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1), and the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0177]
Then, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3), and then the wiring electrode 17 side surface of the wiring board 16 is covered with a sealing material 18 (STEP 4).
[0178]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 5).
[0179]
Subsequently, the tool 15 is heated (STEP 6), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 7).
[0180]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0181]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0182]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0183]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0184]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0185]
[Nineteenth embodiment]
FIG. 24 is a flowchart for explaining a manufacturing method of the semiconductor device according to the nineteenth embodiment of the present invention, and shows a manufacturing process related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0186]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1), and the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). Then, the porous stage 11 is heated (STEP 3).
[0187]
Subsequently, the sealing material 18 is coated on the surface of the wiring substrate 16 on the wiring electrode 17 side (STEP 4).
[0188]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 5). Thereafter, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 6).
[0189]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0190]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0191]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0192]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0193]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0194]
[20th embodiment]
FIG. 25 is a flowchart for explaining a manufacturing method of the semiconductor device according to the twentieth embodiment of the present invention, and shows a manufacturing process related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0195]
Next, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1), and the porous stage 11 is heated in this state (STEP 2).
[0196]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 for mounting the chip 12 (STEP 3). Subsequently, the sealing material 18 is coated on the surface of the wiring substrate 16 on the wiring electrode 17 side (STEP 4).
[0197]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 5), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 6).
[0198]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0199]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0200]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0201]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0202]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0203]
[Twenty-first embodiment]
FIG. 26 is a flowchart for explaining a manufacturing method of a semiconductor device according to the twenty-first embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0204]
Next, after forming the stud bump 14 on the electrode 13 of the chip 12 (STEP 1), the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). The porous stage 11 is heated (STEP 3).
[0205]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 for mounting the chip 12 (STEP 4). Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the wiring electrode 17 side (STEP 5).
[0206]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 6). Thereafter, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 7).
[0207]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0208]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0209]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0210]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0211]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0212]
[Twenty-second embodiment]
FIG. 27 is a flowchart for explaining a manufacturing method of a semiconductor device according to the twenty-second embodiment of the present invention, in which manufacturing processes related to the ultrasonic flip-chip bonding technique are extracted and shown. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0213]
Next, after forming the stud bump 14 on the electrode 13 of the chip 12 (STEP 1), the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). The porous stage 11 is heated (STEP 3).
[0214]
Thereafter, the surface of the wiring board 16 on the wiring electrode 17 side is covered with a sealing material 18 (STEP 4), and the wiring board 16 is picked up (STEP 5).
[0215]
Next, the tool 15 is heated (STEP 6), and the back side of the formation surface of the wiring electrode 17 on the wiring board 16 is adsorbed to the tool 15 (STEP 7).
[0216]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0217]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0218]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0219]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0220]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0221]
[Twenty-third embodiment]
FIG. 28 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the twenty-third embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0222]
Next, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1), and the porous stage 11 is heated in this state (STEP 2).
[0223]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3), and then the sealing material 18 is coated on the surface of the wiring board 16 on the wiring electrode 17 side (STEP 4).
[0224]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 5).
[0225]
Thereafter, the tool 15 is heated (STEP 6), and the back surface of the wiring electrode 17 on the wiring board 16 is adsorbed to the tool 15 (STEP 7).
[0226]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0227]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0228]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0229]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0230]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0231]
[Twenty-fourth embodiment]
FIG. 29 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the twenty-fourth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0232]
Next, after forming the stud bump 14 on the electrode 13 of the chip 12 (STEP 1), the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). The porous stage 11 is heated (STEP 3).
[0233]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 4), and then a sealing material 18 is coated on the wiring electrode 17 forming surface side of the wiring board 16 (STEP 5).
[0234]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 6).
[0235]
Thereafter, the tool 15 is heated (STEP 7), and the back surface of the wiring electrode 17 forming surface of the wiring board 16 is attracted to the tool 15 (STEP 8).
[0236]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0237]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0238]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0239]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0240]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0241]
[Twenty-fifth embodiment]
FIG. 30 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the twenty-fifth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0242]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0243]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0244]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0245]
Subsequently, the sealing material 18 is coated on the side of the wiring board 16 where the wiring electrodes 17 are formed (STEP 6).
[0246]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 7), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 8).
[0247]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0248]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0249]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0250]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0251]
Further, the chip 12 is transferred to a conveying material, and the conveying material is adsorbed and fixed on the porous stage 11 to pick up the chips 12 separated after the dicing process and pack them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0252]
[Twenty-sixth embodiment]
FIG. 31 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the twenty-sixth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0253]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0254]
After the chips 12 separated into individual pieces are fixed and transferred to a conveying material such as an adhesive sheet (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4).
[0255]
After a stud bump is formed on the wiring electrode 17 in the wiring substrate 16 (STEP 5), a sealing material 18 is coated on the surface of the wiring substrate 16 on the wiring electrode 17 side (STEP 6).
[0256]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 7), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 8).
[0257]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0258]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is thinly formed by pre-dicing (DBG), the back surface of the chip 12 It is possible to reduce defects during flip-chip connection by suppressing defects such as scratches and cracks, and to suppress deterioration in connectivity due to bump misalignment.
[0259]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0260]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0261]
Further, the chip 12 is transferred to a conveying material, and the conveying material is adsorbed and fixed on the porous stage 11 to pick up the chips 12 separated after the dicing process and pack them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0262]
[Twenty Seventh Embodiment]
FIG. 32 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the twenty-seventh embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0263]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0264]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0265]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0266]
After stud bumps are formed on the wiring electrodes 17 on the wiring board 16 (STEP 6), a sealing material 18 is coated on the wiring electrode 17 forming surface side of the wiring board 16 (STEP 7).
[0267]
Next, the wiring board 16 covered with the sealing material 18 is picked up (STEP 8), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 9).
[0268]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0269]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0270]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0271]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0272]
Further, the chip 12 is transferred to a conveying material, and the conveying material is adsorbed and fixed on the porous stage 11 to pick up the chips 12 separated after the dicing process and pack them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0273]
[Twenty-eighth embodiment]
FIG. 33 is a flowchart for explaining the manufacturing method of the semiconductor device according to the twenty-eighth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0274]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0275]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0276]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0277]
Thereafter, the sealing material 18 is coated on the wiring electrode 18 forming surface side of the wiring board 16 (STEP 6), and the wiring board 16 is picked up (STEP 7).
[0278]
Next, the tool 15 is heated (STEP 8), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 9).
[0279]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0280]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0281]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0282]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0283]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0284]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0285]
[Twenty-ninth embodiment]
FIG. 34 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the twenty-ninth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0286]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0287]
After the chips 12 separated into individual pieces are fixed and transferred to a conveying material such as an adhesive sheet (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4).
[0288]
Thereafter, stud bumps 14 are formed on the wiring electrodes 17 of the wiring board 16 (STEP 5).
[0289]
Next, the surface of the wiring board 16 on the side where the wiring electrode 17 is formed is covered with a sealing material 18 (STEP 6), and the wiring board 16 is picked up (STEP 7).
[0290]
Subsequently, the tool 15 is heated (STEP 8), and the back surface of the wiring electrode 17 on the wiring board 16 is attracted to the tool 15 (STEP 9).
[0291]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0292]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0293]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0294]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0295]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0296]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0297]
[Thirty Embodiment]
FIG. 35 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the thirtieth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0298]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0299]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0300]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0301]
Thereafter, stud bumps 14 are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6).
[0302]
Next, the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed is covered with a sealing material 18 (STEP 7), and the wiring board 16 is picked up (STEP 8).
[0303]
Subsequently, the tool 15 is heated (STEP 9), and the back surface of the wiring electrode 17 on the wiring board 16 is adsorbed to the tool 15 (STEP 10).
[0304]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0305]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0306]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0307]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0308]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0309]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0310]
[Thirty-first embodiment]
FIG. 36 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the thirty-first embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0311]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0312]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0313]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). Thereafter, the porous stage 11 is heated (STEP 6).
[0314]
Next, the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed is covered with a sealing material 18 (STEP 7), and the wiring board 16 is picked up (STEP 8).
[0315]
Subsequently, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 9).
[0316]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0317]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0318]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0319]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0320]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0321]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0322]
[Thirty-second embodiment]
FIG. 37 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the thirty-second embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0323]
Thereafter, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0324]
After the chips 12 separated into individual pieces are fixed and transferred to a conveying material such as an adhesive sheet (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4). Thereafter, the porous stage 11 is heated (STEP 5).
[0325]
Subsequently, stud bumps 14 are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6).
[0326]
Next, the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed is covered with a sealing material 18 (STEP 7), and the wiring board 16 is picked up (STEP 8).
[0327]
Subsequently, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 9).
[0328]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0329]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0330]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0331]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0332]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0333]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0334]
[Thirty-third embodiment]
FIG. 38 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the thirty-third embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0335]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0336]
Thereafter, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0337]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). Thereafter, the porous stage 11 is heated (STEP 6).
[0338]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 7).
[0339]
Next, the surface of the wiring board 16 on the side where the wiring electrode 17 is formed is covered with a sealing material 18 (STEP 8), and the wiring board 16 is picked up (STEP 9).
[0340]
Subsequently, the back surface of the wiring electrode 17 on the wiring substrate 16 is attracted to the tool 15 (STEP 10).
[0341]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0342]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0343]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0344]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0345]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0346]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0347]
[Thirty-fourth embodiment]
FIG. 39 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the thirty-fourth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0348]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0349]
Thereafter, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0350]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). Thereafter, the porous stage 11 is heated (STEP 6).
[0351]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7), and the wiring board 16 is picked up (STEP 8).
[0352]
Next, after the tool 15 is heated (STEP 9), the back surface of the wiring electrode 17 on the wiring board 16 is adsorbed to the tool 15 (STEP 10).
[0353]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0354]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0355]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0356]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0357]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0358]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0359]
[Thirty-fifth embodiment]
FIG. 40 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the thirty-fifth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0360]
Thereafter, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0361]
After the chips 12 separated into individual pieces are fixed and transferred to a conveying material such as an adhesive sheet (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4). Thereafter, the porous stage 11 is heated (STEP 5).
[0362]
Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6).
[0363]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7), and the wiring board 16 is picked up (STEP 8).
[0364]
Next, after the tool 15 is heated (STEP 9), the back surface of the wiring electrode 17 on the wiring board 16 is adsorbed to the tool 15 (STEP 10).
[0365]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0366]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0367]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0368]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0369]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0370]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0371]
[Thirty-sixth embodiment]
FIG. 41 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the thirty-sixth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0372]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0373]
Next, back grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0374]
After the chips 12 are fixed and transferred to a conveying material such as an adhesive sheet (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). Thereafter, the porous stage 11 is heated (STEP 6).
[0375]
Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 7).
[0376]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 8), and the wiring board 16 is picked up (STEP 9).
[0377]
Next, after heating the tool 15 (STEP 10), the back surface of the wiring electrode 17 on the wiring board 16 is adsorbed to the tool 15 (STEP 11).
[0378]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 kHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 12). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0379]
According to the manufacturing method as described above, since the ultrasonic wave is applied to the wiring substrate 16 which is more flexible than the chip 12 even if the chip is formed thin by tip dicing, scratches on the back surface of the chip 12 It is possible to suppress defects such as cracks, reduce damage at the time of flip chip connection, and suppress deterioration in connectivity due to bump misalignment.
[0380]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0381]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0382]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0383]
In addition, by transferring the chip 12 to a conveying material, and adsorbing and fixing the conveying material on the porous stage 11, a process of picking up the chips 12 separated after the dicing process and packing them in a tray, The process of picking up from the tray becomes unnecessary, and the number of manufacturing processes can be reduced.
[0384]
[Thirty-seventh embodiment]
FIG. 42 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the thirty-seventh embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0385]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1).
[0386]
Thereafter, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0387]
Next, after the surface of the wiring board 16 on the wiring electrode 17 side is covered with the sealing material 18 (STEP 3), the wiring board 16 is fixed to the carrier (STEP 4). Subsequently, the conveying material is adsorbed to the tool 15 (STEP 5).
[0388]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave with a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 6). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0389]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0390]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0390]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0392]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, the process of picking up the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0393]
[Thirty-eighth embodiment]
FIG. 43 is a flowchart for explaining the manufacturing method of the semiconductor device according to the thirty-eighth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0394]
Next, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1).
[0395]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 2), and the surface of the wiring board 16 on the wiring electrode 17 side is covered with a sealing material 18 (STEP 3).
[0396]
Subsequently, after fixing the wiring board 16 covered with the sealing material 18 to the transport material (STEP 4), the transport material is adsorbed to the tool 15 (STEP 5).
[0397]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave with a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 6). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0398]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0399]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0400]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0401]
[Thirty-ninth embodiment]
FIG. 44 is a flowchart for explaining a manufacturing method of the semiconductor device according to the thirty-ninth embodiment of the present invention, by extracting manufacturing steps related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0402]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1).
[0403]
Thereafter, the back surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0404]
Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3).
[0405]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 4).
[0406]
Next, after fixing the wiring board 16 to the transport material (STEP 5), the transport material is adsorbed to the tool 15 (STEP 6).
[0407]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0408]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0409]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0410]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0411]
[40th Embodiment]
FIG. 45 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the forty-second embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0412]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1).
[0413]
Thereafter, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0414]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 3).
[0415]
Next, the wiring board 16 on which the sealing material 18 is formed is fixed to the conveying material (STEP 4).
[0416]
Thereafter, the tool 15 is heated (STEP 5), and the conveying material is adsorbed to the tool 15 (STEP 6).
[0417]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0418]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0419]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0420]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0421]
[Forty-first embodiment]
FIG. 46 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method for manufacturing the semiconductor device according to the forty-first embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0422]
Thereafter, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1).
[0423]
Next, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 2). Subsequently, the surface of the wiring board 16 on the side where the wiring electrode 17 is formed is covered with a sealing material 18 (STEP 3). Then, the wiring board 16 is fixed to the conveying material (STEP 4).
[0424]
Next, the tool 15 is heated (STEP 5), and the conveying material is adsorbed to the tool 15 (STEP 6).
[0425]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0426]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0427]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0428]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0429]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0430]
[Forty-second embodiment]
FIG. 47 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the forty-second embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0431]
Next, stud bumps 14 are formed on the electrodes 13 of the chip 12 (STEP 1). Thereafter, the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2).
[0432]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3), and the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed is covered with a sealing material 18 (STEP 4). Then, the wiring board 16 is fixed to the conveying material (STEP 5).
[0433]
Thereafter, the tool 15 is heated (STEP 6), and the conveying material is adsorbed to the tool 15 (STEP 7).
[0434]
Next, after the tool 15 is moved onto the porous stage 11 on which the chip 12 is fixed and aligned (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. Then, the wiring board 16 is faced down, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0435]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0436]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0437]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0438]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0439]
[Forty-third embodiment]
FIG. 48 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the forty-third embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0440]
Next, after forming the stud bump 14 on the electrode 13 of the chip 12 (STEP 1), the back surface of the element forming surface of the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2). Thereafter, the porous stage 11 is heated (STEP 3).
[0441]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 4).
[0442]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 5), and the conveying material is adsorbed to the tool 15 (STEP 6).
[0443]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0444]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0445]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0446]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0447]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0448]
[Forty-fourth embodiment]
FIG. 49 is a flowchart for explaining the manufacturing method of the semiconductor device according to the forty-fourth embodiment of the present invention, extracting the manufacturing process related to the ultrasonic flip-chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0449]
Next, the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1), and the porous stage 11 is heated in this state (STEP 2).
[0450]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3).
[0451]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 4), and the wiring board 16 is fixed to the carrier (STEP 5). Subsequently, the conveying material is adsorbed to the tool 15 (STEP 6).
[0452]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 7). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0453]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0454]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0455]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0456]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0457]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0458]
[Forty-fifth embodiment]
FIG. 50 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the forty-fifth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0459]
Next, a stud bump 14 is formed on the electrode 13 of the chip 12 (STEP 1), and the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2), and then the porous stage 11 is heated (STEP 3). .
[0460]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 4). Subsequently, the sealing material 18 is covered on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 5).
[0461]
Next, the wiring board 16 is fixed to the conveying material (STEP 6), and this conveying material is adsorbed to the tool 15 (STEP 7).
[0462]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0463]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0464]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0465]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0466]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0467]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0468]
[The forty-sixth embodiment]
FIG. 51 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the forty-sixth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0469]
Next, after forming the stud bump 14 on the electrode 13 of the chip 12 (STEP 1), the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2), and the porous stage 11 is heated (STEP 3). .
[0470]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 4), and the wiring board 16 is fixed to the carrier (STEP 5).
[0471]
Thereafter, the tool 15 is heated (STEP 6), and the conveying material is adsorbed to the tool 15 (STEP 7).
[0472]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0473]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0474]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0475]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0476]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0477]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0478]
[Forty-seventh embodiment]
FIG. 52 is a flowchart for explaining the manufacturing method of the semiconductor device according to the forty-seventh embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0479]
Next, the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 1), and the porous stage 11 is heated (STEP 2).
[0480]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 3).
[0481]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 4), and the wiring board 16 is fixed to the carrier (STEP 5).
[0482]
Thereafter, the tool 15 is heated (STEP 6), and the conveying material is adsorbed to the tool 15 (STEP 7).
[0483]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 8). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0484]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0485]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0486]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0487]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0488]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0489]
[Forty-eighth embodiment]
FIG. 53 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the forty-eighth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process, and then dicing is performed using a diamond scriber, a diamond blade, or a laser scriber along the wafer dicing line or chip dividing line. A semiconductor element (chip) 12 is formed by dividing into pieces.
[0490]
Next, a stud bump 14 is formed on the electrode 13 of the chip 12 (STEP 1), and after the chip 12 is adsorbed and fixed on the porous stage 11 (STEP 2), the porous stage 11 is heated (STEP 3). .
[0491]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 4).
[0492]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 5), and the wiring board 16 is fixed to the carrier (STEP 6).
[0493]
Thereafter, the tool 15 is heated (STEP 7), and the conveying material is adsorbed to the tool 15 (STEP 8).
[0494]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0495]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0496]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0497]
In addition, since the entire back surface of the chip 12 is suction-fixed using the porous stage 11, the warping of the chip can be corrected. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0498]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0499]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0500]
[49th Embodiment]
FIG. 54 is a flowchart for explaining the manufacturing method of the semiconductor device according to the 49th embodiment of the present invention, extracting the manufacturing process related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0501]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0502]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0503]
Next, after the chips 12 that have been separated into pieces are fixed and transferred to the transport material (STEP 4), the transport material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0504]
Thereafter, the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed is coated with a sealing material 18 (STEP 6), and after fixing the wiring board 16 to the transport material (STEP 7), the transport material is adsorbed to the tool 15 (STEP 8).
[0505]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0506]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0507]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0508]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0509]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, the process of picking up the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0510]
[50th Embodiment]
FIG. 55 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the 50th embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0511]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0512]
Next, after the chips 12 that have been singulated are fixed and transferred to a conveying material (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4).
[0513]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 5), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 6).
[0514]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 7). Subsequently, the conveying material is adsorbed to the tool 15 (STEP 8).
[0515]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 9). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0516]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0517]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0518]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0519]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, the process of picking up the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0520]
[Embodiment 51]
FIG. 56 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the fifty-first embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0521]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0522]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0523]
Next, after the chips 12 that have been separated into pieces are fixed and transferred to the transport material (STEP 4), the transport material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0524]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7).
[0525]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 8). Subsequently, the conveying material is adsorbed to the tool 15 (STEP 9).
[0526]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0527]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0528]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0529]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0530]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, the process of picking up the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0531]
[52nd embodiment]
FIG. 57 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the fifty-second embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0532]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0533]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0534]
Next, after the chips 12 that have been separated into pieces are fixed and transferred to the transport material (STEP 4), the transport material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0535]
Thereafter, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 6).
[0536]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 7). Subsequently, after heating the tool 15 (STEP 8), the conveying material is adsorbed to the tool 15 (STEP 9).
[0537]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0538]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0539]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0540]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0541]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0542]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0543]
[53rd embodiment]
FIG. 58 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the fifty-third embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0544]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0545]
Next, after the chips 12 that have been singulated are fixed and transferred to a conveying material (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4).
[0546]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 5). Thereafter, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 6).
[0547]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 7). Subsequently, after heating the tool 15 (STEP 8), the conveying material is adsorbed to the tool 15 (STEP 9).
[0548]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0549]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0550]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0551]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0552]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0553]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0554]
[Fifty-fourth embodiment]
FIG. 59 is a flowchart for explaining the manufacturing method of the semiconductor device according to the fifty-fourth embodiment of the present invention by extracting manufacturing steps related to the ultrasonic flip chip bonding technique. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0555]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0556]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0557]
Next, after the chips 12 that have been separated into pieces are fixed and transferred to the transport material (STEP 4), the transport material is adsorbed and fixed on the porous stage 11 (STEP 5).
[0558]
Thereafter, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7).
[0559]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 8). Subsequently, after the tool 15 is heated (STEP 9), the conveying material is adsorbed to the tool 15 (STEP 10).
[0560]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0561]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0562]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0563]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0564]
Furthermore, since the flip chip connection is performed in a state where the tool 15 is heated, the effect of further promoting and improving the bondability can be expected.
[0565]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0566]
[Fifty-fifth embodiment]
FIG. 60 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the 55th embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0567]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0568]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0569]
Next, after the chips 12 that have been separated into pieces are fixed and transferred to the transport material (STEP 4), the transport material is adsorbed and fixed on the porous stage 11 (STEP 5). In this state, the porous stage 11 is heated (STEP 6).
[0570]
Subsequently, the sealing material 18 is coated on the surface of the wiring substrate 16 on the side where the wiring electrodes 17 are formed (STEP 7).
[0571]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 8). Subsequently, the conveying material is adsorbed to the tool 15 (STEP 9).
[0572]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0573]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0574]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0575]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0576]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0577]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0578]
[56th embodiment]
FIG. 61 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the fifty-sixth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0579]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0580]
Next, after the chip 12 is fixed and transferred to the conveying material (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4). In this state, the porous stage 11 is heated (STEP 5).
[0581]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7).
[0582]
Next, the wiring board 16 is fixed to the conveying material (STEP 8), and the conveying material is adsorbed to the tool 15 (STEP 9).
[0583]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0584]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0585]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0586]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0587]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0588]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0589]
[57th embodiment]
FIG. 62 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the 57th embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0590]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0591]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0592]
Next, after the chip 12 is fixed and transferred to the conveying material (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). In this state, the porous stage 11 is heated (STEP 6).
[0593]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 7), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 8).
[0594]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 9), and the conveying material is adsorbed to the tool 15 (STEP 10).
[0595]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0596]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0597]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0598]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0599]
Further, since the flip chip connection is performed in a state where the porous stage 11 is heated, an effect of improving the bonding property can be expected.
[0600]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0601]
[Fifty-eighth embodiment]
FIG. 63 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to the 58th embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0602]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0603]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0604]
Next, after the chip 12 is fixed and transferred to the conveying material (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). In this state, the porous stage 11 is heated (STEP 6).
[0605]
Subsequently, the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7), and the wiring board 16 is fixed to the carrier (STEP 8). Subsequently, the conveying material is adsorbed to the tool 15 (STEP 9).
[0606]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is faced down, and an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W, for example, is applied to the chip 12 while applying a load to the wiring board 16 (STEP 10). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0607]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0608]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0609]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0610]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0611]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0612]
[59th embodiment]
FIG. 64 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method of manufacturing a semiconductor device according to the 59th embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back side from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing (STEP 1).
[0613]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 2). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0614]
Next, after the chip 12 is fixed and transferred to the conveying material (STEP 3), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 4). In this state, the porous stage 11 is heated (STEP 5).
[0615]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 6), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 7).
[0616]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 8). Subsequently, after the tool 15 is heated (STEP 9), the conveying material is adsorbed to the tool 15 (STEP 10).
[0617]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 KHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 11). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0618]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0619]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0620]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0621]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0622]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0623]
[60th Embodiment]
FIG. 65 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the sixty-sixth embodiment of the present invention. First, various elements are formed on a semiconductor substrate (wafer) by a known process. Next, stud bumps 14 are formed on the electrodes 13 of the respective semiconductor elements (chips) 12 in the wafer (STEP 1).
[0624]
After that, using a diamond scriber, diamond blade, or laser scriber, a groove with a depth that does not reach the back surface from the element forming surface side of the wafer is formed along the dicing line or chip dividing line, so-called half-cut dicing. Implement (STEP 2).
[0625]
Subsequently, the backside grinding (BSG) of the wafer is performed with a grindstone, and the wafer is thinned and divided into individual chips simultaneously (STEP 3). At this time, even after the wafer is divided into individual chips, the back surface grinding is continued and at least 5 μm or more is ground, so that a damage layer caused by chipping or the like formed at the bottom of the groove can be removed.
[0626]
Next, after the chip 12 is fixed and transferred to the conveying material (STEP 4), the conveying material is adsorbed and fixed on the porous stage 11 (STEP 5). In this state, the porous stage 11 is heated (STEP 6).
[0627]
Subsequently, stud bumps are formed on the wiring electrodes 17 of the wiring board 16 (STEP 7), and then the sealing material 18 is coated on the surface of the wiring board 16 on the side where the wiring electrodes 17 are formed (STEP 8).
[0628]
Next, the wiring board 16 covered with the sealing material 18 is fixed to the conveying material (STEP 9). Subsequently, after heating the tool 15 (STEP 10), the conveying material is adsorbed to the tool 15 (STEP 11).
[0629]
Then, after the tool 15 is moved and positioned on the porous stage 11 on which the chip 12 is fixed (this state corresponds to FIG. 1), the tool 15 is lowered as shown in FIG. The wiring board 16 is face-downed, and while applying a load to the wiring board 16, for example, an ultrasonic wave having a frequency of 40 kHz and a power of 2480 W is applied and mounted on the chip 12 (STEP 12). At this time, the region between the chip 12 and the wiring substrate 16 is embedded by the sealing material 18, and batch flip chip connection including a sealing process is performed.
[0630]
According to the manufacturing method as described above, since ultrasonic waves are applied to the wiring substrate 16 which is more flexible than the chip 12, defects such as scratches and cracks on the chip 12 are suppressed and damage at the time of flip chip connection is reduced. Can be reduced. In addition, since it is possible to apply ultrasonic waves having sufficient power and frequency (amplitude) suitable for ultrasonic bonding, it is possible to suppress the displacement of the bumps and improve the connectivity.
[0631]
Further, since the chip 12 is adsorbed by the porous stage 11, damage to the chip that occurs when the adsorption hole is used can be avoided, and not only the electrical connection between the chip 12 and the wiring substrate 16, but also the sealing resin (liquid Batch connection including the sealing process by curing of resin or sheet-like resin becomes possible.
[0632]
In addition, since the entire back surface of the chip 12 is sucked and fixed using the porous stage 11, it is possible to correct the warpage of the chip that is likely to occur when the wafer is subjected to back surface grinding (BSG) to reduce the thickness. In the case of fixing using the suction hole, the corner portion of the chip 12 is not sufficiently corrected, but the use of the porous material makes it possible to completely correct the warp.
[0633]
Furthermore, since both the porous stage 11 and the tool 15 are heated, a higher bonding property improvement effect can be expected.
[0634]
Further, by fixing the wiring board 16 to the conveying material and adsorbing and fixing the conveying material to the tool 15, a pick-up process of the wiring board 16 for adsorbing the wiring board 16 to the tool 15 becomes unnecessary.
[0635]
The present invention has been described above using the first to 60th embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. It is possible to deform to.
[0636]
For example, in each of the above embodiments, the case where the wiring substrate is supplied after the semiconductor element is supplied first has been described. However, the semiconductor element may be supplied after the wiring substrate is supplied first. That is, the supply procedure of the semiconductor element and the wiring board can be appropriately changed according to the apparatus that performs the flip chip mounting.
[0637]
Further, in each of the above embodiments, the case where ultrasonic waves are applied only to the wiring board has been described. However, ultrasonic waves that do not cause damage to the semiconductor element with lower power than the ultrasonic waves applied to the wiring board. May be applied to perform flip chip connection. At this time, by changing the direction and phase of the ultrasonic wave applied to the wiring board and the ultrasonic wave applied to the semiconductor element, the friction speed can be increased and the connectivity can be improved. Of course, not only the wiring substrate but also the semiconductor element may be pressurized.
[0638]
Further, in the first to twenty-fourth and thirty-seventh to forty-eighth embodiments, it is of course possible to combine the pre-dicing process as described in the twenty-fifth to thirty-sixth embodiments. . A thin chip formed by the prior dicing process is likely to be damaged, such as cracks, by applying ultrasonic waves and flip-chip connection, but by applying the present invention, damage can be minimized.
[0639]
Furthermore, the bumps formed on the electrodes 13 of the chip 12 and the wiring electrodes 17 of the wiring substrate 16 are all described as stud bumps, but plating bumps, ball bumps, printed bumps, etc. can be used. In the case of forming both, different types of bumps can be used in combination. Stud bumps can be reduced in cost, plated bumps can be made low in connection height, and pole bumps and printed bumps can be made high in connection height, so they can be selected in accordance with required requirements.
[0640]
In each of the above embodiments, the case where the wiring board is mounted face down on the semiconductor element placed on the stage has been described as an example, but the semiconductor element is placed on the wiring board placed on the stage. Of course, the present invention can be similarly applied to the case of mounting face down. Also in this case, flip chip connection is performed by applying ultrasonic waves to the wiring board. Alternatively, by applying ultrasonic waves to the wiring board, flip-chip connection by applying ultrasonic waves to the semiconductor element with lower power than the ultrasonic waves and not causing damage to the semiconductor elements such as scratches and cracks, Similar effects can be obtained.
[0641]
Further, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent elements are deleted from all the constituent elements shown in each embodiment, at least one of the problems described in the column of problems to be solved by the invention can be solved, and described in the column of the effect of the invention. In a case where at least one of the obtained effects can be obtained, a configuration in which this configuration requirement is deleted can be extracted as an invention.
[0642]
【The invention's effect】
As described above, according to the present invention, it is possible to obtain a semiconductor device manufacturing method capable of improving connectivity while reducing damage to a semiconductor element.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a state before flip chip mounting for explaining an outline of a method of manufacturing a semiconductor device according to each embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a state of flip chip mounting for explaining an outline of a method of manufacturing a semiconductor device according to each embodiment of the present invention.
FIG. 3 is a diagram for explaining a relationship between a chip thickness and a chip cracking rate due to a difference in manufacturing method and ultrasonic amplitude.
FIG. 4 is a diagram for explaining damage to a semiconductor element when using a conventional method in which an ultrasonic wave is applied to the semiconductor element and the semiconductor element is mounted on a wiring board by face-down. FIG. A photomicrograph of the back surface, (b) is a photomicrograph of the surface of the semiconductor element.
FIG. 5 is a diagram for explaining damage to a semiconductor element when using the method of the present embodiment in which an ultrasonic wave is applied to a wiring board and face-down is mounted on the semiconductor element. FIG. The micrograph of the back surface of a semiconductor element, (b) The figure is a micrograph of the surface of a semiconductor element.
FIG. 6 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 7 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to a second embodiment of the present invention;
FIG. 8 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 9 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique for explaining a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention;
FIG. 10 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention;
FIG. 11 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention;
FIG. 12 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a seventh embodiment of the present invention;
FIG. 13 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to an eighth embodiment of the present invention;
FIG. 14 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a ninth embodiment of the present invention;
FIG. 15 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a tenth embodiment of the present invention;
FIG. 16 is a flowchart for explaining a manufacturing method of a semiconductor device according to an eleventh embodiment of the present invention by extracting manufacturing steps related to an ultrasonic flip chip bonding technique;
FIG. 17 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twelfth embodiment of the present invention;
FIG. 18 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a thirteenth embodiment of the present invention;
FIG. 19 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a fourteenth embodiment of the present invention;
FIG. 20 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a fifteenth embodiment of the present invention;
FIG. 21 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a sixteenth embodiment of the present invention;
FIG. 22 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a seventeenth embodiment of the present invention;
FIG. 23 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to an eighteenth embodiment of the present invention;
FIG. 24 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a nineteenth embodiment of the present invention;
FIG. 25 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twentieth embodiment of the present invention;
FIG. 26 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-first embodiment of the present invention;
FIG. 27 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-second embodiment of the present invention;
FIG. 28 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-third embodiment of the present invention;
FIG. 29 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-fourth embodiment of the present invention;
FIG. 30 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-fifth embodiment of the present invention;
FIG. 31 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-sixth embodiment of the present invention;
FIG. 32 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-seventh embodiment of the present invention;
FIG. 33 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a twenty-eighth embodiment of the present invention.
34 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a twenty-ninth embodiment of the present invention; FIG.
FIG. 35 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a thirtieth embodiment of the present invention;
FIG. 36 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a thirty-first embodiment of the present invention;
FIG. 37 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a thirty-second embodiment of the present invention;
FIG. 38 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a thirty-third embodiment of the present invention;
FIG. 39 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a thirty-fourth embodiment of the present invention;
FIG. 40 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a thirty-fifth embodiment of the present invention.
FIG. 41 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a thirty-sixth embodiment of the present invention;
FIG. 42 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a thirty-seventh embodiment of the present invention;
FIG. 43 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a thirty-eighth embodiment of the present invention.
FIG. 44 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a thirty-ninth embodiment of the present invention;
FIG. 45 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a forty-sixth embodiment of the present invention;
FIG. 46 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method of manufacturing a semiconductor device according to a forty-first embodiment of the present invention.
FIG. 47 is a flowchart for extracting a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a forty-second embodiment of the present invention;
FIG. 48 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a forty-third embodiment of the present invention;
FIG. 49 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a forty-fourth embodiment of the present invention;
FIG. 50 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a forty-fifth embodiment of the present invention;
FIG. 51 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a forty-sixth embodiment of the present invention;
FIG. 52 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a 47th embodiment of the present invention.
FIG. 53 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a forty-eighth embodiment of the present invention.
FIG. 54 is a flowchart for extracting a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a 49th embodiment of the present invention;
FIG. 55 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a fifty embodiment of the present invention;
FIG. 56 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a fifty-first embodiment of the present invention;
FIG. 57 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for describing a method for manufacturing a semiconductor device according to a fifty-second embodiment of the present invention;
FIG. 58 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method of manufacturing a semiconductor device according to a fifty-third embodiment of the present invention.
FIG. 59 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a fifty-fourth embodiment of the present invention;
FIG. 60 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for describing a method of manufacturing a semiconductor device according to a 55th embodiment of the present invention.
61 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for describing a method of manufacturing a semiconductor device according to a fifty-sixth embodiment of the present invention. FIG.
FIG. 62 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method of manufacturing a semiconductor device according to a 57th embodiment of the present invention.
FIG. 63 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method of manufacturing a semiconductor device according to a 58th embodiment of the present invention;
FIG. 64 is a flowchart for extracting and showing a manufacturing process related to the ultrasonic flip-chip bonding technique, for describing a method of manufacturing a semiconductor device according to a 59th embodiment of the present invention;
FIG. 65 is a flowchart for extracting and showing a manufacturing process related to an ultrasonic flip-chip bonding technique, for explaining a method for manufacturing a semiconductor device according to a sixty-sixth embodiment of the present invention;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Porous stage, 12 ... Semiconductor element (chip), 13 ... Electrode, 14 ... Stud bump, 15 ... Tool, 16 ... Wiring board, 17 ... Wiring electrode, 18 ... Sealing resin (sealing material).

Claims (11)

半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記半導体素子を搬送材に固着し、前記搬送材をステージに吸着して固定し、前記配線基板における配線電極の形成面の裏面をツールに吸着し、前記ツールを前記ステージに向かって降下させ、前記配線基板に超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程を具備し、
前記フリップチップ接続する工程は、前記バンプを介して前記半導体素子と前記配線基板との電気的な接続を行い、且つ前記封止材により前記半導体素子と前記配線基板との間の封止を行うものである
ことを特徴とする半導体装置の製造方法。A bump is formed on at least one of the semiconductor element and the wiring board, a sealing material is coated on one surface of the semiconductor element and the wiring board, the semiconductor element is fixed to the carrier, and the carrier is adsorbed on the stage. While adhering the back surface of the wiring electrode forming surface of the wiring board to a tool, lowering the tool toward the stage, and applying ultrasonic waves to the wiring board to promote bonding by bumps And a step of flip-chip connecting the wiring board to the semiconductor element with the sealing material interposed therebetween ,
In the flip-chip connection step, the semiconductor element and the wiring board are electrically connected through the bumps, and the semiconductor element and the wiring board are sealed with the sealing material. Is a thing
A method of manufacturing a semiconductor device. 半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記配線基板を搬送材に固着し、前記半導体素子における素子形成面の裏面をステージに吸着して固定し、前記搬送材を前記ツールに吸着して前記配線基板を固定し、前記ツールを前記ステージに向かって降下させ、前記配線基板に超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程とを具備し、
前記フリップチップ接続する工程は、前記バンプを介して前記半導体素子と前記配線基板との電気的な接続を行い、且つ前記封止材により前記半導体素子と前記配線基板との間の封止を行うものである
ことを特徴とする半導体装置の製造方法。A bump is formed on at least one of the semiconductor element and the wiring board, a sealing material is coated on one surface of the semiconductor element and the wiring board, the wiring board is fixed to a carrier, and an element formation surface in the semiconductor element The back surface of the substrate is sucked and fixed to the stage, the carrier is sucked to the tool to fix the wiring board, the tool is lowered toward the stage, and ultrasonic waves are applied to the wiring board to bump. A step of flip-chip connecting the wiring substrate to the semiconductor element with the sealing material interposed therebetween, while promoting bonding by:
In the flip-chip connection step, the semiconductor element and the wiring board are electrically connected through the bumps, and the semiconductor element and the wiring board are sealed with the sealing material. Is a thing
A method of manufacturing a semiconductor device. 半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記半導体素子を搬送材に固着し、前記搬送材をステージに吸着して固定し、前記配線基板を前記半導体素子上にフェイスダウンし、前記配線基板に超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程
を具備することを特徴とする半導体装置の製造方法。A bump is formed on at least one of the semiconductor element and the wiring board, a sealing material is coated on one surface of the semiconductor element and the wiring board, the semiconductor element is fixed to the carrier, and the carrier is adsorbed on the stage. The wiring board is faced down on the semiconductor element, ultrasonic waves are applied to the wiring board to promote bonding by bumps, and the wiring board is interposed through the sealing material while the semiconductor is interposed. A method of manufacturing a semiconductor device comprising the step of flip-chip connection to an element. 半導体素子と配線基板の少なくとも一方にバンプを形成し、前記半導体素子と前記配線基板の一方の表面に封止材を被覆し、前記配線基板に第１の超音波を印加し、且つ前記半導体素子に前記第１の超音波よりも低い電力の第２の超音波を印加してバンプによる接合を促進しつつ、前記配線基板を前記封止材を介在して前記半導体素子にフリップチップ接続する工程
を具備することを特徴とする半導体装置の製造方法。Forming bumps on at least one of the semiconductor element and the wiring substrate; covering one surface of the semiconductor element and the wiring substrate; applying a first ultrasonic wave to the wiring substrate; and Applying a second ultrasonic wave having a power lower than that of the first ultrasonic wave to promote bonding by a bump and flip-chip connecting the wiring board to the semiconductor element with the sealing material interposed therebetween. A method for manufacturing a semiconductor device, comprising: 前記フリップチップ接続する工程は、前記配線基板が前記半導体素子上にフェイスダウンされて実行されることを特徴とする請求項１、２及び４いずれか１つの項に記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the flip-chip connection step is performed with the wiring board being face-down on the semiconductor element. 6. 前記半導体素子はステージ上に固定されることを特徴とする請求項４に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 4 , wherein the semiconductor element is fixed on a stage. 前記フリップチップ接続する工程は、前記配線基板と前記半導体素子の少なくとも一方を加圧して実行されることを特徴とする請求項１乃至５いずれか１つの項に記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the flip-chip connecting step is performed by pressing at least one of the wiring board and the semiconductor element. 前記半導体素子における素子形成面の裏面をステージに吸着して固定する工程と、前記配線基板における配線電極の形成面の裏面をツールに吸着する工程とを更に具備し、
前記フリップチップ接続する工程は、前記ツールを前記ステージに向かって降下させ、前記バンプを介して前記半導体素子と前記配線基板との電気的な接続を行い、且つ前記封止材により前記半導体素子と前記配線基板との間の封止を行うものであることを特徴とする請求項４に記載の半導体装置の製造方法。A step of adsorbing and fixing the back surface of the element formation surface of the semiconductor element to a stage; and a step of adsorbing the back surface of the formation surface of the wiring electrode in the wiring substrate to a tool,
The flip chip connection step includes lowering the tool toward the stage, electrically connecting the semiconductor element and the wiring board via the bumps, and the semiconductor element and the semiconductor element by the sealing material. The method for manufacturing a semiconductor device according to claim 4, wherein sealing between the wiring substrate and the wiring substrate is performed. 前記ステージと前記ツールの少なくとも一方を加熱する工程を更に具備することを特徴とする請求項１、２及び８いずれか１つの項に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1 , further comprising a step of heating at least one of the stage and the tool. 前記ステージの吸着面は、多孔質材であることを特徴とする請求項１乃至３、６、８及び９いずれか１つの項に記載の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 1 , wherein the adsorption surface of the stage is a porous material. 11. 前記バンプは、メッキバンプ、スタッドバンプ、ボールバンプ及び印刷バンプのいずれかであることを特徴とする請求項１乃至４及び８いずれか１つの項に記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 1 , wherein the bump is any one of a plating bump, a stud bump, a ball bump, and a printed bump.
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