JP3683523B2 - Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method - Google Patents

Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method Download PDF

Info

Publication number
JP3683523B2
JP3683523B2 JP2001351506A JP2001351506A JP3683523B2 JP 3683523 B2 JP3683523 B2 JP 3683523B2 JP 2001351506 A JP2001351506 A JP 2001351506A JP 2001351506 A JP2001351506 A JP 2001351506A JP 3683523 B2 JP3683523 B2 JP 3683523B2
Authority
JP
Japan
Prior art keywords
expected value
maximum likelihood
bit
likelihood sequence
bit signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001351506A
Other languages
Japanese (ja)
Other versions
JP2003152602A (en
Inventor
隆太朗 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2001351506A priority Critical patent/JP3683523B2/en
Priority to PCT/JP2002/011920 priority patent/WO2003043219A1/en
Publication of JP2003152602A publication Critical patent/JP2003152602A/en
Application granted granted Critical
Publication of JP3683523B2 publication Critical patent/JP3683523B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03178—Arrangements involving sequence estimation techniques
    • H04L25/03248—Arrangements for operating in conjunction with other apparatus
    • H04L25/03292—Arrangements for operating in conjunction with other apparatus with channel estimation circuitry
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03375—Passband transmission
    • H04L2025/03401—PSK

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、最尤系列推定装置および最尤系列推定方法に関し、特に移動局装置などの移動通信機器において用いられる最尤系列推定装置および最尤系列推定方法に関する。
【０００２】
【従来の技術】
近年、無線移動通信では、移動局装置のバッテリーの寿命を長時間持続させることが望まれている。また、移動局装置を小型化・軽量化・低価格化することも望まれている。これらを実現するためには、移動局装置に用いられるＬＳＩの回路規模を可能な限り小さくする必要がある。
【０００３】
ＬＳＩの回路規模を小さくすることにより、移動局装置の小型化・軽量化が図られるとともに、使用するトランジスタ数が少なくてすみ、チップの面積が小さくなり、チップの単価を低価格に抑えることができる。また、使用するトランジスタ数が少なければ、消費電力を抑えることができ、バッテリーの寿命を長時間持続させることができる。
【０００４】
一方、近年の無線移動通信においては、伝送品質を向上させるため、受信信号を適応等化する方法として最尤系列推定法が適用されることがある。
【０００５】
従来、最尤系列推定法による適応等化を行う最尤系列推定装置としては、特開平０９−１５３８５１号公報に開示されたものがある。
【０００６】
この最尤系列推定装置は、通信路の状態を示すステートの各ビットに対してチャネル推定係数（タップ係数）を用いたフィルタ処理を行って受信信号のレプリカを作成し、受信信号とこの受信信号のレプリカとの２乗誤差であるブランチメトリックを算出する。そして、加算／比較／選択（Add/Compare/Select：ＡＣＳ）演算を行って、ブランチメトリックの累積値であるパスメトリックを算出し、生き残りパスを選択することにより、受信信号の適応等化を行うとともに、各ステートごとに記憶されているパスメトリックを更新する。パスメトリックはステートごとに記憶されているため、Ｎタップのチャネル推定係数を用いる場合、換言すれば、受信信号に含まれる１〜（Ｎ−１）シンボル遅延の遅延波成分を補償の対象とする場合、例えばＢＰＳＫやＧＭＳＫなど変調多値数が２である変調を行うと、２N-1個のパスメトリックを記憶する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の最尤系列推定装置においては、通常必要とされるタップ数をＮとすると、例えば移動通信システムの設計変更などにより、１〜Ｎシンボル遅延の遅延波成分が補償の対象となり、（Ｎ＋１）タップが必要となった場合、ステートの個数が２倍になって記憶しなくてはならないパスメトリックの個数が２倍に増加するため、パスメトリックを記憶するメモリサイズが大きくなり、ＬＳＩに集積するトランジスタの個数が増加して、チップの面積が増大するという問題がある。
【０００８】
本発明はかかる点に鑑みてなされたものであり、必要なタップ数が増えた場合でも、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる最尤系列推定装置および最尤系列推定方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の最尤系列推定装置は、パスメトリックを記憶する記憶手段と、受信信号に含まれる０遅延波からＮ遅延波までの（Ｎ＋１）個の遅延波成分のうちＮ個の遅延波成分に対応するビットの期待値を算出する第１算出手段と、前記（Ｎ＋１）個の遅延波成分のうち残り１個の遅延波成分に対応するビットの各値の期待値を算出する第２算出手段と、前記第２算出手段によって算出された期待値ごとに当該期待値と前記第１算出手段によって算出された期待値とを加算して前記受信信号のレプリカを生成する生成手段と、受信信号、前記生成手段によって生成されたレプリカ、および前記記憶手段に記憶されたパスメトリックに基づいて受信信号を最尤系列推定する最尤系列推定手段と、を有する構成を採る。
【００１０】
この構成によれば、受信信号に含まれる（Ｎ＋１）個の遅延波成分のうち、Ｎ個の遅延波成分と残り１個の遅延波成分との期待値をそれぞれ算出し、１個の遅延波成分の期待値ごとに当該期待値とＮ個の遅延波成分の期待値とを加算してレプリカを生成し、受信信号、レプリカ、および記憶されているパスメトリックに基づいて受信信号を最尤系列推定するため、０遅延波から（Ｎ−１）遅延波に対応するＮタップの適応等化を行うことができると同時に、Ｎ遅延波が追加となって（Ｎ＋１）タップの適応等化を行う場合でも、追加となった１タップを処理単位として処理を前半と後半に分けることができ、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる。
【００１１】
本発明の最尤系列推定装置は、前記第１算出手段は、Ｎビットの信号系列を生成するＮビット信号生成手段と、生成されたＮビット信号の各ビットに対応する重み付け係数を取得する取得手段と、前記Ｎビット信号の各ビットに前記取得手段によって取得された重み付け係数を乗算する乗算手段と、前記乗算手段の乗算結果を加算して前記期待値を算出する加算手段と、を有する構成を採る。
【００１２】
この構成によれば、Ｎビットの信号系列を生成し、生成された信号系列の各ビットに重み付け係数を乗算して得られた乗算結果を加算して期待値を算出するため、回路を単純化することができ、装置の小型化を図ることができる。
【００１３】
本発明の最尤系列推定装置は、前記Ｎビット信号生成手段は、Ｎビットの信号系列のうち（Ｎ−１）ビットの信号系列を生成する（Ｎ−１）ビット信号生成部と、前記Ｎビットの信号系列のうち残り１ビットの信号がとりうる２値の信号を同時に生成する１ビット信号生成部と、を有し、前記加算手段は、前記（Ｎ−１）ビット信号と前記１ビット信号がとりうる２値のうち一方の値との各ビットに対応する前記乗算手段の乗算結果を加算して第１期待値を算出する第１加算部と、前記（Ｎ−１）ビット信号と前記１ビット信号がとりうる２値のうち他方の値との各ビットに対応する前記乗算手段の乗算結果を加算して第２期待値を算出する第２加算部と、を有する構成を採る。
【００１４】
この構成によれば、Ｎビットの信号系列のうち（Ｎ−１）ビットの信号系列を生成するとともに、残り１ビットの信号がとりうる２値の信号を同時に生成し、生成された（Ｎ−１）ビットの信号と１ビットの信号がとりうる２値のそれぞれの値との各ビットに重み付け係数を乗算して得られた結果を加算して２つの期待値を生成するため、期待値の生成を並列処理することができ、処理時間を短くすることができる。
【００１５】
本発明の最尤系列推定装置は、前記第２算出手段は、１ビットの信号を生成する１ビット信号生成部と、生成された１ビット信号に対応する重み付け係数を取得する取得部と、前記１ビット信号に取得された重み付け係数を乗算して前記期待値を算出する乗算部と、を有する構成を採る。
【００１６】
この構成によれば、１ビットの信号を生成し、生成された信号のビットに重み付け係数を乗算して期待値を生成するため、回路を単純化することができ、装置の小型化を図ることができる。
【００１７】
本発明の最尤系列推定装置は、前記記憶手段は、前記（Ｎ−１）ビット信号生成部によって生成された（Ｎ−１）ビット信号に基づいて定められた記憶位置に当該（Ｎ−１）ビット信号に対応するパスメトリックを記憶する構成を採る。
【００１８】
この構成によれば、（Ｎ−１）ビット信号に基づいて定められた記憶位置に当該（Ｎ−１）ビット信号に対応するパスメトリックを記憶するため、パスメトリックの書き込みおよび読み出しを容易に行うことができ、回路を単純化することができ、装置の小型化を図ることができる。
【００１９】
本発明の移動局装置は、上記のいずれかの最尤系列推定装置を有する構成を採る。
【００２０】
この構成によれば、上記のいずれかの最尤系列推定装置と同様の作用効果を移動局装置において実現することができる。
【００２１】
本発明の基地局装置は、上記のいずれかの最尤系列推定装置を有する構成を採る。
【００２２】
この構成によれば、上記のいずれかの最尤系列推定装置と同様の作用効果を基地局装置において実現することができる。
【００２３】
本発明の最尤系列推定方法は、受信信号に含まれる０遅延波からＮ遅延波までの（Ｎ＋１）個の遅延波成分のうちＮ個の遅延波成分に対応するビットの期待値を算出する第１算出ステップと、前記（Ｎ＋１）個の遅延波成分のうち残り１個の遅延波成分に対応するビットの各値の期待値を算出する第２算出ステップと、前記第２算出ステップで算出した期待値ごとに当該期待値と前記第１算出ステップで算出した期待値とを加算して前記受信信号のレプリカを生成する生成ステップと、受信信号、前記生成ステップで生成したレプリカ、およびあらかじめ記憶されているパスメトリックに基づいて受信信号を最尤系列推定する最尤系列推定ステップと、を有するようにした。
【００２４】
この方法によれば、受信信号に含まれる（Ｎ＋１）個の遅延波成分のうち、Ｎ個の遅延波成分と残り１個の遅延波成分との期待値をそれぞれ算出し、１個の遅延波成分の期待値ごとに当該期待値とＮ個の遅延波成分の期待値とを加算してレプリカを生成し、受信信号、レプリカ、および記憶されているパスメトリックに基づいて受信信号を最尤系列推定するため、０遅延波から（Ｎ−１）遅延波に対応するＮタップの適応等化を行うことができると同時に、Ｎ遅延波が追加となって（Ｎ＋１）タップの適応等化を行う場合でも、追加となった１タップを処理単位として処理を前半と後半に分けることができ、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる。
【００２５】
本発明の最尤系列推定プログラムは、コンピュータによって実行される最尤系列推定プログラムであって、前記コンピュータに、受信信号に含まれる０遅延波からＮ遅延波までの（Ｎ＋１）個の遅延波成分のうちＮ個の遅延波成分に対応するビットの期待値を算出する第１算出ステップと、前記（Ｎ＋１）個の遅延波成分のうち残り１個の遅延波成分に対応するビットの各値の期待値を算出する第２算出ステップと、前記第２算出ステップで算出した期待値ごとに当該期待値と前記第１算出ステップで算出した期待値とを加算して前記受信信号のレプリカを生成する生成ステップと、受信信号、前記生成ステップで生成したレプリカ、およびあらかじめ記憶されているパスメトリックに基づいて受信信号を最尤系列推定する最尤系列推定ステップと、を実行させるようにした。
【００２６】
このプログラムによれば、受信信号に含まれる（Ｎ＋１）個の遅延波成分のうち、Ｎ個の遅延波成分と残り１個の遅延波成分との期待値をそれぞれ算出し、１個の遅延波成分の期待値ごとに当該期待値と０Ｎ個の遅延波成分の期待値とを加算してレプリカを生成し、受信信号、レプリカ、および記憶されているパスメトリックに基づいて受信信号を最尤系列推定するため、０遅延波から（Ｎ−１）遅延波に対応するＮタップの適応等化を行うことができると同時に、Ｎ遅延波が追加となって（Ｎ＋１）タップの適応等化を行う場合でも、追加となった１タップを処理単位として処理を前半と後半に分けることができ、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる。
【００２７】
本発明の記録媒体は、上記の最尤系列推定プログラムが記録されている構成を採る。
【００２８】
この構成によれば、上記の最尤系列推定プログラムをソフトウェアによって実現することができる。
【００２９】
【発明の実施の形態】
本発明の骨子は、（Ｎ＋１）タップのチャネル推定係数を用いるときは、追加の１タップ分の期待値を別回路で算出し、Ｎタップのチャネル推定係数のときと同様の演算を前半の２N-1ステートと後半の２N-1ステートの２回に分けて行うことである。また、Ｎタップのチャネル推定係数のときは、この別回路のチャネル推定係数を０にしておくことで全体の演算結果に影響を及ぼさないようにする。
【００３０】
以下、本発明の一実施の形態について、図面を参照して詳細に説明する。なお、以下の説明においては、信号の各ビットがとりうる値を「０」または「１」として説明するが、実際の演算においては「０」は＋１として演算され、「１」は−１として演算される。
【００３１】
図１は、本発明の一実施の形態に係る最尤系列推定装置の構成を示すブロック図である。図１において、（Ｎ−１）ビット信号生成部１００は、（Ｎ−１）ビットの信号がとりうるすべてのパターンの信号系列を生成する。１ビット信号生成部２００は、１ビットの信号がとりうる２値、すなわち「０」と「１」を同時に生成する。１ビット信号生成部２００により生成される２値は、受信信号に含まれる遅延波成分のうち、最も古くに送信されたと仮定される遅延波成分に対応する。チャネル推定係数取得部３００は、（Ｎ−１）ビット信号生成部１００によって生成された各ビットおよび１ビット信号生成部２００によって生成された「０」と「１」に対応するチャネル推定係数を取得する。
【００３２】
期待値生成部４００は、（Ｎ−１）ビット信号生成部１００および１ビット信号生成部２００によって生成された信号の各ビットに対応するチャネル推定係数を乗算し、乗算結果を加算することによりＮタップのチャネル推定係数を用いる場合の直接波成分およびＮタップ分の遅延波成分が受信される際の期待値を生成する。拡張期待値生成部５００は、（Ｎ＋１）タップのチャネル推定係数を用いる場合、追加となる１タップ分の遅延波成分が受信される際の期待値を生成する。
【００３３】
加算器６００−１，６００−２は、期待値生成部４００により生成された期待値と拡張期待値生成部５００により生成された期待値とを加算し、受信信号のレプリカを生成する。最尤系列推定部７００は、受信信号とこの受信信号のレプリカとを用いてビタビアルゴリズムによる受信信号の適応等化を行い、パスメトリックを更新する。記憶部８００は、（Ｎ−１）ビット信号生成部１００によって生成される（Ｎ−１）ビットの信号のそれぞれに対応する記憶領域を有し、各記憶領域には（Ｎ−１）ビットの信号に対応するパスメトリックが記憶されている。
【００３４】
（Ｎ−１）ビット信号生成部１００は、ディジタル信号生成器１１０−１〜１１０−（Ｎ−１）から構成されており、各ディジタル信号生成器１１０−１〜１１０−（Ｎ−１）が「０」または「１」を生成することにより、（Ｎ−１）ビット信号生成部１００は２N-1通りの信号系列を生成する。
【００３５】
チャネル推定係数取得部３００は、個別チャネル推定係数取得器３１０−１〜３１０−（Ｎ−１）および個別チャネル推定係数取得器３２０から構成されており、個別チャネル推定係数取得器３１０−１〜３１０−（Ｎ−１）は、それぞれディジタル信号生成器１１０−１〜１１０−（Ｎ−１）によって生成される信号に対応するチャネル推定係数を取得し、個別チャネル推定係数取得器３２０は、１ビット信号生成部２００によって生成される２値に対応するチャネル推定係数を取得する。
【００３６】
期待値生成部４００は、乗算器４１０−１〜４１０−（Ｎ−１）、乗算器４２０−１，４２０−２、加算器４３０、および加算器４４０−１，４４０−２から構成されている。乗算器４１０−１〜４１０−（Ｎ−１）は、それぞれ対応するディジタル信号生成器１１０−１〜１１０−（Ｎ−１）と個別チャネル推定係数取得器３１０−１〜３１０−（Ｎ−１）とから出力される１ビット信号とチャネル推定係数とを乗算する。乗算器４２０−１は、１ビット信号生成部２００により生成された値のうち「０」と個別チャネル推定係数取得器３２０により取得されたチャネル推定係数とを乗算し、乗算器４２０−２は、１ビット信号生成部２００により生成された値のうち「１」と個別チャネル推定係数取得器３２０により取得されたチャネル推定係数とを乗算する。
【００３７】
加算器４３０は、乗算器４１０−１〜４１０−（Ｎ−１）による乗算結果をすべて加算する。加算器４４０−１は、加算器４３０の加算結果と乗算器４２０−１の乗算結果とを加算して、受信信号に含まれる遅延波成分のうち、最も古くに送信されたと仮定される成分が「０」である場合に、直接波成分と遅延波成分とが受信される際の期待値（以下、「第１期待値」という）を生成する。加算器４４０−２は、加算器４３０の加算結果と乗算器４２０−２の乗算結果とを加算して、受信信号に含まれる遅延波成分のうち、最も古くに送信されたと仮定される成分が「１」である場合に、直接波成分と遅延波成分とが受信される際の期待値（以下、「第２期待値」という）を生成する。
【００３８】
拡張期待値生成部５００は、ディジタル信号生成器５１０、チャネル推定係数取得器５２０、および乗算器５３０から構成されている。ディジタル信号生成器５１０は、受信信号に含まれる１つの遅延波成分に対応する１ビット信号を生成する。チャネル推定係数取得器５２０は、ディジタル信号生成器５１０によって生成された信号に対応するチャネル推定係数を取得する。乗算器５３０は、ディジタル信号生成器５１０とチャネル推定係数取得器５２０とから出力される１ビット信号とチャネル推定係数とを乗算する。
【００３９】
次いで、上記構成を有する最尤系列推定装置の動作について、１〜（Ｎ−１）シンボル遅延の遅延波成分が補償の対象となる場合（以下、「Ｎタップの場合」という）と、１〜Ｎシンボル遅延の遅延波成分が補償の対象となる場合（以下、「（Ｎ＋１）タップの場合」という）とに分けて説明する。
【００４０】
まず、Ｎタップの場合について説明する。
【００４１】
（Ｎ−１）ビット信号生成部１００によって生成された（Ｎ−１）ビット信号の各ビットと、個別チャネル推定係数取得器３１０−１〜３１０−（Ｎ−１）にって取得された（Ｎ−１）ビット信号の各ビットに対応するチャネル推定係数とが乗算器４１０−１〜４１０−（Ｎ−１）によって乗算され、乗算結果は加算器４３０によって加算される。
【００４２】
また、１ビット信号生成部２００によって生成された「０」および「１」と、個別チャネル推定係数取得器３２０によって取得されたチャネル推定係数とがそれぞれ乗算器４２０−１，４２０−２によって乗算される。
【００４３】
そして、加算器４３０の加算結果と乗算器４２０−１の乗算結果とが加算器４４０−１によって加算され、１ビット信号生成部２００によって生成された「０」に対応する受信信号の期待値、すなわち、受信信号に含まれる遅延波成分のうち、最も古くに送信されたと仮定される成分が「０」である場合の期待値（第１期待値）が算出される。一方、加算器４３０の加算結果と乗算器４２０−２の乗算結果とが加算器４４０−２によって加算され、１ビット信号生成部２００によって生成された「１」に対応する受信信号の期待値、すなわち、受信信号に含まれる遅延波成分のうち、最も古くに送信されたと仮定される成分が「１」である場合の期待値（第２期待値）が算出される。
【００４４】
ここで、Ｎタップの場合においては、拡張期待値生成部５００の出力を０とするように、チャネル推定係数取得器５２０によって取得されるチャネル推定係数が０に設定される。
【００４５】
そして、加算器６００−１，６００−２により、第１期待値および第２期待値と拡張期待値生成部５００の出力である０とが加算され、第１期待値および第２期待値に対応する２つの受信信号のレプリカが生成される。
【００４６】
そして、最尤系列推定部７００によって受信信号とこの受信信号のレプリカとのベクトル差であるブランチメトリックが算出される。また、記憶部８００に記憶されている過去のパスメトリックのうち、（Ｎ−１）ビット信号生成部によって生成された信号系列（ステート）に対応する記憶領域に記憶されている２つのパスメトリックが最尤系列推定部７００に出力される。そして、最尤系列推定部７００によって、対応する出力されたパスメトリックと算出されたブランチメトリックとが加算され、２つの加算結果のうち値の小さいものが選択されて新たなパスメトリックとして記憶部８００の対応する記憶領域に記憶される。また、選択されたパスメトリックから生き残りパスが決定され、受信信号の適応等化が行われる。
【００４７】
以上の過程は、（Ｎ−１）ビット信号生成部１００によって生成される（Ｎ−１）ビットの信号系列がとりうるすべてのパターンに対して繰り返され、２N-1個の（Ｎ−１）ビットの信号系列（ステート）それぞれについて記憶部８００に記憶されているパスメトリックが更新される。
【００４８】
次に、（Ｎ＋１）タップの場合について説明する。なお、処理開始時の記憶部８００には、ディジタル信号生成器５１０によって生成される１ビットの信号が「０」である場合に対応するパスメトリックが図示しないＤＳＰなどの外部の装置から呼び出されているものとする。
【００４９】
（Ｎ＋１）タップの場合においても、Ｎタップの場合と同様に、（Ｎ−１）ビット信号生成部１００、１ビット信号生成部２００、チャネル推定係数取得部３００、および期待値生成部４００により、直接波成分および（Ｎ−１）個の遅延波成分に対応する第１期待値と第２期待値が生成される。
【００５０】
そして、ディジタル信号生成器５１０により、１シンボル遅延の遅延波成分に対応する１ビットの信号「０」が生成され、生成された１ビットの信号とチャネル推定係数取得器５２０によって取得されたチャネル推定係数とが乗算器５３０によって乗算される。乗算結果は１シンボル遅延の遅延波成分に対応する拡張期待値として拡張期待値生成部５００から出力され、加算器６００−１，６００−２により第１期待値および第２期待値と拡張期待値とがそれぞれ加算されることにより、２つの受信信号のレプリカが生成される。
【００５１】
そして、Ｎタップの場合と同様に、最尤系列推定部７００により、受信信号の適応等化が行われ、記憶部８００に記憶されているパスメトリックが更新される。
【００５２】
以上の過程は、ディジタル信号生成器５１０により生成される信号を「０」に固定した状態で、（Ｎ−１）ビット信号生成部１００によって生成される（Ｎ−１）ビットの信号系列がとりうるすべてのパターンに対して繰り返され、２N-1個の（Ｎ−１）ビットの信号系列それぞれについて記憶部８００に記憶されているパスメトリックが更新される。
【００５３】
そして、更新されたパスメトリックは記憶部８００から、図示しないＤＳＰなどの外部の装置に出力されて保存されると同時に、記憶部８００にはディジタル信号生成器５１０によって生成される１ビットの信号が「１」である場合に対応するパスメトリックが図示しないＤＳＰなどから呼び出される。
【００５４】
そして、ディジタル信号生成器５１０によって生成される信号を「１」に固定した状態で、上記と同様に（Ｎ−１）ビット信号生成部１００によって生成される（Ｎ−１）ビットの信号系列がとりうるすべてのパターンに対して受信信号の適応等化が行われ、記憶部８００に記憶されているパスメトリックが更新される。
【００５５】
次いで、本実施の形態に係る最尤系列推定装置の動作について、具体的にＮ＝３の場合を例に挙げて説明する。
【００５６】
まず、１〜２シンボル遅延の遅延波成分が補償の対象となる場合（３タップの場合）について説明する。
【００５７】
図２は、３タップの場合に、前回（ノードＡに相当する）の処理におけるステートから、今回（ノードＢに相当する）の処理におけるステートへの遷移しうる全パスを示す図である。
【００５８】
例えば、ノードＢにおけるステート「００」に遷移しうるステートは、ノードＡのステート「００」かステート「０１」である。ステート「００」からステート「００」へ遷移するのは、受信信号に含まれる２シンボル遅延の遅延波成分が「０」である場合、ステート「０１」からステート「００」へ遷移するのは、受信信号に含まれる２シンボル遅延の遅延波成分が「１」である場合である。
【００５９】
このとき、受信信号の適応等化を行うためには、まず、チャネル推定係数取得部３００によって取得される３タップのチャネル推定係数と（Ｎ−１）ビット信号生成部１００によって生成された信号系列「００」（ステートに相当する）および１ビット信号生成部２００によって生成された「０」とを乗算器４１０−１，４１０−２および乗算器４２０−１によって乗算し、同様に、チャネル推定係数取得部３００によって取得される３タップのチャネル推定係数と（Ｎ−１）ビット信号生成部１００によって生成された信号系列「００」および１ビット信号生成部２００によって生成された「１」とを乗算器４１０−１，４１０−２および乗算器４２０−２によって乗算する。そして、乗算器４１０−１，４１０−２の乗算結果を加算器４３０によって加算し、加算器４３０の加算結果と乗算器４２０−１，４２０−２の乗算結果とをそれぞれ加算器４４０−１，４４０−２によって加算して第１期待値および第２期待値を生成する。３タップの場合はチャネル推定係数取得器５２０によって取得されるチャネル推定係数が０に設定されるため、加算器６００−１，６００−２によって第１期待値および第２期待値と０とが加算され、２つの受信信号のレプリカが生成される。
【００６０】
そして、記憶部８００に記憶されているパスメトリックのうち、（Ｎ−１）ビット信号生成部１００によって生成された信号系列「００」に対応する記憶領域「００」番地および「０１」番地に記憶されているパスメトリックが最尤系列推定部７００に読み出される。そして、最尤系列推定部７００により、第１期待値に対応するレプリカと受信信号との差が「００」番地から読み出されたパスメトリックに加算され、同時に第２期待値に対応するレプリカと受信信号との差が「０１」番地から読み出されたパスメトリックに加算され、これらの加算結果が比較されて、小さいものが選択されて新たなパスメトリックとして記憶部８００の「００」番地に記憶される。また、加算結果を選択することにより、ステート「００」へ遷移する生き残りパスが決定されたことになる。以上の動作をステート「０１」、ステート「１０」、およびステート「１１」に対しても同様に行う。そして、生き残りパスが順次決定されることにより、受信信号の適応等化が行われる。
【００６１】
上記の動作において、（Ｎ−１）ビット信号生成部１００によって生成されたノードＢのステートと、各ステートに対応してパスメトリックを読み出す記憶部８００の読み出し番地と、更新したパスメトリックを書き込む記憶部８００の書き込み番地と、ノードＡからノードＢに遷移する際の推定送信信号系列とをまとめたものを図３に示す。
【００６２】
次に、１〜３シンボル遅延の遅延波成分が補償の対象となる場合（４タップの場合）について説明する。なお、処理開始時の記憶部８００には、ディジタル信号生成器５１０によって生成される１ビットの信号が「０」である場合に対応するパスメトリックが図示しないＤＳＰなどの外部の装置から呼び出されているものとする。
【００６３】
図４は、４タップの場合に、前回（ノードＡに相当する）の処理におけるステートから、今回（ノードＢに相当する）の処理におけるステートへの遷移しうる全パスを示す図である。ここで、４タップの場合、ノードＢの各ステートの最上位と最下位の２ビットは（Ｎ−１）ビット信号生成部１００によって生成される信号系列に相当し、中位の１ビットはディジタル信号生成器５１０によって生成される信号に相当する。
【００６４】
例えば、ノードＢにおけるステート「０００」に遷移しうるステートは、ノードＡのステート「０００」かステート「００１」である。ステート「０００」からステート「０００」へ遷移するのは、受信信号に含まれる３シンボル遅延の遅延波成分が「０」である場合、ステート「００１」からステート「０００」へ遷移するのは、受信信号に含まれる３シンボル遅延の遅延波成分が「１」である場合である。
【００６５】
このとき、受信信号の適応等化を行うためには、まず、ディジタル信号生成器５１０により生成される各ステートの中位の１ビットを示す信号を「０」に固定した状態で、各ステートの最上位と最下位の２ビットについて３タップの場合と同様の演算を行い、ノードＢのステート「０００」、ステート「００１」、ステート「１００」、およびステート「１０１」について、記憶部８００に記憶されているパスメトリックを更新し、生き残りパスを決定する。
【００６６】
そして、更新されたパスメトリックが記憶部８００から図示しないＤＳＰなどの外部の装置に出力されるとともに、各ステートの中位についてディジタル信号生成器５１０によって生成される１ビットの信号が「１」である場合に対応するパスメトリックが記憶部８００に呼び出される。
【００６７】
次に、ディジタル信号生成器５１０により生成される各ステートの中位の１ビットを示す信号を「１」に固定した状態で、再び各ステートの最上位と最下位の２ビットについて３タップの場合と同様の演算を行い、ステート「０１０」、ステート「０１１」、ステート「１１０」、およびステート「１１１」について、記憶手段８００に記憶されているパスメトリックを更新し、生き残りパスを決定する。
【００６８】
そして、ディジタル信号生成器５１０により生成される１ビットの信号を処理の単位として、処理を前半と後半に分けて生き残りパスが決定されることにより、受信信号の適応等化が行われる。
【００６９】
上記の動作において、（Ｎ−１）ビット信号生成部１００およびディジタル信号生成器５１０によって生成されたノードＢのステートと、各ステートに対応してパスメトリックを読み出す記憶部８００の読み出し番地と、更新したパスメトリックを書き込む記憶部８００の書き込み番地と、ノードＡからノードＢに遷移する際の推定送信信号系列とをまとめたものを図５に示す。
【００７０】
図３と図５を比較すると、図５におけるステートの最上位と最下位の２ビットは、図３におけるステートと同一であり、図５におけるステートの中位の１ビット、すなわちディジタル信号生成器５１０により生成される１ビットの信号を「０」または「１」に固定して３タップの場合と同様の演算を行うことにより、４タップの場合でも受信信号の適応等化を行うことができることがわかる。
【００７１】
このように、本実施の形態の最尤系列推定装置によれば、（Ｎ＋１）タップの場合には、追加となった１タップ分の期待値を処理単位として、受信信号のレプリカ生成を前半と後半に分け、Ｎタップ分の期待値の算出過程を繰り返すことにより、処理中に記憶しておく必要のあるパスメトリックの数が増えることなく、必要なタップ数が増えた場合でも、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる。
【００７２】
なお、本実施の形態においては、１タップ分が追加となる場合について説明したが、２タップ分以上が追加となった場合についても適宜拡張期待値生成部５００を増やすことにより、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる。
【００７３】
また、本発明の最尤系列推定装置は、無線移動通信における移動局装置および基地局装置に用いることができる。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、必要なタップ数が増えた場合でも、回路規模の増大を最小限に抑えたままで受信信号の適応等化を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る最尤系列推定装置の構成を示すブロック図
【図２】図１に示す最尤系列推定装置の３タップの場合におけるステートの遷移を示す図
【図３】図１に示す最尤系列推定装置の３タップの場合におけるステートと読み出しおよび書き込み番地と推定送信信号系列との対応を示す図
【図４】図１に示す最尤系列推定装置の４タップの場合におけるステートの遷移を示す図
【図５】図１に示す最尤系列推定装置の４タップの場合におけるステートと読み出しおよび書き込み番地と推定送信信号系列との対応を示す図
【符号の説明】
１００ （Ｎ−１）ビット信号生成部
２００ １ビット信号生成部
３００ チャネル推定係数取得部（取得手段）
４００ 期待値生成部（第１算出手段）
４１０，４２０ 乗算器（乗算手段）
４３０ 加算器（加算手段）
４４０−１ 加算器（第１加算部）
４４０−２ 加算器（第２加算部）
５００ 拡張期待値生成部（第２算出手段）
５１０ ディジタル信号生成器（１ビット信号生成部）
５２０ チャネル推定係数取得器（取得部）
５３０ 乗算器（乗算部）
６００−１，６００−２ 加算器（生成手段）
７００ 最尤系列推定部（最尤系列推定手段）
８００ 記憶部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a maximum likelihood sequence estimation device and a maximum likelihood sequence estimation method, and more particularly to a maximum likelihood sequence estimation device and a maximum likelihood sequence estimation method used in a mobile communication device such as a mobile station device.
[0002]
[Prior art]
In recent years, in wireless mobile communication, it has been desired to maintain the battery life of a mobile station device for a long time. It is also desired to reduce the size, weight, and price of mobile station devices. In order to realize these, it is necessary to make the circuit scale of the LSI used for the mobile station apparatus as small as possible.
[0003]
By reducing the circuit scale of the LSI, the mobile station device can be made smaller and lighter, the number of transistors used can be reduced, the chip area can be reduced, and the unit price of the chip can be kept low. it can. Further, if the number of transistors used is small, power consumption can be suppressed and the life of the battery can be maintained for a long time.
[0004]
On the other hand, in recent wireless mobile communications, the maximum likelihood sequence estimation method is sometimes applied as a method for adaptive equalization of received signals in order to improve transmission quality.
[0005]
Conventionally, as a maximum likelihood sequence estimation apparatus that performs adaptive equalization by the maximum likelihood sequence estimation method, there is one disclosed in Japanese Patent Laid-Open No. 09-153851.
[0006]
The maximum likelihood sequence estimation device performs a filtering process using a channel estimation coefficient (tap coefficient) on each bit of a state indicating a state of a communication path to create a replica of the received signal, and the received signal and the received signal A branch metric that is a square error with respect to the replica is calculated. Then, an add / compare / select (ACS) operation is performed to calculate a path metric which is a cumulative value of the branch metric, and a surviving path is selected to perform adaptive equalization of the received signal. At the same time, the path metric stored for each state is updated. Since the path metric is stored for each state, when using an N-tap channel estimation coefficient, in other words, the delay wave component of 1 to (N−1) symbol delay included in the received signal is targeted for compensation. In this case, for example, when modulation with a modulation multilevel number of 2, such as BPSK or GMSK, is performed, 2 N-1 Number of path metrics need to be stored.
[0007]
[Problems to be solved by the invention]
However, in the conventional maximum likelihood sequence estimation apparatus, assuming that the number of taps normally required is N, the delay wave component of 1 to N symbol delay is subject to compensation due to, for example, a design change of the mobile communication system. When N + 1) taps are required, the number of states that must be stored is doubled and the number of path metrics that need to be stored is doubled. There is a problem that the number of transistors to be integrated increases and the area of the chip increases.
[0008]
The present invention has been made in view of this point, and maximum likelihood sequence estimation that can perform adaptive equalization of a received signal while minimizing an increase in circuit scale even when the number of necessary taps is increased. An object is to provide an apparatus and a maximum likelihood sequence estimation method.
[0009]
[Means for Solving the Problems]
The maximum likelihood sequence estimation apparatus according to the present invention includes a storage unit for storing a path metric, and N delayed wave components among (N + 1) delayed wave components from 0 delayed wave to N delayed wave included in the received signal. First calculation means for calculating an expected value of the corresponding bit; and second calculation means for calculating an expected value of each value of the bit corresponding to the remaining one delayed wave component among the (N + 1) delayed wave components. Generating means for generating a replica of the received signal by adding the expected value calculated by the second calculating means and the expected value calculated by the first calculating means; and a received signal; A configuration having a replica generated by the generating unit and a maximum likelihood sequence estimating unit that estimates a maximum likelihood sequence of a received signal based on a path metric stored in the storage unit is adopted.
[0010]
According to this configuration, of the (N + 1) delay wave components included in the received signal, expected values of N delay wave components and the remaining one delay wave component are respectively calculated, and one delay wave is calculated. For each component expected value, the expected value and the expected value of the N delayed wave components are added to generate a replica, and the received signal is the maximum likelihood sequence based on the received signal, replica, and stored path metric. In order to estimate, adaptive equalization of N taps corresponding to (N−1) delay waves from 0 delay waves can be performed, and at the same time, N delay waves are added and adaptive equalization of (N + 1) taps is performed. Even in this case, the processing can be divided into the first half and the second half using the added 1 tap as a processing unit, and adaptive equalization of the received signal can be performed while minimizing the increase in circuit scale.
[0011]
In the maximum likelihood sequence estimation apparatus according to the present invention, the first calculation unit obtains an N-bit signal generation unit that generates an N-bit signal sequence and a weighting coefficient corresponding to each bit of the generated N-bit signal. Means for multiplying each bit of the N-bit signal by the weighting coefficient acquired by the acquisition means, and addition means for adding the multiplication result of the multiplication means to calculate the expected value. Take.
[0012]
According to this configuration, an N-bit signal sequence is generated, and an expected value is calculated by adding a multiplication result obtained by multiplying each bit of the generated signal sequence by a weighting coefficient, thereby simplifying the circuit. This can reduce the size of the apparatus.
[0013]
In the maximum likelihood sequence estimation apparatus according to the present invention, the N-bit signal generation means generates an (N−1) -bit signal sequence from an N-bit signal sequence, an (N−1) -bit signal generation unit; A 1-bit signal generation unit that simultaneously generates a binary signal that can be taken by the remaining 1-bit signal in a bit signal sequence, and the adding means includes the (N-1) -bit signal and the 1-bit signal. A first adder for calculating a first expected value by adding the multiplication results of the multiplication means corresponding to each bit of one of two possible values of the signal; and the (N-1) bit signal; And a second addition unit that calculates a second expected value by adding the multiplication results of the multiplication unit corresponding to each bit of the other value of the two values that the 1-bit signal can take.
[0014]
According to this configuration, an (N−1) -bit signal sequence among N-bit signal sequences is generated, and a binary signal that can be taken by the remaining 1-bit signal is generated at the same time (N− 1) In order to generate two expected values by adding the results obtained by multiplying each bit of the bit signal and each of the binary values that can be taken by the 1-bit signal by a weighting coefficient, Generation can be processed in parallel, and processing time can be shortened.
[0015]
In the maximum likelihood sequence estimation apparatus of the present invention, the second calculation means includes a 1-bit signal generation unit that generates a 1-bit signal, an acquisition unit that acquires a weighting coefficient corresponding to the generated 1-bit signal, And a multiplication unit that calculates the expected value by multiplying the 1-bit signal by the obtained weighting coefficient.
[0016]
According to this configuration, a 1-bit signal is generated, and an expected value is generated by multiplying the bit of the generated signal by a weighting coefficient, so that the circuit can be simplified and the apparatus can be downsized. Can do.
[0017]
In the maximum likelihood sequence estimation apparatus according to the present invention, the storage means stores the (N−1) bit at a storage position determined based on the (N−1) bit signal generated by the (N−1) bit signal generation unit. ) A configuration for storing a path metric corresponding to a bit signal is adopted.
[0018]
According to this configuration, since the path metric corresponding to the (N-1) bit signal is stored in the storage position determined based on the (N-1) bit signal, the path metric is easily written and read. Therefore, the circuit can be simplified and the apparatus can be miniaturized.
[0019]
The mobile station apparatus of this invention takes the structure which has one of said maximum likelihood sequence estimation apparatuses.
[0020]
According to this configuration, it is possible to achieve the same operational effects as any of the above-described maximum likelihood sequence estimation devices in the mobile station device.
[0021]
The base station apparatus of the present invention employs a configuration having any one of the above maximum likelihood sequence estimation apparatuses.
[0022]
According to this configuration, the same effect as that of any of the above-described maximum likelihood sequence estimation devices can be realized in the base station device.
[0023]
The maximum likelihood sequence estimation method of the present invention calculates an expected value of a bit corresponding to N delay wave components among (N + 1) delay wave components from 0 delay wave to N delay wave included in a received signal. The first calculation step, the second calculation step for calculating the expected value of each bit value corresponding to the remaining one of the (N + 1) delay wave components, and the second calculation step A generating step for generating a replica of the received signal by adding the expected value calculated for each expected value and the expected value calculated in the first calculating step; a received signal; a replica generated in the generating step; A maximum likelihood sequence estimation step for estimating a maximum likelihood sequence of the received signal based on the path metric being performed.
[0024]
According to this method, expected values of N delayed wave components and the remaining one delayed wave component are calculated from (N + 1) delayed wave components included in the received signal, and one delayed wave is calculated. For each component expected value, the expected value and the expected value of the N delayed wave components are added to generate a replica, and the received signal is the maximum likelihood sequence based on the received signal, replica, and stored path metric. In order to estimate, adaptive equalization of N taps corresponding to (N−1) delay waves from 0 delay waves can be performed, and at the same time, N delay waves are added and adaptive equalization of (N + 1) taps is performed. Even in this case, the processing can be divided into the first half and the second half using the added 1 tap as a processing unit, and adaptive equalization of the received signal can be performed while minimizing the increase in circuit scale.
[0025]
The maximum likelihood sequence estimation program of the present invention is a maximum likelihood sequence estimation program executed by a computer, and (N + 1) delayed wave components from 0 delay wave to N delay wave included in the received signal are stored in the computer. A first calculation step of calculating an expected value of a bit corresponding to N delay wave components, and each value of a bit corresponding to the remaining one of the (N + 1) delay wave components A second calculation step for calculating an expected value, and for each expected value calculated in the second calculation step, the expected value calculated in the first calculation step is added to the expected value to generate a replica of the received signal Generating step, maximum likelihood sequence estimation step for estimating the maximum likelihood sequence of the received signal based on the received signal, the replica generated in the generating step, and the path metric stored in advance. And up, and so as to the execution.
[0026]
According to this program, out of (N + 1) delay wave components included in the received signal, expected values of N delay wave components and the remaining one delay wave component are respectively calculated, and one delay wave is calculated. For each component expected value, the expected value and the expected value of 0N delayed wave components are added to generate a replica, and the received signal is the maximum likelihood sequence based on the received signal, replica, and stored path metric. In order to estimate, adaptive equalization of N taps corresponding to (N−1) delay waves from 0 delay waves can be performed, and at the same time, N delay waves are added and adaptive equalization of (N + 1) taps is performed. Even in this case, the processing can be divided into the first half and the second half using the added 1 tap as a processing unit, and adaptive equalization of the received signal can be performed while minimizing the increase in circuit scale.
[0027]
The recording medium of the present invention employs a configuration in which the above maximum likelihood sequence estimation program is recorded.
[0028]
According to this configuration, the above-described maximum likelihood sequence estimation program can be realized by software.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
The essence of the present invention is that when a channel estimation coefficient of (N + 1) taps is used, an expected value for an additional one tap is calculated by another circuit, and the same calculation as that for the channel estimation coefficient of N taps is performed in the first half N-1 State and second half 2 N-1 This is done in two separate states. In the case of an N-tap channel estimation coefficient, the channel estimation coefficient of this separate circuit is set to 0 so that the entire calculation result is not affected.
[0030]
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings. In the following description, the value that each bit of the signal can take is described as “0” or “1”. However, in actual calculation, “0” is calculated as +1, and “1” is set as −1. Calculated.
[0031]
FIG. 1 is a block diagram showing a configuration of a maximum likelihood sequence estimation apparatus according to an embodiment of the present invention. In FIG. 1, an (N-1) -bit signal generation unit 100 generates a signal sequence of all patterns that can be taken by an (N-1) -bit signal. The 1-bit signal generation unit 200 simultaneously generates binary values that can be taken by a 1-bit signal, that is, “0” and “1”. The binary value generated by the 1-bit signal generation unit 200 corresponds to the delayed wave component assumed to be transmitted the oldest among the delayed wave components included in the received signal. The channel estimation coefficient acquisition unit 300 acquires (N-1) each channel generated by the bit signal generation unit 100 and channel estimation coefficients corresponding to “0” and “1” generated by the 1-bit signal generation unit 200. To do.
[0032]
The expected value generation unit 400 multiplies the channel estimation coefficient corresponding to each bit of the signals generated by the (N-1) bit signal generation unit 100 and the 1-bit signal generation unit 200, and adds the multiplication results so that N An expected value when a direct wave component and a delayed wave component for N taps when a channel estimation coefficient of tap is used is generated. Extended expected value generation section 500 generates an expected value when an additional delayed wave component for one tap is received when a channel estimation coefficient of (N + 1) taps is used.
[0033]
Adders 600-1 and 600-2 add the expected value generated by expected value generation section 400 and the expected value generated by extended expected value generation section 500 to generate a replica of the received signal. Maximum likelihood sequence estimation section 700 performs adaptive equalization of the received signal by the Viterbi algorithm using the received signal and a replica of this received signal, and updates the path metric. The storage unit 800 has a storage area corresponding to each of the (N−1) -bit signal generated by the (N−1) -bit signal generation unit 100, and each storage area has (N−1) -bit signals. A path metric corresponding to the signal is stored.
[0034]
The (N-1) bit signal generation unit 100 includes digital signal generators 110-1 to 110- (N-1), and the digital signal generators 110-1 to 110- (N-1) By generating “0” or “1”, the (N−1) -bit signal generation unit 100 has 2 N-1 A street signal sequence is generated.
[0035]
The channel estimation coefficient acquisition unit 300 includes individual channel estimation coefficient acquisition units 310-1 to 310- (N-1) and an individual channel estimation coefficient acquisition unit 320, and individual channel estimation coefficient acquisition units 310-1 to 310. -(N-1) acquires channel estimation coefficients corresponding to signals generated by the digital signal generators 110-1 to 110- (N-1), respectively, and the individual channel estimation coefficient acquisition unit 320 has 1 bit. Channel estimation coefficients corresponding to the binary values generated by the signal generation unit 200 are acquired.
[0036]
The expected value generation unit 400 includes multipliers 410-1 to 410-(N−1), multipliers 420-1 and 420-2, an adder 430, and adders 440-1 and 440-2. . Multipliers 410-1 to 410- (N-1) respectively correspond to digital signal generators 110-1 to 110- (N-1) and individual channel estimation coefficient acquirers 310-1 to 310- (N-1). ) Is multiplied by the channel estimation coefficient. The multiplier 420-1 multiplies “0” among the values generated by the 1-bit signal generation unit 200 by the channel estimation coefficient acquired by the individual channel estimation coefficient acquisition unit 320, and the multiplier 420-2 Of the values generated by the 1-bit signal generation unit 200, “1” is multiplied by the channel estimation coefficient acquired by the dedicated channel estimation coefficient acquisition unit 320.
[0037]
Adder 430 adds all the multiplication results of multipliers 410-1 to 410-(N−1). Adder 440-1 adds the addition result of adder 430 and the multiplication result of multiplier 420-1, and among the delayed wave components included in the received signal, the component assumed to have been transmitted the oldest is added. In the case of “0”, an expected value (hereinafter referred to as “first expected value”) when the direct wave component and the delayed wave component are received is generated. Adder 440-2 adds the addition result of adder 430 and the multiplication result of multiplier 420-2, and among the delayed wave components included in the received signal, the component assumed to be transmitted the oldest is added. In the case of “1”, an expected value (hereinafter referred to as “second expected value”) when the direct wave component and the delayed wave component are received is generated.
[0038]
The extended expected value generation unit 500 includes a digital signal generator 510, a channel estimation coefficient acquisition unit 520, and a multiplier 530. The digital signal generator 510 generates a 1-bit signal corresponding to one delayed wave component included in the received signal. The channel estimation coefficient acquisition unit 520 acquires a channel estimation coefficient corresponding to the signal generated by the digital signal generator 510. Multiplier 530 multiplies the 1-bit signal output from digital signal generator 510 and channel estimation coefficient acquisition unit 520 by the channel estimation coefficient.
[0039]
Next, regarding the operation of the maximum likelihood sequence estimation apparatus having the above-described configuration, when the delayed wave component of 1 to (N−1) symbol delay is to be compensated (hereinafter referred to as “in the case of N taps”), The description will be divided into a case where a delayed wave component of N symbol delay is a target of compensation (hereinafter referred to as “(N + 1) tap”).
[0040]
First, the case of N taps will be described.
[0041]
(N-1) Each bit of the (N-1) bit signal generated by the bit signal generation unit 100 and individual channel estimation coefficient acquisition units 310-1 to 310- (N-1) are acquired ( N-1) The channel estimation coefficient corresponding to each bit of the bit signal is multiplied by multipliers 410-1 to 410-(N−1), and the multiplication results are added by adder 430.
[0042]
Also, “0” and “1” generated by the 1-bit signal generation unit 200 and the channel estimation coefficient acquired by the individual channel estimation coefficient acquisition unit 320 are multiplied by multipliers 420-1 and 420-2, respectively. The
[0043]
Then, the addition result of the adder 430 and the multiplication result of the multiplier 420-1 are added by the adder 440-1, and the expected value of the received signal corresponding to “0” generated by the 1-bit signal generation unit 200, That is, an expected value (first expected value) when the component that is assumed to be transmitted the oldest among the delayed wave components included in the received signal is “0” is calculated. On the other hand, the addition result of the adder 430 and the multiplication result of the multiplier 420-2 are added by the adder 440-2, and the expected value of the received signal corresponding to “1” generated by the 1-bit signal generation unit 200, That is, an expected value (second expected value) when the component assumed to be transmitted the oldest among the delayed wave components included in the received signal is “1” is calculated.
[0044]
Here, in the case of N taps, the channel estimation coefficient acquired by the channel estimation coefficient acquisition unit 520 is set to 0 so that the output of the extended expected value generation unit 500 is 0.
[0045]
Then, the adders 600-1 and 600-2 add the first expected value and the second expected value and 0 that is the output of the extended expected value generation unit 500 to correspond to the first expected value and the second expected value. Two received signal replicas are generated.
[0046]
Then, the maximum likelihood sequence estimation unit 700 calculates a branch metric that is a vector difference between the received signal and a replica of the received signal. Of the past path metrics stored in the storage unit 800, there are two path metrics stored in the storage area corresponding to the signal sequence (state) generated by the (N-1) bit signal generation unit. It is output to maximum likelihood sequence estimation section 700. Then, the maximum likelihood sequence estimation unit 700 adds the corresponding output path metric and the calculated branch metric, and selects the smaller one of the two addition results, and stores it as a new path metric as the storage unit 800. Is stored in the corresponding storage area. Further, a surviving path is determined from the selected path metric, and adaptive equalization of the received signal is performed.
[0047]
The above process is repeated for all patterns that can be taken by the (N−1) -bit signal sequence generated by the (N−1) -bit signal generation unit 100. N-1 The path metric stored in the storage unit 800 is updated for each of the (N−1) -bit signal sequences (states).
[0048]
Next, the case of (N + 1) taps will be described. Note that the path metric corresponding to the case where the 1-bit signal generated by the digital signal generator 510 is “0” is called from the external device such as a DSP (not shown) in the storage unit 800 at the start of processing. It shall be.
[0049]
Even in the case of (N + 1) taps, as in the case of N taps, the (N−1) bit signal generation unit 100, the 1-bit signal generation unit 200, the channel estimation coefficient acquisition unit 300, and the expected value generation unit 400 A first expected value and a second expected value corresponding to the direct wave component and (N−1) delayed wave components are generated.
[0050]
Then, the digital signal generator 510 generates a 1-bit signal “0” corresponding to the delayed wave component of 1-symbol delay, and the generated 1-bit signal and the channel estimation acquired by the channel estimation coefficient acquisition unit 520 The coefficient is multiplied by a multiplier 530. The multiplication result is output from the extended expected value generation unit 500 as the extended expected value corresponding to the delayed wave component of 1 symbol delay, and the adders 600-1 and 600-2 add the first expected value, the second expected value, and the extended expected value. Are added to generate replicas of two received signals.
[0051]
Then, as in the case of N taps, the maximum likelihood sequence estimation unit 700 performs adaptive equalization of the received signal and updates the path metric stored in the storage unit 800.
[0052]
The above process takes the (N−1) -bit signal sequence generated by the (N−1) -bit signal generation unit 100 in a state where the signal generated by the digital signal generator 510 is fixed to “0”. Repeated for every possible pattern, 2 N-1 The path metric stored in the storage unit 800 is updated for each of the (N−1) -bit signal sequences.
[0053]
The updated path metric is output from the storage unit 800 to an external device such as a DSP (not shown) and stored, and at the same time, a 1-bit signal generated by the digital signal generator 510 is stored in the storage unit 800. A path metric corresponding to “1” is called from a DSP or the like (not shown).
[0054]
Then, with the signal generated by the digital signal generator 510 fixed at “1”, the (N−1) -bit signal sequence generated by the (N−1) -bit signal generation unit 100 is the same as described above. The adaptive equalization of the received signal is performed on all possible patterns, and the path metric stored in the storage unit 800 is updated.
[0055]
Next, the operation of the maximum likelihood sequence estimation apparatus according to the present embodiment will be described specifically taking the case of N = 3 as an example.
[0056]
First, a case where a delayed wave component having a delay of 1 to 2 symbols is to be compensated (in the case of 3 taps) will be described.
[0057]
FIG. 2 is a diagram showing all paths that can transition from the state in the previous process (corresponding to node A) to the state in the current process (corresponding to node B) in the case of 3 taps.
[0058]
For example, the state that can transit to the state “00” in the node B is the state “00” or the state “01” of the node A. The transition from the state “00” to the state “00” is that when the delay wave component of the 2-symbol delay included in the received signal is “0”, the transition from the state “01” to the state “00” This is a case where the delayed wave component of the 2-symbol delay included in the received signal is “1”.
[0059]
At this time, in order to perform adaptive equalization of the received signal, first, a 3-tap channel estimation coefficient acquired by the channel estimation coefficient acquisition unit 300 and a signal sequence generated by the (N−1) bit signal generation unit 100 are used. Multiply "00" (corresponding to the state) and "0" generated by the 1-bit signal generation unit 200 by the multipliers 410-1, 410-2 and 420-1, and similarly, the channel estimation coefficient Multiplying the 3-tap channel estimation coefficient acquired by the acquisition unit 300 by the signal sequence “00” generated by the (N−1) -bit signal generation unit 100 and “1” generated by the 1-bit signal generation unit 200 Multiply by multipliers 410-1, 410-2 and multiplier 420-2. Then, the multiplication results of the multipliers 410-1 and 410-2 are added by the adder 430, and the addition result of the adder 430 and the multiplication results of the multipliers 420-1 and 420-2 are respectively added to the adders 440-1, The first expected value and the second expected value are generated by addition according to 440-2. In the case of 3 taps, since the channel estimation coefficient acquired by the channel estimation coefficient acquiring unit 520 is set to 0, the first expected value and the second expected value are added to 0 by the adders 600-1 and 600-2. Then, two received signal replicas are generated.
[0060]
Of the path metrics stored in the storage unit 800, (N-1) stored in the storage areas “00” and “01” corresponding to the signal sequence “00” generated by the bit signal generation unit 100. The measured path metric is read out to the maximum likelihood sequence estimation unit 700. Then, the maximum likelihood sequence estimation unit 700 adds the difference between the replica corresponding to the first expected value and the received signal to the path metric read from the address “00”, and at the same time, the replica corresponding to the second expected value The difference from the received signal is added to the path metric read out from the address “01”, and the addition result is compared, and a smaller one is selected and stored in the address “00” of the storage unit 800 as a new path metric. Remembered. Further, by selecting the addition result, the surviving path for transition to the state “00” is determined. The above operation is similarly performed for the state “01”, the state “10”, and the state “11”. Then, the survival signal is sequentially determined, whereby adaptive equalization of the received signal is performed.
[0061]
In the above operation, the state of the node B generated by the (N-1) bit signal generation unit 100, the read address of the storage unit 800 that reads the path metric corresponding to each state, and the storage that writes the updated path metric FIG. 3 shows a summary of the write address of unit 800 and the estimated transmission signal sequence when transitioning from node A to node B.
[0062]
Next, a case where a delayed wave component having a delay of 1 to 3 symbols is to be compensated (in the case of 4 taps) will be described. Note that the path metric corresponding to the case where the 1-bit signal generated by the digital signal generator 510 is “0” is called from the external device such as a DSP (not shown) in the storage unit 800 at the start of processing. It shall be.
[0063]
FIG. 4 is a diagram illustrating all paths that can transition from the state in the previous process (corresponding to node A) to the state in the current process (corresponding to node B) in the case of 4 taps. Here, in the case of 4 taps, the most significant and least significant 2 bits of each state of the node B correspond to the signal sequence generated by the (N−1) -bit signal generation unit 100, and the middle 1 bit is digital. This corresponds to the signal generated by the signal generator 510.
[0064]
For example, the state that can transit to the state “000” in the node B is the state “000” or the state “001” of the node A. The transition from the state “000” to the state “000” is that when the delay component of the three-symbol delay included in the received signal is “0”, the transition from the state “001” to the state “000” This is a case where the delayed wave component of the 3-symbol delay included in the received signal is “1”.
[0065]
At this time, in order to perform adaptive equalization of the received signal, first, a signal indicating the middle 1 bit of each state generated by the digital signal generator 510 is fixed to “0”, and The same calculation as in the case of 3 taps is performed on the most significant 2 bits and the least significant 2 bits, and the state “000”, the state “001”, the state “100”, and the state “101” of the node B are stored in the storage unit 800. Update the path metrics that are being made and determine the surviving paths.
[0066]
The updated path metric is output from the storage unit 800 to an external device such as a DSP (not shown), and the 1-bit signal generated by the digital signal generator 510 for the middle of each state is “1”. A path metric corresponding to a certain case is called to the storage unit 800.
[0067]
Next, in the state where the signal indicating the middle 1 bit of each state generated by the digital signal generator 510 is fixed to “1”, the highest and lowest 2 bits of each state are again 3 taps. The same calculation is performed to update the path metric stored in the storage unit 800 for the state “010”, the state “011”, the state “110”, and the state “111”, and determine a surviving path.
[0068]
Then, using the 1-bit signal generated by the digital signal generator 510 as a unit of processing, the process is divided into the first half and the second half, and the survival path is determined, whereby adaptive equalization of the received signal is performed.
[0069]
In the above operation, (N-1) the state of the node B generated by the bit signal generation unit 100 and the digital signal generator 510, the read address of the storage unit 800 that reads the path metric corresponding to each state, and the update FIG. 5 shows a summary of the write address of the storage unit 800 in which the path metric is written and the estimated transmission signal sequence at the time of transition from the node A to the node B.
[0070]
Comparing FIG. 3 and FIG. 5, the most significant and least significant 2 bits of the state in FIG. 5 are the same as the state in FIG. 3, and the middle 1 bit of the state in FIG. By fixing the 1-bit signal generated by 1 to “0” or “1” and performing the same calculation as in the case of 3 taps, the received signal can be adaptively equalized even in the case of 4 taps. Understand.
[0071]
As described above, according to the maximum likelihood sequence estimation apparatus of the present embodiment, in the case of (N + 1) taps, reception signal replica generation is performed in the first half using the added expected value for one tap as a processing unit. By dividing the process of calculating the expected value for N taps in the latter half, the number of path metrics that need to be stored during processing does not increase, and even if the required number of taps increases, the circuit scale It is possible to perform adaptive equalization of the received signal while minimizing the increase.
[0072]
In the present embodiment, the case where one tap is added has been described. However, even when two taps or more are added, the expanded expected value generation unit 500 is appropriately increased to increase the circuit scale. It is possible to perform adaptive equalization of the received signal while minimizing the error.
[0073]
The maximum likelihood sequence estimation apparatus of the present invention can be used for a mobile station apparatus and a base station apparatus in wireless mobile communication.
[0074]
【The invention's effect】
As described above, according to the present invention, even when the number of necessary taps increases, adaptive equalization of received signals can be performed while minimizing an increase in circuit scale.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a maximum likelihood sequence estimation apparatus according to an embodiment of the present invention.
FIG. 2 is a diagram showing state transition in the case of 3 taps in the maximum likelihood sequence estimation apparatus shown in FIG. 1;
3 is a diagram showing a correspondence between a state, a read / write address, and an estimated transmission signal sequence in the case of 3 taps in the maximum likelihood sequence estimation apparatus shown in FIG. 1;
4 is a diagram showing state transition in the case of 4 taps in the maximum likelihood sequence estimation apparatus shown in FIG. 1; FIG.
5 is a diagram showing a correspondence between a state, a read / write address, and an estimated transmission signal sequence in the case of 4 taps in the maximum likelihood sequence estimation device shown in FIG. 1;
[Explanation of symbols]
100 (N-1) bit signal generator
200 1-bit signal generator
300 channel estimation coefficient acquisition unit (acquisition means)
400 Expected value generation unit (first calculation means)
410, 420 Multiplier (multiplication means)
430 Adder (addition means)
440-1 Adder (First Adder)
440-2 Adder (second adder)
500 Extended expected value generation unit (second calculation means)
510 Digital signal generator (1-bit signal generator)
520 channel estimation coefficient acquisition unit (acquisition unit)
530 multiplier (multiplier)
600-1, 600-2 adder (generation means)
700 Maximum likelihood sequence estimation unit (maximum likelihood sequence estimation means)
800 storage unit

Claims (10)

パスメトリックを記憶する記憶手段と、
受信信号に含まれる０遅延波からＮ遅延波までの（Ｎ＋１）個の遅延波成分のうちＮ個の遅延波成分に対応するビットの期待値を算出する第１算出手段と、
前記（Ｎ＋１）個の遅延波成分のうち残り１個の遅延波成分に対応するビットの各値の期待値を算出する第２算出手段と、
前記第２算出手段によって算出された期待値ごとに当該期待値と前記第１算出手段によって算出された期待値とを加算して前記受信信号のレプリカを生成する生成手段と、
受信信号、前記生成手段によって生成されたレプリカ、および前記記憶手段に記憶されたパスメトリックに基づいて受信信号を最尤系列推定する最尤系列推定手段と、
を有することを特徴とする最尤系列推定装置。Storage means for storing path metrics;
First calculation means for calculating an expected value of bits corresponding to N delay wave components among (N + 1) delay wave components from 0 delay wave to N delay wave included in the received signal;
Second calculating means for calculating an expected value of each value of the bit corresponding to the remaining one delayed wave component among the (N + 1) delayed wave components;
Generating means for generating a replica of the received signal by adding the expected value and the expected value calculated by the first calculating means for each expected value calculated by the second calculating means;
Maximum likelihood sequence estimating means for estimating a maximum likelihood sequence of a received signal based on a received signal, a replica generated by the generating means, and a path metric stored in the storage means;
A maximum likelihood sequence estimation apparatus characterized by comprising: 前記第１算出手段は、
Ｎビットの信号系列を生成するＮビット信号生成手段と、
生成されたＮビット信号の各ビットに対応する重み付け係数を取得する取得手段と、
前記Ｎビット信号の各ビットに前記取得手段によって取得された重み付け係数を乗算する乗算手段と、
前記乗算手段の乗算結果を加算して前記期待値を算出する加算手段と、
を有することを特徴とする請求項１記載の最尤系列推定装置。The first calculation means includes
N-bit signal generation means for generating an N-bit signal sequence;
Obtaining means for obtaining a weighting coefficient corresponding to each bit of the generated N-bit signal;
Multiplying means for multiplying each bit of the N-bit signal by the weighting coefficient obtained by the obtaining means;
Adding means for adding the multiplication results of the multiplication means to calculate the expected value;
The maximum likelihood sequence estimation apparatus according to claim 1, wherein: 前記Ｎビット信号生成手段は、
Ｎビットの信号系列のうち（Ｎ−１）ビットの信号系列を生成する（Ｎ−１）ビット信号生成部と、
前記Ｎビットの信号系列のうち残り１ビットの信号がとりうる２値の信号を同時に生成する１ビット信号生成部と、を有し、
前記加算手段は、
前記（Ｎ−１）ビット信号と前記１ビット信号がとりうる２値のうち一方の値との各ビットに対応する前記乗算手段の乗算結果を加算して第１期待値を算出する第１加算部と、
前記（Ｎ−１）ビット信号と前記１ビット信号がとりうる２値のうち他方の値との各ビットに対応する前記乗算手段の乗算結果を加算して第２期待値を算出する第２加算部と、
を有することを特徴とする請求項２記載の最尤系列推定装置。The N-bit signal generating means includes
An (N-1) bit signal generation unit that generates a (N-1) bit signal sequence among N bit signal sequences;
A 1-bit signal generation unit that simultaneously generates a binary signal that can be taken by the remaining 1-bit signal in the N-bit signal sequence;
The adding means includes
A first addition for calculating a first expected value by adding the multiplication results of the multiplication means corresponding to each bit of the (N-1) bit signal and one of the two values that the 1-bit signal can take And
Second addition for calculating a second expected value by adding the multiplication results of the multiplication means corresponding to each bit of the other value of the (N-1) bit signal and the two values that the 1-bit signal can take And
The maximum likelihood sequence estimation apparatus according to claim 2, wherein: 前記第２算出手段は、
１ビットの信号を生成する１ビット信号生成部と、
生成された１ビット信号に対応する重み付け係数を取得する取得部と、
前記１ビット信号に取得された重み付け係数を乗算して前記期待値を算出する乗算部と、
を有することを特徴とする請求項１記載の最尤系列推定装置。The second calculation means includes
A 1-bit signal generator for generating a 1-bit signal;
An acquisition unit for acquiring a weighting coefficient corresponding to the generated 1-bit signal;
A multiplier for multiplying the 1-bit signal by the obtained weighting coefficient to calculate the expected value;
The maximum likelihood sequence estimation apparatus according to claim 1, wherein: 前記記憶手段は、前記（Ｎ−１）ビット信号生成部によって生成された（Ｎ−１）ビット信号に基づいて定められた記憶位置に当該（Ｎ−１）ビット信号に対応するパスメトリックを記憶することを特徴とする請求項３記載の最尤系列推定装置。The storage means stores a path metric corresponding to the (N-1) bit signal in a storage position determined based on the (N-1) bit signal generated by the (N-1) bit signal generation unit. The maximum likelihood sequence estimation apparatus according to claim 3, wherein: 請求項１から請求項５のいずれかに記載の最尤系列推定装置を有することを特徴とする移動局装置A mobile station apparatus comprising the maximum likelihood sequence estimation apparatus according to any one of claims 1 to 5. 請求項１から請求項５のいずれかに記載の最尤系列推定装置を有することを特徴とする基地局装置。A base station apparatus comprising the maximum likelihood sequence estimation apparatus according to claim 1. 受信信号に含まれる０遅延波からＮ遅延波までの（Ｎ＋１）個の遅延波成分のうちＮ個の遅延波成分に対応するビットの期待値を算出する第１算出ステップと、
前記（Ｎ＋１）個の遅延波成分のうち残り１個の遅延波成分に対応するビットの各値の期待値を算出する第２算出ステップと、
前記第２算出ステップで算出した期待値ごとに当該期待値と前記第１算出ステップで算出した期待値とを加算して前記受信信号のレプリカを生成する生成ステップと、
受信信号、前記生成ステップで生成したレプリカ、およびあらかじめ記憶されているパスメトリックに基づいて受信信号を最尤系列推定する最尤系列推定ステップと、
を有することを特徴とする最尤系列推定方法。A first calculation step of calculating an expected value of bits corresponding to N delay wave components among (N + 1) delay wave components from 0 delay wave to N delay wave included in the received signal;
A second calculation step of calculating an expected value of each value of the bit corresponding to the remaining one delayed wave component among the (N + 1) delayed wave components;
A generation step of generating a replica of the received signal by adding the expected value calculated in the first calculation step and the expected value calculated in the first calculation step for each expected value calculated in the second calculation step;
A maximum likelihood sequence estimation step for estimating a maximum likelihood sequence of the received signal based on the received signal, the replica generated in the generating step, and a path metric stored in advance;
A maximum likelihood sequence estimation method characterized by comprising: コンピュータによって実行される最尤系列推定プログラムであって、前記コンピュータに、
受信信号に含まれる０遅延波からＮ遅延波までの（Ｎ＋１）個の遅延波成分のうちＮ個の遅延波成分に対応するビットの期待値を算出する第１算出ステップと、
前記（Ｎ＋１）個の遅延波成分のうち残り１個の遅延波成分に対応するビットの各値の期待値を算出する第２算出ステップと、
前記第２算出ステップで算出した期待値ごとに当該期待値と前記第１算出ステップで算出した期待値とを加算して前記受信信号のレプリカを生成する生成ステップと、
受信信号、前記生成ステップで生成したレプリカ、およびあらかじめ記憶されているパスメトリックに基づいて受信信号を最尤系列推定する最尤系列推定ステップと、
を実行させることを特徴とする最尤系列推定プログラム。A maximum likelihood sequence estimation program executed by a computer comprising:
A first calculation step of calculating an expected value of bits corresponding to N delay wave components among (N + 1) delay wave components from 0 delay wave to N delay wave included in the received signal;
A second calculation step of calculating an expected value of each value of the bit corresponding to the remaining one delayed wave component among the (N + 1) delayed wave components;
A generation step of generating a replica of the received signal by adding the expected value calculated in the first calculation step and the expected value calculated in the first calculation step for each expected value calculated in the second calculation step;
A maximum likelihood sequence estimation step for estimating a maximum likelihood sequence of the received signal based on the received signal, the replica generated in the generating step, and a path metric stored in advance;
A maximum likelihood sequence estimation program characterized in that 請求項９記載の最尤系列推定プログラムが記録されている記録媒体。A recording medium on which the maximum likelihood sequence estimation program according to claim 9 is recorded.
JP2001351506A 2001-11-16 2001-11-16 Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method Expired - Fee Related JP3683523B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001351506A JP3683523B2 (en) 2001-11-16 2001-11-16 Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method
PCT/JP2002/011920 WO2003043219A1 (en) 2001-11-16 2002-11-15 Most likelihood series estimation apparatus and most likelihood series estimation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001351506A JP3683523B2 (en) 2001-11-16 2001-11-16 Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method

Publications (2)

Publication Number Publication Date
JP2003152602A JP2003152602A (en) 2003-05-23
JP3683523B2 true JP3683523B2 (en) 2005-08-17

Family

ID=19163813

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001351506A Expired - Fee Related JP3683523B2 (en) 2001-11-16 2001-11-16 Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method

Country Status (2)

Country Link
JP (1) JP3683523B2 (en)
WO (1) WO2003043219A1 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2876856B2 (en) * 1991-10-31 1999-03-31 日本電気株式会社 Sequence estimation method and apparatus
JP3462000B2 (en) * 1996-03-27 2003-10-27 株式会社日立国際電気 Adaptive encoder and adaptive equalization method
JP3180761B2 (en) * 1997-07-23 2001-06-25 三菱電機株式会社 Sequence estimation method and sequence estimation device
JP2003032153A (en) * 2001-07-18 2003-01-31 Matsushita Electric Ind Co Ltd Arithmetic processing unit for using maximum likelihood sequence estimate method

Also Published As

Publication number Publication date
WO2003043219A1 (en) 2003-05-22
JP2003152602A (en) 2003-05-23

Similar Documents

Publication Publication Date Title
US5579344A (en) Adaptive maximum likelihood sequence estimation apparatus and adaptive maximum likelihood sequence estimation method
JP5606864B2 (en) Communication receiver with virtual parallel equalizer
CN101106386B (en) Time domain self-adapted balancer
US5272726A (en) Blind type sequence estimator for use in communications system
WO1995015034A1 (en) Device for estimating soft judgement value and device for estimating maximum likelihood system
JP2019220956A (en) Signal receiving circuit and operation method thereof
EP1292077A2 (en) Sequence estimation for PSK signals
US7277506B1 (en) Maximum likelihood sequence estimator which computes branch metrics in real time
JP3683523B2 (en) Maximum likelihood sequence estimation apparatus and maximum likelihood sequence estimation method
JP3391373B2 (en) Adaptive equalizer
JP2000315968A (en) Adaptive signal estimate system
JP3349696B2 (en) Successive decoder and receiver provided with the successive decoder
JP3424723B2 (en) Adaptive equalizer
JP2001320308A (en) Device and method for adaptive equalization
US6529557B1 (en) Add-compare selection circuit
JPH1141115A (en) Digital data demodulating device
US20050163259A1 (en) Processing device and processing method
JP2009044211A (en) Waveform equalizer and control method thereof, and reception device and control method thereof
JP4216169B2 (en) Viterbi equalizer
CN115473777A (en) Adaptive SOQPSK modulation and demodulation method, terminal and receiver
JP2004228712A (en) Receiver
JP2004064669A (en) Device and method for estimating sequence
JP3391306B2 (en) Replica signal generator for digital communication
JPH05316083A (en) Equalizing method and adaptive equalizer in transmission line fluctuated in mobile radio system
JP5952671B2 (en) Receiving apparatus and receiving method

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050525

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees