JP3678940B2 - Display panel drive method - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、プラズマディスプレイパネル(以下、PDPと記す)等のディスプレイパネルの駆動方法に関する。
【0002】
【従来の技術】
従来、PDP等のマトリクス表示パネルを階調表示させる方法として、サブフィールド法が知られている。このサブフィールド法では、1フィールドの表示期間を、Nビットの画素データの各ビット桁の重み付けに対応した回数だけ発光させるN個のサブフィールドに分割して表示を行っている。例えば、1画素当たりの画素データが6ビットの場合、1フィールドの表示期間を6個のサブフィールドSF1〜SF6に分割する。この際、各サブフィールドSF1〜SF6の維持放電発光回数を、例えば、順番に1回、2回、4回、8回、16回、32回に設定し、これら6個のサブフィールドの組合わせによって64階調の表示を行っている。
【0003】
このようなPDP等のマトリクス表示パネルを駆動する際、NTSC方式等の飛越し走査された映像信号(インターレース映像信号)によって画像表示を行う場合には、その発光輝度の低さを補うべく、走査線変換処理によりインターレース映像信号を順次走査のノンインターレース映像信号に変換して、順次走査にて表示駆動を行うようにしている。
【0004】
【発明が解決しようとする課題】
しかしながら、上述の従来の駆動方法では、走査線変換処理を行うのに大容量のメモリや演算回路等が必要となるため、回路全体が大きくなったりコスト高を招来するという課題があった。
【0005】
本発明は、上記従来の課題を解決するためになされたものであり、走査線変換処理を不要にしてコストを低減すると共に、発光輝度の低下を抑制することができるディスプレイパネルの駆動方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため請求項1に記載の発明は、複数個のサブフィールドを用いて階調表示を行うディスプレイパネルの駆動方法であって、2フィールド分の表示期間を、奇数フィールドと偶数フィールドの各1フィールド分の画素データに応じて、複数個Nのサブフィールドに分割すると共に、前記奇数フィールドの画素データに応じて奇数行の表示ライン群の放電セルを選択駆動するサブフィールドと、前記偶数フィールドの画素データに応じて偶数行の表示ライン群の放電セルを選択駆動するサブフィールドとの配列順番を互いに1フィールド分ずらして配列し、
前記奇数フィールドの画素データに応じて前記奇数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間と、前記偶数フィールドの画素データに応じて前記偶数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間とを共に前記2フィールドに亘って設けることを特徴とする。
【0007】
かかる駆動方法によれば、発光輝度の低下を防止できると共に、走査線変換処理が不要となって回路の簡素化等によるコストの低減化を実現できる。また、各放電セルに対する選択放電の数が従来の1/2となるため、アドレス時の消費電力が低減できる。
【0008】
また、請求項2に記載の発明は、請求項2に記載のディスプレイパネルの駆動方法において、前記複数個Nのサブフィールドの内の連続配置されたM個(2≦M≦N)のサブフィールドをサブフィールド群とし、前記サブフィールド群内の前記サブフィールドの各々に、サブフィールド毎に対応した数の維持パルスを前記表示ラインに供給して前記発光セルのみを発光させる維持放電期間を設けると共に、前記サブフィールド群内で最初に配列されるサブフィールドにおいてのみ前記アドレス期間の前に全ての放電セルを放電せしめることにより前記放電セル各々を発光セル又は非発光セルのいずれか一方の状態に初期化するリセット期間を設け、前記サブフィールド群内のいずれか一のサブフィールドのアドレス期間において前記画素データに応じて前記奇数行と偶数行の表示ラインに位置する放電セルの各々を発光セル又は非発光セルのいずれか一方の状態に設定せしめることを特徴とする。
【0009】
かかる駆動方法によれば、各放電セルに対するリセット放電の数及び選択放電の数が2フィールドで例えば1回となるため、コントラストの向上及びアドレス時の消費電力を低減する。
【0010】
また、請求項3に記載の発明は、請求項2に記載のディスプレイパネルの駆動方法において、前記2フィールド分に亘る表示期間の内の時間的に後側のフィールドにおけるサブフィールドの維持放電期間を、複数の分割維持放電期間に分離し、1フィールド内における前記維持パルスの供給タイミングを、隣接する表示ラインにおいて同一に設定することを特徴とする。
【0011】
かかる駆動方法によれば、ディスプレイパネルの奇数行の表示ライン群と偶数行の表示ライン群を駆動する際に、一方の表示ライン群のアドレス期間と他方の表示ライン群の維持放電期間との時間的重なりを防止して、これらのアドレス期間における選択放電の安定性を確保する。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。尚、一実施形態として、プラズマディスプレイパネル(PDP)の駆動方法について説明する。
【0013】
(第1の実施の形態)
第1の実施形態を図1ないし図4を参照して説明する。図1は、本実施形態の駆動方法に基づいてPDPを駆動する駆動装置の構成を示すブロック図、図2は、フレームメモリにおける画素データの書込みと読出しの関係を説明するためのタイミングチャート、図3は、各フィールドとフレームメモリに書込まれるデータとの関係を説明するための説明図、図4は、駆動フォーマットを説明するための説明図である。
【0014】
図1において、本実施形態の駆動装置1は、A/D変換器2、データ処理部3、フレームメモリ4、制御部5、アドレスドライバ6、サスティンドライバであるY電極ドライバ7,8及びX電極ドライバ9,10を備えて構成されている。
【0015】
A/D変換器2は、入力される飛越し走査の映像信号Sinを、制御部5から供給される所定周波数のクロック信号CKに同期して1画素当たりNビット(本実施形態では、N=8ビットとしている)の入力画素データDinに変換して、データ処埋部3に供給する。
【0016】
データ処理部3は、制御部5から供給される上記クロック信号CKに同期した制御信号CNTに応じて、誤差拡散処理又はディザ処理等の多階調化処理を行うことにより、入力画素データDinの下位2ビットを圧縮処理する。これにより、8ビットの入力画素データDinを6ビットの画素データPinに圧縮変換してフレームメモリ4に供給する。
【0017】
フレームメモリ4は、制御部5から供給されるリードライト制御信号RW等の同期信号に応じて、各画素データPinの書込みと読み出しを行う。すなわち、図2のタイミングチャートに示すように、フレームメモリ4は、飛び越し走査された各画素データPinを奇数フィールド(以下、Aフィールドという)と偶数フィールド(以下、Bフィールドという)の順に交互に書き込む。そして、現Aフィールド期間中に書き込んだ奇数ラインの各画素データPinを現フレーム期間内(現Aフィールドと現Bフィールドの期間内)に読み出すと共に、Bフィールド期間中に書き込んだ偶数ラインの各画素データPinを現Bフィールドと次のAフィールドの期間内に読み出す。
【0018】
より具体的には、図3に示すように、PDPの奇数行の表示ラインに対応したAフィールドの各画素データPinをA1,1〜A2n-1,m、PDPの偶数行の表示ラインに対応したBフィールドの画素データPinをB 2,1 〜B 2n,m (ただし、n,mは自然数)で表すものとすると、画素データA1,1〜A2n-1,mを、奇数行の表示ラインに対応するフレームメモリ4の各奇数アドレスの記憶領域に順番に書き込み、次にBフィールドの画素データB 2,1 〜B 2n,m を、偶数行の表示ラインに対応するフレームメモリ4の偶数アドレスの記憶領域に順次に書き込む。
【0019】
一方、読み出しの際には、フレームメモリ4に書き込んだ画素データA1,1〜A2n-1,m及びB 2,1 〜B 2n,m を、後述する各サブフィールドに対応したビット桁のビットデータずつ分けて、表示ラインの走査周期(1水平走査周期)に同期してアドレスドライバ6に供給する。
【0020】
制御部5は、入力映像信号Sin中に含まれている水平及び垂直同期信号に基づいて、リセットタイミング信号、走査タイミング信号、維持タイミング信号、消去タイミング信号を生成し、これらの生成信号をY電極ドライバ7,8及びX電極ドライバ9,10に供給する。
【0021】
Y電極ドライバ7,8及びX電極ドライバ9,10は、上記の各生成信号で設定されるタイミングに応じて、PDPの各放電セルの壁電荷量を初期化するためのリセットパルス、アドレスドライバ6より供給される後述の画素データパルスを書き込むための走査パルス、放電発光状態を維持するための維持パルス、上記各放電セルの放電発光を停止させるための消去パルスを生成し、これらの生成パルスを、後述する所定のタイミングで行電極対Y1〜Y2n及びX1〜X2nに供給する。
【0022】
アドレスドライバ6は、フレームメモリ4より供給される上記の各サブフィールドに対応したビット桁のビットデータに基づいて、各ビットデータに対応する電圧値(階調値)となる画素データパルスを生成し、これらの画素データパルスをPDPの列電極D1〜Dmに供給する。
【0023】
PDPには、上記の行電極対Y1〜Y2n及びX1〜X2nと列電極D1〜Dmとが交差する部分に、上記の放電セルCL1,1〜CL2n,2mがマトリクス状に配列して形成されている。
【0024】
次に、かかる構成を有するPDP駆動装置の作動を図4の駆動フォーマットを参照して説明する。
【0025】
図4において、本実施形態では、典型例として2フィールドから成る表示期間TFを、6ビットの画素データPinに応じて6個のサブフィールドSF1〜SF6に分割し、且つ1フィールド毎に供給される画素データPinを2フィールドの表示期間TFに対応させている。
【0026】
各サブフィールドSF1〜SF6は、リセット期間R、アドレス期間W、維持放電期間I、全面消去期間Eで構成されている。
【0027】
リセット期間Rには、Y電極ドライバ7,8及びX電極ドライバ9,10により、行電極対Y1〜Y2n,X1〜X2nの各々の対に逆極性の上記リセットパルスを同時に印加し、全ての放電セルCL1,1〜CL2n,mにリセット放電を生じさせる。これにより、放電セルCL1,1〜CL2n,m内に所定量の壁電荷を形成して発光セルの状態に初期化する。
【0028】
アドレス期間Wでは、アドレスドライバ6により、PDPの各行(表示ライン)に対応した画素データパルス群を点順次に列電極D1〜Dmに印加していく。更に、Y電極ドライバ7,8が、画素データパルス群の各印加タイミングと同一のタイミングで、上記走査パルスを行電極Y1〜Y2nに順次に印加していく。この際、走査パルスが印加される行電極と高電圧の上記画素データパルスとが印加される列電極との交差部分の放電セルにのみ放電が生じ、その放電セル内に上記リセット期間Rで形成されている壁電荷が選択的に消去される。この選択消去放電により、後述する維持放電期間Iにおいて放電発光が生じる発光放電セルと、放電発光が生じない非発光放電セルとが設定される。
【0029】
次に、Y電極ドライバ7,8及びX電極ドライバ9,10により、行電極Y1〜Y2nと行電極X1〜X2nに対して交互に維持パルスを印加する。これにより、上記アドレス期間Wにおいて壁電荷が残留したままとなっている発光放電セルだけが、維持パルスが印加される毎に放電発光して、発光状態が維持される。
【0030】
この発光放電セルが放電発光する際、各サブフィールドSF1〜SF6の各維持放電期間I内における発光回数(維持パルスの数)の比は、SF1:SF2:SF3:SF4:SF5:SF6=1:2:4:8:16:32の関係に設定され、また、各サブフィールドSF1〜SF6の維持放電期間Iは、いずれも均しい時間長τに設定されている。すなわち、奇数行の表示ライン群に位置する発光セルCL1,1〜CL2n-1,mと偶数行の表示ライン群に位置する発光セルCL2,1〜CL2n,mを駆動する際、一方の表示ライン群のアドレス期間Wと他方の表示ライン群の維持放電期間Iとが時間的に重なると、アドレス期間Wにおける選択放電の安定性が損なわれる虞れがあることから、各サブフィールドSF1〜SF6の各維持放電期間Iを均しい時間長τに設定することで、上記の時間的重なりを生じさせないようにしている。
【0031】
かかる駆動フォーマットに従ってPDPを駆動すると、図4中に示す第1フィールド期間では、PDPの奇数行の表示ラインに対し、第1フレームのAフィールド期間内に供給される画素データPinの下位3ビットに対応するサブフィールドSF1,SF2,SF3において、発光駆動が順次に実行される。
【0032】
更に、同図中の第2フィールド期間では、PDPの奇数行の表示ラインに対し、第1フレームのAフィールド期間内に供給される画素データPinの上位3ビットに対応するサブフィールドSF4,SF5,SF6において発光駆動が順次に実行されると共に、PDPの偶数行の表示ラインに対し、第1フレームのBフィールド期間内に供給される画素データPinの下位3ビットに対応するサブフィールドSF1,SF2,SF3において発光駆動が順次に実行される。
【0033】
更に又、同図中の第3フィールドでは、PDPの奇数行の表示ラインに対し、第2フレームのAフィールド期間内に供給される画素データPinの下位3ビットに対応するサブフィールドSF1,SF2,SF3において発光駆動が順次に実行されると共に、PDPの偶数行の表示ラインに対し、第1フレームのBフィールド期間内に供給される画素データPinの上位3ビットに対応するサブフィールドSF4,SF5,SF6において発光駆動が順次に実行される。
【0034】
このように本実施形態の駆動方法では、2フィールドの表示期間TFを1フィールド(Aフィールド又はBフィールド)分の画素データPinに応じてN個のサブフィールドSF1〜SFNに分割し、それら各サブフィールドSF1〜SFNにおいてPDPの各表示ライン上の放電セルCL1,1〜CL2n,mを駆動すると共に、上記各サブフィールドSF1〜SFNの配列順番を、隣接する表示ラインにおいて1フィールド分ずらしている。
【0035】
この結果、発光輝度の低下を防止することが可能となると共に、走査線変換処理が不要となって回路の簡素化等によるコストの低減化を実現することができる。更に、上記アドレス期間Wにおける選択消去放電の数が上記従来の半分になり、アドレス時の消費電力を低減することができる。
【0036】
(第2の実施の形態)
次に、第2の実施の形態を図5乃至図7を参照して説明する。図5は、本実施形態における駆動フォーマットを説明するための説明図であり、図4に対応させて示している。図6は、データ処理部3’の構成を示すブロック図、図7は、選択消去アドレス法を採用した際の発光駆動パターンと、この発光駆動パターンを実施する際にデータ変換部3b’で用いる変換テーブルの一例を示す説明図である。
【0037】
尚、本実施形態の駆動装置は、図1中のデータ処理部3を図6に示したデータ処理部3’に置き換えた構成となっており、他の構成要素は第1の実施形態と同様である。
【0038】
以下、本実施形態の特徴点について説明する。図6及び図7において、データ処理部3’の多階調化処理部3a’は、A/D変換器2からの8ビットの入力画素データDinの内、多階調化処理によって下位5ビットを圧縮することにより、ビット数を減らした3ビットの画素データを生成する。データ変換部3b’は、上記3ビットの画素データを入力し、図7に示すデータ変換テーブルに従って、サブフィールドSF1〜SF7の各々に対応した第1〜第7ビットからなる7ビットの画素データPinに変換して出力する。
【0039】
次に、図5の駆動フォーマットにおいて、第1の特徴点として、2フィールドから成る表示期間TFをN個(本実施形態では、N=7としている)のサブフィールドSF1〜SF7に分割し、サブフィールドSF1〜SF5をAフィールドに属する画素データPinが供給される期間に割り当て、サブフィールドSF6,SF7をBフィールドに属する画素データPinが供給される期間に割り当てている。ここで、サブフィールドSF6,SF7の維持放電期間を、複数の分割維持放電期間I1,I2及びI1’〜I3’に分割すると共に、これらの分割維持放電期間I1,I2及びI1’〜I3’における維持パルスの数とその供給タイミングを、PDPの隣接する表示ラインにおいて同一に設定している。
【0040】
更に、第2の特徴点として、N=7個のサブフィールドSF1〜SF7のうち、連続配置された2個以上N個以下の個数M(すなわち、2≦M≦N)のサブフィールドSF1〜SFMをサブフィールド群とし、サブフィールド群のうちの最初に配置されるサブフィールドSF1にのみリセット期間Rが設けられている。尚、本実施形態では、サブフィールド群を構成するサブフィールドSF1〜SFMを、M=7個のサブフィールドSF1〜SF7としている。
【0041】
更に、サブフィールド群内の最後に配置されるサブフィールドSF7において、維持放電期間I3’の後に放電セルの全てを非発光セルに設定するための全面消去期間Eを設け、サブフィールドSF1〜SF7内のいずれか1つのサブフィールドのアドレス期間Wにおいて、画素データPinに応じて放電セル各々を選択的に放電せしめて発光セル又は非発光セルのいずれか一方の状態に設定せしめるようにしている。
【0042】
ここで、第3の特徴点として、上記第2の特徴点において画素テータPinに応じて放電セル各々を選択的に放電せしめて発光セル又は非発光セルのいずれか一方の状態に設定せしめる工程は、いずれか一のサブフィールドのアドレス期間Wと、その一のサブフィールドより時間的に後側に配置される少なくとも一つのサブフィールドのアドレス期間Wとにおいて実行されている。
【0043】
かかる駆動フォーマットに基づいてPDPを駆動すると、第1の特徴点により、奇数行の表示ライン群と偶数行の表示ライン群の駆動の際に、一方の表示ライン群のアドレス期間Wと他方の表示ライン群の維持放電期間I,I1,I2,I1’〜I3’との時間的重なりを防止することができ、これらのアドレス期間における選択放電の安定性を確保することができる。
【0044】
更に、上記第2の特徴点により、各放電セルに対するリセット放電の数及び選択放電の数が2フィールドで1回となるため、コントラストを向上させアドレス時の消費電力を低減することができる。
【0045】
更に、上記第3の特徴により、同一の画素データPinで少なくとも2回の選択動作を行うことにより、選択動作を確実にすることができる。
【0046】
尚、第2の実施形態では、選択消去アドレス法を用いた場合を説明したが、これに限らず選択書込みアドレス法を用いた場合にも適用できることは勿諭である。
【0047】
【発明の効果】
以上説明したように本発明のディスプレイパネルの駆動方法によれば、N個のサブフィールドを用いて階調表示を行うこととし、2フィールドの表示期間を1フィールド分の画素データに応じてN個のサブフィールドに分割し、サブフィールド各々においてディスプレイパネルの表示ラインを駆動すると共に、サブフィールドの配列順番を隣接する表示ラインにおいて1フィールド分ずらしてディスプレイパネルの表示ラインを駆動するようにしたので、発光輝度の低下を防止することができると共に、走査線変換処理が不要となって回路の簡素化等によるコストの低減化を図ることができる。
【0048】
また、各放電セルに対するリセット放電の数及び選択放電の数を従来の1/2とすることができるため、コントラストの向上及びアドレス時の消費電力を低減することができる。
【図面の簡単な説明】
【図1】本実施形態に係るPDP駆動装置の構成を示すブロック図である。
【図2】フレームメモリにおける画素データの書込みと読出しの関係を説明するためのタイミングチャートである。
【図3】各フィールドとフレームメモリに書込まれるデータとの関係を説明するための説明図である。
【図4】PDPを駆動する際の駆動フォーマットを説明するための説明図である。
【図5】第2の実施形態における駆動フォーマットを説明するための説明図である。
【図6】第2の実施形態におけるデータ処理部の構成を示すブロック図である。
【図7】第2の実施形態における発光駆動パターンと、この発光駆動パターンを実施する際のデータ変換テーブルの一例を示す説明図である。
【符号の説明】
1…駆動装置
2…A/D変換器
3,3’…データ処理部
3a’…多階調化処理部
3b’…データ変換部
4…フレームメモリ
5…制御部
6…アドレスドライバ
7,8…Y電極ドライバ
9,10…X電極ドライバ
CL1,1〜CL2n,m…放電セル
Y1〜Y2n,X1〜X2n…行電極
D1〜Dm…列電極[0001]
[Industrial application fields]
The present invention relates to a method for driving a display panel such as a plasma display panel (hereinafter referred to as PDP).
[0002]
[Prior art]
Conventionally, a subfield method is known as a method of displaying gray scales on a matrix display panel such as a PDP. In this subfield method, display is performed by dividing a display period of one field into N subfields that emit light a number of times corresponding to the weighting of each bit digit of N-bit pixel data. For example, when the pixel data per pixel is 6 bits, the display period of one field is divided into six subfields SF 1 to SF 6 . At this time, the number of sustain discharges in each of the subfields SF 1 to SF 6 is set to, for example, 1 time, 2 times, 4 times, 8 times, 16 times, and 32 times in order. A combination of 64 gradations is displayed.
[0003]
When driving a matrix display panel such as a PDP, when image display is performed using interlaced video signals (interlaced video signals) such as NTSC, scanning is performed to compensate for the low emission luminance. The interlaced video signal is converted into a non-interlaced video signal for sequential scanning by line conversion processing, and display driving is performed by sequential scanning.
[0004]
[Problems to be solved by the invention]
However, the above-described conventional driving method requires a large-capacity memory, an arithmetic circuit, and the like to perform the scanning line conversion process, and there is a problem in that the entire circuit becomes large and costs increase.
[0005]
The present invention has been made to solve the above-described conventional problems, and provides a display panel driving method capable of reducing cost by eliminating the need for a scanning line conversion process and suppressing a decrease in light emission luminance. The purpose is to do.
[0006]
[Means for Solving the Problems]
The invention according to
An address period in which each of the discharge cells positioned in the display line group in the odd-numbered row is set to either light emission or non-light emission in accordance with the pixel data in the odd field, and in accordance with the pixel data in the even field. An address period that allows each of the discharge cells positioned in the display line group of the even-numbered rows to be set to either light emission or non-light emission is provided over the two fields .
[0007]
According to such a driving method, it is possible to prevent a decrease in light emission luminance, and it is unnecessary to perform a scanning line conversion process, thereby realizing a reduction in cost by simplifying a circuit or the like. In addition, since the number of selective discharges for each discharge cell is ½ that of the prior art, power consumption during addressing can be reduced.
[0008]
According to a second aspect of the present invention, in the display panel driving method according to the second aspect of the present invention, M (2 ≦ M ≦ N) subfields continuously arranged from the plurality of N subfields. And a sustain discharge period in which a number of sustain pulses corresponding to each subfield is supplied to the display line to cause only the light emitting cells to emit light. initially either state of the respective discharge cells, light-emitting cells or non-light emitting cell by allowed to discharge all the discharge cells prior to the address period only in the sub-field is first arranged in the sub-field group A reset period for converting the pixel data into an address period of any one of the subfields in the subfield group. Wherein the allowed to set in one of the state of each light emitting cells or non-light emitting cells of the discharge cell positioned in the display lines of the odd and even rows in accordance with the.
[0009]
According to this driving method, the number of reset discharges and the number of selective discharges for each discharge cell is, for example, once in two fields, so that the contrast is improved and the power consumption during addressing is reduced.
[0010]
According to a third aspect of the present invention, in the display panel driving method according to the second aspect of the present invention, the sustain discharge period of the subfield in the temporally rear field of the display period over the two fields is set. , into a plurality of divided sustain discharge period, the supply timing of the sustain pulses in the one field, and sets the same in the adjacent display lines.
[0011]
According to this driving method, when driving the odd-numbered display line group and the even-numbered display line group of the display panel, the time between the address period of one display line group and the sustain discharge period of the other display line group Therefore, the stability of the selective discharge in these address periods is ensured.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. As an embodiment, a method for driving a plasma display panel (PDP) will be described.
[0013]
(First embodiment)
A first embodiment will be described with reference to FIGS. FIG. 1 is a block diagram showing the configuration of a driving device that drives a PDP based on the driving method of the present embodiment. FIG. 2 is a timing chart for explaining the relationship between writing and reading of pixel data in a frame memory. 3 is an explanatory diagram for explaining the relationship between each field and data written to the frame memory, and FIG. 4 is an explanatory diagram for explaining a drive format.
[0014]
In FIG. 1, the
[0015]
The A /
[0016]
The
[0017]
The
[0018]
More specifically, as shown in FIG. 3, each pixel data Pin of the A field corresponding to the odd-numbered display lines of the PDP is represented by A 1,1 to A 2n-1, m , and the even-numbered display lines of the PDP. If the pixel data Pin of the B field corresponding to is represented by B 2,1 to B 2n, m (where n and m are natural numbers), the pixel data A 1,1 to A 2n-1, m is an odd number. Write sequentially to each odd address storage area of the
[0019]
On the other hand, at the time of reading, the pixel data A 1,1 to A 2n-1, m and B 2,1 to B 2n, m written in the
[0020]
The
[0021]
The
[0022]
The
[0023]
In the PDP, the discharge cells CL 1,1 to CL 2n, 2m are arranged in a matrix at the intersections of the row electrode pairs Y 1 to Y 2n and X 1 to X 2n and the column electrodes D 1 to D m. It is arranged in a shape.
[0024]
Next, the operation of the PDP driving apparatus having such a configuration will be described with reference to the driving format of FIG.
[0025]
In FIG. 4, in the present embodiment, as a typical example, a display period TF consisting of two fields is divided into six subfields SF 1 to SF 6 according to 6-bit pixel data Pin, and for each field. The supplied pixel data Pin is made to correspond to the display period TF of 2 fields.
[0026]
Each of the subfields SF 1 to SF 6 includes a reset period R, an address period W, a sustain discharge period I, and a full erase period E.
[0027]
In the reset period R, the
[0028]
In the address period W, the
[0029]
Next, the sustaining pulses are alternately applied to the row electrodes Y 1 to Y 2n and the row electrodes X 1 to X 2n by the
[0030]
When this light emitting discharge cell emits light by discharge, the ratio of the number of times of light emission (number of sustain pulses) within each sustain discharge period I of each of the subfields SF 1 to SF 6 is SF 1 : SF 2 : SF 3 : SF 4 : SF 5 : SF 6 = 1: 2: 4: 8: 16: 32 is set, and the sustain discharge period I of each of the subfields SF 1 to SF 6 is set to a uniform time length τ. ing. That is, when driving the light emitting cells CL 1,1 to CL 2n-1, m located in the odd-numbered display line group and the light emitting cells CL 2,1 to CL 2n, m located in the even-numbered display line group, If the address period W of one display line group and the sustain discharge period I of the other display line group overlap in time, the stability of the selective discharge in the address period W may be impaired. By setting each sustain discharge period I of SF 1 to SF 6 to a uniform time length τ, the above time overlap is not caused.
[0031]
When the PDP is driven according to such a drive format, in the first field period shown in FIG. 4, the lower three bits of the pixel data Pin supplied in the A field period of the first frame are displayed for the odd-numbered display lines of the PDP. In the corresponding subfields SF 1 , SF 2 , SF 3 , the light emission drive is executed sequentially.
[0032]
Further, in the second field period in the figure, the subfields SF 4 and SF corresponding to the upper 3 bits of the pixel data Pin supplied in the A field period of the first frame with respect to the odd-numbered display lines of the PDP. 5 and SF 6 , the light emission drive is sequentially executed, and the subfield SF corresponding to the lower 3 bits of the pixel data Pin supplied in the B field period of the first frame is applied to the display lines of the even rows of the PDP. 1 , SF 2 , and SF 3 are sequentially driven for light emission.
[0033]
Furthermore, in the third field in the figure, the subfields SF 1 and SF corresponding to the lower 3 bits of the pixel data Pin supplied within the A field period of the second frame for the odd-numbered display lines of the PDP. 2 and SF 3 , the light emission drive is sequentially executed, and the subfield SF corresponding to the upper 3 bits of the pixel data Pin supplied in the B field period of the first frame for the even-numbered display lines of the PDP. 4 , SF 5 , and SF 6 are sequentially driven for light emission.
[0034]
As described above, in the driving method of the present embodiment, the display period TF of two fields is divided into N subfields SF 1 to SF N according to the pixel data Pin for one field (A field or B field), In each of the subfields SF 1 to SF N , the discharge cells CL 1,1 to CL 2n, m on each display line of the PDP are driven and the arrangement order of the subfields SF 1 to SF N is displayed adjacently. The line is shifted by one field.
[0035]
As a result, it is possible to prevent the light emission luminance from being lowered, and the scanning line conversion process is not required, so that the cost can be reduced by simplifying the circuit. Further, the number of selective erasing discharges in the address period W is halved compared to the conventional case, and the power consumption during addressing can be reduced.
[0036]
(Second Embodiment)
Next, a second embodiment will be described with reference to FIGS. FIG. 5 is an explanatory diagram for explaining a drive format in this embodiment, and is shown corresponding to FIG. FIG. 6 is a block diagram showing a configuration of the
[0037]
The drive device of this embodiment has a configuration in which the
[0038]
Hereinafter, characteristic points of the present embodiment will be described. 6 and 7, the
[0039]
Next, in the drive format of FIG. 5, as a first feature point, a display period TF consisting of two fields is divided into N subfields SF 1 to SF 7 (N = 7 in this embodiment). The subfields SF 1 to SF 5 are assigned to the period in which the pixel data Pin belonging to the A field is supplied, and the subfields SF 6 and SF 7 are assigned to the period in which the pixel data Pin belonging to the B field is supplied. Here, the sustain discharge period of subfields SF 6 and SF 7 is divided into a plurality of divided sustain discharge periods I 1 , I 2 and I 1 ′ to I 3 ′, and these divided sustain discharge periods I 1 , I The number of sustain pulses in 2 and I 1 ′ to I 3 ′ and their supply timing are set to be the same in the adjacent display lines of the PDP.
[0040]
Further, as a second feature point, among N = 7 subfields SF 1 to SF 7 , 2 or more and N or less subfields SF (ie, 2 ≦ M ≦ N ) arranged continuously. 1 to SF M are subfield groups, and a reset period R is provided only in the first subfield SF 1 arranged in the subfield group. In the present embodiment, the subfields SF 1 to SF M constituting the subfield group are M = 7 subfields SF 1 to SF 7 .
[0041]
Further, in the subfield SF 7 arranged last in the subfield group, a full-erasing period E for setting all the discharge cells as non-light emitting cells is provided after the sustain discharge period I 3 ′, and the subfield SF 1 In the address period W of any one subfield in .about.SF 7 , each discharge cell is selectively discharged according to the pixel data Pin so as to be set to either the light emitting cell or the non-light emitting cell. ing.
[0042]
Here, as a third feature point, the step of selectively discharging each discharge cell in accordance with the pixel data Pin in the second feature point to set the state to either the light emitting cell or the non-light emitting cell is as follows. This is executed in the address period W of any one subfield and the address period W of at least one subfield arranged behind the one subfield in terms of time.
[0043]
When the PDP is driven based on such a driving format, the address period W of one display line group and the display of the other display line group when driving the odd-numbered display line group and the even-numbered display line group due to the first feature point. Time overlap with the sustain discharge periods I, I 1 , I 2 and I 1 ′ to I 3 ′ of the line group can be prevented, and the stability of the selective discharge during these address periods can be ensured.
[0044]
Furthermore, because of the second feature point, the number of reset discharges and the number of selective discharges for each discharge cell is one in two fields, so that the contrast can be improved and the power consumption during addressing can be reduced.
[0045]
Further, according to the third feature, the selection operation can be ensured by performing the selection operation at least twice with the same pixel data Pin.
[0046]
In the second embodiment, the case of using the selective erasure address method has been described. However, the present invention is not limited to this, but can be applied to the case of using the selective write address method.
[0047]
【The invention's effect】
As described above, according to the display panel driving method of the present invention, gradation display is performed using N subfields, and a display period of 2 fields is set to N in accordance with pixel data for one field. Since the display lines of the display panel are driven in each subfield, the display line of the display panel is driven by shifting the arrangement order of the subfields by one field in the adjacent display lines. A reduction in light emission luminance can be prevented, and a scan line conversion process is not required, so that the cost can be reduced by simplifying the circuit.
[0048]
Further, since the number of reset discharges and the number of selective discharges for each discharge cell can be halved compared to the conventional one, the contrast can be improved and the power consumption during addressing can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a PDP driving device according to an embodiment.
FIG. 2 is a timing chart for explaining a relationship between writing and reading of pixel data in a frame memory.
FIG. 3 is an explanatory diagram for explaining a relationship between each field and data written to the frame memory;
FIG. 4 is an explanatory diagram for explaining a drive format when driving a PDP;
FIG. 5 is an explanatory diagram for explaining a drive format in a second embodiment;
FIG. 6 is a block diagram showing a configuration of a data processing unit in the second embodiment.
FIG. 7 is an explanatory diagram showing an example of a light emission driving pattern and a data conversion table when the light emission driving pattern is executed in the second embodiment.
[Explanation of symbols]
DESCRIPTION OF
Claims (5)
2フィールド分の表示期間を、奇数フィールドと偶数フィールドの各1フィールド分の画素データに応じて、複数個Nのサブフィールドに分割すると共に、
前記奇数フィールドの画素データに応じて奇数行の表示ライン群の放電セルを選択駆動するサブフィールドと、前記偶数フィールドの画素データに応じて偶数行の表示ライン群の放電セルを選択駆動するサブフィールドとの配列順番を互いに1フィールド分ずらして配列し、
前記奇数フィールドの画素データに応じて前記奇数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間と、前記偶数フィールドの画素データに応じて前記偶数行の表示ライン群に位置する放電セルの各々を発光又は非発光のいずれか一方の状態に設定せしめるアドレス期間とを共に前記2フィールドに亘って設けることを特徴とするディスプレイパネルの駆動方法。 A display panel driving method for performing gradation display using a plurality of subfields,
The display period of two fields, in response to each one field of pixel data of the odd and even fields, as well as divided into subfields plurality N,
A subfield for selectively driving the discharge cells of the odd-numbered display line group according to the pixel data of the odd-numbered field, and a subfield for selectively driving the discharge cells of the even-numbered display line group according to the pixel data of the even-numbered field. Are arranged by shifting the arrangement order of each other by one field,
An address period in which each of the discharge cells positioned in the display line group in the odd-numbered row is set to either light emission or non-light emission in accordance with the pixel data in the odd field, and in accordance with the pixel data in the even field. A display panel driving method comprising: an address period for setting each of the discharge cells located in the display line group of the even-numbered rows to either one of light emission or non-light emission over the two fields. .
前記サブフィールド群内の前記サブフィールドの各々に、サブフィールド毎に対応した数の維持パルスを前記表示ラインに供給して前記発光セルのみを発光させる維持放電期間を設けると共に、
前記サブフィールド群内で最初に配列されるサブフィールドにおいてのみ前記アドレス期間の前に全ての放電セルを放電せしめることにより前記放電セル各々を発光セル又は非発光セルのいずれか一方の状態に初期化するリセット期間を設け、
前記サブフィールド群内のいずれか一のサブフィールドのアドレス期間において前記画素データに応じて前記奇数行と偶数行の表示ラインに位置する放電セルの各々を発光セル又は非発光セルのいずれか一方の状態に設定せしめることを特徴とする請求項1に記載のディスプレイパネルの駆動方法。Of the N subfields, M subfields (2 ≦ M ≦ N) arranged continuously are subfield groups,
Each of the subfields in the subfield group is provided with a sustain discharge period in which a number of sustain pulses corresponding to each subfield is supplied to the display line so that only the light emitting cells emit light ,
Only in the first subfield arranged in the subfield group, all the discharge cells are discharged before the address period to initialize each of the discharge cells to a light emitting cell or a non-light emitting cell. Set a reset period to
In the address period of any one subfield in the subfield group, each of the discharge cells located on the display lines of the odd and even rows according to the pixel data is either a light emitting cell or a non-light emitting cell. The display panel driving method according to claim 1, wherein the display panel is set to a state.
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