JP3676857B2

JP3676857B2 - Flash memory

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Publication number: JP3676857B2
Application number: JP21593195A
Authority: JP
Inventors: 智正家木
Original assignee: Renesas Technology Corp; Mitsubishi Electric Engineering Co Ltd
Current assignee: Renesas Technology Corp; Mitsubishi Electric Engineering Co Ltd
Priority date: 1995-08-24
Filing date: 1995-08-24
Publication date: 2005-07-27
Anticipated expiration: 2015-08-24
Also published as: JPH0963285A

Description

【０００１】
【発明の属する技術分野】
この発明は、電源の供給が断たれても記憶内容が保持され、その記憶内容の電気的な書き換えや一斉消去が可能なフラッシュメモリに関するものであり、特にその動作時における内部動作状態の把握に関するものである。
【０００２】
【従来の技術】
図１４は従来のフラッシュメモリの全体構成を示すブロック図である。図において、１はスタックド・ゲート・アバランシェ・インジェクション・ＭＯＳ・メモリなどの、電気的に消去や書き換えが可能な不揮発性の半導体メモリ素子によるメモリアレイであり、２はそのＸゲート、３はＹゲートである。４はこのメモリアレイ１に読み書きされるデータやコマンドなどが入出力される入出力バッファであり、５はアドレスが入力されるアドレスバッファである。６はライトイネーブル信号ＷＥ￣、チップイネーブル信号ＣＥ￣、アウトプットイネーブル信号ＯＥ￣などの制御信号が入力される入力バッファであり、上記各制御信号の符号に付加した“￣”は論理否定記号を示している。
【０００３】
７はアドレスバッファ５に入力されたアドレスをデコードしてＸゲート２を制御するＸデコーダであり、８は同じくＹゲート３を制御するＹデコーダである。９はメモリアレイ１に記憶されたデータを読み出すセンスアンプであり、１０はメモリアレイ１にデータを書き込むための書き込みトランジスタ、１１はメモリアレイ１の全ての記憶内容を一斉に消去するための消去回路である。１２は入出力バッファ４に入力されたコマンドをラッチするコマンドラッチであり、１３はそのコマンドをデコードするコマンドデコーダである。１４はコマンドデコーダ１３の出力や入力バッファ６に入力された制御信号に基づいて、デバイスの動作を制御する制御回路であり、１５はこの制御回路１４の制御によって、書き込みトランジスタ１０、消去回路１１などに供給する電源を発生する電圧発生回路である。
【０００４】
次に動作について説明する。
このように構成されたフラッシュメモリでは、メモリアレイ１の書き込み／消去／ベリファイといった動作の制御方法として、一般的にはソフトウェアコマンド・コントロール方式が採用されている。このソフトウェアコマンド・コントロール方式は、特定のソフトウェアコマンドをライトさせると、デバイスがそのコマンドに対応した動作モードになるものである。以下、このソフトウェアコマンドの中よりオートチップイレーズコマンドを例に挙げて説明する。オートチップイレーズコマンドがライトされると、デバイスはオートイレーズモードになり、メモリアレイ１の全てのビットの消去動作が自動的に開始される。この消去動作の終了はステータスポーリング機能によって確認することが可能である。ステータスポーリングはオートイレーズの完了を知る機能であり、読み出しを行った場合に、オートイレーズモード中であれば入出力バッファ４の特定の入出力ラインに“０”が出力され、オートイレーズが完了していれば“１”が出力される。つまり、オートチップイレーズコマンドをライトした後、読み出し状態で出力バッファ４の特定の入出力ラインのデータをモニタして、そのデータが“０”から“１”になるとオートイレーズモードが終了したものと判断する。
【０００５】
なお、このような従来のフラッシュメモリに関連のある技術が記載されている文献としては、例えば特開平５−１８２４８２号公報などがある。
【０００６】
【発明が解決しようとする課題】
従来のフラッシュメモリは以上のように構成されているので、そのステータスポーリング機能によってオートイレーズモードが終わったことを知ることはできるが、オートイレーズモード中のデバイス内部の状態には、大きく分けて「消去前書き込み状態」、「消去状態」、「消去ベリファイ状態」の３つの状態があり、デバイス内部がメモリアレイのどのブロックにおいて上記各動作状態のいずれにあるのかを外部から知ることはできず、そのため、オートイレーズが正しいシーケンスで動作しなかつたにもかかわらず、偶然にもステータスポーリングで読み出した特定の入出力ラインのデータが“１”であった場合には、外部からは消去が正常に終了したものと判断されてしまうという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、オート系動作モード時の状態変化を検出しその情報を状態レジスタに記憶させる機能を持たせ、オート系動作中の状態を詳細に知ることが可能で、正常に動作したか否かの区別が可能になるフラッシュメモリを得ることを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係るフラッシュメモリは、データの書き換えや一斉消去などの制御を行うための制御回路が出力する内部信号の変化を検出し、それをパルスとして情報化する状態パルス発生器、そのパルスの数を計数するカウンタ、およびその計数値をラッチして、必要に応じてそれを入出力バッファへ送るラッチ回路を有する状態記憶回路を設けたものである。
【０００９】
請求項２記載の発明に係るフラッシュメモリは、当該フラッシュメモリの各内部動作状態を、カウンタの各ビットのそれぞれに割り当てたものである。
【００１０】
請求項３記載の発明に係るフラッシュメモリは、複数のカウンタを状態記憶回路に持たせ、それらを切り替えて、選択されたカウンタの内容をラッチ回路に送ってラッチさせるようにしたものである。
【００１１】
請求項４記載の発明に係るフラッシュメモリは、状態パルス発生器からの信号の監視によって動作の異常を検出すると、その動作を強制終了させて、ラッチ回路に保持中のデータをロックさせるための信号を生成する暴走検知回路を、状態記憶回路に持たせたものである。
【００１２】
請求項５記載の発明に係るフラッシュメモリは、正常動作をした場合に得られるはずの期待値を発生するモード期待値発生器と、その期待値と実際の動作時の値との比較を行い、その一致／不一致によってパス／フェイルを判定する比較器とを、状態記憶回路に持たせたものである。
【００１３】
請求項６記載の発明に係るフラッシュメモリは、不揮発性メモリを設け、暴走検知回路の出力によって強制終了した場合、あるいは比較器でフェイルと判定された場合に、ラッチ回路の保持データをその不揮発性メモリに書き込むようにしたものである。
【００１４】
請求項７記載の発明に係るフラッシュメモリは、特定の動作モード中に変化する制御回路からの内部信号の情報を保持し、この情報を必要に応じて出力することで、特定の動作モード中のあるタイミングでのデバイス内部の状態を検知する状態記憶回路を持たせたものである。
【００１５】
請求項８記載の発明に係るフラッシュメモリは、状態記憶回路に制御回路からの切り替え信号によって切り替えられ内部信号の情報を保持する第１のカウンタ及び第２のカウンタと、前記第１または第２のカウンタの内容をラッチするラッチ回路とを持たせたものである。
【００１６】
請求項９記載の発明に係るフラッシュメモリは、状態記憶回路に制御回路からの内部信号に基づいてパルスを発生する状態パルス発生器と、一定時間内に前記状態パルス発生器からパルスが発生されない場合に異常状態であると前記制御回路に通知する暴走検知回路とを持たせたものである。
【００１７】
請求項１０記載の発明に係るフラッシュメモリは、状態記憶回路に動作モードが正常に作動した場合に得られる期待値を発生するモード期待値発生器と、前記モード期待値をラッチする第１のラッチ回路と、制御回路からの内部信号の情報をラッチする第２のラッチ回路と、前記第１のラッチ回路と第２のラッチ回路の内容を比較する比較器とを持たせたものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。図において、１はメモリアレイ、２はＸゲート、３はＹゲート、４は入出力バッファ、５はアドレスバッファ、６は入力バッファ、７はＸデコーダ、８はＹデコーダ、９はセンスアンプ、１０は書き込みトランジスタ、１１は消去回路、１２はコマンドラッチ、１３はコマンドデコーダ、１４は制御回路、１５は電圧発生回路であり、これらは図１４に示した従来のフラッシュメモリにおけるそれらと同等のものである。また、１６は特定の動作モード中に変化する制御回路１４からの内部信号の情報をパルスとして情報化して保持しておき、必要に応じてその保持している情報を入出力バッファ４へ送り、その入出力ラインより出力させることで、特定モード中のあるタイミングでのデバイス内部の状態を知ることができるようにするための状態記憶回路であり、この発明のフラッシュメモリは、従来のフラッシュメモリにこの状態記憶回路１６を付加している点に特徴を有するものである。
【００１９】
図２は実施の形態１におけるその状態記憶回路１６の内部構成を示すブロック図である。図において、２１は制御回路１４から送られてくる内部信号のそれぞれに対応して設けられ、受け取った内部信号の変化を検出してパルスとして情報化する状態パルス発生器であり、２２は各状態パルス発生器２１から出力されたパルスの論理和をとるオアゲートである。２３はこのオアゲート２２より出力されるパルスの数をカウントするカウンタであり、２４はカウンタ２３の各ビットの内容をラッチし、ラッチしたデータを必要に応じて入出力バッファ４に送り、その入出力ラインより出力させるラッチ回路である。
【００２０】
次に動作について説明する。
ここで、図３はオートイレーズモードにおける各内部信号の波形とデバイス内部の状態との関係を示す説明図であり、この場合、図２に示した内部信号１〜内部信号Ｍに相当するのが、この図３における消去前書き込み信号、消去信号、消去ベリファイ信号、およびブロック切替り信号の４つの信号である。なお、このオートイレーズモードの期間内のＳ０〜Ｓ１３で示す各期間はそれぞれ次の状態を示している。すなわち、期間Ｓ０はオートイレーズモード開始、Ｓ１はブロック１の書き込み、Ｓ２はブロック２の書き込み、Ｓ３はブロック３の書き込み、Ｓ４はブロック４の書き込み、Ｓ５はブロック１の消去、Ｓ６はブロック１の消去ベリファイ、Ｓ７はブロック２の消去、Ｓ８はブロック２の消去ベリファイ、Ｓ９はブロック３の消去、Ｓ１０はブロック３の消去ベリファイ、Ｓ１１はブロック４の消去、Ｓ１２はブロック４の消去ベリファイ、Ｓ１３はオートイレーズモード終了である。
【００２１】
オートイレーズモード信号がハイレベル（以下、“Ｈ”と表記する）になってオートイレーズが始まると、制御回路１４より回路活性化信号が送出されて状態記憶回路１６が活性化する（期間Ｓ０）。その後、モニタしている４つの内部信号が変化する度に、状態記憶回路１６では対応する状態パルス発生器２１がパルスを発生する。すなわち、オートイレーズモードになった後に消去前書き込み信号が“Ｈ”になると、デバイスはブロック１の消去前書き込みの状態に遷移し（期間Ｓ１）。この時、消去前書き込み信号のローレベル（以下、“Ｌ”と表記する）から“Ｈ”への変化が対応する状態パルス発生器２１で検出され、当該状態パルス発生器２１は１発目のパルスを発生させる。このパルスはオアゲート２２を介してカウンタ２３に送られ、その計数値をインクリメントする。ここで、カウンタ２３が８ビツトカウンタであればこれにより“０１H ”の情報を持つことになる。次に、ブロック切替り信号が“Ｌ”から“Ｈ”へ変化すると、ブロック２の消去前書き込みの状態に遷移する（期間Ｓ２）。その変化を検出した対応する状態パルス発生器２１の発生した２発目のパルスが、オアゲート２２よりカウンタ２３に送られてその計数値をインクリメントし、カウンタ２３は“０２H ”の情報を持つことになる。
【００２２】
以下同様に動作していき、期間Ｓ１２におけるブロック４の消去ベリファイが終了すると、その時の消去ベリファイ信号およびブロック切替り信号の“Ｈ”から“Ｌ”への変化を検出した状態パルス発生器２１から１３発目のパルスが発生する。カウンタ２３はオアゲート２２を介して入力されるそのパルスによってインクリメントされ、“０ＤH ”の情報を持つことになる。このカウンタ２３の情報を制御回路１４から発生させるラッチ制御信号によって、ラッチ回路２４を介して入出力バッファ４の入出力ラインに伝搬させる。従って、ラッチ回路２４が常にカウンタ２３の情報を受け付けていれば、タイムリーな情報を入出力バッファ４の入出力ラインより読み出すことができる。また、必要な時にのみラッチ回路２４がカウンタ２３の情報を受け付けるようにすると、あるタイミングのデバイスの動作状態を記憶させることになる。
【００２３】
これを図に示すと図４のようになる。図において、Ｃ０〜Ｃ７はカウンタ２３の各ビット、Ｌ０〜Ｌ７はラッチ回路２４の各ビット、Ｄ０〜Ｄ７は入出力バッファ４の各入出力ラインであり、入出力ラインＤ７はステータスポーリングに割り当てられている。また、カウンタ２３とラッチ回路２４の間、ラッチ回路２４と入出力バッファ４の間に示された矢印に付加された〇印は、制御回路１４により情報伝搬可能となっている場合、×印は制御回路１４により情報伝搬禁止となっている場合をそれぞれ示している。オートイレーズが開始されると、制御回路１４によって入出力ラインＤ７は“０”を出力する。なお、他の入出力ラインＤ０〜Ｄ６はそれぞれ“０”又は“１”のいずれかである。初期的にはカウンタ２３からラッチ回路２４へは情報伝搬可能で、ラッチ回路２４から入出力バッファ４へは情報伝搬禁止の状態となるようにラッチ制御信号は制御される。また、期間Ｓ０においてカウンタ２３とラッチ回路２４は活性化され、状態パルス発生器２１からオアゲート２２を介して送られてくるパルスをカウントする準備がなされる。このラッチ制御信号が情報伝搬可能／禁止かで入出力ラインＤ０〜Ｄ７に出力される情報は異なる。なお、ラッチ制御信号は入力バッファ６に入力されるチップイネーブル信号ＣＥ￣とアウトプットイネーブル信号ＯＥ￣の電位の組み合わせによって、オート系モードの動作時にのみ任意の状態を選択できる。このチップイネーブル信号ＣＥ￣とアウトプットイネーブル信号ＯＥ￣の組み合わせと、ラッチ制御信号による信号伝搬状態との関係を次の表１に示す。
【００２４】
【表１】

【００２５】
次に、オートイレーズ時のタイミングチャートを図５に示す。図中のＶCCは電圧発生回路１５より与えられる、例えば＋５Ｖのロジックレベルの電源であり、ＶPPは同じく電圧発生回路１５より供給される、例えば＋１２Ｖのメモリアレイ１の書き換えや一斉消去を行うための電源である。この電源ＶPPの電圧ＶPPH は＋１２Ｖ、電圧ＶPPL は＋５Ｖである。また、ＴCESPはチップイネーブル信号ＣＥ￣を“Ｈ”状態にしておかなければならない、ステータスポーリング前のチップイネーブル信号ＣＥ￣のセットアップ時間である。ここで、入出力バッファ４の各入出力ラインＤ０〜Ｄ７は、アウトプットイネーブル信号ＯＥ￣が“Ｈ”の間は高インピーダンスのフローティング状態にあり、図中の“ア”および“イ”で示したタイミングでオートイレーズのソフトウェアコマンドが入力される。なお、この入出力バッファ４の入出力ラインＤ７は図示のように、オートイレーズが開始されると“０”になり、オートイレーズが終了すると“１”になる。
【００２６】
ここで、状態記憶回路１６の状態パルス発生器２１は、例えば図６のブロック図に示すように構成される。図において、３１は入力信号ＩＮを遅延させる遅延回路であり、３２は入力信号ＩＮと遅延回路３１の出力信号との排他的論理和をとる排他的論理和回路である。このように構成された状態パルス発生器２１の入力信号ＩＮが“Ｈ”から“Ｌ”へ、または“Ｌ”から“Ｈ”へ変化した場合、当該入力信号ＩＮは２系統に分けられて、その一方が直接排他的論理和回路３２の一方の入力端子に、もう一方が遅延回路３１を介して排他的論理和回路３２の他方の入力端子にそれぞれ入力されているので、状態パルス発生器２１は遅延回路３１の遅延時間と同じパルス幅の出力信号ＯＵＴを発生させる。
【００２７】
また、そのときに他の状態パルス発生器２１と同期がとれるようにするためには、上記遅延回路３１の部分にＤフリップフロップなどを用いるとよい。図７はそのような状態パルス発生器２１を示すブロック図である。図において、３３は図６に示す遅延回路３１と代替されたＤフリップフロップであり、３４は排他的論理和回路３２より出力されるパルスのパルス幅を調整するためのパルス生成器である。Ｄフリップフロップ３３はクロック信号ＣＬＫの半周期分しか遅れないので、十分な幅のパルスを得るために、排他的論理和回路３２の出力部にパルス生成器３４を付加させて、出力信号ＯＵＴのパルス幅を最適なものに調整する。
【００２８】
実施の形態２．
なお、上記実施の形態１では、状態記憶回路１６のカウンタ２３が下位のビットＣＯより上位のビットＣ７へ順序通りにカウントアップさせるものについて説明したが、各動作状態を特定のビットに割り当てるようにしてもよい。図８はこの実施の形態２におけるそのようなカウンタ２３の各ビットと動作状態の対応を示した説明図である。すなわち、ビットＣ３とＣ２の部分でメモリアレイ１の各ブロックを表す。この２ビットの内容“００”、“０１”、“１０”、“１１”のそれぞれをブロック１、ブロック２、ブロック３、ブロック４に対応させれば、どのブロックの状態であるか判断がつく。また、ビットＣ１とＣ０の部分は個別の状態を知るために割り当てている。消去時であれば何回消去パルスを印加したかでも良い。従って、この図８のカウンタ２３が示す値が“２ＡH ”である場合には、ブロツク３の消去（期間Ｓ９）中で、消去パルスを２回印加している状態であることが判る。
【００２９】
実施の形態３．
また、上記実施の形態１、２では各内部動作状態を８ビットで表した場合について説明したが、それを１６ビットで表せば、そのビット数の増えた分だけさらに詳細な内部動作の状態を知ることが可能となる。図９はそのようなこの発明の実施の形態３による状態記憶回路の要部を示したブロック図である。この場合には２つのカウンタ２３ａおよび２３ｂを有し、切り替え制御信号によってそれらの切り替えを行い、選択された方のカウンタの情報をラツチ回路２４に送ってラッチさせる。例えば、制御信号を“Ｈ”とすればカウンタ２３ａの内容がラッチ回路２４にラッチされて、入出力バッファ４の入出力ラインに出力され、制御信号を“Ｌ”とすればカウンタ２３ｂの内容がラッチ回路２４にラッチされて、入出力バッファ４の入出力ラインに出力される。これによって、より詳細な内部動作の状態を知ることが可能となる。なお、切り替え制御信号の数を増やせばより多くの数のカウンタを切り替えることができ、さらに詳細な内部動作の状態を知ることが可能となる。
【００３０】
実施の形態４．
図１０はこの発明の実施の形態４によるフラッシュメモリにおける状態記憶回路１６の内部構成を示すブロック図である。図において、２５は状態パルス発生器２１が発生するパルスを監視しており、一定時間内にパルスが発生しなければ異常動作であるとして、制御回路１４にその旨を通知する信号を送る暴走検知回路である。
【００３１】
次に動作について説明する。
オート系動作中にハングアップを起こした場合には電源を落とすといった処置をしなければならないが、上記各実施の形態のフラッシュメモリでは、内部動作の情報をラッチ回路２４に保持させているため、電源を落とすと保持されている情報が消えてしまう。このためハングアップした場合にモードを終了させるとともに、内部状態の読み出しを可能にするために暴走検知回路２５が付加されている。この暴走検知回路２５は状態パルス発生器２１からのパルスの発生を監視しており、状態パルス発生器２１がパルスを一定時間内に発生させなければ異常動作であるとして、その旨を通知する信号を制御回路１４に送出する。この信号を受けた制御回路１４はオート系モードを終了させるとともに、ラッチ回路２４のデータをロックして情報がクリアされることを防止する信号を発生する。この信号によってラッチ回路２４に保持されているデータはロックされ、その後にそのデータを読み出せば、デバイスの内部動作の状態を知ることができる。
【００３２】
実施の形態５．
図１１はこの発明の実施の形態５によるフラッシュメモリの状態記憶回路１６の内部構成を示すブロック図である。図において、２６はオート系モードが正常作動した場合に得られるはずの期待値を発生するモード期待値発生器、２７はこのモード期待値発生器２６が発生した期待値をラッチするラッチ回路であり、２８はこのラッチ回路２７の内容と、ラッチ回路２４にラッチされている実際の動作によるカウンタ２３の内容とを比較し、その一致／不一致によってパス／フェイルの判定を行う比較器である。
【００３３】
次に動作について説明する。
ステータスポーリング機能だけではオート系モードが正常に終了したかどうか判らないため、この実施の形態５では図示のようにモード期待値発生器２６を付加して、コマンドデコーダ１３でデコードされたコマンドによるオート系モードが正常に作動した場合に得られるべき期待値を発生させ、それをラッチ回路２７に保持させる。比較器２８はこのラッチ回路２７の保持データと、実際の作動に応じてカウント動作したカウンタ２３よりラッチ回路２７に送られて保持されているデータとを比較する。その結果、両者が一致していればパスと判定してそのデータを入出力ラインに出力し、不一致であればフェイルと判定してその旨を信号で制御回路１４に通知し、当該データの入出力ラインへの出力は行わない。すなわち、ステータスポーリングが入出力ラインＤ７に、パス／フェイルの判定が入出力ラインＤ６に割り当てられている場合、入出力ラインＤ７が“０”から“１”になった時の入出力ラインＤ６が“０”であればパスと判断し、“１”であればフェイルと判断する。これによってオート系動作が正常に終了したか否かを判断できる。
【００３４】
実施の形態６．
なお、上記実施の形態４および実施の形態５では、暴走時の内部状態の情報の保持と、オート系モードが正常に終了することの確認とをそれぞれ個別に行っている場合について述べたが、それらのいずれにも対応できるフラッシュメモリを実現することも可能である。図１２はそのようなフラッシュメモリの状態記憶回路１６の内部構成を示すブロック図であり、図１０に示した実施の形態４における状態記憶回路１６と図１１に示した実施の形態５における状態記憶回路１６とを組み合わせたものである。このような回路構成をとることにより、暴走検知回路２５で強制終了させても、その動作が正常終了か異常終了かを判断することができる。
【００３５】
実施の形態７．
また、上記実施の形態４においては、暴走検知によって強制終了を行う時に、制御回路１４から発生される信号によってラッチ回路２４の保持データをロックしていたが、制御回路１４が発生する前記信号を利用して、ラッチ回路２４の持っている情報を不揮発性のメモリに書き込むようにしてもよい。図１３はそのようなこの発明の実施の形態７の要部を示すブロック図であり、１８は不揮発性メモリ、１９は不揮発性メモリ１８の書き込みを行う書き込みトランジスタである。暴走検知によって強制終了を行う時に制御回路１４から発生される信号によって、電源発生回路１５より書き込みトランジスタ１９に書き込み用の電圧を送り、ラッチ回路２４に保持されているデータを不揮発性メモリ１８に書き込む。これによって、電源を落としてもラッチ回路２４の持っていた情報は不揮発性メモリ１８内に残り、例えば客先で不具合が生じたような場合でも、その時のデバイスの状態の記録が失われることがなくなり、解析に当たつてデバイスの状態をより詳細に知ることが可能となるため、解析時間を短縮できるなどの効果が期待できる。
【００３６】
実施の形態８．
なお、実施の形態７では、暴走検知にて強制終了させる場合のラッチ回路２４の保持データを不揮発性メモリ１８に格納させていたが、これを比較器２８によるモード期待値発生器２６からの期待値と、実際の動作におけるカウンタ２３の値との比較により、フェイルと判定された場合の信号に対して適用することも可能であり、それによって実施の形態７と同様の効果が得られる。
【００３７】
【発明の効果】
以上のように、請求項１の発明によれば、制御回路からの内部信号の変化を、状態パルス発生器で検出してそれをパルスとして情報化し、そのパルスを計数したカウンタの計数値をラッチ回路にラッチして、それを必要に応じて入出力バッファへ送るように構成したので、この入出力バッファの入出力ラインを参照すれば、デバイス内部がどのような動作状態にあるのかを外部から容易に知ることが可能となり、例えば、オートイレーズなどの動作が正しいシーケンスで動作しなかつたにもかかわらず、偶然にステータスポーリングで読み出した特定の入出力ラインのデータが“１”となり、消去が正常に終了したものと誤認されるというようなことがなくなり、正常に動作したか否かを容易に区別することが可能なフラッシュメモリが得られる効果がある。
【００３８】
請求項２の発明によれば、カウンタの各ビットのそれぞれに各内部動作状態を割り当てるように構成したので、デバイスの内部動作状態の判断がさらに容易なものとなる効果がある。
【００３９】
請求項３の発明によれば、複数のカウンタを切り替えて、ラッチ回路にその選択されたカウンタの内容を送ってラッチさせるように構成したので、内部動作の状態を表現するビット数が増加し、より詳細な内部動作状態を知ることが可能になる効果がある。
【００４０】
請求項４の発明によれば、暴走検知回路を設けて状態パルス発生器からの信号を監視し、動作異常が検出されるとその動作を強制終了させて、ラッチ回路に保持中のデータをロックさせるように構成したので、ハングアップなど異常動作によって動作が強制終了しても、ラッチ回路に保持されているデータがクリアされることがなくなり、後にその情報を読み出せば、そのときの内部動作の状態を知ることが可能になる効果がある。
【００４１】
請求項５の発明によれば、モード期待値発生器と比較器を設け、モード期待値発生器より正常動作した場合に得られるはずの期待値を発生し、その期待値とラッチ回路にラッチされている実際の動作時の値とを比較器で比較して、その一致／不一致によってパス／フェイルを判定するように構成したので、オート系の動作が正常に終了したか否かを確実に判断することが可能になる効果がある。
【００４２】
請求項６の発明によれば、暴走検知回路の出力によって動作が強制終了した場合、あるいは比較器でフェイルと判定された場合に、ラッチ回路の保持データを不揮発性メモリに格納するように構成したので、電源を落としてもラッチ回路の保持データは不揮発性メモリ内に残るため、客先などで不具合が生じたような場合でも、その時のデバイスの状態が失われることがなくなり、解析に当たつてデバイスの状態をより詳細に知ることが可能となり、解析時間を短縮することができる効果がある。
【００４３】
請求項７の発明によれば、特定の動作モード中に変化する制御回路からの内部信号の情報を保持し、この情報を必要に応じて出力することで、特定の動作モード中のあるタイミングでのデバイス内部の状態を検知する状態記憶回路を持たせた構成としたので、デバイスの内部状態を所望のタイミングで知ることができ、内部状態の遷移や各状態において正常な動作が行われているかを確認することができる効果がある。
【００４４】
請求項８の発明によれば、状態記憶回路に制御回路からの切り替え信号によって切り替えられ内部信号の情報を保持する第１のカウンタ及び第２のカウンタと、前記第１または第２のカウンタの内容をラッチするラッチ回路とを持たせた構成としたので、内部情報を多数のビット数で表すことができるようになり、より詳細な内部動作の状態を知ることができる効果がある。
【００４５】
請求項９の発明によれば、状態記憶回路に制御回路からの内部信号に基づいてパルスを発生する状態パルス発生器と、一定時間内に前記状態パルス発生器からパルスが発生されない場合に異常状態であると前記制御回路に通知する暴走検知回路とを持たせた構成としたので、オート系動作（自動的な動作）中にハングアップ等が起きた場合に、所定の部位に即時的に対処する動作を行わせることができ、異常状態の発生によるデータ損失を防止できる効果がある。
【００４６】
請求項１０の発明によれば、状態記憶回路に動作モードが正常に作動した場合に得られる期待値を発生するモード期待値発生器と、前記モード期待値をラッチする第１のラッチ回路と、制御回路からの内部信号の情報をラッチする第２のラッチ回路と、前記第１のラッチ回路と第２のラッチ回路の内容を比較する比較器とを持たせた構成としたので、この比較器の比較結果からデバイスの内部動作が正常に行われていたか、また正常終了したか否かを判断できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。
【図２】上記実施の形態における状態記憶回路の内部構成を示すブロック図である。
【図３】上記実施の形態におけるオートイレーズモード時の内部信号の波形とデバイス内部の状態との関係を示す説明図である。
【図４】上記実施の形態におけるオートイレーズモード時のカウンタ、ラッチ回路および入出力バッファの内容を示す説明図である。
【図５】上記実施の形態におけるオートイレーズモード時の、各信号の時間関係を示すタイミングチャートである。
【図６】上記実施の形態における状態記憶回路内の状態パルス発生器の構成例を示すブロック図である。
【図７】上記実施の形態における状態記憶回路内の状態パルス発生器の他の構成例を示すブロック図である。
【図８】この発明の実施の形態２によるフラッシュメモリにおける、カウンタの各ビットと内部動作状態との対応を示す説明図である。
【図９】この発明の実施の形態３によるフラッシュメモリにおける状態記憶回路の要部を示すブロック図である。
【図１０】この発明の実施の形態４によるフラッシュメモリにおける状態記憶回路の内部構成を示すブロック図である。
【図１１】この発明の実施の形態５によるフラッシュメモリにおける状態記憶回路の内部構成を示すブロック図である。
【図１２】この発明の実施の形態６によるフラッシュメモリにおける状態記憶回路の内部構成を示すブロック図である。
【図１３】この発明の実施の形態７によるフラッシュメモリの要部を示すブロック図である。
【図１４】従来のフラッシュメモリの全体構成を示すブロック図である。
【符号の説明】
１メモリアレイ、４入出力バッファ、１４制御回路、１６状態記憶回路、１８不揮発性メモリ、２１状態パルス発生器、２３、２３ａ、２３ｂカウンタ、２４ラッチ回路、２５暴走検知回路、２６モード期待値発生器、２８比較器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a flash memory in which stored contents are retained even when power supply is cut off, and the stored contents can be electrically rewritten and erased at the same time. In particular, the present invention relates to grasping the internal operation state during the operation. Is.
[0002]
[Prior art]
FIG. 14 is a block diagram showing the overall configuration of a conventional flash memory. In the figure, 1 is a memory array of non-volatile semiconductor memory elements that can be electrically erased and rewritten, such as stacked gate, avalanche, injection, MOS, memory, etc., 2 is its X gate, 3 is its Y gate It is. Reference numeral 4 denotes an input / output buffer for inputting / outputting data and commands to / from the memory array 1, and reference numeral 5 denotes an address buffer for inputting an address. Reference numeral 6 denotes an input buffer to which control signals such as a write enable signal WE￣, a chip enable signal CE￣, and an output enable signal OE￣ are input, and “￣” added to the sign of each control signal indicates a logical negation symbol. Show.
[0003]
7 is an X decoder for controlling the X gate 2 by decoding the address input to the

address buffer

5, and 8 is a Y decoder for controlling the Y gate 3. 9 is a sense amplifier for reading data stored in the

memory array

1, 10 is a write transistor for writing data to the

memory array

1, and 11 is an erasing circuit for simultaneously erasing all stored contents of the memory array 1. It is. Reference numeral 12 denotes a command latch that latches a command input to the input / output buffer 4, and reference numeral 13 denotes a command decoder that decodes the command. Reference numeral 14 denotes a control circuit that controls the operation of the device based on the output of the command decoder 13 or a control signal input to the input buffer 6, and 15 denotes a write transistor 10, an erase circuit 11, etc. under the control of the control circuit 14. It is a voltage generation circuit which generates the power supply supplied to.
[0004]
Next, the operation will be described.
In the flash memory configured as described above, a software command control method is generally employed as a method for controlling operations such as writing / erasing / verifying the memory array 1. In this software command control method, when a specific software command is written, the device enters an operation mode corresponding to the command. Hereinafter, an auto chip erase command will be described as an example from among the software commands. When the auto chip erase command is written, the device enters the auto toilet mode, and the erase operation of all the bits of the memory array 1 is automatically started. The end of the erase operation can be confirmed by a status polling function. Status polling is a function that knows the completion of auto toilets. When reading is performed, “0” is output to a specific input / output line of the input / output buffer 4 during auto toilet mode, and auto toilets are completed. If it is, “1” is output. That is, after writing the auto chip erase command, the data of a specific input / output line of the output buffer 4 is monitored in the read state, and the auto toilet mode is terminated when the data changes from “0” to “1”. to decide.
[0005]
Incidentally, as a document describing a technique related to such a conventional flash memory, there is, for example, JP-A-5-182482.
[0006]
[Problems to be solved by the invention]
Since the conventional flash memory is configured as described above, it is possible to know that the auto toilet mode has ended by its status polling function, but the state inside the device in the auto toilet mode can be roughly divided into “ There are three states, “write state before erasure”, “erase state”, and “erase verify state”, and it is impossible to know from the outside in which block of the memory array the device is in each of the above operation states. For this reason, if the data of a specific input / output line read by status polling is “1” by chance even though auto toilets did not operate in the correct sequence, erasure is normally performed from the outside. There was a problem that it was judged to have been completed.
[0007]
The present invention has been made to solve the above problems, and has a function of detecting a change in state in the auto system operation mode and storing the information in the status register, and details the state during the auto system operation. It is an object of the present invention to obtain a flash memory that can be known to the user and can be distinguished whether or not it has operated normally.
[0008]
[Means for Solving the Problems]
A flash memory according to a first aspect of the present invention is a state pulse generator that detects a change in an internal signal output from a control circuit for performing control such as data rewriting and simultaneous erasure, and informationizes the change as a pulse, A counter for counting the number of pulses and a state storage circuit having a latch circuit for latching the count value and sending it to an input / output buffer as necessary are provided.
[0009]
A flash memory according to a second aspect of the present invention is such that each internal operation state of the flash memory is assigned to each bit of the counter.
[0010]
According to a third aspect of the present invention, a flash memory has a plurality of counters in a state storage circuit, which are switched, and the contents of the selected counter are sent to a latch circuit to be latched.
[0011]
The flash memory according to claim 4 is a signal for forcibly terminating the operation and locking the data being held in the latch circuit when an abnormal operation is detected by monitoring the signal from the state pulse generator. The state memory circuit has a runaway detection circuit that generates
[0012]
The flash memory according to the invention of claim 5 performs a mode expected value generator that generates an expected value that should be obtained in normal operation, and compares the expected value with a value during actual operation. The state memory circuit is provided with a comparator for determining pass / fail by the match / mismatch.
[0013]
According to a sixth aspect of the present invention, there is provided a non-volatile memory provided with a non-volatile memory, and when the data is forcibly terminated by the output of the runaway detection circuit or when the comparator determines that a failure has occurred, It is written in memory.
[0014]
A flash memory according to a seventh aspect of the invention holds information of an internal signal from a control circuit that changes during a specific operation mode, and outputs this information as necessary, so that A state storage circuit for detecting the internal state of the device at a certain timing is provided.
[0015]
A flash memory according to an eighth aspect of the present invention includes a first counter and a second counter which are switched by a switching signal from a control circuit to a state storage circuit and hold information of an internal signal, and the first or second counter And a latch circuit for latching the contents of the counter.
[0016]
According to a ninth aspect of the present invention, there is provided a flash memory comprising: a state pulse generator for generating a pulse in the state storage circuit based on an internal signal from the control circuit; and a case in which no pulse is generated from the state pulse generator within a predetermined time Is provided with a runaway detection circuit for notifying the control circuit of an abnormal state.
[0017]
According to a tenth aspect of the present invention, there is provided a flash memory according to a tenth aspect of the present invention, a mode expectation value generator for generating an expectation value obtained when the operation mode of the state storage circuit operates normally, and a first latch for latching the mode expectation value A circuit, a second latch circuit that latches information of an internal signal from the control circuit, and a comparator that compares the contents of the first latch circuit and the second latch circuit.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
FIG. 1 is a block diagram showing the overall configuration of a flash memory according to Embodiment 1 of the present invention. In the figure, 1 is a memory array, 2 is an X gate, 3 is a Y gate, 4 is an input / output buffer, 5 is an address buffer, 6 is an input buffer, 7 is an X decoder, 8 is a Y decoder, 9 is a sense amplifier, 10 Is a write transistor, 11 is an erasure circuit, 12 is a command latch, 13 is a command decoder, 14 is a control circuit, and 15 is a voltage generation circuit, which are equivalent to those in the conventional flash memory shown in FIG. is there. Also, 16 stores information of the internal signal from the control circuit 14 that changes during a specific operation mode as a pulse and stores it as information, and sends the stored information to the input / output buffer 4 as necessary. It is a state storage circuit for making it possible to know the internal state of the device at a certain timing in a specific mode by outputting from the input / output line. The flash memory of the present invention is a conventional flash memory. This is characterized in that the state memory circuit 16 is added.
[0019]
FIG. 2 is a block diagram showing an internal configuration of the state storage circuit 16 in the first embodiment. In the figure, 21 is a state pulse generator provided corresponding to each of the internal signals sent from the control circuit 14, and detects a change in the received internal signal and informationizes it as a pulse. This is an OR gate that takes the logical sum of the pulses output from the pulse generator 21. A counter 23 counts the number of pulses output from the

OR gate

22, and 24 latches the contents of each bit of the counter 23, and sends the latched data to the input / output buffer 4 as necessary. This is a latch circuit for outputting from a line.
[0020]
Next, the operation will be described.
Here, FIG. 3 is an explanatory diagram showing the relationship between the waveform of each internal signal in the auto toilet mode and the internal state of the device, and in this case, it corresponds to the internal signal 1 to the internal signal M shown in FIG. These are the four signals of the pre-erase write signal, erase signal, erase verify signal, and block switching signal in FIG. In addition, each period shown by S0-S13 in the period of this auto toilet mode has shown the next state, respectively. That is, period S0 starts auto toilet mode, S1 writes block 1, S2 writes block 2, S3 writes block 3, S4 writes block 4, S5 erases block 1, S6 is block 1 Erase verify, S7 erases block 2, S8 erases block 2, S9 erases block 3, S10 erases block 3, S11 erases block 4, S12 erases block 4, S13 Auto toilets mode is over.
[0021]
When the auto toilet mode signal becomes high (hereinafter referred to as “H”) and auto toilet begins, a circuit activation signal is sent from the control circuit 14 to activate the state memory circuit 16 (period S0). . After that, every time the four internal signals monitored change, the state storage circuit16Then, the corresponding state pulse generator 21 generates a pulse. That is, when the pre-erase write signal becomes “H” after entering the auto toilet mode, the device transits to the pre-erase write state of block 1 (period S1). At this time, a change from the low level (hereinafter referred to as “L”) of the pre-erase write signal to “H” is detected by the corresponding state pulse generator 21, and the state pulse generator 21 Generate a pulse. This pulse is sent to the counter 23 via the OR gate 22, and the count value is incremented. Here, if the counter 23 is an 8-bit counter, it has information of “01H”. Next, when the block switching signal changes from “L” to “H”, the block 2 transitions to the pre-erase write state (period S2). The second pulse generated by the corresponding state pulse generator 21 that detects the change is sent from the OR gate 22 to the counter 23 to increment the count value, and the counter 23 has the information “02H”. Become.
[0022]
Thereafter, the same operation is performed, and when the erase verify of the block 4 in the period S12 is completed, the state pulse generator 21 that detects the change from “H” to “L” of the erase verify signal and the block switching signal at that time is detected. A thirteenth pulse is generated. The counter 23 is incremented by the pulse inputted through the OR gate 22 and has information of “0DH”. Information of the counter 23 is propagated to the input / output line of the input / output buffer 4 through the latch circuit 24 by a latch control signal generated from the control circuit 14. Therefore, timely information can be read from the input / output line of the input / output buffer 4 if the latch circuit 24 always accepts the information of the counter 23. Further, if the latch circuit 24 accepts the information of the counter 23 only when necessary, the operation state of the device at a certain timing is stored.
[0023]
This is shown in FIG. In the figure, C0 to C7 are bits of the counter 23, L0 to L7 are bits of the latch circuit 24, D0 to D7 are input / output lines of the input / output buffer 4, and the input / output line D7 is assigned to status polling. ing. In addition, the mark “O” added to the arrow between the counter 23 and the latch circuit 24 and between the latch circuit 24 and the input / output buffer 4 indicates that the information can be propagated by the control circuit 14. Each of the cases where information propagation is prohibited by the control circuit 14 is shown. When auto toilet is started, the control circuit 14 outputs “0” to the input / output line D7. The other input / output lines D0 to D6 are either “0” or “1”. Initially, information can be propagated from the counter 23 to the latch circuit 24, and the latch control signal is controlled so that information propagation is prohibited from the latch circuit 24 to the input / output buffer 4. In the period S0, the counter 23 and the latch circuit 24 are activated, and preparations are made for counting pulses sent from the state pulse generator 21 via the OR gate 22. The information output to the input / output lines D0 to D7 differs depending on whether the latch control signal is capable of propagating information. Note that the latch control signal can be selected in any state only during the operation of the auto mode by the combination of the potentials of the chip enable signal CE 信号 and the output enable signal OE￣ input to the input buffer 6. The relationship between the combination of the chip enable signal CE￣ and the output enable signal OE￣ and the signal propagation state by the latch control signal is shown in Table 1 below.
[0024]
[Table 1]

[0025]
Next, FIG. 5 shows a timing chart during auto toilets. In the figure, Vcc is a power supply of a logic level of, for example, + 5V supplied from the voltage generation circuit 15, and VPP is also supplied from the voltage generation circuit 15, for example, for rewriting or simultaneous erasing of the memory array 1 of + 12V. It is a power supply. The voltage VPPH of this power supply VPP is + 12V, and the voltage VPPL is + 5V. TCESP is the setup time of the chip enable signal CE￣ before status polling, in which the chip enable signal CE￣ must be in the “H” state. Here, the input / output lines D0 to D7 of the input / output buffer 4 are in a high impedance floating state while the output enable signal OE is “H”, and are indicated by “A” and “I” in the figure. At the same time, an auto toilet software command is entered. As shown in the figure, the input / output line D7 of the input / output buffer 4 becomes “0” when auto toilets are started, and becomes “1” when auto toilets end.
[0026]
Here, the state pulse generator 21 of the state storage circuit 16 is configured as shown in the block diagram of FIG. 6, for example. In the figure, 31 is a delay circuit that delays an input signal IN, and 32 is an exclusive OR circuit that takes an exclusive OR of the input signal IN and the output signal of the delay circuit 31. When the input signal IN of the state pulse generator 21 configured in this way changes from “H” to “L” or from “L” to “H”, the input signal IN is divided into two systems, One of them is directly input to one input terminal of the exclusive OR circuit 32, and the other is input to the other input terminal of the exclusive OR circuit 32 via the delay circuit 31, so that the state pulse generator 21 Generates an output signal OUT having the same pulse width as the delay time of the delay circuit 31.
[0027]
In order to synchronize with other state pulse generators 21 at that time, a D flip-flop or the like may be used for the delay circuit 31. FIG. 7 is a block diagram showing such a state pulse generator 21. In the figure, 33 is a D flip-flop substituted for the delay circuit 31 shown in FIG. 6, and 34 is a pulse generator for adjusting the pulse width of the pulse output from the exclusive OR circuit 32. Since the D flip-flop 33 is delayed only by a half cycle of the clock signal CLK, a pulse generator 34 is added to the output part of the exclusive OR circuit 32 in order to obtain a sufficiently wide pulse, and the output signal OUT Adjust the pulse width to the optimum value.
[0028]
Embodiment 2. FIG.
In the first embodiment, the counter 23 of the state storage circuit 16 counts up to the bit C7 higher in order than the lower bit CO. However, each operation state is assigned to a specific bit. May be. FIG. 8 is an explanatory diagram showing the correspondence between each bit of the counter 23 and the operation state in the second embodiment. That is, each block of the memory array 1 is represented by bits C3 and C2. If each of these 2-bit contents “00”, “01”, “10”, and “11” is associated with block 1, block 2, block 3, and block 4, it can be determined which block is in the state. . Bits C1 and C0 are assigned to know the individual states. Any number of erase pulses may be applied during erasure. Therefore, when the value indicated by the counter 23 in FIG. 8 is “2AH”, it can be seen that the erase pulse is applied twice during the erase of the block 3 (period S9).
[0029]
Embodiment 3 FIG.
In the first and second embodiments, the case where each internal operation state is represented by 8 bits has been described. However, if this is represented by 16 bits, a more detailed internal operation state corresponding to the increase in the number of bits is provided. It becomes possible to know. FIG. 9 is a block diagram showing the main part of such a state storage circuit according to the third embodiment of the present invention. In this case, there are two counters 23a and 23b, which are switched by a switching control signal, and the information of the selected counter is sent to the latch circuit 24 to be latched. For example, if the control signal is “H”, the contents of the counter 23 a are latched in the latch circuit 24 and output to the input / output line of the input / output buffer 4, and if the control signal is “L”, the contents of the counter 23 b are It is latched by the latch circuit 24 and output to the input / output line of the input / output buffer 4. As a result, it becomes possible to know a more detailed state of the internal operation. Note that if the number of switching control signals is increased, a larger number of counters can be switched, and a more detailed state of internal operation can be known.
[0030]
Embodiment 4 FIG.
FIG. 10 is a block diagram showing an internal configuration of the state storage circuit 16 in the flash memory according to the fourth embodiment of the present invention. In the figure, reference numeral 25 denotes a pulse that is generated by the state pulse generator 21. If a pulse does not occur within a certain time, it is assumed that the operation is abnormal, and a runaway detection is sent to the control circuit 14 to notify that. Circuit.
[0031]
Next, the operation will be described.
When a hang-up occurs during the auto system operation, it is necessary to take measures such as turning off the power. However, in the flash memory according to each of the above embodiments, the internal circuit information is held in the latch circuit 24. The stored information is lost when the power is turned off. For this reason, a runaway detection circuit 25 is added in order to terminate the mode in the case of hanging up and to enable reading of the internal state. This runaway detection circuit 25 monitors the generation of a pulse from the state pulse generator 21, and if the state pulse generator 21 does not generate a pulse within a predetermined time, it is determined that the operation is abnormal and a signal notifying that. Is sent to the control circuit 14. Upon receiving this signal, the control circuit 14 terminates the auto system mode and generates a signal for locking the data in the latch circuit 24 to prevent the information from being cleared. The data held in the latch circuit 24 is locked by this signal, and the state of the internal operation of the device can be known by reading the data thereafter.
[0032]
Embodiment 5. FIG.
FIG. 11 is a block diagram showing an internal configuration of the state memory circuit 16 of the flash memory according to the fifth embodiment of the present invention. In the figure, reference numeral 26 denotes a mode expectation value generator that generates an expected value that should be obtained when the auto system mode normally operates, and 27 denotes a latch circuit that latches the expected value generated by the mode expectation value generator 26. , 28 are comparators that compare the contents of the latch circuit 27 with the contents of the counter 23 by the actual operation latched in the latch circuit 24 and determine pass / fail by the coincidence / mismatch.
[0033]
Next, the operation will be described.
Since only the status polling function cannot determine whether or not the auto system mode has been normally completed, in the fifth embodiment, a mode expectation value generator 26 is added as shown in FIG. An expected value to be obtained when the system mode is normally operated is generated and held in the latch circuit 27. The comparator 28 compares the data held in the latch circuit 27 with the data sent to the latch circuit 27 and held by the counter 23 that has performed a count operation according to the actual operation. As a result, if they match, it is determined as a pass and the data is output to the input / output line. If they do not match, it is determined as a fail and a notification to that effect is sent to the control circuit 14 and the data is input. Output to the output line is not performed. That is, when the status polling is assigned to the input / output line D7 and the pass / fail judgment is assigned to the input / output line D6, the input / output line D6 when the input / output line D7 changes from “0” to “1”. If it is “0”, it is determined as a pass, and if it is “1”, it is determined as a fail. As a result, it can be determined whether or not the automatic operation has ended normally.
[0034]
Embodiment 6 FIG.
In the fourth and fifth embodiments, the internal state information is retained during the runaway and the auto system mode ends normally.DoAlthough the case where the confirmation is performed individually has been described, it is also possible to realize a flash memory that can handle any of them. FIG. 12 is a block diagram showing the internal configuration of the state memory circuit 16 of such a flash memory. The state memory circuit 16 in the fourth embodiment shown in FIG. 10 and the state memory in the fifth embodiment shown in FIG. The circuit 16 is combined. By adopting such a circuit configuration, even if the runaway detection circuit 25 is forcibly terminated, it can be determined whether the operation is normally terminated or abnormally terminated.
[0035]
Embodiment 7 FIG.
Further, in the fourth embodiment, when the forced termination is performed by the runaway detection, the data held in the latch circuit 24 is locked by the signal generated from the control circuit 14, but the signal generated by the control circuit 14 is The information held by the latch circuit 24 may be written to a nonvolatile memory. FIG. 13 is a block diagram showing the main part of the seventh embodiment of the present invention. Reference numeral 18 denotes a nonvolatile memory, and 19 denotes a write transistor for writing in the nonvolatile memory 18. In response to a signal generated from the control circuit 14 when forced termination is performed due to runaway detection, the power generation circuit 15 sends a write voltage to the write transistor 19 and writes the data held in the latch circuit 24 to the nonvolatile memory 18. . As a result, even if the power is turned off, the information held by the latch circuit 24 remains in the nonvolatile memory 18, and for example, even when a malfunction occurs at the customer, the record of the device state at that time may be lost. Since it becomes possible to know the state of the device in detail in the analysis, it is possible to expect the effect that the analysis time can be shortened.
[0036]
Embodiment 8 FIG.
In the seventh embodiment, the data held in the latch circuit 24 in the case of forcibly terminating the runaway detection is stored in the nonvolatile memory 18, but this is expected from the mode expected value generator 26 by the comparator 28. By comparing the value with the value of the counter 23 in the actual operation, it is also possible to apply to a signal when it is determined to be a failure, thereby obtaining the same effect as in the seventh embodiment.
[0037]
【The invention's effect】
As described above, according to the first aspect of the present invention, the change in the internal signal from the control circuit is detected by the status pulse generator, converted into information as a pulse, and the count value of the counter that counted the pulse is latched. Since it is configured to latch in the circuit and send it to the input / output buffer as needed, refer to the input / output line of this input / output buffer to see what the internal state of the device is from the outside. For example, even if operations such as auto toilets did not operate in the correct sequence, the data of a specific input / output line that was read by status polling accidentally becomes “1”, and erasure is not possible. A flash memory that can be easily discriminated as to whether or not it has worked normally is obtained because it is no longer mistaken for a normal termination. There is that effect.
[0038]
According to the second aspect of the present invention, since each internal operation state is assigned to each bit of the counter, the internal operation state of the device can be more easily determined.
[0039]
According to the invention of claim 3, since the plurality of counters are switched and the contents of the selected counter are sent and latched to the latch circuit, the number of bits representing the state of the internal operation increases, There is an effect that it becomes possible to know a more detailed internal operation state.
[0040]
According to the invention of claim 4, a runaway detection circuit is provided to monitor a signal from the state pulse generator, and when an abnormal operation is detected, the operation is forcibly terminated and the data held in the latch circuit is locked. Even if the operation is forcibly terminated due to an abnormal operation such as a hang-up, the data held in the latch circuit will not be cleared, and if the information is read later, the internal operation at that time There is an effect that it becomes possible to know the state of.
[0041]
According to the invention of claim 5, the mode expected value generator and the comparator are provided, the expected value that should be obtained when the mode expected value generator operates normally, and the expected value and the latch circuit are latched. Compared with the actual operation value using a comparator, the pass / fail is determined based on the match / mismatch, so it is possible to reliably determine whether or not the auto operation has been completed normally. There is an effect that becomes possible.
[0042]
According to the sixth aspect of the present invention, when the operation is forcibly terminated by the output of the runaway detection circuit or when the comparator determines that the failure has occurred, the data held in the latch circuit is stored in the nonvolatile memory. Therefore, even if the power is turned off, the data held in the latch circuit remains in the non-volatile memory. Therefore, even if a problem occurs at the customer's site, the device state at that time is not lost, and the analysis is performed. Thus, it is possible to know the device state in more detail, and the analysis time can be shortened.
[0043]
According to the seventh aspect of the present invention, the information of the internal signal from the control circuit that changes during the specific operation mode is held, and this information is output as necessary, so that the information is output at a certain timing during the specific operation mode. The device has a state memory circuit that detects the internal state of the device, so that the internal state of the device can be known at a desired timing, and whether the internal state transitions and normal operation are performed in each state. There is an effect that can be confirmed.
[0044]
According to the eighth aspect of the present invention, the first counter and the second counter which are switched to the state storage circuit by the switching signal from the control circuit and hold the information of the internal signal, and the contents of the first or second counter The internal information can be expressed by a large number of bits. There is an effect that the state of detailed internal operation can be known.
[0045]
According to the ninth aspect of the present invention, a state pulse generator that generates a pulse in the state storage circuit based on an internal signal from the control circuit, and an abnormal state when no pulse is generated from the state pulse generator within a predetermined time. Because it is configured to have a runaway detection circuit that notifies the control circuit that it is, if a hang-up or the like occurs during auto system operation (automatic operation), it immediately responds to a predetermined part Thus, there is an effect that data loss due to occurrence of an abnormal state can be prevented.
[0046]
According to the invention of claim 10, a mode expected value generator for generating an expected value obtained when the operation mode is normally operated in the state storage circuit, a first latch circuit for latching the mode expected value, Since the second latch circuit that latches the information of the internal signal from the control circuit and the comparator that compares the contents of the first latch circuit and the second latch circuit are provided, the comparator From this comparison result, there is an effect that it is possible to determine whether the internal operation of the device has been normally performed and whether it has been normally completed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a flash memory according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing an internal configuration of a state storage circuit in the embodiment.
FIG. 3 is an explanatory diagram showing a relationship between a waveform of an internal signal and a state inside the device in the auto toilet mode in the embodiment.
FIG. 4 is an explanatory diagram showing contents of a counter, a latch circuit, and an input / output buffer in the auto toilet mode in the embodiment.
FIG. 5 is a timing chart showing a time relationship of each signal in the auto toilet mode in the embodiment.
FIG. 6 is a block diagram showing a configuration example of a state pulse generator in the state storage circuit in the embodiment.
FIG. 7 is a block diagram showing another configuration example of the state pulse generator in the state storage circuit in the embodiment.
FIG. 8 is an explanatory diagram showing a correspondence between each bit of a counter and an internal operation state in a flash memory according to a second embodiment of the present invention.
FIG. 9 is a block diagram showing a main part of a state storage circuit in a flash memory according to a third embodiment of the present invention.
FIG. 10 is a block diagram showing an internal configuration of a state storage circuit in a flash memory according to a fourth embodiment of the present invention.
FIG. 11 is a block diagram showing an internal configuration of a state storage circuit in a flash memory according to a fifth embodiment of the present invention.
FIG. 12 is a block diagram showing an internal configuration of a state storage circuit in a flash memory according to a sixth embodiment of the present invention.
FIG. 13 is a block diagram showing a main part of a flash memory according to a seventh embodiment of the present invention.
FIG. 14 is a block diagram showing an overall configuration of a conventional flash memory.
[Explanation of symbols]
1 memory array, 4 input / output buffer, 14 control circuit, 16 state storage circuit, 18 nonvolatile memory, 21 state pulse generator, 23, 23a, 23b counter, 24 latch circuit, 25 runaway detection circuit, 26 mode expected value generation 28, comparator.

Claims

Electrically a memory array according to a non-volatile memory device capable of erasing and rewriting, based on the input to the output buffer command control circuit of the data for the previous SL memory array by an internal signal sequentially generated In a flash memory that controls each internal operation in rewriting and simultaneous erasure, a change in the internal signal from the control circuit is detected, and the transition of the state of the internal operation accompanying the change in the internal signal is converted into a pulse as information. A status pulse generator, a counter for counting and adding pulses from the status pulse generator to hold a count value corresponding to the state of the internal operation, and a count value corresponding to the state of each internal operation of the counter latched, characterized in that a state memory circuit having a latch circuit for outputting latches the data into the output buffer Rush memory.

2. The counter according to claim 1, wherein each internal operation state of the flash memory is assigned to each bit, and the bit of the internal operation state corresponding to a pulse from the state pulse generator is counted. Flash memory as described in.

2. The flash memory according to claim 1, wherein a plurality of the counters are provided in the state storage circuit, a plurality of the counters are switched, and contents of the selected counters are latched in the latch circuit.

In order to cause the state memory circuit to monitor the signal from the state pulse generator and forcibly end the operation of the mode and lock the data in the latch circuit when an abnormal operation is detected. The flash memory according to claim 1, further comprising a runaway detection circuit that generates a signal of

A mode expectation value generator that generates an expected value when the mode operates normally in the state storage circuit, and a mode expectation value generator that stores the actual operation value held in the latch circuit. 5. The flash memory according to claim 1, further comprising a comparator that makes a pass / fail judgment in comparison with an expected value from the above.

A nonvolatile memory is provided in which data latched by the latch circuit is written when the operation is forcibly terminated by a signal output from the runaway detection circuit or when the comparator determines a failure. 6. The flash memory according to claim 4, wherein the flash memory is a flash memory.

Electrically a memory array according to a non-volatile memory device capable of erasing and rewriting, based on the input to the output buffer command control circuit of the data for the previous SL memory array by an internal signal sequentially generated In the flash memory having a status polling function for controlling the internal operation in each operation mode for rewriting and simultaneous erasing and confirming the end of the data erasing operation of the memory array,
A state pulse generator for detecting a change in an internal signal from the control circuit and informationizing a transition of the state of the internal operation in each operation mode according to the change in the internal signal as a pulse; and the state pulse generator A counter that holds the count value corresponding to the state of the internal operation at each timing during the operation mode by counting and adding pulses from the counter, and latches the count value corresponding to the state of each internal operation of the counter, A flash memory comprising a state storage circuit including a latch circuit for outputting latched data to the input / output buffer .

It has a memory array with non-volatile memory elements that can be electrically erased and rewritten, and data can be rewritten and simultaneously written to the memory array by internal signals generated sequentially by the control circuit based on commands input to the input / output buffer. In the flash memory having a status polling function for controlling the internal operation in each operation mode for erasing and confirming the end of the data erasing operation of the memory array,
Switching from the control circuit, which detects a change in the internal signal from the control circuit and converts the internal operation state transition in the operation mode in accordance with the change in the internal signal as a pulse, and switching from the control circuit From the control circuit, a first counter and a second counter for counting and adding pulses from the state pulse generator according to the signal and holding respective count values corresponding to the internal operation states of the respective operation modes; A latch circuit that latches the count value corresponding to the state of each internal operation of the first counter and the second counter in response to the switching signal of the first counter and outputs the latched data to the input / output buffer. A flash memory provided with a memory circuit .

It has a memory array with non-volatile memory elements that can be electrically erased and rewritten, and data can be rewritten and simultaneously written to the memory array by internal signals generated sequentially by the control circuit based on commands input to the input / output buffer. In the flash memory having a status polling function for controlling the internal operation in each operation mode for erasing and confirming the end of the data erasing operation of the memory array,
A state pulse generator for detecting a change in an internal signal from the control circuit and converting the state transition of the internal operation in the operation mode according to the change in the internal signal as a pulse; and from the state pulse generator A counter that holds the count value corresponding to the state of the internal operation at each timing in the operation mode and latches the count value corresponding to the state of the internal operation of the counter. A state memory comprising: a latch circuit for outputting the processed data to the input / output buffer; and a runaway detection circuit for notifying the control circuit of an abnormal state when no pulse is generated from the state pulse generator within a predetermined time. A flash memory comprising a circuit .

It has a memory array with non-volatile memory elements that can be electrically erased and rewritten, and data can be rewritten and simultaneously written to the memory array by internal signals generated sequentially by the control circuit based on commands input to the input / output buffer. In the flash memory having a status polling function for controlling the internal operation in each operation mode for erasing and confirming the end of the data erasing operation of the memory array,
A state pulse generator for detecting a change in an internal signal from the control circuit and converting the state transition of the internal operation in the operation mode according to the change in the internal signal as a pulse; and from the state pulse generator A counter that holds the count value corresponding to the state of the internal operation at each timing during the operation mode, and the expected value for the pulse count value obtained when the operation mode operates normally A mode expectation value generator for generating the mode expectation value, a first latch circuit for latching the mode expectation value, a count value corresponding to the state of each internal operation of the counter, and latched data in the input / output buffer The contents of the second latch circuit to be output to the first latch circuit and the second latch circuit are compared, and pass / fail is determined based on the match / mismatch. Flash memory, characterized in that a state memory circuit and a comparator.