JP3667622B2

JP3667622B2 - Level conversion circuit and semiconductor integrated circuit

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Publication number: JP3667622B2
Application number: JP2000325047A
Authority: JP
Inventors: 和則大内; 敦亀山; 常明布施; 雅子吉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2005-07-06
Anticipated expiration: 2020-10-25
Also published as: JP2002135106A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に第１の論理振幅をこれよりも大きい第２の論理振幅に変換するレベル変換回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万個から１千万個の半導体素子が集積されるようになっている。集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）においては、０．１５ミクロンメートルのゲート長のＭＯＳトランジスタが用いられ、更に集積度が高まると０．１ミクロンメートル以下のゲート長のＭＯＳトランジスタが用いられるようになる。
【０００３】
このような微細ＭＯＳトランジスタに於いては、ホットキャリア生成によるトランジスタの特性の劣化やＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎｔＤｉｅｌｅｃｔｒｉｃＢｒｅａｋｄｏｗｎ）による絶縁膜破壊が起きる。また、チャネル長が短くなることによる閾値電圧の低下を抑える為、基板領域やチャネル領域の不純物濃度が高められると、ソース、ドレインの接合電圧が低下する。これらの微細素子の信頼性を維持する為には、電源電圧を下げることが有効である。即ちソース・ドレイン間の横方向電界を弱めることによってホットキャリアの発生を防ぎ、ゲート・バルク間の縦方向電界を弱めることによってＴＤＤＢを防ぐ。さらに、電源電圧を下げることによって、ソース・バルク間、ドレイン・バルク間の接合に加わる逆バイアスを低下させ、耐圧の低下に対応させる。
【０００４】
また、近年携帯情報機器の市場の拡大が著しい。携帯情報機器に於いては、リチウムイオン電池に代表される軽量でかつエネルギー密度の高い電源が主流に使われている。しかしながら、リチウムイオン電池は電圧が３Ｖ程度であり、上記微細ＭＯＳトランジスタの耐圧より高く、このような微細トランジスタを用いた回路に適用する場合、電源電圧変換回路で降圧する必要がある。また、論理回路で用いられるＣＭＯＳ回路の動作時の消費電力は、動作周波数に比例し、電源電圧の二乗に比例するため、電源電圧を低下することは、チップ消費電力の低下に著しい効果がある。
【０００５】
そこで、携帯機器をより長時間使う為には、高エネルギー密度の電池、高効率の電源変換変圧器、低電圧動作の集積回路が要求されている。降圧した電源電圧を特に消費電力の大きいマイクロプロセッサ及びベースバンドＬＳＩに用いることは、ＬＳＩの低消費電力化の観点からも望ましい。
【０００６】
一方、携帯情報機器内では、上記論理回路の他にＤＲＡＭ、ＳＲＡＭなどの記憶素子も必須であるが、ＤＲＡＭではセルの電荷量を十分に確保し、ソフトエラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作時の速度劣化を避けるために論理回路に見られるような顕著な低消費電力化はなされておらず、現在では１．７５Ｖ程度の電源電圧の素子が実用化されている。しかしながら、論理回路と電源電圧は大きく異なるため、記憶回路と論理回路を混載したＬＳＩに於いては、現在、将来いずれにおいても、様々な電源電圧を供給するマルチ電源構成になると考えられる。
【０００７】
図４は、記憶回路及び論理回路を同一チップ上に集積化した携帯情報機器用半導体集積回路４０５とその電源系の構成を示すブロック図である。リチウム電池（リチウムイオン２次電池）４００、電源電圧変換回路４０１、論理回路４０２、オンチップ記憶回路４０３およびレベル変換回路４０４から構成される。リチウム電池４００の出力電源電圧３Ｖを電源電圧変換器４０１で０．５Ｖ電圧に変換し、論理回路４０２に０．５Ｖ電源を供給する。一方、オンチップ記憶回路４０３は、その動作のためには１Ｖ以上の電源電圧を必要とするため、リチウム電池４００の３Ｖ電源をそのまま供給している。また、記憶回路４０３と論理回路４０２の接続を行なうレベル変換回路４０４には、３Ｖ電源と０．５Ｖ電源を供給している。
【０００８】
図４の構成では論理回路４０２の電源電圧を０．５Ｖにすることにより動作時の消費電力の低減は図れる。しかし、３Ｖから２Ｖの電源電圧で動作する一般的なＣＭＯＳ回路の電源電圧を単に下げると素子の動作速度が低下したり動作しなくなるという問題があり、これを解決するためＭＯＳトランジスタの閾値電圧は電源電圧の低下と共に下げる必要がある。例えば０．５Ｖの低電源電圧で動作する論理回路を構成するためには、絶対値で０．１から０．２Ｖ程度と従来のＦＥＴの閾値電圧の１／３程度の閾値電圧のＦＥＴを用いる必要がある。
【０００９】
しかしながらこのような低閾値電圧ではＦＥＴのオフリーク電流が大幅に増し、結果として機器の待機時の消費電力が大幅に増加する。
【００１０】
図５は、上記の問題を鑑みたもので、半導体集積回路５０６に接地を含む４種類の電源を供給し、半導体集積回路５０６内にオンチップで集積化されている論理回路５０２には、リチウム電池５００から供給される３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路５０１から供給されるＶＤ１とＶＳ１を接続している。ここで論理回路用電源ＶＤ１と論理回路用接地ＶＳ１の電位差は０．５Ｖに設定する。このような構成の場合、ＶＤ１とＶＳ１の２つの電源を用いて論理回路５０２を構成し、動作時の消費電力の低減を図ると共に、待機動作させるときにはｐチャネルＭＯＳＦＥＴ５０９のウエル電位をｐチャネルＭＯＳＦＥＴ５０７をオン状態にしてＶＤ１からＶＤＤとし、ｎチャネルＭＯＳＦＥＴ５１０のウエル電位をｎチャネルＭＯＳＦＥＴ５０８をオン状態にしてＶＳ１からＶＳＳとすることで、待機時の論理回路内のＭＯＳＦＥＴ５０９、５１０の閾値電圧の絶対値を大きくしオフ時のリーク電流を減らすことで待機中の低消費電力化を図ることができる。
【００１１】
次に、オンチップ記憶回路５０３、５０４、５０５の電源としては、それぞれ１）リチウム電池より供給されるチップ用電源ＶＤＤとチップ用接地ＶＳＳを用いる、２）論理回路用電源ＶＤ１とチップ用接地ＶＳＳを用いる、３）チップ用電源ＶＤＤと論理回路用接地ＶＳ１を用いる、の３つの構成などが考えられ、消費電力の観点では１）より２）あるいは３）が勝るが、最終的には記憶回路の動作電圧範囲を考えて決定することになる。このように、半導体集積回路５０６を見た場合、論理回路５０２内ではハイレベルＶＤ１、ローレベルＶＳ１であり、記憶回路５０３ではハイレベルＶＤＤ、ローレベルＶＳＳ、記憶回路５０４ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路５０５ではハイレベルＶＤＤ、ローレベルＶＳ１と様々な論理振幅そして様々な論理レベルが混在することになる。
【００１２】
図６は、同じくオフ時のリーク電流の問題を鑑みたもので、半導体集積回路６０５に３種類の電源を供給し、半導体集積回路６０５内にオンチップで集積化されている論理回路６０２にニッケル水素２次電池あるいはリチウムイオン２次電池６００から供給される１．２Ｖ（リチウムイオン２次電池は３Ｖ）電源（ＶＤＤ）と接地（ＶＳＳ）の他に電源電圧変換回路６０１から供給される論理回路用電源ＶＤ１（０．５Ｖ）を閾値の大きいｐチャネルＭＯＳＦＥＴ６０３を介して論理回路の疑似電源線ＶＤＤＶに接続している。
【００１３】
この構成では、スタンドバイ時には論理回路内の必要な情報を記憶回路６０４に退避した後にｐチャネルＭＯＳＦＥＴ６０３のゲート電圧をＶＤＤとしＭＯＳＦＥＴ６０３をオフ状態にする。その際、リーク電流は、閾値の大きいｐチャネルＭＯＳＦＥＴ６０３のオフ特性によって決まるため、非常に小さくなる。しかしながら、記憶回路６０４は０．５Ｖ程度の電源で動作することが難しいため、ＶＤＤとＶＳＳにより駆動することになり、論理回路ではハイレベルＶＤ１、ローレベルＶＳＳ、記憶回路ではハイレベルＶＤＤ、ローレベルＶＳＳの２種類の論理レベルが混在することになる。
【００１４】
上記に述べたように多電源の電源システムが携帯機器用ＬＳＩに必須となっており、これらの異なる論理レベルを変換し、且つ低消費電力であるレベル変換回路が必要である。まず、論理振幅の大きい半導体集積回路から論理振幅の小さい論理回路に信号を伝達させるためには、ゲート耐圧ＶＢＤが論理振幅（ＶＤＤ−ＶＳＳ）より大きいＭＯＳＦＥＴを採用し、図７に示すような通常のＣＭＯＳ回路を用いることで問題なくレベル変換を行なうことが可能である。
【００１５】
しかしながら、（ＶＤ１−ＶＳ１）といったきわめて低い論理振幅（本例では０．５Ｖ）の論理回路の信号レベルを記憶回路用の大きな論理振幅にレベル変換を行なうことは難しく、例えば図７に示す通常のＣＭＯＳインバータ回路で記憶回路用の論理レベルである例えば（ＶＤＤ、ＶＳＳ）、（ＶＤ１、ＶＳＳ）、（ＶＤＤ、ＶＳ１）への十分なレベル変換を行なうためには様々な問題がある。すなわち、１）１段のＣＭＯＳインバータでは完全なレベル変換が行なわれない、２）１段のＣＭＯＳインバータではｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ何れもカットオフできずＡ級増幅器のようなオン状態で動作することになるため、電源から接地へ定常的な貫通電流が発生する、３）多段のＣＭＯＳインバータを用いると、消費電力が大きくなる、等である。また、別の方法として、差動増幅回路を用い、参照電圧としてＶＤ１とＶＳ１の中間値を用いる方法もあるが、１）差動増幅回路のため電流源が必要となる、２）差動増幅回路の出力を増幅するためのＣＭＯＳインバータが必要でありＣＭＯＳインバータ段での消費電流が加わる、等の理由のため消費電力が大きくなる。
【００１６】
この問題に対処するために０．５Ｖから１Ｖ程度の論理振幅を２Ｖ程度の論理振幅に変換するレベル変換回路として文献(Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. al.,1992 VLSI Circuit Symposium, 9-2)に示すレベル変換回路（図８参照）が提案され低消費電力特性を得ている。
【００１７】
このレベル変換回路は、ゲート接地ＭＯＳＦＥＴ８００、８０１と、２つの同一チャネルＭＯＳＦＥＴのゲートとドレインをそれぞれ接続する交差ラッチから構成されているが、各交差ラッチの同一チャネルＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅が大きく異なるため、同一サイズの２つのＭＯＳＦＥＴを用いて交差ラッチを構成するとそれらＭＯＳＦＥＴの駆動能力が結果的に大きく異なってしまい、駆動能力の弱いＦＥＴによる反転が難しくなる。従って、各交差ラッチにおいては、２つのＭＯＳＦＥＴの駆動能力を考慮して、それらのサイズを決定する必要がある。
【００１８】
また別の問題点として、本構成の場合にはレベル変換回路の素子特性に対する許容度が低い点がある。即ちｐチャネルＭＯＳＦＥＴ８００及びｎチャネルＭＯＳＦＥＴ８０１の素子特性に対して厳しく、所望のレベル変換を行なうためには例えば閾値電圧が０から０．０５Ｖ程度のＭＯＳＦＥＴが必要となっており、１）このような特別な閾値のＦＥＴを必要とすることはプロセス工程の複雑化を招き、２）プロセスウィンドウが１００ｍＶと極めて狭いため厳しいプロセス管理が必要となる、等の問題のため最終的には半導体集積回路のコスト増加を招く。
【００１９】
図９に、図８のレベル変換回路の特性のシミュレーション結果を示す。シミュレーションは、図１０に示すように、レベル変換回路の１００の前段に電源電圧ＶＤ１、ＶＳ１で駆動されるインバータを、後段に電源電圧ＶＤＤ、ＶＳＳで駆動されるバッファ用インバータをそれぞれ縦列接続した回路で行い、前段のインバータへ入力された信号が、レベル変換されて後段のバッファ用インバータから出力される遅延時間を求めた。バッファ用インバータには負荷として１ｐＦの容量を付加した。遅延時間は入力信号ＩＮがＶＳ１から立ち上がって（ＶＤ１＋ＶＳ１）／２となった時間から、出力信号ＯＵＴが変化してＶＳＳから（ＶＤＤ＋ＶＳＳ）／２に立ち上がるまでの時間（ｔｒ）と、入力信号ＩＮがＶＤ１から立ち下がって（ＶＤ１＋ＶＳ１）／２となった時間から、出力信号ＯＵＴが変化してＶＤＤから（ＶＤＤ＋ＶＳＳ）／２に立ち下がるまでの時間（ｔｆ）を平均した（図１１参照）。
【００２０】
図９は各電源電圧で図８のレベル変換回路を動作させたときの、遅延時間の分布をｎｓ単位で表わしている。図のＸ軸は電源電圧ＶＤ１、Ｙ軸は電源電圧ＶＤＤである。空白はレベル変換回路が動作しないことを示している。
【００２１】
このレベル変換回路は、ＶＤ１が１．３〜１．４Ｖ程度まではそれなりに動作するが、ＶＤ１が１．２Ｖを切ると動作をしなくなる。これはＶＤ１が低くなると、上述した交差ラッチを構成する同一チャネルＭＯＳＦＥＴ間に入力されるゲート電圧の論理振幅の差が大きくなり、駆動能力の差も大きくなって、駆動能力の弱いＦＥＴによる反転が難しくなることによると考えられる。
【００２２】
上記交差ラッチを構成するＦＥＴ間の駆動能力の差の問題に対処するため、本出願人は、特願平２０００−８６３８５の先願明細書で、低電圧動作の論理回路の出力及びその反転出力をゲート接地回路を介して交差ラッチを構成する２つのＦＥＴに入力することにより駆動能力の差を小さくし、低電圧でも安定に動作するレベル変換回路（図１２）を提案した。
【００２３】
図１２のレベル変換回路では、低電圧動作の論理回路の出力ｉｎとその反転出力／ｉｎが、ゲート接地トランジスタ１０１、１０２を介して交差ラッチを構成する２つのＦＥＴ１０７、１０８に入力し、また、ゲート接地トランジスタ１０３、１０４を介してもう一つの交差ラッチを構成する２つのＦＥＴ１０５、１０６に入力する。相補入力信号をゲート接地回路を介して交差ラッチを駆動することにより、交差ラッチの利得特性が高められ低電圧でも安定した動作が実現できる。
【００２４】
図１３に、図１２のレベル変換回路の動作をシミュレーションした結果を示す。シミュレーションの条件は図９と同様である。図１２のレベル変換回路は、ＶＤ１の低い側での動作が大きく改善され、ＶＤ１が０．４Ｖまで動作する。しかし、ＶＤ１が０．６Ｖ以下になると、動作速度は急激に遅くなる。これは、上述したオンチップに集積化された０．５Ｖで動作する論理回路とＶＤＤで動作する記憶回路間の高速なデータのやり取りの観点から望ましくない。
【００２５】
【発明が解決しようとする課題】
上述したように、携帯機器を狙った動作時及び待機（スタンドバイ）時の消費電力の低い、オンチップ記憶回路を含む論理ＬＳＩを実現しようとした場合、論理回路では電源電圧を０．５Ｖ程度と極めて低く設定し動作時の論理振幅を減らすことで低消費電力化を行ない、且つスタンドバイ時に基板電位を変えることで論理回路内のＭＯＳＦＥＴの閾値電圧の絶対値を大きくしリーク電流を小さくする構成もしくは論理回路の電源を閾値の大きいｐチャネルＭＯＳＦＥＴを介して電源線に接続する構成を用いるが、オンチップの記憶回路は論理回路で動作する電源電圧では動作しないため電池の電源を用いるなどによる別のより大きな電源電圧が必要となる。
【００２６】
この場合、これらの回路をそれぞれ論理的に結線するためには様々なレベル変換回路が必要となるが、０．５Ｖ程度の論理振幅を記憶回路が動作するための十分な論理振幅に変換するためには、１）ＣＭＯＳインバータ１段では十分なレベル変換ができない、２）ＣＭＯＳインバータを複数段用いた回路ではレベル変換は行なわれるが消費電力が大きくなる、３）別のレベル変換回路ではレベル変換は行なわれるが厳しい素子特性管理およびプロセス工程追加を伴うため、歩留まり低下などにより集積回路のコストが増加すると言った問題があった。
【００２７】
本発明は上記事情を考慮してなされたもので、その目的とするところは、０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換し、低消費電力で素子特性に対する許容度が大きく、さらに、動作速度の劣化を防止するレベル変換回路を備えた半導体集積回路を提供することにある。
【００２８】
【課題を解決するための手段】
第１の発明は、それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源線と、第１論理信号がソースに入力し、ゲートが前記第２電源線に接続された第１のｎチャネル電界効果トランジスタ（１０３）と、前記第１論理信号がソースに入力し、ゲートが前記第３電源線に接続された第１のｐチャネル電界効果トランジスタ（１０１）と、前記第１論理信号の反転信号である第２論理信号がソースに入力し、ゲートが前記第２電源線に接続された第２のｎチャネル電界効果トランジスタ（１０４）と、前記第２論理信号がソースに入力し、ゲートが前記第３電源線に接続された第２のｐチャネル電界効果トランジスタ（１０２）と、それぞれのソースが前記第１電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｐチャネル電界効果トランジスタ（１０５，１０６）からなる第１の交差ラッチと、それぞれのソースが前記第４電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｎチャネル電界効果トランジスタ（１０７，１０８）からなる第２の交差ラッチとを有し、前記第１のｎチャネル電界効果トランジスタのドレインを前記第３のｐチャネル電界効果トランジスタのドレインに接続し、前記第２のｎチャネル電界効果トランジスタのドレインを前記第４のｐチャネル電界効果トランジスタのドレインに接続し、前記第１のｐチャネル電界効果トランジスタのドレインを前記第３のｎチャネル電界効果トランジスタのドレインに接続し、前記第２のｐチャネル電界効果トランジスタのドレインを前記第４のｎチャネル電界効果トランジスタのドレインに接続し、前記第１電源線と前記第４電源線との間にソース・ドレイン間の電流通路が直列接続された第５のｐチャネル電界効果トランジスタ（２０１）及び第５のｎチャネル電界効果トランジスタ（２０３）、並びに第６のｐチャネル電界効果トランジスタ（２０２）及び第６のｎチャネル電界効果トランジスタ（２０４）を含むバッファ回路を有し、前記第５のｐチャネル電界効果トランジスタのゲートは前記第１のｎチャネル電界効果トランジスタのドレインに接続し、前記第６のｐチャネル電界効果トランジスタのゲートは前記第２のｎチャネル電界効果トランジスタのドレインと接続し、前記第５のｎチャネル電界効果トランジスタのゲートは前記第１のｐチャネル電界効果トランジスタのドレインと接続し、前記第６のｎチャネル電界効果トランジスタのゲートは前記第２のｐチャネル電界効果トランジスタのドレインと接続するレベル変換回路であって、前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｎチャネル電界効果トランジスタ（３０１）と、前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｎチャネル電界効果トランジスタ（３０２）とをさらに有し、前記第７及び第８のｎチャネル電界効果トランジスタのソースが第４電源線に接続され、前記第７及び第８のｎチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とするレベル変換回路である。
【００２９】
第２の発明は、それぞれの電位レベルがＶ１≧Ｖ２＞Ｖ３≧Ｖ４の関係を満たす第１乃至第４電源線と、第1論理出力およびその反転信号である第2論理出力とを出力可能な論理回路部と、この論理回路部から出力された第１論理出力にソースが接続され、ゲートが前記第２電源線に接続された第１のｎチャネル電界効果トランジスタ（１０３）と、前記第１論理出力にソースが接続され、ゲートが前記第３電源線に接続された第１のｐチャネル電界効果トランジスタ（１０１）と、前記論理回路部の第２論理出力にソースが接続され、ゲートが前記第２電源線に接続された第２のｎチャネル電界効果トランジスタ（１０４）と、前記第２論理出力にソースが接続され、ゲートが前記第３電源線に接続された第２のｐチャネル電界効果トランジスタ（１０２）と、それぞれのソースが前記第１電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｐチャネル電界効果トランジスタ（１０５，１０６）と、それぞれのソースが前記第４電源線に接続され、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された第３及び第４のｎチャネル電界効果トランジスタ（１０７，１０８）とを有し、前記第１のｎチャネル電界効果トランジスタのドレインを前記第３のｐチャネル電界効果トランジスタのドレインに接続し、前記第２のｎチャネル電界効果トランジスタのドレインを前記第４のｐチャネル電界効果トランジスタのドレインに接続し、前記第１のｐチャネル電界効果トランジスタのドレインを前記第３のｎチャネル電界効果トランジスタのドレインに接続し、前記第２のｐチャネル電界効果トランジスタのドレインを前記第４のｎチャネル電界効果トランジスタのドレインに接続し、前記第１電源線と前記第４電源線との間にソース・ドレイン間の電流通路が直列接続された第５のｐチャネル電界効果トランジスタ（２０１）及び第５のｎチャネル電界効果トランジスタ（２０３）、並びに第６のｐチャネル電界効果トランジスタ（２０２）及び第６のｎチャネル電界効果トランジスタ（２０４）を含むバッファ回路を有し、前記第５のｐチャネル電界効果トランジスタのゲートは前記第１のｎチャネル電界効果トランジスタのドレインに接続し、前記第６のｐチャネル電界効果トランジスタのゲートは前記第２のｎチャネル電界効果トランジスタのドレインと接続し、前記第５のｎチャネル電界効果トランジスタのゲートは前記第１のｐチャネル電界効果トランジスタのドレインと接続し、前記第６のｎチャネル電界効果トランジスタのゲートは前記第２のｐチャネル電界効果トランジスタのドレインと接続する半導体集積回路であって、前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｎチャネル電界効果トランジスタ（３０１）と、前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｎチャネル電界効果トランジスタ（３０２）とをさらに有し、前記第７及び第８のｎチャネル電界効果トランジスタのソースが第４電源線に接続され、前記第７及び第８のｎチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とする半導体集積回路である。
【００３０】
第３の発明は、前記第５のｐチャネル電界効果トランジスタのドレインと前記第５のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第７のｐチャネル電界効果トランジスタ（３０３）と、前記第６のｐチャネル電界効果トランジスタのドレインと前記第６のｎチャネル電界効果トランジスタのドレインとの接続点にドレインが接続された第８のｐチャネル電界効果トランジスタ（３０４）とをさらに有し、前記第７及び第８のｐチャネル電界効果トランジスタのソースが第１電源線に接続され、前記第７及び第８のｐチャネル電界効果トランジスタそれぞれのゲートが相手のドレインに接続されることを特徴とする第２の発明記載の半導体集積回路である。
【００３１】
第４の発明は、前記第１及び第２のｐチャネル電界効果トランジスタのウエル電位は前記第３電源線に等しく、前記第１及び第２のｎチャネル電界効果トランジスタのウエル電位は前記第２電源線に等しいことを特徴とする第２又は第３の発明記載の半導体集積回路である。
【００３２】
第５の発明は、前記第１及び第２のｐチャネル電界効果トランジスタはｎ型の同一ウエル内に形成され、前記第１及び第２のｎチャネル電界効果トランジスタはｐ型の同一ウエル内に形成されていることを特徴とする第２乃至第４の発明記載の半導体集積回路である。
【００３３】
第６の発明は、前記第５及び第６のｐチャネル電界効果トランジスタ並びに前記第５及び第６のｎチャネル電界効果トランジスタの閾値電圧の絶対値は、前記第３及び第４のｐチャネル電界効果トランジスタ並びに前記第３及び第４のｎチャネル電界効果トランジスタの閾値電圧の絶対値よりも大きく設定されていることを特徴とする第２乃至第５の発明記載の半導体集積回路である。
【００３４】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をそれぞれゲート接地のＦＥＴを介して、２つのＦＥＴの交差接続から構成される交差ラッチの２出力に接続して駆動する構成を用いることにより、前記交差ラッチの利得特性を高めることが可能となるため前記交差ラッチにより出力振幅を大きくする、すなわち、レベル変換することができ回路の低消費電力化を図れる。また相補入力とすることにより回路マージンを大きくすることが可能となるため、素子特性に対する制限が緩やかになる。
【００３５】
さらに、前記交差ラッチを二つ用意し、この二つの交差ラッチ（第１及び第２の交差ラッチ）によりレベル変換された第１、第２の出力間に２つのＦＥＴの交差接続から構成される第３の交差ラッチを接続して駆動することにより、レベル変換回路の動作の高速化を図れる。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００３７】
図１には、本発明の第１実施形態に係わる半導体集積回路に設けられるレベル変換回路が示されている。本半導体集積回路は低電圧動作する論理回路（不図示）とそれよりも高電圧動作する記憶回路（不図示）とを１チップ上に集積形成する構成のものであり、論理回路と記憶回路との間に図１のレベル変換回路１００が設けられることになる。
【００３８】
このレベル変換回路は論理回路からの０．５Ｖ程度の論理出力レベルを１Ｖから３Ｖ程度のレベルに変換して記憶回路に出力するためのものであり、論理回路からの相補信号２０Ａ、２０Ｂを入力するそれぞれゲート接地形のｐチャネルＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）１０１、１０２及びｎチャネルＭＯＳＦＥＴ１０３、１０４と、ｐチャネルＭＯＳＦＥＴ１０５、１０６からなるｐチャネルの第１の交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０７、１０８からなるｎチャネルの第２の交差ラッチとからなる。
【００３９】
ｐチャネルＭＯＳＦＥＴ１０１、１０２のゲートは、論理回路の接地電源である電源線ＶＳ１に接続され、ｎチャネルＭＯＳＦＥＴ１０３、１０４のゲートは論理回路の正電源である電源線ＶＤ１に接続され、ＶＤ１＞ＶＳ１が満たされている。また、ｐチャネルＭＯＳＦＥＴ１０５、１０６のソースは、電源線ＶＤＤ（ＶＤＤ≧ＶＤ１）に接続され、ｎチャネルＭＯＳＦＥＴ１０７、１０８のソースは電源線ＶＳＳ（ＶＳＳ≦ＶＳ１）に接続されている。これら電源線は半導体集積回路の外部電源に接続されている。また、ｐチャネルＭＯＳＦＥＴ１０５、１０６それぞれのドレインは互いに相手のゲートに接続され、同様にｎチャネルＭＯＳＦＥＴ１０７、１０８それぞれのドレインも互いに相手のゲートに接続されている。それぞれの交差ラッチの出力２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆにはレベル変換された相補出力が得られる。
【００４０】
本レベル変換回路によると、入力端子２０Ａ、２０Ｂに入力される論理回路の論理レベルであるＶＤ１、ＶＳ１は、次のようにしてレベル変換が行なわれる。
【００４１】
２０ＡがＶＳ１からＶＤ１へ、２０ＢがＶＤ１からＶＳ１へ変化する場合について説明する。ｎチャネルＭＯＳＦＥＴ１０３はｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５のドレインがＶＤ１になるまではオン状態であるため、２０ＡがＶＳ１からＶＤ１へ変化すると、ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０５のドレインもＶＤ１に向かって変化する。一方、ｎチャネルＭＯＳＦＥＴ１０４はオフ状態であったが、２０ＢがＶＤ１からＶＳ１に変化するためオン状態となり、その結果ｐチャネル交差ラッチ内のＭＯＳＦＥＴ１０６のドレインはＶＳ１に向かって変化する。
【００４２】
やがて、ＭＯＳＦＥＴ１０５のドレイン電圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥＴ１０３はオフ状態となり、論理回路内バッファ回路と分離されるため最終的には出力２０Ｃは交差ラッチの電源電圧であるＶＤＤまで上昇する。さらに、ＭＯＳＦＥＴ１０４はオン状態であるため、ＭＯＳＦＥＴ１０６のドレイン電圧である２０ＤはＶＳ１となる。
【００４３】
従って、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１０５、１０６によるｐチャネル交差ラッチとを用いることにより、論理レベルＶＤ１、ＶＳ１からＶＤＤ、ＶＳ１へのレベル変換が行なわれたことになる。このときＭＯＳＦＥＴ１０６はオフ状態であるため、ＭＯＳＦＥＴ１０６を介した消費電流は殆どなく、またＭＯＳＦＥＴ１０５を介した消費電流はゲート接地ｎチャネルＭＯＳＦＥＴ１０３がオフ状態であるため、非常に小さい値となり、スタティックな消費電力は殆どゼロとなる。
【００４４】
ここでは、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１０３、１０４とｐチャネルＭＯＳＦＥＴ１０５、１０６による交差ラッチ側でのレベル変換を説明したが、同時にゲート接地構成のｐチャネルＭＯＳＦＥＴ１０１、１０２とｎチャネルＭＯＳＦＥＴ１０７、１０８による交差ラッチ側でも同様の機能により論理レベルＶＤ１、ＶＳ１からＶＤ１、ＶＳＳへのレベル変換が行なわれ、２０ＥはＶＤ１、２０ＦはＶＳＳとなる。
【００４５】
このように、低電圧動作の論理回路の出力及びその論理的反転出力をゲート接地回路を介して各交差ラッチに導くことにより、各交差ラッチを構成する２つのＦＥＴを相補入力によって駆動することが可能となり、交差ラッチの利得特性を高めることが可能となる。ゲート接地回路を構成するｐチャネルＭＯＳＦＥＴ１０１と１０２は互いに相補動作し、またゲート接地回路を構成するｎチャネルＭＯＳＦＥＴ１０３と１０４も互いに相補動作するので、回路の動作マージンを大きくすることが可能となり、それらＦＥＴの素子特性に対する制限が緩やかになる。
【００４６】
上述したように、ＶＤＤ、ＶＳ１にレベル変換された相補出力２０Ｃ、２０Ｄ及びＶＤ１、ＶＳＳへのレベル変換が行なわれた相補出力２０Ｅ、２０Ｆが得られる。そこで、２０Ｃと２０Ｅは論理的には同一であるので２０ＣをｐチャネルＭＯＳＦＥＴ２０１のゲートに、２０ＥをｎチャネルＭＯＳＦＥＴ２０３のゲートに入力することにより、出力端子２０ＧにＶＤＤまたはＶＳＳの論理レベルを出力することができ、レベル変換が行なわれる。
【００４７】
また、同様に、２０ＤをｐチャネルＭＯＳＦＥＴ２０２のゲートに、２０ＦをｎチャネルＭＯＳＦＥＴ２０４のゲートに入力することにより、２０Ｈからは出力端子２０Ｇの論理反転出力が得られる。
【００４８】
よって、ＶＤＤとＶＳＳの差分に応じたより大きな論理振幅を得ることが可能となる。
【００４９】
ここで、ＭＯＳＦＥＴ２０３、２０４の動作を見てみる。ＭＯＳＦＥＴ２０３、２０４のゲートは２０Ｅ、２０Ｆに接続されている。レベル変換後の２０Ｅ、２０Ｆの電圧はＶＤ１またはＶＳＳである。ＭＯＳＦＥＴ２０１と２０３、ＭＯＳＦＥＴ２０２と２０４で構成される出力回路はＶＤＤ、ＶＳＳを電源電圧とする回路でありながら、ＭＯＳＦＥＴ２０３、２０４に入力される信号はＶＤ１と低レベルである。このため、これらの出力回路は出力２０Ｇ、２０ＨをＶＤＤからＶＳＳへ放電する速度が遅い。これが、図１３における図１２のレベル変換回路の動作をシミュレーションした結果で、ＶＤ１が０．６Ｖ以下になると動作速度が急激に遅くなる原因である。
【００５０】
ＭＯＳＦＥＴ３０１、３０２で構成される第３の交差ラッチがこの問題を解決する。
【００５１】
上述した動作説明で、レベル変換後それぞれ２０ＣはＶＤＤ、２０ＤはＶＳ１、２０ＥはＶＤ１、２０ＦはＶＳＳとなる。ＭＯＳＦＥＴ２０１のゲートにはＶＤＤが、ＭＯＳＦＥＴ２０３の入力にはＶＤ１が入力し、出力端子２０ＧをＶＳＳに向けて放電する。しかし、この動作は遅い。一方、ＭＯＳＦＥＴ２０２のゲートにはＶＳ１が、ＭＯＳＦＥＴ２０４のゲートにはＶＳＳが入力し、出力端子２０ＨをＶＤＤに向けて充電する。ＭＯＳＦＥＴ２０２のゲートの入力電圧がＶＳ１と低電圧なので、この充電動作は高速に行われる。論理回路用電源電圧ＶＤ１、ＶＳ１が低くなるほど高速である。
【００５２】
出力端子２０Ｈの電圧がＭＯＳＦＥＴ３０１のゲートに、出力端子２０Ｇの電圧がＭＯＳＦＥＴ３０２のゲートにそれぞれ入力される。出力端子２０ＨはＶＳＳからＶＤＤに向けて高速に充電されるから、高いゲート電圧が入力されるＭＯＳＦＥＴ３０１は低抵抗で動作し、ドレインが接続された出力端子を高速に放電する。ＭＯＳＦＥＴ２０３のみで放電する場合に比べ、ＭＯＳＦＥＴ３０１が付加されることにより、出力端子２０Ｇは高速に放電される。
【００５３】
また、論理回路の出力が逆の場合も同様に説明できる。
【００５４】
図２は、本発明の第２の実施形態に係わるレベル変換回路を示す図である。
【００５５】
ゲート接地回路とそれらに接続する交差ラッチは図１と同様である。出力回路にＰチャネルＭＯＳＦＥＴ３０３、３０４で構成されるＰチャネル交差ラッチがさらに付加される。ＰチャネルＭＯＳＦＥＴ３０３のドレインは出力端子２０Ｇに、３０４のドレインは出力端子２０Ｈにそれぞれ接続し、それぞれのゲートは互いに相手のドレインに接続し、それぞれのソースは第１の電源電圧に接続される。
【００５６】
第２の実施形態は、論理回路の電源電圧が例えば、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．２５Ｖのようにそれほど低くない電圧をＶＤＤ＝３Ｖに変換するときに有効である。ＭＯＳＦＥＴ２０１、２０２のゲート電圧ＶＳ１が図１のＶＳＳから本例の１．２５Ｖと高くなると、出力端子２０Ｇ、２０ＨをＶＳＳからＶＤＤへ充電する速度が遅くなる。このとき、ＭＯＳＦＥＴ３０３、３０４で構成されるＰチャネル交差ラッチにより、充電を高速化するものである。
【００５７】
図１、図２に関わる本発明の回路に関して具体的に説明する。
【００５８】
ここでは、０．２５μｍＣＭＯＳプロセスを前提とした検討結果を述べる。まず、電源電圧としＶＤＤ、ＶＤ１、ＶＳ１、ＶＳＳをそれぞれ３Ｖ、０．５Ｖ、０Ｖ、０Ｖとする。内部論理回路の実効的電源電圧ＶＤ１−ＶＳ１は０．５Ｖであり、従って０．５Ｖの論理振幅を３Ｖに変換するものとする。ここで、論理回路の出力をＣＭＯＳインバータ出力としてそのｐチャネルＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯＳＦＥＴのゲート幅を６０μｍとし、このインバータ回路出力のレベル変換を行なうものとする。
【００５９】
まずゲート接地ｐチャネルＭＯＳＦＥＴ１０１、１０２のゲート幅として３０μｍ、同じくｎチャネルＭＯＳＦＥＴ１０３、１０４のゲート幅として１５μｍとし、また交差ラッチ内のｐチャネルＭＯＳＦＥＴ１０５、１０６のゲート幅は６μｍ、ｎチャネルＭＯＳＦＥＴ１０７、１０８のゲート幅は３μｍ、図１の出力回路内のＰチャネルＭＯＳＦＥＴ２０１、２０２のゲート幅はそれぞれ６μｍ、ｎチャネルＭＯＳＦＥＴ２０３、２０４、３０１、３０２のゲート幅はそれぞれ３μｍで、さらに図２の出力回路バッファ内のｐチャネルＭＯＳＦＥＴ３０３、３０４のゲート幅は６μｍである。尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳＦＥＴ１０１〜１０４については、ｐチャネルの場合はＶｔｐ１＝０Ｖ、ｎチャネルの場合はＶｔｎ１＝０．Ｖ）とし、他のＭＯＳＦＥＴ１０５〜１０８、ＭＯＳＦＥＴ２０１〜２０４、およびＭＯＳＦＥＴ３０１〜３０４は３Ｖ電源におけるリーク電流を減らす目的で絶対値としてやや大きい値（Ｖｔｐ２＝−０．５Ｖ、Ｖｔｎ２＝０．５Ｖ）とした。
【００６０】
電源電圧ＶＤＤ、ＶＳＳと論理回路の電源電圧ＶＤ１、ＶＳ１をパラメータとし動作検討を行なった。この際、図１、２に示すように、交差ラッチにおけるデータ反転を高速に行うためにゲート接地ＭＯＳＦＥＴ１０１〜１０４の基板電位（ウェル電位）をゲート電位と同一にしている。これは、ゲート接地のＭＯＳＦＥＴ１０１〜１０４をよりオフ状態になりやすいようにするためであり、実際にはＣＭＯＳプロセスにおけるＭＯＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおけるＭＯＳＦＥＴのボディ電位は、ゲート電位と同一にすることを意味する。
【００６１】
これにより、小さな素子サイズで、交差ラッチを駆動するゲート接地回路の駆動能力を高めることができ、またｐチャネルＭＯＳＦＥＴ１０１、１０２を同一のｎウェルに形成でき、同様にｎチャネルＭＯＳＦＥＴ１０３、１０４も同一のｐウェルに形成できることから、回路面積の縮小を図ることが可能となる。
【００６２】
電源電圧ＶＤＤを２Ｖから３．３Ｖまで、内部論理回路の電源電圧ＶＤ１を０．２Ｖから１．５Ｖまで変え、動作速度をシミュレーションした。図３にその結果を示す。内部論理回路の電源電圧ＶＤ１が０．２Ｖと０．３Ｖでは動作しなかったが、それ以外の広い範囲で高速で安定に動作していることを確認した。特に、従来例では動作しなかったか、動作しても低速であったＶＤ１が０．５Ｖ近辺でも高速に動作する。
【００６３】
また、電源電圧に関しても上記にとどまらず、ＶＤＤ＝３Ｖ、ＶＤ１＝１．７５Ｖ、ＶＳ１＝１．２５Ｖ、ＶＳＳ＝０Ｖの場合に関しても検討を行い、問題なく動作することを確認した。
【００６４】
図１、図２の回路はいずれも一つの例であり、例えば１）電源電圧に関してもＶＤＤ≧ＶＤ１＞ＶＳ１≧ＶＳＳを満たせばよく、また２）出力回路として単相出力とする、３）あるいは本回路を入出力回路に適用する、４）ゲート接地回路に於けるウエル電位あるいはボディ電位をソース電位と等しくする、等の種々の構成を用いることができる。
【００６５】
また、各ＦＥＴとしては絶縁ゲート型のものを用いれば良く、ＭＯＳに限らず、ＭＩＳ型のＦＥＴを用いても良いことはもちろんである。
【００６６】
【発明の効果】
以上詳述したように、本発明の半導体集積回路によれば、相補入力のゲート接地回路を用いて交差ラッチを駆動するように構成することにより、交差ラッチの利得特性を高め、交差ラッチによる出力大振幅化を実現し回路の低消費電力化を図れる。また相補入力とすることにより回路マージンの増大を図り、素子特性に対する制限の緩やかなレベル変換回路を実現できる。
【００６７】
さらに、相補の出力回路間に交差ラッチを付加することにより、低電圧で駆動されていた出力回路を高電圧で駆動することができ、高速なレベル変換回路を実現できる。
【００６８】
これにより、０．５Ｖ程度の電源電圧で動作する論理回路の出力を、３Ｖ程度の電源電圧で動作する記憶回路あるいは入出力回路に入力するための、低消費電力で高速に動作するレベル変換回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わる半導体集積回路で用いられるレベル変換回路を示す回路図。
【図２】本発明の第２実施形態に係わる半導体集積回路で用いられるレベル変換回路を示す回路図。
【図３】第１の実施形態のレベル変換回路の動作シミュレーション結果を示す図。
【図４】複数の電源を供給する従来の半導体集積回路とその電源系の構成を示すブロック図。
【図５】低電圧で動作する論理回路を有し複数の電源を供給する従来の半導体集積回路とその電源系の構成を示すブロック図。
【図６】低電圧で動作する論理回路を有し複数の電源を供給する従来の半導体集積回路とその電源系の構成を示すブロック図。
【図７】ＣＭＯＳインバータを用いた従来のレベル変換回路の回路図。
【図８】交差ラッチを用いた従来のレベル変換回路の回路図。
【図９】図８のレベル変換回路の動作シミュレーション結果を示す図。
【図１０】動作シミュレーションを実行した回路を示す図。
【図１１】動作シミュレーションでの動作速度の定義を示す図。
【図１２】（先願）相補型の信号を入力する、改良された交差ラッチを用いたレベル変換回路の回路図。
【図１３】図１２のレベル変換回路の動作シミュレーション結果を示す図。
【符号の説明】
100 レベル変換回路
101,102,105,106,201,202,303,304 ｐチャネルＭＯＳＦＥＴ
103,104,107,108,203,204,301,302 ｎチャネルＭＯＳＦＥＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having a level conversion circuit for converting a first logic amplitude to a second logic amplitude larger than the first logic amplitude.
[0002]
[Prior art]
In recent years, the degree of integration of semiconductor integrated circuits has been remarkably improved. A gigabit-class semiconductor memory has several hundred million semiconductor elements per chip, and a 64-bit microprocessor has several million to 10 million semiconductors per chip. Elements are integrated. The degree of integration is improved by miniaturization of elements, and in a 1 Gbit DRAM (Dynamic Random Access Memory), a MOS transistor having a gate length of 0.15 μm is used. MOS transistors having a gate length of less than a meter are used.
[0003]
In such a fine MOS transistor, degradation of transistor characteristics due to hot carrier generation and insulation film breakdown due to TDDB (Time Dependent Dielectric Breakdown) occur. In addition, when the impurity concentration of the substrate region or the channel region is increased in order to suppress a decrease in the threshold voltage due to the shortening of the channel length, the junction voltage between the source and the drain is decreased. In order to maintain the reliability of these fine elements, it is effective to lower the power supply voltage. That is, generation of hot carriers is prevented by weakening the lateral electric field between the source and drain, and TDDB is prevented by weakening the vertical electric field between the gate and bulk. Furthermore, by lowering the power supply voltage, the reverse bias applied to the junction between the source and the bulk and between the drain and the bulk is lowered to cope with a drop in the breakdown voltage.
[0004]
In recent years, the market for portable information devices has expanded significantly. In portable information devices, light-weight power sources with high energy density typified by lithium ion batteries are mainly used. However, a lithium ion battery has a voltage of about 3V and is higher than the withstand voltage of the fine MOS transistor, and when applied to a circuit using such a fine transistor, it is necessary to step down the voltage by a power supply voltage conversion circuit. In addition, since the power consumption during operation of the CMOS circuit used in the logic circuit is proportional to the operating frequency and proportional to the square of the power supply voltage, reducing the power supply voltage has a significant effect on reducing the chip power consumption. .
[0005]
Therefore, in order to use the portable device for a longer time, a high energy density battery, a highly efficient power conversion transformer, and an integrated circuit operating at a low voltage are required. The use of the stepped down power supply voltage in a microprocessor and baseband LSI with particularly high power consumption is also desirable from the viewpoint of reducing the power consumption of the LSI.
[0006]
On the other hand, in the portable information device, in addition to the logic circuit described above, storage elements such as DRAM and SRAM are indispensable. However, in DRAM, in order to secure a sufficient amount of cell charge and increase soft error resistance, SRAM has a low power supply. In order to avoid speed degradation during voltage operation, there has not been a significant reduction in power consumption as seen in logic circuits. Currently, elements with a power supply voltage of about 1.75 V have been put into practical use. However, since the logic circuit and the power supply voltage are greatly different, it is considered that an LSI in which a memory circuit and a logic circuit are mixed will be a multi-power supply configuration that supplies various power supply voltages at present and in the future.
[0007]
FIG. 4 is a block diagram showing a configuration of a semiconductor integrated circuit 405 for portable information equipment in which a memory circuit and a logic circuit are integrated on the same chip and its power supply system. A lithium battery (lithium ion secondary battery) 400, a power supply voltage conversion circuit 401, a logic circuit 402, an on-chip storage circuit 403, and a level conversion circuit 404 are included. The output power supply voltage 3V of the lithium battery 400 is converted into a 0.5V voltage by the power supply voltage converter 401, and 0.5V power is supplied to the logic circuit 402. On the other hand, since the on-chip memory circuit 403 requires a power supply voltage of 1 V or more for its operation, the 3 V power supply of the lithium battery 400 is supplied as it is. Further, a 3 V power supply and a 0.5 V power supply are supplied to the level conversion circuit 404 that connects the memory circuit 403 and the logic circuit 402.
[0008]
In the configuration of FIG. 4, the power consumption during operation can be reduced by setting the power supply voltage of the logic circuit 402 to 0.5V. However, if the power supply voltage of a general CMOS circuit that operates with a power supply voltage of 3V to 2V is simply lowered, there is a problem that the operation speed of the element is reduced or the device does not operate. To solve this problem, the threshold voltage of the MOS transistor is It is necessary to lower the power supply voltage as it decreases. For example, in order to construct a logic circuit that operates with a low power supply voltage of 0.5 V, an FET having a threshold voltage of about 0.1 to 0.2 V in absolute value and about 1/3 of the threshold voltage of a conventional FET is used. There is a need.
[0009]
However, such a low threshold voltage greatly increases the off-leakage current of the FET, and as a result, the power consumption during standby of the device is greatly increased.
[0010]
FIG. 5 is based on the above problem. Four types of power including ground are supplied to the semiconductor integrated circuit 506, and the logic circuit 502 integrated on-chip in the semiconductor integrated circuit 506 includes lithium. In addition to the 3V power supply (VDD) and ground (VSS) supplied from the battery 500, VD1 and VS1 supplied from the power supply voltage conversion circuit 501 are connected. Here, the potential difference between the logic circuit power supply VD1 and the logic circuit ground VS1 is set to 0.5V. In such a configuration, the logic circuit 502 is configured by using two power sources VD1 and VS1 to reduce power consumption during operation, and when the standby operation is performed, the well potential of the p-channel MOSFET 509 is set to the p-channel MOSFET 507. The threshold voltage of the MOSFETs 509 and 510 in the logic circuit at the time of standby is increased by turning on the VD1 to VDD and setting the well potential of the n-channel MOSFET 510 to the VS1 to VSS by turning on the n-channel MOSFET 508. However, the power consumption during standby can be reduced by reducing the leakage current at the off time.
[0011]
Next, as power sources of the on-chip storage circuits 503, 504, and 505, 1) the chip power source VDD and the chip ground VSS supplied from the lithium battery are used. 2) the logic circuit power source VD1 and the chip ground VSS. 3) The chip power supply VDD and the logic circuit ground VS1 are conceivable. From the viewpoint of power consumption, 2) or 3) is better than 1), but finally the memory circuit Is determined in consideration of the operating voltage range. As described above, when the semiconductor integrated circuit 506 is viewed, the logic circuit 502 has the high level VD1 and the low level VS1, the storage circuit 503 has the high level VDD and the low level VSS, and the storage circuit 504 has the high level VD1 and the low level. In the VSS and storage circuit 505, the high level VDD and the low level VS1, various logical amplitudes, and various logical levels are mixed.
[0012]
FIG. 6 also considers the problem of leakage current at the time of OFF. Three types of power are supplied to the semiconductor integrated circuit 605, and nickel is added to the logic circuit 602 integrated on-chip in the semiconductor integrated circuit 605. A logic circuit supplied from a power supply voltage conversion circuit 601 in addition to a 1.2V (lithium ion secondary battery is 3V) power supply (VDD) and ground (VSS) supplied from a hydrogen secondary battery or a lithium ion secondary battery 600 The power supply VD1 (0.5V) is connected to the pseudo power supply line VDDV of the logic circuit via the p-channel MOSFET 603 having a large threshold value.
[0013]
In this configuration, necessary information in the logic circuit is saved in the storage circuit 604 during standby, and then the gate voltage of the p-channel MOSFET 603 is set to VDD and the MOSFET 603 is turned off. At that time, the leakage current is very small because it is determined by the off characteristics of the p-channel MOSFET 603 having a large threshold. However, since it is difficult to operate the memory circuit 604 with a power supply of about 0.5 V, the memory circuit 604 is driven by VDD and VSS. The logic circuit is high level VD1, low level VSS, and the memory circuit is high level VDD, low level. Two types of logical levels of VSS are mixed.
[0014]
As described above, a power supply system with multiple power supplies is indispensable for LSIs for portable devices, and a level conversion circuit that converts these different logic levels and consumes low power is required. First, in order to transmit a signal from a semiconductor integrated circuit having a large logic amplitude to a logic circuit having a small logic amplitude, a MOSFET having a gate withstand voltage VBD larger than the logic amplitude (VDD−VSS) is adopted, and a normal circuit as shown in FIG. By using the CMOS circuit, level conversion can be performed without problems.
[0015]
However, it is difficult to convert the signal level of a logic circuit having a very low logic amplitude (0.5 V in this example) such as (VD1-VS1) to a large logic amplitude for a memory circuit. For example, the normal level shown in FIG. In the CMOS inverter circuit, there are various problems in performing sufficient level conversion to, for example, (VDD, VSS), (VD1, VSS), (VDD, VS1) which are logic levels for the memory circuit. That is, 1) Complete level conversion is not performed in a single-stage CMOS inverter. 2) Neither p-channel MOSFET nor n-channel MOSFET can be cut off in a single-stage CMOS inverter, and it operates in an ON state like a class A amplifier. Therefore, a steady through current is generated from the power source to the ground. 3) When a multi-stage CMOS inverter is used, power consumption increases. As another method, there is a method using a differential amplifier circuit and using an intermediate value between VD1 and VS1 as a reference voltage. 1) A current source is required for the differential amplifier circuit. 2) Differential amplification. The power consumption increases because a CMOS inverter for amplifying the output of the circuit is necessary and current consumption in the CMOS inverter stage is added.
[0016]
In order to cope with this problem, a literature (Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. Al.) Is used as a level conversion circuit that converts a logic amplitude of about 0.5V to 1V into a logic amplitude of about 2V. ., 1992 VLSI Circuit Symposium, 9-2), a level conversion circuit (see FIG. 8) has been proposed to obtain low power consumption characteristics.
[0017]
This level conversion circuit is composed of grounded-gate MOSFETs 800 and 801 and crossing latches that connect the gates and drains of two co-channel MOSFETs, respectively. Since the logic amplitudes are greatly different, if a cross latch is formed by using two MOSFETs of the same size, the driving ability of these MOSFETs is greatly different as a result, and inversion by an FET having a weak driving ability becomes difficult. Therefore, in each cross latch, it is necessary to determine their sizes in consideration of the driving capability of the two MOSFETs.
[0018]
Another problem is that in this configuration, the tolerance for the element characteristics of the level conversion circuit is low. That is, the element characteristics of the p-channel MOSFET 800 and the n-channel MOSFET 801 are strict, and for example, a MOSFET having a threshold voltage of about 0 to 0.05 V is necessary to perform a desired level conversion. The need for an FET with a large threshold value leads to complicated process steps. 2) The process window is as narrow as 100 mV, which requires strict process management. Incurs an increase.
[0019]
FIG. 9 shows a simulation result of the characteristics of the level conversion circuit of FIG. In the simulation, as shown in FIG. 10, a circuit in which an inverter driven by power supply voltages VD1 and VS1 is connected in front of the level conversion circuit 100 and a buffer inverter driven by power supply voltages VDD and VSS is connected in cascade in the subsequent stage. The delay time output from the buffer inverter in the subsequent stage after the level of the signal input to the inverter in the previous stage was obtained. A buffer of 1 pF was added as a load to the buffer inverter. The delay time is the time (tr) from when the input signal IN rises from VS1 to (VD1 + VS1) / 2 to when the output signal OUT changes to rise from VSS to (VDD + VSS) / 2. The time (tf) from the time when the output signal OUT changed to the time when the output signal OUT changed to (VDD + VSS) / 2 from the time when it fell from VD1 to (VD1 + VS1) / 2 was averaged (see FIG. 11).
[0020]
FIG. 9 shows the delay time distribution in ns when the level conversion circuit of FIG. 8 is operated with each power supply voltage. The X axis in the figure is the power supply voltage VD1, and the Y axis is the power supply voltage VDD. A blank indicates that the level conversion circuit does not operate.
[0021]
This level conversion circuit operates as long as VD1 is about 1.3 to 1.4V, but does not operate when VD1 is below 1.2V. This is because when VD1 becomes low, the difference in the logic amplitude of the gate voltage input between the same-channel MOSFETs constituting the above-mentioned cross latch becomes large, the difference in the driving ability also becomes large, and the inversion caused by the FET having a weak driving ability is caused. It is thought that it becomes difficult.
[0022]
In order to deal with the problem of the difference in driving capability between the FETs constituting the cross latch, the applicant of the present application described in Japanese Patent Application No. 2000-86385, the output of the logic circuit for low voltage operation and its inverted output. A level conversion circuit (FIG. 12) has been proposed in which a difference in drive capability is reduced by inputting the signal to two FETs constituting a cross latch via a gate ground circuit, and the circuit operates stably even at a low voltage.
[0023]
In the level conversion circuit of FIG. 12, the output in of the logic circuit operating at low voltage and its inverted output / in are input to the two FETs 107 and 108 constituting the cross latch via the gate-grounded transistors 101 and 102, The signal is input to the two FETs 105 and 106 constituting another crossing latch through the gate-grounded transistors 103 and 104. By driving the crossing latch with the complementary input signal via the gate ground circuit, the gain characteristic of the crossing latch is enhanced, and a stable operation can be realized even at a low voltage.
[0024]
FIG. 13 shows the result of simulating the operation of the level conversion circuit of FIG. The simulation conditions are the same as in FIG. In the level conversion circuit of FIG. 12, the operation on the lower side of VD1 is greatly improved, and VD1 operates up to 0.4V. However, when VD1 is 0.6V or less, the operation speed is rapidly decreased. This is not desirable from the viewpoint of high-speed data exchange between the above-described logic circuit operating at 0.5 V integrated on-chip and the memory circuit operating at VDD.
[0025]
[Problems to be solved by the invention]
As described above, when a logic LSI including an on-chip memory circuit with low power consumption during operation and standby (standby) aimed at portable devices is to be realized, the power supply voltage of the logic circuit is about 0.5V. By reducing the logic amplitude during operation and reducing the logic amplitude during operation, the power consumption is reduced, and by changing the substrate potential during standby, the absolute value of the threshold voltage of the MOSFET in the logic circuit is increased and the leakage current is reduced. Although the configuration or the configuration in which the power supply of the logic circuit is connected to the power supply line via the p-channel MOSFET having a large threshold value is used, the on-chip memory circuit does not operate with the power supply voltage that operates in the logic circuit, and therefore uses the battery power Another larger power supply voltage is required.
[0026]
In this case, in order to logically connect these circuits, various level conversion circuits are required. In order to convert a logic amplitude of about 0.5 V into a logic amplitude sufficient for the storage circuit to operate. 1) One level of CMOS inverter cannot perform sufficient level conversion 2) Level conversion is performed in a circuit using a plurality of stages of CMOS inverter, but power consumption is increased 3) Level conversion is performed in another level conversion circuit However, there is a problem that the cost of the integrated circuit is increased due to a decrease in yield because of the severe element characteristic management and additional process steps.
[0027]
The present invention has been made in view of the above circumstances, and its object is to convert a very small logic level of about 0.5 V from a normal logic level of about 1 V to about 3 V, with low power consumption. It is an object of the present invention to provide a semiconductor integrated circuit provided with a level conversion circuit that has a high tolerance for device characteristics and prevents deterioration in operation speed.
[0028]
[Means for Solving the Problems]
In the first invention, the first to fourth power supply lines satisfying the relationship of V1 ≧ V2> V3 ≧ V4, the first logic signal is input to the source, and the gate is connected to the second power supply line. A first n-channel field effect transistor (103), a first p-channel field effect transistor (101) having the first logic signal input to a source and a gate connected to the third power supply line; A second logic signal that is an inverted signal of the first logic signal is input to a source, a second n-channel field effect transistor (104) having a gate connected to the second power supply line, and the second logic signal is A second p-channel field effect transistor (102) having a source input and a gate connected to the third power supply line, each source connected to the first power supply line, and one drain connected to the other gate Contact A first cross latch composed of third and fourth p-channel field effect transistors (105, 106) having the other drain connected to one gate, and each source connected to the fourth power supply line. A second crossing latch comprised of third and fourth n-channel field effect transistors (107, 108) having one drain connected to the other gate and the other drain connected to the one gate. The drain of the first n-channel field effect transistor is connected to the drain of the third p-channel field effect transistor, and the drain of the second n-channel field effect transistor is connected to the drain of the fourth p-channel field effect transistor. The drain of the first p-channel field effect transistor is connected to the drain, and the drain of the third n-channel field effect transistor is connected to the drain. The drain of the second p-channel field effect transistor is connected to the drain of the fourth n-channel field effect transistor, and the source is connected between the first power line and the fourth power line. A fifth p-channel field effect transistor (201) and a fifth n-channel field effect transistor (203), and a sixth p-channel field effect transistor (202) and a sixth A buffer circuit including an n-channel field effect transistor (204), the gate of the fifth p-channel field effect transistor being connected to the drain of the first n-channel field effect transistor, and the sixth p-channel field effect transistor A gate of the field effect transistor is connected to a drain of the second n-channel field effect transistor; The gate of the fifth n-channel field effect transistor is connected to the drain of the first p-channel field effect transistor, and the gate of the sixth n-channel field effect transistor is the drain of the second p-channel field effect transistor. And a seventh n-channel field effect in which the drain is connected to a connection point between the drain of the fifth p-channel field effect transistor and the drain of the fifth n-channel field effect transistor. An eighth n-channel field effect transistor (302) having a drain connected to a connection point between the drain of the transistor (301) and the sixth p-channel field effect transistor and the drain of the sixth n-channel field effect transistor And the seventh and eighth n-channel field effect transistors Star source connected to the fourth power supply line, the seventh and n-channel field-effect transistor of respective gates of the eighth the level converting circuit, characterized in that connected to the drain of the other party.
[0029]
The second invention can output the first to fourth power supply lines whose potential levels satisfy the relationship of V1 ≧ V2> V3 ≧ V4, and the first logic output and the second logic output which is an inverted signal thereof. A first n-channel field effect transistor (103) having a source connected to a first logic output output from the logic circuit unit and a gate connected to the second power supply line; A first p-channel field effect transistor (101) having a source connected to a logic output and a gate connected to the third power supply line; a source connected to a second logic output of the logic circuit portion; A second n-channel field effect transistor (104) connected to a second power supply line; and a second p-channel field effect having a source connected to the second logic output and a gate connected to the third power supply line. Transi And third and fourth p-channel electric fields, each having a source connected to the first power supply line, one drain connected to the other gate, and the other drain connected to one gate. The third and fourth effect transistors (105, 106) and their respective sources are connected to the fourth power supply line, one drain is connected to the other gate, and the other drain is connected to one gate. n-channel field effect transistors (107, 108), the drain of the first n-channel field effect transistor is connected to the drain of the third p-channel field effect transistor, and the second n-channel field effect transistor A drain of the transistor is connected to a drain of the fourth p-channel field effect transistor; Is connected to the drain of the third n-channel field effect transistor, the drain of the second p-channel field effect transistor is connected to the drain of the fourth n-channel field effect transistor, and the first power line A fifth p-channel field effect transistor (201) and a fifth n-channel field effect transistor (203) in which current paths between the source and the drain are connected in series between the first power source line and the fourth power supply line; a buffer circuit including a p-channel field effect transistor (202) and a sixth n-channel field effect transistor (204), the gate of the fifth p-channel field effect transistor being the gate of the first n-channel field effect transistor; Connected to the drain, and the gate of the sixth p-channel field effect transistor is connected to the second n-channel. A gate of the fifth n-channel field effect transistor is connected to a drain of the first p-channel field effect transistor, and a gate of the sixth n-channel field effect transistor is the gate of the sixth n-channel field effect transistor. A semiconductor integrated circuit connected to a drain of a second p-channel field effect transistor, wherein the drain is connected to a connection point between the drain of the fifth p-channel field effect transistor and the drain of the fifth n-channel field effect transistor. A drain is connected to a connection point between the connected seventh n-channel field effect transistor (301), the drain of the sixth p-channel field effect transistor, and the drain of the sixth n-channel field effect transistor. 8 n-channel field effect transistors (302) The sources of the seventh and eighth n-channel field effect transistors are connected to a fourth power supply line, and the gates of the seventh and eighth n-channel field effect transistors are connected to the other drain. It is a semiconductor integrated circuit.
[0030]
A third invention provides a seventh p-channel field effect transistor (303) having a drain connected to a connection point between the drain of the fifth p-channel field effect transistor and the drain of the fifth n-channel field effect transistor. And an eighth p-channel field effect transistor (304) having a drain connected to a connection point between the drain of the sixth p-channel field effect transistor and the drain of the sixth n-channel field effect transistor. And the sources of the seventh and eighth p-channel field effect transistors are connected to the first power supply line, and the gates of the seventh and eighth p-channel field effect transistors are connected to the corresponding drain. A semiconductor integrated circuit according to the second invention, which is characterized in that
[0031]
According to a fourth aspect of the invention, the well potential of the first and second p-channel field effect transistors is equal to the third power supply line, and the well potential of the first and second n-channel field effect transistors is the second power supply. A semiconductor integrated circuit according to the second or third aspect, wherein the semiconductor integrated circuit is equal to a line.
[0032]
According to a fifth aspect of the invention, the first and second p-channel field effect transistors are formed in the same n-type well, and the first and second n-channel field effect transistors are formed in the same p-type well. A semiconductor integrated circuit according to any one of the second to fourth aspects of the present invention.
[0033]
According to a sixth aspect of the present invention, the absolute values of the threshold voltages of the fifth and sixth p-channel field effect transistors and the fifth and sixth n-channel field effect transistors are the third and fourth p-channel field effect transistors. The semiconductor integrated circuit according to any one of the second to fifth inventions, wherein the semiconductor integrated circuit is set to be larger than an absolute value of a threshold voltage of the transistor and the third and fourth n-channel field effect transistors.
[0034]
In this manner, the output of the logic circuit operating at low voltage and the logically inverted output thereof are connected to and driven by the two outputs of the crossing latch composed of the crossing connection of the two FETs through the gate-grounded FETs. Since the gain characteristic of the crossing latch can be improved by using the crossing latch, the output amplitude can be increased by the crossing latch, that is, the level can be converted, and the power consumption of the circuit can be reduced. In addition, since the circuit margin can be increased by using complementary inputs, the restrictions on the element characteristics are relaxed.
[0035]
Further, two crossing latches are prepared, and two FETs are cross-connected between the first and second outputs level-converted by the two crossing latches (first and second crossing latches). By connecting and driving the third crossing latch, the operation of the level conversion circuit can be speeded up.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0037]
FIG. 1 shows a level conversion circuit provided in the semiconductor integrated circuit according to the first embodiment of the present invention. This semiconductor integrated circuit has a configuration in which a logic circuit (not shown) that operates at a low voltage and a memory circuit (not shown) that operates at a higher voltage are integrated on a single chip. 1 is provided with the level conversion circuit 100 of FIG.
[0038]
This level conversion circuit is for converting a logic output level of about 0.5V from the logic circuit to a level of about 1V to 3V and outputting it to the memory circuit, and inputs complementary signals 20A and 20B from the logic circuit. Grounded p-channel MOS field effect transistors (hereinafter referred to as MOSFETs) 101 and 102 and n-channel MOSFETs 103 and 104, a p-channel first cross latch composed of p-channel MOSFETs 105 and 106, and an n-channel MOSFET 107 , 108 and an n-channel second cross latch.
[0039]
The gates of the p-channel MOSFETs 101 and 102 are connected to the power supply line VS1 that is the ground power supply of the logic circuit, and the gates of the n-channel MOSFETs 103 and 104 are connected to the power supply line VD1 that is the positive power supply of the logic circuit, and VD1> VS1 is satisfied. Has been. The sources of the p-channel MOSFETs 105 and 106 are connected to the power supply line VDD (VDD ≧ VD1), and the sources of the n-channel MOSFETs 107 and 108 are connected to the power supply line VSS (VSS ≦ VS1). These power supply lines are connected to an external power supply of the semiconductor integrated circuit. The drains of the p-channel MOSFETs 105 and 106 are connected to the gates of the counterparts. Similarly, the drains of the n-channel MOSFETs 107 and 108 are connected to the gates of the counterparts. The level-converted complementary outputs are obtained at the outputs 20C, 20D, 20E, and 20F of the respective cross latches.
[0040]
According to this level conversion circuit, VD1 and VS1 which are logic levels of the logic circuits input to the input terminals 20A and 20B are subjected to level conversion as follows.
[0041]
A case where 20A changes from VS1 to VD1 and 20B changes from VD1 to VS1 will be described. Since the n-channel MOSFET 103 is on until the drain of the MOSFET 105 in the p-channel crossing latch becomes VD1, when 20A changes from VS1 to VD1, the drain of the MOSFET 105 in the p-channel crossing latch also changes toward VD1. . On the other hand, the n-channel MOSFET 104 was off, but turned on because 20B changes from VD1 to VS1, and as a result, the drain of the MOSFET 106 in the p-channel crossing latch changes toward VS1.
[0042]
Eventually, when the drain voltage of the MOSFET 105 rises to a value near VD1, the MOSFET 103 is turned off and is separated from the buffer circuit in the logic circuit, so the output 20C eventually rises to VDD, which is the power supply voltage of the cross latch. To do. Furthermore, since the MOSFET 104 is on, 20D, which is the drain voltage of the MOSFET 106, becomes VS1.
[0043]
Therefore, by using the n-channel MOSFETs 103 and 104 having the grounded gate configuration and the p-channel crossing latch by the p-channel MOSFETs 105 and 106, the level conversion from the logic levels VD1 and VS1 to VDD and VS1 is performed. At this time, since the MOSFET 106 is in the OFF state, there is almost no current consumption through the MOSFET 106, and the current consumption through the MOSFET 105 becomes a very small value because the gate-grounded n-channel MOSFET 103 is in the OFF state. Is almost zero.
[0044]
Here, the level conversion on the cross latch side by the n-channel MOSFETs 103 and 104 and the p-channel MOSFETs 105 and 106 in the grounded gate configuration has been described, but at the same time, the cross-latching by the p-channel MOSFETs 101 and 102 and the n-channel MOSFETs 107 and 108 in the grounded gate configuration. Also on the side, level conversion from logic levels VD1 and VS1 to VD1 and VSS is performed by the same function, and 20E becomes VD1 and 20F becomes VSS.
[0045]
In this way, the two FETs constituting each cross latch can be driven by complementary inputs by guiding the output of the logic circuit operating at low voltage and the logically inverted output thereof to each cross latch through the gate ground circuit. Thus, the gain characteristic of the cross latch can be improved. Since the p-channel MOSFETs 101 and 102 constituting the grounded gate circuit operate in a complementary manner, and the n-channel MOSFETs 103 and 104 constituting the grounded gate circuit also operate in a complementary manner, the operation margin of the circuit can be increased. The restrictions on the device characteristics are relaxed.
[0046]
As described above, complementary outputs 20C and 20D that have been level-converted to VDD and VS1, and complementary outputs 20E and 20F that have been level-converted to VD1 and VSS are obtained. Therefore, since 20C and 20E are logically the same, by inputting 20C to the gate of the p-channel MOSFET 201 and 20E to the gate of the n-channel MOSFET 203, a logic level of VDD or VSS is output to the output terminal 20G. Level conversion is performed.
[0047]
Similarly, by inputting 20D to the gate of the p-channel MOSFET 202 and 20F to the gate of the n-channel MOSFET 204, a logically inverted output of the output terminal 20G can be obtained from 20H.
[0048]
Therefore, it is possible to obtain a larger logical amplitude corresponding to the difference between VDD and VSS.
[0049]
Here, the operation of the MOSFETs 203 and 204 will be examined. The gates of the MOSFETs 203 and 204 are connected to 20E and 20F. The voltages of 20E and 20F after level conversion are VD1 or VSS. Although the output circuit composed of the MOSFETs 201 and 203 and the MOSFETs 202 and 204 is a circuit using VDD and VSS as power supply voltages, the signal input to the MOSFETs 203 and 204 is at a low level VD1. For this reason, these output circuits are slow in discharging the outputs 20G and 20H from VDD to VSS. This is the result of simulating the operation of the level conversion circuit of FIG. 12 in FIG. 13, and this is the cause of the sudden decrease in the operation speed when VD1 becomes 0.6V or less.
[0050]
A third crossing latch composed of MOSFETs 301 and 302 solves this problem.
[0051]
In the above description of the operation, after level conversion, 20C is VDD, 20D is VS1, 20E is VD1, and 20F is VSS. VDD is input to the gate of the MOSFET 201 and VD1 is input to the input of the MOSFET 203, and the output terminal 20G is discharged toward VSS. However, this operation is slow. On the other hand, VS1 is input to the gate of the MOSFET 202 and VSS is input to the gate of the MOSFET 204, and the output terminal 20H is charged toward VDD. Since the input voltage of the gate of the MOSFET 202 is as low as VS1, this charging operation is performed at high speed. The lower the logic circuit power supply voltages VD1 and VS1, the higher the speed.
[0052]
The voltage of the output terminal 20H is input to the gate of the MOSFET 301, and the voltage of the output terminal 20G is input to the gate of the MOSFET 302. Since the output terminal 20H is charged at high speed from VSS to VDD, the MOSFET 301 to which a high gate voltage is input operates with a low resistance, and discharges the output terminal connected to the drain at high speed. Compared with the case of discharging only with the MOSFET 203, the output terminal 20G is discharged at a higher speed by adding the MOSFET 301.
[0053]
The same applies to the case where the output of the logic circuit is reversed.
[0054]
FIG. 2 is a diagram showing a level conversion circuit according to the second embodiment of the present invention.
[0055]
The grounded gate circuit and the crossing latch connected to them are the same as in FIG. A P-channel crossing latch composed of P-channel MOSFETs 303 and 304 is further added to the output circuit. The drain of the P-channel MOSFET 303 is connected to the output terminal 20G, the drain of 304 is connected to the output terminal 20H, each gate is connected to the other drain, and each source is connected to the first power supply voltage.
[0056]
The second embodiment is effective when the power supply voltage of the logic circuit is converted to VDD = 3V, for example, a voltage that is not so low as VD1 = 1.75V and VS1 = 1.25V. When the gate voltage VS1 of the MOSFETs 201 and 202 is increased from VSS of FIG. 1 to 1.25 V in this example, the speed of charging the output terminals 20G and 20H from VSS to VDD is reduced. At this time, charging is speeded up by a P-channel crossing latch composed of MOSFETs 303 and 304.
[0057]
The circuit of the present invention related to FIGS. 1 and 2 will be described specifically.
[0058]
Here, the result of examination on the premise of the 0.25 μm CMOS process will be described. First, VDD, VD1, VS1, and VSS are set to 3 V, 0.5 V, 0 V, and 0 V, respectively, as power supply voltages. The effective power supply voltage VD1-VS1 of the internal logic circuit is 0.5V. Therefore, the logic amplitude of 0.5V is converted to 3V. Here, assume that the output of the logic circuit is a CMOS inverter output, the gate width of the p-channel MOSFET is 120 μm, the gate width of the n-channel MOSFET is 60 μm, and level conversion of the inverter circuit output is performed.
[0059]
First, the gate width of the grounded p-channel MOSFETs 101 and 102 is 30 μm, the gate width of the n-channel MOSFETs 103 and 104 is 15 μm, the gate widths of the p-channel MOSFETs 105 and 106 in the cross latch are 6 μm, and the gates of the n-channel MOSFETs 107 and 108. The width is 3 μm, the gate widths of the P-channel MOSFETs 201 and 202 in the output circuit of FIG. 1 are 6 μm, the gate widths of the n-channel MOSFETs 203, 204, 301, and 302 are 3 μm, respectively, and the p-width in the output circuit buffer of FIG. The gate widths of the channel MOSFETs 303 and 304 are 6 μm. Note that the design center of the threshold voltage of the FET at the time of study is as follows. For MOSFETs 101 to 104, Vtp1 = 0V for the p-channel and Vtn1 = 0.V for the n-channel. V), and the other MOSFETs 105 to 108, MOSFETs 201 to 204, and MOSFETs 301 to 304 have slightly larger absolute values (Vtp2 = −0.5V, Vtn2 = 0.5V) for the purpose of reducing leakage current in the 3V power supply. .
[0060]
The operation was examined using the power supply voltages VDD and VSS and the power supply voltages VD1 and VS1 of the logic circuit as parameters. At this time, as shown in FIGS. 1 and 2, the substrate potentials (well potentials) of the common-gate MOSFETs 101 to 104 are set to be the same as the gate potential in order to perform data inversion in the cross latch at high speed. This is to make the grounded MOSFETs 101 to 104 more likely to be in an OFF state. In practice, the well potential of the MOSFET in the CMOS process or the body potential of the MOSFET in the SOI process is made the same as the gate potential. Means.
[0061]
As a result, the drive capability of the grounded gate circuit for driving the cross latch can be increased with a small element size, and the p-channel MOSFETs 101 and 102 can be formed in the same n-well. Similarly, the n-channel MOSFETs 103 and 104 are the same. Since it can be formed in a p-well, the circuit area can be reduced.
[0062]
The operating speed was simulated by changing the power supply voltage VDD from 2V to 3.3V and the power supply voltage VD1 of the internal logic circuit from 0.2V to 1.5V. The result is shown in FIG. Although it did not operate when the power supply voltage VD1 of the internal logic circuit was 0.2V and 0.3V, it was confirmed that it operates stably at high speed in a wide range other than that. In particular, it does not operate in the conventional example, or operates at a high speed even when VD1 that is operated at a low speed is near 0.5V.
[0063]
Further, the power supply voltage is not limited to the above, and the case of VDD = 3V, VD1 = 1.75V, VS1 = 1.25V, and VSS = 0V was also examined, and it was confirmed that the device operates without any problem.
[0064]
The circuits of FIGS. 1 and 2 are both examples. For example, 1) the power supply voltage may satisfy VDD ≧ VD1> VS1 ≧ VSS, and 2) the output circuit may be a single-phase output. Various configurations such as applying this circuit to an input / output circuit and 4) making the well potential or the body potential in the gate ground circuit equal to the source potential can be used.
[0065]
Each FET may be an insulated gate type, and is not limited to a MOS, and may be a MIS type FET.
[0066]
【The invention's effect】
As described above in detail, according to the semiconductor integrated circuit of the present invention, the cross latch is driven by using the complementary input grounded gate circuit, so that the gain characteristic of the cross latch is enhanced and the output by the cross latch is achieved. A large amplitude can be realized and the power consumption of the circuit can be reduced. Further, by using complementary inputs, the circuit margin can be increased, and a level conversion circuit with less restrictions on device characteristics can be realized.
[0067]
Furthermore, by adding a cross latch between the complementary output circuits, the output circuit driven with a low voltage can be driven with a high voltage, and a high-speed level conversion circuit can be realized.
[0068]
Accordingly, a level conversion circuit that operates at low speed and with low power consumption for inputting the output of a logic circuit that operates at a power supply voltage of about 0.5V to a memory circuit or an input / output circuit that operates at a power supply voltage of about 3V. Can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a level conversion circuit used in a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a level conversion circuit used in a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 3 is a view showing an operation simulation result of the level conversion circuit according to the first embodiment;
FIG. 4 is a block diagram showing a configuration of a conventional semiconductor integrated circuit that supplies a plurality of power supplies and its power supply system.
FIG. 5 is a block diagram showing a configuration of a conventional semiconductor integrated circuit having a logic circuit operating at a low voltage and supplying a plurality of power supplies, and a power supply system thereof.
FIG. 6 is a block diagram showing a configuration of a conventional semiconductor integrated circuit having a logic circuit operating at a low voltage and supplying a plurality of power supplies, and its power supply system.
FIG. 7 is a circuit diagram of a conventional level conversion circuit using a CMOS inverter.
FIG. 8 is a circuit diagram of a conventional level conversion circuit using a cross latch.
9 is a diagram showing an operation simulation result of the level conversion circuit of FIG.
FIG. 10 is a diagram showing a circuit that performs an operation simulation.
FIG. 11 is a diagram showing the definition of the operation speed in the operation simulation.
FIG. 12 is a circuit diagram of a level conversion circuit using an improved cross latch that inputs complementary signals.
13 is a diagram showing an operation simulation result of the level conversion circuit of FIG.
[Explanation of symbols]
100 level conversion circuit
101,102,105,106,201,202,303,304 p-channel MOSFET
103,104,107,108,203,204,301,302 n-channel MOSFET

Claims

First to fourth power supply lines whose potential levels satisfy a relationship of V1 ≧ V2> V3 ≧ V4;
A first n-channel field effect transistor (103) having a first logic signal input to a source and a gate connected to the second power supply line;
A first p-channel field effect transistor (101) having the first logic signal input to a source and a gate connected to the third power supply line;
A second n-channel field effect transistor (104) having a second logic signal that is an inverted signal of the first logic signal input to a source and a gate connected to the second power supply line;
A second p-channel field effect transistor (102) having the second logic signal input to a source and a gate connected to the third power supply line;
Third and fourth p-channel field effect transistors (105, 106), each source connected to the first power supply line, one drain connected to the other gate, and the other drain connected to one gate. ), And each source is connected to the fourth power supply line, one drain is connected to the other gate, and the other drain is connected to the one gate. A second crossing latch comprising n-channel field effect transistors (107, 108),
The drain of the first n-channel field effect transistor is connected to the drain of the third p-channel field effect transistor, and the drain of the second n-channel field effect transistor is connected to the drain of the fourth p-channel field effect transistor. Connected to
The drain of the first p-channel field effect transistor is connected to the drain of the third n-channel field effect transistor, and the drain of the second p-channel field effect transistor is connected to the drain of the fourth n-channel field effect transistor. Connected to
A fifth p-channel field effect transistor (201) and a fifth n-channel field effect transistor (203) in which current paths between the source and the drain are connected in series between the first power supply line and the fourth power supply line. And a buffer circuit including a sixth p-channel field effect transistor (202) and a sixth n-channel field effect transistor (204),
The gate of the fifth p-channel field effect transistor is connected to the drain of the first n-channel field effect transistor, and the gate of the sixth p-channel field effect transistor is the drain of the second n-channel field effect transistor. , The gate of the fifth n-channel field effect transistor is connected to the drain of the first p-channel field effect transistor, and the gate of the sixth n-channel field effect transistor is the second p-channel field effect transistor A level conversion circuit connected to the drain of the effect transistor,
A seventh n-channel field effect transistor (301) having a drain connected to a connection point between the drain of the fifth p-channel field effect transistor and the drain of the fifth n-channel field effect transistor;
An eighth n-channel field effect transistor (302) having a drain connected to a connection point between the drain of the sixth p-channel field effect transistor and the drain of the sixth n-channel field effect transistor;
Sources of the seventh and eighth n-channel field effect transistors are connected to a fourth power line;
A level conversion circuit, characterized in that the gates of the seventh and eighth n-channel field effect transistors are connected to the other drain.

First to fourth power supply lines whose potential levels satisfy a relationship of V1 ≧ V2> V3 ≧ V4;
A logic circuit section capable of outputting a first logic output and a second logic output that is an inverted signal thereof;
A first n-channel field effect transistor (103) having a source connected to the first logic output outputted from the logic circuit section and a gate connected to the second power supply line;
A first p-channel field effect transistor (101) having a source connected to the first logic output and a gate connected to the third power supply line;
A second n-channel field effect transistor (104) having a source connected to a second logic output of the logic circuit section and a gate connected to the second power supply line;
A second p-channel field effect transistor (102) having a source connected to the second logic output and a gate connected to the third power supply line;
Third and fourth p-channel field effect transistors (105, 106), each source connected to the first power supply line, one drain connected to the other gate, and the other drain connected to one gate. )When,
Third and fourth n-channel field effect transistors (107, 108), each source connected to the fourth power supply line, one drain connected to the other gate, and the other drain connected to one gate. )
The drain of the first n-channel field effect transistor is connected to the drain of the third p-channel field effect transistor, and the drain of the second n-channel field effect transistor is connected to the drain of the fourth p-channel field effect transistor. Connected to
The drain of the first p-channel field effect transistor is connected to the drain of the third n-channel field effect transistor, and the drain of the second p-channel field effect transistor is connected to the drain of the fourth n-channel field effect transistor. Connected to
A fifth p-channel field effect transistor (201) and a fifth n-channel field effect transistor (203) in which current paths between the source and the drain are connected in series between the first power supply line and the fourth power supply line. And a buffer circuit including a sixth p-channel field effect transistor (202) and a sixth n-channel field effect transistor (204),
The gate of the fifth p-channel field effect transistor is connected to the drain of the first n-channel field effect transistor, and the gate of the sixth p-channel field effect transistor is the drain of the second n-channel field effect transistor. , The gate of the fifth n-channel field effect transistor is connected to the drain of the first p-channel field effect transistor, and the gate of the sixth n-channel field effect transistor is the second p-channel field effect transistor A semiconductor integrated circuit connected to the drain of the effect transistor,
A seventh n-channel field effect transistor (301) having a drain connected to a connection point between the drain of the fifth p-channel field effect transistor and the drain of the fifth n-channel field effect transistor;
An eighth n-channel field effect transistor (302) having a drain connected to a connection point between the drain of the sixth p-channel field effect transistor and the drain of the sixth n-channel field effect transistor;
Sources of the seventh and eighth n-channel field effect transistors are connected to a fourth power line;
8. A semiconductor integrated circuit, wherein the gates of the seventh and eighth n-channel field effect transistors are connected to the other drain.

A seventh p-channel field effect transistor (303) having a drain connected to a connection point between the drain of the fifth p-channel field effect transistor and the drain of the fifth n-channel field effect transistor;
An eighth p-channel field effect transistor (304) having a drain connected to a connection point between the drain of the sixth p-channel field effect transistor and the drain of the sixth n-channel field effect transistor;
Sources of the seventh and eighth p-channel field effect transistors are connected to a first power line;
3. The semiconductor integrated circuit according to claim 2, wherein the gates of the seventh and eighth p-channel field effect transistors are connected to the other drain.

The well potentials of the first and second p-channel field effect transistors are equal to the third power supply line, and the well potentials of the first and second n-channel field effect transistors are equal to the second power supply line. A semiconductor integrated circuit according to claim 2 or 3.

The first and second p-channel field effect transistors are formed in the same n-type well, and the first and second n-channel field effect transistors are formed in the same p-type well. The semiconductor integrated circuit according to claim 2.

The absolute values of the threshold voltages of the fifth and sixth p-channel field effect transistors and the fifth and sixth n-channel field effect transistors are the third and fourth p-channel field effect transistors and the third and fourth p-channel field effect transistors. 6. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit is set to be larger than an absolute value of a threshold voltage of the fourth n-channel field effect transistor.