JP3666249B2

JP3666249B2 - Liquid crystal device and electronic device

Info

Publication number: JP3666249B2
Application number: JP17316098A
Authority: JP
Inventors: 裕小澤; 明井上; 克則山崎; 浩朗野村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-06-19
Filing date: 1998-06-19
Publication date: 2005-06-29
Anticipated expiration: 2018-06-19
Also published as: JP2000010077A

Description

【０００１】
【発明の属する技術分野】
本発明はネマチック液晶を用いたメモリ性を有する双安定の液晶（ＢＴＮ＝ＢｉｓｔａｂｌｅＴｗｉｓｔｅｄＮｅｍａｔｉｃ）を用いた液晶装置およびそれを用いた電子機器に関する。
【０００２】
【背景技術】
ネマチック液晶を用いた双安定性液晶表示は特公平１−５１８１８に既に開示されており、初期配向条件、２つの安定状態、また、その安定状態の実現の方法等が記述されている。
【０００３】
しかし、上記特公平１−５１８１８に述べられている内容は、２つの安定状態の動作あるいは現象を述べているだけで、それを表示体として実用に供する手段は提示されていない。さらには、上記公報には、現在最も表示体として応用実用性が高く、かつ表示能力が高いマトリスク表示について何等記述が無く、その駆動方法についても何等開示されていない。
【０００４】
そこで、本願出願人は特開平６−２３０７５１において、液晶パネル内で発生するバックフローをコントロールし、上記欠点を改良する方法を提案した。この方法は、まず１ｍｓ程度の高電圧を印加してフレデリクス転移を生じさせる期間と、それにすぐ続く前記パルスと逆極性または同極性のしきい値以上の定電圧パルスで０゜ユニフォーム状態を作るか、同様に前記フレデリクス転移電圧にすぐ続くしきい値以下のパルス期間を設け、３６０゜ツイストの状態を実現するものである。この方法ではマトリクス表示の１ライン当たりの書き込み時間が４００μｓとされており、４００ライン以上の書き込みには計１６０ｍｓ（６．２５Ｈｚ）以上の時間が必要で、これは表示のフリッカーを伴うためまだ実用上は問題があった。
【０００５】
そこで、本願出願人はさらに、書き込み時間の改良として特開平７−１７５０４１を出願した。これは同公報の図２または図４に示したように、フレデリクス転移を起こすリセットパルスの後に遅延期間を設け、その後にＯＮまたはＯＦＦの選択信号を印加するものである。こうすると書き込み時間は従来の数倍の速さの例えば５０μｓが実現できた。
【０００６】
【発明が解決しようとする課題】
（液晶表示原理の説明）
図２は、液晶装置における液晶の各種状態を説明するための説明図であり、図３は、液晶装置への印加電圧波形の一例である。
【０００７】
液晶装置は、初期配向状態にあっては、ラビング処理により１８０°ツイスト配向状態となっている。この初期配向状態の液晶に、リセット期間Ｔ１にてリセット電圧３０を印加すると、図２に示すとおりフレデリクス転移が生じ液晶層中央付近の液晶分子が垂直に立った状態になる。遅延期間Ｔ２にて遅延電圧３１を印加した後に選択期間Ｔ３にて選択電圧３２としてオン電圧Ｖonを液晶に印加すると０°ユニフォーム配向状態が得られ、オフ電圧Ｖoffを印加すると３６０°ツイスト配向状態が得られる。その後、図２に示すように、ある時定数に従って上記の２つのいずれかの状態から初期状態に自然緩和する。ここで、この時定数は、表示に必要な時間に比較して十分長くできるので、非選択期間Ｔ４にて印加される非選択電圧３３が、フレデリクス転移を起こすために必要な電圧に比べて十分に低い電圧に保たれている限り、次のフレームのリセット期間Ｔ１’までの期間は、選択期間T３によって設定された状態をほぼ維持でき、リセット電圧を印加されることによって再びフレデリクス転移が生じる。これにより、オンオフ表示が可能になる。つまり、リセット状態と、０°ユニフォーム配向状態と３６０°ツイスト配向状態によって表示を行なうことができる。
【０００８】
（駆動電圧マージンについて）
図４に示した特性図の縦軸は、図３に示す走査信号電位の絶対値Ｖｗであり、横軸はバイアス電圧Ｖｂである。なお、このバイアス電圧Ｖｂは、走査信号の基準電圧（本実施例では０Ｖ）に対する、データ信号のデータ電位の波高値であり、本実施例ではデータ電位Ｖｄが基準電圧に対して設定されているため、Ｖｂ＝Ｖｄとなる。
【０００９】
図４に示す特性図は、以下の手順で求めた。まず飽和値電圧Ｖｓａｔの曲線は、選択電位Ｖｗを固定してオン表示（０°ユニフォーム状態で光を透過するときの表示）できる限界のバイアス電位Ｖｂ（データ電位Ｖｄ）を求め、この操作を選択電位Ｖｗを変化させながら繰り返し行うことで得られた。
【００１０】
同様に、図４に示すしきい値電圧Ｖｔｈの曲線は、選択電位Ｖｗを固定してオフ表示（３６０°ツイスト状態で光を透過しないときの表示）できる限界のバイアス電位Ｖｂ（データ電位Ｖｄ）を求め、この操作を選択電位Ｖｗを変化させながら繰り返し行うことで得られた。
【００１１】
この図においてオンオフ表示が可能な範囲は、飽和電圧Ｖｓａｔ曲線としきい値電圧Ｖｔｈ曲線で挟まれた領域である。
【００１２】
つまり、オンオフ表示ができる電圧の範囲が広い場合は、駆動電圧マージンが大きいことになり、逆に狭い場合は、駆動電圧マージンが小さいということになる。
【００１３】
（遅延期間と駆動電圧マージン）
図５はＢＴＮの駆動電圧マージンと遅延期間Ｔ２との関係を示す特性図である。
【００１４】
駆動条件はデューティ比１／６０、フレーム周波数６０Ｈｚで１Ｈの長さがおよそ２８０μｓｅｃである。この図から、遅延期間Ｔ２の長さの変動によって駆動電圧マージンの大きさも変動することが分かる。
【００１５】
ところが、水平走査期間を基準とする駆動方法の場合、遅延期間の長さは、１Ｈの倍数でしか設定することができないために、特に、駆動デューティ比の小さい液晶装置の駆動に応用した場合、駆動電圧マージンが最も大きくなるような遅延期間にあわせて設定できない可能性がある。
【００１６】
例えばデューティ比１／６０程度の低いデューティ比の駆動を考慮した場合、１Ｈの長さはおよそ２８０μｓｅｃであり、遅延期間は、２８０μｓｅｃ、５６０μｓｅｃ、８４０μｓｅｃ・・・というように２８０μｓｅｃ間隔でしか設定できないことになる。したがって最も駆動電圧マージンの大きい遅延期間を設定できない可能性がある。
【００１７】
また、図６に、飽和電圧Ｖｓａｔおよびしきい値電圧Ｖｔｈと温度との関係を表す特性図を示す。ＶｓａｔとＶｔｈは、図６に示したように、温度が高くなるほど低く、温度が低くなると高くなる。オンオフ表示をするためには選択電位Ｖｗとデータ電位Ｖｄの差分電圧｜Ｖｗ−Ｖｄ｜は、ＶｓａｔとＶｔｈに挟まれた領域に設定する必要があるが、仮にそれぞれの電位を固定した場合、温度が大きく変化すると、ＶｓａｔとＶｔｈに挟まれた領域から外れてしまい、オンオフ表示することができなくなってしまう。
【００１８】
そこで、本発明の目的とするところは、駆動デューティ比や、温度によらずに所定の駆動電圧マージンを確保しながらオンオフ表示することが可能な液晶装置、およびそれを備えた電子機器を提供することにある。
【００１９】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る液晶装置は、複数の走査信号線を有する基板と複数のデータ信号線を有する基板との間に、ネマチック液晶を用いた双安定性液晶を狭持した液晶層を有する液晶装置において、一垂直走査期間中にリセット期間、遅延期間、選択期間及び非選択期間をこの順に有する走査信号を各走査信号線に供給する走査駆動手段と、前記選択期間毎に表示パターンに対応したデータ電位を有するデータ信号を前記データ信号線に供給する信号駆動手段とを具備し、前記走査駆動手段は、前記走査電極にリセット電位を供給する前記リセット期間を第１のシフトクロックに基づき決定する第１のシフトレジスタと、選択電位を供給する前記選択期間を前記第１のシフトクロックとは位相の異なる第２のシフトクロックに基づき決定する第２のシフトレジスタと、を有することを特徴とする。
また、本発明に関わる液晶装置は、前記液晶装置の温度を検出することによって、前記第１のシフトクロックと前記第２のシフトクロックのタイミングを決定することを特徴とする。
【００２０】
なお、第１のシフトレジスタは第１のシフトクロックに基づき、また第２のシフトレジスタは第２のシフトクロックに基づき信号を出力する。
【００２１】
上記構成によれば、それぞれのクロックの位相をずらして、リセット電位と選択電位の間隔を自由に設定することができるので、遅延期間を可変することができ、駆動電圧マージンの最も広い遅延期間を設定することができる。
【００２２】
また、前記走査駆動手段が、リセット交流化信号と選択交流化信号により前記液晶の印加電圧を交流化することが好ましい。
【００２３】
上記構成によれば、リセット電位を供給する期間を決定する第１のシフトレジスタの第１のシフトクロックと、選択電位を供給する期間を決定する第２のシフトレジスタの第２のシフトクロックの位相が異なる場合でも、それぞれの切替わりタイミングに合わせて、それぞれリセット電位と選択電位の交流化ができるようになり、液晶の劣化を防ぐことができる。
【００２４】
また、本発明に係る電子機器は、上記した液晶装置を備えたことを特徴とする。
【００２５】
上記構成によれば、表示部に高速な応答を必要とする電子機器を提供できる。
【００２６】
【発明の実施の形態】
【００２７】
【実施例】
（液晶パネルの構造）
液晶材料はネマチック液晶（例えば、E.Merck社製ZLI-3329）に光学活性剤（例えば、E.Merck社製S-811）を添加することにより、液晶のヘリカルピッチを３〜４μｍに調整したものである。図１に示すように、上下のガラス基板５，５上にＩＴＯからなる透明電極４Ａ、４Ｂのパターンを形成し、その上に各々ポリイミド配向膜２を塗布した。そして、各ポリイミド配向膜に対して、相互に所定の角度φ（実施例ではφ＝１８０°）異なる方向にラビング処理を施して、セルを構成した。上下のガラス基板５，５の間にはスペーサを挿入して基板間隔を均一化し、例えば基板間隔（セルギャップ）を２μｍ以下とした。したがって、液晶層厚／ねじれピッチの比は０．５±０．２の範囲にある。
【００２８】
このセルに液晶を注入すると、液晶分子１のプレチルト角θ１、θ２は数度となり、初期配向が１８０°のツイスト状態となる。この液晶パネルを、図１に示す偏光方向の異なる２枚の偏光板７，７で挟み込み、表示体を形成した。なお３は絶縁層、６は平坦化層、８は画素間の遮光層、９は液晶分子１のダイレクターベクトルである。平坦化層６、遮光層８は必要に応じて形成でき、これらに代えて、基板５上に透明電極を形成しても良い。
【００２９】
なお、一方の基板５には、透明電極４Ａとして、例えば、その行方向に沿って伸びる複数の行電極（走査信号線とも言う）が形成され、他方の基板５の透明電極４Ｂとして、例えば、その列方向に沿って伸びる複数の列電極（データ信号線とも言う）が形成され、両電極に供給される信号の差電圧が液晶層に印加されて、表示のオン状態／オフ状態に対応する液晶の配列に制御する駆動が行われる。
【００３０】
（実施例１）
図７は、実施例１の概略図である。これは図１に示す液晶パネルを用いたＢＴＮ液晶装置を示している。図７において、この液晶装置は、液晶パネル７０の背面にバックライト７１を配置した透過型である。液晶パネル７０の一方の基板５に形成された走査信号線には走査駆動回路７２が接続され、一方、液晶パネル７０の他方の基板５に形成されたデータ信号線にはデータ信号駆動回路７３が接続される。走査駆動回路７２とデータ信号駆動回路７３には、電位設定回路７４から所定の電位が供給され、線順次走査回路７５より基準クロック信号と所定のタイミング信号および映像信号７６より変換された表示データ信号が供給される。
【００３１】
図８は、実施例１の走査信号波形の一例である。フレーム周波数６０Ｈｚ、１／６０デューティ（１Ｈの長さはおよそ２８０μｓｅｃ）、リセット電位の極性を１フレーム毎に反転し、選択電位は１／２Ｈ毎に反転するとともに、１フレーム毎に反転する。また、データ信号電位の極性も選択電位に対応するように反転する。
【００３２】
次にデータ電位と選択電位の差分電圧（液晶印加電圧）と表示の関係を図９を用いて説明する。選択電位は上述のように、１／２Ｈ反転するとともに、１フレーム毎に反転するので２種類の選択電位がある。図９左の負極性から正極性に変化する選択電位に対して、オン表示の場合は、データ電位が正極性から負極性に変化し、この時の液晶印加電圧は｜Ｖｗ＋Ｖｄ｜である。オフ表示の場合は、データ電位が負極性から正極性に変化し、この時の液晶印加電圧は｜Ｖｗ−Ｖｄ｜である。右の正極性から負極性に変化する選択電位に対しては、オン表示の場合は、データ電位が負極性から正極性に変化し、この時の液晶印加電圧は｜Ｖｗ＋Ｖｄ｜である。オフ表示の場合は、データ電位が正極性から負極性に変化し、この時の液晶印加電圧は｜Ｖｗ−Ｖｄ｜である。このようにオン表示あるいはオフ表示に応じて、データ電位も反転させ、｜Ｖｗ＋Ｖｄ｜＞Ｖｓａｔ、｜Ｖｗ−Ｖｄ｜＜Ｖｔｈを満たすように選択電位Ｖｗとデータ電位Ｖｄを選ぶとオンオフ表示が可能になる。
【００３３】
図１０は、実施例１の走査駆動回路の概略図である。実施例１の走査駆動回路は、リセット電位を出力する期間と選択電位を出力する期間それぞれを各走査信号線に順次供給していくために、６０ビットの２つのシフトレジスタを有しており、リセットタイミング生成用のシフトレジスタ１００１のデータＲＤ１００３をシフトクロックＲＣＫ１００４でシフトし、選択タイミング生成用のシフトレジスタ１００２のデータＳＤ１００６をシフトクロックＳＣＫ１００７でシフトする。リセットタイミング生成用のシフトレジスタの出力と選択タイミング生成用のシフトレジスタの出力は電位選択回路１０１４に入力される。電位選択回路では、入力されたデータに応じて各走査信号線に出力する電位を＋ＶＲ１００９、−ＶＲ１０１０、＋ＶＳ１０１１、−ＶＳ１０１２、ＶＣ１０１３から選択する。１００５はリセット用シフトレジスタからのデータの出力ＲＤＯ、１００８は選択用シフトレジスタからのデータ出力ＳＤＯで、これらは、本実施例では１／６０デューティの液晶パネルを駆動するので使用していないが、デューティ比１／６０以上のデューティで使う場合の次段の走査駆動回路への出力である。
【００３４】
図１１は、図１０で示した走査駆動回路の１部を示す図である。また、図１２は、図１１の走査駆動回路の１部のタイミングチャートである。次に図１１、図１２を用いて走査駆動回路の動作を説明する。
【００３５】
図１１において１１０１は、走査信号線ｎ１１０７に接続された走査駆動回路ｎ、１１０２は、走査信号線（ｎ＋１）１１０８に接続された走査駆動回路（ｎ＋１）であり、走査信号線ｎに接続された走査駆動回路ｎのリセット用シフトレジスタのデータＲＤがＲＣＫの立ち上がりでＤフリップフロップＡｎにラッチされ信号ａｎが出力される。また選択用シフトレジスタのデータＳＤはＳＣＫの立ち上がりでＤフリップフロップＢｎにラッチされ信号ｂｎが出力される。
【００３６】
走査駆動回路ｎの電位選択回路ｎ１１０５には、各電位＋ＶＲ、−ＶＲ、＋ＶＳ、−ＶＳ、ＶＣが供給されており、信号ａｎ、信号ｂｎ、リセット交流化信号ＦＲａ１１０３、選択交流化信号ＦＲｂ１１０４によってどの電位を出力するか選択する。また同様に、走査駆動回路ｎ＋１の電位選択回路（ｎ＋１）１１０６にも各電位が供給されており、信号ａ（ｎ＋１）、信号ｂ（ｎ＋１）、ＦＲａ、ＦＲｂによってどの電位を出力するか選択する。
【００３７】
具体的には、表１の論理式に従って出力電位を決定する。
【００３８】
【表１】

【００３９】
表1からリセット期間Ｔ１は、信号ａｎがハイレベルである期間であり、リセット期間の電位は＋ＶＲまたは、−ＶＲがリセット交流化信号ＦＲａによって選ばれる。図１２では信号ａｎがハイレベルである期間にＦＲａがハイレベルなので、＋ＶＲが出力される。選択期間Ｔ３は、信号ｂｎがハイレベルの期間であり、選択期間の電位は＋ＶＳまたは−ＶＳが選択交流化信号ＦＲｂによって選ばれる。図１２では、ＦＲｂの極性により、１Ｈの前半で−ＶＳが走査信号線ｎに出力され、後半で＋ＶＳが走査信号線ｎに出力される。そして、それ以外の期間はＶＣが走査信号線ｎに出力される。また、ＲＤがローレベルになってからＳＤがハイレベルになるまでの期間は２Ｈあり、さらにＲＣＫとＳＣＫのタイミングは期間ｔｄだけずれているために、遅延期間Ｔ２（ここでは、リセット電位＋ＶＲが印加されてから選択電位−ＶＲが印加されるまでの期間）は、２Ｈ＋ｔｄとなる。
【００４０】
信号ａｎは、走査信号線（ｎ＋１）に接続された走査駆動回路（ｎ＋１）のＤフリップフロップ（Ａｎ＋１）にＲＣＫの立ち上がりでラッチされ、信号ｂｎは、Ｄフリップフロップ（Ｂｎ＋１）にＳＣＫの立ち上がりでラッチされ、それぞれ信号ａｎ＋１、信号ｂｎ＋１として出力される。走査駆動回路ｎの場合と同様に、電位選択回路（ｎ＋１）を動作させるので、ちょうど１クロック位相のずれた出力電位が走査信号線ｎ＋１に出力される。
【００４１】
このように遅延期間Ｔ２は、２Ｈ＋ｔｄであり、ＲＣＫとＳＣＫの入力タイミングを変化させることにより、ｔｄの長さは可変できる。したがって遅延期間Ｔ２を１Ｈの切り替わりタイミングによらずに、最も駆動電圧マージンが高い遅延期間に設定することができる。
【００４２】
（実施例２）
図１３は、実施例２の液晶装置の一例を示す概略図である。実施例１の構成に温度センサ１３０１と温度補償回路１３０２を追加したものである。温度センサ１３０１は液晶パネル７０の温度を検出し、検出信号１３０３を温度補償回路１３０２へ入力する。温度補償回路１３０２は、検出信号１３０３に応じて、ＲＤとＳＤの間隔とＲＣＫとＳＣＫのタイミングを決定し、走査駆動回路７２に入力する。温度補償の方法としては図６の温度と選択電位Ｖｗとの関係と図１４に示す遅延期間と選択電位Ｖｗの関係をもとにする。温度が低くなるほど選択電位は高くする必要があるが、この時に遅延期間を長くしてやると選択電位Ｖｗを変化させなくてもオンオフ表示が可能になる。逆に温度が高くなる場合には、遅延期間Ｔ２を短くしてやれば良い。つまり選択電位Ｖｗやデータ電位Ｖｄを変化させなくても、温度が下がれば、遅延期間Ｔ２を長くし、逆に温度が上がれば、遅延期間Ｔ２を短くすることによって適切な遅延期間Ｔ２を設定できる。このようにすると簡単な論理回路を付加することで温度補償が可能になる。
【００４３】
（実施例３）
本発明の液晶装置を電子機器のディスプレイとして使用した。
【００４４】
図１５は本発明の液晶装置を用いた電子機器の概略図である。これは、オシロスコープである。１５０１は液晶装置であって、従来オシロスコープのディスプレイとしては、早い応答速度が必要とされることから、ＣＲＴが用いられることが多かったが、これを本発明の液晶装置で置き換えると、省スペースで省エネルギーであるという利点がある。
【図面の簡単な説明】
【図１】本発明の液晶装置の液晶パネルの構造を示す概略断面図である。
【図２】ＢＴＮの各種状態を説明するための概略説明図である。
【図３】ＢＴＮの印加電圧波形の一例を示す液晶駆動電圧波形図である。
【図４】ＢＴＮの駆動電圧マージンを説明するための特性図である。
【図５】ＢＴＮの駆動電圧マージンと遅延期間の特性図である。
【図６】ＢＴＮの飽和値電圧Ｖｓａｔ及びしきい値電圧Ｖｔｈと温度との関係を示す特性図である。
【図７】本発明の実施例１の液晶装置の一例を示す概略図である。
【図８】本発明の実施例１の液晶装置の駆動電圧波形の一例を示す駆動電圧波形図である。
【図９】本発明の実施例１の液晶装置の駆動原理を説明する概略説明図である。
【図１０】本発明の実施例１の走査駆動回路の一例を示す図である。
【図１１】本発明の実施例１の走査駆動回路の一部を示す図である。
【図１２】本発明の実施例１の走査駆動回路のタイミングチャート。
【図１３】本発明の実施例２の液晶装置の一例を示す概略図である。
【図１４】ＢＴＮの飽和値電圧Ｖｓａｔ及びしきい値電圧Ｖｔｈと遅延期間との関係を示す特性図である。
【図１５】本発明の実施例３の電子機器の一例を説明する説明図である。
【符号の説明】
Ｔ１リセット期間
Ｔ２遅延期間
Ｔ３選択期間
Ｔ４非選択期間
Ｖｓａｔ飽和値電圧
Ｖｔｈしきい値電圧
１液晶分子
２ポリイミド配向膜
３絶縁層
４Ａ走査信号線
４Ｂデータ信号線
５ガラス基板
６平坦化層
７偏光板
８遮光層
９液晶分子１のダイレクターベクトル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal device using a bistable liquid crystal (BTN = Bistable Twisted Nematic) having a memory property using a nematic liquid crystal and an electronic apparatus using the same.
[0002]
[Background]
A bistable liquid crystal display using a nematic liquid crystal has already been disclosed in Japanese Patent Publication No. 1-51818, and describes an initial alignment condition, two stable states, a method for realizing the stable state, and the like.
[0003]
However, the contents described in the above Japanese Patent Publication No. 1-51818 only describe two stable state operations or phenomena, and no means for putting them into practical use as display bodies has been presented. Furthermore, the above publication does not describe any description of a mat risk display that has the highest practical application as a display body and has a high display capability, and does not disclose any driving method.
[0004]
In view of this, the present applicant has proposed a method for controlling the backflow generated in the liquid crystal panel and improving the above-mentioned drawbacks in Japanese Patent Laid-Open No. 6-230751. In this method, first, a 0 ° uniform state is created by a period in which a high voltage of about 1 ms is applied to cause a Fredericks transition and a constant voltage pulse having a reverse polarity or a threshold value equal to or more than the threshold value of the pulse immediately following. Similarly, a pulse period equal to or less than a threshold value immediately following the Fredericks transition voltage is provided to realize a 360 ° twist state. In this method, the writing time per line of the matrix display is set to 400 μs, and writing of 400 lines or more requires a total time of 160 ms (6.25 Hz) or more, which is still practical because it involves display flicker. There was a problem above.
[0005]
Accordingly, the applicant of the present application has further filed Japanese Patent Application Laid-Open No. 7-175041 as an improvement in writing time. As shown in FIG. 2 or FIG. 4 of this publication, a delay period is provided after a reset pulse causing a Fredericks transition, and an ON or OFF selection signal is applied thereafter. In this way, the writing time can be realized, for example, 50 μs, which is several times faster than the conventional writing time.
[0006]
[Problems to be solved by the invention]
(Description of liquid crystal display principle)
FIG. 2 is an explanatory diagram for explaining various states of the liquid crystal in the liquid crystal device, and FIG. 3 is an example of a voltage waveform applied to the liquid crystal device.
[0007]
In the initial alignment state, the liquid crystal device is in a 180 ° twist alignment state by rubbing treatment. When the reset voltage 30 is applied to the liquid crystal in the initial alignment state during the reset period T1, the Fredericks transition occurs as shown in FIG. 2, and the liquid crystal molecules near the center of the liquid crystal layer are in a vertical state. When the on-voltage Von is applied to the liquid crystal as the selection voltage 32 in the selection period T3 after applying the delay voltage 31 in the delay period T2, a 0 ° uniform alignment state is obtained, and when the off-voltage Voff is applied, a 360 ° twist alignment state is obtained. can get. After that, as shown in FIG. 2, it naturally relaxes from one of the two states to the initial state according to a certain time constant. Here, since this time constant can be made sufficiently longer than the time required for display, the non-selection voltage 33 applied in the non-selection period T4 is sufficiently higher than the voltage necessary for causing the Fredericks transition. As long as the voltage is kept at a low voltage, the state set by the selection period T3 can be substantially maintained during the period until the reset period T1 ′ of the next frame, and the Fredericks transition occurs again when the reset voltage is applied. Thereby, on-off display is enabled. That is, display can be performed in the reset state, the 0 ° uniform orientation state, and the 360 ° twist orientation state.
[0008]
(About drive voltage margin)
The vertical axis of the characteristic diagram shown in FIG. 4 is the absolute value Vw of the scanning signal potential shown in FIG. 3, and the horizontal axis is the bias voltage Vb. The bias voltage Vb is a peak value of the data potential of the data signal with respect to the reference voltage of the scanning signal (0 V in this embodiment). In this embodiment, the data potential Vd is set with respect to the reference voltage. Therefore, Vb = Vd.
[0009]
The characteristic diagram shown in FIG. 4 was obtained by the following procedure. First, the saturation voltage Vsat curve obtains a limit bias potential Vb (data potential Vd) that can be turned on (displayed when light is transmitted in a 0 ° uniform state) with the selection potential Vw fixed, and this operation is selected. It was obtained by repeating the process while changing the potential Vw.
[0010]
Similarly, the threshold voltage Vth curve shown in FIG. 4 shows a limit bias potential Vb (data potential Vd) at which the selection potential Vw can be fixed and displayed off (displayed when light is not transmitted in a 360 ° twist state). And this operation was repeated while changing the selection potential Vw.
[0011]
In this figure, the range in which on / off display is possible is a region sandwiched between the saturation voltage Vsat curve and the threshold voltage Vth curve.
[0012]
That is, when the voltage range that can be turned on / off is wide, the drive voltage margin is large, and conversely, when it is narrow, the drive voltage margin is small.
[0013]
(Delay period and drive voltage margin)
FIG. 5 is a characteristic diagram showing the relationship between the drive voltage margin of BTN and the delay period T2.
[0014]
The driving conditions are a duty ratio of 1/60, a frame frequency of 60 Hz, and a length of 1H of about 280 μsec. From this figure, it can be seen that the size of the drive voltage margin also varies depending on the variation of the length of the delay period T2.
[0015]
However, in the case of a driving method based on the horizontal scanning period, the length of the delay period can be set only by a multiple of 1H. Therefore, when applied to driving a liquid crystal device with a small driving duty ratio, There is a possibility that it cannot be set in accordance with a delay period in which the drive voltage margin is maximized.
[0016]
For example, when considering driving with a low duty ratio of about 1/60, the length of 1H is approximately 280 μsec, and the delay period can be set only at intervals of 280 μsec, such as 280 μsec, 560 μsec, 840 μsec, and so on. become. Therefore, there is a possibility that the delay period with the largest drive voltage margin cannot be set.
[0017]
FIG. 6 is a characteristic diagram showing the relationship between the saturation voltage Vsat and threshold voltage Vth and temperature. As shown in FIG. 6, Vsat and Vth are lower as the temperature is higher, and are higher as the temperature is lower. In order to perform on / off display, the difference voltage | Vw−Vd | between the selection potential Vw and the data potential Vd needs to be set in a region sandwiched between Vsat and Vth, but if each potential is fixed, Is greatly changed, the region between Vsat and Vth is deviated, and on-off display cannot be performed.
[0018]
Accordingly, an object of the present invention is to provide a liquid crystal device capable of on / off display while ensuring a predetermined drive voltage margin regardless of the drive duty ratio and temperature, and an electronic apparatus including the same. There is.
[0019]
[Means for Solving the Problems]
In order to solve the above-described problems, a liquid crystal device according to the present invention narrows a bistable liquid crystal using a nematic liquid crystal between a substrate having a plurality of scanning signal lines and a substrate having a plurality of data signal lines. In a liquid crystal device having a held liquid crystal layer , a scanning drive unit that supplies a scanning signal having a reset period, a delay period, a selection period, and a non-selection period in this order in one vertical scanning period to each scanning signal line, and the selection period a data signal having a data potential corresponding to the display pattern and a signal drive means for supplying to said data signal lines for each of said scan drive means, said reset period and supplies a reset potential to the scan electrode and the first first shift register and a phase different second shift clock from said the selection period and supplies a selection potential first shift clock to determine on the basis of a shift clock A second shift register to determine based on the click, and having a.
The liquid crystal device according to the present invention is characterized in that the timing of the first shift clock and the second shift clock is determined by detecting the temperature of the liquid crystal device.
[0020]
Note that the first shift register outputs a signal based on the first shift clock, and the second shift register outputs a signal based on the second shift clock.
[0021]
According to the above configuration, the interval between the reset potential and the selection potential can be freely set by shifting the phase of each clock, so that the delay period can be varied and the delay period with the widest drive voltage margin can be obtained. Can be set.
[0022]
Moreover, it is preferable that the scanning drive unit converts the applied voltage of the liquid crystal into an alternating current using a reset alternating signal and a selective alternating signal.
[0023]
According to the above configuration, the phase of the first shift clock of the first shift register that determines the period for supplying the reset potential and the phase of the second shift clock of the second shift register that determines the period for supplying the selection potential. Even if they are different from each other, the reset potential and the selection potential can be converted into an alternating current in accordance with the switching timing of each, and deterioration of the liquid crystal can be prevented.
[0024]
In addition, an electronic apparatus according to the present invention includes the above-described liquid crystal device.
[0025]
According to the above configuration, it is possible to provide an electronic device that requires a high-speed response to the display unit.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
[0027]
【Example】
(Structure of the liquid crystal panel)
The liquid crystal material was adjusted to a helical pitch of 3 to 4 μm by adding an optically active agent (for example, S-811 manufactured by E. Merck) to a nematic liquid crystal (for example, ZLI-3329 manufactured by E. Merck). Is. As shown in FIG. 1, a pattern of transparent electrodes 4A and 4B made of ITO was formed on upper and

lower glass substrates

5 and 5, and a polyimide alignment film 2 was applied thereon. Each polyimide alignment film was rubbed in a direction different from each other by a predetermined angle φ (φ = 180 ° in the example) to form a cell. Spacers were inserted between the upper and

lower glass substrates

5 and 5 to make the substrate interval uniform, for example, the substrate interval (cell gap) was set to 2 μm or less. Therefore, the liquid crystal layer thickness / twist pitch ratio is in the range of 0.5 ± 0.2.
[0028]
When liquid crystal is injected into this cell, the pretilt angles θ1 and θ2 of the liquid crystal molecules 1 become several degrees, and the initial alignment is in a twisted state of 180 °. This liquid crystal panel was sandwiched between two

polarizing plates

7 and 7 having different polarization directions as shown in FIG. 1 to form a display body. 3 is an insulating layer, 6 is a planarizing layer, 8 is a light shielding layer between pixels, and 9 is a director vector of the liquid crystal molecules 1. The planarizing layer 6 and the light shielding layer 8 can be formed as necessary, and a transparent electrode may be formed on the substrate 5 instead.
[0029]
One substrate 5 is formed with, for example, a plurality of row electrodes (also referred to as scanning signal lines) extending in the row direction as the transparent electrode 4A, and the transparent electrode 4B of the other substrate 5 is, for example, A plurality of column electrodes (also referred to as data signal lines) extending along the column direction are formed, and a voltage difference between signals supplied to both electrodes is applied to the liquid crystal layer to correspond to the on / off state of the display. Driving to control the alignment of the liquid crystal is performed.
[0030]
(Example 1)
FIG. 7 is a schematic diagram of the first embodiment. This shows a BTN liquid crystal device using the liquid crystal panel shown in FIG. In FIG. 7, this liquid crystal device is a transmissive type in which a backlight 71 is disposed on the back surface of a liquid crystal panel 70. A scanning drive circuit 72 is connected to the scanning signal lines formed on one substrate 5 of the liquid crystal panel 70, while a data signal driving circuit 73 is connected to the data signal lines formed on the other substrate 5 of the liquid crystal panel 70. Connected. A predetermined potential is supplied from the potential setting circuit 74 to the scanning driving circuit 72 and the data signal driving circuit 73, and the display data signal converted from the reference clock signal, the predetermined timing signal, and the video signal 76 from the line sequential scanning circuit 75. Is supplied.
[0031]
FIG. 8 is an example of a scanning signal waveform according to the first embodiment. The frame frequency is 60 Hz, the 1/60 duty (the length of 1H is approximately 280 μsec), the polarity of the reset potential is inverted every frame, the selection potential is inverted every 1 / 2H, and is inverted every frame. Also, the polarity of the data signal potential is inverted so as to correspond to the selected potential.
[0032]
Next, the relationship between the differential voltage (liquid crystal applied voltage) between the data potential and the selection potential and the display will be described with reference to FIG. As described above, since the selection potential is inverted by 1 / 2H and inverted every frame, there are two types of selection potential. In the case of ON display with respect to the selection potential that changes from negative polarity to positive polarity on the left in FIG. 9, the data potential changes from positive polarity to negative polarity, and the liquid crystal applied voltage at this time is | Vw + Vd |. In the case of OFF display, the data potential changes from negative polarity to positive polarity, and the liquid crystal applied voltage at this time is | Vw−Vd |. For the selection potential that changes from the positive polarity to the negative polarity on the right, in the case of ON display, the data potential changes from the negative polarity to the positive polarity, and the liquid crystal applied voltage at this time is | Vw + Vd |. In the off display, the data potential changes from positive polarity to negative polarity, and the liquid crystal applied voltage at this time is | Vw−Vd |. In this manner, the data potential is also inverted according to the on display or the off display, and the on / off display can be performed by selecting the selection potential Vw and the data potential Vd so that | Vw + Vd |> Vsat and | Vw−Vd | <Vth are satisfied. Become.
[0033]
FIG. 10 is a schematic diagram of the scan driving circuit according to the first embodiment. The scan driving circuit according to the first embodiment includes two 60-bit shift registers in order to sequentially supply a reset potential output period and a selection potential output period to each scan signal line. The data RD1003 of the shift register 1001 for generating reset timing is shifted by the shift clock RCK1004, and the data SD1006 of the shift register 1002 for generating selection timing is shifted by the shift clock SCK1007. The output of the reset timing generation shift register and the selection timing generation shift register are input to the potential selection circuit 1014. In the potential selection circuit, a potential to be output to each scanning signal line is selected from + VR1009, −VR1010, + VS1011, −VS1012, and VC1013 in accordance with input data. Reference numeral 1005 denotes a data output RDO from the reset shift register, and reference numeral 1008 denotes a data output SDO from the selection shift register. These are not used because they drive a 1/60 duty liquid crystal panel in this embodiment. This is an output to the scanning drive circuit at the next stage when the duty ratio is 1/60 or more.
[0034]
FIG. 11 is a diagram showing a part of the scan driving circuit shown in FIG. FIG. 12 is a timing chart of a part of the scan driving circuit of FIG. Next, the operation of the scan driving circuit will be described with reference to FIGS.
[0035]
In FIG. 11, reference numeral 1101 denotes a scanning drive circuit n connected to the scanning signal line n1107, and 1102 denotes a scanning driving circuit (n + 1) connected to the scanning signal line (n + 1) 1108, which is connected to the scanning signal line n. The data RD of the reset shift register of the scan driving circuit n is latched by the D flip-flop An at the rising edge of RCK, and the signal an is output. The data SD of the selection shift register is latched in the D flip-flop Bn at the rising edge of SCK, and the signal bn is output.
[0036]
Each potential + VR, −VR, + VS, −VS, and VC is supplied to the potential selection circuit n1105 of the scan driving circuit n, and which is determined by the signal an, the signal bn, the reset alternating signal FRa1103, and the selective alternating signal FRb1104. Select whether to output potential. Similarly, each potential is also supplied to the potential selection circuit (n + 1) 1106 of the scan driving circuit n + 1, and a potential to be output is selected by the signal a (n + 1), the signal b (n + 1), FRa, and FRb. .
[0037]
Specifically, the output potential is determined according to the logical expression in Table 1.
[0038]
[Table 1]

[0039]
From Table 1, the reset period T1 is a period in which the signal an is at a high level, and the potential of the reset period is selected by + VR or -VR by the reset AC signal FRa. In FIG. 12, since FRa is at a high level during a period in which the signal an is at a high level, + VR is output. The selection period T3 is a period in which the signal bn is at a high level, and the potential of the selection period is selected as + VS or −VS by the selection alternating signal FRb. In FIG. 12, -VS is output to the scanning signal line n in the first half of 1H and + VS is output to the scanning signal line n in the second half depending on the polarity of FRb. In other periods, VC is output to the scanning signal line n. Further, since the period from when RD becomes low level to when SD becomes high level is 2H, and the timing of RCK and SCK is shifted by the period td, the delay period T2 (here, the reset potential + VR is The period from the application to the selection potential −VR is 2H + td.
[0040]
The signal an is latched at the rising edge of RCK in the D flip-flop (An + 1) of the scanning drive circuit (n + 1) connected to the scanning signal line (n + 1), and the signal bn is latched at the rising edge of SCK in the D flip-flop (Bn + 1). The signals are latched and output as signal an + 1 and signal bn + 1, respectively. As in the case of the scanning drive circuit n, the potential selection circuit (n + 1) is operated, so that an output potential shifted by exactly one clock phase is output to the scanning signal line n + 1.
[0041]
Thus, the delay period T2 is 2H + td, and the length of td can be varied by changing the input timing of RCK and SCK. Therefore, the delay period T2 can be set to the delay period with the highest drive voltage margin regardless of the switching timing of 1H.
[0042]
(Example 2)
FIG. 13 is a schematic diagram illustrating an example of a liquid crystal device according to the second embodiment. A temperature sensor 1301 and a temperature compensation circuit 1302 are added to the configuration of the first embodiment. The temperature sensor 1301 detects the temperature of the liquid crystal panel 70 and inputs a detection signal 1303 to the temperature compensation circuit 1302. The temperature compensation circuit 1302 determines the interval between RD and SD and the timing of RCK and SCK according to the detection signal 1303, and inputs them to the scan drive circuit 72. The temperature compensation method is based on the relationship between the temperature and the selection potential Vw in FIG. 6 and the relationship between the delay period and the selection potential Vw shown in FIG. The lower the temperature, the higher the selection potential needs to be. However, if the delay period is lengthened at this time, ON / OFF display is possible without changing the selection potential Vw. Conversely, when the temperature increases, the delay period T2 may be shortened. That is, even if the selection potential Vw and the data potential Vd are not changed, an appropriate delay period T2 can be set by shortening the delay period T2 if the temperature falls, and conversely, if the temperature rises, the delay period T2 is shortened. . In this way, temperature compensation becomes possible by adding a simple logic circuit.
[0043]
(Example 3)
The liquid crystal device of the present invention was used as a display for electronic equipment.
[0044]
FIG. 15 is a schematic view of an electronic apparatus using the liquid crystal device of the present invention. This is an oscilloscope. Reference numeral 1501 denotes a liquid crystal device, and a CRT is often used as a display of a conventional oscilloscope because a high response speed is required. However, when this is replaced with the liquid crystal device of the present invention, space saving is achieved. There is an advantage of energy saving.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing the structure of a liquid crystal panel of a liquid crystal device of the present invention.
FIG. 2 is a schematic explanatory diagram for explaining various states of a BTN.
FIG. 3 is a liquid crystal driving voltage waveform diagram showing an example of an applied voltage waveform of BTN.
FIG. 4 is a characteristic diagram for explaining a drive voltage margin of BTN.
FIG. 5 is a characteristic diagram of a drive voltage margin and a delay period of BTN.
FIG. 6 is a characteristic diagram showing the relationship between the saturation value voltage Vsat and threshold voltage Vth of BTN and temperature.
FIG. 7 is a schematic diagram illustrating an example of a liquid crystal device according to a first embodiment of the invention.
FIG. 8 is a drive voltage waveform diagram illustrating an example of a drive voltage waveform of the liquid crystal device according to the first embodiment of the invention.
FIG. 9 is a schematic explanatory diagram illustrating the driving principle of the liquid crystal device according to the first embodiment of the invention.
FIG. 10 is a diagram illustrating an example of a scan driving circuit according to the first embodiment of the present invention.
FIG. 11 is a diagram illustrating a part of the scan drive circuit according to the first embodiment of the present invention.
FIG. 12 is a timing chart of the scan drive circuit according to the first embodiment of the present invention.
FIG. 13 is a schematic view showing an example of a liquid crystal device according to Embodiment 2 of the present invention.
FIG. 14 is a characteristic diagram showing the relationship between the saturation value voltage Vsat and threshold voltage Vth of BTN and the delay period.
FIG. 15 is an explanatory diagram illustrating an example of an electronic apparatus according to a third embodiment of this invention.
[Explanation of symbols]
T1 reset period T2 delay period T3 selection period T4 non-selection period Vsat saturation value voltage Vth threshold voltage 1 liquid crystal molecule 2 polyimide alignment film 3 insulating layer 4A scanning signal line 4B data signal line 5 glass substrate 6 flattening layer 7 polarizing plate 8 Light-shielding layer 9 Director vector of liquid crystal molecule 1

Claims

In a liquid crystal device having a liquid crystal layer sandwiching a bistable liquid crystal using a nematic liquid crystal between a substrate having a plurality of scanning signal lines and a substrate having a plurality of data signal lines,
Scan driving means for supplying each scanning signal line with a scanning signal having a reset period, a delay period, a selection period, and a non-selection period in this order in one vertical scanning period;
A data signal having a data potential corresponding to the display pattern for each of the selected period and a signal drive means for supplying to said data signal lines,
The scan driving means includes: a first shift register that determines the reset period for supplying a reset potential to the scan electrode based on a first shift clock; and the selection period for supplying a selection potential to the first shift clock. liquid crystal device and having a second shift register to determine based on a different second shift clock phases, a and.

The liquid crystal device according to claim 1, wherein the timing of the first shift clock and the second shift clock is determined by detecting a temperature of the liquid crystal device.

An electronic apparatus comprising the liquid crystal device according to claim 1 .