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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子と外部端子を電気的に接続する導電性配線を備えた半導体装置に係り、特に導電性配線の信頼性を高めた半導体装置に関する。
【0002】
【従来の技術】
半導体装置の高密度実装化に対応するため、多ピン化、小型化および高速化に適したボールグリッドアレイ(BGA)型の半導体装置が実用化されている。BGA型半導体装置は、半導体装置のパッケージの面内にはんだバンプなどから外部端子を2次元配置した構造となっている。BGA型半導体装置では、半導体素子と外部端子との電気的接続のため、表面、あるいは表面および内部に導電性配線が形成されているインターポーザと呼ばれる部材が用いられている。インターポーザにはガラス/エポキシなどを基材とするプリント配線基板や、テープ・オートメイティド・ボンディング(TAB)技術による半導体装置で用いられているポリイミドなどを基材として表面などに導電性配線を形成した絶縁性テープなどが使用されている。
【0003】
インターポーザにプリント配線基板を用いた従来の半導体装置の例が米国特許NO.5216278および特表平6−506319号公報などに開示されている。これら従来技術によるBGA型半導体装置の例を図30および図31に示す。なお、図30は従来のBGA型半導体装置の断面図、図31は図30に示した従来の半導体装置の半導体素子と封止樹脂と絶縁膜を取り除いた状態での平面図である。
【0004】
従来のBGA型半導体装置は半導体素子1と、表面および内部に導電性配線が形成され、導電性配線の一部を開口するように形成された絶縁膜3を有するプリント配線基板4と、半導体素子1をプリント配線基板表面に固着する接着部材5と、半導体素子1とプリント配線基板の導電性配線とを電気的に接続する金属細線6と、半導体素子1と金属細線6とプリント配線基板4の半導体素子固着面4aを封止する封止樹脂7と、外部端子8とから構成されている。導電性配線は、表面配線2とボンディングパッド2aとスルーホール2bと内部配線2cとランド2dとから構成されている。絶縁膜3はソルダーレジストあるいはフォトレジストなどと呼ばれており、スクリーン印刷法、フォト法などによって形成される。絶縁膜にはエポキシ、ポリイミド、ポリブタジエンなどの材料が用いられる。
【0005】
金属細線6とプリント配線基板4の導電性配線とは、半導体素子1の面外に配置されているボンディングパッド2aで接続されている。ボンディングパッド2a部分では、絶縁膜3に開口部3aが形成されており、金属細線6とボンディングパッド2aが接合できるようになっている。外部端子8はプリント配線基板の外部端子接合面4bに格子状に設けられており、半導体素子1の面外および面内の両方に配置されている。半導体素子1面内に配置される外部端子8と半導体素子1とを電気的に接続するため、表面配線2はボンディングパッド2aから半導体素子1の面内に向かって半導体素子1の外形線と交差するように連続して形成されており、表面配線に連なるスルーホール2bあるいは内部配線2cを経て外部端子8が接合されるプリント配線基板の外部端子接合面4bに形成されたランド2dまで形成されている。ランド2d部は、プリント配線基板の外部端子接合面4bに設けられた絶縁膜9に開口部9aが形成されており、ランド2dと外部端子8が接合できるようになっている。
【0006】
【発明が解決しようとする課題】
従来の半導体装置では、半導体素子1の線膨張係数が2〜3×10- 6/℃、プリント配線基板の線膨張係数が16×10- 6/℃程度であり、両者の線膨張係数に大きな差異がる。このような構成の半導体装置に温度変化が加わると、両者の線膨張係数差に起因した熱応力が両者の界面に発生するようになり、接着部材5にき裂やはく離などが発生する。接着部材5にき裂などが発生すると、両者の界面に発生する熱応力は半導体素子1の端部1aに集中してさらに大きくなる。このような状況で温度変化が繰り返し加わると、図32(従来のBGA型半導体装置の絶縁膜のき裂の状態を示す断面図)に示すように、半導体素子の端部1a部分から絶縁膜3のき裂11が発生するようになる。
【0007】
次に絶縁膜3のき裂11の発生と成長のメカニズムを説明する。半導体素子1とプリント配線基板4の線膨張係数差により発生する熱応力は両者の界面全体で分担するが、接着部材5にき裂10が発生すると、このき裂10の部分は応力を負担できなくなるため、半導体素子の端部1aに応力が集中するようになる。この応力集中によって絶縁膜3にき裂11が発生する。絶縁膜3の線膨張係数が比較的大きいことと、接着部材5にき裂が生じていることから、絶縁膜3は温度変化によって自由に変形できるようになる。温度変化の繰り返しに伴って、絶縁膜3のき裂11は開口と閉口を繰り返しながら徐々に進行していき、いずれは絶縁膜3を横断したき裂に成長するようになる。
【0008】
表面配線2が上記絶縁膜3のき裂11の発生個所である半導体素子端部1aを横切るように、半導体素子1の外縁部の内側(以下、内面ともいう)と外側(以下、外面ともいう)とに連続して形成されていると、き裂11は表面配線2内部へも進行し、いずれは表面配線2に断線が発生する可能性が大きくなる。表面配線が断線すると半導体装置が正常に機能しなくなり、半導体装置の信頼性を著しく低下させることになる。
【0009】
同様の問題は、インターポーザとして表面に導電性配線が形成されたTAB技術で用いられる絶縁テープを使用した半導体装置においても発生する。
【0010】
本発明は、半導体素子の外縁部(以下、外形線ともいう)と交差するように半導体素子の面内と面外とに連続して形成されている導電性配線の断線を防止・抑制し、信頼性の高い半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記の課題は、接着部材にき裂などが発生したことによって生じる、温度変化が加わった際の絶縁膜の大きな変形を低減もしくは拘束する手段を採用することによって解決することができる。
【0012】
本発明は、一主面を有する基板と、この基板の一主面に形成された導電性配線と、前記基板の一主面と前記導電性配線との所望の領域に形成された絶縁膜と、この絶縁膜の前記基板とは反対側に接着層を介して配設された半導体素子とを備え、前記導電性配線が前記半導体素子の外縁部より外側と前記半導体素子の外縁部より内側とを結ぶように形成された半導体装置において、以下の構成を備えたことを特徴とする。
【0013】
(A)前記導電性配線は前記半導体素子の外縁部と対向する位置の幅が前記半導体素子の外縁部より外側および/または内側と対向する位置の幅よりも広くなるように形成されていること。
【0014】
(B)前記導電性配線のうち前記半導体の外縁部を構成する各辺の中央部と対向する領域に形成された導電性配線は前記半導体素子の外縁部と対向する位置の幅が前記半導体素子の外縁部より外側および/または内側と対向する位置の幅よりも広くなるように形成されていること。
【0015】
本発明が対象とする半導体装置では、基板表面の導電性配線が一部の開口部を除いて絶縁膜により被覆された状態になっている。導電性配線は銅(Cu)もしくは銅の表面にめっきを施した材料によって形成される。導電性配線に用いる材料は絶縁膜の材料より通常弾性係数が大きいため、温度変化時の絶縁膜の変形は、導電性配線によって拘束されるようになっている。したがって、導電性配線の配線幅を広くして絶縁膜内での導電性配線が占める割合を多くすることにより、絶縁膜の変形量を低減することができる。
【0016】
図33はBGA型半導体装置の1/4部分を取り出し、半導体素子面内に導電性配線を1本形成したモデルで、導電性配線の周囲にき裂を導入し、半導体装置を冷却した場合の導電性配線表面の応力と配線幅の関係を有限要素法により解析した結果である。図33より配線幅増加による応力低減効果は明らかであり、実際の半導体装置では、複数の導電性配線の配線幅を広くすることによって、さらに応力低減を図ることが可能となる。
【0017】
また、導電性配線の断線が発生する半導体素子端部(外縁部)の直下部分において、導電性配線の配線幅を広くすることにより、絶縁膜の変形量減少による応力低減効果の他に、導電性配線にき裂が発生しても断線に至るまでの寿命(温度変化の繰り返し回数)を長くできる効果も得られる。
【0018】
さらにまた、方形の半導体素子を搭載した半導体装置では、半導体素子の外形線を構成する4辺の中央部分が平面ひずみ状態となり、発生する熱応力が大きくなるため,この部分で導電性配線が断線する確率が高くなる。また、配線幅を必要以上に広くすると半導体装置内での配線容量が増大してノイズが発生し、半導体素子の高速動作が阻害される要因となる。したがって、少なくとも断線発生確率が大きくなる半導体素子の辺の中央部分で、半導体素子の外形線と交差するように形成された導電性配線の配線幅を広くすることによって、断線を防止でき、半導体装置の特性も考慮した半導体装置をえることができる。
【0019】
(C)前記導電性配線は群を成して形成されており、この群を成して形成された導電性配線の両端に位置する導電性配線は前記半導体素子の外縁部と対向する位置の幅が前記半導体素子の外縁部より外側および/または内側と対向する位置の幅よりも広くなるように形成されていること。
【0020】
本発明によっても、弾性係数の大きな導電性配線が絶縁膜に対してプリント配線基板表面を占める割合を大きくでき、絶縁膜の変形を拘束することができる。また、半導体装置の端子数が多く、導電性配線どうしが接近して略平行に配置されている導電性配線群では、すべての導電性配線の配線幅を広くするのが困難な場合がある。また、BGA型半導体装置は高速動作が要求される半導体素子を搭載する場合が多く、導電性配線幅を必要以上に広くすると配線容量(インダクタンス)が増大し、これによって高速動作が阻害されることがある。そのため、配線幅を広げるのは最小限にとどめることが必要となる。前記導電性配線群では、少なくともその端部に位置する導電性配線を内部の配線より広くすることによって、絶縁膜の変形を両端部でピン止めすることができ、絶縁膜の変形量を低減できる。
【0021】
(D)前記導電性配線は前記半導体の外縁部を構成する各辺の中央部以外の領域と対向する前記基板の領域に形成されていること。
【0022】
方形の半導体素子を搭載した半導体装置では、半導体素子の外形線を構成する辺の中央部分が平面ひずみ状態となり、発生する熱応力が大きくなるため,この部分で導電性配線が断線する確率が高くなる。したがって、上記中央部分には半導体素子の外形線と交差して端部を横切るような導電性配線が配置されないように、導電性配線パターンを形成することで、断線発生の可能性を小さくすることができる。
【0023】
(E)前記導電性配線は前記半導体素子の外縁部を斜めに横切るように形成されていること。
【0024】
導電性配線を半導体素子の外形線を斜めに横切るように形成することによって、半導体素子の面内において、導電性配線2が占める割合を大きくすることができ、絶縁膜の変形拘束効果が大きくなる。また、半導体素子の外形線上での導電性配線の断面積が見掛け上増加することから、配線にき裂が発生してから断線するまでの寿命が延びる効果も得ることができる。
【0025】
(F)前記絶縁膜の弾性係数E1と前記接着層の弾性係数E2との関係がE1≦E2となるように構成したこと。
【0026】
絶縁膜のき裂は、線膨張係数の大きな絶縁膜自体が温度変化により収縮と膨張を繰り返すことによって発生、成長する。絶縁膜に用いられる材料はエポキシ樹脂、ポリイミド樹脂またはポリブタジエン樹脂などであり、これらの材料の弾性係数は、通常接着部材の弾性係数より大きくなっている。絶縁膜の弾性係数が大きいとき裂の先端に発生する応力が緩和されないため、き裂の成長はき裂が長くなるに従って加速されていく。絶縁膜の弾性係数を小さくすると、き裂先端での変形が容易となり、き裂先端の応力が緩和され、き裂の成長を抑止することができる。
【0027】
図34はBGA型半導体装置の1/4部分を取り出し、半導体素子面内に導電性配線を1本形成したモデルで、導電性配線の周囲にき裂を導入し、半導体装置を冷却した場合のき裂先端の導電性配線表面の応力と絶縁膜の弾性係数の関係を有限要素法により解析した結果である。図から絶縁膜の弾性係数を小さくするとき裂先端の応力も低減することが実証されている。
【0028】
(G)前記絶縁膜の弾性係数が10Gpa以上であること。
【0029】
導電性配線の断線発生の原因となる絶縁膜のき裂は、接着部材にき裂やはく離が発生したことによって、絶縁膜の変形が自由になることで発生する。同様に接着部材の弾性係数が小さいと、絶縁膜の変形を拘束できなくなるため、絶縁膜にき裂が発生し易くなる。したがって、接着部材の弾性係数を大きくすることによって温度変化時の絶縁膜の変形を拘束してやれば、絶縁膜のき裂発生を抑止することが可能となる。
【0030】
図35は、BGA型半導体装置の断面を取り出したモデルで、半導体装置を冷却した際の半導体素子端部での絶縁膜表面応力を、接着部材の弾性係数を変えて有限要素法により解析した結果である。この解析では絶縁膜の弾性係数を2.5GPaとしている。図から接着部材の弾性係数を大きくしていくと絶縁膜の応力が次第に低下していくのが明らかであるが、10GPa程度から応力の低下割合が小さくなっており、ほぼ一定の値となっている。この結果から接着部材の弾性係数を10GPa以上に設定すれば絶縁膜の応力を低い値に維持することができる。
【0031】
また、発明者らが行った試作評価では、接着部材の弾性係数を1GPaとした半導体装置には温度変化の繰り返し100回で絶縁膜にき裂が発生した。しかしながら弾性係数を17GPaとしたものでは400回でも絶縁膜のき裂は発生しておらず、効果を確認することができた。
【0032】
なお、接着部材の弾性係数を大きくしていくと、半導体素子とプリント配線基板の線膨張係数差によって半導体素子に発生する応力も大きくなり、半導体素子に割れが発生する可能性が増大する。したがって、接着部材に使用する弾性係数の範囲は10GPaを下限とし、半導体素子に割れを発生させない値が上限となる。
【0033】
また本発明の半導体装置は、一主面を有する絶縁性テープと、この絶縁性テープの一主面に形成された導電性配線と、前記絶縁性テープの一主面と前記導電性配線との所望の領域に形成された絶縁膜と、この絶縁膜の前記絶縁性テープとは反対側に接着層を介して配設された半導体素子とを備え、前記導電性配線は前記半導体素子の外縁部より外側と前記半導体素子の外縁部より内側とを結ぶように形成された半導体装置において、以下の構成を備えたことを特徴とする。
【0034】
(H)前記半導体素子の端部の前記絶縁性テープ側には前記導電性配線が露出していること。
【0035】
すなわち、熱応力が集中する半導体素子端部の直下部分からき裂が発生しやすい絶縁膜を取り除き、この部分を絶縁膜よりじん性の大きな封止樹脂で覆うことにより、き裂の発生と成長を抑制することができる。
【0036】
(I)前記半導体素子の外縁部よりも内側では前記導電性配線との絶縁を要する領域に前記絶縁膜が形成されていること。
【0037】
絶縁膜は導電性配線が他の導体部材などに接触して短絡などを起こさないように保護するために設けられている。したがって、絶縁膜を導電性配線の周囲のみを覆うようにして半導体素子面内での絶縁膜の体積を減らすことにより、温度変化時の絶縁膜の変形量を低減することができる。
【0038】
(J)前記絶縁性テープの前記半導体素子の外縁部よりも内側の領域と対向する領域には前記絶縁膜の変形を拘束する部材が形成されていること。
【0039】
変形拘束用の部材は箔状部材で形成するのが望ましく、導電性材料と同じ材料で形成するのが良い。また、方形の半導体素子を搭載した半導体装置では、半導体素子の外形線を構成する辺の中央部分が平面ひずみ状態となり、発生する熱応力が大きくなるためこの部分で導電性配線が断線する確率が高くなる。したがって、最低限半導体素子の辺の中央部分での絶縁膜の変形を拘束すれば良い。
【0040】
また、前絶縁膜の弾性係数を、前記接着部材の弾性係数と同等もしくはそれ以下とすることも有効である。
【0041】
絶縁膜のき裂は、線膨張係数が大きい絶縁膜自体が、温度変化により収縮と膨張を繰り返すことによって発生、成長する。絶縁膜に用いられる材料はエポキシ樹脂、ポリイミド樹脂またはポリブタジエン樹脂などであり、これらの材料の弾性係数は、通常接着部材の弾性係数より大きくなっている。絶縁膜の弾性係数が大きいとき裂の先端に発生する応力が緩和されないため、き裂の成長はき裂が長くなるに従って加速されていく。絶縁膜の弾性係数を小さくすると、き裂先端での塑性変形領域が拡大するためき裂先端の応力が緩和され、き裂の成長を抑止することができる。
【0042】
【発明の実施の形態】
以下、本発明の実施形態を図面にしめした実施例用いて詳細に説明する。
〔第1実施例〕
図1は、本発明の第1実施例による半導体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図2は図1に示した半導体装置の断面図である。
【0043】
図において、プリント配線基板4の表面および内部には導電性配線が形成されており、導電性配線は表面配線2、ボンディングパッド2a、スルーホール2b、内部配線2c、およびランド2dとから構成されている。プリント配線基板4の表面4aと4bには開口部3aおよび9aが設けられた絶縁膜3および9が形成されている。方形の半導体素子1はプリント配線基板の半導体素子固着面4aに接着部材5によって固着されている。半導体素子1と導電性配線は金属細線6によって電気的に接続されており、金属細線6は半導体素子1の面外に設けられているボンディングパッド2aに接合されている。ボンディングパッド2a部分では絶縁膜3に開口部3aが設けられており、金属細線6が接合できるようになっている。導電性配線はボンディングパッド2aからプリント配線基板表面の表面配線2、プリント配線基板4内部のスルーホール2bや内部配線2cを経てプリント配線基板の外部端子接合面4bのランド2dまで延びている。ランド2dに外部端子8が接合されることにより、半導体素子と外部端子は導電性配線によって電気的に接続される。ランド2d部分では、絶縁膜9に開口部9aが設けられており、外部端子8がランド2dに接合できるようになっている。半導体素子1と金属細線6およびプリント配線基板の半導体素子固着面4aは封止樹脂7によって覆われている。
【0044】
プリント配線基板の半導体素子固着面4aに形成された表面配線2のうち、半導体素子1の外形線と交差するように半導体素子端部1aの直下部を横切る表面配線12には幅広部13が設けられている。図1に示した表面配線の幅広部13は、半導体素子端部1a部分からスルーホール2b間の配線幅を広くすることによって形成されている。
【0045】
表面配線2には、銅(Cu)箔、あるいは表面に金(Au)、ニッケル(Ni)などのメッキを施した銅箔などを用いる。プリント配線基板4はガラス/エポキシなどを基材とする材料から構成される。金属細線6には金(Au)、銀(Ag)、あるいはアルミ(Al)などの材料を用いる。封止樹脂7には、例えばシリカ粒子を充てんしたエポキシ樹脂を用いる。外部端子8には、半導体装置を実装する際に広く用いられているはんだ(例えばPb−Sn系共晶はんだ)を用いる。
【0046】
本実施例の半導体装置によれば、温度変化が加わった際の絶縁膜の変形を、幅広部を設けた表面配線によって拘束することができ、絶縁膜のき裂の発生および成長を抑止することができる。
【0047】
図1に示した実施例では、幅広部13を、半導体素子端部1aの直下部分からスルーホール2b間の表面配線2に形成する例を示した。絶縁膜3の変形量は半導体素子1の中心で最小,端部で最大となり,端部1aの直下部で最大応力が発生するため、絶縁膜3のき裂は半導体素子端部1a部分で発生する。このため、半導体素子端部1a部分で絶縁膜の変形を拘束すれば,最低限必要な効果が得られる。したがって,幅広部13は図3のように少なくとも半導体素子端部1aの直下部分に形成されていれば良い。図3のような実施例は、高速動作の要求から配線容量を大きくできない半導体装置の場合、特に有効となる。
【0048】
〔第2実施例〕
図4は、本発明の第2実施例による半導体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図5は図4に示した半導体装置の断面図である。
【0049】
半導体装置としての基本構成は第1実施例と共通しているので説明を省略する。
本実施例では、表面配線2のうち、プリント配線基板の半導体素子固着面4aに形成され、半導体素子1の外形線と交差するように半導体素子端部1aの直下部を横切る表面配線12であって、半導体素子長辺の中央部分1bに配置されている表面配線12aには、幅広部13が設けられている。図4に示した表面配線12の幅広部13は、半導体素子端部1aの直下部分からスルーホール2b間の配線幅を広くすることによって形成されている。
【0050】
本実施例のように方形の半導体素子1を搭載した半導体装置では、例えば半導体素子長辺の中央部分1bが平面ひずみ状態となり、中央部分1bの半導体素子端部1aの直下部に発生する応力が、半導体素子コーナー部1cに発生する応力より大きくなる。したがって、表面配線の断線は半導体素子長辺側の中央部分1bの端部1aで発生する確率が大きいため、この部分の表面配線2を幅広にして絶縁膜3の変形を拘束することで、表面配線の断線を防止することができる。
【0051】
本実施例では、表面配線が半導体素子の長辺側端部を横切る例を示している。しかしながら、導電性配線が半導体素子の短辺側端部を横切るように配置されているような半導体装置では、短辺側の表面配線にも幅広部13を形成しても良い。
【0052】
図4に示した実施例では、幅広部13を、半導体素子端部1aの直下部分からスルーホール2b間の表面配線2に形成する例を示した。絶縁膜3の変形量は半導体素子1の中心で最小,端部で最大となり、端部1aの直下部で最大応力が発生するため、絶縁膜3のき裂は半導体素子端部1a部分で発生する。このため、半導体素子端部1a部分で絶縁膜の変形を拘束すれば,最低限必要な効果が得られる。したがって,幅広部13は図6のように少なくとも半導体素子端部1aの直下部分に形成されていれば良い。図6のような実施例は、高速動作の要求から配線容量を大きくできない半導体装置の場合、特に有効となる。
【0053】
〔第3実施例〕
図7は、本発明の第3実施例による半導体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図8は図7に示した半導体装置の断面図である。
【0054】
半導体装置としての基本構成は第1実施例と共通しているので説明を省略する。
本実施例では、プリント配線基板の半導体素子固着面4aに形成されている表面配線2のうち、複数の表面配線どうしが略平行に半導体素子1の外形線と交差するように端部1aを横切る表面配線群14では、表面配線群の端部14aに位置する表面配線に幅広部13が設けられており、表面配線群の内部14bに位置する表面配線より配線幅が広くなっている。図7に示した導電性配線の幅広部13は、半導体素子端部1a部分からスルーホール2b間の配線幅を広くすることによって形成されている。
【0055】
本実施例に示した半導体装置によれば、前記表面配線群の少なくとも端部に位置する表面配線に幅広部を形成することにより、温度変化が加わった際の絶縁膜の変形を両端部の幅広部を設けた表面配線によってピン止めすることができ、絶縁膜のき裂の発生および成長を抑止することができる。また、図7の実施例は、配線容量の増加を最小限にすることができるため、特に高速動作が要求される半導体装置で有効となる。
【0056】
図7に示した実施例では、幅広部13を、表面配線群14の端部14aに位置する表面配線2の半導体素子端部1a直下部分からスルーホール2b間に形成する例を示した。絶縁膜3の変形量は半導体素子1の端部で最大となるため,絶縁膜3のき裂は半導体素子端部1aの直下部分で発生するようになる。このため、半導体素子端部1a部分で絶縁膜の変形を拘束すれば,最低限必要な効果が得られる。したがって,幅広部13は図9のように少なくとも半導体素子端部1aの直下部分に形成されていれば良い。図9のような実施例は、高速動作の要求から配線容量を大きくできない半導体装置の場合、特に有効となる。
【0057】
〔第4実施例〕
図10は、本発明の第4実施例による半導体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図11は図10に示した半導体装置の断面図である。
【0058】
半導体装置としての基本構成は第1実施例と共通しているので説明を省略する。
本実施例では、プリント配線基板の半導体素子固着面4aにおいて、半導体素子の長辺側中央部分1bでは、半導体素子1の外形線と交差するように端部1aを横切る表面配線2が設けられていない。この部分の表面配線2は、ボンディングパッド2aからプリント配線基板4の外方に向かって延びており,スルーホール2bと内部配線2cを経てランド2dへ接続されている。したがって、中央部分1bの半導体素子端部1aの直下部分では、プリント配線基板の半導体素子固着面4aに絶縁膜3と接着部材5のみが設けられている。一方、半導体素子のコーナー1cの近傍部分では、半導体素子端部1aを横切るように表面配線2が形成されている。
【0059】
本実施例のように方形の半導体素子1を搭載した半導体装置では、例えば半導体素子長辺側の中央部分1bが平面ひずみ状態となり、中央部分1bの半導体素子端部1a直下部分に発生する応力が、半導体素子コーナー部1cに発生する応力より大きくなる。このため導電性配線の断線は半導体素子長辺側の中央部分1bの端部1a直下部分で発生する確率が大きくなる。したがって、半導体素子長辺側の中央部分1bでは、表面配線2が半導体素子端部1aを横切らないように引き回すことにより、絶縁膜3のき裂に起因する導電性配線の断線を防止することができる。
【0060】
〔第5実施例〕
図12は本発明の第5実施例による半導体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図13は図12に示した半導体装置の断面図である。
【0061】
半導体装置としての基本構成は第1実施例と共通しているので説明を省略する。
本実施例では、プリント配線基板の半導体素子固着面4aに形成された表面配線2であって、半導体素子1の外形線と交差して半導体素子端部1aを横切るように形成される表面配線12のうち、半導体素子長辺側の中央部分1bに配置された表面配線12は、半導体素子1の外形線に対して斜めに半導体素子端部1aを横切るように形成されている。
【0062】
表面配線12を半導体素子の端部1aを斜めに横切るように形成することによって、直角に横切る場合よりも半導体素子1の面内での表面配線2が占める割合を大きくすることができ、絶縁膜の変形拘束効果が大きくなる。また、半導体素子外形線上での表面配線の断面積が見掛け上増加することから、配線にき裂が発生してから断線するまでの寿命が延びる効果も得ることができる。
【0063】
本実施例のように方形の半導体素子1を搭載した半導体装置では、例えば半導体素子長辺側の中央部分1bが平面ひずみ状態となり、この部分の半導体素子端部1aの直下部分に発生する応力が大きくなる。このため導電性配線の断線は半導体素子長辺側の中央部分1bで発生する確率が大きくなっている。したがって、少なくとも中央部分1bでの絶縁膜3の変形を拘束して変形量を低減することが必要となる。
【0064】
〔第6実施例〕
図14は本発明の第6実施例による半導体装置の断面図である。
【0065】
半導体装置としての基本構成は第1実施例と共通しているので説明を省略する。
本実施例の半導体装置では、絶縁膜3を、接着部材5の弾性係数と同等かそれ以下の弾性係数を有する材料で形成する。絶縁膜3を低弾性化することによって、絶縁膜3にき裂が発生した場合でも、絶縁膜自体の変形が容易となるため、き裂の先端に発生する応力を変形によって緩和することができる。そのため、温度変化の繰り返しによるき裂の成長を抑制する効果を得ることができ、表面配線の断線を防止することができる。
【0066】
接着部材5には通常弾性係数が1GPa程度の材料が使用される。したがって、絶縁膜3には、弾性係数が1GPa以下の材料を選択して使用するのが望ましい。
【0067】
上記したように絶縁膜3の低弾性化によって絶縁膜3のき裂発生および成長を抑止できるようになるが、プリント配線基板4の製作上の制約などから、絶縁膜3の弾性係数を低くできない場合がある。このような場合は、接着部材5の弾性係数を大きくすることによって絶縁膜3に発生する応力を低減し、絶縁膜3のき裂発生を抑止するのが望ましい。通常使用される絶縁膜3の弾性係数は2.5GPa程度であり、この絶縁膜3を使用する場合は、接着部材5の弾性係数を10GPa以上に設定する。接着部材5に弾性係数の大きな材料を用いることによって絶縁膜3の温度変化時の変形を拘束でき、絶縁膜3のき裂発生を抑止することが可能となる。
【0068】
〔第7実施例〕
図15は本発明の第7実施例による半導体装置の封止樹脂と接着部材と絶縁膜とを取り除いた状態での平面図であり、図16は図15に示した半導体装置の断面図である。
【0069】
図において、絶縁性テープ15の半導体素子固着面15aには導電性配線と絶縁膜3が形成されており、導電性配線は表面配線2とボンディングパッド2aとランド2dとから構成されている。絶縁膜3にはボンディングパッド2aを露出させる開口部3aが設けられている。方形の半導体素子1は絶縁性テープ15の半導体素子固着面15aに接着部材5によって固着されている。半導体素子1と導電性配線は金属細線6によって電気的に接続されており、金属細線6は半導体素子1の面外に位置するボンディングパッド2aに接合されている。ボンディングパッド2a部分では絶縁膜3に開口部3aが設けられており、金属細線6が接合できるようになっている。表面配線2はボンディングパッド2aから半導体素子1の面内に配置されているランド2dまで半導体素子1の外形線と交差して端部1aを横切るように形成されている。ランド2dが設けられている部分では絶縁性テープ15に開口部16が形成されており、外部端子8が開口部16の内部でランド2dに接合されている。外部端子8は絶縁性テープ15の半導体素子固着面15aとは反対側の外部端子接合面15bに設けられており、半導体装置を実装する場合に、実装基板の所定の位置に接合される。半導体素子1と金属細線6および絶縁性テープの半導体素子固着面15aは封止樹脂7によって覆われている。
【0070】
半導体素子端部1aを横切る表面配線2のうち、半導体素子1各辺の中央部分1bに配置されている表面配線2には、幅広部13が形成されている。図15に示した表面配線2の幅広部13は、半導体素子端部1a部分からランド2d間の配線幅を広くすることによって形成されている。
【0071】
表面配線2などの導電性配線には、銅(Cu)箔、あるいは表面に金(Au)、ニッケル(Ni)などのメッキを施した銅箔などを用いる。絶縁性テープ15はポリイミド、ガラス/エポキシなどの材料から構成される。金属細線6には金(Au)、銀(Ag)あるいはアルミ(Al)などの材料を用いる。接着部材5には例えばエポキシ樹脂を基材とする材料を用いる。封止樹脂7には、例えばシリカ粒子を充てんしたエポキシ樹脂を用いる。外部端子8には、半導体装置を実装する際に広く用いられているはんだ(例えばPb−Sn系共晶はんだ)を用いる。
【0072】
本実施例の半導体装置によれば、温度変化が加わった際の絶縁膜の変形を、幅広部を設けた表面配線によって拘束することができ、絶縁膜のき裂の発生および成長を抑止することができる。
【0073】
幅広部13は、少なくとも図15のように半導体素子1の各辺の中央部分1bに配置されている表面配線2に形成されていれば良い。本実施例のように方形の半導体素子1を搭載した半導体装置では、半導体素子各辺の中央部分1bが平面ひずみ状態となり、半導体素子端部1aの直下部に発生する応力が大きくなる。したがって、表面配線2の断線はこの位置で発生する確率が大きくなるため、この部分での絶縁膜3の変位を拘束することで、表面配線の断線を防止することができる。
【0074】
図15に示した実施例では、半導体素子1と導電性配線との電気的接続に金属細線6を用いる例を示している。両者の接続は金属細線以外の方法で行っても良く、例えばTAB技術で用いる箔状リードやフリップチップ技術による微細なバンプを用いた接続を行う。
【0075】
また、図15に示した実施例では、幅広部13を、半導体素子端部1a部分からランド2d間の表面配線2に形成する例を示した。絶縁膜3の変形量は半導体素子1の中心で最小、端部1aで最大となるため、絶縁膜3のき裂は半導体素子端部1a部分で発生する。このため半導体素子端部1a部分で絶縁膜3の変形を拘束すれば、最低限必要な効果を得ることができる。したがって,幅広部13は図17の平面図に示すように、少なくとも半導体素子端部1aの直下部分に形成されていれば良い。なお、図18は図17に示した半導体装置の断面図である。図17のような実施例は、高速動作の要求から配線容量を大きくできない半導体装置の場合、特に有効となる。
【0076】
〔第8実施例〕
図19は本発明の第8実施例による半導体装置を半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図20は図19に示した半導体装置の断面図である。
【0077】
半導体装置としての基本構成は第7実施例と共通しているので説明を省略する。
本実施例では、表面配線2のうち、複数の表面配線2どうしが略平行に配置されている表面配線群14では、表面配線群の端部14aに位置する表面配線に幅広部13が設けられており、表面配線群の内部14bに位置する表面配線より配線幅が広くなっている。図19に示した表面配線の幅広部13は、半導体素子端部1a部分からランド2d間の配線幅を広くすることによって形成されている。
【0078】
本実施例に示した半導体装置によれば、前記表面配線群の少なくとも端部に位置する表面配線に幅広部を形成することにより、温度変化が加わった際の絶縁膜の変形を両端部の幅広部を設けた導電性配線によってピン止めすることができ、絶縁膜のき裂の発生および成長を抑止することができる。
【0079】
図19に示した実施例では、幅広部13を表面配線群14の両端部14aに位置する表面配線2の半導体素子端部1a部分からランド2dまでに形成する例を示した。絶縁膜3の変形量は半導体素子端部1aで最大となるため、絶縁膜3のき裂は端部1a部分で発生する。このため、半導体素子端部1a部分で絶縁膜の変形を拘束すれば、最低限必要な効果が得られる。したがって、幅広部13は半導体素子端部1aの直下部分に少なくとも形成されていれば良い。このように幅広部の形成範囲を小さくするのは、高速動作の要求から配線容量を大きくすることができない半導体装置の場合有効となる。
【0080】
〔第9実施例〕
図21は本発明の第9実施例による半導体装置を半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図22は図21に示した半導体装置の断面図である。
【0081】
半導体装置としての基本構成は第7実施例と共通しているので説明を省略する。
本実施例では、表面配線2のうち、半導体素子の端部1aを横切るように引き延ばされている表面配線12の配線幅は、これ以外の表面配線2より広くなっている。図21に示した半導体素子端部1aを横切る表面配線12は、ボンディングパッド2aからランド2d間の全配線の幅が広くなっている。
【0082】
本実施例の半導体装置によれば、温度変化が加わった際の絶縁膜の変形を、幅広部を設けた表面配線によって拘束することができ、絶縁膜のき裂の発生および成長を抑止することができる。
【0083】
図21に示した実施例では、半導体素子端部1aを横切る表面配線12をこれ以外の表面配線より幅広にする例を示した。絶縁膜3の変形量は半導体素子1の中心で最小、端部1aで最大となるため、絶縁膜3のき裂は半導体素子端部1a部分で発生する。このため半導体素子端部1a部分で絶縁膜3の変形を拘束すれば、最低限必要な効果を得ることができる。したがって,配線幅を広くする個所は、少なくとも半導体素子端部1aの直下部分であれば良い。
【0084】
〔第10実施例〕
図23は本発明の第10実施例による半導体装置を半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図であり、図24は図23に示した半導体装置の断面図である。
【0085】
半導体装置としての基本構成は第7実施例と共通しているので説明を省略する。
本実施例では、絶縁性テープの半導体素子固着面15aであって、ランド2dが形成されていない半導体素子1面内の中央部分15cには、方形の変形拘束部材17が設けられている。変形拘束部材17は表面配線2と同じ材料で構成するのが望ましく、銅(Cu)などを箔状にした材料を用いる。半導体素子面内の絶縁性テープ表面に銅などの剛性の大きな材料で構成した板状の部材を設けることによって、温度変化による絶縁膜の変形を拘束する効果を得ることができる。
【0086】
本実施例に示した半導体装置によれば、変形拘束部材によって絶縁膜の変形を拘束し、変形量を小さくすることができる。これによって、絶縁膜のき裂の発生および成長を抑制することができる。
【0087】
図23に示した実施例では、変形拘束部材17を半導体素子1の形状と同じ方形に形成する例を示した。本実施例のように方形の半導体素子1を搭載した半導体装置では、半導体素子の各辺中央部分が平面ひずみ状態となり、この部分で半導体素子端部1a直下部に発生する応力が大きくなる。したがって、表面配線の断線はこの位置で発生する確率が大きくなるため、少なくともこの部分での絶縁膜3の変位を拘束すれば、表面配線の断線を防止することができる。図25は半導体素子各辺の中央部分での絶縁膜の変形量を低減するために、半導体素子の対向する2辺を通る中心線と一致する十字型の変形拘束部材17を形成した例である。変形拘束部材17を図25のような形状にすることによって、半導体素子各辺の中央部分での絶縁膜の変形を拘束することができる。また、銅箔の使用量を低減することによって絶縁性テープの反り量を低減でき、半導体素子を絶縁性テープに固着する作業などを容易にすることができる。
【0088】
〔第11実施例〕
図26は、本発明の第11実施例による半導体装置の断面図である。
【0089】
半導体装置としての基本構成は第7実施例と共通しているので説明を省略する。
本実施例では、半導体素子端部1aの直下部分には、絶縁膜3に開口部3bが設けられていることから、この部分では絶縁膜3が存在しておらず、封止樹脂7が半導体素子1と絶縁性テープ15との間に介在している。半導体素子端部1aの直下部分に絶縁膜3に用いる材料よりじん性の大きな封止樹脂を介在させることによって、半導体素子端部1aからのき裂の発生を抑制することができる。
【0090】
〔第12実施例〕
図27は本発明の第12実施例による半導体装置の断面図であり、図28は図27に示した半導体装置の半導体素子と封止樹脂と絶縁膜とを取り除いた状態での平面図である。
【0091】
半導体装置としての基本構成は第7実施例と共通しているので説明を省略する。
本実施例では、絶縁性テープの半導体素子固着面15aであって、ランド2dが形成されていない半導体素子1面内の中央部分15cには、絶縁膜3に開口部18が設けられており、中央部分15cでは絶縁性テープの半導体素子固着面15aは接着部材5が覆っている。すなわち絶縁膜3は半導体素子1面外ではボンディングパッド2a以外の部分、面内では表面配線2とランド2dが形成されている部分に設けられている。
【0092】
半導体素子面内の中央部分15cに絶縁膜3を設けないことによって、半導体素子面内における絶縁膜の占有率が低減することから、温度変化による絶縁膜全体の変形量が小さくなり、絶縁膜のき裂の発生および成長が抑制されるようになる。
【0093】
図27に示した半導体装置では、中央部分15cに開口部18を設けて半導体素子1面内の表面配線2とランド2dを絶縁膜3で覆う例を示した。絶縁膜3が半導体素子面内で占有する体積をさらに減らすため、開口部を表面配線2およびランド2dどうしの間に設けるようにしても差し支えない。絶縁膜3を少なくとも表面配線2とランド2dの周囲を覆うように設けることによって、絶縁膜の変形量をさらに低減することができる。
【0094】
〔第13実施例〕
図29は本発明の第13実施例による半導体装置の断面図である。
半導体装置としての基本構成は第7実施例と共通しているので説明を省略する。
本実施例の半導体装置では、絶縁膜3を、接着部材5の弾性係数と同等かそれ以下の弾性係数を有する材料で形成する。絶縁膜3を低弾性化することによって、絶縁膜3にき裂が発生した場合でも、絶縁膜自体の変形が容易となるため、き裂の先端に発生する応力を変形によって緩和することができる。そのため、温度変化の繰り返しによるき裂の成長を抑制する効果を得ることができ、導電性配線の断線を防止することができる。
【0095】
接着部材5には通常弾性係数が1GPa程度の材料が使用される。したがって、絶縁膜3には、弾性係数が1GPa以下の材料を選択して使用する。
【0096】
上記したように絶縁膜3の低弾性化によって絶縁膜3のき裂発生および成長を抑止できるようになるが、絶縁性テープ15に導電性配線や絶縁膜3を形成する際の制約などから、絶縁膜3の弾性係数を低くできない場合がある。このような場合は、接着部材5の弾性係数を大きくすることによって絶縁膜3に発生する応力を低減し、絶縁膜3のき裂発生を抑止するのが望ましい。通常使用される絶縁膜3の弾性係数は2.5GPa程度であり、この絶縁膜3を使用する場合は、接着部材5の弾性係数を10GPa以上に設定する。接着部材5に弾性係数の大きな材料を用いることによって絶縁膜3の温度変化時の変形を拘束でき、絶縁膜3のき裂発生を抑止することが可能となる。
【0097】
【発明の効果】
以上述べたように本発明によれば、温度変化が加わった際の絶縁膜の変形量を小さくすることができ、また絶縁膜に発生する応力を低減することができるので、半導体装置内部の導電性配線の断線発生を防止することが可能となり、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例による半導体装置のプリント配線基板上部の部材を取り除いた状態での平面図。
【図2】図1に示した半導体装置の断面図。
【図3】図1に示した第1実施例の他の様態を示すプリント配線基板上部の部材を取り除いた状態での平面図。
【図4】本発明の第2実施例による半導体装置のプリント配線基板上部の部材を取り除いた状態での平面図。
【図5】図4に示した半導体装置の断面図。
【図6】図4に示した第2実施例の他の様態を示すプリント配線基板上部の部材を取り除いた状態での平面図。
【図7】本発明の第3実施例による半導体装置のプリント配線基板上部の部材を取り除いた状態での平面図。
【図8】図7に示した半導体装置の断面図。
【図9】図7に示した第3実施例の他の様態を示すプリント配線基板上部の部材を取り除いた状態での平面図。
【図10】本発明の第4実施例による半導体装置のプリント配線基板上部の部材を取り除いた状態での平面図。
【図11】図10に示した半導体装置の断面図。
【図12】本発明の第5実施例による半導体装置のプリント配線基板上部の部材を取り除いた状態での平面図。
【図13】図12に示した半導体装置の断面図。
【図14】本発明の第6実施例による半導体装置を示す断面図。
【図15】本発明の第7実施例による半導体装置を示す絶縁性テープ上部の部材を取り除いた状態での平面図。
【図16】図15に示した半導体装置の断面図。
【図17】図15に示した第7実施例の他の様態を示すプリント配線基板上部の部材を取り除いた状態での平面図。
【図18】図17に示した半導体装置の断面図。
【図19】本発明の第8実施例による半導体装置の絶縁性テープ上部の部材を取り除いた状態での平面図。
【図20】図19に示した半導体装置の断面図。
【図21】本発明の第9実施例による半導体装置の絶縁性テープ上部の部材を取り除いた状態での平面図。
【図22】図21に示した半導体装置の断面図。
【図23】本発明の第10実施例による半導体装置の絶縁性テープ上部の部材を取り除いた状態での平面図。
【図24】図23に示した半導体装置の断面図。
【図25】図23に示した第10実施例の他の様態を示す絶縁性テープ上部の部材を取り除いた状態での平面図。
【図26】本発明の第11実施例による半導体装置を示す断面図。
【図27】本発明の第12実施例による半導体装置の断面図。
【図28】図27に示した半導体装置の絶縁性テープ上部の部材を取り除いた状態での平面図。
【図29】本発明の第13実施例による半導体装置の断面図。
【図30】従来のBGA型半導体装置の例を示す断面図
【図31】図30に示した従来の半導体装置であり、プリント配線基板上部の部材を取り除いた状態の平面図。
【図32】絶縁膜のき裂の状態を説明する部分断面拡大図。
【図33】導電性配線幅と発生応力の関係を有限要素法で解析した結果を示す図。
【図34】絶縁膜の弾性係数と発生応力の関係を有限要素法で解析した結果を示す図。
【図35】接着部材の弾性係数と絶縁膜表面の発生応力の関係を有限要素法で解析した結果を示す図。
【符号の説明】
1…半導体素子、1a…半導体素子端部、2…表面配線、2a…ボンディングパッド、2b…スルーホール、2d…内部配線、2d…ランド、3…絶縁膜、4…プリント配線基板、4a…プリント配線基板の半導体素子固着面、5…接着部材、6…金属細線、7…封止樹脂、8…外部端子、9…絶縁膜、10…絶縁膜のき裂、11…接着部材のき裂、12…半導体素子端部を横切る表面配線、13…幅広部、14…表面配線群、15…絶縁性テープ、15a…絶縁性テープの半導体素子固着面、16…絶縁性テープの開口部、17…変形拘束部材、18…絶縁膜の開口部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device provided with a conductive wiring that electrically connects a semiconductor element and an external terminal, and more particularly to a semiconductor device with improved reliability of the conductive wiring.
[0002]
[Prior art]
In order to cope with high-density mounting of semiconductor devices, ball grid array (BGA) type semiconductor devices suitable for increasing the number of pins, reducing the size, and increasing the speed have been put into practical use. The BGA type semiconductor device has a structure in which external terminals are two-dimensionally arranged from solder bumps or the like in the surface of the package of the semiconductor device. In the BGA type semiconductor device, a member called an interposer in which conductive wiring is formed on the surface or on the surface and inside is used for electrical connection between the semiconductor element and the external terminal. Conductive wiring is formed on the surface of the interposer using glass / epoxy as a base material for printed circuit boards and polyimide used in semiconductor devices using tape automated bonding (TAB) technology. Insulated tape etc. are used.
[0003]
An example of a conventional semiconductor device using a printed wiring board as an interposer is disclosed in US Pat. No. 5,216,278 and JP-A-6-506319. Examples of these conventional BGA type semiconductor devices are shown in FIGS. 30 is a cross-sectional view of a conventional BGA type semiconductor device, and FIG. 31 is a plan view of the conventional semiconductor device shown in FIG. 30 with the semiconductor element, sealing resin, and insulating film removed.
[0004]
A conventional BGA type semiconductor device includes a
[0005]
The
[0006]
[Problems to be solved by the invention]
In the conventional semiconductor device, the linear expansion coefficient of the
[0007]
Next, the generation and growth mechanism of the
[0008]
The inner side (hereinafter also referred to as the inner surface) and the outer side (hereinafter also referred to as the outer surface) of the outer edge portion of the
[0009]
A similar problem also occurs in a semiconductor device using an insulating tape used in the TAB technique in which conductive wiring is formed on the surface as an interposer.
[0010]
The present invention prevents and suppresses disconnection of conductive wiring continuously formed in and out of the surface of the semiconductor element so as to intersect with the outer edge portion (hereinafter also referred to as an outline) of the semiconductor element, An object is to provide a highly reliable semiconductor device.
[0011]
[Means for Solving the Problems]
The above problem can be solved by adopting a means for reducing or constraining a large deformation of the insulating film when a temperature change is applied, which is caused by the occurrence of a crack or the like in the adhesive member.
[0012]
The present invention includes a substrate having a principal surface, conductive wiring formed on the principal surface of the substrate, and an insulating film formed in a desired region between the principal surface of the substrate and the conductive wiring. A semiconductor element disposed on the opposite side of the insulating film from the substrate via an adhesive layer, wherein the conductive wiring is outside the outer edge of the semiconductor element and inside the outer edge of the semiconductor element. The semiconductor device formed so as to connect the two has the following configuration.
[0013]
(A) The conductive wiring is formed so that the width of the position facing the outer edge of the semiconductor element is wider than the width of the position facing the outer edge and / or the inner side of the semiconductor element. .
[0014]
(B) The conductive wiring formed in a region facing the central portion of each side constituting the outer edge portion of the semiconductor in the conductive wiring has a width at a position facing the outer edge portion of the semiconductor element. It is formed so that it may become wider than the width | variety of the position which opposes the outer side and / or inner side of the outer edge part.
[0015]
In the semiconductor device targeted by the present invention, the conductive wiring on the substrate surface is covered with an insulating film except for some openings. The conductive wiring is formed of copper (Cu) or a material obtained by plating the copper surface. Since the material used for the conductive wiring usually has a larger elastic coefficient than the material of the insulating film, the deformation of the insulating film when the temperature changes is restricted by the conductive wiring. Therefore, the amount of deformation of the insulating film can be reduced by increasing the wiring width of the conductive wiring and increasing the proportion of the conductive wiring in the insulating film.
[0016]
FIG. 33 shows a model in which a 1/4 portion of the BGA type semiconductor device is taken out and one conductive wiring is formed in the surface of the semiconductor element. When the semiconductor device is cooled by introducing a crack around the conductive wiring. It is the result of having analyzed the relation between the stress of the conductive wiring surface and the wiring width by the finite element method. The stress reduction effect by increasing the wiring width is clear from FIG. 33. In an actual semiconductor device, it is possible to further reduce the stress by increasing the wiring width of the plurality of conductive wirings.
[0017]
In addition to the stress reduction effect due to the reduction in the amount of deformation of the insulating film, by increasing the wiring width of the conductive wiring at the portion immediately below the end (outer edge) of the semiconductor element where the disconnection of the conductive wiring occurs, the conductive wiring Even if a crack is generated in the conductive wiring, an effect of extending the life until the disconnection (the number of repetitions of temperature change) can be obtained.
[0018]
Furthermore, in a semiconductor device equipped with a rectangular semiconductor element, the central part of the four sides constituting the outline of the semiconductor element is in a plane strain state, and the generated thermal stress increases, so the conductive wiring is disconnected at this part. The probability of doing is increased. Further, if the wiring width is increased more than necessary, the wiring capacity in the semiconductor device increases and noise is generated, which becomes a factor that hinders high-speed operation of the semiconductor element. Therefore, by increasing the wiring width of the conductive wiring formed so as to intersect the outline of the semiconductor element at least in the central portion of the side of the semiconductor element where the probability of occurrence of disconnection increases, the disconnection can be prevented, and the semiconductor device Thus, a semiconductor device can be obtained in consideration of the above characteristics.
[0019]
(C) The conductive wirings are formed in groups, and the conductive wirings located at both ends of the conductive wirings formed in the groups are located at positions facing the outer edge portions of the semiconductor elements. It is formed so that the width is wider than the width of the position facing the outside and / or the inside from the outer edge of the semiconductor element.
[0020]
Also according to the present invention, the proportion of the conductive wiring having a large elastic coefficient occupying the surface of the printed wiring board with respect to the insulating film can be increased, and deformation of the insulating film can be restrained. Further, in the conductive wiring group in which the number of terminals of the semiconductor device is large and the conductive wirings are arranged close to each other in parallel, it may be difficult to increase the wiring width of all the conductive wirings. Also, BGA type semiconductor devices often have semiconductor elements that require high-speed operation. If the conductive wiring width is made larger than necessary, the wiring capacity (inductance) increases, which impedes high-speed operation. There is. For this reason, it is necessary to increase the wiring width to a minimum. In the conductive wiring group, it is possible to pin the deformation of the insulating film at both ends by making the conductive wiring located at least at the end portion wider than the internal wiring, and the amount of deformation of the insulating film can be reduced. .
[0021]
(D) The conductive wiring is formed in a region of the substrate facing a region other than a central portion of each side constituting an outer edge portion of the semiconductor.
[0022]
In a semiconductor device equipped with a rectangular semiconductor element, the central part of the side that forms the outline of the semiconductor element is in a plane strain state, and the generated thermal stress increases, so the probability that the conductive wiring is disconnected at this part is high. Become. Therefore, the possibility of disconnection is reduced by forming a conductive wiring pattern so that no conductive wiring that intersects the outline of the semiconductor element and crosses the end portion is disposed in the central portion. Can do.
[0023]
(E) The conductive wiring is formed so as to obliquely cross the outer edge portion of the semiconductor element.
[0024]
By forming the conductive wiring so as to obliquely cross the outline of the semiconductor element, the proportion of the
[0025]
(F) The relationship between the elastic modulus E1 of the insulating film and the elastic modulus E2 of the adhesive layer is such that E1 ≦ E2.
[0026]
The crack of the insulating film is generated and grows when the insulating film itself having a large linear expansion coefficient repeatedly contracts and expands due to a temperature change. The material used for the insulating film is an epoxy resin, a polyimide resin, a polybutadiene resin or the like, and the elastic coefficient of these materials is usually larger than that of the adhesive member. Since the stress generated at the tip of the crack is not relaxed when the elastic modulus of the insulating film is large, the growth of the crack is accelerated as the crack becomes longer. When the elastic modulus of the insulating film is reduced, deformation at the crack tip is facilitated, stress at the crack tip is relaxed, and crack growth can be suppressed.
[0027]
FIG. 34 shows a model in which a 1/4 portion of the BGA type semiconductor device is taken out and one conductive wiring is formed in the surface of the semiconductor element. When the semiconductor device is cooled by introducing a crack around the conductive wiring. It is the result of analyzing the relationship between the stress on the conductive wiring surface at the crack tip and the elastic modulus of the insulating film by the finite element method. From the figure, it is proved that when the elastic modulus of the insulating film is reduced, the stress at the crack tip is also reduced.
[0028]
(G) The elastic modulus of the insulating film is 10 Gpa or more.
[0029]
The crack of the insulating film that causes the disconnection of the conductive wiring is generated when the deformation of the insulating film becomes free due to the occurrence of a crack or separation in the adhesive member. Similarly, if the elastic modulus of the adhesive member is small, deformation of the insulating film cannot be constrained, and cracks are likely to occur in the insulating film. Therefore, if the deformation of the insulating film at the time of temperature change is constrained by increasing the elastic coefficient of the adhesive member, it is possible to suppress the occurrence of cracks in the insulating film.
[0030]
FIG. 35 is a model in which a cross section of a BGA type semiconductor device is taken out, and the result of analyzing the insulating film surface stress at the end of the semiconductor element when the semiconductor device is cooled by the finite element method while changing the elastic coefficient of the adhesive member. It is. In this analysis, the elastic coefficient of the insulating film is 2.5 GPa. From the figure, it is clear that as the elastic modulus of the adhesive member is increased, the stress of the insulating film gradually decreases. However, the rate of decrease in the stress is reduced from about 10 GPa, and it becomes a substantially constant value. Yes. From this result, if the elastic modulus of the adhesive member is set to 10 GPa or more, the stress of the insulating film can be maintained at a low value.
[0031]
Further, according to the trial evaluation conducted by the inventors, a crack was generated in the insulating film after 100 times of temperature change in the semiconductor device in which the elastic modulus of the adhesive member was 1 GPa. However, when the elastic modulus was 17 GPa, the insulating film was not cracked even after 400 times, and the effect could be confirmed.
[0032]
As the elastic coefficient of the adhesive member is increased, the stress generated in the semiconductor element due to the difference in linear expansion coefficient between the semiconductor element and the printed wiring board increases, and the possibility that the semiconductor element will crack increases. Therefore, the range of the elastic modulus used for the adhesive member is 10 GPa as the lower limit, and the upper limit is a value that does not cause cracks in the semiconductor element.
[0033]
Further, the semiconductor device of the present invention includes an insulating tape having one main surface, conductive wiring formed on one main surface of the insulating tape, and one main surface of the insulating tape and the conductive wiring. An insulating film formed in a desired region, and a semiconductor element disposed on the opposite side of the insulating film from the insulating tape via an adhesive layer, the conductive wiring is an outer edge portion of the semiconductor element A semiconductor device formed to connect the outer side and the inner side of the outer edge of the semiconductor element has the following configuration.
[0034]
(H) The conductive wiring is exposed on the insulating tape side of the end portion of the semiconductor element.
[0035]
That is, by removing the insulating film where cracks are likely to occur from the part directly under the edge of the semiconductor element where thermal stress is concentrated, and covering this part with a sealing resin that is tougher than the insulating film, cracks are generated and grown. Can be suppressed.
[0036]
(I) The insulating film is formed in a region requiring insulation from the conductive wiring inside the outer edge portion of the semiconductor element.
[0037]
The insulating film is provided to protect the conductive wiring from coming into contact with other conductor members and the like to cause a short circuit. Therefore, the amount of deformation of the insulating film at the time of temperature change can be reduced by reducing the volume of the insulating film in the semiconductor element surface so as to cover only the periphery of the conductive wiring.
[0038]
(J) A member that restrains deformation of the insulating film is formed in a region facing a region inside the outer edge portion of the semiconductor element of the insulating tape.
[0039]
The member for restraining deformation is preferably formed of a foil-like member, and is preferably formed of the same material as the conductive material. Also, in a semiconductor device equipped with a square semiconductor element, the central portion of the side constituting the outline of the semiconductor element is in a plane strain state, and the generated thermal stress increases, so there is a probability that the conductive wiring is disconnected at this portion. Get higher. Therefore, deformation of the insulating film at the central portion of the side of the semiconductor element may be restricted at a minimum.
[0040]
It is also effective to make the elastic coefficient of the pre-insulating film equal to or less than that of the adhesive member.
[0041]
The crack of the insulating film is generated and grows when the insulating film itself having a large linear expansion coefficient repeatedly contracts and expands due to a temperature change. The material used for the insulating film is an epoxy resin, a polyimide resin, a polybutadiene resin or the like, and the elastic coefficient of these materials is usually larger than that of the adhesive member. Since the stress generated at the tip of the crack is not relaxed when the elastic modulus of the insulating film is large, the growth of the crack is accelerated as the crack becomes longer. When the elastic modulus of the insulating film is reduced, the plastic deformation region at the crack tip is expanded, so that the stress at the crack tip is relaxed and crack growth can be suppressed.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail using examples shown in the drawings.
[First embodiment]
FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention with a semiconductor element, a sealing resin, and an insulating film removed, and FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG. is there.
[0043]
In the figure, conductive wiring is formed on the surface and inside of the printed
[0044]
Of the
[0045]
For the
[0046]
According to the semiconductor device of this embodiment, the deformation of the insulating film when the temperature change is applied can be restrained by the surface wiring provided with the wide portion, and the generation and growth of the crack of the insulating film can be suppressed. Can do.
[0047]
In the embodiment shown in FIG. 1, the example in which the
[0048]
[Second Embodiment]
4 is a plan view of the semiconductor device according to the second embodiment of the present invention with the semiconductor element, the sealing resin, and the insulating film removed, and FIG. 5 is a cross-sectional view of the semiconductor device shown in FIG. is there.
[0049]
Since the basic configuration of the semiconductor device is the same as that of the first embodiment, the description thereof is omitted.
In the present embodiment, the
[0050]
In the semiconductor device in which the
[0051]
In this embodiment, an example is shown in which the surface wiring crosses the end portion on the long side of the semiconductor element. However, in the semiconductor device in which the conductive wiring is arranged so as to cross the end portion on the short side of the semiconductor element, the
[0052]
In the embodiment shown in FIG. 4, an example in which the
[0053]
[Third embodiment]
7 is a plan view of the semiconductor device according to the third embodiment of the present invention with the semiconductor element, the sealing resin, and the insulating film removed, and FIG. 8 is a cross-sectional view of the semiconductor device shown in FIG. is there.
[0054]
Since the basic configuration of the semiconductor device is the same as that of the first embodiment, the description thereof is omitted.
In the present embodiment, among the
[0055]
According to the semiconductor device shown in the present embodiment, the wide portion is formed in the surface wiring located at least at the end of the surface wiring group, so that the deformation of the insulating film when the temperature change is applied is widened at both ends. Pinning can be performed by the surface wiring provided with the portion, and generation and growth of a crack in the insulating film can be suppressed. In addition, the embodiment of FIG. 7 can minimize the increase in wiring capacitance, and is effective particularly in a semiconductor device that requires high-speed operation.
[0056]
In the embodiment shown in FIG. 7, an example in which the
[0057]
[Fourth embodiment]
10 is a plan view of the semiconductor device according to the fourth embodiment of the present invention with the semiconductor element, sealing resin, and insulating film removed, and FIG. 11 is a cross-sectional view of the semiconductor device shown in FIG. is there.
[0058]
Since the basic configuration of the semiconductor device is the same as that of the first embodiment, the description thereof is omitted.
In this embodiment, on the semiconductor
[0059]
In the semiconductor device in which the
[0060]
[Fifth embodiment]
12 is a plan view of the semiconductor device according to the fifth embodiment of the present invention with the semiconductor element, the sealing resin, and the insulating film removed, and FIG. 13 is a cross-sectional view of the semiconductor device shown in FIG. .
[0061]
Since the basic configuration of the semiconductor device is the same as that of the first embodiment, the description thereof is omitted.
In the present embodiment, the
[0062]
By forming the
[0063]
In the semiconductor device in which the
[0064]
[Sixth embodiment]
FIG. 14 is a sectional view of a semiconductor device according to the sixth embodiment of the present invention.
[0065]
Since the basic configuration of the semiconductor device is the same as that of the first embodiment, the description thereof is omitted.
In the semiconductor device of this embodiment, the insulating
[0066]
A material having an elastic modulus of about 1 GPa is usually used for the
[0067]
As described above, crack generation and growth of the insulating
[0068]
[Seventh embodiment]
15 is a plan view of the semiconductor device according to the seventh embodiment of the present invention with the sealing resin, the adhesive member, and the insulating film removed, and FIG. 16 is a cross-sectional view of the semiconductor device shown in FIG. .
[0069]
In the figure, a conductive wiring and an insulating
[0070]
Of the
[0071]
For the conductive wiring such as the
[0072]
According to the semiconductor device of this embodiment, the deformation of the insulating film when the temperature change is applied can be restrained by the surface wiring provided with the wide portion, and the generation and growth of the crack of the insulating film can be suppressed. Can do.
[0073]
The
[0074]
In the embodiment shown in FIG. 15, an example in which the
[0075]
In the embodiment shown in FIG. 15, the
[0076]
[Eighth embodiment]
19 is a plan view of the semiconductor device according to the eighth embodiment of the present invention with the semiconductor element, the sealing resin, and the insulating film removed, and FIG. 20 is a cross-sectional view of the semiconductor device shown in FIG. .
[0077]
Since the basic configuration as a semiconductor device is the same as that of the seventh embodiment, the description is omitted.
In the present embodiment, among the
[0078]
According to the semiconductor device shown in the present embodiment, the wide portion is formed in the surface wiring located at least at the end of the surface wiring group, so that the deformation of the insulating film when the temperature change is applied is widened at both ends. Pinning can be performed by the conductive wiring provided with the portion, and generation and growth of a crack in the insulating film can be suppressed.
[0079]
In the embodiment shown in FIG. 19, the
[0080]
[Ninth embodiment]
21 is a plan view of the semiconductor device according to the ninth embodiment of the present invention with the semiconductor element, the sealing resin, and the insulating film removed, and FIG. 22 is a cross-sectional view of the semiconductor device shown in FIG. .
[0081]
Since the basic configuration as a semiconductor device is the same as that of the seventh embodiment, the description is omitted.
In the present embodiment, among the
[0082]
According to the semiconductor device of this embodiment, the deformation of the insulating film when the temperature change is applied can be restrained by the surface wiring provided with the wide portion, and the generation and growth of the crack of the insulating film can be suppressed. Can do.
[0083]
In the embodiment shown in FIG. 21, the
[0084]
[Tenth embodiment]
FIG. 23 is a plan view of the semiconductor device according to the tenth embodiment of the present invention with the semiconductor element, the sealing resin, and the insulating film removed, and FIG. 24 is a cross-sectional view of the semiconductor device shown in FIG. .
[0085]
Since the basic configuration as a semiconductor device is the same as that of the seventh embodiment, the description is omitted.
In this embodiment, a rectangular
[0086]
According to the semiconductor device shown in this embodiment, deformation of the insulating film can be constrained by the deformation constraining member, and the deformation amount can be reduced. As a result, the generation and growth of cracks in the insulating film can be suppressed.
[0087]
In the embodiment shown in FIG. 23, the example in which the
[0088]
[Eleventh embodiment]
FIG. 26 is a sectional view of a semiconductor device according to the eleventh embodiment of the present invention.
[0089]
Since the basic configuration as a semiconductor device is the same as that of the seventh embodiment, the description is omitted.
In this embodiment, since the
[0090]
[Twelfth embodiment]
27 is a cross-sectional view of a semiconductor device according to a twelfth embodiment of the present invention, and FIG. 28 is a plan view of the semiconductor device shown in FIG. 27 with the semiconductor element, sealing resin, and insulating film removed. .
[0091]
Since the basic configuration as a semiconductor device is the same as that of the seventh embodiment, the description is omitted.
In this embodiment, an
[0092]
By not providing the insulating
[0093]
In the semiconductor device shown in FIG. 27, an example is shown in which the
[0094]
[Thirteenth embodiment]
FIG. 29 is a sectional view of a semiconductor device according to a thirteenth embodiment of the present invention.
Since the basic configuration as a semiconductor device is the same as that of the seventh embodiment, the description is omitted.
In the semiconductor device of this embodiment, the insulating
[0095]
A material having an elastic modulus of about 1 GPa is usually used for the
[0096]
As described above, the generation of cracks and growth of the insulating
[0097]
【The invention's effect】
As described above, according to the present invention, the amount of deformation of the insulating film when a temperature change is applied can be reduced, and the stress generated in the insulating film can be reduced. Occurrence of disconnection of the conductive wiring can be prevented, and a highly reliable semiconductor device can be provided.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention with a member on an upper part of a printed wiring board removed.
FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
3 is a plan view showing a state in which a member on an upper part of a printed wiring board showing another aspect of the first embodiment shown in FIG. 1 is removed; FIG.
FIG. 4 is a plan view of a semiconductor device according to a second embodiment of the present invention with a member on an upper part of a printed wiring board removed.
5 is a cross-sectional view of the semiconductor device shown in FIG. 4;
6 is a plan view showing a state in which a member on an upper part of a printed wiring board showing another aspect of the second embodiment shown in FIG. 4 is removed. FIG.
FIG. 7 is a plan view of a semiconductor device according to a third embodiment of the present invention with a member on an upper part of a printed wiring board removed.
8 is a cross-sectional view of the semiconductor device shown in FIG. 7;
9 is a plan view showing a state in which a member on an upper portion of a printed wiring board showing another aspect of the third embodiment shown in FIG. 7 is removed. FIG.
FIG. 10 is a plan view of a semiconductor device according to a fourth embodiment of the present invention with a member on an upper part of a printed wiring board removed.
11 is a cross-sectional view of the semiconductor device shown in FIG.
FIG. 12 is a plan view of a semiconductor device according to a fifth embodiment of the present invention with a member on an upper part of a printed wiring board removed.
13 is a cross-sectional view of the semiconductor device shown in FIG.
FIG. 14 is a sectional view showing a semiconductor device according to a sixth embodiment of the present invention.
FIG. 15 is a plan view of a semiconductor device according to a seventh embodiment of the present invention with the member on the insulating tape removed;
16 is a cross-sectional view of the semiconductor device shown in FIG.
FIG. 17 is a plan view showing a state in which a member on an upper part of a printed wiring board showing another aspect of the seventh embodiment shown in FIG. 15 is removed;
18 is a cross-sectional view of the semiconductor device shown in FIG.
FIG. 19 is a plan view of the semiconductor device according to the eighth embodiment of the present invention with the member on the insulating tape removed;
20 is a cross-sectional view of the semiconductor device shown in FIG. 19;
FIG. 21 is a plan view of a semiconductor device according to a ninth embodiment of the present invention with a member on an insulating tape removed;
22 is a cross-sectional view of the semiconductor device shown in FIG. 21;
FIG. 23 is a plan view of the semiconductor device according to the tenth embodiment of the present invention with the insulating tape upper member removed;
24 is a cross-sectional view of the semiconductor device shown in FIG. 23;
FIG. 25 is a plan view showing a state in which a member on the upper side of the insulating tape showing another aspect of the tenth embodiment shown in FIG. 23 is removed.
FIG. 26 is a sectional view showing a semiconductor device according to an eleventh embodiment of the present invention.
FIG. 27 is a sectional view of a semiconductor device according to a twelfth embodiment of the present invention.
28 is a plan view of the semiconductor device shown in FIG. 27 in a state in which a member above the insulating tape is removed.
FIG. 29 is a sectional view of a semiconductor device according to a thirteenth embodiment of the present invention.
FIG. 30 is a sectional view showing an example of a conventional BGA type semiconductor device.
31 is a plan view of the conventional semiconductor device shown in FIG. 30 with a member on an upper part of a printed wiring board removed. FIG.
FIG. 32 is an enlarged partial cross-sectional view illustrating a state of a crack in the insulating film.
FIG. 33 is a diagram showing a result of analyzing a relationship between conductive wiring width and generated stress by a finite element method.
FIG. 34 is a diagram showing a result of analyzing a relationship between an elastic coefficient of an insulating film and a generated stress by a finite element method.
FIG. 35 is a diagram showing a result of analyzing a relationship between an elastic coefficient of an adhesive member and a generated stress on the surface of an insulating film by a finite element method.
[Explanation of symbols]
DESCRIPTION OF
Claims (1)
前記導電性配線は群を成して形成されており、この群を成して形成された導電性配線の両端に位置する導電性配線は、前記半導体素子の外縁部と対向する位置の幅が前記半導体素子の外縁部より外側および/または内側と対向する位置の幅よりも広くなるように形成され、
更に、前記群を成して形成された導電性配線の両端に位置する導電性配線は、前記群を成して形成された導電性配線の群内部に位置する導電配線の幅よりも広くなるように形成されていることを特徴とする半導体装置。A substrate having one main surface, conductive wiring formed on one main surface of the substrate, an insulating film formed in a desired region between the one main surface of the substrate and the conductive wiring, and the insulating film A semiconductor element disposed on an opposite side of the substrate via an adhesive layer, and the conductive wiring connects an outer edge portion of the semiconductor element and an inner side of the outer edge portion of the semiconductor element. In the formed semiconductor device,
The conductive lines are formed in groups, electrically conductive wires at both ends of the formed conductive traces form this group, the width of the position facing the outer edge portion of the semiconductor element It is formed to be wider than the width of the position facing the outside and / or the inside from the outer edge of the semiconductor element ,
Furthermore, the conductive wiring located at both ends of the conductive wiring formed in the group is wider than the width of the conductive wiring located inside the group of conductive wiring formed in the group. The semiconductor device is formed as described above .
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JP32758097A JP3658162B2 (en) | 1997-11-28 | 1997-11-28 | Semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32758097A JP3658162B2 (en) | 1997-11-28 | 1997-11-28 | Semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005034101A Division JP4255447B2 (en) | 2005-02-10 | 2005-02-10 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11163201A JPH11163201A (en) | 1999-06-18 |
JP3658162B2 true JP3658162B2 (en) | 2005-06-08 |
Family
ID=18200650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32758097A Expired - Fee Related JP3658162B2 (en) | 1997-11-28 | 1997-11-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3658162B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4493795B2 (en) * | 2000-03-23 | 2010-06-30 | 富士通マイクロエレクトロニクス株式会社 | Semiconductor device |
JP4030363B2 (en) * | 2002-06-25 | 2008-01-09 | 株式会社ルネサステクノロジ | Semiconductor device |
JP3897749B2 (en) | 2003-10-31 | 2007-03-28 | 沖電気工業株式会社 | Semiconductor device |
JP4355313B2 (en) * | 2005-12-14 | 2009-10-28 | Okiセミコンダクタ株式会社 | Semiconductor device |
JP4770514B2 (en) * | 2006-02-27 | 2011-09-14 | 株式会社デンソー | Electronic equipment |
JP4870584B2 (en) | 2007-01-19 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
CN103363933B (en) * | 2012-03-30 | 2016-06-22 | 北大方正集团有限公司 | The method of detection PCB map migration reason |
JP2016122802A (en) | 2014-12-25 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
-
1997
- 1997-11-28 JP JP32758097A patent/JP3658162B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11163201A (en) | 1999-06-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041126 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050311 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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