JP3654484B2

JP3654484B2 - Output buffer circuit

Info

Publication number: JP3654484B2
Application number: JP33016397A
Authority: JP
Inventors: 謙治奴賀
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 2005-06-02
Anticipated expiration: 2017-12-01
Also published as: JPH11163699A

Description

【０００１】
【発明の属する技術分野】
本発明は、スルーレート制御機能を有するオープンドレイン型あるいはオープンソース型の出力バッファ回路に関するものである。
【０００２】
【従来の技術】
ＧＴＬ（ガニング・トランシーバ・ロジック）やＧＴＬ＋等の高速インターフェースでは、オープンドレイン型やオープンソース型の出力バッファ回路が用いられている。このような高速の出力バッファ回路においては、例えばオーバーシュートやリンギング等のノイズの発生を防止するために、スルーレート制御機能を備えることが従来より公知である。以下、スルーレート制御機能を有する従来の出力バッファ回路について説明する。
【０００３】
図４は、従来の出力バッファ回路の一例の構成回路図である。
同図に示す出力バッファ回路３６は、特開平４−２２５２７５号公報に開示のスルーレート制御機能を有するオープンドレイン型の出力バッファ回路であって、基本的に、プリドライバ３８および出力最終段のドライバ４０を有する。また、プリドライバ３８は、チャージアップ回路４２、ディスチャージ回路４４、フィードバック回路４６を有する。
【０００４】
この出力バッファ回路３６において、まず、チャージアップ回路４２は、内部回路からの出力信号であるノードＶｉｎに応じて、出力最終段のドライバ４０のオンオフを制御するノードＡをチャージアップするもので、図示例においては、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）４８が用いられている。このＰＭＯＳ４８のソースは電源に接続され、そのゲートはノードＶｉｎに接続され、そのドレインはノードＡに接続されている。
【０００５】
これに対して、ディスチャージ回路４４は、内部回路からの出力信号であるノードＶｉｎに応じて、上述するチャージアップ回路４２とは排他的にノードＡをディスチャージするもので、図示例においては、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）５０が用いられている。このＮＭＯＳ５０のソースはグランドに接続され、そのゲートはノードＶｉｎに接続され、そのドレインはノードＡに接続されている。
【０００６】
また、フィードバック回路４６は、出力最終段のドライバ４０の出力をノードＡにフィードバックするもので、図示例では、入出力端子（ソースまたはドレイン）が出力端子ＶｏｕｔとノードＡとの間に直列接続された２つのＮＭＯＳ５２，５４、および、ノードＡとノードＢ（ＮＭＯＳ５４のゲート）との間に直列接続された遅延回路となる２つのインバータ５６，５８を有する。また、ＮＭＯＳ５２のゲートはノードＶｉｎに接続されている。
【０００７】
出力最終段のドライバ４０は、ノードＡに応じて出力端子Ｖｏｕｔを駆動するもので、図示例では、オープンドレイン型のＮＭＯＳ６０が用いられている。ＮＭＯＳ６０のソースはグランドに接続され、そのゲートはノードＡに接続され、そのドレインは出力端子Ｖｏｕｔに接続されている。また、出力端子Ｖｏｕｔは終端抵抗Ｒｔを介して終端電源ＶＴＴに接続され、出力端子Ｖｏｕｔが接続される伝送路３４は所定の電位に終端されている。
【０００８】
次に、図５に示すグラフを参照しながら、この出力バッファ回路３６の動作について説明する。
ここで、図５のグラフは、出力最終段のドライバ４０であるＮＭＯＳ６０がオンからオフに変化する場合のノードＡの電位の変化を表すもので、図中縦軸はノードＡの電位（Ｖ）、横軸は時間（ｔ）を示す。
【０００９】
この出力バッファ回路３６においては、ノードＶｉｎがローレベルからハイレベルに遷移する時、すなわち、出力端子Ｖｏｕｔがローレベルからハイレベルに遷移する時にスルーレート制御機能が動作する。
図示例の出力バッファ回路３６において、まず、ノードＶｉｎがローレベルの時は、チャージアップ回路４２のＰＭＯＳ４８がオン、ディスチャージ回路４４のＮＭＯＳ５０がオフになっている。
【００１０】
すなわち、ノードＡは、チャージアップ回路４２のＰＭＯＳ４８を介してチャージアップされ、出力最終段のドライバ４０であるＮＭＯＳ６０は完全にオンしている。この時、出力端子Ｖｏｕｔはローレベル、すなわち、終端抵抗ＲｔとＮＭＯＳ６０のオン抵抗との抵抗分割によって決定される電位になっている。また、ノードＢもハイレベルとなっており、フィードバック回路４６のＮＭＯＳ５２はオフ、ＮＭＯＳ５４はオンになっている。
【００１１】
この状態で、ノードＶｉｎがローレベルからハイレベルに遷移すると、チャージアップ回路４２のＰＭＯＳ４８がオフ、ディスチャージ回路４４のＮＭＯＳ５０、フィードバック回路４６のＮＭＯＳ５２がオンになる。この時、ノードＡは、ＮＭＯＳ５０を介してディスチャージされ、ハイレベルからローレベルに遷移するが、ノードＢは、ノードＡのローレベルがインバータ５６，５８を経て伝搬する遅延時間の後、ハイレベルからローレベルに遷移する。
【００１２】
すなわち、遅延回路となるインバータ５６，５８の遅延時間に相当する時間（Ｔ）の間は、フィードバック回路４６のＮＭＯＳ５２，５４がオンとなり、出力端子ＶｏｕｔとノードＡとが電気的に接続されるため、ノードＡは、終端抵抗ＲｔとＮＭＯＳ５０，５２，５４のオン抵抗の抵抗分割によって決定される中間電位（Ｖ０）となり、出力最終段のドライバ４０であるＮＭＯＳ６０は完全にはオフしない。従って、ＮＭＯＳ６０は急激にはオフしない。
【００１３】
インバータ５６，５８の遅延時間に相当する時間の後、ノードＢがローレベルになると、フィードバック回路４６のＮＭＯＳ５４がオフとなり、出力端子ＶｏｕｔとノードＡとを接続するフィードバックの経路が遮断される。このため、ノードＡの電位は、ディスチャージ回路４４のＮＭＯＳ５０を介してディスチャージされ、完全にローレベルとなるため、出力最終段のドライバ４０であるＮＭＯＳ６０は完全にオフする。
【００１４】
これにより、伝送路３４はハイレベル、すなわち、終端電源ＶＴＴおよび終端抵抗Ｒｔによって所定の電位にチャージアップされる。このように、図示例の出力バッファ回路３６によれば、フィードバック回路４６を備えていることにより、出力最終段のドライバ４０であるＮＭＯＳ６０がオンからオフに遷移する時のオーバーシュートやグランドバウンスを抑制することができるとしている。
【００１５】
このように、出力バッファ回路３６においては、フィードバック回路４６のインバータ５６，５８の遅延時間を利用して、出力端子Ｖｏｕｔを出力最終段のドライバ４０であるＮＭＯＳ６０のゲートに電気的に接続し、フィードバックの経路を構成することによってスルーレートを制御している。従って、出力バッファ回路３６においては、インバータ５６，５８の遅延時間の調整が非常に重要である。
【００１６】
しかしながら、インバータ５６，５８の遅延時間は、プロセス、電圧、温度等の変動の影響を受けて大きく変動するため、十分なスルーレートの効果が得られない場合があるという問題があった。また、出力端子Ｖｏｕｔの波形がノードＡにフィードバックされるため、出力端子Ｖｏｕｔに発生するノイズの影響を出力最終段のドライバ４０のＮＭＯＳ６０が受けてしまい、それがまた新たなノイズを発生させてしまうという欠点もあった。
【００１７】
また、出力バッファ回路３６においては、フィードバックの経路が構成された時、適切なスルーレート効果を得るためのノードＡの抵抗分割による中間電位を得るために、ＮＭＯＳ５２，５４のトランジスタサイズを比較的大きくする必要がある。従って、ＮＭＯＳ５２，５４のゲート容量が大きくなり、インバータ５８やノードＶｉｎを駆動する内部回路の負荷容量が増大する等、回路設計が難しいという問題点もあった。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、回路設計が容易で、効果的にノイズを低減することができる出力バッファ回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、スルーレート制御機能を有するオープンドレイン型の出力バッファ回路であって、
前記オープンドレイン型の出力最終段のドライバと、内部回路からの出力信号に応じて、前記出力最終段のドライバのオンオフを制御する制御信号線をチャージアップするチャージアップ回路と、前記内部回路からの出力信号に応じて、前記チャージアップ回路とは排他的に前記制御信号線をディスチャージする第１および第２のディスチャージ回路とを有し、
前記第１のディスチャージ回路は、ゲートに前記内部回路の出力信号が接続され、ドレインが前記制御信号線に接続された第１のＮ型ＭＯＳトランジスタと、この第１のＮ型ＭＯＳトランジスタのソースに一方の端子が接続され、他方の端子がグランドに接続された抵抗素子とを有し、
前記第２のディスチャージ回路は、ゲートが、このトランジスタが導通する電位にバイアスされ、ソースが前記制御信号線に接続されたＰ型ＭＯＳトランジスタと、ゲートが前記第１のＮ型ＭＯＳトランジスタと前記抵抗素子との接続点に接続され、ドレインが前記Ｐ型ＭＯＳトランジスタのドレインに接続され、ソースがグランドに接続された第２のＮ型ＭＯＳトランジスタとを有することを特徴とする出力バッファ回路を提供するものである。
【００２１】
また、前記抵抗素子は、ドレインが前記第１のＮ型ＭＯＳトランジスタのソースに接続され、ソースがグランドに接続された常時オン状態のＮ型ＭＯＳトランジスタであるのが好ましい。
【００２２】
また、本発明は、スルーレート制御機能を有するオープンソース型の出力バッファ回路であって、
前記オープンソース型の出力最終段のドライバと、内部回路からの出力信号に応じて、前記出力最終段のドライバのオンオフを制御する制御信号線をディスチャージするディスチャージ回路と、前記内部回路からの出力信号に応じて、前記ディスチャージ回路とは排他的に前記制御信号線をチャージアップする第１および第２のチャージアップ回路とを有し、
前記第１のチャージアップ回路は、ゲートに前記内部回路の出力信号が接続され、ドレインが前記制御信号線に接続された第１のＰ型ＭＯＳトランジスタと、この第１のＰ型ＭＯＳトランジスタのソースに一方の端子が接続され、他方の端子が電源に接続された抵抗素子とを有し、
前記第２のチャージアップ回路は、ゲートが、このトランジスタが導通する電位にバイアスされ、ソースが前記制御信号線に接続されたＮ型ＭＯＳトランジスタと、ゲートが前記第１のＰ型ＭＯＳトランジスタと前記抵抗素子との接続点に接続され、ドレインが前記Ｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタとを有することを特徴とする出力バッファ回路を提供するものである。
【００２４】
また、前記抵抗素子は、ドレインが前記第１のＰ型ＭＯＳトランジスタのソースに接続され、ソースが電源に接続された常時オン状態のＰ型ＭＯＳトランジスタであるのが好ましい。
【００２５】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の出力バッファ回路を詳細に説明する。
【００２６】
図１は、本発明の出力バッファ回路の一実施例の構成回路図である。
同図に示す出力バッファ回路１０は、例えばＧＴＬやＧＴＬ＋等の高速インターフェースで用いられる、オープンドレイン型の出力バッファ回路の一例を示すもので、基本的に、プリドライバ１２および出力最終段のドライバ１４を有する。また、プリドライバ１２は、チャージアップ回路１６、第１および第２のディスチャージ回路１８，２０を有する。
【００２７】
出力バッファ回路１０において、まず、チャージアップ回路１６は、内部回路からの出力信号であるノードＶｉｎに応じて、出力最終段のドライバ１４のオンオフを制御するノード（制御信号線）Ｃをチャージアップするもので、図示例では、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２が用いられている。このＰＭＯＳ２２のソースは電源に接続され、そのゲートはノードＶｉｎに接続され、そのドレインはノードＣに接続されている。
【００２８】
また、第１のディスチャージ回路１８は、ノードＶｉｎに応じて、チャージアップ回路１６とは排他的にノードＣをディスチャージするもので、図示例では、２つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２４，２６を有する。ＮＭＯＳ２６のソースはグランドに接続され、そのゲートは電源に接続され、そのドレインはＮＭＯＳ２４のソースに接続されている。また、ＮＭＯＳ２４のゲートはノードＶｉｎに接続され、そのドレインはノードＣに接続されている。
【００２９】
第２のディスチャージ回路２０は、第１のディスチャージ回路１８の制御により、チャージアップ回路１６とは排他的にノードＣをディスチャージするもので、図示例では、ＰＭＯＳ２８およびＮＭＯＳ３０を有する。ＮＭＯＳ３０のソースはグランドに接続され、そのゲートはノードＤ（ＮＭＯＳ２６のドレイン）に接続され、そのドレインはＰＭＯＳ２８のドレインに接続されている。また、ＰＭＯＳ２８のソースはノードＣに接続され、そのゲートはグランドに接続されている。
【００３０】
出力最終段のドライバ１４は、ノードＣに応じて出力端子Ｖｏｕｔを駆動するもので、図示例では、オープンドレイン型のＮＭＯＳ３２が用いられている。ＮＭＯＳ３２のソースはグランドに接続され、そのゲートはノードＣに接続され、そのドレインは出力端子Ｖｏｕｔに接続されている。また、出力端子Ｖｏｕｔは終端抵抗Ｒｔを介して終端電源ＶＴＴに接続され、出力端子Ｖｏｕｔが接続される伝送路３４は、例えば１．２〜２．０Ｖの電位に終端されている。
【００３１】
なお、本発明は図示例のものに限定されず、例えば出力最終段のドライバ１４であるＮＭＯＳ３２を複数のＮＭＯＳに分割した場合にも適用可能である。また、チャージアップ回路１６や第１および第２のディスチャージ回路１８，２０を複数に分割し、チャージアップ回路１６によるチャージアップの経路を２つ以上に分けてもよいし、同じように第１および第２のディスチャージ回路１８，２０によるディスチャージの経路を各々２つ以上に分けてもよい。
【００３２】
また、図示例では、第１のディスチャージ回路１８において、ゲートを電源に接続した常時オン状態のＮＭＯＳ２６を用いているが、これに限定されず、ＮＭＯＳ２６の代わりに抵抗素子を用いることもできる。また、図示例では、第２のディスチャージ回路のＰＭＯＳ２８のゲートをグランドに接続しているが、これに限定されず、ＰＭＯＳ２８のゲートは、このＰＭＯＳ２８が導通する電位にバイアスしてあればよい。
【００３３】
また、図示例では、オープンドレイン型の出力バッファ回路の一例を示しているが、これに限定されず、本発明は、オープンソース型の出力バッファ回路にも適用可能である。例えば、図２に示すように、本発明を適用するオープンソース型の出力バッファ回路は、図１に示すオープンドレイン型の出力バッファ回路１０と比較して、電源とグランド、ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャージを逆にしたものとなる。
【００３４】
本発明の出力バッファ回路１０は、基本的に以上のように構成される。
次に、図３に示すグラフを参照しながら、本発明の出力バッファ回路１０の動作について説明する。
ここで、図３のグラフは、出力最終段のドライバ１４であるＮＭＯＳ３２がオンからオフに変化する場合のノードＣの電位の変化を表すもので、図中縦軸はノードＣの電位（Ｖ）、横軸は時間（ｔ）を示す。
【００３５】
図示例の出力バッファ回路１０において、まず、ノードＶｉｎがローレベルの時は、チャージアップ回路１６のＰＭＯＳ２２がオン、第１のディスチャージ回路１８のＮＭＯＳ２４がオフになっている。また、第１のディスチャージ回路１８のＮＭＯＳ２６は常にオンであるため、ノードＤは、ＮＭＯＳ２６を介してディスチャージされてローレベルであり、第２のディスチャージ回路２０のＮＭＯＳ３０はオフとなっている。
【００３６】
従って、ノードＣはＰＭＯＳ２２を介してチャージアップされ、出力最終段のドライバ１４であるＮＭＯＳ３２は完全にオンしている。この時、出力端子Ｖｏｕｔはローレベル、すなわち、終端抵抗ＲｔとＮＭＯＳ３２のオン抵抗との抵抗分割によって決定される電位、例えば０．１〜０．６Ｖとなっている。なお、第２のディスチャージ回路２０のＰＭＯＳ２８は、ノードＣがチャージアップされてＰＭＯＳ２８のしきい値電圧（Ｖｔｈ）よりも高くなるとオンになる。
【００３７】
この状態で、ノードＶｉｎがローレベルからハイレベルに遷移すると、チャージアップ回路１６のＰＭＯＳ２２がオフ、第１のディスチャージ回路１８のＮＭＯＳ２４がオンとなり、ノードＣは、まず、第１のディスチャージ回路１８のＮＭＯＳ２４，２６を介して緩やかにディスチャージされる。この時、ノードＤは、ＮＭＯＳ２４，２６のオン抵抗の抵抗分割によって決定される中間電位となり、第２のディスチャージ回路２０のＮＭＯＳ３０がオンする。
【００３８】
第２のディスチャージ回路２０のＮＭＯＳ３０がオンすると、ノードＣは、第１のディスチャージ回路１８に加えて、第２のディスチャージ回路２０のＰＭＯＳ２８およびＮＭＯＳ３０を介して高速にディスチャージされる。
その後、ノードＣの電位がＰＭＯＳ２８のしきい値電圧に近づくにつれて、ＰＭＯＳ２８のオン抵抗が高くなり、それと同時にＮＭＯＳ３０のゲート電位が下がることでＮＭＯＳ３０のオン抵抗も高くなり、第２のディスチャージ回路２０を介して流れる電流量は次第に減少する。
【００３９】
ノードＣの電位がＰＭＯＳ２８のしきい値電圧よりも低くなると、ＰＭＯＳ２８がオフとなり、これ以後、ノードＣは、第１のディスチャージ回路１８だけを介して再び緩やかにディスチャージされ、ＮＭＯＳ３２はオフになる。これにより、伝送路３４は、終端抵抗Ｒｔによって所定の電位、例えば１．２〜２．０Ｖにチャージアップされる。
【００４０】
このように、本発明の出力バッファ回路１０においては、出力最終段のドライバ１４であるＮＭＯＳ３２のゲート電圧の変化に対してドレイン電流の変化（ΔＩｄ／ΔＶｇ）が最も大きくなるしきい値電圧付近までは、第１および第２のディスチャージ回路１８，２０によってノードＣを高速にディスチャージし、かつ、しきい値電圧付近以降は、第１のディスチャージ回路１８だけでノードＣを緩やかにディスチャージして、出力最終段のドライバ１４をオフにしている。
【００４１】
従って、本発明の出力バッファ回路１０によれば、出力バッファ回路の遅延時間の増大を最小限に抑え、高速動作させることができ、かつ、オーバーシュートやリンギング等のノイズの発生を防止することができる。
【００４２】
また、本発明の出力バッファ回路は、例えば図４に示す従来の出力バッファ回路３６のように、出力端子Ｖｏｕｔを出力最終段のドライバのゲートにフィードバックしていないため、外部のノイズの影響を受けることがないし、従来の出力バッファ回路３６に比べて、フィードバックの経路や遅延回路等が必要ないため、回路設計が容易で、しかもプロセス、電圧、温度の変動による影響を受けにくいという利点がある。
【００４３】
なお、第１のディスチャージ回路１８の電流駆動能力は、要求されるスルーレートに応じて適宜決めればよく、第２のディスチャージ回路２０の電流駆動能力は、出力バッファ回路の遅延時間の増大を防ぐために大きく調整するのが好ましい。また、ゲート電圧の変化に対してドレイン電流の変化が最も大きくなるゲート電圧（ノードＣの電位）に応じて、第２のディスチャージ回路２０のＰＭＯＳ２８のしきい値電圧を適宜調整してもよい。
【００４４】
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４５】
【発明の効果】
以上詳細に説明した様に、本発明の出力バッファ回路は、例えばオープンドレイン型の出力バッファ回路の場合、基本的に、オープンドレイン型の出力最終段のドライバと、内部回路からの出力信号に応じて、出力最終段のドライバのオンオフを制御する制御信号線をチャージアップするチャージアップ回路と、内部回路からの出力信号に応じて、チャージアップ回路とは排他的に制御信号線をディスチャージする第１のディスチャージ回路と、第１のディスチャージ回路の制御により、チャージアップ回路とは排他的に制御信号線をディスチャージする少なくとも１つの第２のディスチャージ回路とを備えるものである。
本発明の出力バッファ回路においては、出力最終段のドライバのゲート電圧の変化に対してドレイン電流の変化が最も大きくなるしきい値電圧付近までは、第１および第２のディスチャージ回路によって制御信号線が高速にディスチャージされ、しきい値電圧付近以降は、第１のディスチャージ回路だけで制御信号線が緩やかにディスチャージされ、出力最終段のドライバがオフする。
本発明の出力バッファ回路によれば、回路設計が容易で、プロセス、電圧、温度の変動による影響を受けにくく、例えば高速インターフェース等においても、遅延時間の増大を最小限に抑えながら、ノイズの発生を効果的に防止することができる。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路の一実施例の構成回路図である。
【図２】本発明の出力バッファ回路の別の実施例の構成回路図である。
【図３】本発明の出力バッファ回路の動作を表す一実施例のグラフである。
【図４】従来の出力バッファ回路の一例の構成回路図である。
【図５】従来の出力バッファ回路の動作を表す一例のグラフである。
【符号の説明】
１０，３６出力バッファ回路
１２，３８プリドライバ
１４，４０出力最終段のドライバ
１６，４２チャージアップ回路
１８，２０，４４ディスチャージ回路
２２，２８，４８Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
２４，２６，３０，３２，５０，５２，５４，６０Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
３４伝送路
Ｖｉｎ内部回路からの出力信号
Ｖｏｕｔ出力端子
ＶＴＴ終端電源
Ｒｔ終端抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an open drain type or open source type output buffer circuit having a slew rate control function.
[0002]
[Prior art]
In high-speed interfaces such as GTL (Ganning Transceiver Logic) and GTL +, an open drain type or an open source type output buffer circuit is used. It has been conventionally known that such a high-speed output buffer circuit has a slew rate control function in order to prevent noise such as overshoot and ringing. A conventional output buffer circuit having a slew rate control function will be described below.
[0003]
FIG. 4 is a configuration circuit diagram of an example of a conventional output buffer circuit.
The output buffer circuit 36 shown in the figure is an open drain type output buffer circuit having a slew rate control function disclosed in Japanese Patent Laid-Open No. 4-225275, and basically includes a pre-driver 38 and an output final stage driver. 40. The pre-driver 38 includes a charge-up circuit 42, a discharge circuit 44, and a feedback circuit 46.
[0004]
In the output buffer circuit 36, first, the charge-up circuit 42 charges up the node A that controls on / off of the driver 40 at the final output stage in accordance with the node Vin that is an output signal from the internal circuit. In the example shown, a P-type MOS transistor (hereinafter referred to as PMOS) 48 is used. The source of the PMOS 48 is connected to the power supply, the gate thereof is connected to the node Vin, and the drain thereof is connected to the node A.
[0005]
On the other hand, the discharge circuit 44 discharges the node A exclusively from the above-described charge-up circuit 42 in response to the node Vin that is an output signal from the internal circuit. A MOS transistor (hereinafter referred to as NMOS) 50 is used. The NMOS 50 has a source connected to the ground, a gate connected to the node Vin, and a drain connected to the node A.
[0006]
The feedback circuit 46 feeds back the output of the driver 40 at the final output stage to the node A. In the illustrated example, the input / output terminal (source or drain) is connected in series between the output terminal Vout and the node A. Two NMOSs 52 and 54, and two inverters 56 and 58 serving as a delay circuit connected in series between the node A and the node B (the gate of the NMOS 54). The gate of the NMOS 52 is connected to the node Vin.
[0007]
The driver 40 at the final output stage drives the output terminal Vout according to the node A, and an open drain type NMOS 60 is used in the illustrated example. The source of the NMOS 60 is connected to the ground, its gate is connected to the node A, and its drain is connected to the output terminal Vout. The output terminal Vout is connected to a termination power source VTT via a termination resistor Rt, and the transmission line 34 to which the output terminal Vout is connected is terminated at a predetermined potential.
[0008]
Next, the operation of the output buffer circuit 36 will be described with reference to the graph shown in FIG.
Here, the graph of FIG. 5 represents a change in the potential of the node A when the NMOS 60 which is the driver 40 in the final output stage changes from on to off, and the vertical axis in the figure represents the potential (V) of the node A. The horizontal axis indicates time (t).
[0009]
In this output buffer circuit 36, the slew rate control function operates when the node Vin changes from low level to high level, that is, when the output terminal Vout changes from low level to high level.
In the illustrated output buffer circuit 36, first, when the node Vin is at a low level, the PMOS 48 of the charge-up circuit 42 is on and the NMOS 50 of the discharge circuit 44 is off.
[0010]
That is, the node A is charged up via the PMOS 48 of the charge-up circuit 42, and the NMOS 60 which is the driver 40 at the final output stage is completely turned on. At this time, the output terminal Vout is at a low level, that is, a potential determined by resistance division between the termination resistor Rt and the on-resistance of the NMOS 60. The node B is also at a high level, and the NMOS 52 of the feedback circuit 46 is off and the NMOS 54 is on.
[0011]
In this state, when the node Vin transitions from the low level to the high level, the PMOS 48 of the charge-up circuit 42 is turned off, the NMOS 50 of the discharge circuit 44, and the NMOS 52 of the feedback circuit 46 are turned on. At this time, the node A is discharged through the NMOS 50 and transits from the high level to the low level, but the node B starts from the high level after a delay time in which the low level of the node A propagates through the inverters 56 and 58. Transition to low level.
[0012]
That is, during the time (T) corresponding to the delay time of the inverters 56 and 58 serving as the delay circuit, the NMOSs 52 and 54 of the feedback circuit 46 are turned on, and the output terminal Vout and the node A are electrically connected. The node A becomes an intermediate potential (V0) determined by the resistance division of the termination resistance Rt and the on-resistances of the NMOSs 50, 52, and 54, and the NMOS 60 as the driver 40 at the final output stage is not completely turned off. Therefore, the NMOS 60 does not turn off abruptly.
[0013]
After the time corresponding to the delay time of the inverters 56 and 58, when the node B becomes low level, the NMOS 54 of the feedback circuit 46 is turned off, and the feedback path connecting the output terminal Vout and the node A is cut off. For this reason, the potential of the node A is discharged through the NMOS 50 of the discharge circuit 44 and becomes completely low, so that the NMOS 60 which is the driver 40 in the final output stage is completely turned off.
[0014]
Thereby, the transmission line 34 is charged up to a predetermined potential by the high level, that is, the termination power source VTT and the termination resistor Rt. As described above, according to the output buffer circuit 36 of the illustrated example, the feedback circuit 46 is provided, thereby suppressing overshoot and ground bounce when the NMOS 60 which is the driver 40 in the final output stage transitions from on to off. You can do that.
[0015]
As described above, in the output buffer circuit 36, the delay time of the inverters 56 and 58 of the feedback circuit 46 is used to electrically connect the output terminal Vout to the gate of the NMOS 60 which is the driver 40 at the final output stage. The slew rate is controlled by configuring the path. Therefore, in the output buffer circuit 36, adjustment of the delay time of the inverters 56 and 58 is very important.
[0016]
However, since the delay times of the inverters 56 and 58 greatly vary under the influence of variations in process, voltage, temperature, etc., there is a problem that a sufficient slew rate effect may not be obtained. In addition, since the waveform of the output terminal Vout is fed back to the node A, the influence of noise generated at the output terminal Vout is received by the NMOS 60 of the driver 40 at the final output stage, which also generates new noise. There was also a drawback.
[0017]
Further, in the output buffer circuit 36, when a feedback path is configured, the transistor sizes of the NMOSs 52 and 54 are relatively large in order to obtain an intermediate potential by resistance division of the node A for obtaining an appropriate slew rate effect. There is a need to. Therefore, the gate capacity of the NMOSs 52 and 54 is increased, and the load capacity of the internal circuit that drives the inverter 58 and the node Vin is increased. Thus, circuit design is difficult.
[0018]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION It is an object of the present invention to provide an output buffer circuit that can easily reduce the noise and can easily design a circuit in consideration of the problems based on the above-described conventional technology.
[0019]
[Means for Solving the Problems]
To achieve the above object, the present invention provides an open drain type output buffer circuit having a slew rate control function,
The open-drain type output final stage driver, a charge-up circuit that charges up a control signal line for controlling on / off of the output final stage driver according to an output signal from the internal circuit, and an internal circuit In response to an output signal, the charge-up circuit has first and second discharge circuits that discharge the control signal line exclusively ,
The first discharge circuit has a first N-type MOS transistor having a gate connected to the output signal of the internal circuit and a drain connected to the control signal line, and a source of the first N-type MOS transistor. Having one terminal connected and the other terminal connected to the ground,
In the second discharge circuit, a gate is biased to a potential at which the transistor is conducted, a source is connected to the control signal line, a gate is a P-type MOS transistor, and a gate is the first N-type MOS transistor and the resistor. is connected to the connection point of the device, a drain connected to the drain of the P-type MOS transistors, provides an output buffer circuit, characterized in that have a second N-type MOS transistor whose source is connected to ground To do.
[0021]
The resistance element is preferably an N-type MOS transistor that is always on with a drain connected to the source of the first N-type MOS transistor and a source connected to the ground.
[0022]
Further, the present invention is an open source type output buffer circuit having a slew rate control function,
A discharge circuit for discharging a control signal line for controlling on / off of the driver of the final output stage according to an output signal from the open source type output final stage driver, and an internal circuit; and an output signal from the internal circuit And the first and second charge-up circuits that charge up the control signal line exclusively from the discharge circuit ,
The first charge-up circuit includes a first P-type MOS transistor having a gate connected to the output signal of the internal circuit and a drain connected to the control signal line, and a source of the first P-type MOS transistor. One terminal is connected to, and the other terminal is connected to a power source,
The second charge-up circuit has an N-type MOS transistor whose gate is biased to a potential at which the transistor is conductive, a source connected to the control signal line, a gate connected to the first P-type MOS transistor, It is connected to a node between the resistor, a drain connected to the drain of the N-type MOS transistor, an output buffer circuit, characterized in that have a second P-type MOS transistor source connected to a power supply It is to provide.
[0024]
Further, the resistance element is preferably a P-type MOS transistor that is always on with a drain connected to a source of the first P-type MOS transistor and a source connected to a power source.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an output buffer circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
[0026]
FIG. 1 is a configuration circuit diagram of an embodiment of an output buffer circuit according to the present invention.
An output buffer circuit 10 shown in the figure is an example of an open drain type output buffer circuit used in a high-speed interface such as GTL or GTL +, and basically includes a pre-driver 12 and a driver 14 at the final output stage. Have The pre-driver 12 includes a charge-up circuit 16 and first and second discharge circuits 18 and 20.
[0027]
In the output buffer circuit 10, the charge-up circuit 16 first charges up a node (control signal line) C that controls on / off of the driver 14 at the final output stage according to the node Vin that is an output signal from the internal circuit. In the illustrated example, a P-type MOS transistor (hereinafter referred to as PMOS) 22 is used. The source of the PMOS 22 is connected to the power supply, the gate thereof is connected to the node Vin, and the drain thereof is connected to the node C.
[0028]
The first discharge circuit 18 discharges the node C exclusively from the charge-up circuit 16 in accordance with the node Vin. In the illustrated example, two N-type MOS transistors (hereinafter referred to as NMOS) 24 are discharged. , 26. The source of the NMOS 26 is connected to the ground, its gate is connected to the power supply, and its drain is connected to the source of the NMOS 24. The gate of the NMOS 24 is connected to the node Vin, and the drain thereof is connected to the node C.
[0029]
The second discharge circuit 20 discharges the node C exclusively from the charge-up circuit 16 under the control of the first discharge circuit 18, and includes a PMOS 28 and an NMOS 30 in the illustrated example. The source of the NMOS 30 is connected to the ground, its gate is connected to the node D (the drain of the NMOS 26), and its drain is connected to the drain of the PMOS 28. The source of the PMOS 28 is connected to the node C, and the gate thereof is connected to the ground.
[0030]
The driver 14 at the final output stage drives the output terminal Vout in accordance with the node C. In the illustrated example, an open drain type NMOS 32 is used. The NMOS 32 has a source connected to the ground, a gate connected to the node C, and a drain connected to the output terminal Vout. The output terminal Vout is connected to the termination power source VTT via the termination resistor Rt, and the transmission line 34 to which the output terminal Vout is connected is terminated at a potential of 1.2 to 2.0 V, for example.
[0031]
The present invention is not limited to the illustrated example, and can be applied to a case where the NMOS 32 which is the driver 14 at the final output stage is divided into a plurality of NMOSs, for example. In addition, the charge-up circuit 16 and the first and second discharge circuits 18 and 20 may be divided into a plurality of parts, and the charge-up path by the charge-up circuit 16 may be divided into two or more. Each of the discharge paths by the second discharge circuits 18 and 20 may be divided into two or more.
[0032]
In the illustrated example, the first discharge circuit 18 uses the normally-on NMOS 26 whose gate is connected to the power supply. However, the present invention is not limited to this, and a resistance element can be used instead of the NMOS 26. In the illustrated example, the gate of the PMOS 28 of the second discharge circuit is connected to the ground. However, the present invention is not limited to this, and the gate of the PMOS 28 may be biased to a potential at which the PMOS 28 becomes conductive.
[0033]
In the illustrated example, an example of an open drain type output buffer circuit is shown. However, the present invention is not limited to this, and the present invention can also be applied to an open source type output buffer circuit. For example, as shown in FIG. 2, the open source type output buffer circuit to which the present invention is applied has a power source and a ground, a PMOS and an NMOS, and a charge-up as compared with the open drain type output buffer circuit 10 shown in FIG. And the discharge is reversed.
[0034]
The output buffer circuit 10 of the present invention is basically configured as described above.
Next, the operation of the output buffer circuit 10 of the present invention will be described with reference to the graph shown in FIG.
Here, the graph of FIG. 3 represents a change in the potential of the node C when the NMOS 32 which is the driver 14 at the final output stage changes from on to off, and the vertical axis in the figure represents the potential (V) of the node C. The horizontal axis indicates time (t).
[0035]
In the illustrated output buffer circuit 10, first, when the node Vin is at a low level, the PMOS 22 of the charge-up circuit 16 is on and the NMOS 24 of the first discharge circuit 18 is off. Further, since the NMOS 26 of the first discharge circuit 18 is always on, the node D is discharged through the NMOS 26 and is at the low level, and the NMOS 30 of the second discharge circuit 20 is off.
[0036]
Therefore, the node C is charged up via the PMOS 22, and the NMOS 32 which is the driver 14 in the final output stage is completely turned on. At this time, the output terminal Vout is at a low level, that is, a potential determined by resistance division between the termination resistor Rt and the on-resistance of the NMOS 32, for example, 0.1 to 0.6V. The PMOS 28 of the second discharge circuit 20 is turned on when the node C is charged up and becomes higher than the threshold voltage (Vth) of the PMOS 28.
[0037]
In this state, when the node Vin transitions from the low level to the high level, the PMOS 22 of the charge-up circuit 16 is turned off, the NMOS 24 of the first discharge circuit 18 is turned on, and the node C is first connected to the first discharge circuit 18. It is discharged slowly through the NMOSs 24 and 26. At this time, the node D becomes an intermediate potential determined by resistance division of the on-resistances of the NMOSs 24 and 26, and the NMOS 30 of the second discharge circuit 20 is turned on.
[0038]
When the NMOS 30 of the second discharge circuit 20 is turned on, the node C is discharged at high speed via the PMOS 28 and the NMOS 30 of the second discharge circuit 20 in addition to the first discharge circuit 18.
Thereafter, as the potential of the node C approaches the threshold voltage of the PMOS 28, the on-resistance of the PMOS 28 is increased. The amount of current flowing therethrough gradually decreases.
[0039]
When the potential of the node C becomes lower than the threshold voltage of the PMOS 28, the PMOS 28 is turned off. Thereafter, the node C is slowly discharged again only through the first discharge circuit 18, and the NMOS 32 is turned off. As a result, the transmission line 34 is charged up to a predetermined potential, for example, 1.2 to 2.0 V by the termination resistor Rt.
[0040]
As described above, in the output buffer circuit 10 according to the present invention, the drain current change (ΔId / ΔVg) is near the threshold voltage where the change in the drain current (ΔId / ΔVg) is maximum with respect to the change in the gate voltage of the NMOS 32 which is the driver 14 at the final output stage. Discharges the node C at high speed by the first and second discharge circuits 18 and 20, and gradually discharges the node C only by the first discharge circuit 18 after the vicinity of the threshold voltage. The last stage driver 14 is turned off.
[0041]
Therefore, according to the output buffer circuit 10 of the present invention, it is possible to minimize the increase in delay time of the output buffer circuit, to operate at high speed, and to prevent the occurrence of noise such as overshoot and ringing. it can.
[0042]
The output buffer circuit of the present invention is not affected by external noise because the output terminal Vout is not fed back to the gate of the driver at the final stage of output as in the conventional output buffer circuit 36 shown in FIG. Compared to the conventional output buffer circuit 36, there is no need for a feedback path, a delay circuit, and the like, so that there is an advantage that the circuit design is easy and that the circuit is not easily affected by variations in process, voltage, and temperature.
[0043]
The current driving capability of the first discharge circuit 18 may be determined as appropriate according to the required slew rate, and the current driving capability of the second discharge circuit 20 is to prevent an increase in the delay time of the output buffer circuit. A large adjustment is preferable. Further, the threshold voltage of the PMOS 28 of the second discharge circuit 20 may be adjusted as appropriate in accordance with the gate voltage (potential of the node C) at which the drain current changes most with respect to the gate voltage.
[0044]
The output buffer circuit of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the spirit of the present invention. is there.
[0045]
【The invention's effect】
As described above in detail, the output buffer circuit of the present invention is basically an open drain type output buffer circuit, which basically corresponds to the open drain type output final stage driver and the output signal from the internal circuit. The charge-up circuit for charging up the control signal line for controlling on / off of the driver at the final output stage, and the first signal for discharging the control signal line exclusively from the charge-up circuit in response to the output signal from the internal circuit. And the at least one second discharge circuit that discharges the control signal line exclusively from the charge-up circuit under the control of the first discharge circuit.
In the output buffer circuit of the present invention, the control signal line is controlled by the first and second discharge circuits until the vicinity of the threshold voltage where the change of the drain current becomes the largest with respect to the change of the gate voltage of the driver at the final output stage. Are discharged at high speed, and after the vicinity of the threshold voltage, the control signal line is gently discharged only by the first discharge circuit, and the driver at the final output stage is turned off.
According to the output buffer circuit of the present invention, it is easy to design a circuit and is not easily affected by variations in process, voltage, and temperature. For example, even in a high-speed interface, noise generation is suppressed while minimizing an increase in delay time. Can be effectively prevented.
[Brief description of the drawings]
FIG. 1 is a configuration circuit diagram of an embodiment of an output buffer circuit of the present invention.
FIG. 2 is a configuration circuit diagram of another embodiment of the output buffer circuit of the present invention.
FIG. 3 is a graph showing an example of the operation of the output buffer circuit of the present invention.
FIG. 4 is a configuration circuit diagram of an example of a conventional output buffer circuit.
FIG. 5 is a graph showing an example of the operation of a conventional output buffer circuit.
[Explanation of symbols]
10, 36 Output buffer circuit 12, 38 Pre-driver 14, 40 Output final stage driver 16, 42 Charge-up circuit 18, 20, 44 Discharge circuit 22, 28, 48 P-type MOS transistor (PMOS)
24, 26, 30, 32, 50, 52, 54, 60 N-type MOS transistor (NMOS)
34 Transmission path Vin Output signal Vout from internal circuit Output terminal VTT Termination power supply Rt Termination resistance

Claims

An open drain type output buffer circuit having a slew rate control function,
The open-drain type output final stage driver, a charge-up circuit that charges up a control signal line for controlling on / off of the output final stage driver according to an output signal from the internal circuit, and an internal circuit In response to an output signal, the charge-up circuit has first and second discharge circuits that discharge the control signal line exclusively ,
The first discharge circuit has a first N-type MOS transistor having a gate connected to the output signal of the internal circuit and a drain connected to the control signal line, and a source of the first N-type MOS transistor. Having one terminal connected and the other terminal connected to the ground,
In the second discharge circuit, a gate is biased to a potential at which the transistor is conducted, a source is connected to the control signal line, a gate is a P-type MOS transistor, and a gate is the first N-type MOS transistor and the resistor. is connected to the connection point of the device, a drain connected to the drain of the P-type MOS transistor, the output buffer circuit, characterized in that have a second N-type MOS transistor having its source connected to ground.

The resistive element has a drain connected to the source of the first N-type MOS transistor, the output according to claim 1, characterized in that an N-type MOS transistor of the normally on the source of which is connected to ground Buffer circuit.

An open source type output buffer circuit having a slew rate control function,
A discharge circuit for discharging a control signal line for controlling on / off of the driver of the final output stage according to an output signal from the open source type output final stage driver, and an internal circuit; and an output signal from the internal circuit And the first and second charge-up circuits that charge up the control signal line exclusively from the discharge circuit ,
The first charge-up circuit includes a first P-type MOS transistor having a gate connected to the output signal of the internal circuit and a drain connected to the control signal line, and a source of the first P-type MOS transistor. One terminal is connected to, and the other terminal is connected to a power source,
The second charge-up circuit has an N-type MOS transistor whose gate is biased to a potential at which the transistor is conductive, a source connected to the control signal line, a gate connected to the first P-type MOS transistor, It is connected to a node between the resistor, a drain connected to the drain of the N-type MOS transistor, the output buffer circuit, characterized in that have a second P-type MOS transistor source is connected to the power supply.

4. The output according to claim 3 , wherein the resistance element is a P-type MOS transistor in an always-on state in which a drain is connected to a source of the first P-type MOS transistor and a source is connected to a power source. Buffer circuit.