JP3647078B2

JP3647078B2 - Processor

Info

Publication number: JP3647078B2
Application number: JP08411995A
Authority: JP
Inventors: 勉普勝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-04-10
Filing date: 1995-04-10
Publication date: 2005-05-11
Anticipated expiration: 2020-05-11
Also published as: JPH08286907A

Description

【０００１】
【産業上の利用分野】
本発明は、消費電力および発熱量を低減することのできるプロセッサに関する。
【０００２】
【従来の技術】
プロセッサの内部または外部のメモリに記憶されたプログラムに従って、内部のデータまたは外部から入力されたデータを処理し、内部のメモリへ記憶しまたは外部に出力するプロセッサの構成要素には、以下のものがある。
【０００３】
前記メモリに比して、高速に記憶データの読み出しあるいは書き込みが可能な記憶手段であるレジスタ群。論理演算・算術論理演算等を行うＡＬＵ。ビットシフト処理等を行うバレルシフタ。メモリへのアドレスを保持するメモリアドレスレジスタ。アドレスレジスタから出力されたアドレスのメモリとデータの授受を行うメモリデータレジスタ。メモリの接続構成に基づいて、メモリアドレスレジスタから出力されたメモリアドレスを変換し、メモリの動作制御を行うメモリ制御手段。メモリ内に記憶されたプログラムの実行アドレスを生成するマクロシーケンサ。マクロシーケンサでアドレスされたメモリ出力をデコードし、各構成要素の制御端子を駆動しプログラム処理を行うマイクロシーケンサ、などである。
【０００４】
マクロシーケンサおよびマイクロシーケンサの初期化入力に初期化信号を印加するとマクロシーケンサからは、あらかじめ定められたアドレスが出力され、前記アドレスに記憶されたプログラムの先頭の命令がマイクロシーケンサに読み込まれる。
【０００５】
マイクロシーケンサは読み込まれた命令をデコードし、各制御信号を命令にしたがって駆動する。各制御信号は前述の構成要素に接続されており、所望のシーケンスで、データソースからデータが読み出され必要に応じてデータ型を変換し演算を行い、命令コードに応じた出力先に出力する。またマイクロシーケンサは命令に従い、次の命令プログラムアドレスの選択信号をマクロシーケンサに出力する。この命令がマイクロシーケンサに取り込まれるとマクロシーケンサが次の命令アドレスを発生する。以下初期化以降の前記シーケンスを繰り返すことによりプログラムを実行する。
【０００６】
ここで、各命令コードを実行するときの内部の各制御信号のシーケンスは、予め定められていた。
【０００７】
【発明が解決しようとする課題】
各命令コードを実行するときに内部で動作する必要がない制御信号もある。従来は、このような制御信号を例えばオール０（faulse) またはオール１(true)に変化させていた場合が多い。しかしながら、ＬＳＩ、特にＣ−ＭＯＳタイプのＬＳＩは、信号の状態を保つためには余り電力を消費しないが、信号の状態を変化させるときに電力を大きく消費する。従って、命令コードにより動作する従来のＬＳＩは、制御信号をオール０または１に変化させる場合等に無駄な電力を消費していた。また電力の消費により、ＬＳＩが高温化し、放熱フィンやファンが必要になる場合があった。更に、電池により駆動する機器においては、駆動時間が短くなるという課題があった。
【０００８】
特に近年、ＣＰＵは高速化に伴い消費電力が増加し、それに伴い発熱量も増大している。このため温度がボトルネックとなり、ＣＰＵの動作周波数を上げることができない場合があった。
【０００９】
そこで本発明は、このような課題を解決することのできるプロセッサを提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するために、請求項１に記載の発明は、複数の命令コードをデコード手段によりデコードし、デコードにより得られた複数の制御信号を用いて動作するプロセッサであって、前記デコード手段が、前記各々の制御信号に対応づけた、当該制御信号を変化させる必要がないことを示す保持信号を出力する手段を有し、前記保持信号が出力されていない場合は前記デコード手段から出力された前記制御信号を選択し、前記保持信号が出力された場合には格納手段に格納された信号を選択する選択手段を備え、前記格納手段は、前記各命令コードの実行毎に、前記選択手段により選択された信号を格納することを特徴とする。
【００１１】
請求項２に記載の発明は、複数の命令コードをデコード手段によりデコードし、デコードにより得られた複数の制御信号を用いて動作するプロセッサであって、前記デコード手段が、前記各々の制御信号に対応づけた、当該制御信号を変化させる必要がないことを示す保持信号を出力する手段を備えたことを特徴とする。
【００１４】
【作用】
本発明によれば、ＣＰＵの内部で出力される一部の制御信号の値が記憶手段に格納され、記憶手段に格納した値を用いて、コマンドを実行する際に動作が必要でない制御信号の値が保持される。このため、ＣＰＵ内部で動作する信号の数が減少し、ＣＰＵの消費電力を下げることができ、ひいてはＣＰＵの発熱量を下げることができる。
【００１５】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１６】
図１に、実施例における本発明「プロセッサ」の構成の一部を示す。同図において１はプログラムが記憶されているメモリ（ＭＥＭ）、２はメモリから読み出された命令コードを一時記憶するインストラクションレジスタ（ＩＲ）、３はインストラクションレジスタの出力をデコードして演算要素、記憶要素等の制御信号を生成するデコード回路（ＤＥＣ）である。デコード回路３は、組み合わせ論理回路やＲＯＭ（マイクロプログラムＲＯＭ）等で構成されている。
【００１７】
４１〜４４は本発明の「選択手段」の一例としてのセレクタ（ＭＵＸ）、５１〜５４はフリップフロップ（ＦＦ）、６は演算ユニット（ＡＬＵ）、７はバレルシフタ（ＢＲＳ）である。ＡＬＵ６およびバレルシフタ７には、制御信号として、ＡＬＵコマンド制御信号（ａｌｕ＿ｃ）１００、データ入力選択信号（ｓｅｌ＿ｂ）１０１、およびＢＲＳコマンド制御信号（ｂｒｓ＿ｃ）１１０が入力される。またＡＬＵ６へは、演算データとして、ｓｒｃ＿ｂ，ｓｒｃ＿ｉが入力されているセレクタ４５の出力１２０と、データ入力ｓｒｃ＿ａとが接続されている。
【００１８】
バレルシフタ７へは、演算データ入力としてｓｒｃ＿ａが接続され、シフト量を指定するｂｒｓ＿ｎが入力されている。
【００１９】
ＡＬＵに対する加算ａ，ｂ、加算ａ，ｉ、減算ａ，ｂ、減算ａ，ｉコマンド、およびバレルシフタ７に対する右シフトｎ、左シフトｎコマンドのそれぞれのコードがメモリ１から読み出され、インストラクションレジスタ２から出力されると、デコード回路３は各出力端子に以下の制御信号を出力する。
【００２０】
【表１】

【００２１】
空欄は任意の値でよい。
【００２２】
本発明の「保持信号」の一例としてのａｌｕ＿ｈｏｌｄ，ｂｒｓ＿ｈｏｌｄ，ｍｕｘ＿ｈｏｌｄ，ｂｒｓ＿ｈｏｌｄ信号は、それぞれセレクタ４１〜４４の選択入力に接続されている。セレクタ４１〜４４は、選択入力に入力された「保持信号」がｔｒｕｅのとき、それぞれフリップフロップ５１〜５４の出力を選択する。これによって使用されない構成要素への制御信号の実行前の状態を、命令コマンド毎に保存する。
【００２３】
（その他）
以上、本発明の「格納手段」の一例としてフリップフロップを用いたが、「格納手段」はデータを格納し保持する機能を有すれば足り、必ずしもフリップフロップである必要はない。例えばラッチを用いることにより、内部のゲート数を削減することができる。これに対してフリップフロップを用いた場合は、出力に影響を与えずに入力を変化させることのできる期間が広くなるという効果がある。
【００２４】
【発明の効果】
以上説明したように、本発明によれば、コマンドを実行する際に動作が必要でない制御信号の値が保持される。このため、ＣＰＵ内部で動作する信号の数が減少し、ＣＰＵの消費電力を下げることができ、ひいてはＣＰＵの発熱量を下げることができる。このため、ＣＰＵの放熱フィン、放熱ファン、電源等を小型化し、本発明ＣＰＵを用いた装置全体を小型化、低価格化することができる。
【００２５】
さらに、電池により駆動する機器においては、駆動時間が長くなるという効果がある。また、温度がボトルネックとなっていた機器においては、ＣＰＵの動作速度を速めることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例にかかるプロセッサのハードウエア構成を説明する説明図である。
【符号の説明】
１メモリ
２インストラクションレジスタ
３命令デコーダ
６演算ユニット（ＡＬＵ）
７バレルシフタ（ＢＲＳ）
４１〜４４セレクタ（ＭＵＸ）
５１〜５４フリップフロップ
１００ＡＬＵコマンド制御信号（ａｌｕ＿ｃ）
１０１ＡＬＵデータセレクタ制御信号（ｓｅｌ＿ｂ）
１１０ＢＲＳコマンド制御信号（ｂｒｓ＿ｃ）
１１１ＢＲＳシフト量制御信号（ｂｒｓ＿ｎ）
１２１ＡＬＵコマンドデコード信号（ａｌｕ＿ｃｏｍ）
１２２ＡＬＵコマンドホールド信号（ａｕｌ＿ｈｏｌｄ）
１２３ＢＲＳコマンドデコード信号（ｂｒｓ＿ｃｏｍ）
１２４ＢＲＳコマンドホールド信号（ｂｒｓ＿ｈｏｌｄ）
１２５ＡＬＵデータセレクタデコード信号（ｍｕｘ＿ｃｏｍ）
１２６ＡＬＵデータセレクタホールド信号（ｍｕｘ＿ｈｏｌｄ）
１２７ＢＲＳシフト量デコード信号（ｂｒｓ＿ｎｕｍ）
１２８ＢＲＳシフト量デコード信号（ｂｒｓ＿ｈｏｌｄ）[0001]
[Industrial application fields]
The present invention relates to a processor capable of reducing power consumption and heat dissipation.
[0002]
[Prior art]
The processor components that process internal data or externally input data according to a program stored in the internal or external memory of the processor, and store or output the internal data to the internal memory are as follows. is there.
[0003]
A register group which is a storage means capable of reading or writing stored data at a higher speed than the memory. ALU that performs logical operations and arithmetic logical operations. Barrel shifter that performs bit shift processing. A memory address register that holds the address to the memory. A memory data register that exchanges data with the memory at the address output from the address register. Memory control means for converting the memory address output from the memory address register based on the memory connection configuration and controlling the operation of the memory. A macro sequencer that generates the execution address of a program stored in memory. A microsequencer that decodes the memory output addressed by the macro sequencer, drives the control terminal of each component, and performs program processing.
[0004]
When an initialization signal is applied to the initialization input of the macro sequencer and the micro sequencer, a predetermined address is output from the macro sequencer, and the first instruction of the program stored at the address is read into the micro sequencer.
[0005]
The microsequencer decodes the read instruction and drives each control signal according to the instruction. Each control signal is connected to the above-described components, and in a desired sequence, data is read from the data source, converted as necessary, and converted, and output to an output destination corresponding to the instruction code. . The microsequencer outputs a selection signal for the next instruction program address to the macro sequencer according to the instruction. When this instruction is taken into the microsequencer, the macrosequencer generates the next instruction address. Thereafter, the program is executed by repeating the sequence after initialization.
[0006]
Here, the sequence of each internal control signal when executing each instruction code has been determined in advance.
[0007]
[Problems to be solved by the invention]
Some control signals do not need to operate internally when executing each instruction code. Conventionally, such a control signal is often changed to, for example, all 0 (faulse) or all 1 (true). However, LSIs, particularly C-MOS type LSIs, do not consume much power in order to maintain the signal state, but consume a large amount of power when changing the signal state. Therefore, the conventional LSI that operates according to the instruction code consumes wasted power when the control signal is changed to all 0 or 1. In addition, due to the consumption of power, the temperature of the LSI has increased, and there have been cases in which a fin and fan are required. Furthermore, in the apparatus driven by a battery, there existed a subject that drive time became short.
[0008]
Particularly in recent years, the power consumption of CPUs has increased with increasing speed, and the amount of heat generated has also increased. For this reason, the temperature becomes a bottleneck, and the operating frequency of the CPU may not be increased.
[0009]
Accordingly, the present invention aims at providing a processor which can solve such problems.
[0010]
[Means for Solving the Problems]
In order to achieve such an object, the invention described in claim 1 is a processor which decodes a plurality of instruction codes by a decoding means and operates using a plurality of control signals obtained by the decoding, decoding means, wherein associating with each of the control signals comprises means for outputting a holding signal to indicate that it is not necessary to change the control signal, when said holding signal is not output from the decode means A selection means for selecting the output control signal and selecting the signal stored in the storage means when the holding signal is output, the storage means for each execution of each instruction code, The signal selected by the selection means is stored.
[0011]
The invention according to claim 2 is a processor that decodes a plurality of instruction codes by a decoding means, and operates using a plurality of control signals obtained by the decoding, wherein the decoding means includes each of the control signals. A means for outputting a holding signal that indicates that there is no need to change the control signal is provided.
[0014]
[Action]
According to the present invention, the values of some control signals output inside the CPU are stored in the storage means, and the control signals that do not require any operation when executing a command using the values stored in the storage means. The value is retained. For this reason, the number of signals operating inside the CPU can be reduced, the power consumption of the CPU can be reduced, and consequently the amount of heat generated by the CPU can be reduced.
[0015]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0016]
FIG. 1 shows a part of the configuration of the “processor” of the present invention in the embodiment. In the figure, 1 is a memory (MEM) in which a program is stored, 2 is an instruction register (IR) that temporarily stores an instruction code read from the memory, and 3 is an arithmetic element and memory that decodes the output of the instruction register. It is a decoding circuit (DEC) that generates control signals such as elements. The decode circuit 3 is composed of a combinational logic circuit, a ROM (microprogram ROM), and the like.
[0017]
Reference numerals 41 to 44 denote selectors (MUX) as examples of “selecting means” of the present invention, 51 to 54 are flip-flops (FF), 6 is an arithmetic unit (ALU), and 7 is a barrel shifter (BRS). ALU command control signal (alu_c) 100, data input selection signal (sel_b) 101, and BRS command control signal (brs_c) 110 are input to ALU 6 and barrel shifter 7 as control signals. The ALU 6 is connected to the output 120 of the selector 45 to which src_b and src_i are input as operation data and the data input src_a.
[0018]
To the barrel shifter 7, src_a is connected as an operation data input, and brs_n specifying a shift amount is input.
[0019]
Codes of addition a, b, addition a, i, subtraction a, b, subtraction a, i command for the ALU, and right shift n and left shift n commands for the barrel shifter 7 are read from the memory 1, and the instruction register 2 The decoding circuit 3 outputs the following control signals to each output terminal.
[0020]
[Table 1]

[0021]
The blank can be any value.
[0022]
The alu_hold, brs_hold, mux_hold, and brs_hold signals as an example of the “holding signal” of the present invention are connected to the selection inputs of the selectors 41 to 44, respectively. The selectors 41 to 44 select the outputs of the flip-flops 51 to 54, respectively, when the “holding signal” input to the selection input is true. As a result, the state before execution of the control signal to the component not used is saved for each instruction command.
[0023]
(Other)
As described above, the flip-flop is used as an example of the “storage unit” of the present invention. However, the “storage unit” only needs to have a function of storing and holding data, and is not necessarily a flip-flop. For example, the number of internal gates can be reduced by using a latch. On the other hand, when the flip-flop is used, there is an effect that a period during which the input can be changed without affecting the output is widened.
[0024]
【The invention's effect】
As described above, according to the present invention, the value of the control signal that does not require an operation when the command is executed is held. For this reason, the number of signals operating inside the CPU can be reduced, the power consumption of the CPU can be reduced, and consequently the amount of heat generated by the CPU can be reduced. For this reason, it is possible to reduce the size of the heat radiating fins, the heat radiating fan, the power source and the like of the CPU, and to reduce the size and cost of the entire apparatus using the CPU of the present invention.
[0025]
Furthermore, in the apparatus driven by a battery, there exists an effect that drive time becomes long. Further, in an apparatus where the temperature has become a bottleneck, there is an effect that the operating speed of the CPU can be increased.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram illustrating a hardware configuration of a processor according to an embodiment of the present invention.
[Explanation of symbols]
1 Memory 2 Instruction Register 3 Instruction Decoder 6 Arithmetic Unit (ALU)
7 Barrel shifter (BRS)
41-44 selector (MUX)
51-54 flip-flop 100 ALU command control signal (alu_c)
101 ALU data selector control signal (sel_b)
110 BRS command control signal (brs_c)
111 BRS shift amount control signal (brs_n)
121 ALU command decode signal (alu_com)
122 ALU command hold signal (aul_hold)
123 BRS command decode signal (brs_com)
124 BRS command hold signal (brs_hold)
125 ALU data selector decode signal (mux_com)
126 ALU data selector hold signal (mux_hold)
127 BRS shift amount decode signal (brs_num)
128 BRS shift amount decode signal (brs_hold)

Claims

A processor that decodes a plurality of instruction codes by a decoding unit and operates using a plurality of control signals obtained by decoding,
The decoding means includes means for outputting a holding signal associated with each control signal and indicating that the control signal does not need to be changed;
When the holding signal is not output, the control signal output from the decoding means is selected, and when the holding signal is output, the selection means for selecting the signal stored in the storage means,
The storage means stores the signal selected by the selection means for each execution of each instruction code.

A processor that decodes a plurality of instruction codes by a decoding unit and operates using a plurality of control signals obtained by decoding,
A processor characterized in that the decoding means comprises means for outputting a holding signal associated with each control signal and indicating that it is not necessary to change the control signal.