JP3644144B2

JP3644144B2 - Nonlinear arithmetic unit and neural network

Info

Publication number: JP3644144B2
Application number: JP21026796A
Authority: JP
Inventors: 紀一山田; 周穂池田; 和昌村井
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-08-08
Filing date: 1996-08-08
Publication date: 2005-04-27
Anticipated expiration: 2016-08-08
Also published as: JPH1055400A

Description

【０００１】
【発明の属する技術分野】
この発明は非線型演算ユニット及び神経回路網に係り、特に、神経回路網理論に基づく演算を行う装置に好適で、かつ回路の簡略化及び高精度化を図った非線型演算ユニット、及びこの非線型演算ユニットを利用した神経回路網に関する。
【０００２】
【従来の技術】
従来の神経回路網理論に基づく演算を行う演算装置の非線型演算ユニットとしては、特開平６−２７４６６２号公報に記載されているように、バイポーラトランジスタを使用した平衡変調器が用いられており、この平衡変調器によりハイパボリックタンジェント関数ｔａｎｈ（ｘ）の演算を行っている。
【０００３】
しかしながら、特開昭６２−２９２０１０号公報の従来技術でも説明されているように、アナログ回路においてもバイポーラからＭＯＳへとプロセスがシフトされていく状況にあるため、ＭＯＳトランジスタがバイポーラのように対数特性を示さないにもかかわらず、ＭＯＳトランジスタでハイパボリックタンジェント関数の演算を実現することが求められている。
【０００４】
ＭＯＳトランジスタを用いて対数変換を行う演算ユニットとしては、上記の特開昭６２−２９２０１０号公報に示されるように、縦続接続したＭＯＳ差動増幅器を利用して近似的に対数特性を実現したものや、特開昭６４−２７３０４号公報に示されているように、ＭＯＳトランジスタの閾値電圧以下でのゲート電圧対ドレイン電流の対数特性を利用したものが知られている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳ差動増幅器を利用した演算ユニットでは、必要とするダイナミックレンジをカバーする分の個数だけＭＯＳ差動増幅器を配列する必要がある。このため、例えば、少なくとも光や音等の６０ｄＢ以上のダイナミックレンジに対応させるためには回路規模が大きくなり、神経回路網のように演算ユニットの数が極めて多数になる用途では適用が困難である。
【０００６】
一方、ＭＯＳトランジスタの閾値電圧以下でのゲート電圧対ドレイン電流の対数特性を利用した演算ユニットでは、閾値以下の電流を使用しているため、必要な速度を得るために必要となる電流を流すのに、トランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを極端に大きくする必要がある。この演算ユニットもトランジスタサイズが巨大になり、多数の演算ユニットを必要とする神経回路網には適用が困難である。また、トランジスタサイズを巨大にすることは、寄生容量の増大につながり、演算速度が低下するので、性能的にも不利である。
【０００７】
なお、従来より、同種接合または異種接合に電流を流したときの対数特性を利用し、例えば、ＰＮダイオードを演算増幅器の帰還ループに接続することで対数変換を行うことは特開昭５２−６３７２６号公報等に記載されている。
【０００８】
本発明は上記問題点を解消するためになされたもので、回路の簡略化及び高精度化を図った非線型演算ユニット、及びこの非線型演算ユニットを利用した神経回路網を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数のトランジスタを接続して構成された平衡変調器で構成され、かつ非線型演算を行う非線型演算ユニットにおいて、前記トランジスタを、ダイオードを負帰還ループ中に接続したＭＯＳ構造の演算増幅器とＭＯＳトランジスタとを含む疑似バイポーラトランジスタで構成したことを特徴とする。
【００１０】
ＣＭＯＳプロセスにおいて、反転層を形成するウエルとソース及びドレイン形成用の高濃度層とは、熱平衡状態において逆バイアスになっており、ダイオードを形成している。すなわち、ＭＯＳプロセスではバイポーラトランジスタは構成することはできないが、ＭＯＳプロセスであってもＰＮ接合を利用したＰＮダイオードや、プロセスを工夫することでショットキー接合を構成することが可能である。
【００１１】
そこで、本発明では、ＭＯＳプロセスで形成したダイオードを負帰還ループ中に接続した演算増幅器と、ＭＯＳトランジスタとで、疑似的なバイポーラトランジスタを構成し、この疑似バイポーラトランジスタで平衡変調器を構成することで、ハイパボリックタンジュント関数の演算を行う非線型演算ユニットを構成している。
【００１２】
本発明では、ＭＯＳ構造の疑似バイポーラトランジスタを用いているため、ＭＯＳ構造でありながら非線型演算を行うことができる。
【００１３】
上記ＭＯＳトランジスタとしては、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを使用することができる。
【００１４】
ＭＯＳトランジスタとしてＮＭＯＳトランジスタを使用したときには、演算増幅器の出力端子をＮＭＯＳトランジスタのゲートに接続すると共に、ＮＭＯＳトランジスタのソースをダイオードのアノードと演算増幅器の反転入力端子に接続し、ＮＭＯＳトランジスタのドレインがコレクタ、演算増幅器の非反転入力端子がベース、ダイオードのカソードがエミッタに対応する疑似バイポーラトランジスタとする。
【００１５】
また、ＭＯＳトランジスタとしてＰＭＯＳトランジスタを使用したときには、演算増幅器の出力端子をＰＭＯＳトランジスタのゲートに接続すると共に、ＰＭＯＳトランジスタのソースをダイオードのカソードと演算増幅器の反転入力端子に接続し、ＰＭＯＳトランジスタのドレインがコレクタ、演算増幅器の非反転入力端子がベース、ダイオードのカソードがエミッタに対応する疑似バイポーラトランジスタとする。
【００１６】
上記演算増幅器は、差動段のみからなる増幅器で構成することで、非線型演算ユニットの構造を簡単にすることができる。
【００１７】
上記非線型演算ユニットは、神経回路網の各層、例えば、入力層、中間層及び出力層の演算ユニットとして用いることにより神経回路網を構成することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。本実施の形態は、ＮＰＮ形の疑似バイポーラトランジスタ（以下、疑似ＮＰＮバイポーラトランジスタ）を複数個接続して構成された平衡変調器で非線型演算ユニットを構成したものである。
【００１９】
図１に示すように、疑似ＮＰＮバイポーラトランジスタは、後述するようにＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）及びＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）を含んで構成されたＭＯＳ演算増幅器１０、ＮＭＯＳトランジスタ１２、及びダイオード１４によって構成されている。ＭＯＳ演算増幅器１０の出力端子は、ＮＭＯＳトランジスタ１２のゲートに接続され、ＮＭＯＳトランジスタ１２のソース及びサブストレートはダイオード１４のアノードに接続されると共に、ＭＯＳ演算増幅器１０の反転入力端子に接続されている。
【００２０】
上記のように構成することによって、ＭＯＳ演算増幅器１０の出力端子からＮＭＯＳトランジスタ１２を通り、ダイオード１４の端子電圧がＭＯＳ演算増幅器１０の反転入力端子に負帰還されることになる。これによって、ｅｘｐ［ベース電位］に比例してドレイン電流が増大するので、ＭＯＳ演算増幅器１０の非反転入力端子をベースとし、ＮＭＯＳトランジスタ１２のドレインをコレクタとし、かつダイオード１４のカソードをエミッタとする疑似ＮＰＮバイポーラトランジスタが構成される。
【００２１】
上記疑似ＮＰＮバイポーラトランジスタを構成するＮＭＯＳトランジスタとダイオードの構造を図２を参照して説明する。
【００２２】
Ｐ型基板１８には、ＰＭＯＳトランジスタ形成用のＮ^-を拡散させてＮウエル２０が形成されている。
【００２３】
また、Ｐ型基板１８には、Ｎ⁺をそれぞれ拡散させてＮＭＯＳトランジスタのドレイン２６、ソース２８が形成されている。ドレイン２６とソース２８との間には、ゲート３０が形成されている。
【００２４】
Ｎウエル２０中にＮＭＯＳトランジスタのドレイン及びソース形成用のＮ⁺を拡散させてダイオードのカソード２２が形成されている。カソード２２と所定距離離間した位置には、ＰＭＯＳトランジスタのドレイン及びソース形成用のＰ⁺を拡散させてダイオードのアノード２４が形成されている。
【００２５】
また、ＮＭＯＳトランジスタのソース２８は、ダイオードのアノード２４に接続されると共に、ＭＯＳ演算増幅器（具体的な構成は図示せず）の反転入力端子に接続されている。ＭＯＳ演算増幅器の出力端子は、ＮＭＯＳトランジスタのゲートに接続されている。このように接続することにより、ＭＯＳ演算増幅器の非反転入力端子がベースに、ＮＭＯＳトランジスタのドレインがコレクタに、ダイオードのカソードがエミッタに相当する疑似ＮＰＮバイポーラトランジスタが構成される。
【００２６】
なお、ダイオードのアノード２４の拡散領域とカソード２２の拡散領域との間隔は、ＰＮ接合の逆バイアス時に必要となる耐圧に応じて決定されている。本実施の形態では、Ｐ型基板を使用しているため、カソードは大きな耐圧を必要としないので、ＰとＮとの不純物拡散層が重ならない程度に接近させることができる。
【００２７】
疑似ＮＰＮバイポーラトランジスタに使用される負帰還用のＭＯＳ演算増幅器１０は、図３に示すように、３個のＰＭＯＳトランジスタＴｒ₁₁〜Ｔｒ₁₃、及び２個のＮＭＯＳトランジスタＴｒ₁₄，Ｔｒ₁₅を接続して構成された差動段のみからなる演算増幅器で構成されている。
【００２８】
従来のＭＯＳ演算増幅器は、差動段と出力段とを備えているため、差動段と出力段とでそれぞれ２つのポールが生じ、これによって位相が１８０度回転して発振するのを防止するために、通常図４に示すすように差動段と出力段との間に位相補償コンデンサＣｃが接続されている。
【００２９】
これに対して、本実施の形態のＭＯＳ演算増幅器は、図３のように差動段のみで構成されているので、主ポールによる位相の回転は９０度までとなり、位相補償コンデンサＣｃを用いなくても負帰還ループの安定性を確保することが可能となる。
【００３０】
本実施の形態の非線型演算ユニットは、図５に示すように、上記で説明した疑似ＮＰＮバイポーラトランジスタを４個用い、疑似ＮＰＮバイポーラトランジスタＴｒ１，Ｔｒ２のエミッタ同士、疑似ＮＰＮバイポーラトランジスタＴｒ３，Ｔｒ４のエミッタ同士、疑似ＮＰＮバイポーラトランジスタＴｒ２，Ｔｒ３のベース同士、疑似ＮＰＮバイポーラトランジスタＴｒ１，Ｔｒ４のベース同士、疑似ＮＰＮバイポーラトランジスタＴｒ１，Ｔｒ３のコレクタ同士、疑似ＮＰＮバイポーラトランジスタＴｒ２，Ｔｒ４のコレクタ同士を接続して構成された平衡変調器で構成されている。この非線型演算ユニットでは、疑似ＮＰＮバイポーラトランジスタのベースに接続された端子が入力端子、コレクタに接続された端子が出力端子、エミッタし接続された端子が重みを入力する重み付け端子になる。この非線型演算ユニットでは、ハイパボリックタンジェント関数に応じた出力が得られる。
【００３１】
次に、上記の非線型演算ユニットを用いた神経回路網の一部を図６に示す。非線型演算ユニット３２Ａ〜３２Ｃの入力端子には、信号を入力するための演算回路３４Ａ〜３４Ｃが接続され、重み付け端子には重みを与える可変カレントソースに接続され、出力端子は加算器３６に接続されている。
【００３２】
一般に、差動段をＭＯＳで構成した場合、オープンループゲインが４０ｄＢ程度しか得られず、通常の演算増幅器として使用する場合は誤差が問題となるが、本実施の形態の神経回路網では、非線型演算ユニットの演算増幅器が一段の差動段のみで構成されていても、神経回路網のバックプロパゲーション法等の学習によってオープンループゲインが小さいことによる誤差が補償されるため大きな問題とはならない。
【００３３】
上記実施の形態では、ＮＭＯＳトランジスタを含む疑似ＮＰＮバイポーラトランジスタを用いた例について説明したが、本発明は図７に示す疑似ＰＮＰバイポーラトランジスタで構成することもできる。
【００３４】
この疑似ＰＮＰバイポーラトランジスタは、上記と同様に３個のＰＭＯＳトランジスタ、及び２個のＮＭＯＳトランジスタで構成されたＭＯＳ演算増幅器１０の出力端子をＰＭＯＳトランジスタ１６のゲートに接続し、ＰＭＯＳトランジスタ１６のソースをダイオード１４のカソードとＭＯＳ演算増幅器１０の反転入力端子に接続して構成されている。この疑似ＰＮＰバイポーラトランジスタでは、ＰＭＯＳトランジスタ１６のドレインがコレクタ、ＭＯＳ演算増幅器１０の非反転入力端子がベース、ダイオードのカソードがエミッタに対応する。
【００３５】
上記で説明したように、本実施の形態では、疑似ＮＰＮバイポーラトランジスタを構成する演算増幅器を差動段のみの簡単な構成としているため、大きなな面積を必要とする位相補償コンデンサが不要となり、簡単な構成で演算増幅器を構成することができる。また、閾値以上で動作させていることから、サブスレッシュホールドの対数特性を利用した場合のように比Ｗ／Ｌを大きくしなくてもよい。そして、位相補償コンデンサを用いていないため、負帰還をしていながらカットオフ周波数が非常に高くなり、神経回路網の信号処理速度を向上させることが可能となる。また、この疑似ＮＰＮバイポーラトランジスタはベース入力がハイインピーダンスのためベース電流が流れず、通常のバイポーラトランジスタのようなベース電流による演算誤差が生じることはない。
【００３６】
【発明の効果】
以上説明したように本発明によれば、ＭＯＳ構造の疑似バイポーラトランジスタを用いて平衡変調器を構成したので、ＭＯＳ構造でありながら非線型演算を行うことができる簡単な回路で高精度の非線型演算ユニットまたは神経回路網を提供することができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態の疑似ＮＰＮバイポーラトランジスタを示す回路図である。
【図２】本発明の実施の形態のＮＭＯＳトランジスタ及びダイオードの構造を示す断面図である。
【図３】本発明の実施の形態の差動段のみの増幅器の回路図である。
【図４】従来の演算増幅器の回路図である。
【図５】本発明の実施の形態の平衡変調器の回路図である。
【図６】本発明の実施の形態の神経回路網の一部を示すブロック図である。
【図７】本発明の実施の形態の疑似ＰＮＰバイポーラトランジスタを示す回路図である。
【符号の説明】
１０ＭＯＳ演算増幅器
１２ＮＭＯＳトランジスタ
１４ダイオード
１６ＰＭＯＳトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonlinear arithmetic unit and a neural network, and more particularly to a nonlinear arithmetic unit that is suitable for a device that performs an arithmetic operation based on a neural network theory and that simplifies and increases the accuracy of the circuit, and the non-linear arithmetic unit. The present invention relates to a neural network using a linear arithmetic unit.
[0002]
[Prior art]
As a non-linear operation unit of an arithmetic device that performs an operation based on a conventional neural network theory, a balanced modulator using a bipolar transistor is used as described in JP-A-6-274661, A hyperbolic tangent function tanh (x) is calculated by this balanced modulator.
[0003]
However, as described in the prior art of Japanese Patent Laid-Open No. 62-292010, since the process is shifted from bipolar to MOS in the analog circuit, the logarithmic characteristics of the MOS transistor are similar to those of the bipolar. However, it is required to realize a calculation of a hyperbolic tangent function with a MOS transistor.
[0004]
As an arithmetic unit for performing logarithmic conversion using a MOS transistor, as shown in the above-mentioned Japanese Patent Application Laid-Open No. 62-292010, a logarithmic characteristic is approximately realized by using cascaded MOS differential amplifiers. Further, as disclosed in Japanese Patent Application Laid-Open No. 64-27304, a device using a logarithmic characteristic of a gate voltage versus a drain current below a threshold voltage of a MOS transistor is known.
[0005]
[Problems to be solved by the invention]
However, in the arithmetic unit using the conventional MOS differential amplifier, it is necessary to arrange the MOS differential amplifiers as many as the required dynamic range. For this reason, for example, the circuit scale becomes large in order to cope with at least a dynamic range of 60 dB or more such as light and sound, and it is difficult to apply in applications where the number of arithmetic units is extremely large, such as a neural network. .
[0006]
On the other hand, since the arithmetic unit using the logarithmic characteristic of the gate voltage versus the drain current below the threshold voltage of the MOS transistor uses the current below the threshold, the current necessary for obtaining the necessary speed is passed. In addition, the ratio W / L between the gate width W and the gate length L of the transistor needs to be extremely increased. This arithmetic unit also has a huge transistor size and is difficult to apply to a neural network that requires a large number of arithmetic units. Also, enlarging the transistor size leads to an increase in parasitic capacitance, which reduces the calculation speed, which is disadvantageous in terms of performance.
[0007]
Conventionally, logarithmic conversion is performed by using a logarithmic characteristic when a current is passed through a homogeneous junction or a heterogeneous junction, for example, by connecting a PN diode to a feedback loop of an operational amplifier. It is described in the gazette.
[0008]
The present invention has been made to solve the above problems, and it is an object of the present invention to provide a non-linear arithmetic unit that simplifies and increases the accuracy of a circuit, and a neural network using the non-linear arithmetic unit. And
[0009]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, there is provided a non-linear operation unit including a balanced modulator configured by connecting a plurality of transistors and performing non-linear operation. A pseudo bipolar transistor including a MOS operational amplifier and a MOS transistor connected to each other is characterized.
[0010]
In the CMOS process, the well forming the inversion layer and the high concentration layer for forming the source and drain are reverse-biased in a thermal equilibrium state to form a diode. In other words, a bipolar transistor cannot be formed in the MOS process, but a PN diode using a PN junction or a Schottky junction can be formed by devising the process even in the MOS process.
[0011]
Therefore, in the present invention, a pseudo bipolar transistor is constituted by an operational amplifier in which a diode formed by a MOS process is connected in a negative feedback loop and a MOS transistor, and a balanced modulator is constituted by this pseudo bipolar transistor. Thus, a non-linear operation unit that performs the operation of the hyperbolic tangent function is configured.
[0012]
In the present invention, since a pseudo bipolar transistor having a MOS structure is used, a nonlinear operation can be performed even though the MOS structure is used.
[0013]
As the MOS transistor, an NMOS transistor or a PMOS transistor can be used.
[0014]
When an NMOS transistor is used as the MOS transistor, the output terminal of the operational amplifier is connected to the gate of the NMOS transistor, the source of the NMOS transistor is connected to the anode of the diode and the inverting input terminal of the operational amplifier, and the drain of the NMOS transistor is the collector. The pseudo-bipolar transistor is such that the non-inverting input terminal of the operational amplifier corresponds to the base and the cathode of the diode corresponds to the emitter.
[0015]
When a PMOS transistor is used as the MOS transistor, the output terminal of the operational amplifier is connected to the gate of the PMOS transistor, the source of the PMOS transistor is connected to the cathode of the diode and the inverting input terminal of the operational amplifier, and the drain of the PMOS transistor is connected. Is a pseudo-bipolar transistor in which the non-inverting input terminal of the operational amplifier corresponds to the base and the cathode of the diode corresponds to the emitter.
[0016]
By configuring the operational amplifier with an amplifier composed of only a differential stage, the structure of the nonlinear operational unit can be simplified.
[0017]
The nonlinear arithmetic unit can be used as an arithmetic unit of each layer of the neural network, for example, an input layer, an intermediate layer, and an output layer, to constitute a neural network.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In this embodiment, a nonlinear arithmetic unit is configured by a balanced modulator configured by connecting a plurality of NPN-type pseudo bipolar transistors (hereinafter referred to as pseudo NPN bipolar transistors).
[0019]
As shown in FIG. 1, the pseudo NPN bipolar transistor includes a MOS operational amplifier 10 including an N channel MOS transistor (hereinafter referred to as an NMOS transistor) and a P channel MOS transistor (hereinafter referred to as a PMOS transistor), an NMOS, as will be described later. A transistor 12 and a diode 14 are included. The output terminal of the MOS operational amplifier 10 is connected to the gate of the NMOS transistor 12, and the source and substrate of the NMOS transistor 12 are connected to the anode of the diode 14 and are connected to the inverting input terminal of the MOS operational amplifier 10. .
[0020]
With the configuration described above, the terminal voltage of the diode 14 is negatively fed back to the inverting input terminal of the MOS operational amplifier 10 through the NMOS transistor 12 from the output terminal of the MOS operational amplifier 10. As a result, the drain current increases in proportion to exp [base potential]. Therefore, the non-inverting input terminal of the MOS operational amplifier 10 is used as a base, the drain of the NMOS transistor 12 is used as a collector, and the cathode of the diode 14 is used as an emitter. A pseudo NPN bipolar transistor is formed.
[0021]
The structure of the NMOS transistor and the diode constituting the pseudo NPN bipolar transistor will be described with reference to FIG.
[0022]
An N well 20 is formed in the P-type substrate 18 by diffusing N ⁻ for forming a PMOS transistor.
[0023]
In addition, the drain 26 and the source 28 of the NMOS transistor are formed in the P-type substrate 18 by diffusing N ⁺ respectively. A gate 30 is formed between the drain 26 and the source 28.
[0024]
A cathode 22 of the diode is formed by diffusing N ⁺ for forming the drain and source of the NMOS transistor in the N well 20. At a position spaced apart from the cathode 22 by a predetermined distance, the anode 24 of the diode is formed by diffusing P ⁺ for forming the drain and source of the PMOS transistor.
[0025]
The source 28 of the NMOS transistor is connected to the anode 24 of the diode, and is connected to the inverting input terminal of the MOS operational amplifier (specific configuration is not shown). The output terminal of the MOS operational amplifier is connected to the gate of the NMOS transistor. By connecting in this way, a pseudo-NPN bipolar transistor is constructed in which the non-inverting input terminal of the MOS operational amplifier is the base, the drain of the NMOS transistor is the collector, and the cathode of the diode is the emitter.
[0026]
The distance between the diffusion region of the anode 24 and the diffusion region of the cathode 22 of the diode is determined according to the withstand voltage required at the time of reverse bias of the PN junction. In this embodiment, since a P-type substrate is used, the cathode does not require a large withstand voltage, and therefore can be brought close to the extent that the impurity diffusion layers of P and N do not overlap.
[0027]
As shown in FIG. 3, the negative feedback MOS operational amplifier 10 used for the pseudo NPN bipolar transistor connects three PMOS transistors Tr _{11 to} Tr ₁₃ and two NMOS transistors Tr ₁₄ and Tr _15. It is composed of an operational amplifier composed of only a differential stage.
[0028]
Since a conventional MOS operational amplifier includes a differential stage and an output stage, two poles are generated in each of the differential stage and the output stage, thereby preventing the phase from rotating by 180 degrees and oscillating. Therefore, a phase compensation capacitor Cc is normally connected between the differential stage and the output stage as shown in FIG.
[0029]
On the other hand, since the MOS operational amplifier of the present embodiment is composed of only the differential stage as shown in FIG. 3, the phase rotation by the main pole is up to 90 degrees, and the phase compensation capacitor Cc is not used. However, the stability of the negative feedback loop can be ensured.
[0030]
As shown in FIG. 5, the nonlinear arithmetic unit of the present embodiment uses the four pseudo NPN bipolar transistors described above, the emitters of the pseudo NPN bipolar transistors Tr1 and Tr2, and the pseudo NPN bipolar transistors Tr3 and Tr4. Connect emitters, bases of pseudo NPN bipolar transistors Tr2, Tr3, bases of pseudo NPN bipolar transistors Tr1, Tr4, collectors of pseudo NPN bipolar transistors Tr1, Tr3, collectors of pseudo NPN bipolar transistors Tr2, Tr4 It consists of a balanced modulator. In this nonlinear arithmetic unit, a terminal connected to the base of the pseudo NPN bipolar transistor is an input terminal, a terminal connected to the collector is an output terminal, and a terminal connected to the emitter is a weighting terminal for inputting a weight. In this nonlinear arithmetic unit, an output corresponding to the hyperbolic tangent function is obtained.
[0031]
Next, FIG. 6 shows a part of a neural network using the above nonlinear arithmetic unit. Arithmetic circuits 34A to 34C for inputting signals are connected to the input terminals of the nonlinear arithmetic units 32A to 32C, the weighting terminals are connected to a variable current source for giving weights, and the output terminals are connected to an adder 36. Has been.
[0032]
In general, when the differential stage is composed of a MOS, an open loop gain of only about 40 dB can be obtained, and an error becomes a problem when used as a normal operational amplifier. Even if the operational amplifier of the linear arithmetic unit is composed of only one differential stage, it is not a big problem because the error due to the small open loop gain is compensated by learning such as the back propagation method of the neural network. .
[0033]
In the above embodiment, the example using the pseudo NPN bipolar transistor including the NMOS transistor has been described. However, the present invention can also be configured by the pseudo PNP bipolar transistor shown in FIG.
[0034]
In this pseudo PNP bipolar transistor, the output terminal of the MOS operational amplifier 10 composed of three PMOS transistors and two NMOS transistors is connected to the gate of the PMOS transistor 16 as described above, and the source of the PMOS transistor 16 is connected. The cathode of the diode 14 and the inverting input terminal of the MOS operational amplifier 10 are connected. In this pseudo PNP bipolar transistor, the drain of the PMOS transistor 16 corresponds to the collector, the non-inverting input terminal of the MOS operational amplifier 10 corresponds to the base, and the cathode of the diode corresponds to the emitter.
[0035]
As described above, in this embodiment, since the operational amplifier that constitutes the pseudo NPN bipolar transistor has a simple configuration with only a differential stage, a phase compensation capacitor that requires a large area is not necessary, An operational amplifier can be configured with a simple configuration. Further, since the operation is performed at a threshold value or more, the ratio W / L does not have to be increased as in the case of using the logarithmic characteristic of the subthreshold. Since the phase compensation capacitor is not used, the cutoff frequency becomes very high while performing negative feedback, and the signal processing speed of the neural network can be improved. In addition, since the base input of the pseudo NPN bipolar transistor has a high impedance, a base current does not flow, and an arithmetic error due to the base current does not occur unlike a normal bipolar transistor.
[0036]
【The invention's effect】
As described above, according to the present invention, the balanced modulator is configured by using the pseudo bipolar transistor having the MOS structure, so that the highly accurate nonlinear type can be performed with a simple circuit capable of performing the nonlinear operation while being the MOS structure. The effect that an arithmetic unit or a neural network can be provided is obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a pseudo NPN bipolar transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing the structure of an NMOS transistor and a diode according to an embodiment of the present invention.
FIG. 3 is a circuit diagram of an amplifier having only a differential stage according to an embodiment of the present invention.
FIG. 4 is a circuit diagram of a conventional operational amplifier.
FIG. 5 is a circuit diagram of a balanced modulator according to an embodiment of the present invention.
FIG. 6 is a block diagram showing a part of the neural network according to the embodiment of the present invention.
FIG. 7 is a circuit diagram showing a pseudo PNP bipolar transistor according to an embodiment of the present invention.
[Explanation of symbols]
10 MOS operational amplifier 12 NMOS transistor 14 Diode 16 PMOS transistor

Claims

In a non-linear operation unit configured by a balanced modulator configured by connecting a plurality of transistors and performing non-linear operation,
A non-linear operation unit, wherein the transistor comprises a pseudo-bipolar transistor including a MOS operational amplifier having a diode connected in a negative feedback loop and a MOS transistor.

The pseudo-bipolar transistor uses an NMOS transistor as the MOS transistor, connects the output terminal of the operational amplifier to the gate of the NMOS transistor, and connects the source of the NMOS transistor to the anode of the diode and the inverting input terminal of the operational amplifier. 2. The nonlinear arithmetic unit according to claim 1, wherein the drain of the NMOS transistor corresponds to the collector, the non-inverting input terminal of the operational amplifier corresponds to the base, and the cathode of the diode corresponds to the emitter.

The pseudo bipolar transistor uses a PMOS transistor as the MOS transistor, and connects the output terminal of the operational amplifier to the gate of the PMOS transistor, and connects the source of the PMOS transistor to the cathode of the diode and the inverting input terminal of the operational amplifier. 2. A nonlinear arithmetic unit according to claim 1, wherein the drain of the PMOS transistor corresponds to the collector, the non-inverting input terminal of the operational amplifier corresponds to the base, and the cathode of the diode corresponds to the emitter.

The non-linear operation unit according to claim 1, wherein the operational amplifier is configured by an amplifier including only a differential stage.

A neural network comprising the nonlinear arithmetic unit according to claim 1 in each layer.