JP3638260B2

JP3638260B2 - Semiconductor integrated circuit with built-in memory

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Publication number: JP3638260B2
Application number: JP2001235268A
Authority: JP
Inventors: 博之貞方
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-08-02
Filing date: 2001-08-02
Publication date: 2005-04-13
Anticipated expiration: 2021-08-02
Also published as: JP2003045199A

Description

【０００１】
【発明の属する技術分野】
本発明は、内蔵メモリを自己テストする回路を有するメモリ内蔵半導体集積回路に関する。
【０００２】
【従来の技術】
図１０は、内蔵メモリを自己テストする回路（Built-In Self Test回路、以下ＢＩＳＴ回路と略称する）を有するメモリ内蔵半導体集積回路の構成例を示す概略図である。１は内蔵メモリ、１５’はＢＩＳＴ回路である。まず、内蔵メモリ１に関連する信号線について説明する。
【０００３】
２は通常動作時における内蔵メモリ１へのノーマルモードデータ入力信号（ＤＩＮ［０−１２７］）線、３は通常動作時において内蔵メモリ１のメモリアドレスを指定するノーマルモードアドレス信号（ＡＤＲ）線、４は通常動作時において内蔵メモリ１の動作を規定するコマンド信号（ＣＭＤ）線、５は通常動作時において内蔵メモリ１に蓄積されているデータを出力するノーマルモードデータ出力信号（ＤＯＵＴ［０−１２７］）線、６はデバイステストモード時に内蔵メモリ１に蓄積されているデータを出力するテストモードデータ出力信号（ＰＤＯＵＴ［０−３］）線、７はシステムクロック（ＳＣＬＫ）線である。
【０００４】
１８はデバイステストモード時に使用されるテストモードアドレス信号（ＴＡＤＲ）線、１９はノーマルモードとデバイステストモードの切り替えを行うテストモードセット信号（ＴＳ）線、２０はデバイステストモード時において内蔵メモリ１の動作を規定するコマンド信号（ＴＣＭＤ）線、２１はデバイステストモード時における内蔵メモリ１へのテストモードデータ入力信号（ＴＤＩＮ）線である。
【０００５】
次に、半導体集積回路外部のシステム側からの信号線について説明する。
【０００６】
８はＢＩＳＴモードへの切り替えを行うＢＩＳＴセット信号（ＢＩＳＴＳ）線であり、９は外部システム側からのシステム発生ノーマルデータ入力信号（ＳＤＩＮ［０−１２７］）線、１０は外部システム側から内蔵メモリ１のメモリアドレスを指定するシステム発生アドレス信号（ＳＡＤＲ）線、１１は外部システム側から内蔵メモリ１の動作を規定するシステム発生コマンド信号（ＳＣＭＤ）線である。
【０００７】
次に、ＢＩＳＴ回路１５’に関連する信号線および回路について説明する。
【０００８】
１２はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生ノーマルデータ入力信号（ＢＩＳＴＤＩＮ［０−１２７］）線、１３はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生アドレス信号（ＢＩＳＴＡＤＲ）線、１４はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生コマンド信号（ＢＩＳＴＣＭＤ）線である。
【０００９】
また、１６’は、ＢＩＳＴ回路１５’に内蔵され、データ期待値と内蔵メモリ１からのデータ出力値とを比較し、パス／フェイル判定を行う機能を有するコンパレータブロックである。１７はコンパレータブロック１６’による判定結果を出力する不良情報出力信号（ＦＡＩＬ）線である。
【００１０】
上記のようなＢＩＳＴ回路１５’を有するメモリ内蔵半導体集積回路では、ダイレクト・メモリ・アクセス・テスト（Direct Memory Access Test、以下ＤＭＡテストと略称する）と比較して、ＢＩＳＴ回路１５’による検査の方が、１入出力データ当たりのメモリ空間が狭いので、テスト時間が短いといった利点や、実際に使用するノーマルモードデータ出力信号線５のデータバスを使用して検査できるので、検査品質の向上が見込まれるといった利点を有する。
【００１１】
更に、大きな利点として、デバイスの実動作周波数で内蔵メモリ１を検査できることである。これは、高速のメモリテスタを所有していなくても高速検査が実現できるという点で、今後重要な技術と考えられる。
【００１２】
【発明が解決しようとする課題】
しかし、上記従来のメモリ内蔵半導体集積回路では、ＢＩＳＴ回路１５’を用いて内蔵メモリ１の不良解析等を行うことは可能であるが、その場合、不良ビット及び不良アドレス情報が不良情報出力信号線１７を介してシリアルデータとして出力される。
【００１３】
そのため、ＢＩＳＴ回路１５’による内蔵メモリ１の不良解析を行う場合は、一旦全ての不良情報を取得して、計算機等により不良アドレスの特定を行った後、ロウ方向不良、コラム方向不良、１ビット不良等に分類する必要があり、解析に多大な工数を要してしまう。
【００１４】
これに対して、図１０のメモリテスタ２５は、アドレス・コマンド発生器２７によりアドレス、コマンド及び入力データを発生させ、測定デバイスと同一アドレス空間を持たせた不良解析メモリ２６に、内蔵メモリ１の不良ビットのアドレスを記憶していくため、解析が容易である。
【００１５】
しかし、デバイスが高速動作であるにもかかわらず、メモリテスタ２５が低速な測定しかできない場合は、メモリテスタ２５の測定周波数に合わせて不良解析するしか手段がなく、高速動作での不良解析ができないという問題を有していた。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＢＩＳＴ回路とメモリテスタの不良解析メモリとを用いて、デバイス実動作周波数での不良解析が容易に実現できるメモリ内蔵半導体集積回路を提供することにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係るメモリ内蔵半導体集積回路は、メモリを自己テストする回路（ＢＩＳＴ回路）を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力する比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、メモリ自己テスト回路による内蔵メモリの検査時に用いられる出力データ幅が m ビット（ｍは自然数）であって、内蔵メモリを半導体集積回路の外部から制御する場合に用いられる出力データ幅がｎビット（ｎは自然数で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいずれか小さい方のビット幅に合わせる出力データ分割手段とを備え、前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とする。
【００１９】
本発明に係るメモリ内蔵半導体集積回路は、メモリ自己テスト回路による内蔵メモリの検査時に用いられる出力データ幅がmビット（ｍは自然数）であって、内蔵メモリを半導体集積回路の外部から制御する場合に用いられる出力データ幅がｎビット（ｎは自然数で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいずれか小さい方のビット幅に合わせる出力データ分割手段を備えることが好ましい。
【００２０】
さらに、ＢＩＳＴ回路によるテスト時のビット幅とＤＭＡテスト時のビット幅が同一でない場合、出力データ分割手段がＢＩＳＴ回路によるテスト時のビット幅をＤＭＡテスト時のビット幅に合わせるため、ＢＩＳＴ回路によるテスト時のビット幅とＤＭＡテスト時のビット幅が同一になり、ＢＩＳＴ回路による判定結果をＤＭＡテスト時の出力データバスを使用して、チップ外部に出力することが可能になる。
【００２１】
この場合、出力データ分割手段は、メモリ自己テスト回路に設けられたデータ分割用アドレス発生部により制御されることが好ましい。この構成によれば、ＢＩＳＴ回路とメモリテスタをエミュレートさせてテストする場合においても外部からの制御が不要になる。
【００２２】
または、出力データ分割手段は、第２のアドレス指定手段により制御されることが好ましい。この構成によれば、回路の簡素化が図れ、またＢＩＳＴ回路とメモリテスタのアドレスをエミュレートさせてテストする場合において、出力データ分割手段はメモリテスタが発生するアドレス等で制御されるので、ＢＩＳＴ回路にて検査できる検査パターンよりも多くの組み合わせの検査パターンでの検査が可能になる。
【００２３】
また、本発明に係る他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段とを備え、メモリ内蔵半導体集積回路は、基本クロックに同期して動作し、前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記基本クロックを分周した信号に同期して出力され、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００２４】
この構成によれば、ＢＩＳＴ回路とメモリテスタのアドレスをエミュレートさせテストする場合において、ＢＩＳＴ回路はチップの実動作周波数で検査を行い、メモリテスタは低速動作であっても不良ビット情報を取り込むことが可能になる。
【００２５】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、第１および第２のアドレス指定手段の双方で指定されたアドレスを比較判定する手段と、該比較判定したアドレス比較判定結果を出力する手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００２６】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、第１および第２の動作決定手段の双方で指定されたメモリ動作決定内容が同一であるか否かを比較判定する手段と、該比較判定したメモリ動作決定比較判定結果を出力する手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００２７】
上記の構成によれば、ＢＩＳＴ回路が発生するアドレス及びコマンドと、外部入力のアドレス及びコマンドが一致している否かを比較判定し、その比較結果を外部出力することにより、ＢＩＳＴ回路とメモリテスタをエミュレートさせてテストする場合において、ＢＩＳＴ回路とメモリテスタのエミュレート動作が正常であるか否かを判断することができる。
【００２８】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、第１および第２のアドレス指定手段の双方で指定されたアドレスを比較判定する手段と、該比較判定したアドレス比較判定結果を出力する手段と、第１および第２の動作決定手段の双方で指定されたメモリ動作決定内容が同一であるか否かを比較判定する手段と、該比較判定したメモリ動作決定比較判定結果を出力する手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出され、メモリ内蔵半導体集積回路は、基本クロックに同期して動作し、アドレス比較判定結果およびメモリ動作決定比較判定結果は、基本クロックを分周した信号に同期して出力されることを特徴とする。
【００２９】
この構成によれば、ＢＩＳＴ回路が発生するアドレス及びコマンドと、外部入力のアドレス及びコマンドとの比較結果を一時的に保持するラッチ回路を設け、ラッチ回路が、基本クロックを分周したクロックのタイミングに応じて、アドレス及びコマンドの比較結果を出力することで、ＢＩＳＴ回路とメモリテスタのアドレスをエミュレートさせてテストする場合において、ＢＩＳＴ回路はチップの実動作周波数でアドレス及びコマンド信号を発生するのに対し、外部入力になるメモリテスタが発生するアドレス及びコマンド信号は低速であっても、エミュレート動作が正常であるか否かを判断することができる。
【００３０】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段と、通常動作時の内蔵メモリの出力データと、メモリ内蔵半導体集積回路の外部から制御された内蔵メモリの出力データとを選択して、データ比較手段に出力する第１のセレクタと、データ期待値発生手段からのデータ期待値と、第２のデータ入力手段を介して入力されたデータ期待値とを選択して、データ比較手段に出力する第２のセレクタとを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００３１】
この場合、メモリ自己テスト回路による内蔵メモリのテスト時に、第１のセレクタは、メモリ内蔵半導体集積回路の外部から制御された内蔵メモリの出力データを選択出力し、第２のセレクタは、第２のデータ入力手段を介して入力されたデータ期待値を選択出力する構成とすることができる。
【００３２】
上記の構成によれば、外部入力信号により内蔵メモリを制御するＤＭＡテストモードにおいて、ＢＩＳＴ回路の比較判定機能だけを有効にし、外部からのデータ期待値とＤＭＡテストの出力データとをＢＩＳＴ回路のデータ比較手段に入力し、データ比較手段による比較判定結果をＤＭＡテストの出力データバスを使用してチップ外部に出力することで、ＤＭＡテストモードにより内蔵メモリは制御され、ＢＩＳＴ回路において比較判定部のみ動作するので、ＢＩＳＴ回路自体の評価を、アドレス発生部と比較判定部とを分離して行うことができ、ＢＩＳＴ回路によるテスト環境の早期立ち上げが可能になる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図である。なお、図１において、図１０と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００３５】
ＢＩＳＴ回路１５は、出力データ分割回路２２とコンパレータブロック１６とで構成される。出力データ分割回路２２は、内蔵メモリ１の出力データのビット幅をＤＭＡテストモード時の出力データのビット幅に合わせる。コンパレータブロック１６は、出力データ分割回路２２により分割されたデータと期待値発生回路２６で発生した期待値とをコンパレータ１６１、１６２、１６３、１６４により比較してパス／フェイル判定を行い、コンパレータ１６１〜１６４からそれぞれ各出力データ毎の出力データ判定信号線２４およびテストモードデータ出力信号線６（両者は接続されテストモードデータバス３０を成す）を介して、判定結果を外部のメモリテスタ２５に出力するとともに、コンパレータ１６１〜１６４からの全ての比較結果を受けて、コンパレータ１６５から信号線１７を介して不良情報出力信号（ＦＡＩＬ）を外部に出力する。
【００３６】
次に、以上のように構成されたメモリ内蔵半導体集積回路の動作について説明する。
【００３７】
まず、メモリテスタ２５により、ＤＭＡテストモードにおいてメモリ内蔵半導体集積回路のテストができる状態にする。ここで、メモリテスタ２５とメモリ内蔵半導体集積回路との接続であるが、メモリテスタ２５にテストモードデータ出力信号線６（テストモードデータバス３０）を接続する。しかし、メモリテスタ２５のアドレス・コマンド発生器２７の出力信号線は、内蔵メモリ１のテストモードアドレス信号線１８、テストモードセット信号線１９、テストモードコマンド信号線２０、およびテストモードデータ入力信号線２１には接続はしない。
【００３８】
次に、メモリ内蔵半導体集積回路の設定であるが、テストモードとしてＢＩＳＴモードに設定する必要があるために、ＢＩＳＴセット信号線８を活性化し、ＤＭＡテストモードを設定するテストモードセット信号線１９を非活性化する。
【００３９】
上記設定においてＢＩＳＴ回路１５によるテストを実施する。ＢＩＳＴ回路１５より、ＢＩＳＴ発生ノーマルデータ入力信号ＢＩＳＴＤＩＮ［０−１２７］、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ、ＢＩＳＴ発生コマンドＢＩＳＴＣＭＤを発生する。セレクタ２９からは、ＢＩＳＴセット信号ＢＩＳＴＳにより、ＢＩＳＴ回路１５からの信号ＢＩＳＴＤＩＮ［０−１２７］、ＢＩＳＴＡＤＲ、ＢＩＳＴＣＭＤが選択出力されて、内蔵メモリ１に入力される。入力された信号に応じて、内蔵メモリ１は、ノーマルモードデータ出力信号ＤＯＵＴ［０−１２７］を出力する。
【００４０】
内蔵メモリ１からのノーマルモードデータ出力信号ＤＯＵＴ［０−１２７］は、出力データ分割回路２２に入力され、そのビット幅（ここでは１２８ビットで、後述する実施形態でも同様）がテストモードデータ出力信号ＰＤＯＵＴ［０−３］のビット幅（ここでは４ビットで、後述する実施形態でも同様）に合わせられ、コンパレータブロック１６に入力される。コンパレータ１６１、１６２、１６３、１６４は、それぞれ、期待値発生回路２８からのデータ期待値と、出力データ分割回路２２からの各ビットデータを比較判定し、その結果を出力データ判定信号線２４に出力する。出力データ判定信号線２４に出力された判定結果は、内蔵メモリ１のテストモードデータ出力信号線６が接続されたテストモードデータバス３０を介して、半導体集積回路の外部に出力される。
【００４１】
メモリテスタ２５においては、ＢＩＳＴ回路１５が発生するアドレス信号及びコマンド信号をエミュレートするようにアドレス・コマンド発生器２７を動作させる。ここで、アドレス・コマンド発生器２７からの信号線は内蔵メモリ１と接続されていないので、内蔵メモリ１を制御することはない。また、ＢＩＳＴ回路１５による判定結果が、テストモードデータバス３０を介してメモリテスタ２５に取り込まれ、アドレス・コマンド発生器２７からの信号に応じて、不良解析メモリ１６に不良アドレス及び不良ビットが書き込まれる。
【００４２】
以上のように、ＢＩＳＴ回路１５が発生するアドレス信号及びコマンド信号のエミュレートを行うようにメモリテスタ２５のアドレス・コマンド発生器２７を動作させることで、ＢＩＳＴ回路１５での不良情報をメモリテスタの不良解析メモリに取り込むことができる。このため、ＢＩＳＴ回路１５によるテスト結果に基づいた内蔵メモリ１の不良解析や、冗長メモリセルを搭載しているメモリに対しては冗長救済が可能となる。
【００４３】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の部分構成を示すブロック図である。なお、図２において、図１と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００４４】
図２において、ＢＩＳＴ回路１５は、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲを発生するアドレス発生部３１と、入力されるノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅を分割するためのアドレス信号を出力データ分割回路２２に供給するデータ分割用アドレス発生部３２とを含んでいる。また、３３は、出力データ分割回路２２から、図１のコンパレータ１６１、１６２、１６３、１６４への分割データ出力信号線である。
【００４５】
以上のような構成をとることによって、ノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅を、内蔵メモリ１のＤＭＡテストモード時におけるテストモードデータ出力信号ＰＤＯＵＴ［０−３］のビット幅に合わせることが可能になる。このため、ＢＩＳＴ回路１５に入力されるノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅が広くても、ＤＭＡテストモードのビット幅に分割することにより、メモリテスタ２５にてＢＩＳＴ回路１５のアドレス信号ＢＩＳＴＡＤＲのエミュレートが可能になる。また、ＢＩＳＴ回路１５の内部でデータ分割用アドレスを発生するため、外部からの制御が不要になるといった利点がある。
【００４６】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るメモリ内蔵半導体集積回路の主要部分を示すブロック図である。なお、図３において、図１および図２と同じ構成要素および信号線については、同一の符号を付して説明を省略する。
【００４７】
本実施形態が、第２の実施形態と異なる点は、データ分割用アドレス信号が、ＢＩＳＴ回路１５に内蔵されたデータ分割用アドレス発生部３２からではなく、外部のメモリテスタ２５からテストモードアドレス信号（ＴＡＤＲ）線を介して、出力データ分割回路２２に供給される点にある。
【００４８】
次に、このように構成されたメモリ内蔵半導体集積回路の動作について、説明する。
【００４９】
まず、ＢＩＳＴセット信号ＢＩＳＴＳによりＢＩＳＴモードにエントリされる。セレクタ２９からは、ＢＩＳＴセット信号ＢＩＳＴＳにより、ＢＩＳＴ回路１５からのアドレス信号ＢＩＳＴＡＤＲが選択出力されて、内蔵メモリ１に入力される。また、内蔵メモリ１からのノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅は、出力データ分割回路２２によって、内蔵メモリ１のＤＭＡテストモード時におけるテストモードデータ出力信号ＰＤＯＵＴ［０−３］に合わせられる。
【００５０】
ここで、出力データ分割回路２２は、テストモードアドレス信号ＴＡＤＲで制御されるので、テストモードアドレス信号ＴＡＤＲをメモリテスタ２５（図１）から供給させるようにすると、出力データの分割はメモリテスタ２５により自由に設定できるため、ＢＩＳＴ回路１５にて検査できる検査パターンよりも多くの組み合わせの検査パターンでの検査が可能になる。
【００５１】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の内部構成を示すブロック図である。なお、図４において、図１と同じ構成要素および信号線については、同一の符号を付して説明を省略する。
【００５２】
本実施形態が第１の実施形態と異なる点は、ＢＩＳＴ回路１５が、システムクロックＳＣＬＫを分周する分周回路４１と、コンパレータ１６１、１６２、１６３、１６４からの判定結果ＪＳを、分周回路４１からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期してラッチするラッチ回路４２、４３と、ラッチ回路４２、４３からの各出力データＪＳ１、ＪＳ２を多重化して、出力データ判定信号線２４に出力するセレクタ４４とを含む点にある。
【００５３】
次に、このように構成されたメモリ内蔵半導体集積回路の動作について説明する。
【００５４】
まず、ＢＩＳＴ回路１５に入力されたノーマルモードデータ出力信号ＤＯＵＴ［０−１２７］は、出力データ分割回路２２により、そのビット幅が分割される。分割されたデータは、それぞれ、コンパレータ１６１、１６２、１６３、１６４により、期待値発生回路２８からのデータ期待値と比較判定される。その判定結果ＪＳは、ラッチ回路４２、４３により、分周回路４１からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期してラッチされる。ラッチ回路４２、４３からの各出力データＪＳ１、ＪＳ２は、セレクタ４４により、分周クロックＳＣＬＫ１に同期して多重化され、出力データ判定信号線２４およびテストモードデータバス３０を介して、外部のメモリテスタ２５に出力データ判定信号ＪＳ０として出力される。
【００５５】
ここで、メモリテスタ２５にてＢＩＳＴ回路１５をエミュレートして、内蔵メモリ１をテストしているが、出力データ判定信号ＪＳ０がシステムクロックＳＣＬＫではなく、その分周ＳＣＬＫ１に同期してメモリテスタ２５に出力されるため、メモリテスタ２５への出力データ判定信号ＪＳ０の取り込みタイミングを緩めることが可能になる。
【００５６】
図５は、メモリテスタ２５への出力データ判定信号ＪＳ０の取り込みタイミングチャートである。この例では、出力データ判定信号ＪＳ０は、分周クロックＳＣＬＫ１に同期して、システムクロックＳＣＬＫの２倍の周期で出力されるものとする。
【００５７】
図５に示すように、分周回路４１により、２つの分周クロックＳＣＬＫ０、ＳＣＬＫ１が生成される。ここで、ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤとして、ＲＤ０、ＲＤ１、ＮＯＰ、ＮＯＰ、ＲＤ２、ＲＤ３が、ＢＩＳＴ回路１５から発生されるものとする。なお、「ＲＤ」は読み取りコマンド、「ＮＯＰ」はノンオペレーションコマンドを示し、２つの読み取りコマンドと２つのノンオペレーションコマンドとで、ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤが構成されるものとする。
【００５８】
ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤとして各読み取りコマンドＲＤ０、ＲＤ１、ＲＤ２、ＲＤ３に基づいて、それぞれ、内蔵メモリ１からの出力データとデータ期待値との判定結果ＪＳとしてＤ０、Ｄ１、Ｄ２、Ｄ３がシステムクロックＳＣＬＫに同期して、例えばコンパレータ１６１から出力される。このとき、２つのＮＯＰに対応して、システムクロックＳＣＬＫの２周期分の期間が、判定データＤ１とＤ２との間に設けられる。
【００５９】
判定結果Ｄ０、Ｄ２は、ラッチ回路４２により、分周クロックＳＣＬＫ０の立ち上がりエッジでラッチされ、データ信号ＪＳ１として出力される。一方、判定結果Ｄ１、Ｄ３は、ラッチ回路４３により、分周クロックＳＣＬＫ１の立ち上がりエッジでラッチされ、データ信号ＪＳ２として出力される。各データ信号ＪＳ１、ＪＳ２は、セレクタ４４により、分周クロックＳＣＬＫ１に同期して多重化されて、出力データ判定信号ＪＳ０としてメモリテスタ２５に出力される。
【００６０】
これにより、チップ実動作におけるアドレスとメモリテスタ２５が発生するアドレスを一致させることができる。
【００６１】
また、ラッチ回路４２、４３は、それぞれ、システムクロックＳＣＬＫの４周期の期間、判定結果ＪＳをラッチし、メモリテスタ２５へのデータ取り込みは、システムクロックＳＣＬＫの２倍の周期を有するメモリテスタ２５の動作クロックＴＣＬＫに対して、メモリテスタ２５がＢＩＳＴ回路１５をエミュレートして発行するコマンド信号ＭＴＣＭＤの３クロック後に行われる。これにより、メモリテスタ２５は、ＢＩＳＴ回路１５のエミュレートを崩すことなくデータを受け取ることができる。
【００６２】
（第５の実施形態）
図６は、本発明の第５の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図である。なお、図６において、図１と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００６３】
図６において、６２は、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤと、テストモードアドレス信号ＴＡＤＲ及びテストモードコマンド信号ＴＣＭＤとがそれぞれ同一の信号であるか否かをチェックするアドレス／コマンドエミュレートチェック回路、６１はアドレス／コマンドエミュレートチェック回路６２の比較判定結果（ＣＨＯ）を外部に出力するチェック情報出力信号線である。
【００６４】
次に、このように構成されたメモリ内蔵半導体集積回路の動作について説明する。
【００６５】
本実施形態において、メモリテスタ２５（図１）を用いて、ＢＩＳＴ回路１５とメモリテスタ２５のアドレス／コマンドをエミュレートする点は、第１の実施形態と同じであるが、ＢＩＳＴ回路１５が発生するＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤと、メモリテスタ２５から入力されるテストモードアドレス信号ＴＡＤＲ及びテストモードコマンド信号ＴＣＭＤとがそれぞれ正確にエミュレートされているか否かを調べるために、ＢＩＳＴ発生信号とメモリテスタ発生信号とを比較判定する回路であるアドレス／コマンドエミュレートチェック回路６２を設けた点が異なる。
【００６６】
図７は、図６のアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図である。
【００６７】
図７において、６２１は、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤと、メモリテスタ２５から入力されるテストモードアドレス信号ＴＡＤＲ及びテストモードコマンド信号ＴＣＭＤとをそれぞれ比較判定するコンパレータブロックである。
【００６８】
このような構成をとることにより、ＢＩＳＴ回路１５とメモリテスタ２５のエミュレートが正しく行われているか否かのチェックが可能になり、正確な検査及び解析／評価ができる。
【００６９】
（第６の実施形態）
図８は、本発明の第６の実施形態に係るメモリ内蔵半導体集積回路におけるアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図である。なお、図８において、図７と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００７０】
本実施形態が第５の実施形態と異なる点は、アドレス／コマンドエミュレートチェック回路６２が、システムクロックＳＣＬＫを分周する分周回路６２２と、分周回路６２２からの分周クロックＳＣＬＫ０、ＳＣＬＫ１にそれぞれ同期して、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号をラッチするラッチ回路６２３、６２４と、ラッチ回路６２３、６２４からのＢＩＳＴ発生信号を多重化して、コンパレータブロック６２１に出力するセレクタ６２５とを含む点にある。
【００７１】
このような構成をとることにより、第４の実施形態で説明したように、ラッチ回路６２３、６２４、およびセレクタ６２５により、ＢＩＳＴ回路１５から出力された信号が分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期して一旦ラッチされ、メモリテスタ２５の動作クロックＴＣＬＫに合わせてコンパレータブロック６２１へ出力されるので、システムクロックＳＣＬＫに対してメモリテスタ２５の動作クロックＴＣＬＫが低速である場合でも、エミュレート動作のチェックが可能になる。ここで、第４の実施形態で説明したように、ＢＩＳＴ回路１５とメモリテスタ２５で動作クロックが異なる場合には、ＢＩＳＴ回路１５が発生するアドレスにＮＯＰコマンドを挿入する等の、速度差をバッファリングする必要がある。
【００７２】
（第７の実施形態）
図９は、本発明の第７の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図である。なお、図９において、図１と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００７３】
本実施形態が第１の実施形態と異なる点は、セレクタ２９からの信号を内蔵メモリ１に入力するか否かを決定するスイッチ９１を備え、ＢＩＳＴ回路１５が、出力データ分割回路２２でビット幅が分割された信号とテストモードデータ出力信号ＰＤＯＵＴ［０−３］のいずれかを選択出力するセレクタ２９ｂと、期待値発生回路２８で発生した信号とテストモードデータ入力信号ＴＤＩＮのいずれかを選択出力するセレクタ２９ｃとを含む点にある。
【００７４】
このような構成において、テストはＤＭＡテストモードを用いてメモリテスタ２５で行うものとする。
【００７５】
まず、スイッチ９１の設定であるが、ＤＭＡテストモードを有効するためにＢＩＳＴ回路１５が発生する信号をカットする必要があり、スイッチ９１はオフ状態に設定される。次に、セレクタ２９ｂ、２９ｃの設定であるが、セレクタ２９ｂは、テストモードデータ出力信号ＰＤＯＵＴ［０−３］を選択するよう設定される。これにより、ＤＭＡテストモードによるデータ出力信号ＰＤＯＵＴ［０−３］を直接コンパレータブロック１６に入力することが可能となる。セレクタ２９ｃは、テストモードデータ入力信号ＴＤＩＮを選択するよう設定される。これにより、データ期待値はＢＩＳＴ回路１５が発生する値ではなく、メモリテスタ２５が発生するテストモードデータ入力信号ＴＤＩＮが直接コンパレータブロック１６に入力されることになる。
【００７６】
コンパレータブロック１６は、各々入力された信号を比較判定し、その判定結果を、出力データ判定信号線２４およびテストモードデータバス３０を介して外部に出力する。これにより、内蔵メモリ１自体はＤＭＡテストモードにより制御され、ＢＩＳＴ回路１５においてコンパレータブロック１６のみが動作することになるので、ＢＩＳＴ回路１５自体の評価を、アドレス発生部３１（図１参照）とコンパレータブロック１６とを分離して行うことができ、ＢＩＳＴ回路１５によるテスト環境の早期立ち上げが可能になる。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、メモリテスタにおいてＢＩＳＴ回路のアドレスをエミュレートすることを可能にする回路方式をとることで、ＢＩＳＴ回路による評価・解析が容易になる優れたメモリ内蔵半導体集積回路を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図
【図２】本発明の第２の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の部分構成を示すブロック図
【図３】本発明の第３の実施形態に係るメモリ内蔵半導体集積回路の主要部分を示すブロック図
【図４】本発明の第４の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の内部構成を示すブロック図
【図５】本発明の第４の実施形態における、メモリテスタ２５への出力データ判定信号ＪＳ０の取り込みタイミングチャート
【図６】本発明の第５の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図
【図７】図６のアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図
【図８】本発明の第７の実施形態に係るメモリ内蔵半導体集積回路におけるアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図
【図９】本発明の第８の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図
【図１０】従来のメモリ内蔵半導体集積回路の構成例を示すブロック図
【符号の説明】
１内蔵メモリ
２ノーマルモードデータ入力信号線
３ノーマルモードアドレス信号線
４コマンド信号線
５ノーマルモードデータ出力信号線
６テストモードデータ出力信号線
７システムクロック線
８ＢＩＳＴセット信号線
９システム発生ノーマルデータ入力信号線
１０システム発生アドレス信号線
１１システム発生コマンド信号線
１２ＢＩＳＴ発生ノーマルデータ入力信号線
１３ＢＩＳＴ発生アドレス信号線
１４ＢＩＳＴ発生コマンド信号線
１５ＢＩＳＴ回路
１６コンパレータブロック
１６１〜１６５コンパレータ
１７不良情報出力信号線
１８テストモードアドレス信号線
１９テストモードセット信号線
２０テストモードコマンド信号線
２１テストモードデータ入力信号線
２２出力データ分割回路
２４出力データ判定信号線
２５メモリテスタ
２６不良解析メモリ
２７アドレス・コマンド発生器
２８期待値発生回路
２９、２９ｂ、２９ｃセレクタ
３０テストモードデータバス
３１アドレス発生部
３２データ分割用アドレス発生部
３３分割データ出力信号線
４１分周回路
４２、４３ラッチ回路
４４セレクタ
６２アドレス／コマンドエミュレートチェック回路
６２１コンパレータブロック
６２２分周回路
６２３、６２４ラッチ回路
６２５セレクタ
９１スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit with a built-in memory having a circuit for self-testing a built-in memory.
[0002]
[Prior art]
FIG. 10 is a schematic diagram showing a configuration example of a semiconductor integrated circuit with a built-in memory having a circuit (Built-In Self Test circuit, hereinafter abbreviated as a BIST circuit) for self-testing the built-in memory. Reference numeral 1 denotes a built-in memory, and 15 'denotes a BIST circuit. First, signal lines related to the built-in memory 1 will be described.
[0003]
2 is a normal mode data input signal (DIN [0-127]) line to the internal memory 1 during normal operation, 3 is a normal mode address signal (ADR) line for designating the memory address of the internal memory 1 during normal operation, 4 is a command signal (CMD) line for defining the operation of the built-in memory 1 during normal operation, and 5 is a normal mode data output signal (DOUT [0-127) for outputting data stored in the built-in memory 1 during normal operation. ]), 6 is a test mode data output signal (PDOUT [0-3]) line for outputting data stored in the built-in memory 1 in the device test mode, and 7 is a system clock (SCLK) line.
[0004]
Reference numeral 18 denotes a test mode address signal (TADR) line used in the device test mode, 19 denotes a test mode set signal (TS) line for switching between the normal mode and the device test mode, and 20 denotes the built-in memory 1 in the device test mode. A command signal (TCMD) line for defining the operation, 21 is a test mode data input signal (TDIN) line to the built-in memory 1 in the device test mode.
[0005]
Next, signal lines from the system side outside the semiconductor integrated circuit will be described.
[0006]
8 is a BIST set signal (BISTS) line for switching to the BIST mode, 9 is a system-generated normal data input signal (SDIN [0-127]) line from the external system side, and 10 is a built-in memory from the external system side A system generated address signal (SADR) line for designating one memory address, and a system generated command signal (SCMD) line for defining the operation of the built-in memory 1 from the external system side.
[0007]
Next, signal lines and circuits related to the BIST circuit 15 'will be described.
[0008]
12 is a BIST generation normal data input signal (BISTDIN [0-127]) line generated by the BIST circuit 15 ′, 13 is a BIST generation address signal (BISTADR) line generated by the BIST circuit 15 ′, and 14 is a BIST circuit 15 ′. A BIST generation command signal (BISTCMD) line to be generated.
[0009]
Reference numeral 16 ′ denotes a comparator block which is built in the BIST circuit 15 ′ and has a function of comparing the expected data value with the data output value from the built-in memory 1 and performing pass / fail judgment. Reference numeral 17 denotes a defect information output signal (FAIL) line for outputting a determination result by the comparator block 16 '.
[0010]
In the semiconductor integrated circuit with a built-in memory having the BIST circuit 15 'as described above, the inspection by the BIST circuit 15' is more in comparison with the direct memory access test (hereinafter referred to as DMA test). However, since the memory space per input / output data is narrow, the test time can be shortened and the inspection can be performed using the data bus of the normal mode data output signal line 5 that is actually used, so that the inspection quality can be improved. It has the advantage that
[0011]
Furthermore, a great advantage is that the built-in memory 1 can be tested at the actual operating frequency of the device. This is considered to be an important technology in the future in that high-speed inspection can be realized without having a high-speed memory tester.
[0012]
[Problems to be solved by the invention]
However, in the conventional semiconductor integrated circuit with a built-in memory, it is possible to perform a failure analysis or the like of the built-in memory 1 using the BIST circuit 15 ′. 17 is output as serial data.
[0013]
Therefore, when the failure analysis of the built-in memory 1 is performed by the BIST circuit 15 ′, all the failure information is once acquired and the failure address is specified by a computer or the like, then the row direction failure, the column direction failure, 1 bit It is necessary to classify it as defective or the like, and it takes a lot of man-hours for analysis.
[0014]
On the other hand, the memory tester 25 in FIG. 10 generates an address, a command, and input data by the address / command generator 27, and the failure analysis memory 26 having the same address space as that of the measuring device is stored in the built-in memory 1. Since the address of the defective bit is stored, analysis is easy.
[0015]
However, when the memory tester 25 can perform only low-speed measurement even though the device operates at high speed, there is only means for analyzing the failure according to the measurement frequency of the memory tester 25, and failure analysis at high-speed operation cannot be performed. Had the problem.
[0016]
The present invention has been made in view of the above problems, and an object of the present invention is to incorporate a memory that can easily realize failure analysis at a device actual operating frequency using a BIST circuit and a failure analysis memory of a memory tester. The object is to provide a semiconductor integrated circuit.
[0017]
[Means for Solving the Problems]
  In order to achieve the above object, a semiconductor integrated circuit with a built-in memory according to the present invention is a semiconductor integrated circuit with a built-in memory having a circuit for self-testing a memory (BIST circuit). The first address designating means for designating the data, the first operation determining means for determining the operation of the built-in memory, the first data input means for inputting data to the built-in memory, and the data expected value of the built-in memory are generated. Means, a means for comparing the output data from the built-in memory and the expected data value, and a comparison result output means for outputting a comparison result by the data comparing means. Second address designating means for designating the address of the built-in memory from outside, and operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory Second operation determining means for determining; second data input means for inputting data to the internal memory from outside the semiconductor integrated circuit with built-in memory; and data input to the internal memory by the second data input means Output means for outputting from the outside of the semiconductor integrated circuit with built-in memoryAnd the output data width used when checking the internal memory by the memory self-test circuit. m M (n is a natural number) and m or n bits when the output data width used when the built-in memory is controlled from outside the semiconductor integrated circuit is n bits (n is a natural number and n ≠ m) Output data dividing means to fit the smaller bit width ofThe comparison result by the data comparison means of the memory self-test circuit is read out from the data comparison result output means through the data output means.
[0019]
The semiconductor integrated circuit with built-in memory according to the present invention has an output data width of m bits (m is a natural number) used when the built-in memory is inspected by the memory self-test circuit, and the built-in memory is controlled from the outside of the semiconductor integrated circuit. When the output data width used in is n bits (n is a natural number and n ≠ m), it is preferable to include output data dividing means that matches the smaller bit width of m or n bits.
[0020]
  furtherWhen the bit width at the time of the test by the BIST circuit and the bit width at the time of the DMA test are not the same, the output data dividing means matches the bit width at the time of the test by the BIST circuit with the bit width at the time of the DMA test. The bit width at the time of the DMA test becomes the same as that at the DMA test, and the determination result by the BIST circuit can be output to the outside of the chip using the output data bus at the time of the DMA test.
[0021]
In this case, the output data dividing means is preferably controlled by a data dividing address generator provided in the memory self-test circuit. According to this configuration, even when the BIST circuit and the memory tester are emulated for testing, external control becomes unnecessary.
[0022]
Alternatively, the output data dividing means is preferably controlled by the second address specifying means. According to this configuration, the circuit can be simplified, and when the test is performed by emulating the addresses of the BIST circuit and the memory tester, the output data dividing means is controlled by the address generated by the memory tester. Inspection with more combinations of inspection patterns than inspection patterns that can be inspected by a circuit becomes possible.
[0023]
  Further, according to the present inventionOther configurationsSemiconductor integrated circuit with built-in memoryA memory integrated semiconductor integrated circuit having a circuit for self-testing a memory, wherein the memory self-test circuit includes a first address designating unit for designating an address of the built-in memory and a first operation decision for deciding the operation of the built-in memory. Means, first data input means for inputting data to the built-in memory, means for generating an expected data value of the built-in memory, means for comparing the output data from the built-in memory and the expected data value, and data comparing means And a data comparison result output means for outputting the comparison result according to the above, and the memory built-in semiconductor integrated circuit includes a second address designating means for designating an address of the built-in memory from the outside of the memory built-in semiconductor integrated circuit, and a memory built-in semiconductor integrated circuit. Second operation determining means for determining the operation of the built-in memory from the outside, and a built-in memory from the outside of the semiconductor integrated circuit with built-in memory. Second data input means for inputting data to the memory, and data output means for outputting the data input to the built-in memory by the second data input means from the built-in memory to the outside of the semiconductor integrated circuit with built-in memory. Built-in semiconductor integrated circuitIt operates in synchronization with the basic clock, and the comparison result by the data comparison means of the memory self-test circuit is output in synchronization with the signal obtained by dividing the basic clock.The data comparison result output means is read out through the data output means..
[0024]
According to this configuration, when emulating the addresses of the BIST circuit and the memory tester and testing, the BIST circuit inspects at the actual operating frequency of the chip, and the memory tester takes in defective bit information even when operating at a low speed. Is possible.
[0025]
  Further, according to the present inventionOf other configurationsSemiconductor integrated circuit with built-in memoryA memory integrated semiconductor integrated circuit having a circuit for self-testing a memory, wherein the memory self-test circuit includes a first address designating unit for designating an address of the built-in memory and a first operation decision for deciding the operation of the built-in memory. Means, first data input means for inputting data to the built-in memory, means for generating an expected data value of the built-in memory, means for comparing the output data from the built-in memory and the expected data value, and data comparing means And a data comparison result output means for outputting the comparison result according to the above, and the memory built-in semiconductor integrated circuit includes a second address designating means for designating an address of the built-in memory from the outside of the memory built-in semiconductor integrated circuit, and a memory built-in semiconductor integrated circuit. Second operation determining means for determining the operation of the built-in memory from the outside, and a built-in memory from the outside of the semiconductor integrated circuit with built-in memory. A second data input means for inputting data to the re, and data output means for outputting the input data to the internal memory from the internal memory by the second data input means to the outside of the memory internal semiconductor integrated circuit,Means for comparing and judging addresses designated by both the first and second address designating means, and means for outputting the address comparison judgment result obtained by the comparison judgment.The comparison result by the data comparison means of the memory self-test circuit is read out from the data comparison result output means through the data output means..
[0026]
  Further, according to the present inventionOf other configurationsSemiconductor integrated circuit with built-in memoryA memory integrated semiconductor integrated circuit having a circuit for self-testing a memory, wherein the memory self-test circuit includes a first address designating unit for designating an address of the built-in memory and a first operation decision for deciding the operation of the built-in memory. Means, first data input means for inputting data to the built-in memory, means for generating an expected data value of the built-in memory, means for comparing the output data from the built-in memory and the expected data value, and data comparing means And a data comparison result output means for outputting the comparison result according to the above, and the memory built-in semiconductor integrated circuit includes a second address designating means for designating an address of the built-in memory from the outside of the memory built-in semiconductor integrated circuit, and a memory built-in semiconductor integrated circuit. Second operation determining means for determining the operation of the built-in memory from the outside, and a built-in memory from the outside of the semiconductor integrated circuit with built-in memory. A second data input means for inputting data to the re, and data output means for outputting the input data to the internal memory from the internal memory by the second data input means to the outside of the memory internal semiconductor integrated circuit,Means for comparing and determining whether or not the memory operation determination contents designated by both the first and second operation determining means are the same, and means for outputting the memory operation determination comparison determination result determined by the comparisonThe comparison result by the data comparison means of the memory self-test circuit is read out from the data comparison result output means through the data output means..
[0027]
According to the above configuration, the BIST circuit and the memory tester are compared by determining whether or not the address and command generated by the BIST circuit match the address and command of the external input, and outputting the comparison result to the outside. Can be determined whether the BIST circuit and the memory tester are operating normally.
[0028]
  Further, according to the present inventionOf other configurationsSemiconductor integrated circuit with built-in memoryA memory integrated semiconductor integrated circuit having a circuit for self-testing a memory, wherein the memory self-test circuit includes a first address designating unit for designating an address of the built-in memory and a first operation decision for deciding the operation of the built-in memory. Means, first data input means for inputting data to the built-in memory, means for generating an expected data value of the built-in memory, means for comparing the output data from the built-in memory and the expected data value, and data comparing means And a data comparison result output means for outputting the comparison result according to the above, and the memory built-in semiconductor integrated circuit includes a second address designating means for designating an address of the built-in memory from the outside of the memory built-in semiconductor integrated circuit, and a memory built-in semiconductor integrated circuit. Second operation determining means for determining the operation of the built-in memory from the outside, and a built-in memory from the outside of the semiconductor integrated circuit with built-in memory. A second data input means for inputting data to the re, and data output means for outputting the input data to the internal memory from the internal memory by the second data input means to the outside of the memory internal semiconductor integrated circuit,Designated by both means for comparing and determining addresses designated by both the first and second address designating means, means for outputting the comparison result of address comparison and judgment, and both first and second operation determining means Means for comparing and determining whether or not the determined memory operation determination contents are the same, and means for outputting the memory operation determination comparison determination result determined by the comparison,The comparison result by the data comparison means of the memory self-test circuit is read out from the data comparison result output means through the data output means, and the semiconductor integrated circuit with built-in memory operates in synchronization with the basic clock,The address comparison determination result and the memory operation determination comparison determination result are output in synchronization with the signal obtained by dividing the basic clock.Characterized by.
[0029]
According to this configuration, the latch circuit that temporarily holds a comparison result between the address and command generated by the BIST circuit and the address and command of the external input is provided, and the clock timing obtained by dividing the basic clock by the latch circuit is provided. Accordingly, the BIST circuit generates the address and command signal at the actual operating frequency of the chip when the test is performed by emulating the addresses of the BIST circuit and the memory tester by outputting the comparison result of the address and the command. On the other hand, even if the address and command signal generated by the memory tester serving as an external input are low speed, it is possible to determine whether or not the emulation operation is normal.
[0030]
  Further, according to the present inventionOf other configurationsSemiconductor integrated circuit with built-in memoryA memory integrated semiconductor integrated circuit having a circuit for self-testing a memory, wherein the memory self-test circuit includes a first address designating unit for designating an address of the built-in memory and a first operation decision for deciding the operation of the built-in memory. Means, first data input means for inputting data to the built-in memory, means for generating an expected data value of the built-in memory, means for comparing the output data from the built-in memory and the expected data value, and data comparing means Data comparison result output means for outputting a comparison result byA first selector for selecting output data of the built-in memory during normal operation and output data of the built-in memory controlled from the outside of the semiconductor integrated circuit with built-in memory, and outputting the selected data to the data comparing means; And a second selector for selecting the expected data value from the data and the expected data value input via the second data input means and outputting the selected data value to the data comparing means.The semiconductor integrated circuit with built-in memory has a second address designating unit for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory, and a second for determining the operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory. Operation determining means, second data input means for inputting data to the internal memory from the outside of the semiconductor integrated circuit with built-in memory, and data input to the internal memory by the second data input means from the internal memory to the memory internal semiconductor A data output means for outputting to the outside of the integrated circuit, and the comparison result by the data comparison means of the memory self-test circuit is read out from the data comparison result output means via the data output means..
[0031]
  In this case, when testing the built-in memory by the memory self-test circuit, the first selector selectively outputs the output data of the built-in memory controlled from the outside of the semiconductor built-in semiconductor integrated circuit, and the second selector Select and output data expectation value input via data input meansCan be configured.
[0032]
According to the above configuration, in the DMA test mode in which the built-in memory is controlled by the external input signal, only the comparison / determination function of the BIST circuit is validated, and the data expectation value from the outside and the output data of the DMA test are transmitted to By inputting to the comparison means and outputting the comparison judgment result by the data comparison means to the outside of the chip using the output data bus of the DMA test, the built-in memory is controlled by the DMA test mode, and only the comparison judgment section operates in the BIST circuit. Therefore, the BIST circuit itself can be evaluated separately from the address generation unit and the comparison / determination unit, and the test environment can be quickly started up by the BIST circuit.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0034]
FIG. 1 is a block diagram showing a configuration example of a semiconductor integrated circuit with a built-in memory according to the first embodiment of the present invention. In FIG. 1, the same components and signal lines as those in FIG.
[0035]
The BIST circuit 15 includes an output data dividing circuit 22 and a comparator block 16. The output data dividing circuit 22 matches the bit width of the output data of the built-in memory 1 with the bit width of the output data in the DMA test mode. The comparator block 16 compares the data divided by the output data dividing circuit 22 with the expected value generated by the expected value generating circuit 26 by the comparators 161, 162, 163, 164, and performs pass / fail judgment. 164 outputs the determination result to the external memory tester 25 via the output data determination signal line 24 and the test mode data output signal line 6 for each output data (both are connected to form a test mode data bus 30). At the same time, all the comparison results from the comparators 161 to 164 are received, and a defect information output signal (FAIL) is output from the comparator 165 via the signal line 17 to the outside.
[0036]
Next, the operation of the semiconductor integrated circuit with a built-in memory configured as described above will be described.
[0037]
First, the memory tester 25 puts the memory integrated semiconductor integrated circuit in a state where it can be tested in the DMA test mode. Here, the memory tester 25 is connected to the semiconductor integrated circuit with built-in memory, and the test mode data output signal line 6 (test mode data bus 30) is connected to the memory tester 25. However, the output signal lines of the address / command generator 27 of the memory tester 25 are the test mode address signal line 18, the test mode set signal line 19, the test mode command signal line 20, and the test mode data input signal line of the built-in memory 1. 21 is not connected.
[0038]
Next, regarding setting of the semiconductor integrated circuit with built-in memory, since it is necessary to set the BIST mode as the test mode, the BIST set signal line 8 is activated and the test mode set signal line 19 for setting the DMA test mode is set. Deactivate.
[0039]
In the above setting, a test by the BIST circuit 15 is performed. The BIST circuit 15 generates a BIST generation normal data input signal BISTDIN [0-127], a BIST generation address signal BISTADR, and a BIST generation command BISTCMD. From the selector 29, signals BISTDIN [0-127], BISTADR, and BISTCMD from the BIST circuit 15 are selected and output by the BIST set signal BISTS and input to the built-in memory 1. In response to the input signal, the built-in memory 1 outputs a normal mode data output signal DOUT [0-127].
[0040]
The normal mode data output signal DOUT [0-127] from the built-in memory 1 is input to the output data dividing circuit 22, and its bit width (here, 128 bits, which is the same in the embodiments described later) is the test mode data output signal. The bit width of PDOUT [0-3] (here, 4 bits, which is the same in the embodiments described later) is input to the comparator block 16. The comparators 161, 162, 163, and 164 compare and determine the expected data value from the expected value generation circuit 28 and each bit data from the output data dividing circuit 22, and output the result to the output data determination signal line 24. To do. The determination result output to the output data determination signal line 24 is output to the outside of the semiconductor integrated circuit via the test mode data bus 30 to which the test mode data output signal line 6 of the built-in memory 1 is connected.
[0041]
In the memory tester 25, the address / command generator 27 is operated so as to emulate an address signal and a command signal generated by the BIST circuit 15. Here, since the signal line from the address / command generator 27 is not connected to the built-in memory 1, the built-in memory 1 is not controlled. Also, the determination result by the BIST circuit 15 is taken into the memory tester 25 via the test mode data bus 30, and a defective address and a defective bit are written in the defect analysis memory 16 in accordance with a signal from the address / command generator 27. It is.
[0042]
As described above, the address / command generator 27 of the memory tester 25 is operated so as to emulate the address signal and the command signal generated by the BIST circuit 15, so that the defect information in the BIST circuit 15 is transferred to the memory tester. It can be loaded into the defect analysis memory. Therefore, failure analysis of the built-in memory 1 based on the test result by the BIST circuit 15 and redundancy repair can be performed for a memory equipped with redundant memory cells.
[0043]
(Second Embodiment)
FIG. 2 is a block diagram showing a partial configuration of the BIST circuit 15 in the semiconductor integrated circuit with built-in memory according to the second embodiment of the present invention. In FIG. 2, the same components and signal lines as those in FIG.
[0044]
In FIG. 2, a BIST circuit 15 divides output data into an address generator 31 for generating a BIST generation address signal BISTADR and an address signal for dividing the bit width of an input normal mode data signal DOUT [0-127]. And a data dividing address generator 32 supplied to the circuit 22. Reference numeral 33 denotes a divided data output signal line from the output data dividing circuit 22 to the comparators 161, 162, 163, and 164 in FIG.
[0045]
By adopting the above configuration, the bit width of normal mode data signal DOUT [0-127] is matched to the bit width of test mode data output signal PDOUT [0-3] in the DMA test mode of internal memory 1. It becomes possible. Therefore, even if the bit width of the normal mode data signal DOUT [0-127] input to the BIST circuit 15 is wide, the memory tester 25 divides the bit width of the BIST circuit 15 into the bit width of the DMA test mode. The signal BISTADR can be emulated. Further, since the data dividing address is generated inside the BIST circuit 15, there is an advantage that no external control is required.
[0046]
(Third embodiment)
FIG. 3 is a block diagram showing a main part of a semiconductor integrated circuit with a built-in memory according to the third embodiment of the present invention. In FIG. 3, the same components and signal lines as those in FIGS. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
[0047]
The present embodiment is different from the second embodiment in that the data division address signal is not sent from the data division address generator 32 built in the BIST circuit 15, but from the external memory tester 25. The output data dividing circuit 22 is supplied via the (TADR) line.
[0048]
Next, the operation of the semiconductor integrated circuit with a built-in memory will be described.
[0049]
First, the BIST mode is entered by the BIST set signal BISTS. From the selector 29, the address signal BISTADR from the BIST circuit 15 is selected and output by the BIST set signal BISTS and input to the built-in memory 1. The bit width of the normal mode data signal DOUT [0-127] from the built-in memory 1 is set to the test mode data output signal PDOUT [0-3] in the DMA test mode of the built-in memory 1 by the output data dividing circuit 22. Adapted.
[0050]
Here, since the output data dividing circuit 22 is controlled by the test mode address signal TADR, if the test mode address signal TADR is supplied from the memory tester 25 (FIG. 1), the output data is divided by the memory tester 25. Since it can be set freely, it is possible to inspect with a larger number of inspection patterns than the inspection patterns that can be inspected by the BIST circuit 15.
[0051]
(Fourth embodiment)
FIG. 4 is a block diagram showing an internal configuration of the BIST circuit 15 in the semiconductor integrated circuit with built-in memory according to the fourth embodiment of the present invention. In FIG. 4, the same components and signal lines as those in FIG.
[0052]
The present embodiment is different from the first embodiment in that the BIST circuit 15 divides the frequency division circuit 41 that divides the system clock SCLK and the determination result JS from the comparators 161, 162, 163, and 164. Latch circuits 42 and 43 that latch in synchronization with frequency-divided clocks SCLK0 and SCLK1 from 41, and selectors that multiplex the output data JS1 and JS2 from the latch circuits 42 and 43 and output to the output data determination signal line 24 44.
[0053]
Next, the operation of the semiconductor integrated circuit with a built-in memory will be described.
[0054]
First, the bit width of the normal mode data output signal DOUT [0-127] input to the BIST circuit 15 is divided by the output data dividing circuit 22. The divided data is compared with the data expected value from the expected value generating circuit 28 by the comparators 161, 162, 163, and 164, respectively. The determination result JS is latched by the latch circuits 42 and 43 in synchronization with the frequency-divided clocks SCLK0 and SCLK1 from the frequency-dividing circuit 41. The output data JS1 and JS2 from the latch circuits 42 and 43 are multiplexed in synchronization with the divided clock SCLK1 by the selector 44, and are connected to an external memory via the output data determination signal line 24 and the test mode data bus 30. An output data determination signal JS0 is output to the tester 25.
[0055]
Here, the BIST circuit 15 is emulated by the memory tester 25 to test the built-in memory 1. However, the output data determination signal JS0 is not the system clock SCLK but is synchronized with the frequency division SCLK1 and the memory tester 25. Therefore, the timing for fetching the output data determination signal JS0 to the memory tester 25 can be relaxed.
[0056]
FIG. 5 is a timing chart for taking in the output data determination signal JS 0 to the memory tester 25. In this example, it is assumed that the output data determination signal JS0 is output in a cycle twice that of the system clock SCLK in synchronization with the divided clock SCLK1.
[0057]
As shown in FIG. 5, the frequency dividing circuit 41 generates two frequency-divided clocks SCLK0 and SCLK1. Here, it is assumed that RD0, RD1, NOP, NOP, RD2, and RD3 are generated from the BIST circuit 15 as the BIST generation command signal BISTCMD. Note that “RD” indicates a read command, and “NOP” indicates a non-operation command, and two read commands and two non-operation commands constitute a BIST generation command signal BISTCMD.
[0058]
Based on the read commands RD0, RD1, RD2, and RD3 as the BIST generation command signal BISTCMD, D0, D1, D2, and D3 are the system clocks SCLK as the determination results JS between the output data from the built-in memory 1 and the data expected value, respectively For example, the signal is output from the comparator 161. At this time, a period of two cycles of the system clock SCLK is provided between the determination data D1 and D2 corresponding to the two NOPs.
[0059]
The determination results D0 and D2 are latched by the latch circuit 42 at the rising edge of the frequency-divided clock SCLK0 and output as the data signal JS1. On the other hand, the determination results D1 and D3 are latched by the latch circuit 43 at the rising edge of the divided clock SCLK1, and are output as the data signal JS2. The data signals JS1 and JS2 are multiplexed by the selector 44 in synchronization with the divided clock SCLK1, and output to the memory tester 25 as the output data determination signal JS0.
[0060]
Thereby, the address in chip | tip actual operation | movement and the address which the memory tester 25 generate | occur | produce can be made to correspond.
[0061]
Each of the latch circuits 42 and 43 latches the determination result JS for a period of four cycles of the system clock SCLK, and data fetching into the memory tester 25 is performed by the memory tester 25 having a cycle twice that of the system clock SCLK. This is performed three clocks after the command signal MTCMD issued by the memory tester 25 by emulating the BIST circuit 15 with respect to the operation clock TCLK. Thereby, the memory tester 25 can receive data without destroying the emulation of the BIST circuit 15.
[0062]
(Fifth embodiment)
FIG. 6 is a block diagram showing a configuration example of a semiconductor integrated circuit with a built-in memory according to the fifth embodiment of the present invention. In FIG. 6, the same components and signal lines as in FIG.
[0063]
In FIG. 6, 62 is an address / command emulation for checking whether the BIST generation address signal BISTADR and the BIST generation command signal BISTCMD, and the test mode address signal TADR and the test mode command signal TCMD are the same signal. A check circuit 61 is a check information output signal line for outputting the comparison determination result (CHO) of the address / command emulation check circuit 62 to the outside.
[0064]
Next, the operation of the semiconductor integrated circuit with a built-in memory will be described.
[0065]
In the present embodiment, the memory tester 25 (FIG. 1) is used to emulate the addresses / commands of the BIST circuit 15 and the memory tester 25 as in the first embodiment. In order to check whether the BIST generation address signal BISTDR and the BIST generation command signal BISTCMD and the test mode address signal TADR and the test mode command signal TCMD input from the memory tester 25 are accurately emulated, the BIST The difference is that an address / command emulation check circuit 62, which is a circuit for comparing and determining the generated signal and the memory tester generated signal, is provided.
[0066]
FIG. 7 is a block diagram showing an internal configuration of the address / command emulation check circuit 62 of FIG.
[0067]
In FIG. 7, reference numeral 621 denotes a comparator block for comparing and determining the BIST generation address signal BISTADR and the BIST generation command signal BISTCMD and the test mode address signal TADR and the test mode command signal TCMD input from the memory tester 25, respectively.
[0068]
By adopting such a configuration, it is possible to check whether or not the BIST circuit 15 and the memory tester 25 are correctly emulated, and accurate inspection and analysis / evaluation can be performed.
[0069]
(Sixth embodiment)
FIG. 8 is a block diagram showing an internal configuration of the address / command emulation check circuit 62 in the semiconductor integrated circuit with memory according to the sixth embodiment of the present invention. In FIG. 8, the same components and signal lines as those in FIG.
[0070]
This embodiment is different from the fifth embodiment in that the address / command emulation check circuit 62 uses a frequency dividing circuit 622 that divides the system clock SCLK and frequency divided clocks SCLK0 and SCLK1 from the frequency dividing circuit 622. In synchronism with each other, latch circuits 623 and 624 that latch the BIST generation address signal BISTADR and the BIST generation command signal, and a selector 625 that multiplexes the BIST generation signals from the latch circuits 623 and 624 and outputs them to the comparator block 621. It is in point to include.
[0071]
With this configuration, as described in the fourth embodiment, the signals output from the BIST circuit 15 by the latch circuits 623 and 624 and the selector 625 are synchronized with the divided clocks SCLK0 and SCLK1. Once latched and output to the comparator block 621 in synchronization with the operation clock TCLK of the memory tester 25, the emulation operation can be checked even when the operation clock TCLK of the memory tester 25 is slower than the system clock SCLK. become. Here, as described in the fourth embodiment, when the operation clocks of the BIST circuit 15 and the memory tester 25 are different from each other, a speed difference such as inserting a NOP command into an address generated by the BIST circuit 15 is buffered. Need to ring.
[0072]
(Seventh embodiment)
FIG. 9 is a block diagram showing a configuration example of a semiconductor integrated circuit with a built-in memory according to the seventh embodiment of the present invention. In FIG. 9, the same components and signal lines as those in FIG.
[0073]
The present embodiment is different from the first embodiment in that a switch 91 for determining whether or not to input a signal from the selector 29 to the built-in memory 1 is provided, and the BIST circuit 15 has a bit width in the output data dividing circuit 22. The selector 29b that selectively outputs one of the divided signal and the test mode data output signal PDOUT [0-3], the signal generated by the expected value generation circuit 28, and the test mode data input signal TDIN are selectively output. And a selector 29c.
[0074]
In such a configuration, the test is performed by the memory tester 25 using the DMA test mode.
[0075]
First, regarding the setting of the switch 91, it is necessary to cut the signal generated by the BIST circuit 15 in order to validate the DMA test mode, and the switch 91 is set to the OFF state. Next, regarding the settings of the selectors 29b and 29c, the selector 29b is set to select the test mode data output signal PDOUT [0-3]. As a result, the data output signal PDOUT [0-3] in the DMA test mode can be directly input to the comparator block 16. The selector 29c is set to select the test mode data input signal TDIN. As a result, the expected data value is not a value generated by the BIST circuit 15, but the test mode data input signal TDIN generated by the memory tester 25 is directly input to the comparator block 16.
[0076]
The comparator block 16 compares and determines each input signal, and outputs the determination result to the outside via the output data determination signal line 24 and the test mode data bus 30. As a result, the built-in memory 1 itself is controlled by the DMA test mode, and only the comparator block 16 operates in the BIST circuit 15. Therefore, the evaluation of the BIST circuit 15 itself is evaluated by the address generator 31 (see FIG. 1) and the comparator. This can be performed separately from the block 16, and the test environment can be quickly started up by the BIST circuit 15.
[0077]
【The invention's effect】
As described above, according to the present invention, an excellent memory built-in semiconductor that can be easily evaluated and analyzed by the BIST circuit by adopting a circuit system that enables the memory tester to emulate the address of the BIST circuit. An integrated circuit can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration example of a memory integrated semiconductor integrated circuit according to a first embodiment of the present invention;
FIG. 2 is a block diagram showing a partial configuration of a BIST circuit 15 in a semiconductor integrated circuit with a built-in memory according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing main parts of a semiconductor integrated circuit with a built-in memory according to a third embodiment of the present invention.
FIG. 4 is a block diagram showing an internal configuration of a BIST circuit 15 in a memory integrated semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 5 is a timing chart for fetching an output data determination signal JS0 to the memory tester 25 in the fourth embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration example of a memory integrated semiconductor integrated circuit according to a fifth embodiment of the present invention.
7 is a block diagram showing an internal configuration of the address / command emulation check circuit 62 in FIG. 6;
FIG. 8 is a block diagram showing an internal configuration of an address / command emulation check circuit 62 in a semiconductor integrated circuit with a built-in memory according to a seventh embodiment of the present invention.
FIG. 9 is a block diagram showing a configuration example of a semiconductor integrated circuit with a built-in memory according to an eighth embodiment of the present invention.
FIG. 10 is a block diagram illustrating a configuration example of a conventional semiconductor integrated circuit with a built-in memory.
[Explanation of symbols]
1 Internal memory
2 Normal mode data input signal line
3 Normal mode address signal line
4 Command signal line
5 Normal mode data output signal line
6 Test mode data output signal line
7 System clock line
8 BIST set signal line
9 System-generated normal data input signal line
10 System generated address signal line
11 System generated command signal line
12 BIST generation normal data input signal line
13 BIST generation address signal line
14 BIST generation command signal line
15 BIST circuit
16 Comparator block
161-165 Comparator
17 Defect information output signal line
18 Test mode address signal line
19 Test mode set signal line
20 Test mode command signal line
21 Test mode data input signal line
22 Output data dividing circuit
24 Output data judgment signal line
25 Memory tester
26 Defect analysis memory
27 Address command generator
28 Expected value generator
29, 29b, 29c selector
30 Test mode data bus
31 Address generator
32 Data division address generator
33 Divided data output signal line
41 divider circuit
42, 43 Latch circuit
44 selector
62 Address / command emulation check circuit
621 Comparator block
622 divider circuit
623, 624 latch circuit
625 selector
91 switch

Claims

A memory integrated semiconductor integrated circuit having a circuit for self-testing a memory,
The memory self-test circuit includes:
First address designating means for designating an address of the internal memory;
First operation determining means for determining the operation of the internal memory;
First data input means for inputting data to the internal memory;
Means for generating an expected data value of the internal memory;
Means for comparing the output data from the internal memory and the expected data value;
Data comparison result output means for outputting a comparison result by the data comparison means,
The memory built-in semiconductor integrated circuit comprises:
Second address designating means for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Second operation determining means for determining the operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory;
Second data input means for inputting data to the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Data output means for outputting data input to the internal memory by the second data input means from the internal memory to the outside of the memory integrated semiconductor integrated circuit ;
The output data width used when the built-in memory is inspected by the memory self-test circuit is m bits (m is a natural number), and the output data width used when the built-in memory is controlled from outside the semiconductor integrated circuit is n. Output data dividing means for adjusting to the smaller bit width of m or n bits when n is a natural number and n ≠ m ,
A comparison result by the data comparison means of the memory self-test circuit is read out from the data comparison result output means to the outside via the data output means.

2. The semiconductor integrated circuit with built-in memory according to claim 1 , wherein said output data dividing means is controlled by a data dividing address generator provided in said memory self-test circuit.

2. The semiconductor integrated circuit with built-in memory according to claim 1 , wherein said output data dividing means is controlled by said second address designating means.

A memory integrated semiconductor integrated circuit having a circuit for self-testing a memory,
The memory self-test circuit includes:
First address designating means for designating an address of the internal memory;
First operation determining means for determining the operation of the internal memory;
First data input means for inputting data to the internal memory;
Means for generating an expected data value of the internal memory;
Means for comparing the output data from the internal memory and the expected data value;
Data comparison result output means for outputting a comparison result by the data comparison means,
The memory built-in semiconductor integrated circuit comprises:
Second address designating means for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Second operation determining means for determining the operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory;
Second data input means for inputting data to the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Data output means for outputting the data input to the internal memory by the second data input means from the internal memory to the outside of the memory integrated semiconductor integrated circuit;
The semiconductor integrated circuit with built-in memory operates in synchronization with a basic clock, and the comparison result by the data comparison means of the memory self-test circuit is output in synchronization with a signal obtained by dividing the basic clock, and the data comparison features and to Rume Mori internal semiconductor integrated circuit that the result output unit is read out to the outside through the data output unit.

A memory integrated semiconductor integrated circuit having a circuit for self-testing a memory,
The memory self-test circuit includes:
First address designating means for designating an address of the internal memory;
First operation determining means for determining the operation of the internal memory;
First data input means for inputting data to the internal memory;
Means for generating an expected data value of the internal memory;
Means for comparing the output data from the internal memory and the expected data value;
Data comparison result output means for outputting a comparison result by the data comparison means,
The memory built-in semiconductor integrated circuit comprises:
Second address designating means for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Second operation determining means for determining the operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory;
Second data input means for inputting data to the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Data output means for outputting data input to the internal memory by the second data input means from the internal memory to the outside of the memory integrated semiconductor integrated circuit;
Means for comparing and determining addresses designated by both the first and second address designation means;
E Bei and means for outputting the address comparison determination result of determining the comparison,
It said memory self-test the comparison result of the data comparison means of the circuit, the data comparison result output means from the data output via the means and characteristics to be read out to the outside to Rume Mori internal semiconductor integrated circuit.

A memory integrated semiconductor integrated circuit having a circuit for self-testing a memory,
The memory self-test circuit includes:
First address designating means for designating an address of the internal memory;
First operation determining means for determining the operation of the internal memory;
First data input means for inputting data to the internal memory;
Means for generating an expected data value of the internal memory;
Means for comparing the output data from the internal memory and the expected data value;
Data comparison result output means for outputting a comparison result by the data comparison means,
The memory built-in semiconductor integrated circuit comprises:
Second address designating means for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Second operation determining means for determining the operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory;
Second data input means for inputting data to the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Data output means for outputting data input to the internal memory by the second data input means from the internal memory to the outside of the memory integrated semiconductor integrated circuit;
Means for comparing and determining whether or not the memory operation determination contents specified by both the first and second operation determining means are the same;
E Bei and means for outputting the comparison determination and the memory operation decision comparison determination result,
It said memory self-test the data comparison result of the comparison by means of the circuit, characteristics and be Rume Mori internal semiconductor integrated circuit to be read out to the outside via the data output means from the data comparison result output unit.

A memory integrated semiconductor integrated circuit having a circuit for self-testing a memory,
The memory self-test circuit includes:
First address designating means for designating an address of the internal memory;
First operation determining means for determining the operation of the internal memory;
First data input means for inputting data to the internal memory;
Means for generating an expected data value of the internal memory;
Means for comparing the output data from the internal memory and the expected data value;
Data comparison result output means for outputting a comparison result by the data comparison means,
The memory built-in semiconductor integrated circuit comprises:
Second address designating means for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Second operation determining means for determining the operation of the built-in memory from outside the semiconductor integrated circuit with built-in memory;
Second data input means for inputting data to the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Data output means for outputting data input to the internal memory by the second data input means from the internal memory to the outside of the memory integrated semiconductor integrated circuit;
Means for comparing and determining addresses designated by both the first and second address designation means;
Means for outputting the address comparison determination result determined by the comparison;
Means for comparing and determining whether or not the memory operation determination contents specified by both the first and second operation determining means are the same;
Means for outputting the comparison and determination result of the memory operation determination and determination,
The comparison result by the data comparison unit of the memory self-test circuit is read out from the data comparison result output unit through the data output unit,
The semiconductor integrated circuit with built-in memory operates in synchronization with a basic clock, and the address comparison determination result and the memory operation determination comparison determination result are output in synchronization with a signal obtained by dividing the basic clock. It rume be a memory built-in semiconductor integrated circuit.

A memory integrated semiconductor integrated circuit having a circuit for self-testing a memory,
The memory self-test circuit includes:
First address designating means for designating an address of the internal memory;
First operation determining means for determining the operation of the internal memory;
First data input means for inputting data to the internal memory;
Means for generating an expected data value of the internal memory;
Means for comparing the output data from the internal memory and the expected data value;
Data comparison result output means for outputting a comparison result by the data comparison means;
A first selector for selecting output data of the built-in memory during normal operation and output data of the built-in memory controlled from the outside of the semiconductor integrated circuit with built-in memory, and outputting the selected data to the data comparing means;
Wherein the data expected from the data expected value generation means, selects the data expected value input via the second data input means, Bei example a second selector for outputting the data comparing means ,
The memory built-in semiconductor integrated circuit comprises:
Second address designating means for designating an address of the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
A second operation determining means for determining the operation of the internal memory from outside of the memory internal semiconductor integrated circuit,
Second data input means for inputting data to the built-in memory from the outside of the semiconductor integrated circuit with built-in memory;
Data output means for outputting the data input to the internal memory by the second data input means from the internal memory to the outside of the memory integrated semiconductor integrated circuit;
It said memory self-test the comparison result of the data comparison means of the circuit, the data comparison result output means from the data output via the means and characteristics to be read out to the outside to Rume Mori internal semiconductor integrated circuit.

When testing the built-in memory by the memory self-test circuit, the first selector selectively outputs the output data of the built-in memory controlled from the outside of the memory built-in semiconductor integrated circuit, and the second selector 9. The semiconductor integrated circuit with built-in memory according to claim 8 , wherein an expected data value inputted through said second data input means is selectively output.