JP3629761B2

JP3629761B2 - Wiring forming method and semiconductor device manufacturing method

Info

Publication number: JP3629761B2
Application number: JP18801095A
Authority: JP
Inventors: 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 2005-03-16
Anticipated expiration: 2020-03-16
Also published as: JPH0918002A

Description

【０００１】
【産業上の利用分野】
本発明は、配線形成方法及び該配線形成方法を利用した半導体装置の製造方法に関する。本発明は、各種電子材料等についての配線形成について利用でき、また、例えば微細な素子構造をもつ半導体集積回路装置等、各種の半導体装置の製造の際等に用いることができる。
【０００２】
【従来の技術及びその問題点】
例えば各種半導体装置の分野では、更なる性能の向上が求められるとともに、集積度向上等のための素子の微細化がますます進行している。
【０００３】
また、特に例えば記憶装置の分野では、メモリーの増大にともない、その製作プロセスも複雑化している。特に上記したような集積化のための配線幅の微細化で、微細フォトリソグラフィー技術と、その加工技術の難しさが、桁違いに増大している。
【０００４】
ここで、従来の半導体プロセス例を以下に示す。
【０００５】
（ａ）図１８を参照する。半導体基板１（ここではＳｉ基板）上に素子分離領域１２（ＬＯＣＯＳ−ＳｉＯ_２）を形成する。
【０００６】
（ｂ）次に、ゲート絶縁膜１７とする酸化膜（ＳｉＯ_２等）を形成し、更に多結晶Ｓｉ及びＷＳｉの各層１５ａ，１５ｂを成膜する（図１９）。
【０００７】
（ｃ）ゲートをパターニングする。この際、微細配線を形成するために、レジストパターニング後、露光技術により微細ゲートパターニングを行う。これによりゲート１５が形成された図２０の構造を得る。ところがこの場合に、露光時の下地の反射の影響で、パターニングが寸法どおりにできない問題がある。そこで、ダイ入りレジスト膜を用いたり、ゲート上に反射防止膜等を塗布することで反射の影響を軽減化させている。しかし、ダイ入りレジストを使用する場合は、パターニングの解像度が悪化する問題がある。また、ゲート上に反射防止膜を形成させた場合、反射防止膜ごとドライエッチングのパターニングが必要になり、その分膜厚が増加し、ドライエッチング技術の困難さが増大する問題を有する。
【０００８】
また、ゲート構造が例えば、図示のようなＷＳｉ／ポリＳｉの２層１５ｂ，１５ａの積層構造であると、ＷＳｉ層１５ｂ及び下地ポリＳｉ層１５ａの双方にエッチングを施す必要があり、つまりシリサイド系のエッチングとポリＳｉ系のエッチングの両方を行う必要があって、プロセス的に複雑になる問題を有する。
【０００９】
（ｄ）図２０の構造を形成した後は、ＬＤＤ領域１４ａ，１４ｂ形成用イオン注入を行い、ゲートサイドウォール１６ａ，１６ｂを形成し、ソース／ドレイン１３ａ，１３ｂ形成のためのイオン注入を行う。図示のプロセスでは、このようにＭＯＳトランジスタを形成するのであるが、上記理由のため、作製の困難性が増大する問題を有する。
【００１０】
また、従来のゲート配線は、代表的にはＷＳｉを用いた例えば図２１に例示の如きポリサイド構造が用いられている。現状では、ＣＶＤにより形成されたＷＳｉ自体の抵抗率は８０μΩｃｍ程度であるが、さらなる低抵抗化が必要になってきている。特にＭＰＵ等の高速ロジックを必要とするＬＳＩについては、シリサイド中最も低抵抗であるＴｉＳｉ_２（１５μΩｃｍの抵抗率を有する）等の材料が用いられている。しかし、素子の微細化に伴い、ゲート配線幅も微細化している。このために、形成するＴｉＳｉ_２もバルクの１５μΩｃｍの抵抗率を維持できず、０．２５μｍ幅のゲートにおいては、８０μΩｃｍ程度まで上昇する問題がある。このように微細化すると高抵抗化が著しくなるのを「細線効果」などと称しているが、かかる細線効果の小さい物質を用いるか、あるいは細線効果にも拘らず良好に微細な構造を形成する技術が要されるわけである。上記のような理由で、今後、ゲート材料の選定も必須になっているが、材料層及びプロセス改良についても、従来までは、これとした決め手がない。
【００１１】
【発明の目的】
本発明は上記事情に鑑みてなされたもので、加工精度良く、ゲート等の電極形成が可能となる技術を提供することを目的とする。例えば、細線効果の影響を抑えることができて、低抵抗かつ微細なゲート電極等の電極を形成できる技術を提供しようとするものである。また、電極形成のために必ずしもドライエッチング加工の必要がなく、例えばＳｉＯ_２系のエッチングのみで済み、よってプロセスが容易になり、また、電極形成のためのエッチングを不要にできる結果、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる技術を提供しようとするものである。またこれらにより、ゲート等の電極の低抵抗化でゲート遅延等が改善され、素子速度等を向上させることも可能な配線形成方法及び半導体装置の製造方法を提供せんとするものである。
【００１２】
【目的を達成するための手段】
本発明の配線形成方法は、基板上に電極構造を形成する工程を有する配線形成方法において、あらかじめ電極幅に相当する溝を形成し、その溝内のみに電極材料を形成して、電極を形成することを特徴とする配線形成方法であって、これにより上記目的を達成する。
【００１３】
この場合、上記溝内のみに電極材料を形成する手段として、電極材料形成後にポリッシュする手段を用いることができる。このようにすると、溝に電極材料を埋め込む電極材料形成を行った後、ポリッシュするだけで、所定位置（溝内）への電極の形成を達成できる。
【００１４】
上記溝は、半導体基板上の絶縁膜に形成する態様で実施できる。該絶縁膜内はあらかじめ、絶縁膜を形成している下地半導体基板に存在するドーパントと電気的に逆のタイプのドーパントを導入することができる。
【００１５】
この場合、上記絶縁膜内のドーパントをその後の処理で下地半導体基板内へ拡散させる等のことで、基板に不純物導入を施すことができる。
【００１６】
本発明において、上記溝は基板上に形成した除去可能な膜（例えば粗な絶縁膜）に形成するとともに溝内のみに電極材料を形成後、溝を形成している該除去可能な膜を除去し、さらに、再度電極形成部及び上部を含む部分に絶縁膜（第２の絶縁膜）を形成することができる。
【００１７】
この場合、上記絶縁膜（第２の絶縁膜）形成前に、トランジスタ形成のための不純物注入工程を行うことができる。
【００１８】
本発明において、溝への埋め込みを行った最表面に膜形成を行うとともに、該膜は注入すべきイオンの飛程距離よりも厚い膜厚で形成し、該膜を介してイオン注入を行う構成を採用できる。この場合、上記溝を形成する物質よりイオン注入阻止能の高い物質を、溝へ埋め込んだ最表面に形成させ、その状態で、下地にイオン注入する態様をとることができる。
【００１９】
また、本発明の配線形成方法は、基板上に電極構造を形成する工程を有する配線形成方法において、あらかじめ電極幅に相当するレジストパターンを形成し、更に除去可能な膜を形成し、上記レジストパターンを除去することによって電極幅に相当する溝を形成し、その溝内のみに電極材料を形成し、上記除去可能な膜を除去することにより電極を形成することを特徴とする配線形成方法であって、これにより上記目的を達成する。
【００２０】
この場合、上記除去可能な膜を、レジスト材料が分解しない温度において成膜する構成とすることができる。
【００２１】
本発明の半導体装置の製造方法は、半導体基板上に電極構造を形成する工程を有する半導体装置の製造方法において、あらかじめ電極幅に相当する溝を形成し、その溝内のみに電極材料を形成して、電極を形成する工程を備えることを特徴とするものである。この場合の溝内のみへ電極材料を残す手段や、その他各種の手段については、上述した配線形成方法に採用できる各種の手段を用いることができる。
【００２２】
また、本発明の半導体装置の製造方法は、半導体基板上に電極構造を形成する工程を有する半導体装置の製造方法において、電極形成前に、電極形成領域において、基板上に電極幅のレジストパターンを形成し、その後、レジスト材料が分解しない程度の温度で絶縁膜を上記形成したレジストパターン部以外に形成し、レジストパターンのみを除去することにより溝を形成した後、該溝に電極を形成し、その後、上記絶縁膜を除去し、基板と逆のタイプの不純物を自己整合的に注入する工程を備えることを特徴とする半導体装置の製造方法であって、これにより上記目的を達成する。
【００２３】
また、本発明の半導体装置の製造方法は、半導体基板上に電極構造を形成する工程を有する半導体装置の製造方法において、電極形成前に電極形成領域において、基板上に電極幅のレジストパターンを形成し、その後、基板と逆のタイプの不純物を自己整合的に注入し、レジストパターンが分解しない程度の温度で絶縁膜を該レジストパターン部以外に形成し、レジストパターンのみを除去後、溝部に電極を形成し、その後、前記絶縁膜を除去する工程を備えることを特徴とする半導体装置の製造方法であって、これにより上記目的を達成する。
【００２４】
本発明は、ゲート電極の形成工程を有する配線形成及び半導体装置の製造について、好ましく利用することができる。例えばＭＯＳＦＥＴにおけるゲート電極配線を、あらかじめ該配線幅の溝を形成させ、その中のみにゲート電極配線を形成させる方法として、具体化できる。
【００２５】
この場合、このゲート電極配線構造を、シリコン／ポリＳｉ構造、金属／シリサイド／ポリＳｉ構造、高融点金属／密着層金属／ポリＳｉ構造等とすることができる。
【００２６】
この場合のシリサイドは、ＷＳｉ，ＴｉＳｉ，ＣｏＳｉ，ＭｏＳｉ，ＺｒＳｉ，ＨｆＳｉ，ＮｉＳｉ，ＰｔＳｉ等の高融点金属シリサイドとした構造とし、高融点金属もしくは金属を、Ｗ，Ｍｏ，Ｔｉ等のＳｉＯ_２に比較してイオン注入阻止能の高い金属とし、更に密度層金属をＴｉＮ、ＷＮ、Ｔｉ、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＮｉＳｉ等とした構造とすることができる。
【００２７】
上記ゲート電極配線を溝内のみに形成する方法として、全面にゲートを形成する物質（ゲート材料）を形成後、ポリッシュ特にケミカルメカニカルポリッシュ（ＣＭＰ）を行うことで形成する態様をとることができる。
【００２８】
本発明において絶縁膜は、液相ＣＶＤ，プラズマＴＥＯＳＣＶＤ等により形成するものとすることができる。
【００２９】
このＣＶＤとして、該ＣＶＤ膜形成のための供給ガス源として、Ｈ_２Ｏ／ＴＥＯＳ系、Ｈ_２Ｏ／ＳｉＨ_４系、Ｈ_２Ｏ_２／ＴＥＯＳ系、Ｈ_２Ｏ_２／ＳｉＨ_４系から形成する絶縁膜を用いることができる。
【００３０】
本発明において、上記レジストが分解しない温度は、１２０℃以下とすることができる。
【００３１】
【作用】
本発明によれば、あらかじめ電極幅に相当する溝を形成し、例えば半導体基板上の絶縁膜等に溝を形成しその溝内のみに電極材料を形成して、電極を形成する構成をとるので、電極材料形成後に溝に電極材料を残すように加工するだけで容易に精度の良い電極を形成できる。従来のように、電極材料を成膜してこれをフォトレジストを用いたリソグラフィー技術等で加工すると、どうしても加工ズレが生じ、精度を上げられないが、溝形成は比較的容易に高精度で達成できるので、本発明のようにこの溝に電極を形成する手法をとることによって、容易かつ精度の良い電極構造をもつ配線を形成することができるわけである。
【００３２】
例えば、酸化膜（例えばＳｉＯ_２）等の比較的容易な微細パターニングだけで、精度良く溝が形成でき、ここに電極を形成することで、微細な電極が形成を制御性良く達成できる。これにより例えば、細線効果の影響を抑えることができて、低抵抗かつ微細なゲート電極等の電極を形成できるように構成することが可能となった。また、溝への電極材料の埋め込みにより電極構造が形成できるので、電極形成のために必ずしもドライエッチング加工の必要がなく、溝形成のための例えばＳｉＯ_２系のエッチングのみで済み、よってプロセスが容易になり、また、電極形成のためのエッチングを不要にできる。その結果、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる。またこれらにより、ゲート等の電極の低抵抗化でゲート遅延等が改善され、素子速度等を向上させることも可能である。
【００３３】
本発明の実施に際して、ゲート等の電極加工をポリッシュ、例えばＣＭＰ（ケミカル・メカニカル・ポリッシュ）を用いて行うことで、微細なゲート等の電極加工が制御性よく形成できる。
【００３４】
更に、ゲート材料としてＷを用いることで、ゲートの細線効果による抵抗上昇を発生しない構造にできる。特に、抵抗の低いＷを形成できるＣＶＤでＷを形成させる場合、従来技術にあってはＷの密着性の貧弱さから剥がれが発生しやすいが、本発明を適用して溝内にＷを形成させることで剥がれも防止できる構造となる。
【００３５】
本発明の半導体装置の製造方法においては、上記した利点を有する電極構造の形成を達成でき、これにより、例えばＭＯＳ構造におけるゲート遅延等を改善でき、速度向上をも図ることが可能となる。
【００３６】
【実施例】
以下に本発明の実施例について説明する。但し当然のことではあるが、本発明は以下に述べる実施例に限定を受けるものではない。
【００３７】
実施例１
この実施例は、本発明を、メモリー装置として利用できるシリコン半導体デバイスに具体化したものであり、特に微細化・集積化したＭＯＳＦＥＴ構造の形成に適用したものである。
【００３８】
この実施例は、Ｓｉ基板上に形成した絶縁膜について、ここにあらかじめ、下地Ｓｉ基板とは逆のタイプの不純物を導入させ、その後この絶縁膜に微細溝を形成し、この溝内にゲート酸化膜を形成させ、全面に電極材料（ここではゲート材料）を堆積後、ＣＭＰを用いて溝内のみにゲートを形成させる方法をとったものである。さらに熱処理でＳｉ基板内に、絶縁膜中の不純物を拡散させて、不純物導入層を形成させた構造である。
【００３９】
本実施例の工程を、図１ないし図４に示す。本実施例は、基板１上に電極構造１５（ここではゲート電極。図４参照）を形成する工程を有する場合について、あらかじめ電極幅に相当する溝３を形成し（図１）、その溝３内のみに電極材料を形成して（図２、図３）、電極１５を形成する。
【００４０】
ここでは、上記溝３内のみに電極材料を形成する手段として、電極材料１５ａ，１５ｂ形成（図２）後に、ポリッシュして図３の構造とする手段を用いる。
【００４１】
本実施例では、上記溝３は、半導体基板１（ここではＳｉ基板）上の絶縁膜２に形成する（図１）とともに、該絶縁膜２内はあらかじめ、絶縁膜２が形成された下地半導体基板１に存在するドーパントと電気的に逆のタイプのドーパントを導入しておく。
【００４２】
この絶縁膜２内のドーパントを、その後の処理で、下地半導体基板１内へ拡散させて（図４）、不純物導入を施す。
【００４３】
更に詳しくは、本実施例では、以下の工程（ａ）〜（ｄ）を行う。図１ないし図４を参照する。
【００４４】
（ａ）素子分離領域１２（ここではＳｉＯ_２から成るＬＯＣＯＳ選択酸化領域）形成後、ＣＶＤ酸化膜を下記条件で形成する。これにより、不純物としてリンが含有されたＳｉＯ_２膜（ＰＳＧ膜）が絶縁膜２として形成される。

【００４５】
レジストパターニング後、下記条件のドライエッチングで、上記形成された絶縁膜２に溝３を形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
【００４６】
更に、酸化によりゲート絶縁膜１７とする酸化膜を下記条件で形成させる。この結果基板１の露出表面（溝３の底部）のみが選択的に酸化される。これにより図１の構造を得る。
条件
ガスＨ_２／Ｏ_２＝６／４ｓｃｃｍ
温度８５０℃
膜厚９ｎｍ
【００４７】
（ｂ）次に、下記のようにして、第１の電極材料（ゲート材料）１５ａとして、全面にリンドープ多結晶Ｓｉを形成させる。

【００４８】
更に、下記条件で第２の電極材料（ゲート材料）１５ｂとして高融点金属シリサイド、特にＷＳｉを形成させる。これにより図２の構造が得られる。

【００４９】
（ｃ）次に、ポリッシュ、特に下記条件の全面ケミカルメカニカルポリッシュ（ＣＭＰ）を行い、成膜された電極材料１５ｂ，１５ａ（ＷＳｉ及び多結晶Ｓｉ膜）を削り取る。これによって、図３に示すように、溝３内のみに電極材料１５が形成された構造を得る。
条件
ＣＭＰ装置を用い
研磨プレート回転数３７ｒｐｍ
ウエハー保持試料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スラリーＫＯＨを２２５リットル／ｍｉｎ
なお、このようなＣＭＰが良好に行えることについては、例えば、Ｊ．Ｇｉｖｅｎｓ，ｅｔ．ａｌ．，“ＡＬｏｗ−ＴｅｍｐｅｒａｔｕｒｅＬｏｃａｌＩｎｔｅｒｃｏｎｎｅｃｔＰｒｏｃｅｓｓｉｎａ０．２５−μｍ−ＣｈａｎｎｅｌＣＭＯＳＬｏｇｉｃＴｅｃｈｎｏｌｏｇｙｗｉｔｈＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ”，Ｊｕｎｅ７−８，１９９４ＶＭＩＣＣｏｎｆｅｒｅｎｃｅ，１９９４ＩＳＭＩＣ−１０３／９４／００４３，ＰＰ４３〜４８には、ＴｉＳｉ_２ゲート上にＣＭＰを用いた埋め込みＷ配線を行った例の記載があり、このように、Ｗ系材料のＣＭＰは可能であることが示されている。
【００５０】
（ｄ）本実施例においてはこの後熱処理を施し、絶縁膜２からＳｉ基板１中に不純物を固相拡散させ、ソース／ドレイン１３ａ，１３ｂを形成して、ＮＭＯＳトランジスタを形成する。これにより、図４に示すデバイス構造を、ゲート電極１５の制御性良く形成できた。
【００５１】
上述のように、本実施例によれば、次のような具体的な効果がもたらされる。
▲１▼加工精度良く、電極１５（ここではゲート）の形成が可能となる。
▲２▼本実施例で形成する電極１５は、Ｗを利用したゲートなので、Ｗは微細になっても、抵抗率は維持できる。つまり抵抗が過大になる細線効果もなく、低抵抗な微細ゲートを形成できる。
▲３▼電極材料（ゲート材料）のエッチングの必要がなく、ドライエッチングの加工は絶縁膜２であるＳｉＯ_２系のみなので、プロセスが容易になる。また、ゲート材料であるＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる。
▲４▼電極（ゲート）の低抵抗化でゲート遅延が改善され、素子速度等が向上する。
【００５２】
実施例２
この実施例は、絶縁膜に微細溝を形成し、溝内にゲート絶縁膜とする酸化膜を形成させ、全面に電極材料であるゲート材料を堆積するとともに、溝を形成した絶縁膜よりイオン注入阻止能の高い質量数の重い物質（例えば原子番号７４のＷはＳｉＯ_２に対して、約３倍のイオン阻止能を有する）、を電極材料（ゲート材料）上に形成させ、その後ＣＭＰを用いて溝内のみに電極（ゲート）を形成させる。その後、ソース／ドレイン形成等の不純物イオン注入を施し、ＣＭＯＳトランジスタを形成する構成としたものである。即ち本実施例では、溝を形成する物質（絶縁膜２を構成する物質。ここではＳｉＯ_２）よりイオン注入阻止能の高い物質（ここでは第３の電極材料１５ｃであるＷ）を溝へ埋め込んだ最表面に形成させ、その状態で、下地にイオン注入する態様を利用したものである。
【００５３】
以下に、図５及び図６を参照して、本実施例について詳細に説明する。
【００５４】
本実施例は、実施例１の工程（ｂ）以降の変更になる。即ち、前記実施例１と同様の工程（ａ）の後、次のような工程（ｂ）〜（ｄ）を行う。
【００５５】
（ｂ）全面に下記条件で、第１の電極材料（ゲート材料）１５ａとして不純物含有の多結晶Ｓｉ膜（ＤＯＰＯＳ）を形成させる。
多結晶Ｓｉ成膜条件

【００５６】
更に、下記条件で第２の電極材料（ゲート材料）１５ｂとして、ＷＳｉを形成させる。

【００５７】
更に、第３の電極材料（ゲート材料）１５ｃとして、下記条件でＷを形成させる。以上により図５の構造が得られる。

【００５８】
（ｃ）次に、下記のようにして全面ＣＭＰを行い、電極材料（ゲート材料）１５ｃ，１５ｂ，１５ａであるＷ、ＷＳｉ、及び多結晶Ｓｉ膜を削り取る。これにより、図６の如く溝３内にのみ電極材料１５が形成される。
条件
ＣＭＰ装置を用い
研磨プレート回転数３７ｒｐｍ
ウエハー保持資料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スリラーＫＯＨを２２５リットル／ｍｉｎ
【００５９】
全面にソース／ドレインイオン注入を施す。下記条件とすることにより、電極材料１５ｃをなすＷ部は、イオン注入阻止能が高いため、上記膜厚はこの場合のイオン注入のイオン飛程距離より大きいものとなっていて、打ち込まれたイオンは基板１内には注入されない。
条件
Ａｓ^{＋＋}１００ｋｅＶ，５ｅ１５／ｃｍ^２
【００６０】
（ｄ）下記条件で、活性化熱処理を施す。以上により、ソース／ドレイン１３ａ，１３ｂが形成された図６の構造が得られた。
条件
１０００℃１０秒
Ｎ_２＝５リットル／ｍｉｎ
【００６１】
実施例３
本実施例では、あらかじめ、粗なＳｉＯ_２膜を形成させ、さらに微細溝を形成し、溝内にゲート絶縁膜とする酸化膜を形成させ、全面に電極材料であるゲート材料を堆積後、ＣＭＰを用いて溝内のみに電極材料（ゲート材料）を形成させる。さらに、粗な酸化膜を除去し、その後ソース／ドレイン領域を形成させる構成をとる。
【００６２】
即ち本実施例では、溝は絶縁膜に形成するとともに溝内のみに電極材料を形成後、溝を形成している絶縁膜を除去する。このようにこの場合の絶縁膜は除去すべきものなので、粗な材料により形成するのである。この絶縁膜除去後に、さらに、再度電極側部及び上部を含む部分に第２の絶縁膜を形成した。このとき、第２の絶縁膜形成前に、トランジスタ形成のための不純物注入工程を行うようにした。なお、溝を形成する膜は、後に除去するので、必ずしも絶縁性の膜でなくてもよい場合もある。
【００６３】
本実施例は、更に詳しくは、以下の工程（ａ）〜（ｆ）を行う。図７ないし図１２を参照する。
（ａ）素子分離領域１２（ここではＬＯＣＯＳ−ＳｉＯ_２）形成後、下記条件で絶縁膜２ａとして比較的粗なＣＶＤ酸化膜を形成させる。
条件

【００６４】
レジストパターニング後、下記条件のドライエッチングで、溝３を形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
【００６５】
更に溝３の底部のみを下記条件で酸化して、ゲート絶縁膜１７とする酸化膜を形成させる（図７）。
条件
ガスＨ_２／Ｏ_２＝６／４ｓｃｃｍ
温度８５０℃
膜厚９ｎｍ
【００６６】
（ｂ）全面に下記のようにして、第１の電極材料（ゲート材料）１５ａとしてリンドープ多結晶Ｓｉを形成させる。

【００６７】
更に、第２の電極材料（ゲート材料）１５ｂとしてＷＳｉを形成させる。これにより図８の構造とする。

【００６８】
（ｃ）下記のようにして、全面ＣＭＰを行い、電極材料（ゲート材料）１５ｂ，１５ａであるＷＳｉ、及び多結晶Ｓｉ膜を削り取る（図９）。
条件
ＣＭＰ装置を用い
研磨プレート回転数３７ｒｐｍ
ウエハー保持試料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スリラーＫＯＨを２２５リットル／ｍｉｎ
【００６９】
（ｄ）下記条件のＣＤＥ（ケミカルドライエッチング）処理で、粗な酸化膜から成る絶縁膜２ａのみのエッチングを施す。
条件
ＨＦベーパー中に５分間設定
なお、第４０回応用物理学関係連合講演会予稿集（１９９３年春季の報告）２９ａ−ＺＶ−４「減圧気相ＨＦ処理によるリン含有酸化膜の選択エッチング」に、ＨＦベーパーによる、ＣＮＤＳｉＯ_２膜と、ＬＯＣＯＳ等を形成している熱酸化膜との選択比を実験した報告があり、これより、選択比は、１０００以上あり、上記ＣＤＥが良好に実施できることがわかる。
【００７０】
次に、下記条件のＬＤＤイオン注入を施す。
ｎｃｈ
Ａｓ２０ｋｅＶ５ｅ１３／ｃｍ^２
ｐｃｈ
Ｂ２０ｋｅＶ５ｅ１３／ｃｍ^２
以上によりＬＤＤ領域１４ａ，１４ｂが形成された図１０の構造が得られる。
【００７１】
（ｅ）全面に次のようにサイドウォール形成用ＳｉＯ_２を形成させる。

【００７２】
下記のように全面エッチングバックを施し、サイドウォール１６ａ，１６ｂを形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
【００７３】
更に、ソース／ドレインイオン注入を施す。
条件
ｎｃｈ
Ａｓ３０ｋｅＶ５ｅ１５／ｃｍ^２
ｐｃｈ
ＢＦ_２３０ｋｅＶ５ｅ１５／ｃｍ^２
以上によりソース／ドレイン１３ａ，１３ｂが形成された図１１の構造が得られる。
【００７４】
（ｆ）全面に下記条件で第２の絶縁膜であるＳｉＯ_２層間膜１８を形成させる。

【００７５】
レジストパターニング後、下記条件のドライエッチングで接続孔１９を形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
【００７６】
次に埋め込み配線構造としてＷプラグを接続孔内に形成させる。まず次のように下地密着層２０（Ｔｉ層、ＴｉＮ層）を接続孔１９内に形成する。
Ｔｉ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＡｒ＝１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
ＴｉＮ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【００７７】
更に、埋め込み材２１として下記条件でＣＶＤＷを接続孔１９内に埋め込む。更に下記のようにエッチングバックを行う。
ＣＶＤ条件
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５００ｎｍ
Ｗエッチングバック条件
ガスＳＦ_６／Ａｒ＝１５０／１１０ｓｃｃｍ
圧力２６Ｐａ
ＲＦパワー５００Ｗ
【００７８】
更に、下地基板上に配線２３としてＡｌ配線を形成させる。まず、次のようにＴｉ膜をバリア層２２として形成する。
Ｔｉ成膜条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＡｒ＝１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
次に下記条件で配線２３形成用Ａｌ膜を形成する。
Ａｌ成膜条件例
パワー２２．５ｋＷ
成膜温度１５０℃
ガスＡｒ＝４０ｓｃｃｍ
膜厚５００ｎｍ
圧力０．４７Ｐａ
【００７９】
その後、レジストパターニング及び下記条件のドライエッチングで配線２３を形成させる。
条件
ガスＢＣｌ_３／Ｃｌ_２＝６０／９０ｓｃｃｍ
マイクロ波パワー１０００Ｗ
ＲＦパワー５０Ｗ
圧力０．０１６Ｐａ
これにより、図１２の金属配線完了後の半導体デバイス構造が得られる。
【００８０】
実施例４
この実施例は、実施例２について、Ｗゲートを形成させた構造を示すものである。実施例２の工程（ｂ）の部分の変更を示す。図１３を参照する。
【００８１】
（ｂ）実施例１の工程（ａ）の後、図１に示した構造に対して更に、下記条件で全面に第１の電極材料１５Ａとしてリンドープ多結晶Ｓｉを形成させる。

次に第２の電極材料１５Ｂ（密着材料）としてＴｉＮを次のように形成する。
条件
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【００８２】
更に、次のように第３の電極材料１５ＣとしてＷを形成させる。このようにして図１３の構造とする。
条件
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５０ｎｍ
【００８３】
以下実施例２の（ｃ）以降と同様にする。これにより、Ｗ／ＴｉＮ／ＰｏｌｙＳｉ構造のゲート電極を有する半導体デバイスが得られる。
【００８４】
実施例５
この実施例は、実施例３についてＷゲートを用いた構造を示すものである。
【００８５】
実施例３の（ｂ）のみの変更である。図７の構造について、更に次の成膜を行う。図１４を参照する。まず下記条件で、第１の電極材料１５Ａとしてリンドープ多結晶Ｓｉを形成させる。

【００８６】
次に第２の電極材料１５Ｂ（密着材料）としてＴｉＮを形成する。
条件
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【００８７】
更に、次のように第３の電極材料１５Ｃとして、Ｗを形成させる。
条件
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５０ｎｍ
以降は、実施例３の（ｃ）以降と同様に行う。これにより上記Ｗ／ＴｉＮ／ＰｏｌｙＳｉゲート構造を備えた図１２と同等の半導体デバイスが得られる。
【００８８】
実施例６
この実施例は、更にＬＯＣＯＳの出っ張りをＣＭＰを用いて平坦化した構造及び製造法である。本製法で素子分離であるＬＯＣＯＳとゲート部を完全平坦化を可能とする。
【００８９】
本実施例では、下記平坦化工程を行った後、前述の実施例３の工程（ａ）を行い、更に実施例５と同等の工程を行ってデバイスを完成させるので、その前の工程のみ記す。図１５ないし図１７を参照する。
（ａ）図１５に示すように、Ｓｉ基板１上に素子分離領域１２として、ＬＯＣＯＳ部を形成する。
（ｂ）その後、全面をＣＭＰを用いて平坦化する。これにより、図１６に示す平坦化構造が得られる。
【００９０】
以降は、実施例３の（ｃ）以降と同様に行い、かつ実施例５と同様のＷゲート構造を形成して、図１７の半導体デバイスを得た。対応する符号を付しておく。
【００９１】
実施例７
この実施例は、ゲート領域部にレジストをパターニングし、その後液相ＣＶＤでＳｉＯ_２を成膜する。ポリッシュでレジスト上のＳｉＯ_２を削り取り、レジスト除去後ゲート材料を形成し、ＣＭＰで溝内のみにゲート材料を形成させる。ＳｉＯ_２除去後ソース／ドレインイオン注入を自己整合的に施す態様としたものである。図２２ないし図２７を参照する。
【００９２】
本実施例では、配線形成方法において、基板１上に電極構造１５を形成する場合、あらかじめ電極幅に相当するレジストパターン４を形成し（図２２）、更に除去可能な膜５（ここでは液相ＣＶＤによるＳｉＯ_２膜）を形成し（図２３）、上記レジストパターン４を除去することによって電極幅に相当する溝３を形成し（図２４）、その溝３内のみに電極材料１５ａ，１５ｂを形成し（図２５）、上記除去可能な膜５を除去することにより電極（ここではゲート１５）を形成する（図２６）。
【００９３】
更に具体的には本実施例では、以下の工程（ａ）〜（ｆ）を行う。
【００９４】
（ａ）半導体基板１（Ｓｉ基板）上に素子分離領域１２（ＬＯＣＯＳ）形成後、形成すべき電極（ここではゲート）に対応したレジストパターニングを行う（図２２）。形成されたレジストパターンを、符号４で示す。
【００９５】
（ｂ）次に下記条件で、全面に液相ＣＶＤでＳｉＯ_２を形成する。なお下記温度では、レジスト材料は分解しない。
条件
ガスＴＥＯＳ／Ｈ_２Ｏ＝５００／１００ｓｃｃｍ
圧力１２００Ｐ
ＲＦパワー３００Ｗ
温度５０℃
膜厚２０ｎｍ
【００９６】
次に下記条件で全面ポリッシュを施す。
条件
ＣＭＰ装置を用い
研磨プレート回転数３７ｒｐｍ
ウエハー保持試料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スラリーＫＯＨを２２５リットル／ｍｉｎ
以下より、平坦化された除去可能な膜５（液相ＣＶＤ−ＳｉＯ_２）が形成された図２３の構造を得る。
【００９７】
（ｃ）次に、レジストパターン４を除去する。ここでは下記条件でレジスト材料に対し、Ｏ_２アッシングを施すことで、レジストパターン４を除去する。
条件
ガスＯ_２／Ｎ_２＝３．７５ＳＬＭ／０．３７ＳＬＭ
圧力２６６Ｐａ
ＲＦパワー１ｋＷ
温度１８０℃
これにより図２４の構造とする。
【００９８】
（ｄ）更に、次のようにしてゲート絶縁膜１７である酸化膜を形成させる。
条件
ガスＨ_２／Ｏ_２＝６／４ｓｃｃｍ
温度８５０℃
膜厚９ｎｍ
【００９９】
全面に、電極材料としてまず、リンドープ多結晶Ｓｉを下記条件で形成させる。これを符号１５ａで示す。

【０１００】
更にゲート電極材料としてＷＳｉを次の条件で形成させる。これを符号１５ｂで示す。

【０１０１】
下記条件で全面ＣＭＰを行い、上記形成したＷＳｉ、及び多結晶Ｓｉ膜を削り取る。
条件
ＣＭＰ装置を用い
研磨プレート回転数３７ｒｐｍ
ウエハー保持資料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スラリーＫＯＨを２２５リットル／ｍｉｎ
以上により、溝３内にＰｏｌｙＳｉ１５ａ／ＷＳｉ１５ｂ構造が形成された図２５の構造を得る。
【０１０２】
（ｅ）次に下記条件のＣＤＥにより、液相ＣＶＤで形成したＳｉＯ_２層（除去可能な膜５）のみを除去する。
条件
ＨＦベーパー中に５分間設定。
（上述したように、ＨＦベーパーのＣＶＤＳｉＯ_２膜と熱酸化膜の選択比は、１０００以上ある。）
【０１０３】
更に、次のようにＬＤＤイオン注入を施して、ＬＤＤ領域１４ａ，１４ｂを形成する。
条件
ｎｃｈ
Ａｓ３５ｋｅＶ２ｅ１３／ｃｍ^２
ｎｃｈ
ＢＦ２２５ｋｅＶｌｅ１３／ｃｍ^２
【０１０４】
次いで下記条件で全面にサイドウォール形成用のＳｉＯ_２を形成させる。

膜厚３００ｎｍ全面エッチバックを施し、サイドウォール１６ａ，１６ｂを形成する。
【０１０５】
更に下記条件で、ソース／ドレインイオン注入を行う。
条件
ＮＭＯＳ
Ａｓ３０ｋｅＶ５ｅ１５／ｃｍ^２
ＰＭＯＳ
ＢＦ_２３０ｋｅＶ８ｅ１５／ｃｍ^２
以上により、ソース／ドレイン１３ａ，１３ｂが形成された図２６の構造が得られた。
【０１０６】
（ｆ）下記条件で層間膜１８ａを形成する。更に熱処理を施し、Ｓｉ基板１中に不純物を固相拡散させ、ＭＯＳトランジスタを形成する。

【０１０７】
レジストパターニング後、ドライエッチングで接続孔１９を形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
【０１０８】
次にＷプラグ２１を接続孔１９内に形成させる。まず下地密着層１９として、Ｔｉ／ＴｉＮ膜を形成させる。次のようにＴｉ成膜を行った。
Ｔｉ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＡｒ＝１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
更に次のようにＴｉＷ成膜を行った。
ＴｉＮ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【０１０９】
更に、ＣＶＤＷを接続孔１９内に下記条件で埋め込み、次いでエッチバックして、埋め込みプラグ２１を形成する。
条件例
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５００ｎｍ
Ｗエッチバック条件
条件例
ガスＳＦ_６／Ａｒ＝１５０／１１０ｓｃｃｍ
圧力２６Ｐａ
ＲＦパワー５００Ｗ
【０１１０】
更に、Ａｌ配線２３を形成させる。まず、下地層としてＴｉ層２２を次ぎのように成膜し、その後Ａｌ成膜して、配線層を得る。
Ｔｉ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＡｒ＝１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
Ａｌ成膜
条件例
パワー２２．５ｋＷ
成膜温度１５０℃
ガスＡｒ＝４０ｓｃｃｍ
膜厚５００ｎｍ
圧力０．４７Ｐａ
【０１１１】
その後、レジストパターニング及び下記条件のドライエッチングで配線２３を形成させる。
条件
ガスＢＣｌ_３／Ｃｌ_２＝６０／９０ｓｃｃｍ
マイクロ波パワー１０００Ｗ
ＲＦパワー５０Ｗ
圧力０．０１６Ｐａ
以上により、図２７に示すＭＯＳデバイス構造を得た。
【０１１２】
本実施例によれば、微細なゲート１５も加工精度良く形成でき、自己整合的にソース／ドレイン領域１３ａ，１３ｂを形成でき、かつ、Ｗを利用したゲートなので、細線効果もなく、低抵抗な微細ゲートを形成できる。更にドライエッチングによる加工については、ゲート材料のエッチングの必要がなく、かつＳｉＯ_２系のみのエッチングでよいので、プロセスが容易になる。また、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる。また、ゲートの低抵抗化でゲート遅延が改善され、素子速度等が向上する、という具体的な効果が得られる。
【０１１３】
実施例８
この実施例は、実施例７の液相ＣＶＤを、Ｐ−ＴＥＯＳ−ＳｉＯ_２膜の１００℃成膜とした例である。
【０１１４】
本実施例は、実施例７の（ｂ）工程の変更になる。この（ｂ）工程について述べる。
【０１１５】
（ｂ）Ｐ−ＴＥＯＳ−ＳｉＯ_２を、下記条件で形成させる。
条件
ガスＴＥＯＳ／Ｏ_２＝８００／６００ｓｃｃｍ
圧力１１３３．２Ｐａ
温度１００℃
膜厚１００ｎｍ
その他は実施例７と同様である。本実施例によっても、実施例７と同様の効果が得られる。
【０１１６】
実施例９
この実施例は、ゲート領域部にレジストをパターニングし、その後液相ＣＶＤでＳｉＯ_２を成膜する。ポリッシュでレジスト上のＳｉＯ_２を削り取り、レジストパターンを除去後、ゲート材料を形成し、ＣＭＰで溝内のみにゲート材料を形成させる。そしてＳｉＯ_２除去後、ソース／ドレインイオン注入を自己整合的に施す態様としたものである。
【０１１７】
本実施例では、以下の工程（ａ）〜（ｆ）を行う。図２８ないし図３３を参照する。
【０１１８】
（ａ）素子分離領域１２（ＬＯＣＯＳ）形成後、ゲートが形成される領域にレジストパターニングを施す。図２８に、形成したレジストパターンを符号４で示す。
【０１１９】
更に、下記条件でＬＤＤイオン注入を施す。これによりＬＤＤ領域１４ａ，１４ｂを形成した図２８の構造を得る。
条件
ｎｃｈ
Ａｓ３５ｋｅＶ２ｅ１３／ｃｍ^２
ｐｃｈ
ＢＦ_２２５ｋｅＶｌｅ１３／ｃｍ^２
【０１２０】
（ｂ）下記条件の液相ＣＶＤでＳｉＯ_２膜を形成させる。これは粗な膜であるので、これにより除去可能な膜５を形成する（図２９）。
条件
ガスＴＥＯＳ／Ｈ_２Ｏ＝５００／１００ｓｃｃｍ
圧力１２００Ｐ
ＲＦパワー３００Ｗ
温度５０℃
膜厚２０ｎｍ
【０１２１】
下記条件で全面ＣＭＰを行い、レジスト上のＳｉＯ_２膜を削り取る。以上で表面が平滑化された図２９の構造とす。
条件
全面ＣＭＰ装置を用い、
研磨プレート回転数３７ｒｐｍ
ウエハー保持試料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スラリーＫＯＨを２２５リットル／ｍｉｎ
【０１２２】
（ｃ）図２９の符号４で示すレジストをアッシャーで除去する。条件は下記のとおりとした。
条件
ガスＯ_２／Ｎ_２＝３．７５ＳＬＭ／０．３７ＳＬＭ
圧力２６６Ｐａ
ＲＦパワー１ｋＷ
温度１８０℃
【０１２３】
（ｄ）更に、下記条件での表面酸化により、ゲート絶縁膜１７とする酸化膜を形成させる。
条件
ガスＨ_２／Ｏ_２＝６／４ｓｃｃｍ
温度３６０℃
膜厚９ｎｍ
【０１２４】
全面に下記条件で、リンドープ多結晶Ｓｉを形成させる。これがゲート材料としてのポリＳｉ１５ａとなる。

【０１２５】
更にＷＳｉを形成させる。これがゲート材料としてのシリサイド１５ｂとなる。

【０１２６】
全面ＣＭＰを下記条件で行い、上記形成したＷＳｉ、及び多結晶Ｓｉ膜の不要部（溝３内以外に形成された部分）を削り取る。以上で図３０の構造とした。
条件
ＣＭＰ装置を用い、
研磨プレート回転数３７ｒｐｍ
ウエハー保持資料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スラリーＫＯＨを２２５リットル／ｍｉｎ
【０１２７】
（ｅ）下記条件のＣＤＥ処理で、除去可能な膜５である粗な酸化膜のみエッチングを施す。
条件
ＨＦペーパー中に５分間設定。
以上で図３１の構造とした。
【０１２８】
全面に下記条件でのＳｉＯ_２を形成させる。

【０１２９】
全面エッチング（下記条件）を施し、サイドウォール１６ａ，１６ｂを形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
以上で図３２の構造とした。
【０１３０】
更に、ソース／ドレインイオン注入を施す。
条件
ｎｃｈ
Ａｓ３０ｋｅＶ５ｅ１５／ｃｍ^２
ｎｃｈ
ＢＦ_２３０ｋｅＶ５ｅ１５／ｃｍ^２
これによりソース／ドレイン１３ａ，１３ｂを構えた図３２の構造が得られた。
【０１３１】
（ｆ）全面に下記条件でのＳｉＯ_２層間膜１８ａを形成させる。

【０１３２】
レジストパターニング後、ドライエッチングで接続孔１９を形成する。
条件
ガスＣ_４Ｆ_８＝３０ｓｃｃｍ
ＲＦパワー４．０Ｗ／ｃｍ^２
マイクロ波パワー４００ｍＡ
圧力０．２５Ｐａ
【０１３３】
次に埋め込み材料２１として、Ｗプラグを接続孔内に形成させる。まず下地密着層２０（Ｔｉ／ＴｉＮ）を下記条件で形成させる。

ＴｉＮ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【０１３４】
更に、下記条件でＣＶＤＷを接続孔内に埋め込む。更に下記条件のエッチバックにより、埋め込みプラグ２１（図３３）を形成する。
条件例
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５００ｎｍ
Ｗエッチングバック条件
ガスＳＦ_６／Ａｒ＝１５０／１１０ｓｃｃｍ
圧力２６Ｐａ
ＲＦパワー５００Ｗ
【０１３５】
更に、下地基板上にＡｌ配線２３を形成させる。まずバリア層２２であるＴｉを成膜し、次いでＡｌを成膜する条件は下記のとおりとした。
Ｔｉ成膜
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＡｒ＝１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
Ａｌ成膜
条件例
パワー２２．５ｋＷ
成膜温度１５０℃
ガスＡｒ＝４０ｓｃｃｍ
膜厚５００ｎｍ
圧力０．４７Ｐａ
【０１３６】
その後、レジストパターニング及び下記条件のドライエッチングで配線層２３を形成させる。以上で図３３の配線構造を有するＭＯＳ半導体装置を得た。
条件
ガスＢＣｌ_３／Ｃｌ_２＝６０／９０ｓｃｃｍ
マイクロ波パワー１０００Ｗ
ＲＦパワー５０Ｗ
圧力０．０１６Ｐａ
本実施例によっても、実施例７と同様の効果が得られる。
【０１３７】
実施例１０
この実施例は、実施例８についてＷゲートを形成させた構造を示すものである。
【０１３８】
本実施例は、実施例７の（ｄ）工程の部分のみの変更となる。実施例７の（ｃ）工程までを行うことによって図２４の構造を得た後、ここの（ｄ）工程を行う。
【０１３９】
（ｄ）全面に下記条件でリンドープ多結晶Ｓｉを形成させる。

【０１４０】
次に下記条件でＴｉＮを成膜する。
条件
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【０１４１】
更に、Ｗを下記条件で形成させる。
条件
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５０ｎｍ
【０１４２】
全面ＣＭＰを行い上記で形成したＷ、及び多結晶Ｓｉ膜を削り取る。
条件
ＣＭＰ装置を用い、
研磨プレート回転数３７ｒｐｍ
ウエハー保持資料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スラリーＨ_２Ｏ_２を２２５リットル／ｍｉｎ
Ｗを研磨後、
スラリーＫＯＨを２２５リットル／ｍｉｎ
に変更し研磨する。
【０１４３】
以下実施例７の工程（ｄ）以降と同様である。本実施例によっても、実施例７と同様の効果が得られる。
【０１４４】
実施例１１
この実施例は、実施例９についてＷゲートを用いた構造を示すものである。
【０１４５】
本実施例は、実施例９の（ｄ）工程のみの変更である。実施例９の工程（ｃ）の途中までを行ってレジスト４を除去し、溝３１をあけた後、次の（ｄ）工程を行う。
【０１４６】
（ｄ）次の条件で多結晶Ｓｉの成膜を行う。

【０１４７】
次に、下記条件でＴｉＮを成膜する。
条件例
パワー４ｋＷ
成膜温度１５０℃
ガスＮ_２／Ａｒ＝５０／１００ｓｃｃｍ
膜厚３０ｎｍ
圧力０．４７Ｐａ
【０１４８】
Ｗを下記条件で形成させ、更に下記条件で、研磨を行う。
Ｗ成膜条件
ガスＷＦ_６／Ｈ_２＝６０／４００ｓｃｃｍ
温度４５０℃
圧力１０６４０Ｐａ
膜厚５０ｎｍ
研磨条件
ＣＭＰ装置を用い、
研磨プレート回転数３７ｒｐｍ
ウエハー保持試料台回転数１７ｒｐｍ
研磨圧力５．５Ｅ８Ｐａ
スリラーＨ_２Ｏを２２５リットル／ｍｉｎ
Ｗを研磨後、
スリラーＫＯＨを２２５リットル／ｍｉｎ
【０１４９】
以降は、実施例９の工程（ｄ）以降と同等である。本実施例によっても、実施例７と同様の効果が得られる。
【０１５０】
本発明は、上記した各実施例に限定されるものでなく、その目的が達成できるなら他の具体的な手法を用いても構わない。ＭＯＳデバイス以外の積層ゲート構造を有する他のデバイス（ハイポーラトランジスタ、ＣＣＤ等）にも適用できた。
【０１５１】
【発明の効果】
上述の如く本発明によれば、加工精度良く、ゲート等の電極形成が可能となる。例えば、細線効果もなく、低抵抗な微細ゲートを形成でき、また、ドライエッチングの加工が、電極材料のエッチングの必要がなく、例えばＳｉＯ_２系のみなのでプロセスが容易になり、また、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながり、ゲート等の電極の低抵抗化でゲート遅延等が改善され、素子速度等を向上させることができた。
【図面の簡単な説明】
【図１】実施例１の工程を順に断面図で示すものである（１）。
【図２】実施例１の工程を順に断面図で示すものである（２）。
【図３】実施例１の工程を順に断面図で示すものである（３）。
【図４】実施例１の工程を順に断面図で示すものである（４）。
【図５】実施例２の工程を順に断面図で示すものである（１）。
【図６】実施例２の工程を順に断面図で示すものである（２）。
【図７】実施例３の工程を順に断面図で示すものである（１）。
【図８】実施例３の工程を順に断面図で示すものである（２）。
【図９】実施例３の工程を順に断面図で示すものである（３）。
【図１０】実施例３の工程を順に断面図で示すものである（４）。
【図１１】実施例３の工程を順に断面図で示すものである（５）。
【図１２】実施例３の工程を順に断面図で示すものである（６）。
【図１３】実施例４を示す図である。
【図１４】実施例５を示す図である。
【図１５】実施例６の工程を順に断面図で示すものである（１）。
【図１６】実施例６の工程を順に断面図で示すものである（２）。
【図１７】実施例６の工程を順に断面図で示すものである（３）。
【図１８】従来例の工程を順に断面図で示すものである（１）。
【図１９】従来例の工程を順に断面図で示すものである（２）。
【図２０】従来例の工程を順に断面図で示すものである（３）。
【図２１】従来例の工程を順に断面図で示すものである（４）。
【図２２】実施例７の工程を順に断面図で示すものである（１）。
【図２３】実施例７の工程を順に断面図で示すものである（２）。
【図２４】実施例７の工程を順に断面図で示すものである（３）。
【図２５】実施例７の工程を順に断面図で示すものである（４）。
【図２６】実施例７の工程を順に断面図で示すものである（５）。
【図２７】実施例７の工程を順に断面図で示すものである（６）。
【図２８】実施例９の工程を順に断面図で示すものである（１）。
【図２９】実施例９の工程を順に断面図で示すものである（２）。
【図３０】実施例９の工程を順に断面図で示すものである（３）。
【図３１】実施例９の工程を順に断面図で示すものである（４）。
【図３２】実施例９の工程を順に断面図で示すものである（５）。
【図３３】実施例９の工程を順に断面図で示すものである（６）。
【符号の説明】
１基板（半導体（Ｓｉ）基板）
１２素子分離領域
２（溝を形成する）絶縁膜（ＳｉＯ_２）
２ａ除去可能な（粗な）膜
３溝
４レジストパターン
５除去可能な（粗な）膜
１３ａ，１３ｂ
ソース／ドレイン領域
１４ａ，１４ｂ
ＬＤＤ領域
１５ａ，１５Ａ
電極材料（ポリＳｉ）
１５ｂ電極材料（ＷＳｉ）
１５Ｂ電極材料（ＴｉＮ）
１５ｃ，１５Ｃ
電極材料（Ｗ）
１６ａ，１６ｂ
ゲートサイドウォール
１７ゲート絶縁膜（ゲート酸化膜）
１８層間絶縁膜（第２の絶縁膜）（ＳｉＯ_２）
１９接続孔
２３配線材料（Ａｌ−Ｓｉ）
２０ＴｉＮ／Ｔｉ
２１Ｗ
２２ＴｉＮ[0001]
[Industrial application fields]
The present invention relates to a wiring forming method and a semiconductor device manufacturing method using the wiring forming method. The present invention can be used for wiring formation of various electronic materials and the like, and can be used for manufacturing various semiconductor devices such as a semiconductor integrated circuit device having a fine element structure.
[0002]
[Prior art and its problems]
For example, in the field of various semiconductor devices, further improvement in performance is required, and miniaturization of elements for increasing the degree of integration is progressing.
[0003]
In particular, in the field of storage devices, for example, as the memory increases, the manufacturing process becomes complicated. In particular, with the miniaturization of the wiring width for integration as described above, the difficulty of the fine photolithography technique and its processing technique has increased by orders of magnitude.
[0004]
Here, a conventional semiconductor process example is shown below.
[0005]
(A) Refer to FIG. An element isolation region 12 (LOCOS-SiO) is formed on a semiconductor substrate 1 (here, Si substrate).₂).
[0006]
(B) Next, an oxide film (SiO 2) used as the gate insulating film 17₂Etc.), and further,

layers

15a and 15b of polycrystalline Si and WSi are formed (FIG. 19).
[0007]
(C) Pattern the gate. At this time, in order to form fine wiring, fine gate patterning is performed by an exposure technique after resist patterning. Thus, the structure of FIG. 20 in which the gate 15 is formed is obtained. However, in this case, there is a problem that patterning cannot be performed according to the dimensions due to the influence of the reflection of the ground during exposure. Therefore, the influence of reflection is reduced by using a resist film containing a die or applying an antireflection film or the like on the gate. However, when a die-containing resist is used, there is a problem that the resolution of patterning deteriorates. In addition, when an antireflection film is formed on the gate, dry etching patterning is required for the entire antireflection film, which increases the film thickness and increases the difficulty of dry etching techniques.
[0008]
Further, if the gate structure is, for example, a laminated structure of two

layers

15b and 15a of WSi / polySi as shown in the drawing, it is necessary to etch both the WSi layer 15b and the underlying poly-Si layer 15a, that is, silicide-based Therefore, it is necessary to perform both of the etching and the poly-Si etching.
[0009]
(D) After the structure of FIG. 20 is formed, ion implantation for forming the

LDD regions

14a and 14b is performed to form the

gate sidewalls

16a and 16b, and ion implantation for forming the source /

drains

13a and 13b is performed. In the illustrated process, the MOS transistor is formed in this way, but for the reason described above, there is a problem that the difficulty of manufacturing increases.
[0010]
In addition, a conventional gate wiring typically uses a polycide structure such as that illustrated in FIG. 21 using WSi. At present, the resistivity of WSi itself formed by CVD is about 80 μΩcm, but further resistance reduction is required. Especially for LSIs that require high-speed logic such as MPU, TiSi has the lowest resistance among silicides.₂A material such as (having a resistivity of 15 μΩcm) is used. However, with the miniaturization of elements, the gate wiring width is also miniaturized. For this purpose, TiSi to be formed₂However, the bulk resistivity of 15 μΩcm cannot be maintained, and a 0.25 μm wide gate has a problem of increasing to about 80 μΩcm. The increase in resistance when this is miniaturized is called "thin line effect". However, a material with a small thin line effect is used, or a fine structure is formed well despite the thin line effect. Technology is required. For the reasons described above, selection of a gate material will be essential in the future. However, until now, there has been no decisive factor in material layers and process improvement.
[0011]
OBJECT OF THE INVENTION
The present invention has been made in view of the above circumstances, and an object thereof is to provide a technique capable of forming an electrode such as a gate with high processing accuracy. For example, an object of the present invention is to provide a technique capable of suppressing the influence of the fine line effect and forming an electrode such as a low resistance and fine gate electrode. Further, it is not always necessary to perform dry etching processing for electrode formation, for example, SiO 2₂As a result, the etching process for the electrodes can be made unnecessary, and as a result, etching gas such as WSi can be saved, thereby providing a technology that leads to cost reduction. Is. Further, it is intended to provide a wiring forming method and a semiconductor device manufacturing method capable of improving the gate delay and the like by reducing the resistance of an electrode such as a gate and improving the element speed.
[0012]
[Means for achieving the objectives]
The wiring forming method of the present invention is a wiring forming method having a step of forming an electrode structure on a substrate. A groove corresponding to the electrode width is formed in advance, and an electrode material is formed only in the groove to form an electrode. The wiring forming method is characterized in that the above object is achieved.
[0013]
In this case, as a means for forming the electrode material only in the groove, a means for polishing after the electrode material is formed can be used. If it does in this way, after performing electrode material formation which embeds electrode material in a groove | channel, it can achieve formation of the electrode in a predetermined position (inside a groove | channel) only by polishing.
[0014]
The groove can be implemented in a form formed in an insulating film on a semiconductor substrate. In the insulating film, a dopant of a type electrically opposite to the dopant existing in the base semiconductor substrate on which the insulating film is formed can be introduced in advance.
[0015]
In this case, the dopant can be introduced into the substrate by, for example, diffusing the dopant in the insulating film into the base semiconductor substrate in a subsequent process.
[0016]
In the present invention, the groove is formed in a removable film (eg, a rough insulating film) formed on the substrate, and after the electrode material is formed only in the groove, the removable film forming the groove is removed. Furthermore, an insulating film (second insulating film) can be formed again on the portion including the electrode forming portion and the upper portion.
[0017]
In this case, an impurity implantation step for forming a transistor can be performed before forming the insulating film (second insulating film).
[0018]
In the present invention, a film is formed on the outermost surface embedded in the groove, and the film is formed with a film thickness thicker than the range of ions to be implanted, and ion implantation is performed through the film. Can be adopted. In this case, it is possible to adopt a mode in which a material having a higher ion implantation stopping ability than the material forming the groove is formed on the outermost surface embedded in the groove, and in this state, ions are implanted into the base.
[0019]
Further, the wiring forming method of the present invention is a wiring forming method having a step of forming an electrode structure on a substrate. A resist pattern corresponding to the electrode width is formed in advance, and a removable film is further formed. Forming a groove corresponding to the electrode width by removing the electrode, forming an electrode material only in the groove, and forming the electrode by removing the removable film. Thus, the above object is achieved.
[0020]
In this case, the removable film can be formed at a temperature at which the resist material does not decompose.
[0021]
The semiconductor device manufacturing method of the present invention is a semiconductor device manufacturing method including a step of forming an electrode structure on a semiconductor substrate. A groove corresponding to the electrode width is formed in advance, and an electrode material is formed only in the groove. And a step of forming an electrode. In this case, various means that can be employed in the above-described wiring forming method can be used as the means for leaving the electrode material only in the groove and the other various means.
[0022]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a resist structure having an electrode width on an electrode formation region before forming an electrode. After forming an insulating film other than the above-formed resist pattern portion at a temperature at which the resist material does not decompose, and forming a groove by removing only the resist pattern, an electrode is formed in the groove, Thereafter, the semiconductor device manufacturing method includes a step of removing the insulating film and implanting impurities of a type opposite to the substrate in a self-aligning manner, thereby achieving the object.
[0023]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a resist pattern having an electrode width on a substrate in an electrode formation region before forming the electrode. Then, impurities of the opposite type to the substrate are implanted in a self-aligned manner, an insulating film is formed at a temperature that does not decompose the resist pattern, and the resist pattern portion is removed. And then removing the insulating film, which achieves the above object.
[0024]
The present invention can be preferably used for wiring formation including a gate electrode forming step and for manufacturing a semiconductor device. For example, the gate electrode wiring in the MOSFET can be embodied as a method of forming a groove having the wiring width in advance and forming the gate electrode wiring only in the groove.
[0025]
In this case, the gate electrode wiring structure can be a silicon / poly Si structure, a metal / silicide / poly Si structure, a refractory metal / adhesion layer metal / poly Si structure, or the like.
[0026]
The silicide in this case has a structure of a refractory metal silicide such as WSi, TiSi, CoSi, MoSi, ZrSi, HfSi, NiSi, PtSi, and the refractory metal or metal is made of SiO, such as W, Mo, Ti, etc.₂Compared to the above, a metal having a higher ion implantation stopping ability can be used, and a structure in which the density layer metal is TiN, WN, Ti, WSi, TiSi, CoSi, MoSi, NiSi or the like can be used.
[0027]
As a method of forming the gate electrode wiring only in the trench, it is possible to adopt an embodiment in which a gate forming material (gate material) is formed on the entire surface, and then polishing, particularly chemical mechanical polishing (CMP) is performed.
[0028]
In the present invention, the insulating film can be formed by liquid phase CVD, plasma TEOSCVD, or the like.
[0029]
As this CVD, as a supply gas source for forming the CVD film, H₂O / TEOS, H₂O / SiH₄Series, H₂O₂/ TEOS, H₂O₂/ SiH₄An insulating film formed from a system can be used.
[0030]
In the present invention, the temperature at which the resist does not decompose can be 120 ° C. or lower.
[0031]
[Action]
According to the present invention, a groove corresponding to the electrode width is formed in advance, for example, a groove is formed in an insulating film or the like on the semiconductor substrate, and an electrode material is formed only in the groove to form an electrode. A highly accurate electrode can be easily formed simply by processing so that the electrode material remains in the groove after the electrode material is formed. If an electrode material is formed and processed by lithography technology using a photoresist as in the past, processing deviation will inevitably occur and accuracy cannot be increased, but groove formation is achieved with relative ease and high accuracy. Therefore, it is possible to form a wiring having an easy and accurate electrode structure by adopting a method of forming an electrode in this groove as in the present invention.
[0032]
For example, an oxide film (for example, SiO₂The groove can be formed with high precision only by relatively easy fine patterning such as), and the formation of the fine electrode can be achieved with good controllability by forming the electrode here. Thereby, for example, the influence of the fine line effect can be suppressed, and it is possible to form a low resistance and fine electrode such as a gate electrode. Further, since the electrode structure can be formed by embedding the electrode material in the groove, it is not always necessary to perform dry etching processing for forming the electrode.₂Since only the system etching is required, the process becomes easy and the etching for forming the electrode can be omitted. As a result, etching gas such as WSi can be saved, leading to cost reduction. In addition, due to these, it is possible to improve the gate delay and the like by reducing the resistance of the electrode such as the gate, and to improve the device speed and the like.
[0033]
In the practice of the present invention, electrode processing of gates and the like is performed using polishing, for example, CMP (Chemical Mechanical Polishing), so that electrode processing of fine gates and the like can be formed with good controllability.
[0034]
Furthermore, by using W as a gate material, a structure in which a resistance increase due to the thin wire effect of the gate does not occur can be achieved. In particular, when W is formed by CVD which can form W having low resistance, in the prior art, peeling is likely to occur due to poor adhesion of W, but the present invention is applied to form W in the groove. It becomes the structure which can also prevent peeling by making it.
[0035]
In the method for manufacturing a semiconductor device of the present invention, it is possible to achieve the formation of the electrode structure having the above-described advantages, thereby improving the gate delay and the like in the MOS structure, for example, and increasing the speed.
[0036]
【Example】
Examples of the present invention will be described below. However, as a matter of course, the present invention is not limited to the examples described below.
[0037]
Example 1
In this embodiment, the present invention is embodied in a silicon semiconductor device that can be used as a memory device, and is particularly applied to the formation of a miniaturized and integrated MOSFET structure.
[0038]
In this embodiment, with respect to the insulating film formed on the Si substrate, an impurity of the opposite type to that of the underlying Si substrate is introduced in advance, and then a fine groove is formed in the insulating film, and gate oxidation is performed in the groove. A film is formed, an electrode material (here, a gate material) is deposited on the entire surface, and then a gate is formed only in the trench using CMP. Further, the impurity introduction layer is formed by diffusing impurities in the insulating film in the Si substrate by heat treatment.
[0039]
The steps of this example are shown in FIGS. In the present embodiment, in the case of having a step of forming an electrode structure 15 (here, a gate electrode, see FIG. 4) on the substrate 1, a groove 3 corresponding to the electrode width is formed in advance (FIG. 1). An electrode material is formed only inside (FIGS. 2 and 3), and the electrode 15 is formed.
[0040]
Here, as a means for forming the electrode material only in the groove 3, a means for polishing the

electrode materials

15a and 15b (FIG. 2) and making the structure shown in FIG. 3 is used.
[0041]
In this embodiment, the groove 3 is formed in the insulating film 2 on the semiconductor substrate 1 (here, Si substrate) (FIG. 1), and the underlying semiconductor in which the insulating film 2 is formed in advance in the insulating film 2. A dopant that is electrically opposite to the dopant present in the substrate 1 is introduced.
[0042]
The dopant in the insulating film 2 is diffused into the underlying semiconductor substrate 1 in a subsequent process (FIG. 4), and impurities are introduced.
[0043]
More specifically, in this embodiment, the following steps (a) to (d) are performed. Please refer to FIG. 1 to FIG.
[0044]
(A) Element isolation region 12 (here, SiO₂After the formation of the LOCOS selective oxidation region, a CVD oxide film is formed under the following conditions. As a result, SiO containing phosphorus as an impurity₂A film (PSG film) is formed as the insulating film 2.

[0045]
After the resist patterning, the trench 3 is formed in the formed insulating film 2 by dry etching under the following conditions.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
[0046]
Further, an oxide film to be the gate insulating film 17 is formed by oxidation under the following conditions. As a result, only the exposed surface of the substrate 1 (the bottom of the groove 3) is selectively oxidized. Thereby, the structure of FIG. 1 is obtained.
conditions
Gas H₂/ O₂= 6 / 4sccm
Temperature 850 ° C
Film thickness 9nm
[0047]
(B) Next, phosphorus-doped polycrystalline Si is formed on the entire surface as the first electrode material (gate material) 15a as described below.

[0048]
Further, refractory metal silicide, particularly WSi, is formed as the second electrode material (gate material) 15b under the following conditions. Thereby, the structure of FIG. 2 is obtained.

[0049]
(C) Next, polishing, in particular, full-surface chemical mechanical polishing (CMP) under the following conditions is performed to scrape the formed

electrode materials

15b and 15a (WSi and polycrystalline Si film). As a result, as shown in FIG. 3, a structure in which the electrode material 15 is formed only in the groove 3 is obtained.
conditions
Using CMP equipment
Polishing plate rotation speed 37rpm
Wafer holding sample table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Slurry KOH 225 liters / min
Note that such CMP can be performed satisfactorily. Givens, et. al. , “A Low-Temperature LocalInterconnect Process in a 0.25-μm-Channel CMOS Logic Technology with Shallow Trench Isolation”, June 7-8, 1994VM, 1994. TiSi₂There is a description of an example in which a buried W wiring using CMP is performed on a gate, and thus it is shown that CMP of a W-based material is possible.
[0050]
(D) In this embodiment, heat treatment is performed thereafter, and impurities are solid-phase diffused from the insulating film 2 into the Si substrate 1 to form source / drains 13a and 13b, thereby forming an NMOS transistor. As a result, the device structure shown in FIG. 4 could be formed with good controllability of the gate electrode 15.
[0051]
As described above, according to the present embodiment, the following specific effects are brought about.
(1) The electrode 15 (here, the gate) can be formed with high processing accuracy.
(2) Since the electrode 15 formed in this embodiment is a gate using W, the resistivity can be maintained even if W becomes fine. In other words, a fine gate having a low resistance can be formed without the effect of a fine line in which the resistance is excessive.
(3) There is no need to etch the electrode material (gate material), and the dry etching process is performed on the insulating film 2 SiO₂Since it is only a system, the process becomes easy. In addition, an etching gas such as WSi as a gate material is saved, leading to cost reduction.
(4) The gate delay is improved by reducing the resistance of the electrode (gate), and the device speed and the like are improved.
[0052]
Example 2
In this embodiment, a fine groove is formed in an insulating film, an oxide film serving as a gate insulating film is formed in the groove, a gate material as an electrode material is deposited on the entire surface, and ion implantation is performed from the insulating film in which the groove is formed. A heavy mass substance with high stopping power (for example, W of atomic number 74 is SiO₂In contrast, an electrode (gate) is formed on the electrode material (gate material), and then the CMP (gate) is formed only in the trench using CMP. Thereafter, impurity ion implantation such as source / drain formation is performed to form a CMOS transistor. That is, in this embodiment, the material for forming the groove (the material constituting the insulating film 2. Here, SiO 2 is used.₂) A mode in which a substance having higher ion implantation stopping ability (here, W, which is the third electrode material 15c) is formed on the outermost surface embedded in the groove, and in this state, ions are implanted into the base.
[0053]
Hereinafter, the present embodiment will be described in detail with reference to FIGS. 5 and 6.
[0054]
This embodiment is changed after the step (b) of the first embodiment. That is, the following steps (b) to (d) are performed after the step (a) similar to that of the first embodiment.
[0055]
(B) An impurity-containing polycrystalline Si film (DOPOS) is formed as a first electrode material (gate material) 15a on the entire surface under the following conditions.
Polycrystalline Si film formation conditions

[0056]
Further, WSi is formed as the second electrode material (gate material) 15b under the following conditions.

[0057]
Further, W is formed as the third electrode material (gate material) 15c under the following conditions. Thus, the structure of FIG. 5 is obtained.

[0058]
(C) Next, CMP is performed on the entire surface as described below, and the W, WSi, and polycrystalline Si films that are electrode materials (gate materials) 15c, 15b, and 15a are removed. As a result, the electrode material 15 is formed only in the groove 3 as shown in FIG.
conditions
Using CMP equipment
Polishing plate rotation speed 37rpm
Wafer holding material table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Thriller KOH 225 liters / min
[0059]
Source / drain ion implantation is performed on the entire surface. By making the following conditions, the W portion forming the electrode material 15c has a high ion implantation blocking capability, so that the film thickness is larger than the ion range of ion implantation in this case, and the implanted ions Is not implanted into the substrate 1.
conditions
As^{+ +}100 keV, 5e15 / cm²
[0060]
(D) An activation heat treatment is performed under the following conditions. Thus, the structure of FIG. 6 in which the source / drains 13a and 13b were formed was obtained.
conditions
1000 ° C for 10 seconds
N₂= 5 liters / min
[0061]
Example 3
In this example, in advance, coarse SiO₂A film is formed, a fine groove is further formed, an oxide film as a gate insulating film is formed in the groove, a gate material as an electrode material is deposited on the entire surface, and then the electrode material (gate gate) is formed only in the groove using CMP. Material). Further, the rough oxide film is removed, and then the source / drain regions are formed.
[0062]
That is, in this embodiment, the groove is formed in the insulating film, and after forming the electrode material only in the groove, the insulating film forming the groove is removed. Thus, since the insulating film in this case is to be removed, it is formed of a rough material. After the insulating film was removed, a second insulating film was formed again on the part including the electrode side and upper part. At this time, an impurity implantation step for forming a transistor is performed before forming the second insulating film. Note that since the film for forming the groove is removed later, the film may not necessarily be an insulating film.
[0063]
In the present embodiment, the following steps (a) to (f) are performed in more detail. Please refer to FIG. 7 to FIG.
(A) Element isolation region 12 (here, LOCOS-SiO₂) After the formation, a relatively rough CVD oxide film is formed as the insulating film 2a under the following conditions.
conditions

[0064]
After resist patterning, grooves 3 are formed by dry etching under the following conditions.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
[0065]
Further, only the bottom of the trench 3 is oxidized under the following conditions to form an oxide film as the gate insulating film 17 (FIG. 7).
conditions
Gas H₂/ O₂= 6 / 4sccm
Temperature 850 ° C
Film thickness 9nm
[0066]
(B) Phosphorous-doped polycrystalline Si is formed as a first electrode material (gate material) 15a on the entire surface as follows.

[0067]
Further, WSi is formed as the second electrode material (gate material) 15b. Thus, the structure of FIG. 8 is obtained.

[0068]
(C) The entire surface is subjected to CMP as described below, and the WSi and polycrystalline Si films as the electrode materials (gate materials) 15b and 15a are removed (FIG. 9).
conditions
Using CMP equipment
Polishing plate rotation speed 37rpm
Wafer holding sample table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Thriller KOH 225 liters / min
[0069]
(D) Only the insulating film 2a made of a rough oxide film is etched by a CDE (chemical dry etching) process under the following conditions.
conditions
Set for 5 minutes in HF vapor
For the 40th Applied Physics-related Joint Lecture Proceedings (Spring Report of 1993) 29a-ZV-4 “Selective Etching of Phosphorus-Containing Oxide Film by Low Pressure Gas Phase HF Treatment”, CNDSiO by HF vapor₂There are reports of experiments on the selection ratio between the film and the thermal oxide film forming LOCOS and the like. From this, it can be seen that the selection ratio is 1000 or more and the CDE can be carried out satisfactorily.
[0070]
Next, LDD ion implantation under the following conditions is performed.
nch
As 20 keV 5e13 / cm²
pch
B 20 keV 5e13 / cm²
Thus, the structure of FIG. 10 in which the

LDD regions

14a and 14b are formed is obtained.
[0071]
(E) SiO for forming sidewall on the entire surface as follows₂To form.

[0072]
The entire surface is etched back as described below to

form sidewalls

16a and 16b.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
[0073]
Further, source / drain ion implantation is performed.
conditions
nch
As 30keV 5e15 / cm²
pch
BF₂ 30 keV 5e15 / cm²
Thus, the structure of FIG. 11 in which the source / drains 13a and 13b are formed is obtained.
[0074]
(F) SiO which is the second insulating film on the entire surface under the following conditions₂An interlayer film 18 is formed.

[0075]
After the resist patterning, the connection holes 19 are formed by dry etching under the following conditions.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
[0076]
Next, a W plug is formed in the connection hole as a buried wiring structure. First, the base adhesion layer 20 (Ti layer, TiN layer) is formed in the connection hole 19 as follows.
Ti film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas Ar = 100sccm
Film thickness 30nm
Pressure 0.47Pa
TiN film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0077]
Further, CVDW is embedded in the connection hole 19 as the filling material 21 under the following conditions. Further, etching back is performed as follows.
CVD conditions
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 500nm
W etching back condition
Gas SF₆/ Ar = 150 / 110sccm
Pressure 26Pa
RF power 500W
[0078]
Further, an Al wiring is formed as the wiring 23 on the base substrate. First, a Ti film is formed as the barrier layer 22 as follows.
Ti film formation condition example
Power 4kW
Deposition temperature 150 ° C
Gas Ar = 100sccm
Film thickness 30nm
Pressure 0.47Pa
Next, an Al film for forming the wiring 23 is formed under the following conditions.
Example of Al film formation conditions
Power 22.5kW
Deposition temperature 150 ° C
Gas Ar = 40sccm
Film thickness 500nm
Pressure 0.47Pa
[0079]
Thereafter, the wiring 23 is formed by resist patterning and dry etching under the following conditions.
conditions
Gas BCl₃/ Cl₂= 60 / 90sccm
Microwave power 1000W
RF power 50W
Pressure 0.016Pa
Thereby, the semiconductor device structure after completion of the metal wiring of FIG. 12 is obtained.
[0080]
Example 4
This embodiment shows a structure in which a W gate is formed in the second embodiment. The change of the part of the process (b) of Example 2 is shown. Please refer to FIG.
[0081]
(B) After the step (a) of the first embodiment, phosphorus-doped polycrystalline Si is further formed as the first electrode material 15A on the entire surface under the following conditions with respect to the structure shown in FIG.

Next, TiN is formed as a second electrode material 15B (adhesion material) as follows.
conditions
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0082]
Further, W is formed as the third electrode material 15C as follows. In this way, the structure of FIG. 13 is obtained.
conditions
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 50nm
[0083]
Hereinafter, the same operations as those in Example 2 (c) and after are performed. Thereby, a semiconductor device having a gate electrode having a W / TiN / PolySi structure is obtained.
[0084]
Example 5
This embodiment shows a structure using a W gate in the third embodiment.
[0085]
This is a change only in (b) of the third embodiment. The following film formation is further performed on the structure of FIG. Refer to FIG. First, phosphorus-doped polycrystalline Si is formed as the first electrode material 15A under the following conditions.

[0086]
Next, TiN is formed as the second electrode material 15B (adhesion material).
conditions
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0087]
Further, W is formed as the third electrode material 15C as follows.
conditions
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 50nm
The subsequent steps are the same as those in the third embodiment (c) and thereafter. As a result, a semiconductor device equivalent to that shown in FIG. 12 having the W / TiN / PolySi gate structure is obtained.
[0088]
Example 6
This embodiment is a structure and manufacturing method in which the LOCOS protrusion is further flattened by using CMP. With this manufacturing method, LOCOS, which is element isolation, and the gate portion can be completely planarized.
[0089]
In this example, after performing the following planarization process, the process (a) of the above-described Example 3 is performed, and further, the same process as in Example 5 is performed to complete the device, so only the previous process is described. . Please refer to FIG. 15 to FIG.
(A) As shown in FIG. 15, a LOCOS portion is formed as an element isolation region 12 on the Si substrate 1.
(B) Thereafter, the entire surface is planarized using CMP. Thereby, the planarization structure shown in FIG. 16 is obtained.
[0090]
Thereafter, the same processes as those in (c) and after of Example 3 were performed, and a W gate structure similar to that in Example 5 was formed to obtain the semiconductor device of FIG. Corresponding symbols are attached.
[0091]
Example 7
In this embodiment, a resist is patterned in the gate region portion, and then SiO 2 is formed by liquid phase CVD.₂Is deposited. Polish SiO on resist₂The gate material is formed after removing the resist, and the gate material is formed only in the groove by CMP. SiO₂After the removal, source / drain ion implantation is performed in a self-aligned manner. Please refer to FIG. 22 to FIG.
[0092]
In this embodiment, when the electrode structure 15 is formed on the substrate 1 in the wiring formation method, the resist pattern 4 corresponding to the electrode width is formed in advance (FIG. 22), and the removable film 5 (here, the liquid phase). SiO by CVD₂A film) is formed (FIG. 23), and the resist pattern 4 is removed to form a groove 3 corresponding to the electrode width (FIG. 24), and

electrode materials

15a and 15b are formed only in the groove 3 (FIG. 23). 25) An electrode (here, the gate 15) is formed by removing the removable film 5 (FIG. 26).
[0093]
More specifically, in this embodiment, the following steps (a) to (f) are performed.
[0094]
(A) After forming the element isolation region 12 (LOCOS) on the semiconductor substrate 1 (Si substrate), resist patterning corresponding to the electrode (here, the gate) to be formed is performed (FIG. 22). The formed resist pattern is denoted by reference numeral 4.
[0095]
(B) Next, under the following conditions, SiO is formed on the entire surface by liquid phase CVD.₂Form. Note that the resist material does not decompose at the following temperatures.
conditions
Gas TEOS / H₂O = 500/100 sccm
Pressure 1200P
RF power 300W
Temperature 50 ℃
Film thickness 20nm
[0096]
Next, the entire surface is polished under the following conditions.
conditions
Using CMP equipment
Polishing plate rotation speed 37rpm
Wafer holding sample table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Slurry KOH 225 liters / min
From below, the planarized removable film 5 (liquid phase CVD-SiO₂The structure shown in FIG. 23 is obtained.
[0097]
(C) Next, the resist pattern 4 is removed. Here, O for resist material under the following conditions:₂The resist pattern 4 is removed by ashing.
conditions
Gas O₂/ N₂= 3.75 SLM / 0.37 SLM
Pressure 266Pa
RF power 1kW
180 ° C
Thus, the structure of FIG. 24 is obtained.
[0098]
(D) Further, an oxide film as the gate insulating film 17 is formed as follows.
conditions
Gas H₂/ O₂= 6 / 4sccm
Temperature 850 ° C
Film thickness 9nm
[0099]
First, phosphorus-doped polycrystalline Si is formed on the entire surface under the following conditions as an electrode material. This is indicated by reference numeral 15a.

[0100]
Further, WSi is formed as a gate electrode material under the following conditions. This is indicated by reference numeral 15b.

[0101]
Full surface CMP is performed under the following conditions to scrape the formed WSi and polycrystalline Si films.
conditions
Using CMP equipment
Polishing plate rotation speed 37rpm
Wafer holding material table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Slurry KOH 225 liters / min
Thus, the structure of FIG. 25 in which the PolySi 15a / WSi 15b structure is formed in the groove 3 is obtained.
[0102]
(E) Next, SiO formed by liquid phase CVD by CDE under the following conditions:₂Only the layer (removable film 5) is removed.
conditions
Set for 5 minutes in HF vapor.
(As mentioned above, CVDSiO of HF vapor₂The selectivity between the film and the thermal oxide film is 1000 or more. )
[0103]
Further, LDD ion implantation is performed as follows to form

LDD regions

14a and 14b.
conditions
nch
As 35keV 2e13 / cm²
nch
BF 225 keV le13 / cm²
[0104]
Next, SiO for forming sidewalls on the entire surface under the following conditions₂To form.

A 300 nm thick film is etched back to

form sidewalls

16a and 16b.
[0105]
Further, source / drain ion implantation is performed under the following conditions.
conditions
NMOS
As 30keV 5e15 / cm²
PMOS
BF₂ 30 keV 8e15 / cm²
Thus, the structure of FIG. 26 in which the source / drains 13a and 13b were formed was obtained.
[0106]
(F) The interlayer film 18a is formed under the following conditions. Further, heat treatment is performed, and impurities are solid-phase diffused in the Si substrate 1 to form a MOS transistor.

[0107]
After the resist patterning, the connection holes 19 are formed by dry etching.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
[0108]
Next, the W plug 21 is formed in the connection hole 19. First, a Ti / TiN film is formed as the base adhesion layer 19. Ti film formation was performed as follows.
Ti film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas Ar = 100sccm
Film thickness 30nm
Pressure 0.47Pa
Further, TiW film formation was performed as follows.
TiN film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0109]
Further, CVDW is buried in the connection hole 19 under the following conditions, and then etched back to form a buried plug 21.
Example condition
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 500nm
W etch back condition
Example condition
Gas SF₆/ Ar = 150 / 110sccm
Pressure 26Pa
RF power 500W
[0110]
Further, an Al wiring 23 is formed. First, a Ti layer 22 is formed as a base layer as follows, and then an Al film is formed to obtain a wiring layer.
Ti film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas Ar = 100sccm
Film thickness 30nm
Pressure 0.47Pa
Al film formation
Example condition
Power 22.5kW
Deposition temperature 150 ° C
Gas Ar = 40sccm
Film thickness 500nm
Pressure 0.47Pa
[0111]
Thereafter, the wiring 23 is formed by resist patterning and dry etching under the following conditions.
conditions
Gas BCl₃/ Cl₂= 60 / 90sccm
Microwave power 1000W
RF power 50W
Pressure 0.016Pa
Thus, the MOS device structure shown in FIG. 27 was obtained.
[0112]
According to the present embodiment, the fine gate 15 can also be formed with high processing accuracy, the source /

drain regions

13a and 13b can be formed in a self-aligning manner, and since the gate uses W, there is no fine line effect and low resistance. A fine gate can be formed. Furthermore, for processing by dry etching, there is no need to etch the gate material and SiO 2₂Since only system etching is required, the process becomes easy. In addition, the etching gas such as WSi can be saved, leading to cost reduction. In addition, a specific effect is obtained that the gate delay is improved by reducing the resistance of the gate, and the device speed and the like are improved.
[0113]
Example 8
In this example, the liquid phase CVD of Example 7 was performed using P-TEOS-SiO.₂In this example, the film is formed at 100 ° C.
[0114]
This embodiment is a modification of the step (b) of the seventh embodiment. This step (b) will be described.
[0115]
(B) P-TEOS-SiO₂Is formed under the following conditions.
conditions
Gas TEOS / O₂= 800 / 600sccm
Pressure 1133.2Pa
Temperature 100 ° C
Film thickness 100nm
Others are the same as in Example 7. According to this embodiment, the same effect as that of Embodiment 7 can be obtained.
[0116]
Example 9
In this embodiment, a resist is patterned in the gate region portion, and then SiO 2 is formed by liquid phase CVD.₂Is deposited. Polish SiO on resist₂After removing the resist pattern and removing the resist pattern, a gate material is formed, and the gate material is formed only in the groove by CMP. And SiO₂After removal, source / drain ion implantation is performed in a self-aligned manner.
[0117]
In this embodiment, the following steps (a) to (f) are performed. Reference is made to FIGS.
[0118]
(A) After the element isolation region 12 (LOCOS) is formed, resist patterning is performed on the region where the gate is formed. In FIG. 28, the formed resist pattern is denoted by reference numeral 4.
[0119]
Further, LDD ion implantation is performed under the following conditions. Thus, the structure of FIG. 28 in which the

LDD regions

14a and 14b are formed is obtained.
conditions
nch
As 35keV 2e13 / cm²
pch
BF₂ 25 keV le13 / cm²
[0120]
(B) SiO by liquid phase CVD under the following conditions₂A film is formed. Since this is a rough film, a removable film 5 is formed (FIG. 29).
conditions
Gas TEOS / H₂O = 500/100 sccm
Pressure 1200P
RF power 300W
Temperature 50 ℃
Film thickness 20nm
[0121]
Perform CMP on the entire surface under the following conditions,₂Remove the film. The structure shown in FIG. 29 having a smoothed surface is as described above.
conditions
Using a full surface CMP apparatus,
Polishing plate rotation speed 37rpm
Wafer holding sample table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Slurry KOH 225 liters / min
[0122]
(C) The resist indicated by reference numeral 4 in FIG. 29 is removed with an asher. The conditions were as follows.
conditions
Gas O₂/ N₂= 3.75 SLM / 0.37 SLM
Pressure 266Pa
RF power 1kW
180 ° C
[0123]
(D) Further, an oxide film serving as the gate insulating film 17 is formed by surface oxidation under the following conditions.
conditions
Gas H₂/ O₂= 6 / 4sccm
Temperature 360 ° C
Film thickness 9nm
[0124]
Phosphorous doped polycrystalline Si is formed on the entire surface under the following conditions. This becomes poly Si 15a as a gate material.

[0125]
Further, WSi is formed. This becomes the silicide 15b as the gate material.

[0126]
Full surface CMP is performed under the following conditions, and unnecessary portions (portions formed outside the trench 3) of the formed WSi and polycrystalline Si films are scraped off. The structure shown in FIG. 30 is thus obtained.
conditions
Using a CMP apparatus
Polishing plate rotation speed 37rpm
Wafer holding material table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Slurry KOH 225 liters / min
[0127]
(E) Only a rough oxide film, which is the removable film 5, is etched by the CDE process under the following conditions.
conditions
Set in HF paper for 5 minutes.
Thus, the structure of FIG. 31 is obtained.
[0128]
SiO on the entire surface under the following conditions₂To form.

[0129]
The entire surface is etched (the following conditions) to form

sidewalls

16a and 16b.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
Thus, the structure of FIG. 32 is obtained.
[0130]
Further, source / drain ion implantation is performed.
conditions
nch
As 30keV 5e15 / cm²
nch
BF₂30 keV 5e15 / cm²
As a result, the structure of FIG. 32 having the source / drains 13a and 13b was obtained.
[0131]
(F) SiO under the following conditions on the entire surface₂An interlayer film 18a is formed.

[0132]
After the resist patterning, the connection holes 19 are formed by dry etching.
conditions
Gas C₄F₈= 30sccm
RF power 4.0W / cm²
Microwave power 400mA
Pressure 0.25Pa
[0133]
Next, a W plug is formed in the connection hole as the filling material 21. First, the base adhesion layer 20 (Ti / TiN) is formed under the following conditions.

TiN film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0134]
Furthermore, CVDW is embedded in the connection hole under the following conditions. Further, the embedded plug 21 (FIG. 33) is formed by etch back under the following conditions.
Example condition
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 500nm
W etching back condition
Gas SF₆/ Ar = 150 / 110sccm
Pressure 26Pa
RF power 500W
[0135]
Further, an Al wiring 23 is formed on the base substrate. First, Ti as the barrier layer 22 was formed, and then the conditions for forming Al were as follows.
Ti film formation
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas Ar = 100sccm
Film thickness 30nm
Pressure 0.47Pa
Al film formation
Example condition
Power 22.5kW
Deposition temperature 150 ° C
Gas Ar = 40sccm
Film thickness 500nm
Pressure 0.47Pa
[0136]
Thereafter, the wiring layer 23 is formed by resist patterning and dry etching under the following conditions. Thus, a MOS semiconductor device having the wiring structure of FIG. 33 was obtained.
conditions
Gas BCl₃/ Cl₂= 60 / 90sccm
Microwave power 1000W
RF power 50W
Pressure 0.016Pa
According to this embodiment, the same effect as that of Embodiment 7 can be obtained.
[0137]
Example 10
This embodiment shows a structure in which a W gate is formed in the eighth embodiment.
[0138]
In the present embodiment, only the step (d) of Embodiment 7 is changed. After obtaining the structure of FIG. 24 by carrying out to the step (c) of Example 7, the step (d) here is carried out.
[0139]
(D) Phosphorous-doped polycrystalline Si is formed on the entire surface under the following conditions.

[0140]
Next, a TiN film is formed under the following conditions.
conditions
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0141]
Further, W is formed under the following conditions.
conditions
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 50nm
[0142]
Full surface CMP is performed to scrape the W and polycrystalline Si films formed above.
conditions
Using a CMP apparatus
Polishing plate rotation speed 37rpm
Wafer holding material table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Slurry H₂O₂225 liters / min
After polishing W
Slurry KOH 225 liters / min
Change to polish.
[0143]
The subsequent steps are the same as those after step (d) in Example 7. According to this embodiment, the same effect as that of Embodiment 7 can be obtained.
[0144]
Example 11
This embodiment shows a structure using a W gate in the ninth embodiment.
[0145]
The present embodiment is a modification of only the step (d) of the ninth embodiment. After the process (c) of Example 9 is performed halfway, the resist 4 is removed, and after the grooves 31 are formed, the next process (d) is performed.
[0146]
(D) A polycrystalline Si film is formed under the following conditions.

[0147]
Next, a TiN film is formed under the following conditions.
Example condition
Power 4kW
Deposition temperature 150 ° C
Gas N₂/ Ar = 50 / 100sccm
Film thickness 30nm
Pressure 0.47Pa
[0148]
W is formed under the following conditions, and polishing is further performed under the following conditions.
W film formation conditions
Gas WF₆/ H₂= 60 / 400sccm
450 ° C
Pressure 10640Pa
Film thickness 50nm
Polishing conditions
Using a CMP apparatus
Polishing plate rotation speed 37rpm
Wafer holding sample table rotation speed 17rpm
Polishing pressure 5.5E8Pa
Thriller H₂225 liters / min for O
After polishing W
Thriller KOH 225 liters / min
[0149]
The subsequent steps are the same as those after step (d) in the ninth embodiment. According to this embodiment, the same effect as that of Embodiment 7 can be obtained.
[0150]
The present invention is not limited to the embodiments described above, and other specific methods may be used as long as the object can be achieved. The present invention can also be applied to other devices having a stacked gate structure other than MOS devices (high polar transistors, CCDs, etc.)
[0151]
【The invention's effect】
As described above, according to the present invention, an electrode such as a gate can be formed with high processing accuracy. For example, it is possible to form a low-resistance fine gate without a thin line effect, and the dry etching process does not require etching of an electrode material.₂Since it is a system only, the process becomes easy, and etching gas such as WSi is saved, leading to cost reduction, and the gate delay is improved by reducing the resistance of the electrode such as the gate, and the device speed is improved. I was able to.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing steps of Example 1 in order (1).
FIG. 2 is a cross-sectional view showing the steps of Example 1 in order (2).
FIG. 3 is a cross-sectional view showing the steps of Example 1 in order (3).
FIG. 4 shows sectional views of the steps of Example 1 in order (4).
FIG. 5 shows a cross-sectional view of the steps of Example 2 in order (1).
FIG. 6 is a cross-sectional view sequentially showing the steps of Example 2 (2).
FIG. 7 shows the steps of Example 3 in cross-sectional view in order (1).
FIG. 8 is a sectional view sequentially showing the steps of Example 3 (2).
FIG. 9 is a sectional view showing the steps of Example 3 in order (3).
FIG. 10 shows sectional views of the steps of Example 3 in order (4).
11 is a sectional view showing the steps of Example 3 in order (5). FIG.
FIG. 12 is a sectional view sequentially showing the steps of Example 3 (6).
13 is a diagram showing Example 4. FIG.
14 is a diagram showing Example 5. FIG.
FIG. 15 is a sectional view sequentially showing the steps of Example 6 (1).
FIG. 16 is a cross-sectional view sequentially showing the process of Example 6 (2).
FIG. 17 is a sectional view sequentially showing the steps of Example 6 (3).
FIG. 18 is a sectional view showing steps of a conventional example in order (1).
FIG. 19 is a sectional view showing steps of a conventional example in order (2).
FIG. 20 is a sectional view showing the steps of a conventional example in order (3).
FIG. 21 is a sectional view showing steps of a conventional example in order (4).
22 is a cross-sectional view showing the steps of Example 7 in order (1). FIG.
FIG. 23 shows sectional views of the steps of Example 7 in order (2).
FIG. 24 shows sectional views of the steps of Example 7 in order (3).
FIG. 25 is a sectional view sequentially showing the steps of Example 7 (4).
FIG. 26 is a cross-sectional view sequentially showing the process of Example 7 (5).
FIG. 27 shows sectional views of the steps of Example 7 in order (6).
FIG. 28 is a sectional view sequentially showing the steps of Example 9 (1).
FIG. 29 is a cross-sectional view sequentially showing the process of Example 9 (2).
30 is a sectional view sequentially showing the steps of Example 9 (3). FIG.
FIG. 31 is a sectional view sequentially showing the steps of Example 9 (4).
FIG. 32 is a sectional view sequentially showing the steps of Example 9 (5).
FIG. 33 is a cross-sectional view sequentially showing the process of Example 9 (6).
[Explanation of symbols]
1 Substrate (semiconductor (Si) substrate)
12 Device isolation region
2 Insulating film (forming a groove) (SiO₂)
2a Removable (coarse) film
3 groove
4 resist pattern
5 Removable (coarse) film
13a, 13b
Source / drain region
14a, 14b
LDD region
15a, 15A
Electrode material (poly-Si)
15b Electrode material (WSi)
15B Electrode material (TiN)
15c, 15C
Electrode material (W)
16a, 16b
Gate sidewall
17 Gate insulation film (gate oxide film)
18 Interlayer insulating film (second insulating film) (SiO₂)
19 Connection hole
23 Wiring material (Al-Si)
20 TiN / Ti
21 W
22 TiN

Claims

In a wiring forming method including a step of forming an electrode structure on a substrate,
Forming an insulating film on the semiconductor substrate;
Then, a groove corresponding to the electrode width is formed in the insulating film by resist patterning and dry etching, and an electrode material is formed. At this time, the ion implantation blocking ability is higher than that of the insulating film having the groove formed on the outermost surface of the electrode material. Forming a substance, and then forming an electrode material only in the groove using a polishing means,
Then, a wiring forming method for forming an impurity region by performing ion implantation through the insulating film using a substance having a high ion implantation stopping ability as a mask,
The insulating film is SiO ₂ ;
The electrode material is formed in the order of impurity-containing polycrystalline Si, WSi or TiN, W,
Wiring forming method characterized by thereby forming a W as a highly ion implantation stopping power materials than SiO ₂ which is an insulating film formed a groove on the outermost surface of the electrode material.

In a method for manufacturing a semiconductor device having a step of forming an electrode structure on a substrate,
Forming an insulating film on the semiconductor substrate;
Then, a groove corresponding to the electrode width is formed in the insulating film by resist patterning and dry etching, and an electrode material is formed. At this time, the ion implantation blocking ability is higher than that of the insulating film having the groove formed on the outermost surface of the electrode material. Forming a substance, and then forming an electrode material only in the groove using a polishing means,
Thereafter, a method of manufacturing a semiconductor device, wherein a source / drain is formed by performing ion implantation through the insulating film using a substance having a high ion implantation blocking ability as a mask,
The insulating film is SiO ₂ ;
The electrode material is formed in the order of impurity-containing polycrystalline Si, WSi or TiN, W,
Thus, a method of manufacturing a semiconductor device, wherein W is formed as a substance having a higher ion implantation blocking ability than SiO ₂ which is an insulating film having the groove formed on the outermost surface of the electrode material.