JP3624193B2

JP3624193B2 - Semiconductor test equipment

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Publication number: JP3624193B2
Application number: JP2003092779A
Authority: JP
Inventors: 直子山口; 吉昭杉崎; 秀夫青木; 俊郎平岡; 康之堀田; 茂真竹; 美紗澤登
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-03-29
Filing date: 2003-03-28
Publication date: 2005-03-02
Anticipated expiration: 2023-03-28
Also published as: JP2004006770A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の試験技術に係り、特にバーンインなどの半導体装置の信頼性試験等に使用される半導体試験装置、半導体装置試験用コンタクト基板、半導体装置の試験方法及び半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置は、その開発過程や量産工程において、試作、製造された状態で、その製品寿命を試験する必要があり、通常種々の環境下に半導体装置を置いて、その信頼性試験を行っている。一般的な半導体テスト工程は、電気回路を構成する半導体素子が形成された半導体ウエハの電気特性試験をまず行い、半導体チップの良／不良を選別する。次に、ダイシングを行い、ウエハをチップごとに分離する。次に、パッケージ状態に組み立てを行う。次に、電気特性試験を行い、パッケージの良／不良を選別する。次に、バーンイン試験（高温バイアス試験）を行い、信頼性スクリーニングを行う。このバーンイン試験は、トランジスタのゲート酸化膜破壊や半導体素子の配線の断線やショートといった初期不良をふるいおとすために１００数十℃で、数十から１００数十時間程度の期間実施される。
【０００３】
次に、最終検査として電気特性試験を行う。従来の半導体装置の信頼性試験では、長時間を要するものは、半導体チップをパッケージにアッセンブリを行って試験を実行していた。一般的な半導体テスト工程では、信頼性のないチップの組み立てコストが問題となる。特に、ＭＣＭ（ＭｕｌｔｉＣｈｉｐＭｏｄｕｌｅ）のようにひとつのパッケージの中に多数のチップが搭載される場合や、ＣＯＢ（ＣｈｉｐＯｎＢｏａｒｄ）のベアダイを供給するためには、ＫＧＤ（ＫｎｏｗｎＧｏｏｄＤｉｅ）技術が必要となり、組み立て工程の前にバーンイン試験を実施することが好ましい。
【０００４】
これに対し、チップレベルのバーンイン試験としては、ダイシングされたチップごとに仮のパッケージに収めて、バーンイン試験を行うこともできる。しかし、この方法では、ＫＧＤのためにコストや工程数、工程時間が増加する問題がある。
【０００５】
そこで、ウエハレベルのバーンイン試験が提案されている。特開平１０−２８４５５６号公報などに記載されているように、ウエハレベルのバーンイン試験では、土台の上に電極が形成された素子面を上にしてウエハが保持されて、このウエハに設けられた電極と相対する位置に突起電極を持つ多層のシートと、この電極と相対する位置に導電性を持つ柔軟な部材と、テスト回路への配線が形成された高い平坦性を持つバーンイン基材ユニットと、圧力を加える機構とを有したバーンイン装置が用いられる。
【０００６】
【発明が解決しようとする課題】
以上のような従来の半導体試験装置においては、以下の課題が生じる。ウエハレベルバーンイン試験では、ウエハに設けられた電極バンプの高さバラツキを包有するためには大きな圧力をかける必要があり、特に薄いウエハの場合に部分的に負荷がかかりウエハが欠ける、割れるなどの危険性がある。また多層のシートでは電極に対して、１００μｍの細かいピッチ、５０μｍの長さの電極で導電体部を設けているが、電極間の狭ピッチ化、電極サイズの縮小化が進んだ場合に十分な接触面積が得られないことが考えられる。
【０００７】
特に、被試験電子部品であるウエハの電極に凹凸があったり、ウエハ自体がその自重で、ゆがんでいたりすると、たとえ強い圧力でウエハをコンタクト基板に圧縮したとしてもウエハの電極ごとにそのコンタクト基板の電極への接触面積が大きく異なり、安定した試験結果を得ることができなくなってしまう。このときウエハ上のすべての電極を一括して接触させるためには従来のバーンイン装置の構造では、ウエハに局所的な荷重をかけるのを避けるために基材ユニットに厳しい平坦性が要求される。さらに、基材とウエハとの熱膨張率の差による電極間位置ずれや機械的応力を緩和するために多層のシートと部材の２つの構成要素を必要とし、基本的にこれらの構成要素は消耗品であるために部材のコストが大きくなる。
【０００８】
本発明の目的は以上のような従来技術の課題を解決することにある。特に、本発明の目的は、微細な電極構造を有する被試験電子部品の試験を良好な電気接触を保持して行うことが可能な半導体試験装置、半導体装置試験用コンタクト基板、半導体装置の試験方法及び半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、被試験電子部品にテスト信号を入出力するテスト回路と、このテスト回路に電気的に接続されたテスト信号配線と、前記被試験電子部品の電極に電気的に接続され、前記テスト信号が伝達される導電性ビアを備え、絶縁性材料で形成され、上面及び下面を有し、少なくとも１つ以上の貫通孔が設けられているコンタクト基板と、前記導電性ビア及び前記テスト信号配線に電気的に接続され、前記コンタクト基板の下面下に配置され、少なくとも１つ以上の貫通孔が設けられている多層配線基板と、前記被試験電子部品、前記コンタクト基板、及び前記多層配線基板を吸着し、保持する吸着機構とを具備する半導体試験装置としている。
【００１０】
さらに、本発明の別の特徴は、被試験電子部品にテスト信号を入出力するテスト回路と、このテスト回路に電気的に接続されたテスト信号配線と、前記被試験電子部品の電極に電気的に接続され、前記テスト信号が伝達される導電性ビアを備え、絶縁性材料で形成され、上面及び下面を有し、少なくとも１つ以上の貫通孔が設けられたコンタクト基板と、前記テスト信号配線及び前記導電性ビアに電気的に接続され、前記コンタクト基板の上面又は下面のいずれか一方、または両方に付着して設けられた配線回路と、前記被試験電子部品及び前記コンタクト基板を吸着し、保持する吸着機構とを具備する半導体試験装置である。
【００１１】
さらに、本発明の別の特徴は、被試験電子部品にテスト信号を入出力するテスト回路と、このテスト回路に電気的に接続されたテスト信号配線と、前記被試験電子部品の電極に電気的に接続され、前記テスト信号が伝達される導電性ビアを備え、通気性のある多孔質の絶縁性材料で形成され、上面及び下面を有するコンタクト基板と、前記導電性ビア及び前記テスト信号配線に電気的に接続され、前記コンタクト基板の下面下に配置され、通気性のある多孔質の絶縁性材料で形成された多層配線基板と、前記被試験電子部品、前記コンタクト基板、及び前記多層配線基板を吸着し、保持する吸着機構とを具備する半導体試験装置である。
【００１２】
さらに、本発明の別の特徴は、被試験電子部品にテスト信号を入出力するテスト回路と、このテスト回路に電気的に接続されたテスト信号配線と、前記被試験電子部品の電極に電気的に接続され、前記テスト信号が伝達される導電性ビアを備え、通気性のある多孔質の絶縁性材料で形成され、上面及び下面を有するコンタクト基板と、前記テスト信号配線及び前記導電性ビアに電気的に接続され、前記コンタクト基板の上面又は下面のいずれか一方、または両方に付着して設けられた配線回路と、前記被試験電子部品及び前記コンタクト基板を吸着し、保持する吸着機構とを具備する半導体試験装置である。
【００１３】
さらに、本発明の別の特徴は、ＰＴＦＥ、アラミドを含む液晶性ポリマーもしくはポリイミドのいずれかからなる通気性のある多孔質の絶縁性材料で形成され、上面及び下面を有していて、この上面と下面との間を接続する導電性ビアを内部に具備する半導体装置試験用コンタクト基板である。
【００１４】
さらに、本発明の別の特徴は、通気性のある多孔質の絶縁材料で形成され、この多孔質の絶縁材料内部に金属が、めっきされるか、もしくは充填されて形成されている導電性ビアを有するコンタクト基板を準備するステップと、電極上に電極端子、半田バンプ又は金バンプが形成された被試験電子部品を準備するステップと、この被試験電子部品の前記電極端子、半田バンプ又は金バンプと前記コンタクト基板の導電性ビアとを接続するステップと、前記被試験電子部品に、テスト信号を与えて試験を行うステップとを有する半導体装置の試験方法である。さらに、本発明の別の特徴は、電子部品の表面に電極端子、半田バンプ又は金バンプを形成する工程と、通気性のある多孔質の絶縁材料で形成された基板と、前記基板内の多孔質体内部に金属が、めっきされるか、もしくは充填されて形成されている導電性ビアとを有するコンタクト基板を準備する工程と、前記電子部品の電極端子、半田バンプ又は金バンプが前記コンタクト基板の導電性ビアに接触するように前記コンタクト基板上に前記電子部品を搭載する工程と、前記電子部品の電極端子、半田バンプ又は金バンプと前記コンタクト基板の導電性ビアとを接続する工程と、前記電子部品に試験用信号を与えて試験を行う工程と、前記電子部品への前記試験用信号を与える工程を終了して、半導体装置を提供する工程とを有する半導体装置の製造方法である。
【００１５】
さらに、本発明の別の特徴は、電子部品の表面に電極端子、半田バンプ又は金バンプを形成する工程と、通気性のある多孔質の絶縁材料で形成された基板と、前記基板内の多孔質体内部に金属が、めっきされるか、もしくは充填されて形成されている導電性ビアとを有するコンタクト基板を準備する工程と、前記電子部品の電極端子、半田バンプ又は金バンプが前記コンタクト基板の導電性ビアに接触するように前記コンタクト基板上に前記電子部品を搭載する工程と、前記電子部品の電極端子、半田バンプ又は金バンプと前記コンタクト基板の導電性ビアとを接続する工程と、前記コンタクト基板に任意の熱膨張係数及び弾性率を持つ樹脂を充填させる工程と、前記電子部品に試験用信号を与えて試験を行う工程と、前記電子部品への前記試験用信号を与える工程を終了して、半導体装置を提供する工程とを有する半導体装置の製造方法である。
【００１６】
さらに、本発明の別の特徴は、電子回路素子が内部に形成され、その表面に電極端子、半田バンプ又は金バンプが形成された電子部品と、通気性のある多孔質の絶縁材料で形成された基板と、前記基板内の多孔質体内部に金属が、めっきされるか、もしくは充填されて形成され、前記電子部品の電極端子、半田バンプ又は金バンプに接続されている導電性ビアとを有するコンタクト基板とを具備する半導体装置である。
【００１７】
さらに、本発明の別の特徴は、ＰＴＦＥ、アラミドを含む液晶性ポリマーもしくはポリイミドのいずれかからなる通気性のある多孔質の絶縁性材料で形成され、上面及び下面を有していて、この上面と下面との間を接続する導電性ビアを内部に具備し、前記導電性ビアは、前記基板内の多孔質体内部に金属が、めっきされるか、もしくは充填されて形成されていて、前記導電性ビア以外の前記基板内の多孔質体内部に任意の熱膨張係数及び弾性率を持つ樹脂が充填されている半導体装置試験用コンタクト基板と、この半導体装置試験用コンタクト基板上に搭載された半導体チップとを具備する半導体装置である。
【００１８】
【発明の実施の形態】
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体試験装置、半導体装置試験用コンタクト基板を、図１乃至図３を用いて説明する。図１に本実施の形態の半導体試験装置の断面図を示す。テストの対象となる被試験電子部品である半導体ウエハ１には多数の電極２がウエハ素子面３の表面上に設けられている。この半導体ウエハ１のウエハ素子面３の反対面がウエハ裏面４となっている。この半導体ウエハ１下には、コンタクト基板（コンタクトシート）５が設けられている。このコンタクト基板５は上面と下面を有し、コンタクト基板５の上面と下面とにわたって設けられたビア６は半導体ウエハ１の電極２にそれぞれ電気的かつ、機械的に接続されている。
【００１９】
コンタクト基板５には被試験電子部品の半導体ウエハ１の電極２と同一位置にビア５が設けられている。すなわち、半導体ウエハの電極２と相対する位置にビア６が設けられている。
【００２０】
コンタクト基板５の下方には多層配線基板７が設けられている。この多層配線基板７にはその表面及び内部に配線１０が設けられて、コンタクト基板５のビア６に電気的に接続されている。コンタクト基板５のビア６と相対する位置に電極端子８が多層配線基板７の上表面上に設けられている。この電極端子８が設けられていない部分に多層配線基板７の上面から下面へ通じる貫通孔９が設けられている。電極端子８は配線１０を介して、テスト信号配線１２によってテスタ１３へ接続されている。この多層配線基板７内には、複数の層構造となった配線１０が設けられ、配線１０は、多層配線基板７内を上下に貫いて設けられた上下配線３５と１対１で接続されている。この上下配線３５は、接続される配線１０の位置に併せて、その長さが設定されている。
【００２１】
そして、半導体ウエハ１、コンタクト基板５、及び多層配線基板７は吸着機構１１によって、固定されている。すなわち、これらの構成要素はコンタクト基板５を通過する吸着力と、多層配線基板７の上下面を貫通する貫通孔９を介した吸着保持力によって固定されている。すなわち、この吸着力は図１中で下向きの矢印として示されている。そして、外囲器１４によって、半導体ウエハ１、コンタクト基板５、多層配線基板７、吸着機構１１が囲まれている。この半導体試験装置がバーンイン装置である場合には、外囲器１４には、被試験電子部品を所望のバーンイン温度に上げるために被試験電子部品に熱を供給する雰囲気の加熱用エレメント（図示せず）が収められている。もしくは、半導体ウエハの発熱などの吸熱機構（図示せず）や半導体ウエハの発熱などの放熱機構（図示せず）が設けられている。
【００２２】
また、吸着機構１１には、多層配線基板７を搭載するステージを金属の箱として構成し、多層配線基板７の受け部分に穴や溝を設けて多層配線基板７を吸着する。別の例として、多孔質セラミックの板を多層配線基板７の受け部分に設置して、多層配線基板７を吸着する。
【００２３】
この半導体試験装置の外囲器内部の構造を示す上面図が図２に示される。ここでは、半導体ウエハ１の電極２を透視して示している。すなわち、図１の断面図に示されるように半導体ウエハ１の電極２は、コンタクト基板５の上面に対向して設けられていて、実際には上面からは見ることはできない。半導体ウエハの電極２は複数設けられた半導体チップ２０ごとに同一個数、同一配置で設けられている。コンタクト基板５の下には、多層配線基板７が設けられている。ここで、コンタクト基板５は図示された円盤状の形状以外に四角形であってもよく、被試験電子部品の電極と一致して、ビアが配置されていれば、その外形は取り扱い易い形状としてよい。
【００２４】
次に、コンタクト基板５の構造を図３を用いて説明する。コンタクト基板５の断面を示す図３（Ａ）では、複数のビア６の間に上下面を貫く貫通孔２５が設けられている様子が示される。図３（Ａ）の一部分Ｘの拡大図である図３（Ｂ）に断面図として示されるように網目状の不規則構造の多孔質体のシート基材２６で、コンタクト基板５は形成されている。このシート基材２６には、多数の空孔２７が設けられている。この空孔２７は、この断面だけでなく、シート基材２６全体にわたって設けられている。
【００２５】
ここで、ビア部２８には、空孔２７内に導電性金属、例えば銅が充填されているビア６が形成されている。この空孔２７は互いに接するように形成されている部分が有り、そこでは、コンタクト基板５の上面から下面に至るビア６が形成されている。コンタクト基板５のシート基材にはＰＴＦＥ（Ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ：ポリテトラフルオロエチレン）やポリイミドもしくはアラミドを含む液晶性ポリマーなどの絶縁性の多孔質（網目状）シートを使用することで、非常に良好な吸着力を得られる。これは多孔質シートの通気性がよいことに加え、その弾性によりコンタクト基板５及び半導体ウエハ１の表面の凹凸を吸収することができるからである。
【００２６】
このコンタクト基板５には例えば、７０％から８０％の開口率で空孔が設けられているので、コンタクト基板５の上面と下面間で、十分な気圧の伝達が可能である。またバーンイン加熱時にもビア６以外のシート部がたわむことで、半導体ウエハ１との熱膨張率の差を吸収し、電極２間の位置ずれを起こさないといった効果が期待される。
【００２７】
ここで、銅を配線やビア材料として用いるのはその抵抗率がきわめて小さいからであり、他の抵抗率が小さい導電材料を銅に代えて使用することも可能である。この多孔質のシート基材２６をコンタクト基板５として用いることで、ビア６を形成するためにビア部２８に開口を設ける工程は不要となる。ここで、ビア形状としては、円形、長方形、円錐形、台形など任意の形状とすることができる。なお、コンタクト基板としては、多孔質シートの代わりに貫通孔を多数設けて、開口率の高いシートを用いることも可能である。また、図３（Ｂ）に示されるような空孔が多数設けられて、吸着できる状態となっているコンタクト基板の場合、貫通孔を設けなくてもよい。なお、コンタクト基板の汎用性を持たせるために被試験電子部品の電極数以上にビアを設けて、複数種類の被試験電子部品に使用できるようにしてもよい。
【００２８】
また、多層配線基板７に設けられた貫通孔９はコンタクト基板５の貫通孔２５と同一位置に設けられることが気体の流動にとって好適である。このような多層配線基板７は配線として使用される配線部分以外に多数設けられた開口部から気体が通過することで、気圧をその上下間で伝達することができる構造であればよい。被試験電子部品に高温をかけて、電気特性を試験するバーンイン試験を行うための吸着機構の吸着力は、被試験電子部品をコンタクト基板に密着させるとともにコンタクト基板を多層配線基板に密着させ、かつ、電流をテスト回路から被試験電子部品のテスト信号入出力端子に小抵抗で流すことができる程度の接触面積を得るに十分であればよい。
【００２９】
本実施の形態によれば、被試験電子部品の電極数が多い場合でも、コンタクト基板の下に配線基板を設けて、必要なビア及び配線を実現し、吸着力により全面を均一な圧力で被試験電子部品の電極をコンタクト基板の電極に接触させて、被試験電子部品が大きい場合でも安定した試験結果を得ることができる。
【００３０】
このように、半導体試験装置において、半導体ウエハとテスト回路の間の電気的接続に使用されるコンタクト基板を多孔質体とし、コンタクト基板を受けるステージに吸着機構を設けることで、半導体ウエハやコンタクト基板への加圧制御がなくても半導体ウエハの電極とコンタクト基板のバンプ間に均一な荷重をかけることができ、安定した電気的接触を得ることが容易となる。
【００３１】
特に、本実施の形態では、半導体ウエハの電極とコンタクト基板のバンプを接触させるときに吸着力を利用しているので、半導体ウエハ全面の電極に均一な力をかけることが可能となる。こうして、半導体ウエハ上の電極に均等な荷重をかけることができ、より薄く、サイズの大きい半導体ウエハの場合にも、半導体ウエハに過剰な負荷を与えずに電極、バンプ間を接触させることができる。またコンタクト基板が多孔質体であるため、コンタクト基板全面から吸着することが可能となり、特に電極数が大きい場合にも十分な接触を得ることができる。
【００３２】
本実施の形態において、テストされる被試験電子部品は半導体ウエハに限らず、半導体チップ、パッケージに搭載された半導体装置などの電子部品であっても構わない。
【００３３】
このように、本実施の形態によれば、被試験電子部品である半導体ウエハの電極に凹凸があったり、半導体ウエハ自体がその自重で、ゆがんでいたりしても、半導体ウエハの電極が形成された面の全体にわたって均一な吸着力で半導体ウエハをコンタクト基板に圧縮しているので、半導体ウエハの電極ごとにコンタクト基板のバンプへの接触面積が異なることを防止でき、安定した試験結果を得ることができる。
【００３４】
また、従来のウエハレベルでのバーンイン試験装置と比べて、テストにおける製造工程数、試験装置の部品材料数を削減できる。
【００３５】
（第１の実施の形態の変形例）
本変形例では、図４に示されるような構造の半導体試験装置を提供する。ここでは、コンタクト基板の構造が第１の実施の形態と異なっていて、かつ、多層配線基板を用いていないが、それ以外では第１の実施の形態と同様の構造を有している。このコンタクト基板２９は上面と下面を有し、コンタクト基板２９の上面と下面には、配線３０が設けられている。この配線３０に１対１で接続されるビア３１がコンタクト基板２９の上面と下面とにわたって設けられている。なお、ビア３１のうち、コンタクト基板２９の上面だけに配置され、下面にまで貫通して設けられていない電極ビア３３が存在しても良い。このコンタクト基板２９の上面だけに設けられた電極ビア３３は、コンタクト基板２９の上面に設けられた配線３０に接続されている。各ビア３１及び電極ビア３３は半導体ウエハ１の電極２にそれぞれ電気的かつ、機械的に接続されている。すなわち、コンタクト基板２９には被試験電子部品の半導体ウエハ１の電極２と同一位置に、相対してビア３１が設けられている。
【００３６】
この配線３０は、テスト信号配線１２によってテスタ１３へ接続されている。半導体ウエハ１とコンタクト基板２９は吸着機構１１によって、コンタクト基板２９の上下面を貫通する貫通孔又は多孔質体で構成された場合には、多孔質体内の空孔を介した吸着保持力によって固定されている。なお、本変形例においてもコンタクト基板２９を多孔質体で構成した場合、コンタクト基板２９内の空孔に銅が埋め込まれてビア３１が形成される。
【００３７】
このように、被試験電子部品の電極数が比較的少ない場合や、被試験電子部品の電極間の間隔が大きい場合、本実施の形態のようにコンタクト基板２９の上下に配線を引き回して、テスト信号配線１２へ接続させることが可能となる。この場合、第１の実施の形態のように多層配線基板が不要となり、半導体試験装置の部品数を減らすことが可能となる。
【００３８】
（第２の実施の形態）
本実施の形態にかかる半導体試験装置、半導体装置試験用コンタクト基板を図５乃至図７を用いて説明する。図５において、被試験電子部品である半導体ウエハ５０の一部の断面を示す。半導体ウエハ５０の下面には、複数の電極５１と高荷重電極５２とが設けられている。高荷重電極５２は他の電極５１に比べてその表面に大きい荷重が与えられている。この高荷重電極５２はその高さが他の電極５１よりも高い場合や、被試験電子部品がゆがみなどで、高荷重電極５２周辺が突出した場合などに生じる。このような高荷重電極が存在する半導体ウエハに第１の実施の形態のコンタクト基板を適用して試験を行った場合、高荷重電極への衝撃や、他の電極とコンタクト基板のビアとの接続不良が生じる恐れがある。
【００３９】
このような高荷重電極を有する被試験電子部品を試験する場合に、本実施の形態では、図６に断面が示されるようなコンタクト基板を使用する。テストの対象となる被試験電子部品である半導体ウエハ５０下には、コンタクト基板５３が設けられている。このコンタクト基板５３は上面と下面を有していて、上面と下面とにわたって設けられたビア５５は半導体ウエハ５０の電極５１にそれぞれ電気的かつ、機械的に接続されている。このビア５５は円筒形状の中空形状となっている。また、高荷重電極５２下にはその形状が他のビア５５よりも圧縮された圧縮ビア５６が電気的かつ機械的に接続されている。
【００４０】
このビア５５及び圧縮ビア５６はコンタクト基板５３の下面若しくは上面に形成された配線３０に電気的に接続されている。コンタクト基板５３は被試験電子部品の半導体ウエハ５０の電極５１と同一位置にビア５５が設けられている。半導体ウエハ５０及びコンタクト基板５３は吸着機構５８によって、コンタクト基板５３の上下面を貫通する貫通孔５９及び配線３０周囲の貫通孔４９を介した吸着保持力によって固定されている。この吸着力は図６中で下向きの矢印として示されている。これらの半導体ウエハ５０、電極５１、及び吸着機構５８は図示しない外囲器内に収納されている。
【００４１】
次に、本実施の形態で用いられるビアの形状を断面図である図６及び図７を用いて説明する。図６に示されるようにコンタクト基板５３に形成されたビア５５はコンタクト基板５３の多孔質部分にめっきで銅を充填した状態になっている。このビア５５が中空になっていることで、ビア５５自体が圧縮可能なスプリングのような役割を果たし、応力がかかるとビアはへこみやすくなる。こうして、半導体ウエハ５０の電極５１及びコンタクト基板５３のビア５５への応力や衝撃を緩和することができる。
【００４２】
ビアが中空の場合、ビアの形状としては円筒形状以外に、図７（Ａ）に示されるように、円筒の側面を一部切り欠いた形状であってもよい。すなわち、上下に接触面６０を設け、接触面６０同士は連結面６１で接続され、連結面６１の一部には、空洞６２が設けられている。
【００４３】
また、図７（Ｂ）に示されるように四角柱の側面を一部切り欠いた形状であってもよい。すなわち、上下に接触面６３を設け、接触面６３同士は連結面６４で接続され、連結面６４の一部には、空洞６５が設けられている。
【００４４】
また、図７（Ｃ）に示されるように図７（Ｂ）に示される四角柱の側面を一部切り欠いた形状であって、連結面６４の一部にさらにスリット６６が設けられていてもよい。
【００４５】
さらには、図７（Ｄ）に示されるようにめっきの網目状構造であってもよい。すなわち、上下に接触面６７を設け、接触面６７同士は糸状の連結体６８で接続され、連結体６８内部には、空洞が設けられている。
【００４６】
また、図７（Ｅ）に示されるように連結体６９がスプリング状になって、上面と下面の接触面６７同士を接続する形状であってもよい。
【００４７】
さらに、図７（Ｆ）に示されるように上面の接触面６７と下面の接触面６７とが上下方向にずれていて、その間を連結面６４がＳ字状に部分的に接続する形状であってもよい。
【００４８】
さらに、図７（Ｇ）に示されるように上面の接触面６７と下面の接触面６７とを柱状の連結面６４で部分的に接続する形状であってもよい。
【００４９】
このように構成されたコンタクト基板を、第１の実施の形態の半導体装置試験装置に用いることで、第１の実施の形態同様の効果を得ることができる。
なお、本実施の形態のコンタクト基板は、図１に示されたような吸着機構を備えた半導体試験装置に適用できるが、コンタクト基板をステージの上に置いて、吸着機構を備えない型の半導体試験装置に対しても適用できる。
【００５０】
さらに、本実施の形態の半導体装置試験用コンタクト基板によれば、コンタクト基板の弾性やビア形状を工夫してウエハ電極への応力緩和効果を得ることができる。
【００５１】
（第３の実施の形態）
本実施の形態の半導体装置試験用コンタクト基板を図８を用いて説明する。第１の実施の形態において用いられるコンタクト基板の材料として考えられるＰＴＦＥやポリイミドは半導体ウエハと比べて熱膨張率が非常に大きい。バーンインテスト時には、半導体ウエハからの発熱などで半導体試験装置内雰囲気が１２５℃にも達するため、コンタクト基板が変形し、電極間の位置ずれが憂慮される。このような課題を解決するために本実施の形態では、図８に示されるようにコンタクト基板４０の半導体ウエハとの接触面側に部分的にＮｉなどの熱膨張率の低い材料をめっきして変形抑制部４１を形成している。この変形抑制部４１は、ビア４２が形成されている領域以外に設けられることで、半導体ウエハとコンタクト基板との接続には支障がない。
【００５２】
この変形抑制部４１を設けることでコンタクト基板４０の熱膨張を抑え、電気的接続を維持することができる。ここで、図８においては、コンタクト基板４０は方形としているが、他の形状でも構わない。なお、コンタクト基板は被試験電子部品の全体形状に合わせて構成されていることが好ましい。
【００５３】
このコンタクト基板の断面構造を図９を用いて説明する。図９（Ａ）に示される例では、コンタクト基板４０の上下面を貫いて、変形抑制部４１が設けられ、その変形抑制部４１間には、複数のビア４２がコンタクト基板４０の上下面を貫いて、設けられている。また、図９（Ｂ）に示されるように、変形抑制部４１はコンタクト基板４０の上面及び下面の表面上だけに形成されていてもよい。
【００５４】
次に、コンタクト基板４０の変形抑制部４１はその形状は図８に示される碁盤割形状に限られるものではなく、一体で相互に接続された形状であれば図９（Ｃ）に示されるような変形抑制部４１が方眼状にビア４２を取り囲むように形成されていたり、図９（Ｄ）に示されるように波状に構成されていてもよく、さらには、図９（Ｅ）に示されるように鎖状構造となっていても構わない。すなわち、数個のビアごとにその周囲を取り囲むようにして、複数の変形抑制部を設けて互いに接続するようにしてもよい。このように変形抑制部の密度を大きくすることで、コンタクト基板の変形を抑制する効果が強化される。
【００５５】
ここで、コンタクト基板上に形成される変形抑制部は、試験の対象となる電子部品の熱膨張係数に対して、コンタクト基板全体の熱膨張係数が±６ｐｐｍ／Ｋ以下となるように熱膨張を抑制する材料で形成することが、コンタクト基板の変形を抑制する上で好ましい。変形抑制部は、ウエハの熱膨張率に合わせてコンタクト基板に熱膨張率の低い金属めっき、又は樹脂含浸を行うことで形成できる。
【００５６】
また、変形抑制部を構成する材料は、Ｎｉ以外のＣｕ、Ａｕ、Ｓｎなどの金属であってもよい。
【００５７】
さらに、変形抑制部を構成する材料は、Ｎｉに代えて樹脂類、例えば、エポキシ樹脂や、ビスマレイミド−トリアジン樹脂、ＰＥＥＫ樹脂、ブタジエン樹脂等プリント配線基板の絶縁体として従来からよく用いられる樹脂や、その他ポリエチレン、ポリプロピレン等のポリオレフィン類、ポリブタジエン、ポリイソプレン、ポリビニルエチレン等のポリジエン類、ポリメチルアクリレート、ポリメチルメタクリレート等のアクリル系樹脂、ポリスチレン誘導体、ポリアクリロニトリル、ポリメタクリロニトリル等のポリアクリロニトリル誘導体、ポリオキシメチレン等のポリアセタール類、ポリエチレンテレフタレート、ポリブチレンテレフタレート等や芳香族ポリエステル類を含むポリエステル類、ポリアリレート類、アラミド樹脂等の芳香族ポリアミドやナイロン等のポリアミド類、ポリイミド類、エポキシ樹脂類、ポリｐ−フェニレンエーテル等の芳香族ポリエーテル類、ポリエーテルスルホン類、ポリスルホン類、ポリスルフィド類、ポリテトラフルオロエチレン（ＰＴＦＥ）等のフッ素系ポリマー、ポリベンゾオキサゾール類、ポリベンゾチアゾール類、ポリパラフェニレン等のポリフェニレン類、ポリパラフェニレンビニレン誘導体、ポリシロキサン誘導体、ノボラック樹脂類、メラミン樹脂類、ウレタン樹脂類、ポリカルボジイミド樹脂類等であってもよい。
【００５８】
さらに、変形抑制部を構成する材料は、セラミックス類、例えば、シリカ、アルミナ、チタニア、チタン酸カリウム等の金属酸化物、炭化ケイ素、窒化ケイ素や窒化アルミニウム等の金属であってもよい。
【００５９】
本実施の形態のコンタクト基板を第１の実施の形態の半導体試験装置において使用することで、第１の実施の形態同様の効果を得ることができ、さらに、上記のようにウエハの熱膨張率に合わせてコンタクト基板に熱膨張率の低い金属めっき、又は樹脂含浸を行うことにより、試験時の温度上昇によるコンタクト基板と被試験電子部品である半導体ウエハの電極間位置ずれを防止できる。
【００６０】
（第４の実施の形態）
上述の各実施の形態において、バーンインなどの試験時の被試験電子部品である半導体ウエハの電極には高さの高いバンプやＢＧＡボールなどが形成されていることがある。この場合、コンタクト基板の弾性のみで段差を吸収することができず、十分な吸着力が得られない。すなわち、膜厚が数１０μｍから１００μｍ程度の膜厚の薄いコンタクト基板では、コンタクト基板の膜厚程度以上の高さを持つ高い電極の凸部を吸収できるほど窪むことはできない。その場合、コンタクト基板と半導体ウエハとの間にできる隙間から圧力が漏れ出してしまい、十分な吸着力で半導体ウエハをコンタクト基板の電極に接続できなくなってしまう。本実施の形態にかかる半導体装置試験用コンタクト基板は、このような現象を抑制する。
【００６１】
図１０に本実施の形態のコンタクト基板の斜視図を示す。このコンタクト基板７０は上面と下面とにわたってビア７２が設けられている。このビア７２の最も外側のビアのさらに外側の上面上に突起部７３が設けられている。この突起部７３は、樹脂やセラミックや金属などの材料により形成されている。コンタクト基板７０上に搭載する被試験電子部品である半導体ウエハの形状に合わせて、突起部７３は、コンタクト基板７０上に空気漏れ抑制のために設けられている。なお、この突起部７３は、下面に設けられていてもよい。
【００６２】
コンタクト基板７０に被試験電子部品を搭載した状態の断面を示す図１１においては、突起部７３が、半導体ウエハ１の周辺部の下面に接触して、半導体ウエハ１とコンタクト基板７０との間の空気漏れを防止している。さらに、コンタクト基板７０が搭載された多層配線基板７上で、コンタクト基板７０と多層配線基板７との間の空気漏れを防止している。なお、図１０では、コンタクト基板７０の外周にのみ突起部７３を設けているが、図１１に示す断面では、一定間隔でコンタクト基板の内部にも突起部７３が設けられた構造が示されている。
【００６３】
なお、コンタクト基板７０は、突起部７３が設けられている点以外は、第１の実施の形態のコンタクト基板と同様の構造を有している。
【００６４】
ここで、突起部７３は半導体ウエハ１の外周を完全に覆う形状で設けることが空気漏れを防ぐために必要である。この突起部７３は、ビア７２が形成されている領域以外に設けられることで、半導体ウエハ１とコンタクト基板７０との接続には支障がない。ここで、図１０においては、コンタクト基板７０は方形としているが、他の形状でも構わない。なお、コンタクト基板は被試験電子部品の全体形状に合わせて構成されていることが好ましい。
【００６５】
次に、このコンタクト基板７０の断面構造を図１２を用いて説明する。図１２（Ａ）に示される例では、コンタクト基板７０の上面及び下面の両面に同位置に突起部７３が設けられている。また、図１２（Ｂ）に示される構造では、コンタクト基板７０の上面にのみ突起部７３が設けられた例が示されている。また、図１２（Ｃ）に示される構造では、コンタクト基板７０の下面にのみ突起部７３が設けられた例が示されている。このように、被試験電子部品や多層配線基板の電極の凹凸に合わせて、コンタクト基板の上面側のみ、下面側のみ、上下面の両面のいずれかに突起部を設けることができる。
【００６６】
またこの空気漏れ防止機能を有する突起部７３は第３の実施の形態にて説明した変形抑制部４１との兼用も可能である。すなわち、図８に示されるようにコンタクト基板４０の外周に変形抑制部４１が形成されていることで、空気漏れ防止突起部としても機能する。本実施の形態においても第１の実施の形態同様の効果を得た上で、半導体ウエハの電極の凸部高さが大きい場合に、空気漏れを防いで、半導体ウエハの十分な吸着力が得られる。
【００６７】
（第５の実施の形態）
本実施の形態の半導体装置試験用コンタクト基板の構造を図１３を用いて説明する。図１３（Ａ）に断面構造が示されるコンタクト基板１１０は、複数のビア１１１が一定間隔で上下面を貫いて設けられている。このビア１１１は、被試験電子部品の電極端子及び多層配線基板の電極端子と相対する位置に形成されている。
【００６８】
このコンタクト基板１１０では、吸着機構にコンタクト基板１１０を固定するための空気の貫通孔を設けずに、コンタクト基板１１０を多孔質体として、その多孔質部分の空孔が貫通孔と同様に機能を果たす。図１３（Ｂ）に図１３（Ａ）のＹ部分の拡大図を示す。コンタクト基板１１０はシート基材１１５で形成され、多数の空孔１１３が設けられている。ビア部１１２では、空孔部に導電体が充填されている。こうして、ビア１１１とシート基材１１５は一体となっている。この充填される導電体は、銅などが利用できる。ここで、隣接する空孔１１３は、互いにつながっているので、充填された銅は一続きになる。この空孔１１３内に銅を充填する方法としてめっきが利用できる。
【００６９】
（第６の実施の形態）
本実施の形態における半導体装置の試験方法を説明する。まず、第１の実施の形態において説明した図１に示される構造の半導体試験装置を用意する。上述の構成を有するコンタクト基板５を準備する。
【００７０】
次に、被試験電子部品の半導体ウエハ１の電極２が形成された面の表面上に相対する位置にビア６が位置するようにしてコンタクト基板５を装着し、接続を行う。
【００７１】
次に、コンタクト基板５を多層配線基板７上に搭載する。この際、コンタクト基板５のビア６の位置と相対するような位置に多層配線基板７の電極端子８が位置するように位置合わせを行う。
【００７２】
次に、外囲器１４内に半導体ウエハ１、コンタクト基板５、多層配線基板７、吸着機構１１が閉じ込められるように密閉する。この外囲器１４で囲われた半導体試験装置内は、例えば窒素でパージされる。
【００７３】
次に、吸着機構１１を作動させて、真空引きを行い、半導体ウエハ１の電極２とコンタクト基板５のビア６との接触を強化して接着させる。こうして、半導体ウエハ１とコンタクト基板５とは相互に位置ずれが生じない状態で強固に密着される。
【００７４】
次に、温度制御装置（図示せず）を必要に応じて作動させて、試験に必要な温度になるまで、半導体ウエハ１の加熱を行う。又は、場合により、必要な温度まで冷却を行う。半導体試験装置は、外部環境とは温度が遮断されていて、試験に必要な温度が得られる。
【００７５】
その後、テスタ１３を動作させて半導体ウエハ１の試験を行う。こうして、すべての試験をウエハ状態にて行うことができる。
【００７６】
このように、半導体試験装置において、半導体ウエハとテスト回路の間の電気的接続に使用されるコンタクト基板を多孔質体とし、コンタクト基板を受けるステージに吸着機構を設けることで、半導体ウエハやコンタクト基板への加圧制御がなくても半導体ウエハの電極とコンタクト基板間に均一な荷重をかけることができ、安定した電気的接触を得ることが容易となる。
【００７７】
特に、本実施の形態では、半導体ウエハの電極とコンタクト基板を接触させるときに吸着力を利用しているので、半導体ウエハ全面の電極に均一な力をかけることが可能となる。こうして、半導体ウエハ上の電極に均等な荷重をかけることができ、より薄く、サイズの大きい半導体ウエハの場合にも、半導体ウエハに過剰な負荷を与えずに電極間を接触させることができる。またコンタクト基板が多孔質体であるため、コンタクト基板全面から吸着することが可能となり、特に電極数が大きい場合にも十分な接触を得ることができる。
【００７８】
本実施の形態において、テストされる被試験電子部品は半導体ウエハに限らず、半導体チップ、パッケージに搭載された半導体装置などの電子部品であっても構わない。
【００７９】
このように、本実施の形態によれば、被試験電子部品である半導体ウエハの電極に凹凸があったり、半導体ウエハ自体がその自重で、ゆがんでいたりしても、半導体ウエハの電極が形成された面の全体にわたって均一な吸着力で半導体ウエハをコンタクト基板に圧縮しているので、半導体ウエハの電極ごとにコンタクト基板のバンプへの接触面積が異なることを防止でき、安定した試験結果を得ることができる。また、従来のウエハレベルでのバーンイン試験装置と比べて、テストにおける製造工程数、試験装置の部品材料数を削減できる。
【００８０】
（第６の実施の形態の変形例）
本変形例では、図１４に示される構造の半導体試験装置を用いて試験を行う。この図１４に示される構造の半導体試験装置では、吸着機構に替えて、ステージ１２２にて多層配線基板１２０を保持していて、この多層配線基板１２０には、貫通孔は設けられていない。そして、加圧機構１２３が半導体ウエハ１を圧縮するように設けられている。他の構造は、図１の半導体試験装置と同様である。ここでは、半導体ウエハ１の電極２に相対する位置にコンタクト基板５のビア６が位置するように、半導体ウエハ１とコンタクト基板５とが接続される。さらに、多層配線基板１２０の電極端子１２１とコンタクト基板５のビア６とが互いに相対する位置で、位置合わせされて加圧機構１２３によって圧縮されて固定される。
【００８１】
このように構成された半導体試験装置を第６の実施の形態における吸着機構を動作させるステップ以外を実行することで半導体ウエハの試験が実施できる。
【００８２】
本実施の形態によれば、被試験電子部品である半導体ウエハの電極に凹凸があったり、半導体ウエハ自体がその自重で、ゆがんでいたりしても、半導体ウエハの電極が形成された面の全体にわたって均一な圧縮力で半導体ウエハを応力に応じて伸縮するコンタクト基板に圧縮しているので、半導体ウエハの電極ごとにコンタクト基板のバンプへの接触面積が異なることを防止でき、安定した試験結果を得ることができる。なお、応力緩和に最適な形状のビアを選択して、第２の実施の形態において説明した構造のビア形状を持つコンタクト基板を利用することで、被試験電子部品の電極に対する応力緩和をさらに図ることができる。
【００８３】
（第７の実施の形態）
本実施の形態の半導体装置の試験方法を図１５を用いて説明する。まず、図１５（Ａ）に示されるように、被試験電子部品として、下面に複数の半田バンプ８５が形成された半導体チップ８３を用意する。さらに、第１の実施の形態におけるコンタクト基板と同様の構造を持つコンタクト基板８０を用意する。このコンタクト基板８０には、複数のビア８２が形成されている。なお、半田バンプ８５は、金バンプであってもよい。
【００８４】
次に、図１５（Ｂ）に示されるように、半導体チップ８３をコンタクト基板８０に接続する。この際、半導体チップ８３の半田バンプ８５とコンタクト基板８０のビア８２とが相対する位置になるように位置合わせを行ってから溶融接着がなされる。
【００８５】
次に、第６の実施の形態と同様に半導体チップの試験を行う。すなわち、第６の実施の形態における半導体ウエハに替えて半導体チップを被試験電子部品として試験を行う。
【００８６】
次に、図１５（Ｃ）に示されるように、半導体チップ８３をコンタクト基板８０から引き剥がす。ここで、引き剥がされた半導体チップ８３は、良品であることが確認されていた場合、別の基板に搭載して利用することができる。
【００８７】
ここで、コンタクト基板８０が通気性のある多孔質のシート形状で、ビア８２は銅めっきによって多孔質体の空孔の中に充填され、コンタクト基板８０と一体になっているため、試験後に半田バンプ８５の損傷を最小限として、半導体ウエハ８３を引き剥がすことが可能である。すなわち、ビア８２はコンタクト基板８０内の空孔に銅めっきが入り込んで形成されていて、その上に半田にて被試験電子部品を接合した場合、被試験電子部品を引き離す際には、ビア内の銅はそのまま残り、半田は容易に分離する。このように被試験電子部品を容易にコンタクト基板から引き離すことが可能であるので、被試験電子部品の電極の損傷が小さく、通常通り使用することができる。
【００８８】
なお、被試験電子部品とコンタクト基板とは半田にて接着されるため、十分な接着強度が得られれば、吸着させなくても試験を行う際に位置ずれが生じないので、吸着装置を使用せずに本実施の形態における半導体チップとコンタクト基板を用いて第６の実施の形態の変形例同様の試験を実施することで、第６の実施の形態同様の効果を得ることができる。さらに、本実施の形態における半導体チップとコンタクト基板を用いて第６の実施の形態同様の試験を実施することで、第６の実施の形態同様の効果を得ることができる。
【００８９】
（第８の実施の形態）
本実施の形態の半導体装置及びその製造方法を図１６を用いて説明する。図１６（Ａ）に示されるように、下面に複数の半田バンプ９５が設けられた半導体チップ９８がコンタクト基板９１と接続されている。ここで、コンタクト基板９１は、第１の実施の形態で示されたコンタクト基板と同様の構造を有している。コンタクト基板９１のビア９２と半導体チップ９８の半田バンプ９５とは、相対する位置に位置あわせされて接続されている。次に、半導体ウエハに替えて、半導体チップを第６の実施の形態同様に試験を行う。すなわち、半導体チップを製造後に、ＣＳＰ基板と兼用されるビアを有するコンタクト基板に搭載して、試験を行う。
【００９０】
試験の結果、良品であることが確認された後、このように半導体チップ９８とコンタクト基板９１とが接続された後で、最適な物性値を持つ樹脂９９によって、半導体チップ９８周囲とコンタクト基板９１の上面とが被覆される。ここで、コンタクト基板９１は、多孔質シートで形成されているため、多孔質体の空孔に樹脂９９が含浸される。こうして、樹脂９９が、コンタクト基板９１内に入り込み、樹脂９９とコンタクト基板９１とが一体となり、コンタクト基板９１と半導体チップ９８との接続強度が増す。ここで、樹脂９９の最適な物性値は、熱膨張率や弾性率であり、半導体装置のパッケージの信頼性を向上させる指標となる。シミュレーションによって、半導体チップのサイズや厚さによってコンタクト基板の熱膨張率、弾性率の最適解が求められ、樹脂封止の際に最適な樹脂を用いることが可能となる。
【００９１】
次に、図１６（Ｂ）に示されるように、コンタクト基板９１の下面のビア９２にそれぞれ半田バンプ１００を接続して、半導体装置を得る。なお、半導体チップ９８の半田バンプ９５やコンタクト基板９１の半田バンプ１００は、金バンプであってもよい。このようにして、１つのＣＳＰ（ＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）型半導体装置を得る。なお、被試験電子部品とコンタクト基板とは半田及び樹脂にて接着されるため、十分な接着強度が得られれば、吸着させなくても試験を行う際に位置ずれが生じないので、吸着装置を使用しなくても本実施の形態は実施できる。
【００９２】
こうして、本実施の形態によれば、半導体チップの特性に応じて、最適な物性を持つ樹脂を選択して、この樹脂をコンタクト基板に充填することで、信頼性の高いパッケージを持つ半導体装置及びその製造方法を提供できる。
【００９３】
さらに、本実施の形態によれば、試験用に接続されたコンタクト基板を半導体チップから分離する工程及び、半導体チップをＣＳＰ基板に搭載する工程を不要として、製造工程数を削減することができる。
【００９４】
各実施の形態は組み合わせて実施することができる。各実施の形態において、被試験電子部品は予め半導体ウエハから切り出された半導体チップであってもよい。この場合、試験完了後そのまま半導体装置を得ることができる。なお、各実施の形態において、半導体装置の試験装置、試験方法及び半導体装置試験用コンタクト基板について説明したが、電子部品の試験装置、試験方法及び電子部品試験用コンタクト基板にも各実施の形態は適用できる。
【００９５】
【発明の効果】
本発明によれば、微細な電極構造を有する被試験電子部品の試験を良好な電気接触を保持して行うことが可能な半導体試験装置、半導体装置試験用コンタクト基板、半導体装置の試験方法及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体試験装置を表す断面図。
【図２】本発明の第１の実施の形態に係る半導体試験装置を表す上面図。
【図３】図３（Ａ）は、本発明の第１の実施の形態に係るコンタクト基板の断面図である。
図３（Ｂ）は、本発明の第１の実施の形態に係るコンタクト基板の一部分を拡大して示す断面図である。
【図４】図４は、本発明の第１の実施の形態の変形例に係る半導体試験装置を表す断面図。
【図５】本発明の第２の実施の形態に係る被試験電子部品を表す断面図。
【図６】本発明の第２の実施の形態に係る半導体試験装置を表す断面図。
【図７】図７（Ａ）は、本発明の第２の実施の形態に係るビアの一例構造を表す斜視図である。
図７（Ｂ）は、本発明の第２の実施の形態に係るビアの他の一例構造を表す斜視図である。
図７（Ｃ）は、本発明の第２の実施の形態に係るビアの他の一例構造を表す斜視図である。
図７（Ｄ）は、本発明の第２の実施の形態に係るビアの一例構造を表す斜視図である。
図７（Ｅ）は、本発明の第２の実施の形態に係るビアの他の一例構造を表す斜視図である。
図７（Ｆ）は、本発明の第２の実施の形態に係るビアの他の一例構造を表す斜視図である。
図７（Ｇ）は、本発明の第２の実施の形態に係るビアの一例構造を表す斜視図である。
【図８】本発明の第３の実施の形態に係るコンタクト基板を表す斜視図。
【図９】図９（Ａ）は、本発明の第３の実施の形態に係るコンタクト基板の一例を表す断面図である。
図９（Ｂ）は、本発明の第３の実施の形態に係るコンタクト基板の一例を表す断面図である。
図９（Ｃ）は、本発明の第３の実施の形態に係るコンタクト基板の一例を表す上面図である。
図９（Ｄ）は、本発明の第３の実施の形態に係るコンタクト基板の一例を表す上面図である。
図９（Ｅ）は、本発明の第３の実施の形態に係るコンタクト基板の一例を表す上面図である。
【図１０】本発明の第４の実施の形態に係るコンタクト基板を表す斜視図。
【図１１】本発明の第４の実施の形態に係る半導体試験装置を表す断面図。
【図１２】図１２（Ａ）は、本発明の第４の実施の形態に係るコンタクト基板の一例を表す断面図である。
図１２（Ｂ）は、本発明の第４の実施の形態に係るコンタクト基板の一例を表す断面図である。
図１２（Ｃ）は、本発明の第４の実施の形態に係るコンタクト基板の一例を表す断面図である。
【図１３】図１３（Ａ）は、本発明の第５の実施の形態に係るコンタクト基板の構造を表す断面図である。
図１３（Ｂ）は、本発明の第５の実施の形態に係るコンタクト基板の一部分を拡大して示す断面図である。
【図１４】図１４は、本発明の第６の実施の形態の変形例に係る半導体試験装置を表す断面図。
【図１５】図１５（Ａ）は、本発明の第７の実施の形態に係る半導体装置の試験方法の一ステップを表す断面図である。
図１５（Ｂ）は、本発明の第７の実施の形態に係る半導体装置の試験方法の一ステップを表す断面図である。
図１５（Ｃ）は、本発明の第７の実施の形態に係る半導体装置の試験方法の一ステップを表す断面図である。
【図１６】図１６（Ａ）は、本発明の第８の実施の形態に係る半導体装置の製造方法の一工程を表す断面図である。
図１６（Ｂ）は、本発明の第８の実施の形態に係る半導体装置の製造方法の一工程を表す断面図である。
【符号の説明】
１、５０半導体ウエハ
２、５１電極
３ウエハ素子面
４ウエハ裏面
５、２９、４０、５３、７０、８０、９１、１１０コンタクト基板
６、３１、４２、５５、７２、８２、９２、１１１ビア
７、１２０多層配線基板
８、１２１電極端子
９、２５、４９、５９貫通孔
１０、３０配線
１１、５８吸着機構
１２テスト信号配線
１３テスタ
１４外囲器
２０、８３、９８半導体チップ
２６、１１５シート基材
２７、１１３空孔
２８、１１２ビア部
３３電極ビア
３５上下配線
４１変形抑制部
５２高荷重電極
５６圧縮ビア
６０、６３、６７接触面
６１、６４連結面
６２、６５空洞
６６スリット
６８、６９連結体
７３突起部
８５、９５、１００半田バンプ
９９樹脂
１１４Ｃｕ充填部
１２２ステージ
１２３加圧機構[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a testing technique for a semiconductor device, and more particularly to a semiconductor testing device, a semiconductor device testing contact substrate, a semiconductor device testing method, and a semiconductor device manufacturing method used for semiconductor device reliability testing such as burn-in. Is.
[0002]
[Prior art]
Semiconductor devices need to be tested for their product life in the development and mass production processes, and are usually tested for reliability in various environments. . In a general semiconductor test process, an electrical characteristic test is first performed on a semiconductor wafer on which semiconductor elements constituting an electrical circuit are formed, and semiconductor chips are checked for good / bad. Next, dicing is performed to separate the wafer into chips. Next, assembly is performed in a package state. Next, an electrical property test is performed to select whether the package is good or bad. Next, a burn-in test (high temperature bias test) is performed, and reliability screening is performed. This burn-in test is performed at a temperature of 100 to tens of degrees Celsius for a period of several tens to several tens of hours in order to eliminate initial defects such as gate oxide film breakdown of transistors and wire breaks and shorts of semiconductor elements.
[0003]
Next, an electrical property test is performed as a final inspection. In a conventional reliability test of a semiconductor device, a test that requires a long time is performed by assembling a semiconductor chip into a package. In a general semiconductor test process, an unreliable chip assembly cost becomes a problem. In particular, when a large number of chips are mounted in one package as in MCM (Multi Chip Module), or to supply a bare die of COB (Chip On Board), KGD (Known Good Die) technology is used. It is necessary to perform a burn-in test before the assembly process.
[0004]
In contrast, as a chip-level burn-in test, each diced chip can be stored in a temporary package and a burn-in test can be performed. However, this method has a problem that the cost, the number of processes, and the process time increase due to KGD.
[0005]
Therefore, a wafer level burn-in test has been proposed. As described in Japanese Patent Application Laid-Open No. 10-284556, etc., in a wafer level burn-in test, a wafer is held with an element surface on which an electrode is formed on a base, and is provided on the wafer. A multilayer sheet having a protruding electrode at a position facing the electrode, a flexible member having conductivity at a position facing the electrode, and a burn-in base unit having high flatness in which wiring to the test circuit is formed; A burn-in device having a mechanism for applying pressure is used.
[0006]
[Problems to be solved by the invention]
The conventional semiconductor test apparatus as described above has the following problems. In the wafer level burn-in test, it is necessary to apply a large pressure in order to cover the height variation of the electrode bumps provided on the wafer. Especially, in the case of a thin wafer, the load is partially applied and the wafer is chipped or cracked. There is a risk. In the multilayer sheet, the conductor portion is provided with electrodes having a fine pitch of 100 μm and a length of 50 μm with respect to the electrodes, but this is sufficient when the pitch between the electrodes is reduced and the electrode size is reduced. It is conceivable that the contact area cannot be obtained.
[0007]
In particular, if the electrodes of the wafer, which is the electronic component under test, are uneven or the wafer itself is distorted by its own weight, even if the wafer is compressed into a contact substrate with a strong pressure, the contact substrate for each electrode of the wafer The contact areas of the electrodes greatly differ, and stable test results cannot be obtained. At this time, in order to bring all the electrodes on the wafer into contact with each other at a time, in the structure of the conventional burn-in apparatus, the substrate unit is required to have a strict flatness in order to avoid applying a local load. Furthermore, in order to relieve misalignment between electrodes and mechanical stress due to the difference in thermal expansion coefficient between the base material and the wafer, two components, a multilayer sheet and a member, are basically required. Since it is a product, the cost of the member increases.
[0008]
An object of the present invention is to solve the above-described problems of the prior art. In particular, an object of the present invention is to provide a semiconductor test apparatus, a semiconductor device test contact substrate, and a semiconductor device test method capable of testing an electronic device under test having a fine electrode structure while maintaining good electrical contact. And a method of manufacturing a semiconductor device.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is characterized by a test circuit for inputting / outputting a test signal to / from an electronic device under test, a test signal wiring electrically connected to the test circuit, and an electronic device under test. A contact substrate that is electrically connected to an electrode, includes a conductive via for transmitting the test signal, is formed of an insulating material, has an upper surface and a lower surface, and is provided with at least one through hole; A multilayer wiring board that is electrically connected to the conductive vias and the test signal wiring, disposed below the lower surface of the contact board, and provided with at least one through hole; and the electronic device under test, The semiconductor test apparatus includes an adsorption mechanism that adsorbs and holds the contact substrate and the multilayer wiring substrate.
[0010]
Further, another feature of the present invention is that a test circuit for inputting / outputting a test signal to / from an electronic device under test, a test signal wiring electrically connected to the test circuit, and an electrode electrically connected to the electrode of the electronic device under test A contact substrate having an electrically conductive via for transmitting the test signal, formed of an insulating material, having an upper surface and a lower surface, and having at least one through-hole, and the test signal wiring And a wiring circuit that is electrically connected to the conductive via and attached to either or both of the upper surface and the lower surface of the contact substrate, and adsorbs the electronic device under test and the contact substrate, A semiconductor test apparatus having a suction mechanism for holding.
[0011]
Further, another feature of the present invention is that a test circuit for inputting / outputting a test signal to / from an electronic device under test, a test signal wiring electrically connected to the test circuit, and an electrode electrically connected to the electrode of the electronic device under test A conductive via that is connected to the test signal and transmits the test signal, is formed of a breathable porous insulating material, and has a top surface and a bottom surface; and the conductive via and the test signal wiring A multilayer wiring board that is electrically connected and disposed under the lower surface of the contact board and is formed of a porous insulating material having air permeability, the electronic component under test, the contact board, and the multilayer wiring board Is a semiconductor test apparatus having an adsorption mechanism for adsorbing and holding the.
[0012]
Further, another feature of the present invention is that a test circuit for inputting / outputting a test signal to / from an electronic device under test, a test signal wiring electrically connected to the test circuit, and an electrode electrically connected to the electrode of the electronic device under test A contact via which is connected to the test signal and transmits the test signal, is formed of a breathable porous insulating material, and has a top surface and a bottom surface; and the test signal wiring and the conductive via A wiring circuit that is electrically connected and is attached to either or both of the upper surface and the lower surface of the contact substrate, and an adsorption mechanism that adsorbs and holds the electronic device under test and the contact substrate. A semiconductor test apparatus is provided.
[0013]
Furthermore, another feature of the present invention is that it is formed of a breathable porous insulating material made of either PTFE, a liquid crystalline polymer containing aramid or polyimide, and has an upper surface and a lower surface. 1 is a semiconductor device test contact substrate having conductive vias for connecting between the lower surface and the lower surface.
[0014]
Furthermore, another feature of the present invention is that the conductive via is formed of a breathable porous insulating material, and a metal is plated or filled inside the porous insulating material. A step of preparing a contact substrate comprising: a step of preparing an electronic device under test in which an electrode terminal, a solder bump or a gold bump is formed on the electrode; and the electrode terminal, solder bump or gold bump of the electronic device under test And a conductive via of the contact substrate, and a test method for applying a test signal to the electronic component to be tested. Furthermore, another feature of the present invention is that a step of forming electrode terminals, solder bumps or gold bumps on the surface of an electronic component, a substrate formed of a porous insulating material having air permeability, and a porosity in the substrate A step of preparing a contact substrate having conductive vias formed by being plated or filled with metal inside the material, and electrode terminals, solder bumps or gold bumps of the electronic component are the contact substrate Mounting the electronic component on the contact substrate so as to contact the conductive via, connecting the electrode terminal, solder bump or gold bump of the electronic component and the conductive via of the contact substrate, A semiconductor device comprising: a step of providing a test signal to the electronic component and performing a test; and a step of providing a semiconductor device after completing the step of providing the test signal to the electronic component. It is a method of manufacture.
[0015]
Furthermore, another feature of the present invention is that a step of forming electrode terminals, solder bumps or gold bumps on the surface of an electronic component, a substrate formed of a porous insulating material having air permeability, and a porosity in the substrate A step of preparing a contact substrate having conductive vias formed by being plated or filled with metal inside the material, and electrode terminals, solder bumps or gold bumps of the electronic component are the contact substrate Mounting the electronic component on the contact substrate so as to contact the conductive via, connecting the electrode terminal, solder bump or gold bump of the electronic component and the conductive via of the contact substrate, Filling the contact substrate with a resin having an arbitrary coefficient of thermal expansion and elastic modulus, providing a test signal to the electronic component, performing a test, and applying the test to the electronic component Exit step of providing a test signal, a method of manufacturing a semiconductor device having a step of providing a semiconductor device.
[0016]
Furthermore, another feature of the present invention is that the electronic circuit element is formed inside, an electronic component having an electrode terminal, a solder bump or a gold bump formed on the surface thereof, and a porous insulating material having air permeability. And a conductive via that is formed by plating or filling the inside of the porous body in the substrate and connected to the electrode terminal, solder bump, or gold bump of the electronic component. And a contact substrate.
[0017]
Furthermore, another feature of the present invention is that it is formed of a breathable porous insulating material made of either PTFE, a liquid crystalline polymer containing aramid or polyimide, and has an upper surface and a lower surface. A conductive via that connects between the lower surface and the lower surface, and the conductive via is formed by plating or filling a metal inside the porous body in the substrate, A semiconductor device test contact substrate filled with a resin having an arbitrary thermal expansion coefficient and elastic modulus inside the porous body in the substrate other than the conductive via, and mounted on the semiconductor device test contact substrate A semiconductor device including a semiconductor chip.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A semiconductor test apparatus and a semiconductor device test contact substrate according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows a cross-sectional view of the semiconductor test apparatus of the present embodiment. A large number of electrodes 2 are provided on the surface of the wafer element surface 3 of the semiconductor wafer 1 which is an electronic component to be tested. A surface opposite to the wafer element surface 3 of the semiconductor wafer 1 is a wafer back surface 4. A contact substrate (contact sheet) 5 is provided under the semiconductor wafer 1. The contact substrate 5 has an upper surface and a lower surface, and vias 6 provided over the upper surface and the lower surface of the contact substrate 5 are electrically and mechanically connected to the electrodes 2 of the semiconductor wafer 1, respectively.
[0019]
The contact substrate 5 is provided with a via 5 at the same position as the electrode 2 of the semiconductor wafer 1 of the electronic component to be tested. That is, the via 6 is provided at a position facing the electrode 2 of the semiconductor wafer.
[0020]
A multilayer wiring substrate 7 is provided below the contact substrate 5. The multilayer wiring board 7 is provided with wiring 10 on the surface and inside thereof and is electrically connected to the via 6 of the contact board 5. Electrode terminals 8 are provided on the upper surface of the multilayer wiring board 7 at positions facing the vias 6 of the contact substrate 5. A through hole 9 that leads from the upper surface to the lower surface of the multilayer wiring board 7 is provided in a portion where the electrode terminal 8 is not provided. The electrode terminal 8 is connected to the tester 13 by the test signal wiring 12 through the wiring 10. A wiring 10 having a plurality of layer structures is provided in the multilayer wiring board 7, and the wiring 10 is connected one-to-one with the upper and lower wirings 35 penetrating through the multilayer wiring board 7. Yes. The length of the upper and lower wirings 35 is set in accordance with the position of the wiring 10 to be connected.
[0021]
The semiconductor wafer 1, the contact substrate 5, and the multilayer wiring substrate 7 are fixed by the suction mechanism 11. That is, these constituent elements are fixed by the suction force passing through the contact substrate 5 and the suction holding force through the through holes 9 penetrating the upper and lower surfaces of the multilayer wiring board 7. That is, this attractive force is shown as a downward arrow in FIG. The envelope 14 surrounds the semiconductor wafer 1, the contact substrate 5, the multilayer wiring substrate 7, and the suction mechanism 11. When the semiconductor test apparatus is a burn-in apparatus, the envelope 14 includes a heating element (not shown) in an atmosphere that supplies heat to the electronic device under test in order to raise the electronic device under test to a desired burn-in temperature. Z)). Alternatively, a heat absorption mechanism (not shown) such as heat generation of the semiconductor wafer and a heat dissipation mechanism (not shown) such as heat generation of the semiconductor wafer are provided.
[0022]
Further, the suction mechanism 11 includes a stage on which the multilayer wiring board 7 is mounted as a metal box, and a hole or a groove is provided in the receiving portion of the multilayer wiring board 7 to suck the multilayer wiring board 7. As another example, a porous ceramic plate is placed on the receiving portion of the multilayer wiring board 7 to adsorb the multilayer wiring board 7.
[0023]
A top view showing the structure inside the envelope of this semiconductor test apparatus is shown in FIG. Here, the electrode 2 of the semiconductor wafer 1 is shown through. That is, as shown in the cross-sectional view of FIG. 1, the electrode 2 of the semiconductor wafer 1 is provided to face the upper surface of the contact substrate 5 and cannot actually be seen from the upper surface. The same number and the same arrangement of the electrodes 2 of the semiconductor wafer are provided for each of the semiconductor chips 20 provided. Under the contact substrate 5, a multilayer wiring substrate 7 is provided. Here, the contact substrate 5 may have a quadrilateral shape other than the illustrated disk shape, and the outer shape of the contact substrate 5 may be an easy-to-handle shape as long as vias are arranged so as to coincide with the electrodes of the electronic component to be tested. .
[0024]
Next, the structure of the contact substrate 5 will be described with reference to FIG. FIG. 3A showing a cross section of the contact substrate 5 shows a state in which a through hole 25 penetrating the upper and lower surfaces is provided between the plurality of vias 6. As shown in a cross-sectional view in FIG. 3B, which is an enlarged view of a portion X in FIG. 3A, the contact substrate 5 is formed of a porous sheet base material 26 having a mesh-like irregular structure. Yes. A large number of holes 27 are provided in the sheet base material 26. The air holes 27 are provided not only in the cross section but over the entire sheet base material 26.
[0025]
Here, the via portion 28 is formed with the via 6 in which the hole 27 is filled with a conductive metal, for example, copper. This hole 27 has a portion formed so as to be in contact with each other, in which a via 6 extending from the upper surface to the lower surface of the contact substrate 5 is formed. The contact substrate 5 is made of an insulating porous (network-like) sheet such as PTFE (Polytetrafluoroethylene) or a liquid crystalline polymer containing polyimide or aramid so that it can be adsorbed very well. Gain power. This is because, in addition to good air permeability of the porous sheet, the elasticity of the surface of the contact substrate 5 and the semiconductor wafer 1 can be absorbed by its elasticity.
[0026]
Since the contact substrate 5 is provided with holes with an opening ratio of 70% to 80%, for example, a sufficient atmospheric pressure can be transmitted between the upper surface and the lower surface of the contact substrate 5. Further, since the sheet portion other than the via 6 bends during the burn-in heating, the effect of absorbing the difference in the coefficient of thermal expansion from the semiconductor wafer 1 and causing no positional deviation between the electrodes 2 is expected.
[0027]
Here, the reason why copper is used as a wiring or via material is that its resistivity is extremely small, and it is also possible to use another conductive material having a low resistivity instead of copper. By using this porous sheet base material 26 as the contact substrate 5, the step of providing an opening in the via portion 28 for forming the via 6 is not necessary. Here, the via shape may be any shape such as a circle, a rectangle, a cone, or a trapezoid. In addition, as a contact substrate, it is also possible to use a sheet having a high aperture ratio by providing a large number of through holes instead of the porous sheet. In the case of a contact substrate that is provided with a large number of holes as shown in FIG. 3B and can be adsorbed, it is not necessary to provide a through hole. In order to provide the versatility of the contact substrate, vias may be provided in excess of the number of electrodes of the electronic device under test so that it can be used for a plurality of types of electronic devices under test.
[0028]
In addition, it is preferable for the gas flow that the through hole 9 provided in the multilayer wiring substrate 7 is provided at the same position as the through hole 25 of the contact substrate 5. Such a multilayer wiring board 7 may have any structure as long as gas passes through the openings provided in a number other than the wiring portion used as the wiring, so that the atmospheric pressure can be transmitted between the upper and lower sides. The suction force of the suction mechanism for performing a burn-in test to test the electrical characteristics by applying high temperature to the electronic device under test is to bring the electronic device under test into close contact with the contact substrate and the contact substrate into close contact with the multilayer wiring board, and It is sufficient that the contact area is sufficient to allow a current to flow from the test circuit to the test signal input / output terminal of the electronic device under test with a small resistance.
[0029]
According to the present embodiment, even when the number of electrodes of the electronic component under test is large, a wiring board is provided under the contact board to realize necessary vias and wiring, and the entire surface is covered with a uniform pressure by adsorption force. Stable test results can be obtained even when the test electronic component is large by bringing the electrode of the test electronic component into contact with the electrode of the contact substrate.
[0030]
As described above, in the semiconductor test apparatus, the contact substrate used for electrical connection between the semiconductor wafer and the test circuit is made of a porous body, and the suction mechanism is provided on the stage that receives the contact substrate. Even if there is no pressurization control, a uniform load can be applied between the electrodes of the semiconductor wafer and the bumps of the contact substrate, and stable electrical contact can be easily obtained.
[0031]
In particular, in the present embodiment, since the adsorption force is used when bringing the electrode of the semiconductor wafer into contact with the bump of the contact substrate, it is possible to apply a uniform force to the electrode on the entire surface of the semiconductor wafer. In this way, an even load can be applied to the electrodes on the semiconductor wafer, and even in the case of a thinner and larger semiconductor wafer, the electrodes and bumps can be brought into contact without applying an excessive load to the semiconductor wafer. . Further, since the contact substrate is a porous body, it can be adsorbed from the entire surface of the contact substrate, and sufficient contact can be obtained especially when the number of electrodes is large.
[0032]
In the present embodiment, the electronic component to be tested is not limited to a semiconductor wafer, and may be an electronic component such as a semiconductor chip or a semiconductor device mounted on a package.
[0033]
As described above, according to the present embodiment, even if the electrode of the semiconductor wafer as the electronic device under test is uneven or the semiconductor wafer itself is distorted by its own weight, the electrode of the semiconductor wafer is formed. Since the semiconductor wafer is compressed to the contact substrate with a uniform adsorption force over the entire surface, it is possible to prevent the contact area of the bumps on the contact substrate from differing for each electrode of the semiconductor wafer, and to obtain a stable test result Can do.
[0034]
In addition, the number of manufacturing processes in the test and the number of component materials of the test apparatus can be reduced as compared with the conventional burn-in test apparatus at the wafer level.
[0035]
(Modification of the first embodiment)
In this modification, a semiconductor test apparatus having a structure as shown in FIG. 4 is provided. Here, the structure of the contact substrate is different from that of the first embodiment, and a multilayer wiring board is not used, but otherwise, it has the same structure as that of the first embodiment. The contact substrate 29 has an upper surface and a lower surface, and wiring 30 is provided on the upper surface and the lower surface of the contact substrate 29. Vias 31 connected to the wirings 30 on a one-to-one basis are provided across the upper and lower surfaces of the contact substrate 29. Of the vias 31, there may be electrode vias 33 that are arranged only on the upper surface of the contact substrate 29 and are not provided to penetrate to the lower surface. The electrode via 33 provided only on the upper surface of the contact substrate 29 is connected to the wiring 30 provided on the upper surface of the contact substrate 29. Each via 31 and electrode via 33 are electrically and mechanically connected to the electrode 2 of the semiconductor wafer 1, respectively. That is, the contact substrate 29 is provided with a via 31 at the same position as the electrode 2 of the semiconductor wafer 1 of the electronic device under test.
[0036]
The wiring 30 is connected to the tester 13 by the test signal wiring 12. When the semiconductor wafer 1 and the contact substrate 29 are constituted by through holes or porous bodies penetrating the upper and lower surfaces of the contact substrate 29 by the adsorption mechanism 11, they are fixed by the adsorption holding force through the pores in the porous body. Has been. In this modification as well, when the contact substrate 29 is formed of a porous body, copper is embedded in the holes in the contact substrate 29 to form the vias 31.
[0037]
As described above, when the number of electrodes of the electronic device under test is relatively small or when the distance between the electrodes of the electronic device under test is large, the wiring is routed up and down the contact substrate 29 as in the present embodiment, and the test is performed. It is possible to connect to the signal wiring 12. In this case, a multilayer wiring board is not required as in the first embodiment, and the number of components of the semiconductor test apparatus can be reduced.
[0038]
(Second Embodiment)
A semiconductor test apparatus and a semiconductor device test contact substrate according to the present embodiment will be described with reference to FIGS. FIG. 5 shows a partial cross section of a semiconductor wafer 50 which is an electronic component under test. A plurality of electrodes 51 and high-load electrodes 52 are provided on the lower surface of the semiconductor wafer 50. The high load electrode 52 is given a larger load on the surface than the other electrodes 51. The high-load electrode 52 is generated when the height is higher than the other electrodes 51, or when the periphery of the high-load electrode 52 protrudes due to distortion of the electronic component under test. When a test is performed by applying the contact substrate of the first embodiment to a semiconductor wafer having such a high-load electrode, impact on the high-load electrode or connection between another electrode and a via of the contact substrate Defects may occur.
[0039]
When testing an electronic device under test having such a high-load electrode, in this embodiment, a contact substrate whose cross section is shown in FIG. 6 is used. A contact substrate 53 is provided under the semiconductor wafer 50 which is an electronic component to be tested. The contact substrate 53 has an upper surface and a lower surface, and vias 55 provided over the upper surface and the lower surface are electrically and mechanically connected to the electrodes 51 of the semiconductor wafer 50, respectively. The via 55 has a cylindrical hollow shape. Further, a compressed via 56 whose shape is compressed more than the other vias 55 is electrically and mechanically connected under the high load electrode 52.
[0040]
The via 55 and the compressed via 56 are electrically connected to the wiring 30 formed on the lower surface or the upper surface of the contact substrate 53. The contact substrate 53 is provided with a via 55 at the same position as the electrode 51 of the semiconductor wafer 50 of the electronic device under test. The semiconductor wafer 50 and the contact substrate 53 are fixed by an adsorption mechanism 58 by an adsorption holding force through a through hole 59 penetrating the upper and lower surfaces of the contact substrate 53 and a through hole 49 around the wiring 30. This attractive force is shown as a downward arrow in FIG. The semiconductor wafer 50, the electrode 51, and the suction mechanism 58 are accommodated in an envelope (not shown).
[0041]
Next, the shape of the via used in this embodiment will be described with reference to FIGS. 6 and 7 which are cross-sectional views. As shown in FIG. 6, the via 55 formed in the contact substrate 53 is in a state in which the porous portion of the contact substrate 53 is filled with copper by plating. Since the via 55 is hollow, the via 55 itself functions as a compressible spring, and when the stress is applied, the via is easily dented. In this way, stress and impact on the electrode 51 of the semiconductor wafer 50 and the via 55 of the contact substrate 53 can be relaxed.
[0042]
When the via is hollow, the shape of the via may be a shape in which the side surface of the cylinder is partially cut away as shown in FIG. That is, the contact surfaces 60 are provided on the upper and lower sides, the contact surfaces 60 are connected by the connecting surface 61, and a cavity 62 is provided in a part of the connecting surface 61.
[0043]
Further, as shown in FIG. 7B, a shape in which the side surface of the quadrangular prism is partially cut off may be used. That is, the contact surfaces 63 are provided on the upper and lower sides, the contact surfaces 63 are connected to each other by the connection surface 64, and a cavity 65 is provided in a part of the connection surface 64.
[0044]
Further, as shown in FIG. 7C, the rectangular column shown in FIG. 7B is partially cut away, and a slit 66 is further provided in a part of the connecting surface 64. Also good.
[0045]
Further, as shown in FIG. 7D, a plating network structure may be used. That is, the contact surfaces 67 are provided on the upper and lower sides, the contact surfaces 67 are connected to each other by a thread-like connecting body 68, and a cavity is provided inside the connecting body 68.
[0046]
Further, as shown in FIG. 7E, the connecting body 69 may be in a spring shape and connect the contact surfaces 67 of the upper surface and the lower surface.
[0047]
Further, as shown in FIG. 7 (F), the contact surface 67 on the upper surface and the contact surface 67 on the lower surface are displaced in the vertical direction, and the connection surface 64 is partly connected in an S shape therebetween. May be.
[0048]
Further, as shown in FIG. 7G, the upper contact surface 67 and the lower contact surface 67 may be partially connected by a columnar connecting surface 64.
[0049]
By using the contact substrate configured as described above for the semiconductor device test apparatus according to the first embodiment, the same effects as those of the first embodiment can be obtained.
The contact substrate according to the present embodiment can be applied to a semiconductor test apparatus having an adsorption mechanism as shown in FIG. 1, but a type of semiconductor that does not have an adsorption mechanism by placing the contact substrate on a stage. It can also be applied to test equipment.
[0050]
Furthermore, according to the semiconductor device test contact substrate of the present embodiment, the stress relaxation effect on the wafer electrode can be obtained by devising the elasticity and via shape of the contact substrate.
[0051]
(Third embodiment)
A semiconductor device test contact substrate according to the present embodiment will be described with reference to FIG. PTFE and polyimide, which are considered as materials for the contact substrate used in the first embodiment, have a very large coefficient of thermal expansion compared to the semiconductor wafer. During the burn-in test, the atmosphere in the semiconductor test apparatus reaches 125 ° C. due to heat generated from the semiconductor wafer, so that the contact substrate is deformed and there is a concern about the positional deviation between the electrodes. In order to solve such a problem, in this embodiment, as shown in FIG. 8, a material having a low coefficient of thermal expansion such as Ni is partially plated on the contact surface side of the contact substrate 40 with the semiconductor wafer. A deformation suppressing portion 41 is formed. By providing the deformation suppressing portion 41 outside the region where the via 42 is formed, there is no problem in the connection between the semiconductor wafer and the contact substrate.
[0052]
By providing the deformation suppressing portion 41, the thermal expansion of the contact substrate 40 can be suppressed and the electrical connection can be maintained. Here, in FIG. 8, the contact substrate 40 is rectangular, but other shapes may be used. Note that the contact substrate is preferably configured to match the overall shape of the electronic device under test.
[0053]
The cross-sectional structure of this contact substrate will be described with reference to FIG. In the example shown in FIG. 9A, a deformation suppressing portion 41 is provided through the upper and lower surfaces of the contact substrate 40, and a plurality of vias 42 connect the upper and lower surfaces of the contact substrate 40 between the deformation suppressing portions 41. It is provided through. Further, as shown in FIG. 9B, the deformation suppressing portion 41 may be formed only on the upper surface and the lower surface of the contact substrate 40.
[0054]
Next, the shape of the deformation suppressing portion 41 of the contact substrate 40 is not limited to the grid-cut shape shown in FIG. 8, but as long as the shape is integrally connected to each other, as shown in FIG. The deformation suppressing portion 41 may be formed so as to surround the via 42 in a grid shape, or may be formed in a wave shape as shown in FIG. 9D, and further, as shown in FIG. Thus, it may have a chain structure. That is, a plurality of deformation suppressing portions may be provided so as to surround the periphery of each of several vias and connected to each other. Thus, by increasing the density of the deformation suppressing portion, the effect of suppressing the deformation of the contact substrate is enhanced.
[0055]
Here, the deformation suppressing portion formed on the contact substrate performs thermal expansion so that the thermal expansion coefficient of the entire contact substrate is ± 6 ppm / K or less with respect to the thermal expansion coefficient of the electronic component to be tested. Forming with the material which suppresses is preferable when suppressing a deformation | transformation of a contact substrate. The deformation suppressing portion can be formed by performing metal plating or resin impregnation on the contact substrate with a low thermal expansion coefficient in accordance with the thermal expansion coefficient of the wafer.
[0056]
In addition, the material constituting the deformation suppressing unit may be a metal such as Cu, Au, or Sn other than Ni.
[0057]
Furthermore, the material constituting the deformation suppressing portion is a resin that is conventionally used as an insulator for printed wiring boards, such as resins, for example, epoxy resins, bismaleimide-triazine resins, PEEK resins, butadiene resins, instead of Ni. Polyolefins such as polyethylene and polypropylene, polydienes such as polybutadiene, polyisoprene and polyvinylethylene, acrylic resins such as polymethyl acrylate and polymethyl methacrylate, polyacrylonitrile derivatives such as polystyrene derivatives, polyacrylonitrile and polymethacrylonitrile Polyacetals such as polyoxymethylene, polyethylene terephthalate, polybutylene terephthalate, etc. and polyesters including aromatic polyesters, polyarylates, aramid resins, etc. Fluorine such as polyamides such as aromatic polyamide and nylon, polyimides, epoxy resins, aromatic polyethers such as poly p-phenylene ether, polyether sulfones, polysulfones, polysulfides, polytetrafluoroethylene (PTFE) Polymers, polybenzoxazoles, polybenzothiazoles, polyphenylenes such as polyparaphenylene, polyparaphenylene vinylene derivatives, polysiloxane derivatives, novolac resins, melamine resins, urethane resins, polycarbodiimide resins, etc. May be.
[0058]
Furthermore, the material constituting the deformation suppressing unit may be ceramics, for example, metal oxides such as silica, alumina, titania, potassium titanate, and metals such as silicon carbide, silicon nitride, and aluminum nitride.
[0059]
By using the contact substrate of the present embodiment in the semiconductor test apparatus of the first embodiment, the same effects as those of the first embodiment can be obtained, and the thermal expansion coefficient of the wafer as described above. Accordingly, by performing metal plating or resin impregnation with a low thermal expansion coefficient on the contact substrate, it is possible to prevent the displacement between the electrodes of the contact substrate and the semiconductor wafer which is the electronic device under test due to the temperature rise during the test.
[0060]
(Fourth embodiment)
In each of the above-described embodiments, bumps, BGA balls, or the like having high heights may be formed on the electrodes of a semiconductor wafer that is an electronic device under test during a test such as burn-in. In this case, the step cannot be absorbed only by the elasticity of the contact substrate, and a sufficient suction force cannot be obtained. That is, a thin contact substrate with a film thickness of about several tens of μm to 100 μm cannot be recessed so as to absorb the convex portion of a high electrode having a height equal to or higher than the thickness of the contact substrate. In that case, pressure leaks from a gap formed between the contact substrate and the semiconductor wafer, and the semiconductor wafer cannot be connected to the electrode of the contact substrate with a sufficient adsorption force. The semiconductor device test contact substrate according to the present embodiment suppresses such a phenomenon.
[0061]
FIG. 10 is a perspective view of the contact substrate according to the present embodiment. The contact substrate 70 is provided with vias 72 extending from the upper surface to the lower surface. A protrusion 73 is provided on the upper surface of the outermost via of the outermost via. The protrusion 73 is made of a material such as resin, ceramic, or metal. The protrusion 73 is provided on the contact substrate 70 to suppress air leakage in accordance with the shape of the semiconductor wafer that is the electronic device under test mounted on the contact substrate 70. In addition, this projection part 73 may be provided in the lower surface.
[0062]
In FIG. 11, which shows a cross-section in a state where the electronic device under test is mounted on the contact substrate 70, the protrusion 73 contacts the lower surface of the peripheral portion of the semiconductor wafer 1, and between the semiconductor wafer 1 and the contact substrate 70. Air leakage is prevented. Further, air leakage between the contact substrate 70 and the multilayer wiring substrate 7 is prevented on the multilayer wiring substrate 7 on which the contact substrate 70 is mounted. In FIG. 10, the protrusions 73 are provided only on the outer periphery of the contact substrate 70, but the cross section shown in FIG. 11 shows a structure in which the protrusions 73 are also provided inside the contact substrate at regular intervals. Yes.
[0063]
The contact substrate 70 has the same structure as the contact substrate of the first embodiment except that the protrusion 73 is provided.
[0064]
Here, it is necessary to provide the protrusion 73 in a shape that completely covers the outer periphery of the semiconductor wafer 1 in order to prevent air leakage. The protrusion 73 is provided outside the region where the via 72 is formed, so that there is no hindrance to the connection between the semiconductor wafer 1 and the contact substrate 70. Here, in FIG. 10, the contact substrate 70 is rectangular, but other shapes may be used. Note that the contact substrate is preferably configured to match the overall shape of the electronic device under test.
[0065]
Next, the cross-sectional structure of the contact substrate 70 will be described with reference to FIG. In the example shown in FIG. 12A, protrusions 73 are provided at the same position on both the upper and lower surfaces of the contact substrate 70. In the structure shown in FIG. 12B, an example in which the protrusion 73 is provided only on the upper surface of the contact substrate 70 is shown. In the structure shown in FIG. 12C, an example in which the protrusion 73 is provided only on the lower surface of the contact substrate 70 is shown. As described above, in accordance with the unevenness of the electrodes of the electronic device under test or the multilayer wiring board, the protrusions can be provided on only the upper surface side, only the lower surface side, or both the upper and lower surfaces of the contact substrate.
[0066]
Further, the projection 73 having the air leakage prevention function can also be used as the deformation suppressing unit 41 described in the third embodiment. That is, as shown in FIG. 8, since the deformation suppressing portion 41 is formed on the outer periphery of the contact substrate 40, it also functions as an air leakage preventing protrusion. Also in this embodiment, after obtaining the same effect as in the first embodiment, when the height of the convex portion of the electrode of the semiconductor wafer is large, air leakage is prevented and sufficient adsorption power of the semiconductor wafer is obtained. It is done.
[0067]
(Fifth embodiment)
The structure of the semiconductor device test contact substrate of this embodiment will be described with reference to FIG. In the contact substrate 110 whose sectional structure is shown in FIG. 13A, a plurality of vias 111 are provided through the upper and lower surfaces at regular intervals. The via 111 is formed at a position facing the electrode terminal of the electronic device under test and the electrode terminal of the multilayer wiring board.
[0068]
In this contact substrate 110, the air hole for fixing the contact substrate 110 is not provided in the adsorption mechanism, and the contact substrate 110 is made of a porous body, and the pores of the porous portion function in the same manner as the through holes. Fulfill. FIG. 13B shows an enlarged view of a Y portion in FIG. The contact substrate 110 is formed of a sheet base material 115 and provided with a large number of holes 113. In the via portion 112, the hole portion is filled with a conductor. Thus, the via 111 and the sheet base material 115 are integrated. As the conductor to be filled, copper or the like can be used. Here, since the adjacent holes 113 are connected to each other, the filled copper continues. Plating can be used as a method for filling the holes 113 with copper.
[0069]
(Sixth embodiment)
A method for testing a semiconductor device in this embodiment will be described. First, a semiconductor test apparatus having the structure shown in FIG. 1 described in the first embodiment is prepared. A contact substrate 5 having the above-described configuration is prepared.
[0070]
Next, the contact substrate 5 is mounted and connected so that the via 6 is located at a position opposite to the surface of the surface of the semiconductor wafer 1 on which the electrode 2 of the electronic device under test is formed.
[0071]
Next, the contact substrate 5 is mounted on the multilayer wiring substrate 7. At this time, alignment is performed so that the electrode terminal 8 of the multilayer wiring board 7 is positioned at a position facing the position of the via 6 of the contact board 5.
[0072]
Next, the semiconductor wafer 1, the contact substrate 5, the multilayer wiring substrate 7, and the suction mechanism 11 are sealed in the envelope 14 so as to be confined. The inside of the semiconductor test apparatus surrounded by the envelope 14 is purged with, for example, nitrogen.
[0073]
Next, the suction mechanism 11 is operated to perform evacuation, and the contact between the electrode 2 of the semiconductor wafer 1 and the via 6 of the contact substrate 5 is strengthened and bonded. In this way, the semiconductor wafer 1 and the contact substrate 5 are firmly adhered in a state where no positional deviation occurs.
[0074]
Next, a temperature control device (not shown) is operated as necessary, and the semiconductor wafer 1 is heated until a temperature necessary for the test is reached. Or depending on the case, it cools to required temperature. The semiconductor test apparatus is insulated from the external environment and can obtain the temperature required for the test.
[0075]
Thereafter, the tester 13 is operated to test the semiconductor wafer 1. In this way, all tests can be performed in the wafer state.
[0076]
As described above, in the semiconductor test apparatus, the contact substrate used for electrical connection between the semiconductor wafer and the test circuit is made of a porous body, and the suction mechanism is provided on the stage that receives the contact substrate. Even if no pressure control is applied to the semiconductor wafer, a uniform load can be applied between the electrode of the semiconductor wafer and the contact substrate, and it becomes easy to obtain stable electrical contact.
[0077]
In particular, in this embodiment, since the adsorption force is used when the electrode of the semiconductor wafer is brought into contact with the contact substrate, a uniform force can be applied to the electrode on the entire surface of the semiconductor wafer. Thus, an even load can be applied to the electrodes on the semiconductor wafer, and even in the case of a thinner and larger semiconductor wafer, the electrodes can be brought into contact with each other without applying an excessive load to the semiconductor wafer. Further, since the contact substrate is a porous body, it can be adsorbed from the entire surface of the contact substrate, and sufficient contact can be obtained especially when the number of electrodes is large.
[0078]
In the present embodiment, the electronic component to be tested is not limited to a semiconductor wafer, and may be an electronic component such as a semiconductor chip or a semiconductor device mounted on a package.
[0079]
As described above, according to the present embodiment, even if the electrode of the semiconductor wafer as the electronic device under test is uneven or the semiconductor wafer itself is distorted by its own weight, the electrode of the semiconductor wafer is formed. Since the semiconductor wafer is compressed to the contact substrate with a uniform adsorption force over the entire surface, it is possible to prevent the contact area of the bumps on the contact substrate from differing for each electrode of the semiconductor wafer, and to obtain a stable test result Can do. In addition, the number of manufacturing processes in the test and the number of component materials of the test apparatus can be reduced as compared with the conventional burn-in test apparatus at the wafer level.
[0080]
(Modification of the sixth embodiment)
In this modification, a test is performed using a semiconductor test apparatus having the structure shown in FIG. In the semiconductor test apparatus having the structure shown in FIG. 14, the multilayer wiring board 120 is held by a stage 122 instead of the suction mechanism, and the multilayer wiring board 120 is not provided with a through hole. A pressure mechanism 123 is provided so as to compress the semiconductor wafer 1. Other structures are the same as those of the semiconductor test apparatus of FIG. Here, the semiconductor wafer 1 and the contact substrate 5 are connected so that the via 6 of the contact substrate 5 is located at a position facing the electrode 2 of the semiconductor wafer 1. Further, the electrode terminals 121 of the multilayer wiring board 120 and the vias 6 of the contact board 5 are aligned and compressed and fixed by the pressurizing mechanism 123 at positions facing each other.
[0081]
A semiconductor wafer test can be performed by executing the semiconductor test apparatus configured as described above except for the step of operating the suction mechanism in the sixth embodiment.
[0082]
According to the present embodiment, even if the electrodes of the semiconductor wafer that is the electronic device under test are uneven or the semiconductor wafer itself is distorted by its own weight, the entire surface on which the electrodes of the semiconductor wafer are formed Since the semiconductor wafer is compressed to a contact substrate that expands and contracts in response to stress with a uniform compressive force, it is possible to prevent the contact area of the bumps on the contact substrate from differing for each electrode of the semiconductor wafer, and stable test results Can be obtained. In addition, by selecting a via having an optimal shape for stress relaxation and using a contact substrate having the via shape having the structure described in the second embodiment, stress relaxation on the electrode of the electronic component to be tested is further achieved. be able to.
[0083]
(Seventh embodiment)
A method for testing the semiconductor device of this embodiment will be described with reference to FIG. First, as shown in FIG. 15A, a semiconductor chip 83 having a plurality of solder bumps 85 formed on the lower surface is prepared as an electronic device under test. Further, a contact substrate 80 having a structure similar to that of the contact substrate in the first embodiment is prepared. A plurality of vias 82 are formed in the contact substrate 80. The solder bump 85 may be a gold bump.
[0084]
Next, as illustrated in FIG. 15B, the semiconductor chip 83 is connected to the contact substrate 80. At this time, melt bonding is performed after aligning the solder bumps 85 of the semiconductor chip 83 and the vias 82 of the contact substrate 80 so as to face each other.
[0085]
Next, the semiconductor chip is tested in the same manner as in the sixth embodiment. That is, the semiconductor chip is tested as an electronic component to be tested instead of the semiconductor wafer in the sixth embodiment.
[0086]
Next, as shown in FIG. 15C, the semiconductor chip 83 is peeled off from the contact substrate 80. Here, when the peeled semiconductor chip 83 is confirmed to be a non-defective product, it can be used by being mounted on another substrate.
[0087]
Here, the contact substrate 80 has a porous sheet shape with air permeability, and the via 82 is filled into the pores of the porous body by copper plating and integrated with the contact substrate 80. The semiconductor wafer 83 can be peeled off with minimal damage to the bumps 85. That is, the via 82 is formed by inserting copper plating into a hole in the contact substrate 80, and when the electronic device under test is joined with solder on the via 82, when the electronic device under test is separated, The copper remains, and the solder is easily separated. Since the electronic device under test can be easily separated from the contact substrate in this way, the electrodes of the electronic device under test are less damaged and can be used as usual.
[0088]
Since the electronic device under test and the contact substrate are bonded with solder, if sufficient adhesion strength is obtained, there will be no misalignment even when the test is not performed. The same effect as that of the sixth embodiment can be obtained by conducting the same test as the modification of the sixth embodiment using the semiconductor chip and the contact substrate in the present embodiment. Furthermore, the same effect as that of the sixth embodiment can be obtained by performing a test similar to that of the sixth embodiment using the semiconductor chip and the contact substrate in the present embodiment.
[0089]
(Eighth embodiment)
A semiconductor device and a manufacturing method thereof in this embodiment will be described with reference to FIGS. As shown in FIG. 16A, a semiconductor chip 98 having a plurality of solder bumps 95 provided on the lower surface is connected to the contact substrate 91. Here, the contact substrate 91 has the same structure as the contact substrate shown in the first embodiment. The vias 92 of the contact substrate 91 and the solder bumps 95 of the semiconductor chip 98 are aligned and connected at opposite positions. Next, in place of the semiconductor wafer, the semiconductor chip is tested as in the sixth embodiment. That is, after a semiconductor chip is manufactured, it is mounted on a contact substrate having a via that also serves as a CSP substrate and a test is performed.
[0090]
As a result of the test, it is confirmed that the semiconductor chip 98 and the contact substrate 91 are connected to each other after the semiconductor chip 98 and the contact substrate 91 are connected. The upper surface is covered. Here, since the contact substrate 91 is formed of a porous sheet, the pores of the porous body are impregnated with the resin 99. In this way, the resin 99 enters the contact substrate 91, the resin 99 and the contact substrate 91 are integrated, and the connection strength between the contact substrate 91 and the semiconductor chip 98 is increased. Here, the optimum physical property value of the resin 99 is a coefficient of thermal expansion and an elastic modulus, and serves as an index for improving the reliability of the package of the semiconductor device. Through simulation, an optimum solution for the thermal expansion coefficient and elastic modulus of the contact substrate is determined depending on the size and thickness of the semiconductor chip, and it is possible to use an optimal resin for resin sealing.
[0091]
Next, as shown in FIG. 16B, the solder bumps 100 are connected to the vias 92 on the lower surface of the contact substrate 91 to obtain a semiconductor device. The solder bump 95 of the semiconductor chip 98 and the solder bump 100 of the contact substrate 91 may be gold bumps. In this way, one CSP (Chip Scale Package) type semiconductor device is obtained. Since the electronic device under test and the contact substrate are bonded with solder and resin, if sufficient adhesion strength is obtained, there will be no misalignment when the test is performed without adsorption. This embodiment can be carried out without using it.
[0092]
Thus, according to this embodiment, a semiconductor device having a highly reliable package by selecting a resin having optimum physical properties according to the characteristics of the semiconductor chip and filling the resin into the contact substrate, and The manufacturing method can be provided.
[0093]
Furthermore, according to the present embodiment, the process of separating the contact substrate connected for testing from the semiconductor chip and the process of mounting the semiconductor chip on the CSP substrate are unnecessary, and the number of manufacturing processes can be reduced.
[0094]
Each embodiment can be implemented in combination. In each embodiment, the electronic device under test may be a semiconductor chip cut out from a semiconductor wafer in advance. In this case, the semiconductor device can be obtained as it is after the test is completed. In each embodiment, a semiconductor device test apparatus, a test method, and a semiconductor device test contact substrate have been described. However, each embodiment also applies to an electronic component test apparatus, a test method, and an electronic component test contact substrate. Applicable.
[0095]
【The invention's effect】
According to the present invention, a semiconductor test apparatus, a semiconductor device test contact substrate, a semiconductor device test method, and a semiconductor capable of conducting a test of an electronic device under test having a fine electrode structure while maintaining good electrical contact A device manufacturing method can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor test apparatus according to a first embodiment of the present invention.
FIG. 2 is a top view showing the semiconductor test apparatus according to the first embodiment of the present invention.
FIG. 3A is a cross-sectional view of the contact substrate according to the first embodiment of the present invention.
FIG. 3B is an enlarged sectional view showing a part of the contact substrate according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a semiconductor test apparatus according to a modification of the first embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating an electronic device under test according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a semiconductor test apparatus according to a second embodiment of the present invention.
FIG. 7A is a perspective view illustrating an exemplary structure of a via according to a second embodiment of the present invention.
FIG. 7B is a perspective view showing another example structure of the via according to the second exemplary embodiment of the present invention.
FIG. 7C is a perspective view illustrating another example structure of the via according to the second exemplary embodiment of the present invention.
FIG. 7D is a perspective view illustrating an exemplary structure of a via according to the second exemplary embodiment of the present invention.
FIG. 7E is a perspective view showing another example structure of the via according to the second exemplary embodiment of the present invention.
FIG. 7F is a perspective view illustrating another example structure of the via according to the second exemplary embodiment of the present invention.
FIG. 7G is a perspective view illustrating an exemplary structure of a via according to the second exemplary embodiment of the present invention.
FIG. 8 is a perspective view showing a contact substrate according to a third embodiment of the present invention.
FIG. 9A is a cross-sectional view illustrating an example of a contact substrate according to a third embodiment of the present invention.
FIG. 9B is a cross-sectional view illustrating an example of a contact substrate according to the third embodiment of the present invention.
FIG. 9C is a top view illustrating an example of a contact substrate according to the third embodiment of the present invention.
FIG. 9D is a top view illustrating an example of a contact substrate according to the third embodiment of the present invention.
FIG. 9E is a top view illustrating an example of a contact substrate according to the third embodiment of the present invention.
FIG. 10 is a perspective view showing a contact substrate according to a fourth embodiment of the invention.
FIG. 11 is a cross-sectional view showing a semiconductor test apparatus according to a fourth embodiment of the present invention.
FIG. 12A is a cross-sectional view illustrating an example of a contact substrate according to a fourth embodiment of the present invention.
FIG. 12B is a cross-sectional view illustrating an example of a contact substrate according to the fourth embodiment of the present invention.
FIG. 12C is a cross-sectional view illustrating an example of a contact substrate according to the fourth embodiment of the present invention.
FIG. 13A is a cross-sectional view illustrating a structure of a contact substrate according to a fifth embodiment of the present invention.
FIG. 13B is an enlarged sectional view showing a part of the contact substrate according to the fifth embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a semiconductor test apparatus according to a modification of the sixth embodiment of the present invention.
FIG. 15A is a cross-sectional view showing one step in a test method for a semiconductor device according to a seventh embodiment of the present invention.
FIG. 15B is a cross-sectional view showing one step in a method for testing a semiconductor device according to the seventh embodiment of the present invention.
FIG. 15C is a cross-sectional view showing one step in the method for testing a semiconductor device according to the seventh embodiment of the present invention.
FIG. 16A is a cross-sectional view showing a process in a method for manufacturing a semiconductor device according to an eighth embodiment of the present invention.
FIG. 16B is a cross-sectional view illustrating a process of the method for manufacturing a semiconductor device according to the eighth embodiment of the invention.
[Explanation of symbols]
1, 50 Semiconductor wafer
2,51 electrodes
3 Wafer element surface
4 Wafer back side
5, 29, 40, 53, 70, 80, 91, 110 Contact substrate
6, 31, 42, 55, 72, 82, 92, 111 Via
7,120 Multilayer wiring board
8, 121 electrode terminals
9, 25, 49, 59 Through hole
10, 30 Wiring
11, 58 Adsorption mechanism
12 Test signal wiring
13 Tester
14 Envelope
20, 83, 98 Semiconductor chip
26, 115 Sheet base material
27, 113 holes
28, 112 Via part
33 Electrode via
35 Vertical wiring
41 Deformation suppression unit
52 High load electrode
56 Compression via
60, 63, 67 Contact surface
61, 64 connecting surface
62, 65 cavity
66 slit
68, 69 linked body
73 Protrusion
85, 95, 100 Solder bump
99 resin
114 Cu filling part
122 stages
123 Pressurization mechanism

Claims

A test circuit for inputting / outputting test signals to / from the electronic device under test;
A test signal wiring electrically connected to the test circuit;
A contact substrate electrically connected to an electrode of the electronic device under test, having a conductive via for transmitting the test signal, and formed of a porous insulating material having air permeability;
A wiring circuit disposed on at least one of an upper surface and a lower surface of the contact substrate and electrically connected to the electrode;
A semiconductor test apparatus comprising: a suction mechanism that sucks and holds the electronic device under test and the contact substrate.

The wiring circuit is disposed on a multilayer wiring board electrically connected to a lower surface of the contact substrate, and the multilayer wiring board has a through hole penetrating the upper surface and the lower surface, and is formed of an insulating material. The semiconductor test apparatus according to claim 1, wherein:

The semiconductor test apparatus according to claim 2 , wherein the through hole of the multilayer wiring board is disposed to face the through hole of the contact substrate.

The contact substrate, a semiconductor test apparatus according to any one of claims 1-3, characterized in that it has a pore in the aperture ratio of 70-80%.

The contact substrate, PTFE, semiconductor according to any one of claims 1-4, characterized in that it is formed of an insulating material that is breathable consisting of either liquid polymers or polyimide containing aramid Test equipment.

The deformation suppression unit that suppresses thermal expansion of the contact substrate such that the thermal expansion coefficient of the contact substrate is ± 6 ppm / k or less with respect to the thermal expansion coefficient of the electronic device under test. the semiconductor test apparatus according to any one of claims 1 to 5, characterized in that it has a.