JP3622042B2

JP3622042B2 - Encoder, decoder and encoder / decoder

Info

Publication number: JP3622042B2
Application number: JP14279497A
Authority: JP
Inventors: 正樹小谷
Original assignee: Murata Machinery Ltd
Current assignee: Murata Machinery Ltd
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2005-02-23
Anticipated expiration: 2017-05-30
Also published as: JPH10336462A

Description

【０００１】
【発明の属する技術分野】
本発明は符号器，復号器及び符号・復号器に関し、特にＩＴＵ−Ｔ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＵｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｒｅｃｏｍｍｅｎｄａｔｉｏｎ）勧告Ｔ．８２に準拠するいわゆるＪＢＩＧ方式の画像圧縮符号化方式の符号器，復号器及び符号・復号器に関する。
【０００２】
【従来の技術】
従来、ファクシミリ通信に使用される画像データの圧縮符号化方式としては、ＭＨ（ＭｏｄｉｆｉｅｄＨｕｆｆｍａｎ）方式，ＭＲ（ＭｏｄｉｆｉｅｄＲＥＡＤ）方式，ＭＭＲ（ＭｏｄｉｆｉｅｄＭｏｄｉｆｉｅｄＲＥＡＤ）方式が使用されていた。ＭＨ方式は、白または黒の画素の連続数を符号化する手法であり、各走査線単位で圧縮される一次元の圧縮符号化方式である。ＭＲ方式は、垂直方向、即ち相隣する２走査線（ライン）間の相関を利用して効率を高めた圧縮符号化方式である。ＭＭＲ方式はＭＲ方式を一部改良してより圧縮効率を高めた方式であり、原理的には同一である。しかし、時代の趨勢としてファクシミリ通信にもより高能率の圧縮符号化方式が望まれている。なお、上述のＭＨ，ＭＲ，ＭＭＲ方式はいずれも可逆的、即ち１００％元の状態に復元可能な方式である。
【０００３】
一方、近年のコンピュータ技術、特にデジタル画像技術の発展に伴って、種々の画像の圧縮符号化方式が望まれ、また開発されている。それらの内で可逆的、即ち１００％元の状態に復元可能な方式としていわゆるＪＢＩＧ（ＪｏｉｎｔＢｉ−ｌｅｖｅｌＩｍａｇｅｃｏｄｉｎｇｅｘｐｅｒｔｓＧｒｏｕｐ）方式がＩＴＵ−Ｔ勧告Ｔ．８２として規定されており、それをファクシミリ通信に適用するための規格としてＩＴＵ−Ｔ勧告Ｔ．８５が規定されている。
【０００４】
ところで、ＪＢＩＧ方式の符号化に際しては、符号化対象の画像を複数の副走査線（ライン）単位でストライプと称する区画に分割して処理する。そして、各ストライプから直接得られた２値画像データ（ドットデータ）は詳細は省略するが対象画素とそれが位置するライン及びその直前の１または２ラインの所定範囲の画素相互間での相関関係に応じて符号器によって符号化されてＳＣＤ（ストライプ符号化データ）とされ、更に所定の処理によりＰＳＣＤ（保護されたストライプ符号化データ）とされる。このＰＳＣＤに一ストライプ分のデータの終了を示す終端マーカが付加されてＳＤＥ（ストライプデータ実体）が生成される。個々のＳＤＥにはＦＭＳ（フローティングマーカセグメント）が付加され、そのようなセットが複数で一枚分の画像のＢＩＤ（２値画像データ）が形成される。更に、このＢＩＤにそれが生成された際の種々のパラメータを記録したＢＩＨ（２値画像ヘッダ）が付加されてＢＩＥ（２値画像実体）が形成される。
【０００５】
復号化は上述とは逆の処理、即ちＢＩＥからＢＩＨを分離してＢＩＤを得て、ＢＩＤからＦＭＳを分離することにより複数のＳＤＥを得て、個々のＳＤＥから終端マーカを分離してＰＳＣＤを得て、ＰＳＣＤに所定の処理を行なってＳＣＤを得る。そしてＳＣＤを復号器に与えることにより、２値画データ（ドットデータ）を得てプリンタでプリントし、または表示装置にビットマップデータとして表示する。
【０００６】
上述のようなＪＢＩＧ方式の符号化処理に際しては、前述したように符号化対象の画素が含まれるラインとその直前のラインとの２ラインの画素で符号化を行なう場合と、更にもう１ライン直前のラインとの３ラインの画素で符号化を行なう場合とがある。
【０００７】
図１（ａ）は３ラインの画素で符号化を行なう場合のテンプレート（３ラインテンプレート）と称される画素の領域を示す模式図であり、図１（ｂ）は２ラインの画素で符号化を行なう場合のテンプレート（２ラインテンプレート）と称される画素の領域を示す模式図である。但し、図１において”？”が符号化対象の画素であり、この画素はテンプレートには含まれない。”Ｘ”で示されている画素はテンプレートの通常の画素を示している。また、”Ａ”で示されている画素は「アダプティブ」または「ＡＴ」と称されるテンプレート内の特別な画素（ＡＴ画素）を示しているが、その詳細はここでは省略する。
【０００８】
ＪＢＩＧ方式ではこの図１に示されているようなテンプレートに含まれる画素のパターンに基づいて符号化対象画素の符号化を行ない、また復号化に際しても同様のテンプレートが使用される。
【０００９】
図２はＪＢＩＧ方式の符号器の構成例を示すブロック図である。参照符号１１で示されているＴＰＢは典型的予測（ボトム）のブロックであり、１２で示されているＡＴはアダプティブテンプレートのブロックであり、１３で示されているＭＴはモデルテンプレートのブロックであり、１４で示されているＡＡＥはアダプティブ算術符号器である。
【００１０】
なお、ここでボトムとは画像の解像度が最低解像度であることを示しており、従って図２に示されている符号器は最低解像度を対象としている。ＪＢＩＧ方式では、同一の原画像を複数の解像度で符号化することが可能であり、それぞれの解像度をレイヤという。しかしいずれにしろ、ＪＢＩＧ方式ではまず最低解像度で符号化を行ない、必要であれば最低解像度での符号化結果を利用してより高い解像度での符号化が行なわれる。また逆に、復号化処理に際してもまず最初に最低解像度で復号化され、必要であれば最低解像度での復号化結果を利用してより高い解像度での復号化が行なわれる。但し、最低解像度、換言すればボトムのレイヤのみでもよく、そのように特化した規格がファクシミリ通信用のＴ．８５規格である。
【００１１】
図２に示されている符号器の各ブロックには画データ（個々の画素の値）が入力されており、ＴＰＢ１１は典型的予測を行なってその結果の値をＴＰＶＡＬＥとしてＡＴ１２及びＡＡＥ１４に与えると共に、符号化対象画素が前画素と同一であるか否かを示すデータＳＬＮＴＰを出力する。ＡＴ１２は画像の周期性を探し出し、周期性がある場合にはＡＴ画素の移動を指示するデータＡＴＭＯＶＥを出力する。ＭＴ１３は画データとＡＴ１２からのＡＴＭＯＶＥとに従ってテンプレートに対する符号化対象画素の相関関係を示すコンテキスト（ＣＸ）と称される整数のデータを出力する。ＡＡＥ１４は、画データとＭＴ１３から出力されるＣＸとＴＰＢ１１から出力されるＳＬＮＴＰ及びＴＰＶＡＬＥとを参照して符号化対象画素を符号化処理した結果の符号データを出力する。
【００１２】
なお、ＡＡＥ１４から出力されるのは符号データであるが、ＡＴ１２から出力されるＡＴＭＯＶＥを含めて他の種々のデータが合成されて最終的に前述のＢＩＥ（２値画像実体）が生成される。
【００１３】
図３はＪＢＩＧ方式の復号器の構成例を示すブロック図である。参照符号２１で示されているＡＡＤはアダプティブ算術復号器のブロックであり、２２で示されているＭＴはモデルテンプレートのブロックであり、２３で示されているＴＰＢは典型的予測（ボトム）のブロックである。
【００１４】
ＡＡＤ２１にはＢＩＥ（２値画像実体）の内の上述のＡＡＥ１４により生成された符号データが入力される。ＡＡＤ２１は入力された符号データを復号化処理して画データを出力するが、この画データはＭＴ２２及びＴＰＢ２３に入力される。またＡＡＤ２１は入力された符号データにＳＬＮＴＰが含まれる場合にはそれを分離してＴＰＢ２３に与える。ＭＴ２２には上述の画データの他にＡＴＭＯＶＥも入力されており、両者からＣＸを生成してＡＡＤ２１に与える。ＴＰＢ２３には上述のＡＡＤ２１から出力される画データの他にＳＬＮＴＰも与えられており、ＴＰＶＡＬＥを発生してＡＡＤ２１に与える。従って、ＡＡＤ２１は入力された符号データをＭＴ２２から与えられるＣＸ及びＴＰＢ２３から与えられるＴＰＶＡＬＥ等をも参照して画データに復号する。
【００１５】
【発明が解決しようとする課題】
ところで上述のような従来のＪＢＩＧ方式の符号器及び復号器は、非常に複雑な処理を行なう必要があるため、その全体をハードウェアのみまたはソフトウェアのみのいずれで実現するにしても非常に大規模にならざるを得ない。従って、ハードウェアとして実現する場合には製造コストが嵩み、ソフトウェアとして実現する場合には処理速度が遅くなって非実用的であった。
【００１６】
本発明はこのような事情に鑑みてなされたものであり、ＪＢＩＧ方式の符号器及び復号器を実現する際に、ソフトウェアとハードウェアとを適宜に組み合わせて高効率の符号・復号処理が可能な符号器，復号器及び符号・復号器を実現することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る符号器は、符号化対象画素をその画素が含まれるラインとその直前の所定数のラインの所定範囲の画素の状態から予測して符号化処理する符号器であって、前記所定数のラインそれぞれの１ライン分よりも多い画素数の画素データを記憶する前記所定数と同数のシフトレジスタであるラインメモリと、符号化対象画素が含まれるラインの内の前記所定範囲よりも多い画素数の画素データを記憶する現ライン用のシフトレジスタと、前記所定数と同数のラインメモリそれぞれの出力データの内の前記所定範囲よりも多い画素数の画素データをそれぞれ記憶する前記所定数と同数の前ライン用のシフトレジスタとを備え、前記現ライン用のシフトレジスタ及び前記所定数と同数の前ライン用のシフトレジスタそれぞれが記憶する前記所定範囲よりも多い画素数の画素データを、符号化対象の１ラインのデータの両端部の画素が符号化対象画素である場合に符号化対象画像の外側に存在する仮想的な画素の画素データとして符号化処理を行なうようにしてあることを特徴とする。
【００１８】
このような本発明の符号器では、符号化対象画素が含まれるラインの所定範囲の画素データが現ライン用のシフトレジスタの中間の位置に記憶され、その直前の所定数の各ラインの画素データがそれぞれラインメモリに記憶され、また各ラインメモリの出力データの内の所定範囲の画素数のデータがそれぞれ前ライン用のシフトレジスタの中間の位置に記憶されるため、符号化対象画素が画像の上端，左端，右端の画素である場合にも、それぞれのライン用のシフトレジスタの所定範囲以外の画素を符号化対象画像の外側に存在する仮想的な画素として符号化処理に利用することが可能になる。
【００１９】
また本発明に係る復号器は、符号化対象画素をその画素が含まれるラインとその直前の所定数のラインの所定範囲の画素の状態から予測した符号データを復号化処理する復号器であって、前記所定数のラインそれぞれの１ライン分よりも多い画素数の画素データを記憶する前記所定数と同数のシフトレジスタであるラインメモリと、復号化対象画素が含まれるラインの内の前記所定範囲よりも多い画素数の画素データを記憶する現ライン用のシフトレジスタと、前記所定数と同数のラインメモリそれぞれの出力データの内の前記所定範囲よりも多い画素数の画素データをそれぞれ記憶する前記所定数と同数の前ライン用のシフトレジスタとを備え、前記現ライン用のシフトレジスタ及び前記所定数と同数の前ライン用のシフトレジスタそれぞれが記憶する前記所定範囲よりも多い画素数の画素データを、復号化対象の１ラインのデータの両端部の画素が復号化対象画素である場合に復号化対象画像の外側に存在する仮想的な画素の画素データとして復号化処理を行なうようにしてあることを特徴とする。
【００２０】
このような本発明の復号器では、復号化対象画素が含まれるラインの所定範囲の画素データが現ライン用のシフトレジスタの中間の位置に記憶され、その直前の所定数の各ラインの画素データがそれぞれラインメモリに記憶され、また各ラインメモリの出力データの内の所定範囲の画素数のデータがそれぞれ前ライン用のシフトレジスタの中間の位置に記憶されるため、復号化対象画素が画像の上端，左端，右端の画素である場合にも、それぞれのライン用のシフトレジスタの所定範囲以外の画素を復号化対象画像の外側に存在する仮想的な画素として復号化処理に利用することが可能になる。
【００２１】
更に本発明に係る符号・復号器は、上述の符号器と復号器とを組み合わせて備えたことを特徴とする。
【００２２】
このような符号・復号器では、上述の符号器としての機能と、上述の復号器としての機能とを併せ持つ。
【００２３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。図４は本発明の符号器の構成例を示すブロック図である。
【００２４】
参照符号１１０で示されているＴＰＢは典型的予測（ボトム）のソフトウェアブロックであり、１２０で示されているＡＴはアダプティブテンプレートのソフトウェアブロックであり、１３０で示されているＭＴ回路はモデルテンプレートのハードウェアブロックであり、１４０で示されているＡＡＥはアダプティブ算術符号器のソフトウェアブロックである。
【００２５】
このような本発明の符号器の構成は、基本的には前述の図２に示されている従来のＪＢＩＧ方式の符号器と同一である。しかし、本発明においては、図２に示されている従来例のＴＰＢ１１，ＡＴ１２，ＡＡＥ１４はそれぞれＴＰＢ１１０，ＡＴ１２０，ＡＡＥ１４０としてソフトウェアで実現されており、ＭＴ１３はＭＴ回路１３０としてハードウェアで実現されている。
【００２６】
図５は本発明の復号器の構成例を示すブロック図である。参照符号２１０で示されているＡＡＤはアダプティブ算術復号器のソフトウェアブロックであり、２２０で示されているＭＴ回路はモデルテンプレートのハードウェアブロックであり、２３０で示されているＴＰＢは典型的予測（ボトム）のソフトウェアブロックである。
【００２７】
このような本発明の復号器の構成は、基本的には前述の図３に示されている従来のＪＢＩＧ方式の復号器と同一である。しかし、本発明においては、図３に示されている従来例のＡＡＤ２１，ＴＰＢ２３はそれぞれＡＡＤ２１０，ＴＰＢ２３０としてソフトウェアで実現されており、ＭＴ２２はＭＴ回路２２０としてハードウェアで実現されている。
【００２８】
なお、図４に示されている本発明の符号器及び図５に示されている復号器共に、前述の図２及び図３に示されている従来のＪＢＩＧ方式の符号・復号器と機能的には同一であることは言うまでもない。
【００２９】
図６はMT回路130 及びMT回路220 の回路構成を示すブロック図である。参照符号31はDMA(Direct Memory Access) 転送回路であり、画データの各ビットを出力する。参照符号32は前ラインメモリを、33は前前ラインメモリをそれぞれ示しており、それぞれ１ライン分相当のビット数に更に６ビットを有するFIFO(First-In First-Out)タイプのシフトレジスタである。参照符号41は第１シフトレジスタを、42は第２シフトレジスタを、43は第３シフトレジスタをそれぞれ示しており、それぞれb0〜b12 までの13ビット構成のFIFOタイプのシフトレジスタである。
【００３０】
ＤＭＡ転送回路３１からの画データの各ビットの出力は第３シフトレジスタ４３のビットｂ０側から入力されると共に前ラインメモリ３２の一端から入力され、前ラインメモリ３２の他端からのビット出力は第２シフトレジスタ４２のビットｂ０側から入力されると共に前前ラインメモリ３３の一端から入力され、前前ラインメモリ３３の他端からのビット出力は第１シフトレジスタ４１のビットｂ０側から入力される。
【００３１】
参照符号５１はカウンタであり、クロックＣＬＫをカウント対象として”０”から”１７３３”までをカウントする。参照符号５２は比較回路であり、ａ入力には定数”４”が、ｂ入力にはカウンタ５１のカウント値ＣＶが入力されており、ａ＞ｂである場合、即ちカウンタ５１のカウント値ＣＶが”０”から”３”までの間は信号”１”を出力する。参照符号５３も比較回路であり、ａ入力にはカウンタ５１のカウント値ＣＶが、ｂ入力には定数”１７３１”が入力されており、ａ＞ｂである場合、即ちカウンタ５１のカウント値ＣＶが”１７３２”から”１７３３”までの間は信号”１”を出力する。
【００３２】
なお、カウンタ５１のカウント値ＣＶが”０”から”１７３３”までに設定されている理由は、ＪＢＩＧ方式をファクシミリ通信に利用する場合のＡ４サイズの１ラインの解像度、即ち画素数１７２８に対応させているためである。従って、カウンタ５１のカウント値ＣＶの上限は、その応用分野に応じて他の適宜の値に設定してもよいことは言うまでもない。
【００３３】
両比較回路５２，５３の出力信号はＯＲゲート５４に入力されている。従って、このＯＲゲート５４はカウンタ５１のカウント値ＣＶが”０”から”３”及び”１７３２”から”１７３３”である場合に信号”１”を出力する。このＯＲゲート５４の出力信号はＡＮＤゲート５５の一方の入力端子に入力されているが、その他方の入力端子にはクロックＣＬＫが入力されている。そして、このＡＮＤゲート５５の出力信号が”０”発生回路５６にトリガ信号として与えられている。従って、”０”発生回路５６は、カウンタ５１のカウント値ＣＶが”０”から”３”及び”１７３２”から”１７３３”である場合に”０”を発生して出力する。この”０”発生回路５６が発生する信号”０”は第３シフトレジスタ４３及び前ラインメモリ３２に与えられる。
【００３４】
以上のような構成のＭＴ回路１３０及びＭＴ回路２２０の動作について、２ラインテンプレートの場合を例として以下に説明する。
【００３５】
まず両ラインメモリ３２，３３及び各シフトレジスタ４１，４２，４３が全て”０”クリアされる。その後、カウンタ５１のカウント値ＣＶが”０”から”３”となるクロックＣＬＫのタイミングにおいて、”０”発生回路５６から信号”０”が出力されて第３シフトレジスタ４３のビットｂ０〜ｂ３に入力されると共に、前ラインメモリ３２の最初の４ビットにも入力される。この時点の各シフトレジスタ４１，４２，４３の内容は図７の模式図に示されているように、全て”０”である。
【００３６】
この後、カウンタ５１のカウント値ＣＶが”４”から”１７３１”までになるクロックＣＬＫのタイミングにおいてはＤＭＡ転送回路３１から画データの第１ラインの各ビットが先頭側から順に出力される。この際、”０”発生回路５６から信号”０”は出力されない。そして、画データの第１ラインの先頭のビット（”？”で示されている）が第３シフトレジスタ４３のビットｂ８に達した時点（”？”で示されている）で、各シフトレジスタ４１，４２，４３の内容が図８に示されているような状態になって２ラインテンプレートが形成される。但し、図８に示されている状態は、各ビットのシフトレジスタ４１，４２，４３への入力方向の関係で図１（ｂ）に示されている状態とは左右逆になっている。
【００３７】
なお、図８においてはテンプレートを構成する”Ａ”及び”Ｘ”のビットは全て”０”であるが、これは符号化対象画素が画像の上端，左端，右端の画素である場合に本来必要な特殊な処理（エッジ変換）を不要にするためにデータ”０”、換言すれば白画素を仮想的な画素として本来の画像の外側の領域に配置することにより、符号化対象画素が画像中央に位置する場合と同様の処理を可能とするためである。また、”Ｙ”は画データの第１ラインの先頭のビット以降の各ビットを表している。
【００３８】
この後は、第３シフトレジスタ４３のビットｂ０側から画データの第１ラインのビットが順次入力されてビットｂ１２側へシフトされるので、ビットｂ８を符号化対象画素としてテンプレートが形成され続ける。
【００３９】
やがて、画データの第１ラインの末尾のビットが第３シフトレジスタ４３のビットｂ０に入力され、更にその後のカウンタ５１のカウント値ＣＶが”１７３２”から”１７３３”までのクロックＣＬＫの２クロックの間は”０”発生回路５６から信号”０”が第３シフトレジスタ４３に入力されるので、各シフトレジスタ４１，４２，４３の内容は図９に示されているような状態になる。
【００４０】
なお、上述のような処理が行なわれている間に前ラインメモリ３２には、先頭の４ビットが”０”、以降は画データの第１ラインの各ビット、そして末尾の２ビットが”０”のデータが入力される。
【００４１】
この後、第３シフトレジスタ43には４ビットの”０”に引き続いて画データの第２ラインの各ビットが、更にその後に２ビットの”０”が入力されると共に、第２シフトレジスタ42には前ラインメモリ 32から先頭の４ビットが”０”、以降は画データの第１ラインの各ビット、そして末尾の２ビットが”０”のデータの各ビットが入力される。従って、第３シフトレジスタ43のビットb8を符号化対象画素としてテンプレートが形成されることになる。図10はそのような場合のシフトレジスタ41, 42, 43の内容を示しており、”Ｙ”は画データの第１ラインの各ビットを、”Ｚ”は画データの第２ラインの各ビットをそれぞれ示している。
【００４２】
以下、順次的に画データの各ラインが第３シフトレジスタ４３に、その一つ前のラインのデータが第２シフトレジスタ４２に順次的に入力されシフトされつつ、第３シフトレジスタ４３のビットｂ８を符号化対象画素としてテンプレートが形成されることになる。
【００４３】
なお、３ラインテンプレートの場合のシフトレジスタ４１，４２，４３の初期状態は図１１に示されているようになる（これは図２（ａ）に示されている３ラインテンプレートの模式図に対応している）が、それ以降の動作は基本的に上述の２ラインテンプレートの場合と同様である。但し、２ラインテンプレートの場合には第１シフトレジスタ４１は使用されないが、３ラインテンプレートの場合には第１シフトレジスタ４１も使用される点が異なる。
【００４４】
【発明の効果】
以上に詳述したように本発明の符号器によれば、現ライン用のシフトレジスタの同一の位置を処理対象とするのみで、現ライン用及び前ライン用のシフトレジスタのシフト動作に伴って順次的にデータの処理が行なわれるため、ハードウェアにより高速な処理が実現されると共に、符号化対象画素が画像の上端，左端，右端の画素である場合にも、所定範囲以外の画素を仮想的な画素として符号化処理に利用することが可能になるので、符号化対象画素が画像の中央に位置する場合と同様の処理を行なうことができる。
【００４５】
また本発明の復号器によれば、現ライン用のシフトレジスタの同一の位置を処理対象とするのみで、現ライン用及び前ライン用のシフトレジスタのシフト動作に伴って順次的にデータの処理が行なわれるため、ハードウェアにより高速な処理が実現されると共に、復号化対象画素が画像の上端，左端，右端の画素である場合にも、所定範囲以外の画素を仮想的な画素として復号化処理に利用することが可能になるので、復号化対象画素が画像の中央に位置する場合と同様の処理を行なうことができる。
【００４６】
更に本発明の符号・復号器によれば、上述の符号器としての効果と、上述の復号器としての効果とを併せ持つことが可能になる。
【図面の簡単な説明】
【図１】ＪＢＩＧ方式による画データの符号化の際の符号化対象画素とテンプレートとの関係を示す模式図である。
【図２】ＪＢＩＧ方式の符号器の構成例を示すブロック図である。
【図３】ＪＢＩＧ方式の復号器の構成例を示すブロック図である。
【図４】本発明の符号器の構成例を示すブロック図である。
【図５】本発明の復号器の構成例を示すブロック図である。
【図６】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路の回路構成を示すブロック図である。
【図７】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図８】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図９】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図１０】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による２ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【図１１】本発明の符号器及び復号器のモデルテンプレート（ＭＴ）回路による３ラインテンプレート形成時の各シフトレジスタの内容を示す模式図である。
【符号の説明】
３２前ラインメモリ
３３前前ラインメモリ
４１，４２，４３シフトレジスタ
１１０ＴＰＢ（典型的予測ブロック）
１２０ＡＴ（アダプティブテンプレートブロック）
１３０ＭＴ（モデルテンプレートブロック）回路
１４０ＡＡＥ（アダプティブ算術符号器）
２１０ＡＡＤ（アダプティブ算術復号器）
２２０ＭＴ（モデルテンプレートブロック）回路
２３０ＴＰＢ（典型的予測ブロック）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an encoder, a decoder, and an encoder / decoder, and in particular, ITU-T (International Telecommunication Union-Telecommunication recommendation) Recommendation T. The present invention relates to an encoder, decoder, and encoder / decoder of a so-called JBIG image compression encoding system conforming to J.82.
[0002]
[Prior art]
Conventionally, the MH (Modified Huffman) method, the MR (Modified READ) method, and the MMR (Modified Modified READ) method have been used as compression encoding methods for image data used for facsimile communication. The MH method is a method of encoding a continuous number of white or black pixels, and is a one-dimensional compression encoding method that is compressed in units of scanning lines. The MR method is a compression coding method in which the efficiency is improved by utilizing the correlation between two scanning lines (lines) adjacent to each other in the vertical direction. The MMR system is a system in which the MR system is partially improved to further increase the compression efficiency, and is in principle the same. However, as a trend of the times, a highly efficient compression coding system is desired also for facsimile communication. The MH, MR, and MMR systems described above are all reversible, that is, systems that can be restored to the original state of 100%.
[0003]
On the other hand, with the recent development of computer technology, particularly digital image technology, various image compression coding systems are desired and developed. Among them, the so-called JBIG (Joint Bi-level Image coding experts Group) method is reversible, that is, can be restored to the original state of 100%. ITU-T Recommendation T.82 as a standard for applying it to facsimile communication. 85 is defined.
[0004]
By the way, at the time of JBIG encoding, an encoding target image is divided into a plurality of sub-scanning line (line) units and divided into sections called stripes. The binary image data (dot data) obtained directly from each stripe is omitted in detail, but the correlation between the target pixel, the line in which it is located, and the pixels in a predetermined range of the preceding 1 or 2 line Accordingly, the data is encoded by an encoder into SCD (striped encoded data), and further converted into PSCD (protected stripe encoded data) by a predetermined process. A terminal marker indicating the end of data for one stripe is added to the PSCD to generate an SDE (stripe data entity). An FMS (floating marker segment) is added to each SDE, and a plurality of such sets form a BID (binary image data) of one image. Further, a BIE (binary image entity) is formed by adding a BIH (binary image header) in which various parameters when the BID is generated are added to the BID.
[0005]
Decoding is the reverse of the above process, that is, separating BIE from BIE to obtain BID, separating FMS from BID to obtain multiple SDEs, separating terminal markers from individual SDEs, and obtaining PSCD. Then, a predetermined process is performed on the PSCD to obtain an SCD. Then, by supplying the SCD to the decoder, binary image data (dot data) is obtained and printed by a printer or displayed as bitmap data on a display device.
[0006]
In the JBIG encoding process as described above, encoding is performed with two lines of pixels, the line including the pixel to be encoded and the line immediately before, as described above, and immediately before another line. There is a case where encoding is performed with pixels of three lines with this line.
[0007]
FIG. 1A is a schematic diagram showing a region of a pixel called a template (3-line template) when encoding is performed with 3 lines of pixels, and FIG. 1B is an encoding with 2 lines of pixels. It is a schematic diagram which shows the area | region of the pixel called a template in the case of performing (2 line template). However, in FIG. 1, “?” Is a pixel to be encoded, and this pixel is not included in the template. Pixels indicated by “X” indicate normal pixels of the template. A pixel indicated by “A” indicates a special pixel (AT pixel) in a template called “adaptive” or “AT”, but details thereof are omitted here.
[0008]
In the JBIG system, the encoding target pixel is encoded based on the pixel pattern included in the template as shown in FIG. 1, and the same template is used for decoding.
[0009]
FIG. 2 is a block diagram illustrating a configuration example of a JBIG encoder. The TPB indicated by reference numeral 11 is a typical prediction (bottom) block, the AT indicated by 12 is an adaptive template block, and the MT indicated by 13 is a model template block. , 14, AAE is an adaptive arithmetic coder.
[0010]
Here, the bottom means that the resolution of the image is the lowest resolution, and therefore the encoder shown in FIG. 2 targets the lowest resolution. In the JBIG system, the same original image can be encoded with a plurality of resolutions, and each resolution is called a layer. However, in any case, in the JBIG system, encoding is first performed at the minimum resolution, and if necessary, encoding at a higher resolution is performed using the encoding result at the minimum resolution. Conversely, in the decoding process, first, decoding is performed at the lowest resolution, and if necessary, decoding is performed at a higher resolution using a decoding result at the lowest resolution. However, the minimum resolution, in other words, only the bottom layer may be used, and such a specialized standard is T.264 for facsimile communication. 85 standards.
[0011]
Image data (individual pixel values) is input to each block of the encoder shown in FIG. 2, and TPB 11 performs typical prediction and sets the resulting value as TPVALE to AT 12 and AAE 14. At the same time, data SLNTP indicating whether the pixel to be encoded is the same as the previous pixel is output. The AT 12 searches for the periodicity of the image, and if there is a periodicity, outputs data ATMOVE instructing movement of the AT pixel. The MT 13 outputs integer data called a context (CX) indicating the correlation of the encoding target pixel with respect to the template according to the image data and the ATMOVE from the AT 12. The AAE 14 refers to the image data, the CX output from the MT 13, and the SLNTP and TPVALE output from the TPB 11, and outputs code data as a result of encoding the encoding target pixel.
[0012]
The AAE 14 outputs code data, but other various data including the ATMOVE output from the AT 12 are combined to finally generate the BIE (binary image entity) described above. .
[0013]
FIG. 3 is a block diagram showing a configuration example of a JBIG decoder. AAD indicated by reference numeral 21 is an adaptive arithmetic decoder block, MT indicated by 22 is a model template block, and TPB indicated by 23 is a typical prediction (bottom) block. It is.
[0014]
Code data generated by the above-described AAE 14 in the BIE (binary image entity) is input to the AAD 21. The AAD 21 decodes the input code data and outputs image data. The image data is input to the MT 22 and the TPB 23. In addition, when the input code data includes SLNTP, the AAD 21 separates it and gives it to the TPB 23. In addition to the above-described image data, ATMOVE is also input to MT 22, and CX is generated from both and supplied to AAD 21. In addition to the image data output from the AAD 21 described above, SLNTP is also supplied to the TPB 23, and TPVALE is generated and supplied to the AAD 21. Therefore, the AAD 21 decodes the input code data into image data with reference to CX given from the MT 22 and TPVALE given from the TPB 23.
[0015]
[Problems to be solved by the invention]
By the way, since the conventional JBIG encoder and decoder as described above need to perform very complicated processing, it is very large even if the whole is realized only by hardware or only by software. I have to be. Therefore, when implemented as hardware, the manufacturing cost increases, and when implemented as software, the processing speed is slow, which is impractical.
[0016]
The present invention has been made in view of such circumstances, and when implementing a JBIG encoder and decoder, high-efficiency encoding / decoding processing is possible by appropriately combining software and hardware. An object is to realize an encoder, a decoder, and an encoder / decoder.
[0017]
[Means for Solving the Problems]
The encoder according to the present invention, there is provided a coder for encoding processing by predicting the coding target pixel from the state of pixels in a predetermined range of the predetermined number of lines of the line and the immediately preceding that includes the pixel, the predetermined A line memory which is the same number of shift registers as the predetermined number for storing pixel data having a larger number of pixels than each line of the number of lines, and more than the predetermined range in the line including the encoding target pixel. the predetermined number of storing the shift register for the current line for storing the pixel data of the number of pixels, the number of pixels of the pixel data than before Symbol predetermined range of the output data of each of the predetermined number as many line memories respectively and a shift register for the same number of previous lines, each of the shift registers of the shift register and the predetermined number as many previous line for the current line is stored the Pixel data of pixels larger than the fixed range, pixel data of virtual pixels existing outside the encoding target image when pixels at both ends of the data of one line to be encoded are encoding target pixels As described above, the encoding process is performed .
[0018]
In such an encoder of the present invention, pixel data in a predetermined range of a line including a pixel to be encoded is stored at an intermediate position of the shift register for the current line, and pixel data of a predetermined number of lines immediately before that is stored. There are stored in each line memory, and because the constant range of the pixel number data at of the output data of each line memory is stored in an intermediate position of the shift register for the previous line, respectively, coded pixel image The pixels other than the predetermined range of the shift register for each line can be used for the encoding process as virtual pixels existing outside the encoding target image even in the case of the upper end, left end, and right end pixels of It becomes possible .
[0019]
The decoder according to the present invention is a decoder that decodes code data obtained by predicting a pixel to be encoded from a state of pixels in a predetermined range of a line including the pixel and a predetermined number of lines immediately before the target pixel. the a prescribed number of lines line memory is the predetermined number and the same number of shift register for storing a large number of pixels of the pixel data than each one line, the predetermined range of the line that contains the decoded pixel storing each shift register for the current line to store more number of pixels of the pixel data than, more number of pixels of the pixel data than before Symbol predetermined range of the output data of each of the predetermined number as many line memories and a shift register for the predetermined number and the same number of the previous line, the shift register that for the shift register and the predetermined number as many previous line for the current line If the pixels at both ends of the data of one line to be decoded are the pixels to be decoded, the virtual data existing outside the decoding target image A decoding process is performed as pixel data of a pixel .
[0020]
In such a decoder according to the present invention, pixel data of a predetermined range of a line including a pixel to be decoded is stored at an intermediate position of the shift register for the current line, and pixel data of a predetermined number of lines immediately before that is stored. There are stored in each line memory, and because the data of the number of pixels at a constant range of the output data of each line memory is stored in an intermediate position of the shift register for the previous line, respectively, decoded pixel image The pixels other than the predetermined range of the shift registers for the respective lines can be used for the decoding process as virtual pixels existing outside the decoding target image even when the pixels are the upper end, left end, and right end pixels. It becomes possible .
[0021]
Further code and decoder according to the present invention is characterized by comprising a combination of the decoder with the above-mentioned encoder.
[0022]
In such a code-decoder, it combines the functions of a coder described above, a function as a decoder described above.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings illustrating embodiments thereof. FIG. 4 is a block diagram showing a configuration example of the encoder of the present invention.
[0024]
The TPB indicated by reference numeral 110 is a typical prediction (bottom) software block, the AT indicated by 120 is an adaptive template software block, and the MT circuit indicated by 130 is the model template. A block of hardware, indicated at 140, is an adaptive arithmetic encoder software block.
[0025]
The structure of the encoder of the present invention is basically the same as that of the conventional JBIG encoder shown in FIG. However, in the present invention, the conventional TPB 11, AT12, and AAE 14 shown in FIG. ing.
[0026]
FIG. 5 is a block diagram showing a configuration example of the decoder of the present invention. AAD indicated by reference numeral 210 is a software block of an adaptive arithmetic decoder, MT circuit indicated by 220 is a hardware block of a model template, and TPB indicated by 230 is a typical prediction ( (Bottom) software block.
[0027]
The configuration of the decoder of the present invention is basically the same as that of the conventional JBIG decoder shown in FIG. However, in the present invention, AAD 21 and TPB 23 of the conventional example shown in FIG. 3 are realized by software as AAD 210 and TPB 230, respectively, and MT 22 is realized by hardware as MT circuit 220.
[0028]
Note that both the encoder of the present invention shown in FIG. 4 and the decoder shown in FIG. 5 are functionally similar to the conventional JBIG encoder / decoder shown in FIGS. It goes without saying that they are identical.
[0029]
FIG. 6 is a block diagram showing circuit configurations of the MT circuit 130 and the MT circuit 220. Reference numeral 31 denotes a DMA (Direct Memory Access) transfer circuit, which outputs each bit of image data. The reference numeral 32 is the previous line memory, 33 denotes prefrontal line memory respectively, each are FIFO (First-In First-Out ) type shift register having a further 6 bits to the number of bits corresponding one line . Reference numeral 41 denotes a first shift register, 42 denotes a second shift register, and 43 denotes a third shift register, which are 13-bit FIFO type shift registers from b0 to b12.
[0030]
The output of each bit of the image data from the DMA transfer circuit 31 is input from the bit b0 side of the third shift register 43 and input from one end of the front line memory 32, and the bit output from the other end of the front line memory 32 is Input from the bit b0 side of the second shift register 42 and input from one end of the previous front line memory 33, and a bit output from the other end of the previous front line memory 33 is input from the bit b0 side of the first shift register 41 The
[0031]
Reference numeral 51 denotes a counter, which counts from “0” to “1733” with the clock CLK as a count target. Reference numeral 52 denotes a comparison circuit. The constant “4” is input to the a input, and the count value CV of the counter 51 is input to the b input. When a> b, that is, the count value CV of the counter 51 is A signal “1” is output between “0” and “3”. Reference numeral 53 is also a comparison circuit, and the count value CV of the counter 51 is input to the a input, and the constant “1731” is input to the b input, and when a> b, that is, the count value CV of the counter 51 is A signal “1” is output between “1732” and “1733”.
[0032]
The reason why the count value CV of the counter 51 is set from “0” to “1733” is that it corresponds to the resolution of one line of A4 size, that is, the number of pixels 1728 when the JBIG method is used for facsimile communication. This is because. Therefore, it goes without saying that the upper limit of the count value CV of the counter 51 may be set to another appropriate value depending on the application field.
[0033]
The output signals of both comparison circuits 52 and 53 are input to an OR gate 54. Therefore, the OR gate 54 outputs a signal “1” when the count value CV of the counter 51 is “0” to “3” and “1732” to “1733”. The output signal of the OR gate 54 is input to one input terminal of the AND gate 55, and the clock CLK is input to the other input terminal. The output signal of the AND gate 55 is given to the “0” generation circuit 56 as a trigger signal. Accordingly, the “0” generation circuit 56 generates and outputs “0” when the count value CV of the counter 51 is “0” to “3” and “1732” to “1733”. The signal “0” generated by the “0” generating circuit 56 is supplied to the third shift register 43 and the previous line memory 32.
[0034]
The operation of the MT circuit 130 and the MT circuit 220 configured as described above will be described below by taking the case of a two-line template as an example.
[0035]
First, both line memories 32 and 33 and the shift registers 41, 42 and 43 are all cleared to "0". After that, at the timing of the clock CLK when the count value CV of the counter 51 changes from “0” to “3”, the signal “0” is output from the “0” generation circuit 56 and the bits b0 to b3 of the third shift register 43 are output. In addition to being input, it is also input to the first 4 bits of the previous line memory 32. The contents of the shift registers 41, 42, 43 at this time are all “0” as shown in the schematic diagram of FIG.
[0036]
Thereafter, at the timing of the clock CLK at which the count value CV of the counter 51 becomes “4” to “1731”, each bit of the first line of the image data is sequentially output from the DMA transfer circuit 31 from the head side. At this time, the signal “0” is not output from the “0” generation circuit 56. Then, when the first bit (indicated by “?”) Of the first line of the image data reaches the bit b8 of the third shift register 43 (indicated by “?”), Each shift register The contents of 41, 42, and 43 are in a state as shown in FIG. 8, and a two-line template is formed. However, the state shown in FIG. 8 is opposite to the state shown in FIG. 1B in relation to the input direction of each bit to the shift registers 41, 42, and 43.
[0037]
In FIG. 8, the “A” and “X” bits constituting the template are all “0”, but this is essential when the pixel to be encoded is the top, left, and right pixels of the image. In order to eliminate the need for special processing (edge conversion), data “0”, in other words, by arranging white pixels as virtual pixels in an area outside the original image, the encoding target pixel is located at the center of the image. This is because it is possible to perform the same processing as that in the case of being located in the area. “Y” represents each bit after the first bit of the first line of the image data.
[0038]
Thereafter, since the bits of the first line of the image data are sequentially input from the bit b0 side of the third shift register 43 and shifted to the bit b12 side, the template is continuously formed with the bit b8 as the encoding target pixel.
[0039]
Eventually, the last bit of the first line of the image data is input to bit b0 of the third shift register 43, and the count value CV of the counter 51 thereafter is 2 clocks CLK from “1732” to “1733”. In the meantime, since the signal “0” is input from the “0” generation circuit 56 to the third shift register 43, the contents of the shift registers 41, 42, 43 are as shown in FIG. 9.
[0040]
While the processing as described above is being performed, the leading 4 bits are stored in the previous line memory 32 as “0”, the subsequent bits of the first line of the image data, and the last 2 bits as “0”. "Is input.
[0041]
Thereafter, each bit of the second line of the image data is input to the third shift register 43 following the 4-bit “0”, and further, the 2-bit “0” is input thereafter. Are input from the previous line memory 32 with the first 4 bits being “0”, the subsequent bits of the first line of the image data, and the last 2 bits of the data having the last 2 bits being “0”. Therefore, a template is formed using the bit b8 of the third shift register 43 as the encoding target pixel. FIG. 10 shows the contents of the shift registers 41, 42, and 43 in such a case. “Y” represents each bit of the first line of image data, and “Z” represents each bit of the second line of image data. Respectively.
[0042]
Thereafter, each line of the image data is sequentially input to the third shift register 43 and the previous line data is sequentially input to the second shift register 42 and shifted, while the bit b8 of the third shift register 43 is shifted. A template is formed with the pixel to be encoded.
[0043]
Note that the initial state of the shift registers 41, 42, and 43 in the case of the three-line template is as shown in FIG. 11 (this corresponds to the schematic diagram of the three-line template shown in FIG. 2A). However, the subsequent operation is basically the same as that of the above-described two-line template. However, the first shift register 41 is not used in the case of the 2-line template, but the first shift register 41 is also used in the case of the 3-line template.
[0044]
【The invention's effect】
As described in detail above, according to the encoder of the present invention, only the same position of the shift register for the current line is processed, and the shift operation of the shift register for the current line and the previous line is accompanied. Since data processing is performed sequentially, high-speed processing is realized by hardware , and pixels other than the predetermined range are virtually selected even when the encoding target pixel is the upper end, left end, or right end pixel of the image. Since it can be used as a typical pixel for the encoding process, the same process as when the encoding target pixel is located at the center of the image can be performed .
[0045]
According to the decoder of the present invention, only to be processed by the same position of the shift register for the current line, the process of sequentially data with the shift operation of the shift register for the current line and for the previous line Therefore, high-speed processing is realized by hardware , and pixels other than the predetermined range are decoded as virtual pixels even when the decoding target pixel is the upper end, left end, or right end pixel of the image. Since it can be used for processing, the same processing as when the decoding target pixel is located at the center of the image can be performed .
[0046]
Furthermore, according to the code and decoder of the present invention, the effect as the encoder described above, it is possible to both a effect as the decoder described above.
[Brief description of the drawings]
FIG. 1 is a schematic diagram illustrating a relationship between a pixel to be encoded and a template when encoding image data by the JBIG method.
FIG. 2 is a block diagram illustrating a configuration example of a JBIG encoder.
FIG. 3 is a block diagram illustrating a configuration example of a JBIG decoder.
FIG. 4 is a block diagram illustrating a configuration example of an encoder according to the present invention.
FIG. 5 is a block diagram illustrating a configuration example of a decoder according to the present invention.
FIG. 6 is a block diagram showing a circuit configuration of a model template (MT) circuit of an encoder and a decoder according to the present invention.
FIG. 7 is a schematic diagram showing the contents of each shift register when a two-line template is formed by the model template (MT) circuit of the encoder and decoder of the present invention.
FIG. 8 is a schematic diagram showing the contents of each shift register when a two-line template is formed by the model template (MT) circuit of the encoder and decoder of the present invention.
FIG. 9 is a schematic diagram showing the contents of each shift register when a two-line template is formed by the model template (MT) circuit of the encoder and decoder of the present invention.
FIG. 10 is a schematic diagram showing the contents of each shift register when a two-line template is formed by the model template (MT) circuit of the encoder and decoder of the present invention.
FIG. 11 is a schematic diagram showing the contents of each shift register when a three-line template is formed by the model template (MT) circuit of the encoder and decoder of the present invention.
[Explanation of symbols]
32 Previous Line Memory 33 Previous Previous Line Memory 41, 42, 43 Shift Register 110 TPB (Typical Prediction Block)
120 AT (Adaptive template block)
130 MT (Model Template Block) Circuit 140 AAE (Adaptive Arithmetic Encoder)
210 AAD (Adaptive Arithmetic Decoder)
220 MT (Model Template Block) Circuit 230 TPB (Typical Prediction Block)

Claims

In an encoder that performs encoding processing by predicting a pixel to be encoded from a state of pixels in a predetermined range of a line including the pixel and a predetermined number of lines immediately before the pixel,
A line memory which is a shift register of the same number as the predetermined number for storing pixel data of a number of pixels larger than one line of each of the predetermined number of lines;
A shift register for a current line that stores pixel data of a number of pixels larger than the predetermined range in a line including a pixel to be encoded;
And a shift register for the predetermined number as many of the previous line to each previously stored SL more pixel number of the pixel data than the predetermined range of the output data of each of the predetermined number and the same number of line memories,
Pixel data with more pixels than the predetermined range stored in the shift register for the current line and the shift register for the previous line as many as the predetermined number are pixels at both ends of the data of one line to be encoded. An encoder characterized in that when the pixel is an encoding target pixel, encoding processing is performed as pixel data of a virtual pixel existing outside the encoding target image .

In a decoder that decodes encoded data predicted from the state of pixels in a predetermined range of a line including the pixel and a predetermined number of lines immediately before the pixel to be encoded, one line for each of the predetermined number of lines A line memory that is a shift register of the same number as the predetermined number for storing pixel data of a larger number of pixels;
A shift register for the current line that stores pixel data of a number of pixels larger than the predetermined range in the line including the pixel to be decoded;
And a shift register for the predetermined number as many of the previous line to each previously stored SL more pixel number of the pixel data than the predetermined range of the output data of each of the predetermined number and the same number of line memories,
Pixel data with more pixels than the predetermined range stored in the shift register for the current line and the shift register for the previous line as many as the predetermined number are pixels at both ends of the data of one line to be decoded. A decoder, wherein when the pixel is a decoding target pixel, the decoding process is performed as pixel data of a virtual pixel existing outside the decoding target image .

An encoder / decoder comprising the encoder according to claim 1 and the decoder according to claim 2.