JP3609601B2

JP3609601B2 - Timer circuit with self-diagnosis function

Info

Publication number: JP3609601B2
Application number: JP04239598A
Authority: JP
Inventors: 清春笈川; 薫白井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-02-24
Filing date: 1998-02-24
Publication date: 2005-01-12
Anticipated expiration: 2018-02-24
Also published as: JPH11239055A

Description

【０００１】
【発明の属する技術分野】
本発明は、内部でタイマーの値の異常を検出する自己診断機能付きタイマー回路に関する。
【０００２】
【従来の技術】
従来、マイコン等に内蔵されているタイマー回路にあっては、異常動作が発生した場合に、それを検出してそのときの状態を保存するような機能を備えていなかった。このため、タイマー回路が異常動作を起こした場合には、タイマー回路の異常の検出が遅れてマイコンが誤動作するおそれがあった。一方、タイマー回路の異常が判明した場合であっても、外部からタイマー回路の異常の原因を究明するのが極めて困難であり、また、多大な時間と労力が必要になっていた。
【０００３】
【発明が解決しようとする課題】
以上説明したように、マイコン等に内蔵された従来のタイマー回路にあっては、タイマー回路を含んだ装置の内部においてタイマー回路のカウント値の異常を検出して外部に知らせる機能を備えていなかった。このため、タイマー回路の異常を検出して原因を解析するのに、多大な時間と労力がかかるという不具合を招いていた。
【０００４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、タイマー回路の異常を検出して外部に知らせる機能を内部に備えた自己診断機能付きタイマー回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、タイマーカウンタ用クロック信号に基づいてタイマーカウント動作を行うタイマーカウンタ回路と、前記タイマーカウンタ回路のカウント値を受けて保持し、自己診断機能テスト時には前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値の正転値を保持出力する第１のインプットキャプチャ回路と、前記第１のインプットキャプチャ回路の出力を受けて、自己診断機能テスト時には前記タイマーカウンタ回路の時刻ｔｎのカウント値の正転値を保持し反転値を出力する第２のインプットキャプチャ回路と、前記第１のインプットキャプチャ回路の時刻（ｔｎ＋１）の正転値と前記第２のインプットキャプチャ回路の時刻ｔｎの反転値を入力し、両入力の論理加算処理を行い、論理加算結果が全て“０”又は否かを検出する検出回路と、前記検出回路の検出結果が、少なくとも１ビットでも“１”がある場合に前記タイマーカウンタ回路のカウント動作が異常であることを検出し、異常が検出されると異常検出を外部に報知し、前記タイマーカウンタ回路のカウント動作を停止させ、かつ異常検出時の前記タイマーカウンタ回路の時刻（ｔｎ＋１）のカウント値を前記第１のインプットキャプチャ回路に保持させ、前記タイマーカウンタ回路の時刻ｔｎのカウント値を前記第２のインプットキャプチャ回路に保持させる制御回路とを有することを特徴とする。
【０００６】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【０００７】
図１はこの発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【０００８】
図１において、この実施形態の自己診断機能付きタイマー回路は、マイコンに内蔵された例えば１６ビットのタイマー回路であり、システムバス１２へ読み出し又は書き込み機能を有し、タイマーカウント値をタイマーバス１３に出力し、タイマーカウンタ用クロック信号（ＴＣＫ）を入力する１６ビットのプログラマブルタイマーカウンタ回路１と、タイマーバス１２を介してプログラマブルタイマーカウンタ回路１の出力を入力データとし、キャプチャトリガ信号（ＩＣＫ）を入力し、システムバス１２へ読み出し可能であり、内部のキャプチャレジスタの正転データを出力する１６ビットのインプットキャプチャ回路２と、インプットキャプチャ回路２の出力データを入力とし、上記と同一のキャプチャトリガ信号（ＩＣＫ）を入力し、システムバス１２へ読み出し可能であり、内部のキャプチャレジスタの反転データを出力する１６ビットのインプットキャプチャ回路３と、インプットキャプチャ回路２の出力（時刻（ｔｎ＋１）の正転データ）とインプットキャプチャ回路３の出力（時刻ｔｎの反転データ）を入力とし、２入力論理加算処理及び加算結果を出力する１６ビットの論理和ＡＬＬ“０”検出回路４と、論理和ＡＬＬ“０”検出回路４の出力データ（Ｓ）とシステムクロック信号の反転信号（φ１Ｖ）を入力するワイヤードＮＡＮＤ回路５と、ワイヤードＮＡＮＤ回路５の出力（ＣＮＴ）のプリチャージ用のＰｃｈトランジスタ６と、ワイヤードＮＡＮＤ回路５の出力データ（ＣＮＴ）の保持又は“１”固定出力を自己診断機能テスト信号（ＣＮＴＴＳＴ）により選択可能とするＦＤラッチ回路７と、ＦＤラッチ回路７の出力を入力とするセット優先のＲ／Ｓフリップフロップ（Ｆ／Ｆ）回路８と、Ｒ／Ｓフリップフロップ回路８の出力とメインのタイマーカウンタ用クロック信号（ＴＣＬＫ）のＡＮＤ出力により、プログラマブルタイマーカウンタ回路１のタイマーカウンタ用クロック信号（ＴＣＫ）を発生するタイマーカウンタ用クロック信号発生回路９と、セット優先のＲ／Ｓフリップフロップ回路８の出力（ＦＦＯＵＴ）の立ち下がりエッジによりタイマー回路の異常を知らせる割込み要因（ＩＮＴＥＲＲ）を発生する１ショットパルス発生回路１０と、メインのタイマーカウンタ用クロック信号（ＴＣＬＫ）又はメインのキャプチャトリガ信号（ＩＣ）を自己診断機能テスト信号（ＣＮＴＴＳＴ）により選択可能なキャプチャトリガ発生回路（セレクタ回路）１１を具備して構成される。
【０００９】
図１に示すそれぞれの回路は、例えば図２に示すように具体的に構成される。
【００１０】
また、図２に示すプログラマブルタイマーカウンタ回路１は例えば図３に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路２は例えば図４に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路３は例えば図５に示すように論理ゲートの組み合わせにより構成され、論理和ＡＬＬ“０”検出回路４は例えば図６に示すように論理ゲートの組み合わせにより構成されて図７に示す真理値表（Ｘ，Ｙ：入力、ＣＩＮ：キャリー入力、Ｓ：出力、ＣＯＵＴ：キャリー出力）にしたがって動作し、１ショットパルス発生回路１０は例えば図８に示すように論理ゲートの組み合わせにより構成される。
【００１１】
次に、このような構成において、図９に示す正常動作時のタイミングチャートならびに図１０に示す異常動作時のタイミングチャートを参照して、自己診断動作を説明する。
【００１２】
上記構成において、自己診断機能テストモード（ＣＮＴＴＳＴ＝“１”）時に、通常モードで使用されるインプットキャプチャ回路２、３は、タイマーカウンタ回路１の出力の（ｔｎ＋１）時のカウンタ値とｔｎ時のカウンタ値を保持する。自己診断機能テストモード時のキャプチャトリガー信号（ＩＣＫ）は、セレクタ回路１１により選択されたメインのタイマーカウンタ用クロック信号（ＴＣＬＫ）を使用する。更に、上記（ｔｎ＋１）時の正転値とｔｎ時の反転値の論理加算を論理和ＡＬＬ“０”検出回路４で行い、１６ビットの論理和＝ＡＬＬ“０”であれば、正常＋１カウント動作と判断し、一方１６ビットの論理和が１ビットでも“１”有り時は、異常カウンタ動作と判断する。
【００１３】
下記に、論理和ＡＬＬ“０”検出回路４の一動作例を示す。
【表１】

【表２】

【００１４】
上記の判断結果に基づいて、セット優先のＲ／Ｓフリップフロップ回路８の出力（ＦＦＯＵＴ）レベルを決定する。ワイヤードＮＡＮＤ回路５の出力ＣＮＴ＝“１”時は、ＦＦＯＵＴ＝“１”となりタイマーカウンタ正常動作であることを示し、一方ＣＮＴ＝“０”時は、ＦＦＯＵＴ＝“０”となりタイマーカウンタ異常動作であることを示す。セット優先Ｒ／Ｓのフリップフロップ回路８の出力レベルによりクロックの動作／停止の判断を行い、ＦＦＯＵＴ＝“１”時はタイマーカウンタクロックの動作イネーブル（Ｅａｂｌｅ）となり、ＦＦＯＵＴ＝
“０”時はタイマーカウンタクロックの動作ディセーブル（Ｄｉｓａｂｌｅ）となる。
【００１５】
タイマーカウンタクロックの動作ディセーブル時は、図１０のタイミングチャートに示す如くタイマーカウンタ用クロック信号は停止すると共に、インプットキャプチャ回路２、３には、異常動作カウント前後のカウンタ値が保持される。また、異常動作発生時には、異常動作を外部（ＣＰＵ等）に知らせるために、割込み要因（ＩＮＴＥＲＲ）が１ショットパルス発生回路１０から発生される。
【００１６】
このような構成を採用することにより、タイマーカウンタ動作の正常動作／異常動作が容易に確認できる。また、タイマーカウンタ回路１の異常動作時には、タイマーカウンタ用クロック信号が停止すると共に、割込み要因が発生するため、ＣＰＵにタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性のタイマー回路を提供できる。
【００１７】
【発明の効果】
以上説明したように、本発明によれば、タイマーカウンタ回路の時刻ｔｎと（ｔｎ＋１）の値を論理演算した結果に基づいてカウンタ動作の異常を検出する機能を内蔵するようにしたので、タイマーカウンタ動作の正常動作／異常動作が容易に確認できる。又、タイマーカウンタ回路の異常動作時には、タイマーカウンタクロックが停止すると共に、外部にタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性なタイマー回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【図２】図１に示すタイマー回路の具体的な回路構成を示す図である。
【図３】図２に示す回路の具体的な回路構成を示す図である。
【図４】図２に示す回路の具体的な回路構成を示す図である。
【図５】図２に示す回路の具体的な回路構成を示す図である。
【図６】図２に示す回路の具体的な回路構成を示す図である。
【図７】図６に示す回路の真理値表を示す図である。
【図８】図２に示す回路の具体的な回路構成を示す図である。
【図９】タイマー回路の正常動作時のタイミングチャートを示す図である。
【図１０】タイマー回路の異常動作時のタイミングチャートを示す図である。
【符号の説明】
１プログラマブルタイマーカウンタ回路
２，３インプットキャプチャ回路
４論理和ＡＬＬ“０”検出回路
５ワイヤードＮＡＮＤ回路
６トランジスタ
７ＦＤラッチ回路
８ＲＳＦ／Ｆ回路
９タイマーカウンタ用クロック信号発生回路
１０１ショットパルス発生回路
１１キャプチャトリガ発生回路
１２システムバス
１３タイマーバス[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a timer circuit with a self-diagnosis function that internally detects an abnormality in a timer value.
[0002]
[Prior art]
Conventionally, a timer circuit built in a microcomputer or the like does not have a function of detecting an abnormal operation and storing the state at that time when an abnormal operation occurs. For this reason, when the timer circuit malfunctions, the detection of the malfunction of the timer circuit may be delayed and the microcomputer may malfunction. On the other hand, even when the abnormality of the timer circuit is found, it is extremely difficult to investigate the cause of the abnormality of the timer circuit from the outside, and much time and labor are required.
[0003]
[Problems to be solved by the invention]
As described above, the conventional timer circuit built in the microcomputer or the like did not have a function of detecting an abnormality in the count value of the timer circuit and notifying the outside inside the apparatus including the timer circuit. . For this reason, it has caused a problem that it takes a lot of time and labor to detect the abnormality of the timer circuit and analyze the cause.
[0004]
Accordingly, the present invention has been made in view of the above, and an object of the present invention is to provide a timer circuit with a self-diagnosis function having a function of detecting an abnormality of the timer circuit and notifying the outside of the timer circuit. It is in.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, means for solving the problems includes a timer counter circuit that performs a timer count operation based on a clock signal for a timer counter, receives and holds the count value of the timer counter circuit, and performs a self-diagnostic function test. Sometimes the timer counter circuit receives a first input capture circuit that holds and outputs the normal rotation value of the count value at time (tn + 1) and the output of the first input capture circuit, and the timer counter is used during a self-diagnostic function test. A second input capture circuit that holds the normal value of the count value at the time tn of the circuit and outputs an inverted value; the normal value at the time (tn + 1) of the first input capture circuit; and the second input capture. Input the inverted value of the time tn of the circuit, perform logical addition processing of both inputs, A detection circuit that detects whether the calculation results are all “0” or not, and if the detection result of the detection circuit is “1” even at least 1 bit, it is detected that the count operation of the timer counter circuit is abnormal When an abnormality is detected, the abnormality detection is notified to the outside, the count operation of the timer counter circuit is stopped, and the count value at the time (tn + 1) of the timer counter circuit at the time of abnormality detection is the first input. And a control circuit for holding the count value at the time tn of the timer counter circuit in the second input capture circuit.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0007]
FIG. 1 is a block diagram showing a configuration of a timer circuit with a self-diagnosis function according to an embodiment of the present invention.
[0008]
In FIG. 1, the timer circuit with a self-diagnosis function of this embodiment is a 16-bit timer circuit built in the microcomputer, for example, has a read or write function to the system bus 12, and the timer count value is transferred to the timer bus 13. A 16-bit programmable timer counter circuit 1 that outputs and inputs a timer counter clock signal (TCK), and an output of the programmable timer counter circuit 1 through the timer bus 12 as input data and a capture trigger signal (ICK) is input. The 16-bit input capture circuit 2 that is readable to the system bus 12 and outputs the normal data of the internal capture register and the output data of the input capture circuit 2 are input, and the same capture trigger signal ( ICK) The 16-bit input capture circuit 3 that can be read to the system bus 12 and outputs the inverted data of the internal capture register, the output of the input capture circuit 2 (normal data at time (tn + 1)), and the input capture circuit 3 The output (inverted data at time tn) is input, and the output data (16-bit logical sum “0” detection circuit 4 and the logical sum ALL “0” detection circuit 4 that outputs the two-input logical addition processing and the addition result ( S) and the inverted signal (φ1V) of the system clock signal, the Pch transistor 6 for precharging the output (CNT) of the wired NAND circuit 5, and the output data (CNT) of the wired NAND circuit 5 Hold or “1” fixed output by self-diagnostic function test signal (CNTTST) Selectable FD latch circuit 7, set priority R / S flip-flop (F / F) circuit 8 that receives the output of FD latch circuit 7, the output of R / S flip-flop circuit 8 and the main A timer counter clock signal generation circuit 9 that generates a timer counter clock signal (TCK) of the programmable timer counter circuit 1 by an AND output of the timer counter clock signal (TCLK), and a set priority R / S flip-flop circuit 8 A one-shot pulse generation circuit 10 that generates an interrupt factor (INTERR) that notifies an abnormality of the timer circuit by a falling edge of the output (FFOUT) of the main timer, and a main timer counter clock signal (TCLK) or a main capture trigger signal (IC ) Self-diagnosis function test signal (CNTT) T) the constructed comprises a selectable capture trigger generating circuit (selector circuit) 11.
[0009]
Each circuit shown in FIG. 1 is specifically configured, for example, as shown in FIG.
[0010]
Further, the programmable timer counter circuit 1 shown in FIG. 2 is composed of a combination of logic gates as shown in FIG. 3, for example, and the input capture circuit 2 is composed of a combination of logic gates as shown in FIG. 3 is composed of a combination of logic gates as shown in FIG. 5, for example, and the logical sum ALL “0” detection circuit 4 is composed of a combination of logic gates as shown in FIG. X, Y: input, CIN: carry input, S: output, COUT: carry output), and the one-shot pulse generation circuit 10 is composed of a combination of logic gates as shown in FIG.
[0011]
Next, in such a configuration, the self-diagnosis operation will be described with reference to the timing chart during normal operation shown in FIG. 9 and the timing chart during abnormal operation shown in FIG.
[0012]
In the above configuration, in the self-diagnostic function test mode (CNTTST = “1”), the

input capture circuits

2 and 3 used in the normal mode have the counter value at the time (tn + 1) of the output of the timer counter circuit 1 and the value at the time tn. Holds the counter value. As the capture trigger signal (ICK) in the self-diagnosis function test mode, the main timer counter clock signal (TCLK) selected by the selector circuit 11 is used. Further, the logical addition of the normal value at the time of (tn + 1) and the inverted value at the time of tn is performed by the logical sum ALL “0” detection circuit 4. If 16-bit logical sum = ALL “0”, normal + 1 count On the other hand, when the logical sum of 16 bits is “1” even if the logical sum of 1 bit is 1, it is determined that the counter operation is abnormal.
[0013]
An example of the operation of the logical sum ALL “0” detection circuit 4 is shown below.
[Table 1]

[Table 2]

[0014]
Based on the determination result, the output (FFOUT) level of the set priority R / S flip-flop circuit 8 is determined. When the output CNT of the wired NAND circuit 5 is “1”, the FFOUT = “1” is set, indicating that the timer counter is operating normally. On the other hand, when the CNT = “0”, the FFOUT = “0” is set and the timer counter is operating abnormally. Indicates that there is. The operation / stop of the clock is determined based on the output level of the flip-flop circuit 8 having the set priority R / S. When FFOUT = “1”, the timer counter clock operation is enabled (Eble), and FFOUT =
When “0”, the timer counter clock operation is disabled.
[0015]
When the operation of the timer counter clock is disabled, the timer counter clock signal is stopped as shown in the timing chart of FIG. 10, and the

input capture circuits

2 and 3 hold the counter values before and after the abnormal operation count. When an abnormal operation occurs, an interrupt factor (INTERR) is generated from the one-shot pulse generation circuit 10 in order to notify the outside (CPU or the like) of the abnormal operation.
[0016]
By adopting such a configuration, normal / abnormal operation of the timer counter operation can be easily confirmed. Further, when the timer counter circuit 1 operates abnormally, the timer counter clock signal stops and an interrupt factor is generated, so that the CPU can be notified of the timer counter abnormal operation. Further, since the counter value at the time of abnormal operation of the timer counter is held, it is easy to analyze the abnormal operation of the timer counter, and a highly reliable timer circuit can be provided.
[0017]
【The invention's effect】
As described above, according to the present invention, since the function of detecting an abnormality in the counter operation based on the result of logical operation of the values of the time tn and (tn + 1) of the timer counter circuit is incorporated, the timer counter Normal operation / abnormal operation can be easily confirmed. When the timer counter circuit operates abnormally, the timer counter clock is stopped and the timer counter abnormal operation can be notified to the outside. Further, since the counter value at the time of abnormal operation of the timer counter is held, it is easy to analyze the abnormal operation of the timer counter, and it is possible to provide a highly reliable timer circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a timer circuit with a self-diagnosis function according to an embodiment of the present invention.
FIG. 2 is a diagram showing a specific circuit configuration of the timer circuit shown in FIG. 1;
FIG. 3 is a diagram showing a specific circuit configuration of the circuit shown in FIG. 2;
4 is a diagram showing a specific circuit configuration of the circuit shown in FIG. 2;
FIG. 5 is a diagram showing a specific circuit configuration of the circuit shown in FIG. 2;
6 is a diagram showing a specific circuit configuration of the circuit shown in FIG. 2. FIG.
7 is a diagram showing a truth table of the circuit shown in FIG. 6; FIG.
FIG. 8 is a diagram showing a specific circuit configuration of the circuit shown in FIG. 2;
FIG. 9 is a timing chart during normal operation of the timer circuit.
FIG. 10 is a timing chart during abnormal operation of the timer circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Programmable

timer counter circuit

2, 3 Input capture circuit 4 Logical sum ALL "0" detection circuit 5 Wired NAND circuit 6 Transistor 7 FD latch circuit 8 RSF / F circuit 9 Timer counter clock signal generation circuit 10 1 shot pulse generation circuit 11 Capture trigger generation circuit 12 System bus 13 Timer bus

Claims

A timer counter circuit for performing a timer count operation based on the timer counter clock signal;
A first input capture circuit that receives and holds the count value of the timer counter circuit and holds and outputs the normal rotation value of the count value at the time (tn + 1) of the timer counter circuit during a self-diagnostic function test;
A second input capture circuit that receives the output of the first input capture circuit, holds a normal rotation value of the count value at the time tn of the timer counter circuit and outputs an inverted value during a self-diagnostic function test;
The normal value at the time (tn + 1) of the first input capture circuit and the inverted value of the time tn of the second input capture circuit are input, and logical addition processing of both inputs is performed. A detection circuit for detecting whether or not,
When the detection result of the detection circuit is “1” even at least 1 bit, it is detected that the count operation of the timer counter circuit is abnormal, and when abnormality is detected, the abnormality detection is notified to the outside, The count operation of the timer counter circuit is stopped, and the count value at the time (tn + 1) of the timer counter circuit at the time of abnormality detection is held in the first input capture circuit, and the count value at the time tn of the timer counter circuit is set. A timer circuit with a self-diagnosis function, comprising: a control circuit held by the second input capture circuit.