JP3607638B2

JP3607638B2 - Crossbar device and computer device

Info

Publication number: JP3607638B2
Application number: JP2001133912A
Authority: JP
Inventors: 孝行渡井
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 2001-05-01
Filing date: 2001-05-01
Publication date: 2005-01-05
Anticipated expiration: 2021-05-01
Also published as: JP2002328838A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のＣＰＵと複数の主記憶装置との間の接続関係を切り替えるクロスバ装置、及びこのクロスバ装置を使用したコンピュータ装置に関する。
【０００２】
【従来の技術】
複数のＣＰＵと複数の主記憶装置を持つコンピュータ装置においては、任意のＣＰＵから任意の主記憶装置をアクセスするための切り替え手段としてクロスバ装置が用いられる。
【０００３】
図５は、従来一般的に使用されている４×４クロスバ装置の構成例を示すブロック図である。この４×４クロスバ装置は、４つの入力データを、それぞれが希望する出力部（ルーティングアドレスによって示される出力部）に転送するものであり、データ入力部（ＤＡＴＡ入力部）１０−１〜１０−４、ルーティングアドレス入力部（ＲＡ入力部）１１−１〜１１−４、タイミングレジスタ１２−１〜１２−４、セレクト信号保持レジスタ１３−１〜１３−４、出力部１４−１〜１４−４、アービタ（競合調停回路）２０−１〜２０−４、及び４ＷＡＹセレクタ部３０−１〜３０−４から構成されている。ここで、データ入力部１０−１〜１０−４、ＲＡ入力部１１−１〜１１−４、タイミングレジスタ１２−１〜１２−４、セレクト信号保持レジスタ１３−１〜１３−４及び出力部１４−１〜１４−４は、クロックに同期して入力データの出力を行う。
【０００４】
データ入力部１０−１〜１０−４は、図示を省略した入力ポートから入力された入力データを保持し、ＲＡ入力部１１−１〜１１−４は、図示を省略した入力ポートから入力されたルーティングアドレスを保持する。尚、ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスは、それぞれデータ入力部１０−１〜１０−４に保持されている入力データの出力先の出力部を示す。
【０００５】
アービタ２０−１〜２０−４は、ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位（複数のＲＡ入力部に保持されているルーティングアドレスが、自アービタに対応する出力部を指し示している場合、どのＲＡ入力部に対応する入力データを優先的に選択するのかを示す優先順位）とに基づいて、４ＷＡＹセレクタ部３０−１〜３０−４に対するセレクト信号２００−１〜２００−４を生成する。アービタ２０−１〜２０−４の処理は、論理数が多く、遅延時間を発生させる。
【０００６】
セレクト信号保持レジスタ１３−１〜１３−４は、それぞれセレクト信号２００−１〜２００−４を保持するレジスタであり、アービタ２０−１〜２０−４で発生する遅延時間によるタイミングのずれを吸収するためのものである。
【０００７】
タイミングレジスタ１２−１〜１２−４は、セレクト信号２００−１〜２００−４を一度セレクト信号保持レジスタ１３−１〜１３−４で受けているので、タイミングを合わすために置かれたレジスタである。
【０００８】
４ＷＡＹセレクタ部３０−１〜３０−４は、それぞれアービタ２０−１〜２０−４が生成したセレクト信号２００−１〜２００−４に従って、データ入力部１０−１〜１０−４に保持されている入力データの内の１つを選択し、出力部１４−１〜１４−４に格納する機能を有する。
【０００９】
次に、図５に示した４×４クロスバ装置の動作を、図６のタイムチャートを参照して説明する。
【００１０】
０Ｔ時、図６に示すように、入力ポートからの入力データが、データ入力部１０−１に保持され、ルーティングアドレスが、ＲＡ入力部１１−１に保持される。尚、他のデータ入力部１０−２〜１０−４及びＲＡ入力部１１−２〜１１−４においても、同様の動作が行われる。
【００１１】
０Ｔ時から１Ｔ時の間で、アービタ２０−１が、各ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位とに基づいてセレクト信号２００−１を生成し、セレクト信号保持レジスタ１３−１に格納する。尚、この場合、アービタ２０−１は、データ入力部１０−１を選択するセレクト信号２００−１を生成したとする。また、０Ｔ時から１Ｔ時の間で、データ入力部１０−１に保持されていた入力データが、セレクト信号２００−１とのタイミングを合わせるために、タイミングレジスタ１２−１に格納される。尚、他のアービタ２０−２〜２０−４、セレクト信号保持レジスタ１３−２〜１３−４及びタイミングレジスタ１２−２〜１２−４においても同様の動作が行われる。
【００１２】
１Ｔ時から２Ｔ時の間で、４ＷＡＹセレクタ部３０−１が、セレクト信号２００−１（この場合、タイミングレジスタ１２−１の選択を指示している）に従って、タイミングレジスタ１２−１に保持されている入力データを選択し、出力部１４−１に格納する。尚、他の４ＷＡＹセレクタ部３０−２〜３０−４においても、同様の動作が行われる。このように、図５に示した４×４クロスバ装置では、データ、アドレス共に入力から出力まで３Ｔかかる。以上が、図５に示した４×４クロスバ装置の動作である。
【００１３】
上述した４×４クロスバ装置以外にも、図７に示すようなバイパス機能付き４×４クロスバ装置が従来から提案されている（例えば、特開平１１−２１２８６６号公報）。図７のバイパス機能付き４×４クロスバ装置は、図５に示す４×４クロスバ装置にバイパス情報保持部４０−１〜４０−４、２ＷＡＹセレクタ部３１−１〜３１−４及びバイパス信号線１００−１〜１００−４を追加したものであり、他の図５と同一符号は同一部分を表している。
【００１４】
バイパス信号線１００−１〜１００−４は、それぞれタイミングレジスタ１２−１〜１２−４及び４ＷＡＹセレクタ部３０−１〜３０−４をバイパスする。
【００１５】
バイパス情報保持部４０−１〜４０−４には、それぞれバイパス信号線１００−１〜１００−４を選択するのか、４ＷＡＹセレクタ部３０−１〜３０−４を選択するのかを示すバイパス情報が格納されており、このバイパス情報が２ＷＡＹセレクタ部３１−１〜３１−４に対するセレクト信号３００−１〜３００−４となる。
【００１６】
２ＷＡＹセレクタ部３１−１〜３１−４は、それぞれセレクト信号３００−１〜３００−４に従ってバイパス信号線１００−１〜１００−４或いは４ＷＡＹセレクタ部３０−１〜３０−４を選択する。
【００１７】
次に、図７に示したバイパス機能付き４×４クロスバ装置の動作を説明する。先ず、図８を参照して、バイパス情報保持部４０−１に、バイパス信号線１００−１を選択することを指示するバイパス情報が格納されている時の動作を説明する。
【００１８】
０Ｔ時、図示を省略した入力ポートからの入力データが、データ入力部１０−１に保持され、ルーティングアドレスが、ＲＡ入力部１１−１に保持される。尚、他のデータ入力部１０−２〜１０−４及びＲＡ入力部１１−２〜１１−４においても、同様の動作が行われる。
【００１９】
０Ｔ時から１Ｔ時の間、２ＷＡＹセレクタ部３１−１が、バイパス情報保持部４０−１から出力されるセレクト信号３００−１に従ってバイパス信号線１００−１を選択する。これにより、データ入力部１０−１に保持されている入力データが、タイミングレジスタ１２−１及び４ＷＡＹセレクタ部３０−１をバイパスするバイパス信号線１００−１及び２ＷＡＹセレクタ部３１−１を介して出力部１４−１に格納される。
【００２０】
このように、バイパス情報保持部４０−１に、バイパス信号線１００−１の選択を指示するバイパス情報を格納した場合は、タイミングレジスタ１２−１のステージをバイパスすることができるので、データ転送時間を図５の４×４クロスバ装置に比較して１クロック分短縮でき、入力から出力までに要する時間を２Ｔとすることができる。
【００２１】
次に、バイパス情報保持部４０−１に、４ＷＡＹセレクタ部３０−１の選択を指示するバイパス情報を格納した時の動作を説明する。この場合の動作は、図５に示した４×４クロスバ装置とほぼ同等で、１Ｔ時から２Ｔ時の間に入力データが２ＷＡＹセレクタ部３１−１を通過するという点が違うだけである。従って、この場合の転送時間は、３Ｔとなる。
【００２２】
上述したように、図７のバイパス機能付き４×４クロスバ装置は、バイパス情報保持部４０−１に、バイパス信号線１００−１の選択を指示するバイパス情報を格納しておくことにより、出力部１４−１が自出力部の真上に存在するデータ入力部１０−１を固定的に選択する状態になるが、データ転送時間を短縮することができる。従って、例えば、データ入力部１０−１に対応して設けられたＣＰＵが、出力部１４−１に対応して設けられた主記憶装置しかアクセスせず、他のデータ入力部１０−２〜１０−４に対応して設けられたＣＰＵが、上記主記憶装置をアクセスしないコンピュータ装置を構成する場合、バイパス情報保持部４０−１にバイパス信号線１００−１の選択を指示するバイパス情報を格納しておくことにより、上記ＣＰＵと上記主記憶装置との間のデータ転送時間を短くすることができる。
【００２３】
【発明が解決しようとする課題】
しかしながら、図７に示した従来のバイパス機能付き４×４クロスバ装置は、転送時間を短縮するためのバイパス信号線により、或るデータ入力部と、複数存在する出力部の内の、上記入力部と所定の関係にある１つの出力部（図７の例では、データ入力部の真下にある出力部）とが固定的に接続される構成となっているため、データの転送時間を短縮することが可能なコンピュータ装置の構成が、ごく限られたものになってしまうという問題がある。即ち、図７に示したバイパス機能付き４×４クロスバ装置では、或るＣＰＵが特定の主記憶装置を固定的にアクセスするコンピュータ装置であっても、上記特定の主記憶装置が上記或るＣＰＵの真下に存在する主記憶装置（ＣＰＵとストレートの関係にある主記憶装置）の場合しか転送時間を短縮することができず、上記特定の主記憶装置が上記或るＣＰＵの真下に存在しない主記憶装置（ＣＰＵとクロスの関係にある主記憶装置）の場合は転送時間を短縮することができないという問題がある。
【００２４】
そこで、本発明の目的は、或るＣＰＵが特定の主記憶装置を固定的にアクセスするコンピュータ装置であれば、上記ＣＰＵがストレートの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、クロスの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、データの転送時間を短縮できるようにすることにある。
【００２５】
【課題を解決するための手段】
本発明のクロスバ装置は、上記目的を達成するため、
複数の入力ポート（図１のポート０〜ポート３）と、
該各入力ポート（図１のポート０〜ポート３）毎のデータ入力部（図１の１０−１〜１０−４）と、
複数の出力部（図１の１４−１〜１４−４）と、
該各出力部（図１の１４−１〜１４−４）毎のセレクタ部（図１の３０−１〜３０−４）と、
出力先が前記複数の出力部の内の特定の出力部に固定される入力ポートを示す情報および前記特定の出力部を示す情報に基づいて、出力先が前記特定の出力部に固定される入力ポートについては、対応するデータ入力部をバイパスさせるバイパス信号線（図１の１０１−１〜１０１−４の何れか）を有効にし、前記特定の出力部に対応するセレクタ部に前記有効にしたバイパス信号線（図１の１０１−１〜１０１−４の何れか）を選択させるセレクト信号生成手段（図１のＡ−１〜Ａ−４）とを備えている。
【００２６】
この構成によれば、出力先が特定の出力部に固定される入力ポート（上記特定の出力部に接続されている主記憶装置を固定的にアクセスするＣＰＵが接続されている入力ポート）から入力されたデータは、データ入力部をバイパスするバイパス信号線に介して、各セレクタ部に送られる。各セレクタ部の内、上記特定の出力部に対応するセレクタ部は、セレクト信号生成手段の指示に従って、バイパス信号線を選択する。従って、ＣＰＵが固定的にアクセスする主記憶装置が、ストレートの関係にある主記憶装置であっても、クロスの関係にある主記憶装置であっても、データの転送時間を短縮することが可能になる。
【００２７】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１のブロック図は、本発明のクロスバ装置の一例としての４×４クロスバ装置を示す。図１に示す４×４クロスバ装置は、アービタ２０−１〜２０−４の代わりにセレクト信号生成部Ａ−１〜Ａ−４を備えている点、バイパス信号線１００−１〜１００−４の代わりにバイパス信号線１０１−１〜１０１−４を備えている点、２ＷＡＹセレクタ部３１−１〜３１−４の代わりに２ＷＡＹセレクタ部３２−１〜３２−４を備えている点が図７に示したバイパス機能付き４×４クロスバ装置と相違している。なお、図１において、前掲図７と対応する部分には同一の符号を付け、その説明を省略する。
【００２８】
セレクト信号生成部Ａ−１〜Ａ−４は、それぞれ２ＷＡＹセレクタ部３２−１〜３２−４に対するセレクト信号４００−１〜４００−４及び４ＷＡＹセレクタ部３０−１〜３０−４に対するセレクト信号６００−１〜６００−４を生成する機能を有する。このような機能を有するセレクト信号生成部Ａ−１は、セレクト信号保持レジスタ１３−１、アービタ２０−１、２ＷＡＹセレクタ部３３−１、固定値保持部５０−１、及び構成情報保持部６０−１から構成されている。尚、他のセレクト信号生成部Ａ−２〜Ａ−４も同様の構成を有する。また、以下の説明では、セレクト信号生成部Ａ−ｊ（１≦ｊ≦４）内の構成要素を示す場合、−ｊを用いるものとする。例えば、セレクト信号生成部Ａ−４内のアービタを示す場合は、アービタ２０−４と記すものとする。
【００２９】
各セレクト信号生成部Ａ−１〜Ａ−４内の構成情報保持部６０−１〜６０−４には、本実施の形態の４×４クロスバ装置を用いて構成するコンピュータ装置の構成に応じた情報が格納される。
【００３０】
具体的には、出力先が特定の出力部に固定される入力ポートを示す情報、および上記特定の出力部を示す情報が格納される。なお、本実施の形態では、各構成情報保持部６０−１〜６０−４に格納する情報をそれぞれ２ビット構成とし、出力先が特定の出力部に固定される入力ポートに対応する構成情報保持部の第０ビット目に“１”を、上記特定の出力部に対応する構成情報保持部の第１ビット目に“１”を立て、それ以外のビットには、“０”を立てるものとする。例えば、入力ポート０の出力先が、出力部１４−３に固定されるのであれば、構成情報保持部６０−１の第０ビット目に“１”を立て、構成情報保持部６０−３の第１ビット目に“１”を立て、それ以外のビットに“０”を立てる。
【００３１】
また、各構成情報保持部６０−１〜６０−４に保持されている２ビット構成の情報の内の、第０ビット目は、それぞれ２ＷＡＹセレクタ部３２−１〜３２−４に対するセレクト信号４００−１〜４００−４となり、第１ビット目は、それぞれセレクタ３３−１〜３３−４に対するセレクト信号４０１−１〜４０１−４となる。
【００３２】
固定値保持部５０−１〜５０−４の内、特定の入力ポートを固定的に選択する出力部に対応する固定値保持部には、上記特定の入力ポートを４ＷＡＹセレクタ部に選択させるための固定値が格納されている。例えば、出力部１４−２が入力ポート０を固定的に選択するのであれば、出力部１４−２と対応する固定値保持部５０−２には、４ＷＡＹセレクタ部３０−２に入力ポート０を選択させるための固定値が格納される。尚、本実施の形態では、上記固定値を４ビット構成とし、第０ビット目〜第３ビット目をそれぞれ入力ポート０〜入力ポート３に対応させる。そして、入力ポートｉ（０≦ｉ≦３）を固定的に選択させる場合には、第ｉビット目のみに“１”を立て、他のビットには“０”を立てるものとする。
【００３３】
アービタ２０−１〜２０−４は、ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位とに従って、セレクト信号６００−１〜６００−４を生成する。尚、本実施の形態では、セレクト信号６００−１〜６００−４のデータ幅は４ビットであり、第０ビット〜第３ビットがそれぞれデータ入力部１０−１〜１０−４（入力ポート０〜入力ポート３）に対応している。そして、４ＷＡＹセレクタ部３０−１〜３０−４にデータ入力部１０−ｉを選択させる場合には、第ｉビット目に“１”を立て、他のビットには“０”を立てる。
【００３４】
また、本実施の形態における優先順位は、固定的なものであっても良いし、ラウンド・ロビンの手法等によって変更されるものであっても良い。優先順位を固定的なものにする場合は、各アービタ２０−１〜２０−４における優先順位を、例えば次のようにする。アービタ２０−１における優先順位は、データ入力部１０−１を一番高くし、以下１０−２、１０−３，１０−４の順とする。また、アービタ２０−２における優先順位は、データ入力部１０−２、１０−３，１０−４、１０−１の順、アービタ２０−３における優先順位は、データ入力部１０−３、１０−４、１０−１、１０−２の順、アービタ２０−４における優先順位は、データ入力部１０−４、１０−１，１０−２、１０−３の順とする。
【００３５】
ここで、優先順位を上記したように固定にしておくと、優先順位の低いデータ入力部のデータが、出力部に出力されなくなるという事態が発生する恐れがある。このようなことを防ぐことが必要な場合には、ラウンド・ロビンの手法等により、一定の時間間隔で優先順位をずらすようにすれば良い。例えば、アービタ２０−１における優先順位を、データ入力部１０−１、１０−２、１０−３，１０−４の順から１０−２、１０−３，１０−４、１０−１の順に、次に１０−３、１０−４、１０−１、１０−２の順に、更に、１０−４、１０−１、１０−２、１０−３の順に、そして元の優先順位に戻すことで、各データ入力部のデータが均一に出力される様になる。固定的な優先順位を使用する場合であっても、ラウンド・ロビンの手法によって変更される優先順位を使用する場合であっても、セレクト信号を生成するアドレス系のパス１１−ｊ→２０−ｊ→１３−ｊ→３３−ｊ→３０−ｊ→１４−ｊの方が、データ系のパス１０−ｊ→３２−ｊ→１２−ｊ→３０−ｊ→１４−ｊよりも回路構成経路が複雑なため、遅延時間が大きくなるのが一般的である。
【００３６】
２ＷＡＹセレクタ部３３−１〜３３−４は、それぞれセレクト信号４０１−１〜４０１−４に従って、固定値保持部５０−１〜５０−４或いはセレクト信号保持レジスタ１３−１〜１３−４を選択する。尚、本実施の形態においては、セレクト信号４０１−１〜４０１−４が“１”の場合は、固定値保持部５０−１〜５０−４を選択し、“０”の場合は、セレクト信号保持レジスタ１３−１〜１３−４を選択するものとする。
【００３７】
データ入力部１０−１〜１０−４とタイミングレジスタ１２−１〜１２−４との間に設けられている２ＷＡＹセレクタ部３２−１〜３２−４は、それぞれセレクト信号生成部Ａ−１〜Ａ−４からのセレクト信号４００−１〜４００−４に従って、データ入力部１０−１〜１０−４或いはバイパス信号線１０１−１〜１０１−４を選択する。尚、本実施の形態では、セレクト信号４００−１〜４００−４が“１”の場合は、バイパス信号線１０１−１〜１０１−４を選択し、“０”の場合は、データ入力部１０−１〜１０−４を選択するものとする。
【００３８】
次に本実施の形態の動作について説明する。尚、以下の説明においては、データとルーティングアドレスが同時に入力されるものとし、また、１マシンサイクル時間を１Ｔと定義する。
【００３９】
先ず、図２のタイムチャートを参照し、本実施の形態の４×４クロスバ装置を入力ポート、出力ポート間のルーティングに制限の無いコンピュータ装置に使用した場合（特定の出力部に出力先が固定される入力ポートが存在しないコンピュータ装置に使用した場合）の動作を、入力ポート０のデータが出力部１４−１に送出される場合を例に挙げて説明する。尚、この場合、各構成情報保持部６０−１〜６０−４には、それぞれ２ビット構成の情報として“００”を格納し、２ＷＡＹセレクタ部３２−１〜３２−４が、データ入力部１０−１〜１０−４を選択し、２ＷＡＹセレクタ部３３−１〜３３−４が、セレクト信号保持レジスタ１３−１〜１３−４を選択する状態にしておく。
【００４０】
図２に示すように、０Ｔ時、入力ポート０の入力データは、データ入力部１０−１に保持され、ルーティングアドレスはＲＡ入力部１１−１に保持される。
【００４１】
０Ｔ時から１Ｔ時の間で、アービタ２０−１が、各ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位（固定的に決まっているものであっても、ラウンド・ロビンの手法等によって変更されるものであっても良い）とに基づいてセレクト信号を生成し、セレクト信号保持レジスタ１３−１に格納する。尚、この場合、アービタ２０−１は、データ入力部１０−１（入力ポート０）を選択するセレクト信号“１０００”を生成したとする。また、０Ｔ時から１Ｔ時の間で、データ入力部１０−１に保持されていた入力データが、セレクト信号６００−１とのタイミングを合わせるために、２ＷＡＹセレクタ部３２−１を介してタイミングレジスタ１２−１に格納される。
【００４２】
１Ｔ時から２Ｔ時の間で、２ＷＡＹセレクタ部３３−１が、セレクト信号４０１−１に従ってセレクト信号保持レジスタ１３−１を選択する。これにより、セレクト信号保持レジスタ１３−１に保持されている、データ入力部１０−１を選択するセレクト信号“１０００”が、セレクト信号６００−１として４ＷＡＹセレクタ部３０−１に供給され、４ＷＡＹセレクタ部３０−１が、タイミングレジスタ１２−１に保持されている入力データを選択し、出力部１４−１に格納する。このようにデータ、アドレス共に入力から出力まで３Ｔかかる。
【００４３】
次に、図３のタイムチャートを参照し、本実施の形態の４×４クロスバ装置をルーティングが固定になる入力ポート，出力ポートが存在するコンピュータ装置に使用した場合の動作を、入力ポート０のデータが固定的に出力部１４−１に送出される場合（入力ポートと出力部とがストレートの関係にある場合）を例の挙げて説明する。尚、この場合、構成情報保持部６０−１には、“１１”を格納し、他の構成情報保持部６０−２〜６０−４には、“００”を格納しておく。また、固定値保持部５０−１には、“１０００”を格納しておく。
【００４４】
図３のタイムチャートに示すように、０Ｔ時、構成情報保持部６０−１に“１１”が保持されているので、２ＷＡＹセレクタ部３２−１は、入力部１０−１に保持されているデータではなく、バイパス信号線１０１−１を通過した入力ポート０の入力データを選択し、レジスタ１２−１に格納する。
【００４５】
０Ｔ時から１Ｔ時において、構成情報保持部６０−１に保持されているデータ“１１”に従って２ＷＡＹセレクタ部３３−１は、固定値保持部５０−１に保持されている固定値“１０００”を選択し、それをセレクト信号６００−１として４ＷＡＹセレクタ部３０−１に送出する。これにより、４ＷＡＹセレクタ部３０−１は、セレクト信号６００−１に従ってタイミングレジスタ１２−１からのデータを選択して、出力部１４−１に格納する。このように、或る入力ポートから入力される入力データを、ストレートの関係にある出力部に固定的に出力する場合、転送時間を１Ｔ短縮し、２Ｔとすることができる。
【００４６】
次に、図４のタイムチャートを参照し、本実施の形態の４×４クロスバ装置をルーティングが固定になる入力ポート，出力ポートが存在するコンピュータ装置に使用した場合の動作を、入力ポート１（データ入力部１０−２）のデータが固定的に出力部１４−１に送出される場合（入力ポートと出力部とがクロスの関係にある場合）を例に挙げて説明する。尚、この場合、構成情報保持部６０−１，６０−２には、それぞれ“０１”，“１０”を格納し、他の構成情報保持部６０−３，６０−４には、“００”を格納しておく。また、固定値保持部５０−１には、“０１００”を格納しておく。
【００４７】
図４のタイムチャートに示すように、０Ｔ時、構成情報保持部６０−２に“１０”が保持されているので、２ＷＡＹセレクタ部３２−２は、入力部１０−２に保持されているデータではなく、バイパス信号線１０１−２を通過した入力ポート１の入力データを選択し、タイミングレジスタ１２−２に格納する。
【００４８】
０Ｔ時から１Ｔ時において、構成情報保持部６０−１に保持されているデータ“０１”に従って２ＷＡＹセレクタ部３３−１は、固定値保持部５０−１に保持されている固定値“０１００”を選択し、それをセレクト信号６００−１として４ＷＡＹセレクタ部３０−１に送出する。これにより、４ＷＡＹセレクタ部３０−１は、セレクト信号６００−１に従ってタイミングレジスタ１２−２からのデータを選択して、出力部１４−１に格納する。このように、或る入力ポートから入力される入力データを、クロスの関係にある出力部に固定的に出力する場合も、転送時間を１Ｔ短縮し、２Ｔとすることができる。
【００４９】
以上のように、本実施の形態によれば、ルーティングが固定になる入力ポートと出力部とが、クロスの関係にある場合も、ストレートの関係にある場合も、転送時間を１Ｔ短縮し、２Ｔとすることができる。また、タイミングレジスタ１２−１と出力部１４−１との間の回路構成を図７に比べ簡略化することで（図７の従来の技術では、２個のセレクタ部３０−１，３１−１が必要になるが、図１に示した本実施の形態では、１個のセレクタ部３０−１で済む）、遅延短縮が可能となり、より高速なパイプラインを実現することができる。
【００５０】
【発明の効果】
本発明によれば、或るＣＰＵが特定の主記憶装置を固定的にアクセスするコンピュータ装置であれば、上記ＣＰＵがストレートの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、クロスの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、データの転送時間を短縮できる。その理由は、出力先が複数の出力部の内の特定の出力部に固定される入力ポートを示す情報および上記特定の出力部を示す情報に基づいて、出力先が複数の出力部の内の特定の出力部に固定される入力ポートについては、対応するデータ入力部をバイパスさせるバイパス信号線を有効にし、上記特定の出力部に対応するセレクタ部に上記有効にしたバイパス信号線を選択させるセレクト信号生成手段を備えているからである。
【００５１】
また、本発明によれば、より高速なパイプラインを実現が可能となる。その理由は、タイミングレジスタと出力部との間に設けるセレクタ部の数を１個にしたからである。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例を示すブロック図である。
【図２】入力ポート，出力部間にルーティングの制限がない場合の図１の動作を示すタイムチャートである。
【図３】入力ポート，出力部間にルーティングが固定（ストレートで固定）になるパスが存在する場合の図１の動作を示すタイムチャートである。
【図４】入力ポート，出力部間にルーティングが固定（クロスで固定）になるパスが存在する場合の図１の動作を示すタイムチャートである。
【図５】従来の４×４クロスバ装置の構成例を示すブロック図である。
【図６】図５の動作を説明するためのタイムチャートである。
【図７】従来のバイパス機能付きクロスバ装置の構成例を示すブロック図である。
【図８】図７の動作を説明するためのタイムチャートである。
【符号の説明】
１０−１〜１０−４…データ入力部（ＤＡＴＡ入力部）
１１−１〜１１−４…ルーティングアドレス入力部（ＲＡ入力部）
１２−１〜１２−４…タイミングレジスタ
１３−１〜１３−４…セレクト信号保持レジスタ
１４−１〜１４−４…出力部
１００−１〜１００−４…バイパス信号線
１０１−１〜１０１−４…バイパス信号線
２０−１〜２０−４…アービタ
Ａ−１〜Ａ−４…セレクト信号生成部
３０−１〜３０−４…４ＷＡＹセレクタ部
３１−１〜３１−４…２ＷＡＹセレクタ部
３２−１〜３２−４…２ＷＡＹセレクタ部
３００−１〜３００−４…セレクト信号
４０−１〜４０−４…バイパス情報保持部
４００−１〜４００−４…セレクト信号
４０１−１…セレクト信号
５０−１…固定値保持部
６０−１〜６０−４…構成情報保持部
３３−１…２ＷＡＹセレクタ部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a crossbar device that switches connection relationships between a plurality of CPUs and a plurality of main storage devices, and a computer device using the crossbar device.
[0002]
[Prior art]
In a computer device having a plurality of CPUs and a plurality of main storage devices, a crossbar device is used as switching means for accessing any main storage device from any CPU.
[0003]
FIG. 5 is a block diagram illustrating a configuration example of a 4 × 4 crossbar device that is generally used conventionally. This 4 × 4 crossbar device transfers four input data to output units (output units indicated by routing addresses) desired by each, and data input units (DATA input units) 10-1 to 10- 4, routing address input units (RA input units) 11-1 to 11-4, timing registers 12-1 to 12-4, select signal holding registers 13-1 to 13-4, output units 14-1 to 14-4 , Arbiters (contention arbitration circuits) 20-1 to 20-4, and 4WAY selector units 30-1 to 30-4. Here, the data input units 10-1 to 10-4, the RA input units 11-1 to 11-4, the timing registers 12-1 to 12-4, the select signal holding registers 13-1 to 13-4, and the output unit 14 -1 to 14-4 output the input data in synchronization with the clock.
[0004]
The data input units 10-1 to 10-4 hold input data input from input ports (not shown), and the RA input units 11-1 to 11-4 are input from input ports (not shown). Holds the routing address. The routing addresses held in the RA input units 11-1 to 11-4 indicate output destinations of output destinations of the input data held in the data input units 10-1 to 10-4, respectively.
[0005]
The arbiters 20-1 to 20-4 are configured so that the routing addresses held in the RA input units 11-1 to 11-4 and the predetermined priority order (routing addresses held in a plurality of RA input units are 4WAY selector units 30-1 to 30-4 based on the priority order indicating which input data corresponding to which RA input unit is preferentially selected when the output unit corresponding to the own arbiter is indicated. Select signals 200-1 to 200-4 are generated. The processing of the arbiters 20-1 to 20-4 has a large logical number and generates a delay time.
[0006]
The select signal holding registers 13-1 to 13-4 are registers that hold the select signals 200-1 to 200-4, respectively, and absorb timing deviation due to the delay time generated in the arbiters 20-1 to 20-4. Is for.
[0007]
The timing registers 12-1 to 12-4 are registers placed in order to match the timing because the select signals 200-1 to 200-4 are received once by the select signal holding registers 13-1 to 13-4. .
[0008]
The 4-way selector units 30-1 to 30-4 are held in the data input units 10-1 to 10-4 according to select signals 200-1 to 200-4 generated by the arbiters 20-1 to 20-4, respectively. One of the input data is selected and stored in the output units 14-1 to 14-4.
[0009]
Next, the operation of the 4 × 4 crossbar device shown in FIG. 5 will be described with reference to the time chart of FIG.
[0010]
At 0T, as shown in FIG. 6, the input data from the input port is held in the data input unit 10-1, and the routing address is held in the RA input unit 11-1. Similar operations are performed in the other data input units 10-2 to 10-4 and RA input units 11-2 to 11-4.
[0011]
Between 0T and 1T, the arbiter 20-1 sends the select signal 200-1 based on the routing address held in each RA input unit 11-1 to 11-4 and the predetermined priority order. Generated and stored in the select signal holding register 13-1. In this case, it is assumed that the arbiter 20-1 generates a select signal 200-1 for selecting the data input unit 10-1. Also, the input data held in the data input unit 10-1 between 0T and 1T is stored in the timing register 12-1 in order to match the timing with the select signal 200-1. Similar operations are performed in the other arbiters 20-2 to 20-4, the select signal holding registers 13-2 to 13-4, and the timing registers 12-2 to 12-4.
[0012]
Between 1T and 2T, the 4WAY selector unit 30-1 receives the input held in the timing register 12-1 in accordance with the select signal 200-1 (in this case, instructing the selection of the timing register 12-1). Data is selected and stored in the output unit 14-1. The same operation is performed in the other 4WAY selector units 30-2 to 30-4. Thus, in the 4 × 4 crossbar device shown in FIG. 5, it takes 3T from input to output for both data and address. The above is the operation of the 4 × 4 crossbar device shown in FIG.
[0013]
In addition to the 4 × 4 crossbar device described above, a 4 × 4 crossbar device with a bypass function as shown in FIG. 7 has been conventionally proposed (for example, JP-A-11-212866). The 4 × 4 crossbar device with a bypass function in FIG. 7 is similar to the 4 × 4 crossbar device shown in FIG. 5 in that bypass information holding units 40-1 to 40-4, 2WAY selector units 31-1 to 31-4, and bypass signal lines 100. -1 to 100-4 are added, and the same reference numerals as those in FIG. 5 denote the same parts.
[0014]
The bypass signal lines 100-1 to 100-4 bypass the timing registers 12-1 to 12-4 and the 4WAY selector units 30-1 to 30-4, respectively.
[0015]
Bypass information holding units 40-1 to 40-4 store bypass information indicating whether to select bypass signal lines 100-1 to 100-4 or 4WAY selector units 30-1 to 30-4, respectively. The bypass information becomes select signals 300-1 to 300-4 for the 2WAY selector units 31-1 to 31-4.
[0016]
The 2WAY selector units 31-1 to 31-4 select the bypass signal lines 100-1 to 100-4 or the 4WAY selector units 30-1 to 30-4 according to the select signals 300-1 to 300-4, respectively.
[0017]
Next, the operation of the 4 × 4 crossbar device with a bypass function shown in FIG. 7 will be described. First, with reference to FIG. 8, an operation when bypass information instructing selection of the bypass signal line 100-1 is stored in the bypass information holding unit 40-1 will be described.
[0018]
At 0T, input data from an input port (not shown) is held in the data input unit 10-1, and a routing address is held in the RA input unit 11-1. Similar operations are performed in the other data input units 10-2 to 10-4 and RA input units 11-2 to 11-4.
[0019]
Between 0T and 1T, the 2WAY selector unit 31-1 selects the bypass signal line 100-1 according to the select signal 300-1 output from the bypass information holding unit 40-1. As a result, the input data held in the data input unit 10-1 is output via the bypass signal line 100-1 and the 2WAY selector unit 31-1 that bypass the timing register 12-1 and the 4WAY selector unit 30-1. Stored in the section 14-1.
[0020]
As described above, when bypass information for instructing selection of the bypass signal line 100-1 is stored in the bypass information holding unit 40-1, the stage of the timing register 12-1 can be bypassed, so that the data transfer time Can be shortened by one clock compared to the 4 × 4 crossbar device of FIG. 5, and the time required from input to output can be 2T.
[0021]
Next, an operation when bypass information for instructing selection of the 4WAY selector unit 30-1 is stored in the bypass information holding unit 40-1 will be described. The operation in this case is almost the same as that of the 4 × 4 crossbar device shown in FIG. 5 except that the input data passes through the 2WAY selector unit 31-1 between 1T and 2T. Therefore, the transfer time in this case is 3T.
[0022]
As described above, the 4 × 4 crossbar device with the bypass function in FIG. 7 stores the bypass information instructing selection of the bypass signal line 100-1 in the bypass information holding unit 40-1, thereby outputting the output unit. Although 14-1 is in a state of fixedly selecting the data input unit 10-1 existing immediately above its own output unit, the data transfer time can be shortened. Therefore, for example, the CPU provided corresponding to the data input unit 10-1 accesses only the main memory provided corresponding to the output unit 14-1, and the other data input units 10-2 to 10-10. When the CPU provided corresponding to -4 constitutes a computer device that does not access the main storage device, bypass information for instructing selection of the bypass signal line 100-1 is stored in the bypass information holding unit 40-1. As a result, the data transfer time between the CPU and the main memory can be shortened.
[0023]
[Problems to be solved by the invention]
However, the conventional 4 × 4 crossbar device with a bypass function shown in FIG. 7 uses the bypass signal line for shortening the transfer time, so that the data input unit and the input unit among the plurality of output units exist. And a single output unit having a predetermined relationship (in the example of FIG. 7, the output unit directly below the data input unit) is fixedly connected, so that the data transfer time can be reduced. However, there is a problem that the configuration of a computer device capable of performing the above-mentioned is extremely limited. That is, in the 4 × 4 crossbar device with a bypass function shown in FIG. 7, even if a certain CPU is a computer device that accesses a specific main storage device in a fixed manner, the specific main storage device is the certain CPU. The transfer time can be shortened only in the case of a main storage device (main storage device that is in a straight relationship with the CPU) that exists directly below the main memory device, and the specific main storage device does not exist directly below the certain CPU. In the case of a storage device (main storage device having a cross relationship with the CPU), there is a problem that the transfer time cannot be shortened.
[0024]
Therefore, an object of the present invention is a computer device that fixedly accesses a main storage device in which the CPU has a straight relationship if the CPU has a fixed access to a specific main storage device. However, an object of the present invention is to make it possible to shorten the data transfer time even in a computer device that accesses a main storage device in a cross relationship in a fixed manner.
[0025]
[Means for Solving the Problems]
In order to achieve the above object, the crossbar device of the present invention
A plurality of input ports (port 0 to port 3 in FIG. 1);
A data input section (10-1 to 10-4 in FIG. 1) for each input port (port 0 to port 3 in FIG. 1);
A plurality of output units (14-1 to 14-4 in FIG. 1);
Selector sections (30-1 to 30-4 in FIG. 1) for the respective output sections (14-1 to 14-4 in FIG. 1);
An input whose output destination is fixed to the specific output unit based on information indicating an input port whose output destination is fixed to a specific output unit of the plurality of output units and information indicating the specific output unit For a port, a bypass signal line (any one of 101-1 to 101-4 in FIG. 1) that bypasses the corresponding data input unit is enabled, and the enabled bypass is made to the selector unit corresponding to the specific output unit. Select signal generating means (A-1 to A-4 in FIG. 1) for selecting a signal line (any one of 101-1 to 101-4 in FIG. 1) is provided.
[0026]
According to this configuration, an input is input from an input port whose output destination is fixed to a specific output unit (an input port to which a CPU that permanently accesses a main storage device connected to the specific output unit is connected). The processed data is sent to each selector section via a bypass signal line that bypasses the data input section. Of each selector unit, the selector unit corresponding to the specific output unit selects a bypass signal line in accordance with an instruction from the select signal generating means. Therefore, it is possible to shorten the data transfer time regardless of whether the main storage device to which the CPU is fixedly accessed is a main storage device having a straight relationship or a main storage device having a cross relationship. become.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
In order to clarify the above and other objects, features, and advantages of the present invention, embodiments of the present invention will be described in detail below with reference to the accompanying drawings. The block diagram of FIG. 1 shows a 4 × 4 crossbar device as an example of the crossbar device of the present invention. The 4 × 4 crossbar device shown in FIG. 1 includes select signal generation units A-1 to A-4 instead of the arbiters 20-1 to 20-4, and includes bypass signal lines 100-1 to 100-4. FIG. 7 shows that bypass signal lines 101-1 to 101-4 are provided instead, and 2WAY selector units 32-1 to 32-4 are provided instead of 2WAY selector units 31-1 to 31-4. This is different from the 4 × 4 crossbar device with bypass function shown. In FIG. 1, parts corresponding to those in FIG.
[0028]
The select signal generators A-1 to A-4 respectively select signals 400-1 to 400-4 for the 2WAY selector units 32-1 to 32-4 and select signals 600- to the 4WAY selector units 30-1 to 30-4. It has a function of generating 1 to 600-4. The select signal generation unit A-1 having such a function includes a select signal holding register 13-1, an arbiter 20-1, a WAY selector unit 33-1, a fixed value holding unit 50-1, and a configuration information holding unit 60-. 1 is comprised. The other select signal generators A-2 to A-4 have the same configuration. Further, in the following description, −j is used to indicate a component in the select signal generation unit Aj (1 ≦ j ≦ 4). For example, when an arbiter in the select signal generation unit A-4 is indicated, it is described as an arbiter 20-4.
[0029]
The configuration information holding units 60-1 to 60-4 in the select signal generation units A-1 to A-4 correspond to the configuration of the computer device configured using the 4 × 4 crossbar device of the present embodiment. Information is stored.
[0030]
Specifically, information indicating an input port whose output destination is fixed to a specific output unit and information indicating the specific output unit are stored. In the present embodiment, the information stored in each of the configuration information holding units 60-1 to 60-4 has a 2-bit configuration, and holds the configuration information corresponding to an input port whose output destination is fixed to a specific output unit. “1” is set to the 0th bit of the unit, “1” is set to the first bit of the configuration information holding unit corresponding to the specific output unit, and “0” is set to the other bits. To do. For example, if the output destination of the input port 0 is fixed to the output unit 14-3, “1” is set to the 0th bit of the configuration information holding unit 60-1, and the configuration information holding unit 60-3 “1” is set in the first bit, and “0” is set in the other bits.
[0031]
The 0th bit of the 2-bit configuration information held in the configuration information holding units 60-1 to 60-4 is the select signal 400- for the 2WAY selector units 32-1 to 32-4, respectively. 1 to 400-4, and the first bit becomes select signals 401-1 to 401-4 for the selectors 33-1 to 33-4, respectively.
[0032]
Among the fixed value holding units 50-1 to 50-4, the fixed value holding unit corresponding to the output unit that fixedly selects a specific input port causes the 4WAY selector unit to select the specific input port. A fixed value is stored. For example, if the output unit 14-2 selects the input port 0 in a fixed manner, the fixed value holding unit 50-2 corresponding to the output unit 14-2 has the input port 0 in the 4WAY selector unit 30-2. A fixed value for selection is stored. In this embodiment, the fixed value has a 4-bit configuration, and the 0th to 3rd bits correspond to the input port 0 to the input port 3, respectively. When the input port i (0 ≦ i ≦ 3) is fixedly selected, “1” is set only for the i-th bit and “0” is set for the other bits.
[0033]
Arbiters 20-1 to 20-4 generate select signals 600-1 to 600-4 in accordance with the routing addresses held in RA input units 11-1 to 11-4 and predetermined priorities. To do. In the present embodiment, the data width of the select signals 600-1 to 600-4 is 4 bits, and the 0th to 3rd bits are the data input units 10-1 to 10-4 (input ports 0 to 0). It corresponds to the input port 3). When the 4WAY selector units 30-1 to 30-4 select the data input unit 10-i, “1” is set to the i-th bit and “0” is set to the other bits.
[0034]
Further, the priority order in the present embodiment may be fixed or may be changed by a round robin technique or the like. When the priority order is fixed, the priority order in each of the arbiters 20-1 to 20-4 is set as follows, for example. The priority in the arbiter 20-1 is the highest in the data input unit 10-1, and is the order of 10-2, 10-3, and 10-4 below. The priority order in the arbiter 20-2 is in the order of the data input units 10-2, 10-3, 10-4, and 10-1, and the priority order in the arbiter 20-3 is in the data input units 10-3 and 10-. The order of 4, 10-1, 10-2 and the priority in the arbiter 20-4 are the order of the data input units 10-4, 10-1, 10-2, 10-3.
[0035]
Here, if the priority order is fixed as described above, there is a possibility that data in the data input section having a low priority order is not output to the output section. When it is necessary to prevent this, the priority order may be shifted at regular time intervals by a round robin method or the like. For example, the priority order of the arbiter 20-1 is changed from the order of the data input units 10-1, 10-2, 10-3, 10-4 to the order of 10-2, 10-3, 10-4, 10-1. Next, in the order of 10-3, 10-4, 10-1, 10-2, and in the order of 10-4, 10-1, 10-2, 10-3 and the original priority order, Data of each data input unit is output uniformly. Whether a fixed priority order is used or a priority order changed by a round robin method is used, an address path 11-j → 20-j that generates a select signal is used. → 13-j → 33-j → 30-j → 14-j has a more complicated circuit configuration path than data system path 10-j → 32-j → 12-j → 30-j → 14-j Therefore, the delay time is generally increased.
[0036]
The 2WAY selector units 33-1 to 33-4 select the fixed value holding units 50-1 to 50-4 or the select signal holding registers 13-1 to 13-4 in accordance with the select signals 401-1 to 401-4, respectively. . In the present embodiment, when the select signals 401-1 to 401-4 are “1”, the fixed value holding units 50-1 to 50-4 are selected, and when the select signals 401-1 to 401-4 are “0”, the select signal is selected. Assume that the holding registers 13-1 to 13-4 are selected.
[0037]
The 2-way selector units 32-1 to 32-4 provided between the data input units 10-1 to 10-4 and the timing registers 12-1 to 12-4 are select signal generating units A-1 to A, respectively. The data input units 10-1 to 10-4 or the bypass signal lines 101-1 to 101-4 are selected according to the select signals 400-1 to 400-4 from -4. In this embodiment, when the select signals 400-1 to 400-4 are “1”, the bypass signal lines 101-1 to 101-4 are selected, and when the select signals 400-1 to 400-4 are “0”, the data input unit 10 is selected. -1 to 10-4 shall be selected.
[0038]
Next, the operation of the present embodiment will be described. In the following description, it is assumed that data and a routing address are input simultaneously, and one machine cycle time is defined as 1T.
[0039]
First, referring to the time chart of FIG. 2, when the 4 × 4 crossbar device of the present embodiment is used for a computer device with no restriction on routing between input ports and output ports (the output destination is fixed to a specific output unit) The operation when the input port 0 is used for a computer device having no input port will be described by taking as an example the case where the data of the input port 0 is sent to the output unit 14-1. In this case, “00” is stored in the configuration information holding units 60-1 to 60-4 as 2-bit configuration information, and the 2WAY selector units 32-1 to 32-4 are connected to the data input unit 10. -1 to 10-4 are selected, and the 2WAY selector units 33-1 to 33-4 select the select signal holding registers 13-1 to 13-4.
[0040]
As shown in FIG. 2, at 0T, the input data of the input port 0 is held in the data input unit 10-1, and the routing address is held in the RA input unit 11-1.
[0041]
Between 0T and 1T, the arbiter 20-1 has a routing address held in each RA input unit 11-1 to 11-4 and a predetermined priority (fixedly determined). Or may be changed by a round robin technique or the like) and a select signal is generated and stored in the select signal holding register 13-1. In this case, it is assumed that the arbiter 20-1 generates a select signal “1000” for selecting the data input unit 10-1 (input port 0). Also, in order to match the timing of the input data held in the data input unit 10-1 between 0T and 1T with the select signal 600-1, the timing register 12- is connected via the 2WAY selector unit 32-1. 1 is stored.
[0042]
Between 1T and 2T, the 2WAY selector unit 33-1 selects the select signal holding register 13-1 according to the select signal 401-1. As a result, the select signal “1000” for selecting the data input unit 10-1 held in the select signal holding register 13-1 is supplied to the 4WAY selector unit 30-1 as the select signal 600-1 and supplied to the 4WAY selector 30-1. The unit 30-1 selects the input data held in the timing register 12-1 and stores it in the output unit 14-1. Thus, it takes 3T from input to output for both data and address.
[0043]
Next, referring to the time chart of FIG. 3, the operation when the 4 × 4 crossbar device according to the present embodiment is used for a computer device having an input port and an output port with fixed routing will be described. The case where data is sent to the output unit 14-1 in a fixed manner (when the input port and the output unit are in a straight relationship) will be described as an example. In this case, “11” is stored in the configuration information holding unit 60-1 and “00” is stored in the other configuration information holding units 60-2 to 60-4. Further, “1000” is stored in the fixed value holding unit 50-1.
[0044]
As shown in the time chart of FIG. 3, since “11” is held in the configuration information holding unit 60-1 at 0T, the 2WAY selector unit 32-1 stores the data held in the input unit 10-1. Instead, the input data of the input port 0 that has passed through the bypass signal line 101-1 is selected and stored in the register 12-1.
[0045]
From 0T to 1T, the 2WAY selector unit 33-1 sets the fixed value “1000” held in the fixed value holding unit 50-1 according to the data “11” held in the configuration information holding unit 60-1. The selected signal is sent as a select signal 600-1 to the 4WAY selector unit 30-1. Thereby, the 4WAY selector unit 30-1 selects the data from the timing register 12-1 according to the select signal 600-1, and stores it in the output unit 14-1. As described above, when the input data input from a certain input port is fixedly output to the output unit having a straight relationship, the transfer time can be shortened by 1T and 2T.
[0046]
Next, referring to the time chart of FIG. 4, the operation when the 4 × 4 crossbar device of the present embodiment is used for a computer device having an input port and an output port whose routing is fixed is described as input port 1 ( The case where the data of the data input unit 10-2) is sent to the output unit 14-1 in a fixed manner (when the input port and the output unit are in a cross relationship) will be described as an example. In this case, “01” and “10” are stored in the configuration information holding units 60-1 and 60-2, respectively, and “00” is stored in the other configuration information holding units 60-3 and 60-4. Is stored. Further, “0100” is stored in the fixed value holding unit 50-1.
[0047]
As shown in the time chart of FIG. 4, since “10” is held in the configuration information holding unit 60-2 at 0T, the 2WAY selector unit 32-2 holds the data held in the input unit 10-2. Instead, the input data of the input port 1 that has passed through the bypass signal line 101-2 is selected and stored in the timing register 12-2.
[0048]
From 0T to 1T, the 2WAY selector unit 33-1 uses the fixed value “0100” held in the fixed value holding unit 50-1 according to the data “01” held in the configuration information holding unit 60-1. The selected signal is sent as a select signal 600-1 to the 4WAY selector unit 30-1. As a result, the 4WAY selector unit 30-1 selects the data from the timing register 12-2 in accordance with the select signal 600-1, and stores it in the output unit 14-1. In this way, even when input data input from a certain input port is fixedly output to an output unit having a cross relationship, the transfer time can be shortened by 1T to 2T.
[0049]
As described above, according to the present embodiment, the transfer time is shortened by 1T and the input port whose output is fixed and the output unit are in a cross relationship or a straight relationship, thereby reducing the transfer time by 2T. It can be. Further, by simplifying the circuit configuration between the timing register 12-1 and the output unit 14-1 compared with FIG. 7 (in the conventional technique of FIG. 7, two selector units 30-1, 31-1 are used. However, in this embodiment shown in FIG. 1, only one selector unit 30-1 is required), delay can be reduced, and a higher-speed pipeline can be realized.
[0050]
【The invention's effect】
According to the present invention, if a certain CPU is a computer device that accesses a specific main storage device in a fixed manner, the CPU may be a computer device that accesses a main storage device in a straight relationship. Even a computer device that permanently accesses a main storage device in a cross relationship can reduce the data transfer time. The reason is that, based on information indicating an input port whose output destination is fixed to a specific output unit among the plurality of output units and information indicating the specific output unit, the output destination is within the plurality of output units. For an input port fixed to a specific output unit, a select that enables a bypass signal line to bypass the corresponding data input unit and causes the selector unit corresponding to the specific output unit to select the enabled bypass signal line This is because signal generation means is provided.
[0051]
Further, according to the present invention, a higher speed pipeline can be realized. This is because the number of selector sections provided between the timing register and the output section is one.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of an embodiment of the present invention.
FIG. 2 is a time chart showing the operation of FIG. 1 when there is no routing restriction between the input port and the output unit.
FIG. 3 is a time chart showing the operation of FIG. 1 when there is a path whose routing is fixed (fixed straight) between the input port and the output unit;
4 is a time chart showing the operation of FIG. 1 when there is a path whose routing is fixed (fixed by cross) between the input port and the output unit. FIG.
FIG. 5 is a block diagram illustrating a configuration example of a conventional 4 × 4 crossbar device.
6 is a time chart for explaining the operation of FIG. 5; FIG.
FIG. 7 is a block diagram illustrating a configuration example of a conventional crossbar device with a bypass function.
8 is a time chart for explaining the operation of FIG. 7; FIG.
[Explanation of symbols]
10-1 to 10-4 ... Data input section (DATA input section)
11-1 to 11-4: Routing address input section (RA input section)
12-1 to 12-4 ... Timing register
13-1 to 13-4... Select signal holding register
14-1 to 14-4 ... Output unit
100-1 to 100-4 ... Bypass signal line
101-1 to 101-4 ... Bypass signal line
20-1 to 20-4 ... Arbiter
A-1 to A-4: Select signal generator
30-1 to 30-4... 4WAY selector section
31-1 to 31-4... 2WAY selector section
32-1 to 32-4... 2WAY selector section
300-1 to 300-4 ... select signal
40-1 to 40-4 ... Bypass information holding unit
400-1 to 400-4 ... select signal
401-1 ... select signal
50-1... Fixed value holding unit
60-1 to 60-4 ... Configuration information holding unit
33-1 ... 2WAY selector section

Claims

Multiple input ports,
A data input section for each input port;
A plurality of output units;
A selector section for each output section;
An input whose output destination is fixed to the specific output unit based on information indicating an input port whose output destination is fixed to a specific output unit of the plurality of output units and information indicating the specific output unit The port includes a select signal generating unit that enables a bypass signal line that bypasses the corresponding data input unit and selects the enabled bypass signal line in the selector unit that corresponds to the specific output unit. A crossbar device.

Multiple input ports,
A data input section for each input port;
A bypass signal line that is provided for each data input unit and bypasses the corresponding data input unit;
A first selector unit that is provided for each data input unit and selects either one of the corresponding data input unit or the corresponding bypass signal line;
A timing register for each of the first selector units;
A second selector unit provided for each of the output units, for selecting one of the plurality of timing registers;
Based on information indicating an input port whose output destination is fixed to a specific output unit among the plurality of output units and information indicating the specific output unit, output among the plurality of first selector units The first selector unit corresponding to the input port fixed to the specific output unit selects the bypass signal line, the other first selector unit selects the data input unit, and the plurality of second Of the selector units, the second selector unit corresponding to the specific output unit is caused to select the timing register corresponding to the first selector unit that has selected the bypass signal line, and the other second selector unit And a select signal generating means for selecting a timing register determined based on a routing address and a predetermined priority order.

A computer apparatus comprising the crossbar device according to claim 1 or 2 interposed between at least one CPU and at least one main storage device.