JP3602893B2 - ATM interface and shaping method - Google Patents

ATM interface and shaping method Download PDF

Info

Publication number
JP3602893B2
JP3602893B2 JP19284495A JP19284495A JP3602893B2 JP 3602893 B2 JP3602893 B2 JP 3602893B2 JP 19284495 A JP19284495 A JP 19284495A JP 19284495 A JP19284495 A JP 19284495A JP 3602893 B2 JP3602893 B2 JP 3602893B2
Authority
JP
Japan
Prior art keywords
cell
transmission time
time
bitmap
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19284495A
Other languages
Japanese (ja)
Other versions
JPH08125668A (en
Inventor
香 河端
晶彦 ▲高▼瀬
辰雄 持永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Communication Technologies Ltd
Original Assignee
Hitachi Communication Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Communication Technologies Ltd filed Critical Hitachi Communication Technologies Ltd
Priority to JP19284495A priority Critical patent/JP3602893B2/en
Publication of JPH08125668A publication Critical patent/JPH08125668A/en
Application granted granted Critical
Publication of JP3602893B2 publication Critical patent/JP3602893B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【0001】
【産業上の利用分野】
本発明は、非同期転送モード(ATM:Asynchronous Transfer Mode)網のためのインタフェース装置およびトラヒック制御方法に関し、特に、申告トラヒックに従ってセルを送出制御するためのシェーピング技術に関するものである。
【0002】
【従来の技術】
ATM交換方式のネットワークでは、セルと呼ばれる固定長パケットを用いることによって、複数のコネクションでネットワークリソースを共有し、高速かつ効率的な伝送を可能としている。セルは、例えば、5バイトのヘッダ部と48バイトの情報部とからなる53バイト長で構成され、上記ヘッダ部には、仮想パス(以下、VPという)の識別子VPIと、上記VPに多重化される仮想チャネル(以下、VCという)の識別子VCIとを含む。
【0003】
ATM網のトラヒック制御に関しては、例えばITU−T、Draft Recommendation I.373において、発呼時に、呼設定すべきトラヒックについて、ユーザ(発信元装置)から通信速度や通信品質などのトラヒックパラメータを申告させ、この申告パラメータに基づいて各コネクション毎にリソースを割り付ける「コネクション受付制御」と、通信品質を保証するために入力セルの状態を監視しておき、申告トラヒックに違反して送出されたセルについては、マーキングやセル廃棄等の対策をとる「使用量パラメータ制御(以下、UPCという)」について記載されている。
【0004】
ユーザ端末やユーザ網インタフェース装置(以下、UNIという)が備えるATMインタフェースでは、上述したUPCによるセル廃棄を避けるために、トラヒック制御機能として、申告トラヒックに違反しないようにセルをATM網に出力するための「シェーピング機能」が必要となる。
上記文献には、UPCに適用可能なシェーピング制御アルゴリズムとして、リーキーバケットアルゴリズムと、バーチャルスケジューリングアルゴリズムが挙げられている。
トラヒック制御に関する他の従来技術として、例えば、特開平5−130136号公報には、図12に示す装置構成によってUPCとシェーピングを行なうようにした「伝送ビットレートの監視方法」が提案されている。
【0005】
ここで、シェーピング機能にのみに着目して説明すると、図12の構成では、ユーザ装置から送出され、例えばATM多重化装置を経由したセルが装置500に到来すると、ヘッダ識別部501が、入力セルのVCIを識別してこれを時刻計算部502に通知すると共に、上記入力セルをメモリ装置503に渡す。時刻計算部502は、VCI毎に予め申告されたトラヒックを守るように、リーキーバケットアルゴリズムを用いて、上記メモリ装置内におけるセルの待ち時間Dを計算する。メモリ装置503に蓄積された入力セルは、それぞれの待ち時間Dが経過した時点、上記時刻計算部502からの指示に応答してメモリ装置から読み出され、出力線rに送出される。
【0006】
【発明が解決しようとする課題】
然るに、ATM網を構成している各交換機は、VP単位で帯域管理を行なっているため、各ユーザが公衆ATM網を利用する場合には、VCI対応のトラヒックのみならず、VPI対応のトラヒックも申告しておく必要がある。
しかしながら、従来のシェーピング制御では、VCI毎に申告トラヒックに従ったセル出力制御を行っているため、例えば、出力インタフェース速度に比べてVPI対応の申告ピークレートが遅い場合、VCIに関して申告トラヒックが守られていても、VPI毎に観測するとセル送出間隔が申告ピークレートより速くなり、結果的に申告トラヒックに違反する場合がある。
【0007】
図13は、従来のシェーピング制御によるセルの送出間隔の1例を示す。
図において、「TA」はVPI=「A」をもつ仮想パスにおける申告ピーク間隔、T(a)とT(b)は、それぞれ上記仮想パス上に形成されたVCI=「a」およびVCI=「b」をもつ仮想チャネルの申告ピーク間隔を示す。また、601と602は、VCI=「a」の仮想チャネルに属したセル、611と612はVCI=「b」の仮想チャネルに属したセルを示す。
図示した例では、セル601と602と間の送出間隔、およびセル611と612の送出間隔は、それぞれの申告値T(a)、T(b)を満たしている。しかしながら、仮想パスを単位として、VPI=「A」をもつセルの間隔を観測すると、セル602と612の送出間隔は、申告ピーク間隔TAに違反している。
【0008】
本発明の目的は、一つの仮想パス上に複数の仮想チャネルが形成されるATMネットワークにおける改良されたシェーピング方法およびATMインターフェイスを提供することにある。
本発明の他の目的は、VPIとVCIの両方で申告トラヒックを満足できるシェーピング方法およびATMインターフェイスを提供することにある。
本発明の更に他の目的は、1つの物理的な回線上に複数のVPが多重化されるネットワークに適用されるATMインターフェイス装置、あるいはVPI対応の申告ピークレートが出力回線速度に比べて遅いような入力セルを扱うATMインターフェイス装置において、VPI/VCI毎の申告トラヒックとVPIの申告ピークレートとに応じてセル送出間隔を制御できるシェーピング方法および制御装置を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明による伝送路へのセルの送出間隔を制御するためのシェーピング方法は、入力セルをバッファメモリに一時的に蓄積しておき、上記入力セルが属するグループの識別子と対応して予め申告されているトラヒック条件と、上記入力セルが属するサブグループの識別子と対応して予め申告されているトラヒック条件との両方の条件に応じて、該入力セルの送出時刻を決定する第1ステップと、上記セルの送出時刻を先着セルに割り当て済の送出時刻と比較し、もし、送出時刻が重なった場合は上記第1ステップで決定した送出時刻を修正した後、上記送出時刻と上記入力セルの識別情報との対応関係を記憶しておく第2ステップと、上記第2ステップで記憶されたセル識別子と送出時刻の対応関係に基づいて、上記バッファメモリに蓄積されたセルを送出時刻順に読み出し、出力回線に送出する第3ステップとからなることを特徴とする。
【0010】
また、本発明によるATMインターフェイスは、入力線から入力された複数のATMセルを一時的に蓄積するためのバッファメモリと、上記バッファメモリへのセルの書き込みと、該バッファメモリから上記出力線へのセルの読み出しを行うための制御手段とを備え、上記制御手段が、
入力セルの属するグループ別およびサブグループ別に予め申告されたトラヒック条件に対応して求められた制御パラメータを記憶するための第1のテーブル手段と、上記出力線上でのタイムスロット対応に空き状態を記憶するための第2のテーブル手段と、上記入力線からセルが到着した時、上記第1のテーブル手段に記憶された当該セルの属するグループおよびサブグループ対応の制御パラメータに基づいて、当該セルの送出タイミングを求め、上記第2のテーブル手段を参照して、上記送出タイミングと対応させるべき空き状態の送出タイムスロットを決定し、上記バッファメモリに蓄積された該当セルを上記送出タイムスロットのタイミングで上記出力線に読み出すためのアクセス手段とを有することを特徴とする。
更に具体的に言うと、上記グループには、例えば、伝送路上に多重化して形成される仮想パス(VP)が該当し、上記サブグループには、各仮想パス上に多重化して形成される仮想チャネル(VC)が該当する。また、上記第1のテーブル手段に記憶する制御パラメータは、例えば、各グループ(仮想パス識別子:VPI)毎に申告ピークレートと対応したピークセル間隔、および、各サブグループ(仮想チャネル識別子:VCI)毎に申告トラヒックに対応したピークセル間隔である。
【0011】
本発明の好ましい実施例では、出力インタフェース速度で1セル転送するのにかかる時間を1単位としてセル到着時刻およびセル送出タイムスロットを管理する。この場合、上記第1のテーブル手段には、上記各グループ(仮想パス識別子:VPI)毎のピークセル間隔が、上記出力インタフェース速度での1セル転送時間を1単位とする値で記憶され、各サブグループ(仮想チャネル識別子:VCI)毎のピークセル間隔が、該当グループ(VPI)のピークセル間隔を1単位とする値で記憶される。また、セル到着時には、サブグループ(VCI)毎の制御パラメータに従って、上記VPIのピークセル間隔を1単位として相対的なセル送出時刻が算出され、第2のテーブル手段を参照して、空き状態のタイムスロットの中から、上記相対セル送出時刻と対応させるべきセル送出タイムスロットが選択される。
【0012】
上記構成によれば、第2のテーブル手段に他のセルによるタイムスロットの使用状態(空き状態)が記憶してあるため、相対セル送出時刻が、仮に同一グループ内の他のサブグループに属するセルあるいは他のグループに属したセルの相対セル送出時刻(タイムスロット)と競合していた場合、時刻を後にずらして他のセルと競合しない新たな相対セル送出時刻に変更することができる。
上記第2のテーブルは、例えば、グループ毎に相対セル送出時刻の空き状態を記憶するために利用する時刻(タイムスロット)対応の複数のビット位置からなる第1ビットマップと、全グループに共通してタイムスロット空き状態を記憶するために利用する複数のビット位置からなる第2ビットマップとに分けて構成してもよい。
【0013】
【作用】
本発明によれば、VPI毎のピークセル間隔を守った形で各VCI毎の申告パラメータに従ったセル送出時刻(タイムスロット)を決定でき、制御パラメータから求めた送出時刻が他のセルの送出時刻と競合時した場合でも、空き状態の時刻(タイムスロット)の中からVPI毎の申告されたピークセル間隔に違反しない範囲で送出タイミングを決定できるため、この送出タイミングでバッファメモリからのセルの読み出しを行うことによって、VPI毎、VCI毎のシェーピングを実現できる。
【0014】
【実施例】
図2の(a)、(b)は、本発明によるATMインタフェース1a〜1cを適用した通信システムの構成の1例を示す。
図2において、(a)は、ATMインタフェース1a〜1bが、構内ATM交換機2と広域ATM網との間に適用された例である。
ATMインターフェイス1aは、ATM交換機2の1つの出力回線4aと広域ATM網の1つの入力線(加入者線)5aとの間に接続され、出力回線4aが広域ATM網入力線5aのインタフェース速度r’と同等、もしくはそれ以上のインタフェース速度rを有し、ATMインタフェース1aは、ATM交換機2から出力回線4aに出力された同一VPに属したセルを入力線5aに中継する。
【0015】
ATMインタフェース1bは、ATM交換機2の1つの出力回線4bと広域ATM網の複数の入力線5b−1〜5b−Nとの間に接続され、ATM交換機2から出力回線4bに多重化して出力されたVPの異なる複数セルを受取り、これらをVP対応の入力線5b−1〜5b−Nに分配動作する。
図2の(b)は、ATMインタフェース1cが、ユーザ構内のATM多重化装置3と広域ATM網との間に接続された例を示す。ATMインタフェース1cは、多重化装置3から出力回線4cに多重化して出力されたVPの異なる複数のセルを受信し、広域ATM網への入力線5cに中継する。この場合、出力回線4cと広域ATM網の入力線5cは同一のインタフェース速度をもつ。
【0016】
図3は、同一VPのセルをシェーピングするATMインタフェース1aの機能ブロックを示す。
図3の(a)は、回線4aからインタフェース速度rで受信された入力セルを、FIFO等のバッファメモリを用いた速度変換手段11aによって出力側インターフェイス速度r’に変換した後、VPI毎の申告トラヒックに従うVPシェーピング機能とVCI毎の申告トラヒックに従うVCシェーピング機能とを備えたシェーピング手段10aによってシェーピングし、回線5aに出力するようにした構成を示す。
図3の(b)は、速度変換用のバッファと、VPシェーピングおよびVCシェーピングに用いるバッファとを共用し、速度変換機能を備えたシェーピング回路10bによって回線4aからの受信セルを処理するようにした構成を示す。
【0017】
図4は、入力セルをVP対応の複数の回線に分離するATMインタフェース1bの機能ブロックを示す。
図4の(a)は、回線4bから受信したインタフェース速度rの入力セルを分離回路(セレクタ)12aでVPI別に振り分け、VPI対応に設けた速度変換手段11b−1〜11b−Nによって速度r’1〜r’Nのセル流に変換した後、シェーピング回路10c−1〜10c−Nによって、VCシェーピングとVPシェーピングとを同時に行ない、シェーピングされたセルを回線5b−1〜5b−Nに出力するようにした構成を示す。
図4の(b)は、分離回路12bでVPI別に振り分けられたセルを、VPI対応に設けられた速度変換機能を備えるシェーピング回路10d−1〜10d−Nに入力し、速度変換と同時に、VPシェーピングとVCシェーピングを行った後、VPI対応の回線5b−1〜5b−Nに出力するようにした構成を示す。
図4の(c)は、回線4bからの入力セルをシェーピング回路10eによって、VPシェーピングとVCシェーピングした後に、分離回路12cでVPI対応の回線5b−1〜5b−Nに振り分けるようにした構成を示す。
【0018】
図5は、回線4cから多重化して入力された複数VPの入力セルを回線5cに多重化して出力するATMインタフェース1cの機能ブロックを示す。この場合、回線4cから受信したセルは、シェーピング回路10fによって、VPシェーピングとVCシェーピングを施された後、入力回線4cと同一のインターフェイス速度rで回線5cに出力される。
【0019】
次に、シェーピング回路10の構成について説明する。ここでは、異なる複数VPの入力セルを扱うシェーピング回路10e、10fの構成について説明するが、同一VPの入力セルを扱うシェーピング回路10b、10d、および速度変換用のバッファを別に備えるシェーピング回路10a、10cの構成は、以下に説明する回路構成から容易に得られるため、説明を省略する。
【0020】
図1は、シェーピング手段10の構成の1例を示すブロック図である。
シェーピング回路10は、入力セルを一時的に蓄積するためのセルバッファ20と、入力セルのヘッダに含まれるVPI/VCIを識別するためのヘッダ識別部30と、入力セルの送出時刻(送出タイムスロット)を算出するための送出時刻計算部40と、上記送出時刻計算部40で算出された送出時刻に対応する空き時刻(空きタイムスロット)を検索するための空き時刻検索部50と、セルバッファ20へのセルの書き込み、および読み出しを制御するためのバッファ制御部60と、コネクション別の申告トラヒックやセル送出時刻等の各種パラメータを記憶するためのパラメータテーブル70と、送出時刻の状態(空き/塞がり状態)を示す状態情報を記憶するための検索テーブル80と、セルバッファ60から読み出すべきセルのバッファの番号(バッファアドレス)を記憶するためのセル出力リスト90とから構成される。
【0021】
回線4からインタフェース速度rで入力されたセルは、セルバッファ20に順次に書き込まれ、送出時刻が来る迄、一時的に蓄積される。この時、ヘッダ識別部30によって、受信セルのヘッダに含まれるVPI/VCIが識別され、識別されたVPI/VCIがバス5を介して送出時刻計算部40に通知される。
送出時刻計算部40は、予めパラメータテーブル70に記憶してあるパラメータを使って、VPI別、VCI別の申告トラヒックにセル流となるように、上記入力の送出時刻を計算し、計算結果(送出時刻)をバス6を介して空き時刻検索部50に通知する。
空き時刻検索部50は、検索テーブル70を参照して、上記送出時刻計算部40から通知された送出時刻またはそれ以降の時間帯でのセル送出が可能な空き時刻(タイムスロット)を検索し、検出された空き時刻をバス7を介してバッファ制御部60に通知する。
【0022】
バッファ制御部60は、セル出力リスト90中の上記空き時刻(タイムスロット)に対応したエントリに、上記空き時刻で送出すべきセルの識別情報(例えば、上記セルの蓄積一を示すバッファアドレスまたはセルバッファ番号)を登録する。上記バッファ制御部60は、インタフェース速度r’をもつ出力回線5上の各タイムスロットで、セル出力リスト90からそのタイムスロットと対応するセル識別情報を読み出し、該セル識別情報に基づいて、セルバッファ20からセルを読み出し、回線5に出力する。
【0023】
図6は、送出時刻計算部40が参照するパラメータテーブル70の内容の1例を示す。
パラメータテーブル70は、VPI対応に、インタフェース速度r’を基準にして表されたピークセル間隔Tを記憶するための第1のパラメータテーブル71と、VPI/VCI対応に、各VPIのピークレートを基準にして表されたピークセル間隔T’と、理想的な送出時刻tn’を記憶するための第2のパラメータテーブル72とからなる。
ここでは、セルの到着時刻をインタフェース速度r’における1セルの転送時間を1単位として表し、1例として、VPI=「1」、「A」、「N」の申告トラヒック(ピークレート)がそれぞれ「r’1」、「r’A」、「r’N」であり、VPI/VCI=(1)、(a)、(N)の申告トラヒック(ピークレート)がそれぞれ「P(1)」、「P(a)」、「P(m)」の場合のピークセル間隔を示している。なお、シェーピング回路10に供給される入力セルが全て同一のVPIをもつ場合は、上記第1パラメータテーブル71に代えて、1つのピークセル間隔を記憶するレジスタを適用できる。
【0024】
図7は、上記パラメータテーブル70を参照して行なわれる送出時刻の計算手順を示すフローチャートである。
ここで、セルの到着時刻をタイマが示す現在時刻taとし、ヘッダ識別部30から通知されるVPIの値を「A」、VPI/VCIの値を「(a)」とすると、送出時刻計算部40は、バス5を介してヘッダ識別部30からVPI、VCIを受け取ると(ステップ101)、上記VPIの値「A」をアドレスとして第1パラメータテーブル71をアクセスし、VPIに対応するピークセル間隔「TA」を読み取り、到着時刻taをピークレートにおけるセル送出タイミングを単位とした値に変換するために、上記到着時刻taをTAで割り、これを制御用の到着時刻「ta’A」とする(ステップ102)。
【0025】
次に、VPI/VCI(=(a))をアドレスとして第2パラメータテーブル72をアクセスし、上記VPI/VCIと対応する理想送出時刻「tn’(a)」を読み取って、上記「ta’A」と比較する(ステップ103)。理想送出時刻「tn’(a)」が到着時刻「ta’A」より早い場合(tn’(a)<ta’A)は、理想送出時刻tn’(a)=ta’Aとし、ta’Aの小数部を切り上げた値を送出時刻to’Aに設定する(ステップ104)。もし、tn’(a)≧ta’Aの場合は、理想送出時刻tn’(a)の小数部を切り上げた値を送出時刻to’Aに設定する(ステップ105)。送出時刻to’Aの値が決まると、送出時刻to’Aをバス6を介して空き時刻検索部50に通知し(ステップ106)、第2パラメータテーブル72に記憶してある理想送出時刻の値をtn’(a)=tn’(a)+T’(a)に更新する(107)。
【0026】
図8は、上述した送出時刻計算に基づく本発明によるシェーピング動作の1例を示す。
ここで、VPI(=A)のピークセル間隔TAを「3」、このVPIに属するVPI/VCI=(a)とVPI/VCI=(b)のピークセル間隔の値をそれぞれT’(a)=4、T’(b)=3、理想送出時刻tn(a)の初期値131を「0」、tn(b)の初期値231を「0」と仮定する。
【0027】
VPI/VCI=(a)のセル111、112および113の到着時刻taを、それぞれ「0」、「17」、「24」とすると、最初の入力セル111の制御用の到着時刻ta’Aの値は、121に示すように「0」であるから、送出時刻to’Aの値は、301に示すように「0」となり、次セルの理想送出時刻tn’(a)の値は、132に示すように、更新されて「4」になる。
次の入力セル112は、制御用の到着時刻ta’Aの値が、122に示すように「17/3」となる。これは理想送出時刻tn’(a)=「4」より大きいため、送出時刻to’Aの値は、302に示すように「6」となり、次セルの理想送出時刻tn’(a)の値は、133に示すように「29/3」に更新される。
また、セル113は、制御用の到着時刻ta’Aの値が、123に示すように「8」となり、133で示した理想送出時刻より早くセルが到着したことになる。このため、送出時刻to’Aの値は、303に示すように「10」となり、次セルの理想送出時刻tn’(a)の値は、134に示すように「41/3」となる。
【0028】
一方、VPI/VCI=(b)のセル211、212の到着時刻taをそれぞれ「1」、「9」とすると、セル211は、制御用の到着時刻ta’Aの値が、221に示すように「1/3」であるから、送出時刻to’Aの値は、311に示すように「1」となり、次セルの理想送出時刻tn’(b)の値は、232に示すように「10/3」に更新される。また、次のセル212は、制御用の到着時刻ta’Aの値が、222に示すように「3」であり、232に示した理想送出時刻の値「10/3」より早いため、送出時刻to’Aの値は、312に示すように「4」となる。
上述した送出時刻の値to’Aから、本実施例によれば、コネクション毎のピークセル間隔のみならず、VPI対応のピークセル間隔も申告されたコネクションの条件を満足することがわかる。
【0029】
図9は、空き時刻検索部50と検索テーブル80の構成の1例を示す。
81は、VPI対応の複数のテーブル領域81−1〜81−Nから構成されるVPI別検索テーブルであり、各テーブル領域は、セル送出時刻(送信タイムスロット)と対応した複数のビット領域からなり、そのVPIにとって各送出時刻が空き状態か塞がり状態かを示すフラグビットを記憶するようになっている。
【0030】
82は、セル送出時刻と対応する複数のビット領域からなる全コネクション検索テーブルであり、コネクション全体で見た場合の各送出時刻の空き/塞がり状況をフラグビットで記憶するようになっている。これらの検索テーブルでは、例えば、送出時刻=iのタイムスロットで送出すべきセルがあれば、テーブルのiビット目に「1」がセットされる。
【0031】
空き時刻検索部50では、送出時刻計算部40からバス6a、6bを介して送出時刻の値to’Aとピークセル間隔の値TAを受け取ると、第1検索部51によってVPI別検索テーブル81内のテーブル領域81−Aをアクセスし、送信時刻to’A以降に位置するタイムスロットの中から、フラグビットが「0」状態にある空き時刻tgo’Aを検索して、これを計算部52に渡す。計算部52は、上記時刻tgo’Aから送出タイムスロットを基準にした送出時刻to(=tgo’A×TA)を計算し、これを第2の検索部53に渡す。第2の検索部53は、上記送出時刻toに基づいて全コネクション検索テーブル82にアクセスし、時刻to以降のタイムスロットの中で空き状態にある送信時刻tgoを検索し、これをバス7を介してバッファ制御部60に通知する。
【0032】
尚、上記テーブル領域81、82における空き状態を示すフラグビットの検索において、テーブルの先頭から順番に1ビットずつチェックする方式にすると、塞がりビットが多い場合に検索に時間がかかるため、数ビット分をまとめてフラグ情報を読み出し、プライオリティエンコーダ等を用いて一括検索すると良い。メモリアクセス回数を更に削減するためには、例えば、数ビット分のテーブル領域の空き塞がり状態を1ビットで表すブロック別状態表示レジスタを設ければ良い。例えば、メモリ82のjビット分を1ブロックにし、送出時刻iからi+jまでの全てのタイムスロットが塞がっている場合、レジスタ54のi/j番目に「1」をセットしておく。
【0033】
図10は、ブロック別状態表示レジスタ54を適用した空き時刻検索動作の1例を示す。
送出時刻の値がto’A=「6」、VPI対応のピークセル間隔の値がTA=「4」の場合、メモリ81−Aの6ビット目以降を検索し、「0」がセットされている最初のビット位置iを実送出時刻tgo’Aとする(矢印401)。この時、メモリ81−Aのiビット目を「1」に変更する。このようにして見つけたtgo’Aの値が、例えばi=「7」であったと仮定すると、計算部52では、上記値「7」にTA=「4」を掛け、to=「28」を算出する。
次に、メモリ82の28ビット目以降を検索する(矢印402)。レジスタ54が、メモリ82の10ビット分を1ブロックとして、各ブロック毎の状態を記憶している場合、もし、メモリ82の29ビットまでの間に「0」状態のビットが見つからなければ、レジスタ54の30/10=3番目以降を検索する(矢印403)。図示した例では、レジスタ54の5番目のビットが「0」状態となているため、メモリ82の(5−1)×10=40ビット番目以降を検索し(矢印404)、最初の空きビット位置i(この例では「41」)をtgoの値とし、メモリ82のiビット目に塞がり状態を示すフラグ「1」を設定する。
【0034】
なお、空き時刻検索によって生じるCDV(Cell Delay Variation)に対しても厳密にシェーピングを行ないたい場合には、実送出時刻tgoをVPIのピークセル間隔TAで割った値を第2パラメータテーブルの理想送出時刻tn1’(a)に設定し、第1検索テーブル81内にあるテーブル領域81−Aにおいて、上記値の小数部を切り上げた値と対応したビット位置でフラグを「1」に更新すればよい。
【0035】
図11は、セルバッファ20とバッファ制御部60とセル出力リスト90の構成の1例を示す。
セルバッファ20は、セル単位の複数のバッファ領域から構成され、書き込み動作はシーケンシャルに行われ、読み出し動作はランダムに行われる。バッファ制御部60は、上記セルバッファ20の書き込みアドレスを生成する書き込み制御部61と、セル出力リスト90にセルバッファ番号を登録する送出時刻登録部62と、セルバッファ20の読み出しアドレスを生成する読み出し制御部63とから構成される。セル出力リスト用メモリ90は、送出タイムスロット対応にバッファ番号を蓄積する。
【0036】
回線4から入力セルを受信すると、書き込み制御部61が、図示しないカウンタから出力されるバッファ番号に従って、シーケンシャルな書き込みアドレスを生成し、入力セルをセルバッファ20に書き込む。送出時刻登録部62は、セル出力リスト90のうち、空きセル検索50からバス7を介して通知された時刻tgoと対応したにエントリ領域に、上記書き込みバッファ番号を登録する。例えば、tgo=「41」、書き込みバッファ番号=「17」の場合、セル出力リスト90の41番目のエントリにバッファ番号「17」が書き込まれる。
読み出し制御部63は、送出タイムスロットに従って、セル出力リスト90からバッファ番号を読み取り(例えば、送出タイムスロット=「24」の場合、バッファ番号「4」が読み出される)、そのバッファ番号に応じて読み出しアドレスを生成し、セルバッファ20から1個のセルを読み出して回線5に送出する。
【0037】
上記実施例では、VPI毎にピークセル送出間隔単位での各時刻の空き塞がり状況を1ビットで示す検索テーブルを用意し、送出時刻が競合した場合に空き時刻を検索するようにしているため、時刻競合時におけるCDV発生において厳密なシェーピングを行なうことができる。
【0038】
図14は、図1に示したシェーピング回路の具体的な構成を示す。
タイマ41は、入力回線4のインタフェース速度rでの1セル転送時間を単位として現在時刻taを示す。送出タイムスロット生成63aは、出力回線5のインタフェース速度r’での1セル転送時間を単位として、送出タイムスロット番号を生成する。セレクタ62は、R/W信号に応じて、書き込みアドレスと読み出しアドレスの切替を行なう。
【0039】
まず、セル受信時の動作について説明する。回線4から入力セルを受信すると、カウンタ61aがカウントアップされ、WA生成回路61bが、上記カウンタ61aの値をバッファ20の書き込みバッファ番号として書き込みアドレスを生成し、受信セルをバッファ20に書き込む。
この時、VPI識別回路31とVPI/VCI識別回路32が、上記入力セルのヘッダ部からVPIの値とVPI/VCIの値をそれぞれ識別する。上記VPI識別31から出力されたVPI値に基づいて、第1パラメータテーブル71からピークセル間隔Tが読み出され、割算回路42において、タイマ41aが示すセル到着時刻taをピークセル間隔Tで割って制御用の到着時刻ta’が算出される。また、上記VPI/VCI識別32から出力されたVPI/VCIの値に基づいて、第2パラメータテーブル72から理想送出時刻tn’が読み出され、比較器43が上記理想送出時刻tn’と到着時刻ta’を比較する。セレクタ44は、上記比較器の出力に応じて、もし、tn’<ta’であればta’を選択し、tn’≧ta’であればtn’を選択して、セル送出時刻to’とする。
【0040】
上記VPI識別回路31から出力されたVPIに基づいて、セレクタ51aが、VPI別検索テーブル81−1〜81−Nの中から、VPI値に対応したテーブルをで選択する。上記テーブルの内容は、プライオイリティエンコーダ51bに入力され、セル送出時刻to’以降に位置したタイムスロットの中から、フラグビットが「0」状態となっている空き時刻tgo’が一括検索され、乗算回路52で識別VPI値に対応したピークセル間隔Tと掛け合わせることにより、送出タイムスロットを基準にした送出時刻toが算出される。
【0041】
上記送出時刻toは、割算回路53aで全コネクション検索テーブルメモリ82の1ブロック分のビット数(スロット数)jで割り算される。割算回路53aから出力されるto/jの整数部の値を読み出しアドレスとして、全VPI/VCIメモリ82から1ブロックのデータが読み出され、プライオリティエンコーダ53dに入力される。また、割算回路53aの剰余分を示す値がプライオリティエンコーダ53dに入力され、プライオリティエンコーダ53dは、メモリ82から読み出された1ブロックのデータの中から、上記剰余値が示すビット以降でフラグビットが「0」となっている空きビット位置を一括検索する。1ブロックのデータ内に空きビットが存在しない場合は、ラッチ53eにイネーブル信号が保持され、セレクタ53bとセレクタ53cがそれぞれの選択入力を切替る。この結果、ブロック状態レジスタ54の中から、to/jの整数部が示すビット位置以降でフラグビットが「0」状態にあるビット位置がプライオリティエンコーダ53fで一括検索され、見つかった空きビット位置を読み出しアドレスとして、テーブルメモリ82から次の1ブロック分のデータが読み出され、プライオリティエンコーダ53dによって、再び空きビット位置が検索される。
【0042】
このようにして、プライオリティエンコーダ53dによって空きビット位置が見つかると、空きビット位置を示す値は加算器53hに入力され、乗算器53gによって計算されたメモリ82の読み出しアドレスにjを掛けた値と加算され、実送出時刻tgoを示す値として出力される。上記実送出時刻tgoの値を書き込みアドレスとして、セル出力リスト90にカウンタ61aが示す書き込みバッファ番号が登録される。
【0043】
また、プライオリティエンコーダ53dによって見つけられた空きビット位置は、デコーダ55aによってデコードされ、フラグ更新回路55bによって、全コネクション検索テーブル82の上記ビット位置にフラグビット「1」がセットされる。また、比較器55cで、上記ビット位置を含む1つのブロックのフラグビットが全て「1」となったか否かをチェックし、全て「1」の場合は、デコーダ55dによってテーブル82の読み出しアドレスをデコードし、フラグ更新回路55eによって、レジスタ54内の上記ブロックの属するビット位置のフラグを「1」に変更する。
【0044】
加算器53hから出力された実送出時刻tgoは、割算器56aにも入力され、をtgoをVPIのピークセル間隔Tで割ることによって、理想送出時刻tn’が算出される。算出された理想送出時刻tn’はデコーダ56bに入力され、上記理想送出時刻tn’の値から小数部を切り上げた値と対応したビット位置がフラグ更新回路56cに入力され、VPI別検索テーブル81のうち入力セルのVPI値に対応したテーブルのフラグが更新される。また、割算器56aから出力されたtn’の値は、加算回路45にも供給され、上記tn’の値にVPI/VCIのピークセル間隔T’が加算されて、第2パラメータテーブル72の理想送出時刻の値が更新される。
【0045】
セルの送出動作は次のようにして行われる。各送出タイムスロットにおいて、送出タイムスロット生成回路63aから送出タイムスロット番号が出力される。上記送出タイムスロット番号は、セレクタ62を介して、セル出力リスト90に読み出しアドレスとして与えられる。これによって、そのタイムスロットに登録されているバッファ番号がセル出力リスト90から読み出され、読み出しアドレス(RA)生成回路63bに供給される。RA生成回路63bは、上記バッファ番号に基づいて読み出しアドレスを生成して、バッファ20からりセルを読み出し、回線5に送出する。
【0046】
【発明の効果】
以上の説明から明らかなように、本発明によれば、VPIとVCIの両方の申告パラメータを考慮し、例えば、VPIのピークセル送出間隔単位でVCI対応の申告パラメータを満たすように送出時刻を計算し、VPIの申告ピークレートを満たす送出時刻を算出することによって、VCI毎の申告トラヒックとVPI毎の申告トラヒックの両方を満足するシェーピング制御を実現することができる。
【図面の簡単な説明】
【図1】本発明によるATMインターフェイスの1実施例を示すブロック図。
【図2】本発明によるATMインタフェースの適用例を示すシステム構成図。
【図3】同一VPに属するセルを処理するためのATMインタフェースの機能構成を示すブロック図。
【図4】複数VPのセルを処理し、複数の出力回線に中継するためのATMインタフェースの機能構成を示すブロック図。
【図5】複数VPに属するセル処理し、1つの回線へ中継するATMインタフェースの機能構成を示すブロック図。
【図6】図1におけるパラメータテーブルの構成を示す図。
【図7】図1における送出時刻計算の1例を示すフローチャート。
【図8】シェーピング動作の1例を示す図。
【図9】図1における空き時刻検索部と検索テーブルの構成の1例を示す図。
【図10】図9における空き時刻検索の動作例を示す図。
【図11】図1におけるセルバッファと、バッファ制御部と、セル出力リストの構成の1例を示す図。
【図12】シェーピング機能の従来例を示す図。
【図13】従来のシェーピングにおける問題点を説明するための図。
【図14】図1のシェーピング回路の詳細構成の1例を示す図。
【符号の説明】
1…ATMインタフェース、10…シェーピング回路、20…セルバッファ、40…送出時刻計算部、50…空き時刻検索部、60…バッファ制御部、
70…パラメータテーブル、80…検索テーブル、90…セル出力リスト。
[0001]
[Industrial applications]
The present invention relates to an interface device and a traffic control method for an asynchronous transfer mode (ATM) network, and more particularly to a shaping technique for controlling transmission of cells according to declared traffic.
[0002]
[Prior art]
In the network of the ATM switching system, by using fixed-length packets called cells, network resources are shared by a plurality of connections, thereby enabling high-speed and efficient transmission. The cell is composed of, for example, a 53-byte length including a 5-byte header section and a 48-byte information section. The header section includes an identifier VPI of a virtual path (hereinafter, referred to as a VP) and multiplexed with the VP. And an identifier VCI of a virtual channel (hereinafter, referred to as VC) to be executed.
[0003]
Regarding the traffic control of the ATM network, for example, ITU-T, Draft Recommendation I.T. At 373, at the time of call origination, the user (source device) declares traffic parameters such as communication speed and communication quality for the traffic to be set up, and allocates resources for each connection based on the report parameters. "Control" and "Usage parameter control (hereinafter referred to as" control ") to monitor the status of input cells in order to guarantee communication quality and take measures such as marking and cell discarding for cells transmitted in violation of declared traffic. , UPC) ").
[0004]
An ATM interface provided in a user terminal or a user network interface device (hereinafter referred to as UNI) has a traffic control function to output cells to the ATM network so as not to violate the declared traffic in order to avoid the above-mentioned cell discard by UPC. "Shaping function" is required.
The above literature describes a leaky bucket algorithm and a virtual scheduling algorithm as shaping control algorithms applicable to UPC.
As another prior art related to traffic control, for example, Japanese Patent Application Laid-Open No. 5-130136 proposes a "transmission bit rate monitoring method" in which shaping with UPC is performed by the apparatus configuration shown in FIG.
[0005]
Here, focusing on only the shaping function, in the configuration of FIG. 12, when a cell transmitted from the user apparatus and passing through, for example, an ATM multiplexer arrives at the apparatus 500, the header identification unit 501 detects the input cell. And notifies the time calculation unit 502 of the VCI, and transfers the input cell to the memory device 503. The time calculation unit 502 calculates a waiting time D of a cell in the memory device using a leaky bucket algorithm so as to protect traffic declared in advance for each VCI. The input cells stored in the memory device 503 are read from the memory device in response to the instruction from the time calculation unit 502 when the respective waiting times D have elapsed, and sent out to the output line r.
[0006]
[Problems to be solved by the invention]
However, since each exchange configuring the ATM network manages the bandwidth in units of VP, when each user uses the public ATM network, not only the traffic corresponding to the VCI but also the traffic corresponding to the VPI. You need to declare.
However, in the conventional shaping control, the cell output control is performed according to the reporting traffic for each VCI. For example, when the reporting peak rate corresponding to the VPI is lower than the output interface speed, the reporting traffic for the VCI is protected. However, when observed for each VPI, the cell transmission interval may be faster than the declared peak rate, resulting in a violation of the declared traffic.
[0007]
FIG. 13 shows an example of a cell transmission interval by the conventional shaping control.
In the figure, "TA" is a reporting peak interval in a virtual path having VPI = "A", and T (a) and T (b) are VCI = "a" and VCI = "" formed on the virtual path, respectively. b shows the declared peak interval of the virtual channel with "b". Reference numerals 601 and 602 denote cells belonging to the virtual channel of VCI = “a”, and 611 and 612 denote cells belonging to the virtual channel of VCI = “b”.
In the illustrated example, the transmission interval between the cells 601 and 602 and the transmission interval between the cells 611 and 612 satisfy the respective declared values T (a) and T (b). However, when observing the interval between cells having VPI = “A” in units of virtual paths, the transmission interval between cells 602 and 612 violates the declared peak interval TA.
[0008]
An object of the present invention is to provide an improved shaping method and an ATM interface in an ATM network in which a plurality of virtual channels are formed on one virtual path.
It is another object of the present invention to provide a shaping method and an ATM interface capable of satisfying declared traffic in both VPI and VCI.
Still another object of the present invention is to provide an ATM interface device applied to a network in which a plurality of VPs are multiplexed on one physical line, or to make the declared peak rate corresponding to the VPI slower than the output line speed. An object of the present invention is to provide a shaping method and a control device capable of controlling a cell transmission interval in accordance with a reporting traffic for each VPI / VCI and a reporting peak rate of a VPI in an ATM interface device which handles various input cells.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a shaping method for controlling a transmission interval of a cell to a transmission line according to the present invention includes the steps of temporarily storing input cells in a buffer memory and identifying an identifier of a group to which the input cells belong. The transmission time of the input cell is determined in accordance with both the traffic condition previously declared in correspondence with the traffic condition and the traffic condition previously declared in correspondence with the identifier of the subgroup to which the input cell belongs. And comparing the transmission time of the cell with the transmission time assigned to the first-arrived cell. If the transmission times overlap, the transmission time determined in the first step is corrected, and then the transmission time is corrected. And a second step of storing a correspondence between the cell identifier and the input cell identification information, and a correspondence between the cell identifier and the transmission time stored in the second step. It reads the cells stored in the serial buffer memory to the delivery order of time, characterized in that and a third step of transmitting to the output line.
[0010]
Further, the ATM interface according to the present invention includes a buffer memory for temporarily storing a plurality of ATM cells input from an input line, writing of cells to the buffer memory, and writing from the buffer memory to the output line. Control means for reading the cell, the control means,
First table means for storing control parameters obtained corresponding to traffic conditions previously declared for each group and subgroup to which an input cell belongs, and for storing empty states corresponding to time slots on the output line And a second table means for transmitting the cell when the cell arrives from the input line, based on the control parameters corresponding to the group and subgroup to which the cell belongs stored in the first table means. The timing is obtained, an empty transmission time slot to be associated with the transmission timing is determined with reference to the second table means, and the corresponding cell stored in the buffer memory is determined at the timing of the transmission time slot. Access means for reading out to the output line.
More specifically, the above group corresponds to, for example, a virtual path (VP) formed by multiplexing on a transmission path, and the subgroup corresponds to a virtual path formed by multiplexing on each virtual path. The channel (VC) corresponds. The control parameters stored in the first table means include, for example, a peak cell interval corresponding to a declared peak rate for each group (virtual path identifier: VPI), and a subcell (virtual channel identifier: VCI) for each group. Is the peak cell interval corresponding to the declared traffic.
[0011]
In the preferred embodiment of the present invention, the cell arrival time and the cell transmission time slot are managed using the time required to transfer one cell at the output interface speed as one unit. In this case, the first table means stores the peak cell interval for each group (virtual path identifier: VPI) as a value in which one cell transfer time at the output interface speed is one unit. The peak cell interval for each group (virtual channel identifier: VCI) is stored as a value with the peak cell interval for the group (VPI) as one unit. At the time of cell arrival, the relative cell transmission time is calculated based on the VPI peak cell interval as one unit according to the control parameter for each subgroup (VCI), and the idle time is calculated by referring to the second table means. A cell transmission time slot to be associated with the relative cell transmission time is selected from the slots.
[0012]
According to the above configuration, since the use state (empty state) of the time slot by another cell is stored in the second table means, the relative cell transmission time is temporarily changed to the cell belonging to another subgroup in the same group. Alternatively, when there is a conflict with the relative cell transmission time (time slot) of a cell belonging to another group, the time can be shifted to a new relative cell transmission time that does not compete with other cells.
The second table is, for example, a first bitmap composed of a plurality of bit positions corresponding to times (time slots) used for storing the empty state of the relative cell transmission time for each group, and is common to all groups. And a second bit map including a plurality of bit positions used for storing the time slot empty state.
[0013]
[Action]
According to the present invention, it is possible to determine a cell transmission time (time slot) according to a report parameter for each VCI while keeping the peak cell interval for each VPI, and the transmission time obtained from the control parameter is used as the transmission time for another cell. Even when there is a conflict, the transmission timing can be determined within the free time (time slot) within a range that does not violate the declared peak cell interval for each VPI, so that the cell is read from the buffer memory at this transmission timing. By doing so, shaping for each VPI and for each VCI can be realized.
[0014]
【Example】
FIGS. 2A and 2B show an example of a configuration of a communication system to which the ATM interfaces 1a to 1c according to the present invention are applied.
FIG. 2A shows an example in which the ATM interfaces 1a and 1b are applied between the private ATM switch 2 and the wide area ATM network.
The ATM interface 1a is connected between one output line 4a of the ATM exchange 2 and one input line (subscriber line) 5a of the wide area ATM network, and the output line 4a is connected to the interface speed r of the wide area ATM network input line 5a. The ATM interface 1a relays the cells belonging to the same VP output from the ATM switch 2 to the output line 4a to the input line 5a.
[0015]
The ATM interface 1b is connected between one output line 4b of the ATM switch 2 and a plurality of input lines 5b-1 to 5b-N of the wide area ATM network. The ATM interface 1b is multiplexed and output from the ATM switch 2 to the output line 4b. And receives the cells having different VPs and distributes them to the input lines 5b-1 to 5b-N corresponding to the VPs.
FIG. 2B shows an example in which the ATM interface 1c is connected between the ATM multiplexer 3 in the user premises and the wide area ATM network. The ATM interface 1c receives a plurality of cells having different VPs multiplexed from the multiplexer 3 and output to the output line 4c, and relays the cells to the input line 5c to the wide area ATM network. In this case, the output line 4c and the input line 5c of the wide area ATM network have the same interface speed.
[0016]
FIG. 3 shows functional blocks of the ATM interface 1a for shaping cells of the same VP.
FIG. 3A shows that the input cell received at the interface speed r from the line 4a is converted into the output-side interface speed r 'by the speed conversion means 11a using a buffer memory such as a FIFO, and then a report is made for each VPI. A configuration is shown in which shaping is performed by a shaping means 10a having a VP shaping function according to traffic and a VC shaping function according to declared traffic for each VCI, and output to a line 5a.
In FIG. 3B, a buffer for speed conversion and a buffer for VP shaping and VC shaping are shared, and cells received from the line 4a are processed by a shaping circuit 10b having a speed conversion function. The configuration is shown.
[0017]
FIG. 4 shows a functional block of an ATM interface 1b for separating an input cell into a plurality of lines corresponding to VP.
In FIG. 4A, the input cells of the interface speed r received from the line 4b are sorted by VPI by the separation circuit (selector) 12a, and the speed r 'is set by the speed conversion means 11b-1 to 11b-N provided corresponding to the VPI. After the conversion into the cell stream of 1 to r'N, the shaping circuits 10c-1 to 10c-N simultaneously perform VC shaping and VP shaping, and output the shaped cells to the lines 5b-1 to 5b-N. The following is the configuration.
FIG. 4B shows that the cells sorted by VPI in the separation circuit 12b are input to shaping circuits 10d-1 to 10d-N having a speed conversion function provided for the VPI, and the VPs are simultaneously converted. A configuration is shown in which shaping and VC shaping are performed and then output to VPI-compatible lines 5b-1 to 5b-N.
FIG. 4C shows a configuration in which an input cell from the line 4b is subjected to VP shaping and VC shaping by the shaping circuit 10e, and then distributed to the VPI-compatible lines 5b-1 to 5b-N by the separation circuit 12c. Show.
[0018]
FIG. 5 shows a functional block diagram of an ATM interface 1c that multiplexes input cells of a plurality of VPs multiplexed and input from the line 4c to the line 5c and outputs the multiplexed cells. In this case, the cells received from the line 4c are subjected to VP shaping and VC shaping by the shaping circuit 10f, and then output to the line 5c at the same interface speed r as the input line 4c.
[0019]
Next, the configuration of the shaping circuit 10 will be described. Here, the configuration of the shaping circuits 10e and 10f that handle input cells of different plural VPs will be described. However, the shaping circuits 10b and 10d that handle input cells of the same VP and the shaping circuits 10a and 10c separately provided with a buffer for speed conversion are provided. Is easily obtained from the circuit configuration described below, and the description is omitted.
[0020]
FIG. 1 is a block diagram showing an example of the configuration of the shaping means 10.
The shaping circuit 10 includes a cell buffer 20 for temporarily storing input cells, a header identification unit 30 for identifying VPI / VCI included in a header of the input cell, and a transmission time (transmission time slot) of the input cell. ), A vacant time search unit 50 for searching for a vacant time (vacant time slot) corresponding to the transmission time calculated by the above-mentioned transmission time calculation unit 40, and a cell buffer 20. A buffer control unit 60 for controlling writing and reading of cells to and from a parameter table 70 for storing various parameters such as a report traffic and a cell transmission time for each connection, and a transmission time state (vacancy / occlusion). A search table 80 for storing state information indicating the state of the cell to be read from the cell buffer 60. Composed of cell output list 90. for storing the file number (buffer address).
[0021]
Cells input from the line 4 at the interface speed r are sequentially written into the cell buffer 20 and temporarily stored until the transmission time comes. At this time, the VPI / VCI included in the header of the received cell is identified by the header identification unit 30, and the identified VPI / VCI is notified to the transmission time calculation unit 40 via the bus 5.
The transmission time calculation unit 40 calculates the input transmission time by using the parameters stored in the parameter table 70 in advance so that the cell traffic flows in the declared traffic for each VPI and VCI, and calculates the calculation result (transmission result). (Time) to the free time search unit 50 via the bus 6.
The vacant time search unit 50 refers to the search table 70 to search for a vacant time (time slot) in which cells can be transmitted in the transmission time notified by the transmission time calculation unit 40 or in a time zone thereafter. The detected free time is notified to the buffer control unit 60 via the bus 7.
[0022]
The buffer control unit 60 stores, in an entry corresponding to the vacant time (time slot) in the cell output list 90, identification information of a cell to be transmitted at the vacant time (for example, a buffer address or a cell indicating one accumulation of the cell). Buffer number). The buffer control unit 60 reads out the cell identification information corresponding to the time slot from the cell output list 90 at each time slot on the output line 5 having the interface speed r ', and based on the cell identification information, The cell is read from 20 and output to line 5.
[0023]
FIG. 6 shows an example of the contents of the parameter table 70 referred to by the transmission time calculation unit 40.
The parameter table 70 includes a first parameter table 71 for storing a peak cell interval T expressed on the basis of the interface speed r ′ for VPI, and a peak rate of each VPI for VPI / VCI. And a second parameter table 72 for storing an ideal transmission time tn '.
Here, the arrival time of the cell is expressed as one unit of the transfer time of one cell at the interface speed r ′, and as an example, the declared traffic (peak rate) of VPI = “1”, “A”, “N” is respectively "R'1", "r'A", "r'N", and the declared traffic (peak rate) of VPI / VCI = (1), (a), (N) is "P (1)", respectively. , “P (a)” and “P (m)” are shown. When all the input cells supplied to the shaping circuit 10 have the same VPI, a register that stores one peak cell interval can be applied instead of the first parameter table 71.
[0024]
FIG. 7 is a flowchart showing a procedure for calculating the transmission time performed with reference to the parameter table 70.
Here, assuming that the cell arrival time is the current time ta indicated by the timer, the VPI value notified from the header identification unit 30 is “A”, and the VPI / VCI value is “(a)”, the transmission time calculation unit When the VPI and VCI are received from the header identification unit 30 via the bus 5 (step 101), the 40 accesses the first parameter table 71 using the VPI value “A” as an address, and obtains the peak cell interval “ TA ”is read and the arrival time ta is divided by TA to convert the arrival time ta to a value in units of the cell transmission timing at the peak rate, and this is set as the control arrival time“ ta′A ”( Step 102).
[0025]
Next, the second parameter table 72 is accessed using the VPI / VCI (= (a)) as an address, and the ideal transmission time “tn ′ (a)” corresponding to the VPI / VCI is read, and the “ta′A” is read. (Step 103). If the ideal transmission time “tn ′ (a)” is earlier than the arrival time “ta′A” (tn ′ (a) <ta′A), the ideal transmission time tn ′ (a) = ta′A, and ta ′ A value obtained by rounding up the decimal part of A is set as the transmission time to'A (step 104). If tn ′ (a) ≧ ta′A, the value obtained by rounding up the decimal part of the ideal transmission time tn ′ (a) is set as the transmission time to′A (step 105). When the value of the transmission time to'A is determined, the transmission time to'A is notified to the idle time search unit 50 via the bus 6 (step 106), and the value of the ideal transmission time stored in the second parameter table 72 is set. Is updated to tn ′ (a) = tn ′ (a) + T ′ (a) (107).
[0026]
FIG. 8 shows an example of the shaping operation according to the present invention based on the above-described transmission time calculation.
Here, the peak cell interval TA of VPI (= A) is “3”, and the value of the peak cell interval of VPI / VCI = (a) and VPI / VCI = (b) belonging to this VPI is T ′ (a) = 4. , T ′ (b) = 3, the initial value 131 of the ideal transmission time tn (a) is “0”, and the initial value 231 of the tn (b) is “0”.
[0027]
Assuming that the arrival times ta of the cells 111, 112 and 113 of VPI / VCI = (a) are “0”, “17” and “24”, respectively, the arrival time ta′A for control of the first input cell 111 is Since the value is “0” as indicated by 121, the value of the transmission time to′A is “0” as indicated by 301, and the value of the ideal transmission time tn ′ (a) of the next cell is 132 Is updated to "4" as shown in FIG.
In the next input cell 112, the value of the arrival time ta′A for control is “17/3” as indicated by 122. Since this is greater than the ideal transmission time tn ′ (a) = “4”, the value of the transmission time to′A becomes “6” as indicated by 302, and the value of the ideal transmission time tn ′ (a) of the next cell Is updated to "29/3" as shown in 133.
In addition, in the cell 113, the value of the control arrival time ta'A becomes "8" as shown by 123, which means that the cell has arrived earlier than the ideal transmission time shown by 133. Therefore, the value of the transmission time to′A is “10” as indicated by 303, and the value of the ideal transmission time tn ′ (a) of the next cell is “4/3” as indicated by 134.
[0028]
On the other hand, assuming that the arrival times ta of the cells 211 and 212 of VPI / VCI = (b) are “1” and “9”, respectively, the value of the arrival time ta′A for control in the cell 211 is as indicated by 221. Therefore, the value of the transmission time to'A is "1" as shown in 311 and the value of the ideal transmission time tn '(b) of the next cell is "1/3" as shown in 232. 10/3 ". Further, in the next cell 212, the value of the control arrival time ta′A is “3” as shown at 222 and is earlier than the ideal transmission time value “10/3” shown at 232, The value of the time to'A is “4” as indicated by 312.
According to the present embodiment, not only the peak cell interval for each connection but also the VPI-compatible peak cell interval satisfies the declared connection condition from the transmission time value to'A described above.
[0029]
FIG. 9 shows an example of the configuration of the free time search unit 50 and the search table 80.
Reference numeral 81 denotes a VPI-specific search table composed of a plurality of VPI-compatible table areas 81-1 to 81-N. Each table area is composed of a plurality of bit areas corresponding to a cell transmission time (transmission time slot). For the VPI, a flag bit indicating whether each transmission time is empty or closed is stored.
[0030]
Reference numeral 82 denotes an all-connection search table including a plurality of bit areas corresponding to cell transmission times, and stores, as a flag bit, a vacancy / occupation state at each transmission time when viewed as a whole connection. In these search tables, for example, if there is a cell to be transmitted in the time slot of transmission time = i, “1” is set to the i-th bit of the table.
[0031]
When the free time search unit 50 receives the value of the transmission time to'A and the value of the peak cell interval TA from the transmission time calculation unit 40 via the buses 6a and 6b, the first search unit 51 stores the values in the VPI-specific search table 81. The table area 81-A is accessed, and from the time slots located after the transmission time to'A, a vacant time tgo'A whose flag bit is in the "0" state is searched for and passed to the calculation unit 52. . The calculation unit 52 calculates the transmission time to (= tgo'A × TA) based on the transmission time slot from the time tgo'A, and passes this to the second search unit 53. The second search unit 53 accesses the all connection search table 82 based on the transmission time to, searches for an idle transmission time tgo in a time slot after the time to, and transmits this via the bus 7. To the buffer controller 60.
[0032]
In the search for the flag bits indicating the empty state in the table areas 81 and 82, if a method of checking one bit at a time from the top of the table is used, the search takes a long time when there are many closed bits, so that several bits are required. And collectively retrieve the flag information, and perform a batch search using a priority encoder or the like. In order to further reduce the number of times of memory access, for example, a block-by-block state display register that indicates the occupied state of the table area for several bits by 1 bit may be provided. For example, when j bits of the memory 82 are made into one block and all time slots from the transmission time i to i + j are closed, “1” is set to the i / j-th register 54.
[0033]
FIG. 10 shows an example of an empty time search operation to which the block-by-block status display register 54 is applied.
When the value of the transmission time is to'A = “6” and the value of the peak cell interval corresponding to the VPI is TA = “4”, the sixth and subsequent bits of the memory 81-A are searched and “0” is set. The first bit position i is set as the actual transmission time tgo'A (arrow 401). At this time, the i-th bit of the memory 81-A is changed to “1”. Assuming that the value of tgo'A thus found is, for example, i = “7”, the calculation unit 52 multiplies the value “7” by TA = “4” and calculates to = “28”. calculate.
Next, a search is made for the 28th bit and subsequent bits of the memory 82 (arrow 402). If the register 54 stores the state of each block with 10 bits of the memory 82 as one block, if no bit of the “0” state is found up to 29 bits of the memory 82, the register 54 A search is made for 30/10 = 3rd and subsequent 54 of 54 (arrow 403). In the illustrated example, since the fifth bit of the register 54 is in the “0” state, the memory 82 is searched for the (5-1) × 10 = 40th bit and subsequent bits (arrow 404), and the first empty bit is searched. The position i (“41” in this example) is set as the value of tgo, and the flag “1” indicating the closed state is set at the ith bit of the memory 82.
[0034]
If it is desired to perform strict shaping also on a CDV (Cell Delay Variation) generated by a free time search, the value obtained by dividing the actual transmission time tgo by the peak cell interval TA of the VPI is the ideal transmission time in the second parameter table. The flag may be updated to “1” at a bit position corresponding to a value obtained by rounding up the decimal part of the above value in the table area 81-A in the first search table 81 by setting tn1 ′ (a).
[0035]
FIG. 11 shows an example of the configuration of the cell buffer 20, the buffer control unit 60, and the cell output list 90.
The cell buffer 20 is composed of a plurality of buffer areas in units of cells, in which write operations are performed sequentially and read operations are performed randomly. The buffer control unit 60 includes a write control unit 61 that generates a write address of the cell buffer 20, a transmission time registration unit 62 that registers a cell buffer number in the cell output list 90, and a read that generates a read address of the cell buffer 20. And a control unit 63. The cell output list memory 90 stores buffer numbers corresponding to transmission time slots.
[0036]
When an input cell is received from the line 4, the write controller 61 generates a sequential write address according to a buffer number output from a counter (not shown), and writes the input cell into the cell buffer 20. The transmission time registration unit 62 registers the write buffer number in an entry area of the cell output list 90 corresponding to the time tgo notified from the empty cell search 50 via the bus 7. For example, when tgo = “41” and the write buffer number = “17”, the buffer number “17” is written in the 41st entry of the cell output list 90.
The read control unit 63 reads the buffer number from the cell output list 90 according to the transmission time slot (for example, when the transmission time slot = “24”, the buffer number “4” is read), and reads according to the buffer number. An address is generated, one cell is read from the cell buffer 20 and transmitted to the line 5.
[0037]
In the above embodiment, a search table is prepared for each VPI, which indicates the occupied state at each time in the unit of the peak cell transmission interval by one bit, and the vacant time is searched when the transmission time conflicts. Strict shaping can be performed in CDV generation at the time of contention.
[0038]
FIG. 14 shows a specific configuration of the shaping circuit shown in FIG.
The timer 41 indicates the current time ta in units of one cell transfer time at the interface speed r of the input line 4. The transmission time slot generation 63a generates a transmission time slot number in units of one cell transfer time at the interface speed r 'of the output line 5. The selector 62 switches between a write address and a read address according to the R / W signal.
[0039]
First, the operation at the time of cell reception will be described. When an input cell is received from the line 4, the counter 61a counts up, and the WA generation circuit 61b generates a write address using the value of the counter 61a as a write buffer number of the buffer 20, and writes the received cell into the buffer 20.
At this time, the VPI identification circuit 31 and the VPI / VCI identification circuit 32 identify the VPI value and the VPI / VCI value from the header of the input cell. The peak cell interval T is read from the first parameter table 71 based on the VPI value output from the VPI identification 31, and the dividing circuit 42 divides the cell arrival time ta indicated by the timer 41a by the peak cell interval T for control. Arrival time ta 'is calculated. Further, based on the VPI / VCI value output from the VPI / VCI identification 32, the ideal transmission time tn 'is read from the second parameter table 72, and the comparator 43 determines the ideal transmission time tn' and the arrival time. ta ′ are compared. The selector 44 selects ta ′ if tn ′ <ta ′, selects tn ′ if tn ′ ≧ ta ′, and selects tn ′ according to the output of the comparator. I do.
[0040]
Based on the VPI output from the VPI identification circuit 31, the selector 51a selects a table corresponding to the VPI value from the VPI-based search tables 81-1 to 81-N. The contents of the above table are input to the priority encoder 51b, and the empty time tgo 'in which the flag bit is in the "0" state is collectively searched from the time slots located after the cell transmission time to', By multiplying by the peak cell interval T corresponding to the identification VPI value by the multiplication circuit 52, the transmission time to is calculated based on the transmission time slot.
[0041]
The transmission time to is divided by the number of bits (the number of slots) j for one block of the entire connection search table memory 82 by the division circuit 53a. Using the value of the integer part of to / j output from the division circuit 53a as a read address, one block of data is read from the entire VPI / VCI memory 82 and input to the priority encoder 53d. Also, a value indicating the remainder of the division circuit 53a is input to the priority encoder 53d, and the priority encoder 53d sets a flag bit after the bit indicated by the remainder value from the data of one block read from the memory 82. Is collectively searched for an empty bit position where is "0". If there is no empty bit in the data of one block, the enable signal is held in the latch 53e, and the selector 53b and the selector 53c switch their selection inputs. As a result, from the block status register 54, the bit position where the flag bit is in the “0” state after the bit position indicated by the integer part of to / j is collectively searched by the priority encoder 53f, and the found empty bit position is read out. The next one block of data is read from the table memory 82 as an address, and the priority encoder 53d searches for an empty bit position again.
[0042]
When a free bit position is found by the priority encoder 53d in this way, a value indicating the free bit position is input to the adder 53h, and is added to a value obtained by multiplying the read address of the memory 82 calculated by the multiplier 53g by j. Is output as a value indicating the actual transmission time tgo. The write buffer number indicated by the counter 61a is registered in the cell output list 90 using the value of the actual transmission time tgo as a write address.
[0043]
The empty bit position found by the priority encoder 53d is decoded by the decoder 55a, and the flag bit "1" is set in the above-mentioned bit position of the all connection search table 82 by the flag update circuit 55b. Further, the comparator 55c checks whether or not all the flag bits of one block including the bit position have become “1”. If all the flag bits are “1”, the read address of the table 82 is decoded by the decoder 55d. Then, the flag at the bit position to which the block belongs in the register 54 is changed to "1" by the flag update circuit 55e.
[0044]
The actual transmission time tgo output from the adder 53h is also input to the divider 56a, and the ideal transmission time tn 'is calculated by dividing tgo by the peak cell interval T of the VPI. The calculated ideal transmission time tn 'is input to the decoder 56b, and a bit position corresponding to a value obtained by rounding up a decimal part from the value of the ideal transmission time tn' is input to the flag updating circuit 56c. The flag of the table corresponding to the VPI value of the input cell is updated. The value of tn 'output from the divider 56a is also supplied to the adder circuit 45, and the peak cell interval T' of VPI / VCI is added to the value of tn 'to obtain the ideal value of the second parameter table 72. The value of the sending time is updated.
[0045]
The cell transmission operation is performed as follows. In each transmission time slot, a transmission time slot number is output from the transmission time slot generation circuit 63a. The transmission time slot number is provided to the cell output list 90 via the selector 62 as a read address. As a result, the buffer number registered in the time slot is read from the cell output list 90 and supplied to the read address (RA) generation circuit 63b. The RA generation circuit 63b generates a read address based on the buffer number, reads a cell from the buffer 20, and sends the cell to the line 5.
[0046]
【The invention's effect】
As is apparent from the above description, according to the present invention, in consideration of both VPI and VCI declaration parameters, for example, the transmission time is calculated so as to satisfy the VCI-compliant declaration parameters in units of VPI peak cell transmission intervals. By calculating the transmission time that satisfies the reporting peak rate of the VPI, it is possible to realize the shaping control that satisfies both the reporting traffic for each VCI and the reporting traffic for each VPI.
[Brief description of the drawings]
FIG. 1 is a block diagram showing one embodiment of an ATM interface according to the present invention.
FIG. 2 is a system configuration diagram showing an application example of an ATM interface according to the present invention.
FIG. 3 is a block diagram showing a functional configuration of an ATM interface for processing cells belonging to the same VP.
FIG. 4 is a block diagram showing a functional configuration of an ATM interface for processing cells of a plurality of VPs and relaying the cells to a plurality of output lines.
FIG. 5 is a block diagram showing a functional configuration of an ATM interface for processing cells belonging to a plurality of VPs and relaying the processed cells to one line.
FIG. 6 is a diagram showing a configuration of a parameter table in FIG. 1;
FIG. 7 is a flowchart showing an example of a transmission time calculation in FIG. 1;
FIG. 8 is a diagram showing an example of a shaping operation.
FIG. 9 is a diagram showing an example of a configuration of a free time search unit and a search table in FIG. 1;
FIG. 10 is a diagram showing an operation example of a free time search in FIG. 9;
FIG. 11 is a diagram showing an example of a configuration of a cell buffer, a buffer control unit, and a cell output list in FIG. 1;
FIG. 12 is a diagram showing a conventional example of a shaping function.
FIG. 13 is a diagram for explaining a problem in conventional shaping.
FIG. 14 is a diagram showing an example of a detailed configuration of a shaping circuit of FIG. 1;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... ATM interface, 10 ... shaping circuit, 20 ... cell buffer, 40 ... transmission time calculation part, 50 ... empty time search part, 60 ... buffer control part,
70: parameter table, 80: search table, 90: cell output list.

Claims (18)

伝送路へのセルの送出間隔を制御するためのシェーピング方法であって、
入力セルをバッファメモリに一時的に蓄積しておき、上記入力セルが属するグループの識別子と対応して予め申告されているトラヒック条件と、上記入力セルが属するサブグループの識別子と対応して予め申告されているトラヒック条件との両方の条件に応じて、該入力セルの送出時刻を決定する第1ステップと、
上記セルの送出時刻を先着セルに割り当て済の送出時刻と比較し、もし、送出時刻が重なった場合は上記第1ステップで決定した送出時刻を修正した後、上記送出時刻と上記入力セルの識別情報との対応関係を記憶しておく第2ステップと、 上記第2ステップで記憶されたセル識別子と送出時刻の対応関係に基づいて、上記バッファメモリに蓄積されたセルを送出時刻順に読み出し、出力回線に送出する第3ステップと
からなることを特徴とするシェーピング方法。
A shaping method for controlling a transmission interval of cells to a transmission path,
The input cells are temporarily stored in a buffer memory, and the traffic conditions previously declared corresponding to the identifier of the group to which the input cells belong, and the traffic conditions previously declared corresponding to the identifiers of the subgroups to which the input cells belong. A first step of determining the transmission time of the input cell in accordance with both of the traffic conditions being performed;
The transmission time of the cell is compared with the transmission time assigned to the first-arrived cell. If the transmission times overlap, the transmission time determined in the first step is corrected, and then the transmission time and the input cell are identified. Reading the cells stored in the buffer memory in the order of transmission time based on the correspondence between the cell identifier and the transmission time stored in the second step for storing the correspondence with the information; And a third step of transmitting to a line.
前記グループ識別子およびサブグループ識別子と対応するトラヒック条件が、それぞれ出力回線におけるピークセル間隔として記憶されていることを特徴とする請求項1に記載のシェーピング方法。The shaping method according to claim 1, wherein the traffic conditions corresponding to the group identifier and the subgroup identifier are respectively stored as peak cell intervals in an output line. 前記送出時刻が、出力回線における1セル転送時間を単位として時系列的に定義されたタイムスロットを示すことを特徴とする請求項1または請求項2に記載のシェーピング方法。3. The shaping method according to claim 1, wherein the transmission time indicates a time slot defined in time series with one cell transfer time in an output line as a unit. 前記グループの識別子が仮想パスの識別子であり、前記サブグループの識別子が上記仮想パス上に多重化された仮想チャネルの識別子であることを特徴とする請求項1記載〜請求項3の何れかに記載のシェーピング方法。4. The method according to claim 1, wherein the identifier of the group is an identifier of a virtual path, and the identifier of the subgroup is an identifier of a virtual channel multiplexed on the virtual path. The shaping method described. 伝送路へのセルの送出間隔を各セルが属するグループおよびサブグループ対応に制御するためのシェーピング方法であって、
出力インタフェース速度で決まる1セル転送時間を1単位として、各グループ毎に申告ピーク速度に対応した第1のピークセル間隔を設定し、上記第1のピークセル間隔を1単位として、サブグループ毎の申告トラヒック速度に対応したパラメータを記憶しておき、
セル到着時に、各セルの属するサブグループ対応のパラメータに基づいて、当該セルと対応する上記第1ピークセル間隔を1単位として相対セル送出時刻を求め、上記相対セル送出時刻から上記出力インタフェース速度で決まる1セル転送時間を1単位としたセル送出時刻を決定し、
各セルを上記セル送出時刻に従って送出するようにしたことを特徴とするシェーピング方法。
A shaping method for controlling a transmission interval of cells to a transmission path in correspondence with a group and a subgroup to which each cell belongs,
The first peak cell interval corresponding to the declared peak speed is set for each group with one cell transfer time determined by the output interface speed as one unit, and the declared traffic for each subgroup is set with the first peak cell interval as one unit. Memorize the parameters corresponding to the speed,
When a cell arrives, a relative cell transmission time is determined based on a parameter corresponding to a subgroup to which each cell belongs, using the first peak cell interval corresponding to the cell as one unit, and is determined by the output interface speed from the relative cell transmission time. Determine a cell transmission time with one cell transfer time as one unit,
A shaping method, wherein each cell is transmitted according to the cell transmission time.
前記パラメータが、前記サブグループ対応の申告ピーク速度に対応した第2のピークセル間隔を含み、
セル到着時に、各セルの属するグループの前記第1のピークセル間隔を1単位としてセル到着時刻を求め、
上記セル到着時刻と、該セルの属するサブグループにおける直前のセルの送出時刻と前記第2のピークセル間隔とに基づいて、前記相対セル送出時刻を決定することを特徴とする請求項5に記載のシェーピング方法。
The parameter includes a second peak cell interval corresponding to the declared peak speed for the subgroup;
At the time of cell arrival, a cell arrival time is obtained using the first peak cell interval of the group to which each cell belongs as one unit,
The relative cell transmission time is determined based on the cell arrival time, the transmission time of the immediately preceding cell in the subgroup to which the cell belongs, and the second peak cell interval. Shaping method.
前記相対セル送出時刻が、同一グループ内の他のサブグループに属するセルの相対セル送出時刻と競合した場合、当該セルの上記相対セル送出時刻以降に存在する空き状態の相対セル送出時刻を求めることを特徴とする請求項5または請求項6に記載のシェーピング方法。When the relative cell transmission time conflicts with the relative cell transmission time of a cell belonging to another subgroup in the same group, determining an empty relative cell transmission time existing after the relative cell transmission time of the cell. The shaping method according to claim 5 or 6, wherein: 前記相対セル送出時刻が、同一グループ内の他のサブグループに属するセルの相対セル送出時刻と競合した場合、当該セルの上記相対セル送出時刻以降に存在する当該グループ内で他セルと競合しない新たな相対セル送出時刻を求め、
上記新たな相対セル送出時刻に対して求めたセル送出時刻が他のグループに属するセルの送出時刻と競合した場合、上記セル送出時刻以降に存在する他の空きセル送出時刻を求めることを特徴とする請求項5または請求項6に記載のシェーピング方法。
When the relative cell transmission time conflicts with the relative cell transmission time of a cell belonging to another subgroup in the same group, a new cell that does not compete with another cell in the group existing after the relative cell transmission time of the cell. The relative cell transmission time,
When the cell transmission time obtained for the new relative cell transmission time conflicts with the transmission time of a cell belonging to another group, another empty cell transmission time existing after the cell transmission time is obtained. The shaping method according to claim 5 or 6, wherein the shaping method is performed.
時刻と対応した複数のビット位置からなる第1ビットマップによって前記グループ毎に相対セル送出時刻の空き状態を記憶しておき、時刻と対応した複数のビット位置からなる第2ビットマップでセル送出時刻の空き状態を記憶しておき、相対セル送出時刻が競合した場合、そのセルが属したグループ対応の第1ビットマップを参照して、上記相対セル送出時刻に対応するビット位置以降に存在する空き状態のビットを検索し、該ビットに対応する時刻を相対セル送出時刻として求め、
セル送出時刻が競合した場合、上記第2ビットマップを参照して上記セル送出時刻に対応するビット位置以降に存在する空き状態のビットを検索し、該ビットに対応する時刻をセル送出時刻として求めることを特徴とする請求項5〜請求項8の何れかに記載のシェーピング方法。
The empty state of the relative cell transmission time is stored for each group by a first bitmap consisting of a plurality of bit positions corresponding to the time, and the cell transmission time is stored in a second bitmap consisting of a plurality of bit positions corresponding to the time. When the relative cell transmission time conflicts, the empty state existing after the bit position corresponding to the relative cell transmission time is referred to by referring to the first bitmap corresponding to the group to which the cell belongs. A state bit is searched, and a time corresponding to the bit is obtained as a relative cell transmission time.
When the cell transmission time conflicts, an empty bit existing after the bit position corresponding to the cell transmission time is searched with reference to the second bitmap, and the time corresponding to the bit is determined as the cell transmission time. The shaping method according to any one of claims 5 to 8, wherein:
前記第1ビットマップまたは第2ビットマップに対応したレジスタを備え、各ビットマップ内の複数ビットを1ブロックとして、各ブロックの状態を上記レジスタで記憶しておき、
上記レジスタを参照して、第1ビットマップまたは第2ビットマップにおける参照範囲を特定するようにしたことを特徴とする請求項9に記載のシェーピング方法。
A register corresponding to the first bitmap or the second bitmap, wherein a plurality of bits in each bitmap are regarded as one block, and the state of each block is stored in the register;
10. The shaping method according to claim 9, wherein a reference range in the first bitmap or the second bitmap is specified with reference to the register.
前記第1ビットマップまたは第2ビットマップの所定のブロック内で空き時刻を検索し、該ブロック内に空き時刻が存在しなかった場合に前記レジスタを参照して、第1ビットマップまたは第2ビットマップにおける次の参照範囲を特定するようにしたことを特徴とする請求項10に記載のシェーピング方法。An empty time is searched for in a predetermined block of the first bitmap or the second bitmap, and if no empty time exists in the block, the first bitmap or the second bitmap is referred to by referring to the register. 11. The shaping method according to claim 10, wherein a next reference range in the map is specified. 前記グループが仮想パス、前記サブグループが仮想パス上に多重化された仮想チャネルであることを特徴とする請求項5〜請求項11の何れかに記載のシェーピング方法。12. The shaping method according to claim 5, wherein the group is a virtual path, and the subgroup is a virtual channel multiplexed on the virtual path. 出力線へのATMセルの送出を各セルが属するグループおよびサブグループ対応に制御するためのシェーピング機能を備えたATMインターフェイスであって、 入力線から入力された複数のATMセルを一時的に蓄積するためのバッファメモリと、
上記バッファメモリへのセルの書き込みと、該バッファメモリから上記出力線へのセルの読み出しを行うための制御手段と
を備え、上記制御手段が、
上記出力線におけるセル速度で決まる1セル転送時間を1単位として、各グループ毎に申告ピーク速度に対応して求められた第1のピークセル間隔と、上記第1のピークセル間隔を1単位として、サブグループ毎の申告トラヒック速度に対応して求められた制御パラメータとを記憶するためのテーブル手段と、
上記入力線からセルが到着した時、上記テーブル手段に記憶された当該セルの属するサブグループ対応の制御パラメータに基づいて、当該セルと対応する上記第1ピークセル間隔を1単位として相対セル送出時刻を求め、上記相対セル送出時刻から上記出力線のインタフェース速度で決まる1セル転送時間を1単位としたセル送出時刻を決定し、上記バッファメモリに蓄積された各セルを上記セル送出時刻に従って上記出力線に読み出すためのアクセス手段と
を有することを特徴とするATMインターフェイス。
An ATM interface having a shaping function for controlling transmission of ATM cells to an output line in accordance with a group and a subgroup to which each cell belongs, and temporarily stores a plurality of ATM cells input from an input line. Buffer memory for
Control means for writing cells to the buffer memory and reading cells from the buffer memory to the output line, wherein the control means
With one cell transfer time determined by the cell speed on the output line as one unit, a first peak cell interval obtained corresponding to the declared peak speed for each group, and a subunit with the first peak cell interval as one unit Table means for storing control parameters obtained in accordance with the declared traffic speed for each group;
When a cell arrives from the input line, based on the control parameter corresponding to the subgroup to which the cell belongs stored in the table means, the relative cell transmission time is set with the first peak cell interval corresponding to the cell as one unit. Then, a cell transmission time is determined from the relative cell transmission time with one cell transfer time determined by the interface speed of the output line as one unit, and each cell stored in the buffer memory is determined according to the cell transmission time. And an access means for reading the data from the ATM interface.
前記相対セル送出時刻とセル送出時刻が、前記出力線の帯域によって決まるタイムスロットの1つを指定することを特徴とする請求項13に記載のATMインターフェイス。14. The ATM interface according to claim 13, wherein the relative cell transmission time and the cell transmission time specify one of time slots determined by a band of the output line. 前記制御手段が、前記出力線上のタイムスロットと対応させて、前記バッファメモリから読み出すべきセルを指定する情報を記憶するためのメモリ手段を有し、 前記アクセス手段が、上記メモリ手段を参照して、前記バッファメモリから各タイムスロットに対応したセルを読み出すことを特徴とする請求項14に記載のATMインターフェイス。The control means has a memory means for storing information specifying a cell to be read from the buffer memory in association with a time slot on the output line, and the access means refers to the memory means 15. The ATM interface according to claim 14, wherein cells corresponding to each time slot are read from the buffer memory. 前記制御手段が、前記グループ毎に相対セル送出時刻の空き状態を記憶するための前記タイムスロットと対応した複数のビット位置からなる第1ビットマップと、前記セル送出時刻の空き状態を記憶するための前記タイムスロットと対応した複数のビット位置からなる第2ビットマップとを有し、
相対セル送出時刻が競合した場合、そのセルが属したグループ対応の第1ビットマップを参照して、上記相対セル送出時刻に対応するビット位置以降に存在する空き状態のビットを検索し、該ビットに対応する時刻を相対セル送出時刻として求め、セル送出時刻が競合した場合、上記第2ビットマップを参照して上記セル送出時刻に対応するビット位置以降に存在する空き状態のビットを検索し、該ビットに対応する時刻をセル送出時刻として求めることを特徴とする請求項13〜請求項15の何れかに記載のATMインターフェイス。
The control means stores a first bitmap consisting of a plurality of bit positions corresponding to the time slots for storing an empty state of the relative cell transmission time for each group, and an empty state of the cell transmission time. A second bitmap consisting of a plurality of bit positions corresponding to the time slots of
When the relative cell transmission time conflicts, an empty bit existing after the bit position corresponding to the relative cell transmission time is searched for by referring to the first bitmap corresponding to the group to which the cell belongs, and Is determined as the relative cell transmission time, and when the cell transmission times conflict, the empty bit existing after the bit position corresponding to the cell transmission time is searched with reference to the second bitmap, 16. The ATM interface according to claim 13, wherein a time corresponding to the bit is obtained as a cell transmission time.
前記制御手段が、前記第1ビットマップまたは第2ビットマップ内の複数ビットを1ブロックとして、各ブロックの状態を記憶するためのレジスタ手段を備え、 上記レジスタ手段を参照して、前記第1ビットマップまたは第2ビットマップにおける参照範囲を特定するようにしたことを特徴とする請求項16に記載のATMインターフェイス。The control means includes register means for storing a plurality of bits in the first bitmap or the second bitmap as one block and storing a state of each block, and referring to the register means, the first bit 17. The ATM interface according to claim 16, wherein a reference range in the map or the second bitmap is specified. 出力線へのATMセルの送出間隔を制御するためのシェーピング機能を備えたATMインターフェイスであって、
入力線から入力された複数のATMセルを一時的に蓄積するためのバッファメモリと、
上記バッファメモリへのセルの書き込みと、該バッファメモリから上記出力線へのセルの読み出しを行うための制御手段と
を備え、上記制御手段が、
入力セルの属するグループ別およびサブグループ別に予め申告されたトラヒック条件に対応して求められた制御パラメータを記憶するための第1のテーブル手段と、
上記出力線上でのタイムスロット対応に空き状態を記憶するための第2のテーブル手段と、
上記入力線からセルが到着した時、上記第1のテーブル手段に記憶された当該セルの属するグループおよびサブグループ対応の制御パラメータに基づいて、当該セルの送出タイミングを求め、上記第2のテーブル手段を参照して、上記送出タイミングと対応させるべき空き状態の送出タイムスロットを決定し、上記バッファメモリに蓄積された該当セルを上記送出タイムスロットのタイミングで上記出力線に読み出すためのアクセス手段と
を有することを特徴とするATMインターフェイス。
An ATM interface having a shaping function for controlling a transmission interval of an ATM cell to an output line,
A buffer memory for temporarily storing a plurality of ATM cells input from an input line;
Control means for writing cells to the buffer memory and reading cells from the buffer memory to the output line, wherein the control means
First table means for storing control parameters obtained corresponding to traffic conditions previously declared for each group and subgroup to which the input cell belongs;
Second table means for storing an empty state corresponding to a time slot on the output line;
When a cell arrives from the input line, the transmission timing of the cell is determined based on the control parameter corresponding to the group and subgroup to which the cell belongs stored in the first table means, and the second table means And access means for determining an empty transmission time slot to be associated with the transmission timing and reading out the corresponding cell stored in the buffer memory to the output line at the timing of the transmission time slot. An ATM interface, comprising:
JP19284495A 1994-09-02 1995-07-28 ATM interface and shaping method Expired - Fee Related JP3602893B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19284495A JP3602893B2 (en) 1994-09-02 1995-07-28 ATM interface and shaping method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP20955894 1994-09-02
JP6-209558 1994-09-02
JP19284495A JP3602893B2 (en) 1994-09-02 1995-07-28 ATM interface and shaping method

Publications (2)

Publication Number Publication Date
JPH08125668A JPH08125668A (en) 1996-05-17
JP3602893B2 true JP3602893B2 (en) 2004-12-15

Family

ID=26507548

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19284495A Expired - Fee Related JP3602893B2 (en) 1994-09-02 1995-07-28 ATM interface and shaping method

Country Status (1)

Country Link
JP (1) JP3602893B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2820088B2 (en) * 1995-11-15 1998-11-05 日本電気株式会社 ATM cell transmission system
JPH1023037A (en) * 1996-07-05 1998-01-23 Nec Corp Traffic-shaping system
JP2882384B2 (en) * 1996-09-27 1999-04-12 日本電気株式会社 Traffic shaping device
JP2964968B2 (en) * 1996-12-06 1999-10-18 日本電気株式会社 Shaping processing apparatus and shaping processing method
JP2965070B2 (en) 1997-04-23 1999-10-18 日本電気株式会社 ATM device and port shaping method
JP3075248B2 (en) 1998-01-19 2000-08-14 日本電気株式会社 Asynchronous transfer mode switch
JP3063726B2 (en) 1998-03-06 2000-07-12 日本電気株式会社 Traffic shaper
JP2002064497A (en) 2000-08-15 2002-02-28 Nec Corp Atm switch

Also Published As

Publication number Publication date
JPH08125668A (en) 1996-05-17

Similar Documents

Publication Publication Date Title
US5694554A (en) ATM interface and shaping method
EP0817436B1 (en) Packet switched communication system
EP0872089B1 (en) Scheduler for an information packet switch
US5390184A (en) Flexible scheduling mechanism for ATM switches
EP0471344B1 (en) Traffic shaping method and circuit
US5513178A (en) Cell multiplexing apparatus in ATM network
US6064651A (en) Rate shaping in per-flow output queued routing mechanisms for statistical bit rate service
US5926459A (en) Rate shaping in per-flow queued routing mechanisms for available bit rate service
US6175570B1 (en) Method and an apparatus for shaping the output traffic in a fixed length cell switching network node
US5818815A (en) Method and an apparatus for shaping the output traffic in a fixed length cell switching network node
JPH10215258A (en) Packet switching communication system
JPH07321822A (en) Device with multi-casting function
JPH0897831A (en) Method and equipment for shaping output traffic
JPH07321823A (en) Device with multi-casting function
JPH11261563A (en) Traffic shaper
WO2000076153A1 (en) Method and system for allocating bandwidth and buffer resources to constant bit rate (cbr) traffic
JP3602893B2 (en) ATM interface and shaping method
US6490640B1 (en) Packet data switching apparatus
EP0817431B1 (en) A packet switched communication system
EP0817435B1 (en) A switch for a packet communication system
EP0817434B1 (en) A packet switched communication system and traffic shaping process
JP4504606B2 (en) Apparatus and method for shaping traffic in a network switch
EP0604538A4 (en) Method and apparatus for asynchronous transfer mode (atm) network.
JPH11308237A (en) Cell scheduler
JP2001274795A (en) Cell-shaping unit

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20040225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040914

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040927

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees