JP3598782B2 - Driving circuit for matrix type display and driving method thereof - Google Patents

Description

【０００７】
で表わされる。すなわち画像データＱ０〜Ｑ５の内容によりデータ線駆動電圧が制御されることがわかる。そしてその結果、当該画素の輝度が制御され表示体の表示が制御されることになる。
【０００８】
【発明が解決しようとする課題】
しかしながら従来技術では以下のような課題を持っていた。
【０００９】
Ｃ０は寄生容量であるが、一般的に数十ｐＦ程度の値であり、この値は表示体の面積が大きくなるにつれ増加する。（１）式にあるように有効なデータ線駆動電圧を得るためには、Ｃ０に対してＣ，２Ｃ、・・３２Ｃを大きく取る必要がある。これは回路規模の増大につながる。また各容量を駆動するためのＦＥＴ（Ｎ０やＴＧ）の大きさも大きくなるし、さらにそれらのＦＥＴを駆動するための駆動回路の規模を大きくなる。したがって適正な表示体駆動性能を得るための回路規模が非常に大きいという課題があった。
【００１０】
そこで本発明では、こうした従来の技術での問題点に鑑みてなされたもので、回路規模を軽減するマトリクス型表示体の駆動回路とその駆動方法の実現を目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動回路において、前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、前記各々のゲート電極端子（１）に入力された画像データの各ビットの重みに対応した容量比で、ｎ個のゲート電極端子（１）と容量結合されたゲート電極端子（２）と、前記ゲート電極端子（２）に接続されたＦＥＴ型トランジスタと、該トランジスタのソース電極端子により、前記列側駆動信号線を駆動するように構成されるマトリクス型表示体の駆動回路とその駆動方法を提供するものである。
【００１２】
本発明のマトリクス型表示体の駆動回路は、デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動回路において、前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、前記各々のゲート電極端子（１）に入力された画像データの各ビットの重みに対応した容量比で、ｎ個のゲート電極端子（１）と容量結合されたゲート電極端子（２）と、前記ゲート電極端子（２）に接続されたＦＥＴ型のトランジスタと、列側駆動信号線を駆動するように接続した前記トランジスタのソース電極端子と、を有することを特徴とする。また、本発明のマトリクス型表示体の駆動回路は、Ｑ０、Ｑ１、Ｑ２、・・・、Ｑn-1からなる前記デジタル化されたｎビットの画像データが入力されるｎ個のゲート電極端子の各々が、１個、２個、４個、・・・、２^n-1個の電極により構成されており、ゲート電極端子（１）の電極の総数が２^ｎ個であることを特徴とする。
【００１３】
また、本発明のマトリクス型表示体の駆動方法は、デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動方法において、前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、前記ゲート電極端子（１）の各々に入力された画像データの各ビットの重みに対応した容量比で、ｎ個の前記ゲート電極端子（１）と容量結合されたゲート電極端子（２）と、前記ゲート電極端子（２）に接続されたＦＥＴ型のトランジスタと、前記トランジスタのソース電極端子とにより、前記列側駆動信号線を駆動することを特徴とする。
【００１４】
上記構成よれば、データ線駆動回路において、デジタル画像データの各ビットの重みに対応した容量結合によって、ゲート端子（２）は所定の画像データに対応した電位に固定される。データ線駆動信号はＦＥＴのソース端子によりソース・ホロアとして駆動される。ＦＥＴがバッファとなっているためデータ線に寄生する容量を気にせずに、ゲート端子の容量結合度（具体的にはゲート端子（１）の面積等）を決定できる。また従来例のように容量をスイッチングするＦＥＴの数も大きく削減できる。したがって回路規模の削減、あるいは従来と同一面積での性能向上を図ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
図１は請求項記載の発明に関わるマトリクス型表示体の駆動回路、特に列側駆動信号線（データ線）駆動回路の構成図である。
【００１７】
データ線駆動回路以外の構成及び機能は図２におけるＤｘシフトレジスタ２０１、ラッチ群２０２、２０３と共通である。ラッチ群２０２、２０３からのデジタル画像データＱ０〜Ｑ５は複数（この場合６個）のゲート端子（１）１０１〜１０６に接続されている。複数のゲート端子（１）１０１〜１０６はゲート端子（２）１０７と容量結合されている。ゲート端子（１）１０１〜１０６とゲート端子（２）間の結合容量はＣ０〜Ｃ５であって、それらの容量比は
【００１８】
【数２】

【００１９】
と設定されている。
【００２０】
ゲート端子（２）はＮチャネルＦＥＴ１０８とＰチャネルＦＥＴ１０９のゲート端子である。ＮチャネルＦＥＴ１０８のドレイン端子はスイッチ１１０を介して正側電源（＋）に接続され、ＰチャネルＦＥＴ１０９のドレイン端子はスイッチ１１１を介して負側電源（−）に接続されている。各ＦＥＴの共通ソース端子からデータ線駆動出力を得る。ＣＯＵＴはデータ線に寄生する寄生容量である。
【００２１】
このデータ線駆動回路のＩＣ（あるいはＴＦＴで形成することも可能）上のパターン配置は図４のようである。デジタル画像データ信号Ｑ０〜Ｑ５が入力されるゲート端子（１）（図１の１０１〜１０６）は、４０１のような細分化された拡散層の集合である。画像データ信号Ｑ０は拡散層１つに接続され、Ｑ１は拡散層２つに接続され、以下、Ｑ５までそれぞれのビット重みに対応した数の拡散層に接続されている。（Ｑ２は４個、Ｑ３は８個、Ｑ４は１６個、Ｑ５は３２個）４０２はゲート端子（２）であって通常のＩＣプロセスで用いられるポリ・シリコンでよい。ゲート端子（２）は４０６、４０７でＮチャネルＦＥＴ、ＰチャネルＦＥＴのゲート端子となっている。拡散層４０３、４０４、４０５の間隙にゲート酸化膜を介してチャネルが形成されている。すなわちゲート端子（２）４０２と複数の４０１で構成されるゲート端子（１）とはチャネル部と同一のゲート酸化膜により容量結合されていることになる。また各画像データ信号Ｑ０〜Ｑ５が入力されたゲート端子（１）（複数の４０１よりなる）とゲート端子（２）４０２と結合容量は各ゲート端子（１）とゲート端子（２）との交差部分の面積比となるから、前述の（２）式にあるような容量比が得られることになる。
【００２２】
４０３は正側電源、４０４は負側電源であり、データ線は各ＦＥＴの共通ドレイン拡散層４０５から得られる。
【００２３】
この図４ではゲート端子（１）の上にゲート端子（２）が重畳する例を示したが、逆にゲート端子（２）の上に金属配線等によりゲート端子（１）を形成することも可能である。
【００２４】
図１に戻り、このデータ線駆動回路の動作説明を行う。
【００２５】
Ｑ０〜Ｑ５の電圧値をＶ０〜Ｖ５とし、ゲート端子（２）の初期電荷を０と仮定すると、ゲート端子（２）の電位ＶＧは
【００２６】
【数３】

【００２７】
となる。ここでＣｓはゲート端子（２）とＦＥＴ１０８、１０９の基板間との容量である。スイッチ１１１がオン時にはＮチャネルＦＥＴ１０８がソース・ホロア動作し、ＶｔｈＮを１０８のしきい値電圧とすればデータ線出力ＶＯＵＴは
【００２８】
【数４】

【００２９】
となる。
【００３０】
スイッチ１１０がオン時にはＰチャネルＦＥＴ１０９がソース・ホロア動作し、ＶｔｈＰを１０９のしきい値電圧とすればデータ線出力ＶＯＵＴは
【００３１】
【数５】

【００３２】
となる。
【００３３】
Ｖ０〜Ｖ５はＱ０〜Ｑ５の論理値「０」、「１」に対応しての２つの電位（例えば０ＶとＶＤＤ）のいずれかをとるので、データ線駆動電圧ＶＯＵＴは画像データＱ０〜Ｑ５の内容に依存した電圧となる。すなわちデジタル／アナログ変換されている。
【００３４】
スイッチ１１０と１１１の切り換えは、例えば液晶型マトリクス表示体を駆動する際には交流駆動周期で切り換えが行われる。
【００３５】
データ線負荷（寄生）容量ＣＯＵＴと結合容量Ｃ０〜Ｃ５との間にはソース・ホロア回路が介在しているので、従来例のようにＣＯＵＴの大きさに比例させてＣ０〜Ｃ５を大きくとる必要はない。
【００３６】
またゲート端子（１）の数を半分にして（この実施例であれば３個にする）その３つのゲート端子（１）（結合容量比は１：２：４とする）に、最初の期間でＱ０、Ｑ１、Ｑ２を入力させ、この時のＱ０〜Ｑ２の「１」論理の電位を１／８ＶＤＤとしておく。次の期間でゲート端子（１）にＱ３、Ｑ４、Ｑ５を入力し、この時のＱ３〜Ｑ５の「１」論理の電位をＶＤＤとする。「０」論理は０Ｖとしておく。そうすることで３つのゲート入力でありながら６ビットのデジタル／アナログ変換が可能となる。データ線駆動回路の回路規模がさらに縮小されることになる。
【００３７】
【発明の効果】
以上、本発明によればマトリクス型表示体の駆動回路、及びその駆動方法において回路規模を大幅に軽減した回路構成が実現可能であり、回路規模が削減されるので消費電力の軽減にも効果がある。以上の発明では駆動回路についてＭＯＳ型ＩＣの例で説明したが、同様な構成はＴＦＴでも実現可能であることは言うまでもない。ＴＦＴではモノリシック・シリコンＩＣに比べて、移動度が低い、しきい値電圧が高いといった短所のために、ＩＣと同一機能を構成しようとすると回路規模が大きくなるといった不具合がある。これは特にマトリクス型表示体駆動の場合には表示部の周辺にある回路が大きくなるということであり、製品に表示体を搭載した際の額縁部分が大きくなるといった短所にもつながる。しかし本発明を、そうしたＴＦＴ駆動のマトリクス型表示体に適用すれば、製品の額縁部が小さくなり商品性を向上できる。
【図面の簡単な説明】
【図１】本発明によるマトリクス型表示体の駆動回路、特にデータ線駆動回路の一実施例を示す構成図。
【図２】マトリクス型表示体の駆動回路の構成図。
【図３】従来技術によるデータ線駆動回路の構成図。
【図４】図１のデータ線駆動回路のＩＣ化パターン図。
【符号の説明】
１０１、１０２、１０３、１０４、１０５、１０６．ゲート端子（１）
１０７．ゲート端子（２）
１０８．ＮチャネルＦＥＴ
１０９．ＰチャネルＦＥＴ
Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５．ゲート端子（１）とゲート端子（２）の結合容量[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a driving circuit for a matrix type display and a driving method thereof.
[0002]
[Prior art]
As an example of the prior art, there is (Y. Matsuda, et. Al., "Low-temperature compatible poly-Si TFT-LCD with Integrated 6-bit Digital Data Drivers"SID'96 Digest, pp21-24).
[0003]
The prior art will be described based on the same technical example. FIG. 2 is a drawing for the purpose. In FIG. 2, reference numeral 201 denotes a shift register, which sequentially transfers a start signal Dx by a clock signal CLx. D0 to D5 are image data converted into a 6-bit digital value, where D0 is the LSB and D5 is the MSB. The image data D0 to D5 are taken into the latch groups 202, 203,... By the signals S0, S1,... Obtained by shifting the Dx generated from the respective constituent stages of the Dx shift register 201 by the clock CLx. The image data captured by the latches 202, 203,... Is stored in the latches for one horizontal line. That is, 6 bits at each stage of the latch group store the luminance data of one pixel in one horizontal line. 6-bit signals Q0, Q1,... Q5 output from one stage (202, 203,...) Of the latch group are sent to a data line drive circuit 204 that drives a column side drive signal line (hereinafter, referred to as a data line). .
[0004]
The data line driving circuit generates a signal for driving the data line of the display based on the contents of the 6-bit digital image data. The above-described prior art is an example of a TFT active liquid crystal display circuit, and all circuits are configured by TFTs. In many cases, such a display driver circuit is mounted as an independent IC around the display.
[0005]
FIG. 3 is a configuration example of the data line driving circuit 204 in FIG. 2 based on a conventional example. N0 and N1 are N-channel FETs (which can also be composed of TFTs), TG is a transmission gate in which N-channel and P-channel FETs are paired, and Q0 to Q5 from the latch group are input to the N-channel FETs These inverted signals are input to the P-channel FET from the inverter INV. Capacitors C, 2C,... 32C are connected to the connection point between N0 and TG. This capacity ratio corresponds to the weight of each bit of the image data. That is, C corresponds to Q0, 2C to Q1,... 32C to Q5. The side of the TG opposite to the capacitor connection terminal is commonly connected, and further connected to the capacitor C0, and this terminal is a data line drive terminal. C0 is a parasitic capacitance on the data line, and in the case of a TFT-driven liquid crystal, it is a parasitic capacitance between the liquid crystal and the opposing common electrode. (In some cases, capacity is added intentionally)
The operation of the circuit of FIG. 3 is as follows. First, RES is reset to "1" (at this time, Q0 to Q5 are inactive). Then, the electric charge of VC-VCOM is stored in C0. Then, when RES = "0", Q0 to Q5 become active. Here, for example, if the image data in the latch is (Q0, Q1, Q2, Q3, Q4, Q5) = (1, 0, 0, 1, 1, 1), the corresponding TG is turned on, and C0 and The charges are apportioned among the capacitances of C, 2C,... 32C, and as a result, the data line voltage VOUT becomes
(Equation 1)

[0007]
Is represented by That is, it is understood that the data line driving voltage is controlled by the contents of the image data Q0 to Q5. As a result, the luminance of the pixel is controlled and the display of the display is controlled.
[0008]
[Problems to be solved by the invention]
However, the prior art has the following problems.
[0009]
Although C0 is a parasitic capacitance, it is generally a value of about several tens of pF, and this value increases as the area of the display increases. In order to obtain an effective data line drive voltage as shown in the equation (1), it is necessary to set C, 2C,... 32C larger than C0. This leads to an increase in circuit size. Further, the size of the FETs (N0 and TG) for driving the respective capacitors also increases, and the scale of the driving circuit for driving the FETs also increases. Therefore, there is a problem that a circuit scale for obtaining proper display body driving performance is very large.
[0010]
Therefore, the present invention has been made in view of such problems in the conventional technology, and has as its object to realize a driving circuit and a driving method of a matrix type display which reduce the circuit scale.
[0011]
[Means for Solving the Problems]
According to the present invention, the n-bit image data is input to a driving circuit of a matrix type display which drives each column side driving signal line according to the content of the image data. And n gate electrode terminals (1) having a capacitance ratio corresponding to the weight of each bit of the image data input to each of the gate electrode terminals (1). The column-side drive signal line is driven by a capacitively-coupled gate electrode terminal (2), an FET transistor connected to the gate electrode terminal (2), and a source electrode terminal of the transistor. An object of the present invention is to provide a driving circuit of a matrix type display and a driving method thereof.
[0012]
In the driving circuit of the matrix type display according to the present invention, in the driving circuit of the matrix type display which receives digitized n-bit image data and drives each column side driving signal line according to the content of the image data, N gate electrode terminals (1) to which the n-bit image data is input, and n capacitor electrode ratios corresponding to the weights of the bits of the image data input to the respective gate electrode terminals (1) A gate electrode terminal (2) capacitively coupled to the gate electrode terminal (1), an FET transistor connected to the gate electrode terminal (2), and a column-side drive signal line connected to drive. And a source electrode terminal of the transistor. The drive circuit of the matrix type display according to the present invention includes n gate electrode terminals to which the digitized n-bit image data consisting of Q0, Q1, Q2,. Each is composed of one, two, four,..., 2 ^n-1 electrodes, and the total number of electrodes of the gate electrode terminal (1) is 2 ^n. .
[0013]
Further, in the method of driving a matrix-type display according to the present invention, a method of driving a matrix-type display which inputs digitized n-bit image data and drives each column-side drive signal line according to the content of the image data is provided. In the above, n gate electrode terminals (1) to which the n-bit image data is input, and a capacitance ratio corresponding to a weight of each bit of the image data input to each of the gate electrode terminals (1), a gate electrode terminal (2) capacitively coupled to the n gate electrode terminals (1); an FET transistor connected to the gate electrode terminal (2); and a source electrode terminal of the transistor. A column-side drive signal line is driven.
[0014]
According to the above configuration, in the data line driving circuit, the gate terminal (2) is fixed to the potential corresponding to the predetermined image data by the capacitive coupling corresponding to the weight of each bit of the digital image data. The data line drive signal is driven as a source follower by the source terminal of the FET. Since the FET serves as a buffer, the degree of capacitive coupling of the gate terminal (specifically, the area of the gate terminal (1), etc.) can be determined without concern for the capacitance parasitic on the data line. Further, the number of FETs for switching the capacitance as in the conventional example can be greatly reduced. Therefore, it is possible to reduce the circuit scale or improve the performance in the same area as the conventional one.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0016]
FIG. 1 is a configuration diagram of a driving circuit of a matrix type display according to the claimed invention, particularly a driving circuit of a column side driving signal line (data line).
[0017]
The configuration and functions other than the data line driving circuit are common to the Dx shift register 201 and the latch groups 202 and 203 in FIG. The digital image data Q0 to Q5 from the latch groups 202 and 203 are connected to a plurality (six in this case) of gate terminals (1) 101 to 106. The plurality of gate terminals (1) 101 to 106 are capacitively coupled to the gate terminal (2) 107. The coupling capacitance between the gate terminals (1) 101 to 106 and the gate terminal (2) is C0 to C5, and their capacitance ratio is:
(Equation 2)

[0019]
Is set.
[0020]
The gate terminal (2) is a gate terminal of the N-channel FET 108 and the P-channel FET 109. The drain terminal of the N-channel FET 108 is connected to a positive power supply (+) via a switch 110, and the drain terminal of the P-channel FET 109 is connected to a negative power supply (-) via a switch 111. A data line drive output is obtained from a common source terminal of each FET. COUT is a parasitic capacitance parasitic on the data line.
[0021]
FIG. 4 shows the pattern arrangement on the IC (or TFT) of the data line driving circuit. A gate terminal (1) (101 to 106 in FIG. 1) to which the digital image data signals Q0 to Q5 are input is a set of subdivided diffusion layers such as 401. The image data signal Q0 is connected to one diffusion layer, Q1 is connected to two diffusion layers, and thereafter connected to the number of diffusion layers corresponding to each bit weight up to Q5. (4 for Q2, 8 for Q3, 16 for Q4, 32 for Q5) 402 is a gate terminal (2), which may be polysilicon used in a normal IC process. The gate terminals (2) 406 and 407 are the gate terminals of the N-channel FET and the P-channel FET. A channel is formed in a gap between the diffusion layers 403, 404, and 405 via a gate oxide film. In other words, the gate terminal (2) 402 and the gate terminal (1) composed of the plurality 401 are capacitively coupled by the same gate oxide film as the channel portion. Further, the gate terminal (1) (consisting of a plurality of 401), the gate terminal (2) 402, and the coupling capacitance to which the respective image data signals Q0 to Q5 are input intersect each gate terminal (1) and the gate terminal (2). Since the area ratio of the portion is obtained, a capacitance ratio as shown in the above equation (2) is obtained.
[0022]
Reference numeral 403 denotes a positive power supply, and 404 denotes a negative power supply. Data lines are obtained from the common drain diffusion layer 405 of each FET.
[0023]
Although FIG. 4 shows an example in which the gate terminal (2) is superimposed on the gate terminal (1), the gate terminal (1) may be formed on the gate terminal (2) by metal wiring or the like. It is possible.
[0024]
Returning to FIG. 1, the operation of the data line driving circuit will be described.
[0025]
Assuming that the voltage values of Q0 to Q5 are V0 to V5 and the initial charge of the gate terminal (2) is 0, the potential VG of the gate terminal (2) becomes
(Equation 3)

[0027]
It becomes. Here, Cs is the capacitance between the gate terminal (2) and the substrate between the FETs 108 and 109. When the switch 111 is on, the N-channel FET 108 operates as a source follower, and if VthN is set to the threshold voltage of 108, the data line output VOUT becomes
(Equation 4)

[0029]
It becomes.
[0030]
When the switch 110 is on, the P-channel FET 109 operates as a source follower, and if VthP is set to the threshold voltage of 109, the data line output VOUT becomes
(Equation 5)

[0032]
It becomes.
[0033]
Since V0 to V5 take one of two potentials (for example, 0 V and VDD) corresponding to the logical values “0” and “1” of Q0 to Q5, the data line driving voltage VOUT is the same as the image data Q0 to Q5. The voltage depends on the contents. That is, digital / analog conversion is performed.
[0034]
Switching between the switches 110 and 111 is performed at an AC driving cycle when, for example, driving a liquid crystal matrix display.
[0035]
Since a source follower circuit is interposed between the data line load (parasitic) capacitance COUT and the coupling capacitances C0 to C5, it is necessary to increase C0 to C5 in proportion to the size of COUT as in the conventional example. There is no.
[0036]
Also, the number of gate terminals (1) is reduced to half (three in this embodiment), and the three gate terminals (1) (coupling capacitance ratio is 1: 2: 4) are connected to the first period. To input Q0, Q1, and Q2, and the potential of the "1" logic of Q0 to Q2 at this time is set to 1/8 VDD. In the next period, Q3, Q4, and Q5 are input to the gate terminal (1), and the potential of the "1" logic of Q3 to Q5 at this time is set to VDD. The “0” logic is set to 0V. By doing so, 6-bit digital / analog conversion can be performed with three gate inputs. The circuit scale of the data line driving circuit is further reduced.
[0037]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a circuit configuration in which the circuit scale is significantly reduced in the driving circuit of the matrix type display and the driving method thereof, and the circuit scale is reduced, so that the power consumption is also reduced. is there. In the above invention, the drive circuit has been described as an example of the MOS type IC, but it is needless to say that a similar configuration can be realized by a TFT. TFTs have disadvantages such as lower mobility and higher threshold voltage than monolithic silicon ICs, and thus have a problem that the circuit scale is increased when trying to configure the same function as the ICs. This means that, particularly in the case of driving of a matrix type display body, a circuit around the display section becomes large, which leads to a disadvantage that a frame portion when the display body is mounted on a product becomes large. However, if the present invention is applied to such a TFT driven matrix type display, the frame of the product can be reduced, and the commercial value can be improved.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an embodiment of a drive circuit of a matrix type display according to the present invention, in particular, a data line drive circuit.
FIG. 2 is a configuration diagram of a driving circuit of a matrix display.
FIG. 3 is a configuration diagram of a data line driving circuit according to a conventional technique.
FIG. 4 is an IC pattern diagram of the data line drive circuit of FIG. 1;
[Explanation of symbols]
101, 102, 103, 104, 105, 106. Gate terminal (1)
107. Gate terminal (2)
108. N-channel FET
109. P-channel FET
C0, C1, C2, C3, C4, C5. Coupling capacitance of gate terminal (1) and gate terminal (2)

Claims (2)

Digitalized n-bit image data is input, and according to the content of the image data, in a driving circuit of a matrix display that drives each column-side driving signal line,
N gate electrode terminals (1) to which the n-bit image data is input;
A gate electrode terminal (2) capacitively coupled to the n gate electrode terminals (1) at a capacitance ratio corresponding to the weight of each bit of the image data input to each of the gate electrode terminals (1);
An FET transistor connected to the gate electrode terminal (2);
A source electrode terminal of the transistor connected to drive a column side drive signal line;
Has,
Each of the n gate electrode terminals to which the digitized n-bit image data consisting of Q0, Q1, Q2,..., Qn-1 is input is 1, 2, 4,.・ It is composed of 2 ^n-1 electrodes,
A driving circuit for a matrix display, wherein the total number of electrodes of the gate electrode terminal (1) is 2 ⁿ . In a method for driving a matrix-type display body in which digitized n-bit image data is input and the content of the image data drives each column-side drive signal line,
N gate electrode terminals (1) to which the n-bit image data is input;
A gate electrode terminal (2) capacitively coupled to n gate electrode terminals (1) at a capacitance ratio corresponding to the weight of each bit of image data input to each of the gate electrode terminals (1);
An FET transistor connected to the gate electrode terminal (2);
The column-side drive signal line is driven by the source electrode terminal of the transistor,
Each of the n gate electrode terminals to which the digitized n-bit image data consisting of Q0, Q1, Q2,..., Qn-1 is input is 1, 2, 4,.・ It is composed of 2 ^n-1 electrodes,
A method for driving a matrix display, wherein the total number of electrodes of the gate electrode terminal (1) is ²ⁿ .

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