JP3584563B2

JP3584563B2 - Image processing device

Info

Publication number: JP3584563B2
Application number: JP24208095A
Authority: JP
Inventors: 基嗣田中
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1995-09-20
Filing date: 1995-09-20
Publication date: 2004-11-04
Anticipated expiration: 2015-09-20
Also published as: JPH0991403A

Description

【０００１】
【発明の属する技術分野】
この発明は、入力される画像データを予め格納されているデータとの比較により、入力される画像データが不具合か否かを判定する機能を有する画像処理装置に関する。
【０００２】
【従来の技術】
従来より、例えば、基準信号を記憶するメモリ回路と、そのメモリ回路に蓄えられた基準信号と通常読み込まれる画像信号とを比較する比較器とから構成された故障診断回路を備えた画像処理装置が知られている。故障診断回路は、一般に、例えば、一定のチャートなどによりパターン化された入力画像信号と基準信号とを比較器により比較することにより、画像処理回路に何らかの異常があったことを発見したり、その異常時に対応した処理を行うようになっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像処理装置では、基準信号用に専用メモリを設けなければならず、かつ、メモリコントローラ等の専用付属回路が必要となり、また、その異常時に対応した処理を行う回路構成等が複雑化し、コストも大幅にかかるという問題があった。
【０００４】
この発明は上述した事情に鑑みてなされたもので、安価な構成によって画像データの不具合を判別できるとともに、該不具合を解消できる画像処理装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
上述した問題点を解決するために、請求項１記載の発明では、入力画像データをアドレスとして予め記憶されている画像データを出力することによってデータ変換を行う画像処理装置において、前記データ変換に伴う画像データとともに、基本画像データを記憶する記憶手段と、入力画像データと該入力画像データをアドレスとして前記記憶手段から読み出された基本画像データとを比較する比較手段と、前記比較手段による判定結果に基づいて、前記入力画像データまたは前記基本画像データのうち不具合のないほうの画像データを選択的に出力する出力選択手段とを具備することを特徴とする。
【０００６】
また、請求項２記載の発明では、請求項１記載の画像処理装置において、前記記憶手段をアクセスするためのアドレスを生成するアドレス生成手段と、前記アドレス生成手段によって生成されたアドレスに基づいて、所定の画像データを基本画像データとして前記記憶手段に書き込む書き込み手段をを具備することを特徴とする。
【０００７】
また、請求項３記載の発明では、請求項２記載の画像処理装置において、前記書き込み手段は、前記入力画像データまたは演算装置によって予め生成された画像データのいずれか一方を、基本画像データとして前記記憶手段に書き込むことを特徴とする。
【０００８】
また、請求項４記載の発明では、請求項２記載の画像処理装置において、前記入力画像データまたは前記アドレス生成手段によって生成されたアドレスのうち、どちらか一方を選択的に前記記憶手段のアドレスとして出力するアドレス選択手段を具備することを特徴とする。
【０００９】
また、請求項５記載の発明では、請求項２記載の画像処理装置において、前記アドレス生成手段は、入力画像データに同期して画像領域の一部に対応するアドレスを生成し、前記比較手段は、該画像領域の一部に対する比較を行うことを特徴とする。
【００１０】
また、請求項６記載の発明では、請求項３記載の画像処理装置において、前記比較手段による判定結果に基づいて、入力画像データもしくは演算装置によって予め生成された画像データのいずれか一方を選択して前記記憶手段に与える入力選択手段を備え、前記書き込み手段は、前記入力選択手段によって選択された入力画像データまたは演算装置によって予め生成された画像データのいずれか一方を、基本画像データとして前記記憶手段に書き込むことを特徴とする。
【００１１】
また、請求項７記載の発明では、請求項１記載の画像処理装置において、前記記憶手段は、入力画像データをアドレスとし、該アドレスに対応させた階調データを記憶することを特徴とする。
【００１２】
また、請求項８記載の発明では、入力画像データをアドレスとして予め記憶されている画像データを出力することによってデータ変換を行う画像処理装置において、複数種類の入力画像データ毎に設けられた複数の記憶手段と、前記複数の記憶手段に共通して与える第１のアドレスと前記複数の記憶手段を個別にアクセスするための第２のアドレスとを生成するアドレス生成手段と、前記複数の記憶手段毎に設けられ、前記アドレス生成手段で生成された第１のアドレスまたは第２のアドレスのいずれか一方を選択し、対応する記憶手段のアドレスとして出力する複数のアドレス選択手段と、前記複数のアドレス選択手段から出力されるアドレスによって前記複数の記憶手段の各々から読み出された基本画像データと各入力画像データとを比較する比較手段と、前記比較手段による判定結果に基づいて、前記入力画像データまたは前記複数の記憶手段の各基本画像データのいずれか１つを選択的に出力する出力選択手段と、前記複数のアドレス選択手段から出力されるアドレスに基づいて、共通して与えられる所定の画像データを、基本画像データとして前記複数の記憶手段に書き込む書き込み手段とを具備することを特徴とする。
【００１３】
また、請求項９記載の発明では、請求項８記載の画像処理装置において、前記複数種類の入力画像データから１つの入力画像データを選択する入力画像データ選択手段を備え、前記比較手段は、前記入力画像データ選択手段によって選択された入力画像データと前記複数のアドレス選択手段から出力されるアドレスによって前記複数の記憶手段の各々から読み出された基本画像データとを比較することを特徴とする。
【００１４】
この発明によれば、入力画像データをアドレスとして予め記憶されている画像データを出力することによってデータ変換を行うための記憶手段に、基本画像データを記憶しておき、入力画像データが供給されると、該入力画像データと該入力画像データをアドレスとして記憶手段から読み出された基本画像データとを、比較手段によって比較する。次いで、出力選択手段は、該比較手段による判定結果に基づいて、入力画像データまたは基本画像データのいずれか一方を選択的に出力する。したがって、どちらの画像データを出力するかを切り換えることが可能となるので、例えば、基本画像データに欠落した画素があった場合には、不適切な基本画像データの画素を出力するのではなく、入力画像データの画素を出力すれば、良好な画像信号を出力することが可能となる。
【００１５】
【発明の実施の形態】
次に図面を参照してこの発明の実施形態について説明する。
Ａ．実施形態の構成
Ａ−１．画像処理装置のブロック構成
図１は本発明の一実施形態による画像処理装置の構成を示すブロック図である。図において、スキャナ１は、副走査方向に直角に配置されたラインセンサからなり、プラテンガラス上に載置された原稿画像を読み取ってアナログ画像信号を出力する読み取り手段を構成している。Ａ／Ｄ＆シェーディング回路２は、スキャナ１からのアナログ画像信号に対してＡ（アナログ）／Ｄ（デジタル）変換などの種々の信号処理を施して、ルックアップテーブル回路３に供給する。ルックアップテーブル回路３は、画像データをアドレスに置き換え、入力されたアドレスに対応するＲＡＭ（後述）の中に蓄えてあるデータを画素単位で出力する。つまり、後段の回路に対して、適当な画像になるようなルックアップテーブル動作を実施し、第１の色変換回路４に出力する。
【００１６】
第１の色変換回路４は、Ｒ，Ｇ，Ｂで入力される画像信号を、Ｌ＊、ａ＊、ｂ＊の色空間に変換し、種々の信号処理を施し、再度、第２の色変換回路５に供給する。第２の色変換回路５は、上記Ｌ＊、ａ＊、ｂ＊の色空間を、ＹＭＣの画像信号に変換し、ＵＣＲ回路６に供給する。ＵＣＲ回路６は、ＹＭＣの画像信号に墨入れ処理（Ｋ信号の生成）を施し、ＩＯＴ７に出力する。ＩＯＴ７は、供給される画像信号に基づいて合成画像を印刷出力する。ＣＰＵ８は、システム全体の制御を司るものであり、ルックアップテーブル回路３のＲＡＭ（後述）に対して、データバスおよびアドレスバスを介してデータを書き込んだり、その他、種々の回路に対して、データバスおよびアドレスバスを介して読み書きを行う。
【００１７】
Ａ−２．ルックアップテーブル回路におけるアドレスの生成動作
次に、上述した画像処理装置のルックアップテーブル回路３の構成について図２を参照して説明する。図２において、Ａ／Ｄ＆シェーディング回路２からのＲＧＢ信号（以下、入力画像データ）は、各々、セレクタ２０のＡ入力，Ｂ入力，Ｃ入力、アドレスセレクタ２１のＡ入力，Ｂ入力，Ｃ入力に供給されている。また、Ｒ信号はセレクタ２５のＡ入力に、Ｇ信号はセレクタ２６のＢ入力に、Ｂ信号はセレクタ２７のＢ入力にも供給されている。セレクタ２０は、後述するレジスタ／タイミング生成器３０が出力する制御信号ＣＳに従って、Ａ入力，Ｂ入力，Ｃ入力に供給される入力画像データのうち、いずれかをＡ'出力から出力し、比較器２９のＡ入力に供給するとともに、上記制御信号ＣＳによって開閉制御されるゲートを介してＲＡＭ２２，２３，２４に供給する。
【００１８】
また、セレクタ２１には、上記入力画像データに加えて、後述するアドレス生成回路３１からのアドレスがＤ入力に供給されており、該セレクタ２１は、入力画像データ（ＲＧＢ信号）もしくは上記アドレスを、Ａ’出力，Ｂ出力’，Ｃ’出力から出力し、アドレスとしてＲＡＭ２２，２３，２４に供給する。
【００１９】
ＲＡＭ２２，２３，２４には、レジスタ／タイミング生成部３０からの制御信号ＣＳに従って、データバスＤＢＵＳを介して供給される画像データ（入力画像データまたはデータバスを介してＣＰＵ８から供給される画像データのいずれか）が書き込まれたり、アドレス生成回路３１から供給されるアドレスに従って、記憶されている画像データを基本画像データとして出力する。
【００２０】
次に、セレクタ２５は、Ａ入力に供給されるＲ信号、Ｂ入力に供給されるＲＡＭ２２からの基本画像データ、Ｃ入力に供給されるＲＡＭ２３からの基本画像データ、またはＤ入力に供給されるＲＡＭ２４からの基本画像データのいずれかを、比較器２９へ供給するとともに、Ｒ信号として後段の回路（第１の色変換回路４）に出力する。また、セレクタ２６は、Ａ入力に供給されるＲＡＭ２３からの基本画像データまたはＢ入力に供給されるＧ信号のいずれか一方を、Ｇ信号として後段の回路（第１の色変換回路４）に出力する。また、セレクタ２７は、Ａ入力に供給されるＲＡＭ２４からの基本画像データまたはＢ入力に供給されるＢ信号のいずれか一方を、Ｂ信号として後段の回路（第１の色変換回路４）に出力する。また、セレクタ２８は、Ａ入力に供給されるＲＡＭ２２からの基本画像データ、Ｂ入力に供給されるＲＡＭ２３からの基本画像データ、Ｃ入力に供給されるＲＡＭ２４からの基本画像データ、またはデータバスＤＢＵＳを介してＣＰＵ８から供給される画像データのいずれかを、上述したゲートおよび比較器２９のＡ入力に供給する。
【００２１】
次に、上述した比較器２９は、レジスタ／タイミング生成部３０の制御によって同期をとり、Ａ入力に供給される入力画像データとＢ入力に供給される基本画像データとを画素単位で比較し、互いのデータが異なると、判定信号ＪＳをレジスタ／タイミング生成部３０に供給する。
【００２２】
レジスタ／タイミング生成部３０は、ＲＡＭ２２，２３，２４から出力する画像データを任意の位置に出力するための出力範囲が格納されたレジスタを有し、該レジスタの出力範囲に応じて、アドレス生成回路３１を制御するとともに、アドレスバスＡＢＵＳを介して供給されるアドレスに従って、ＲＡＭ２２，２３，２４の書き込み／読み出しタイミングを制御するための制御信号ＣＳを生成する。また、レジスタ／タイミング生成部３０は、上記比較器２９からの判定信号ＪＳを任意のレジスタに格納する。
【００２３】
アドレス生成回路３１は、アドレスバスＡＢＵＳを介して供給されるアドレス、および上記レジスタ／タイミング生成部３０の制御に従って、ＲＡＭ２２，２３，２４の読み出し／書き込みアドレスを生成し、前述したアドレスセレクタ２１のＤ入力に供給する。
【００２４】
Ｂ．実施形態の動作
次に、本実施形態の動作を説明する。
Ｂ−１．ルックアップテーブル回路での基本画像データの蓄積
まず、上述したルックアップテーブル回路によるアドレス生成の動作について説明する。ルックアップテーブル回路３においては、予め、ＣＰＵ８によって生成された基本画像データが、データバスＤＢＵＳ、セレクタ２８、ゲートを介して、アドレスバス生成回路３１で生成され、アドレスセレクタ２１を介して供給されるアドレスに従って、内蔵されたＲＡＭ２２，２３，２４に対して書き込まれることにより、テーブルが作成される。
【００２５】
また、読み込んだ原画像を基本画像データとする場合には、原画像をプラテンガラス上に載置し、スキャナ１によって原画像を読み取る。スキャナ１からの入力画像データ（ＲＧＢ信号）は、Ａ／Ｄ＆シェーディング回路２において、デジタル信号に変換され、かつ、種々の処理が施された後、ルックアップテーブル回路３に供給される。供給された入力画像データ（ＲＧＢ信号）は、セレクタ２０によりＲＧＢ信号のいずれかが選択され、選択された画像信号がデータバスＤＢＵＳを介してＲＡＭ２２，２３，２４に書き込まれる。このとき、書き込まれる画像は、図２に示すレジスタ／タイミング生成部３０の制御信号ＣＳによってコントロールされ、各ＲＡＭ２２，２３，２４には、各々の容量に合わせて、ＲＧＢ信号を切り替えながら書き込まれていく。このとき、画像データは、図２に示すレジスタ／タイミング生成部３０に入力される同期信号に基づいて、レジスタで指定される任意の範囲で書き込まれる。
【００２６】
Ｂ−２．ルックアップテーブル回路３での比較動作
次に、上述した構成において、ルックアップテーブル回路３での比較動作を図３を参照して説明する。なお、図３は、前述した図２に示す構成において、比較動作に関する部分を抜き出したもので、図２に対応する部分には同一の符号を付けている。
【００２７】
まず、画像処理されるべき原画像をプラテンガラス上に載置し、スタートボタンを押下する。スタートボタンが押下されると、スキャナ１が原画像を読み取って、その画像信号（ＲＧＢ信号）を出力する。このＲＧＢ信号は、Ａ／Ｄ＆シェーディング回路２において、デジタル信号に変換され、かつ、種々の処理が施された後、ルックアップテーブル回路３に供給される。
【００２８】
前述したように、ルックアップテーブル回路３に供給された入力画像データ（ＲＧＢ信号）は、比較器２９のＡ入力に供給されるとともに、セレクタ２１を介して、ＲＡＭ２２（２３，２４）に対して、アドレスとして供給され、かつ、セレクタ２５（２６，２７）のＡ入力にも供給される。ＲＡＭ２２（２３，２４）では、上記入力画像データをアドレスとして、予め記憶していた基本画像データが読み出され、比較器２９のＢ入力に供給されるとともに、セレクタ２５（２６，２７）のＢ入力に供給される。
【００２９】
比較器２９では、Ａ入力に供給される入力画像データと、Ｂ入力に供給される基本画像データとを、画素単位で比較し、双方が一致しないと、判定信号ＪＳを送出する。レジスタ／タイミング生成部３０は、上記判定信号ＪＳを受けると、そのタイミングで、セレクタ２５（２６，２７）に制御信号ＣＳを供給する。セレクタ２５（２６，２７）では、制御信号ＣＳに応じて、Ａ入力に供給されているアドレス生成回路３１からのアドレス、または入力画像データ、またはＢ入力に供給されているＲＡＭ２２（２３，２４）からの基本画像データのうち、いずれか１つを選択的に出力する。このように、レジスタ／タイミング生成部３０で生成される制御信号ＣＳによって、画素単位で、どの画像データを出力するかを切り換えることが可能となるので、例えば、基本画像データに欠落した画素があった場合には、不適切な基本画像データの画素を出力するのではなく、少なくとも、前入力段階の原画像、すなわち入力画像データの画素を出力すれば、良好な画像信号を出力することができる。
【００３０】
Ｂ−３．任意領域での切り換え動作
次に、上述した構成において、ルックアップテーブル回路３での任意領域における比較動作を図４を参照して説明する。なお、図４は、前述した図２に示す構成において、入力画像の所定領域での切り換え動作に関する部分を抜き出したもので、図２に対応する部分には同一の符号を付けている。
【００３１】
まず、レジスタ／タイミング生成部３０には、入力画像データに同期した主走査同期信号Ｈ＿ＳＹＮＣおよび副走査同期信号Ｖ＿ＳＹＮＣが供給されており、前回の入力画像データを読み込んだ際の比較器２９による判定信号ＪＳに基づいて予め所定のレジスタに格納されている所定領域に対応した主走査同期信号および副走査同期信号を生成し、主走査カウンタ３０ａおよび副走査カウンタ３０ｂに供給する。主走査カウンタ３０ａは、レジスタ／タイミング生成部３０からの同期信号に同期して、上記主走査同期信号をカウントし、所定領域に対する主走査方向のカウント値をアドレス生成回路３１に供給する。また、副走査カウンタ３０ｂは、レジスタ／タイミング生成部３０からの同期信号に同期して、上記副走査同期信号をカウントし、所定領域に対する副走査方向のカウント値をアドレス生成回路３１に供給する。
【００３２】
アドレス生成回路３１は、上記主走査カウンタ３０ａからのカウント値、および副走査カウンタ３０ｂからのカウンタ値に従って、上記所定領域に対して、基本画像データのテーブルを変更するための上位アドレスを生成し、ＲＡＭ２２（２３，２４）に供給する。ＲＡＭ２２（２３，２４）には、複数の基本画像データ（複数のテーブル）が記憶されており、どのテーブルを用いるかは上記上位アドレスによって指定するようになっている。したがって、アドレス生成回路３１が上記所定領域に対して、所定の上位アドレスを出力することにより、ＲＡＭ２２（２３，２４）から読み出される基本画像データのテーブルを変更することが可能となる。なお、拡大用カウンタ３０ｃは、主走査同期信号および副走査同期信号を所定の間隔でアドレスを重複させることで、画像を拡大させるものであり、上述した動作に必ずしも必要となるものではない。
【００３３】
Ｂ−４．基本画像データの修正動作
次に、上述した構成において、ルックアップテーブル回路３での基本画像データの修正動作を図５を参照して説明する。なお、図５は、前述した図２に示す構成において、基本画像データの修正動作に関する部分を抜き出したもので、図２に対応する部分には同一の符号を付けている。
【００３４】
セレクタ２０（２１）は、入力画像データまたはアドレス生成回路３１からのアドレスのいずれか一方を選択的に出力し、セレクタ２８および比較器２９に供給する。セレクタ２８は、データバスＤＢＵＳを介して供給される基本画像データまたは上記セレクタ２０（２１）からの入力画像データのいずれか一方を選択的に出力し、ゲートを介してＲＡＭ２２（２３，２４）に書き込む。このとき、アドレス生成回路３１は、セレクタ２０（２１）で選択された画像データに対して、レジスタ／タイミング生成部３０のレジスタに格納された、前回の入力画像データと基本画像データとを比較器２９によって比較した結果得られた判定信号ＪＳにより、相違があった画素に対するアドレスを生成し、該アドレスをＲＡＭ２２（２３，２４）に供給する。これにより、ＲＡＭ２２（２３，２４）の上記アドレスには、セレクタ２８から供給される入力画像データもしくはデータバスＤＢＵＳを介してＣＰＵ８から供給される基本画像データが格納されることになる。このようにして、欠落した画素や、画像としてふさわしくない画素を、外部データ（入力画像データもしくはＣＰＵ８からの基本画像データ）によって修正することが可能となる。また、ＲＡＭ２２（２３，２４）に格納したデータを通常のルックアップテーブル用の階調画像データ（変換用画像データ）とすれば、入力画像データの階調を補正、変換し、セレクタ２５（２６，２７）を介して得ることができる。
【００３５】
Ｃ．変形例
次に、本実施形態の変形例について説明する。上述した実施形態では、ルックアップテーブル回路３が有するＲＡＭは、１つでも可能であったが、画像処理装置においては、回路構成に応じて、ルックアップテーブル回路に複数のメモリを持たせる場合がある。以下では、複数のメモリを備えた場合において、各メモリに対して個別のアドレスを与える方法について説明する。ここで、図６は、複数のメモリに対して個別のアドレスを与えるルックアップテーブル回路の構成を示すブロック図である。図において、ＲＡＭ５０，５１，５２には、セレクタ５３またはセレクタ５４を介して、入力画像データＩＮａ，ＩＮｂ，ＩＮｃ（ＲＧＢ信号等に相当する）を個別に書き込むことが可能となっているとともに、セレクタ５５を介して、データバスＤＢＵＳにより外部のＣＰＵからの画像データ等を書き込むことが可能となっている。
【００３６】
ルックアップテーブル回路として動作する際、ＲＡＭ５０，５１，５２には、入力画像データに同期して、別途、上位アドレスが与えられるようになっており、通常は、セレクタ６０に個別に供給される個別アドレスＡＤＩＮａ，ＡＤＩＮｂ，ＡＤＩＮｃを、セレクタ５６，５７，５８を介して個別に与えるようになっているが、これに加えて、アドレス生成回路３１で生成された共通アドレスＣＡＤをセレクタ５６，５７，５８を介して与えることも可能となっている。すなわち、セレクタ６０は、各ＲＡＭ５０，５１，５２に与えるアドレスとして、外部からの共通アドレスＡＤＩＮａ，ＡＤＩＮｂ，ＡＤＩＮｃか、あるいはアドレス生成回路３１からのアドレスのいずれかを切り換えて出力するようになっている。また、各ＲＡＭ５０，５１，５２の出力は、セレクタ６１を介して、外部に出力されるとともに比較器６２に入力される。
【００３７】
比較器６２は、上記セレクタ６１を介してＲＡＭ５０，５１，５２から供給される基本画像データと、セレクタ５４を介して入力される各入力画像データＩＮａ，ＩＮｂ，ＩＮｃとを画素単位で比較し、判定結果（一致、不一致）を、判定信号ＪＳとしてレジスタ／タイミング生成部６３に供給する。レジスタ／タイミング生成部６３は、上記判定結果ＪＳを所定のレジスタに格納する。アドレス生成回路６４は、レジスタ／タイミング生成部３０のレジスタに格納された判定結果ＪＳに基づいて、ＲＡＭ５０，５１，５２に対して、各画素毎に所定のアドレスを与える。
【００３８】
上述した構成では、入力画像データＩＮａ，ＩＮｂ，ＩＮｃは、各ＲＡＭ５０，５１，５２に格納されている基本画像データと画素単位で比較され、その判定結果ＪＳは、レジスタ／タイミング生成部６３のレジスタに格納される。アドレス生成回路６４は、レジスタ／タイミング生成部６３のレジスタに格納された判定結果に基づいて、ＲＡＭ５０，５１，５２に対して、各画素毎に所定のアドレスを与える。ＲＡＭ５０，５１，５２は、個別に与えられたアドレスに格納されている基本画像データ（画素単位）をセレクタ６１を介して後段の回路へ出力する。この結果、不具合の発生した画素に対して、ＲＡＭ５０，５１，５２を任意に組み合わせて、データの補間、修正を施すことが可能となる。
【００３９】
なお、ＲＡＭ５０，５１，５２は、個別にルックアップテーブル回路として動作するが、１つの大きなＲＡＭにも適用できることは言うまでもない。
【００４０】
【発明の効果】
以上、説明したように、この発明によれば、入力画像データをアドレスとして予め記憶されている画像データを出力することによってデータ変換を行うための記憶手段に、基本画像データを記憶しておき、入力画像データが供給されると、該入力画像データと該入力画像データをアドレスとして記憶手段から読み出された基本画像データとを比較手段によって比較し、次いで、出力選択手段によって、該比較手段による判定結果に基づいて、入力画像データまたは基本画像データのいずれか一方を選択的に出力するしたので、安価な構成によって画像データの不具合を判別できるとともに、該不具合を解消できるいう利点が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態による画像処理装置の構成を示すブロック図である。
【図２】本実施形態によるルックアップテーブル回路の構成を示すブロック図である。
【図３】本実施形態によるルックアップテーブル回路での比較動作を説明するための概念図である。
【図４】本実施形態によるルックアップテーブル回路での任意領域における比較動作を説明するための概念図である。
【図５】本実施形態によるルックアップテーブル回路での基本画像データの修正動作を説明するための概念図である。
【図６】本実施形態の変形例であり、複数のメモリに対して個別のアドレスを与えるルックアップテーブル回路の構成を示すブロック図である。
【符号の説明】
８ＣＰＵ（書き込み手段）
２０，２８セレクタ（入力選択手段）
２１アドレスセレクタ（アドレス選択手段）
２２，２３，２４ＲＡＭ（記憶手段）
２５，２６，２７セレクタ（出力選択手段）
２９比較器（比較手段）
３０レジスタ／タイミング生成部（出力選択手段）
３１アドレス生成回路（アドレス生成手段）
５０，５１，５２ＲＡＭ（複数の記憶手段）
５３セレクタ（入力画像データ選択手段）
５６，５７，５８セレクタ（複数のアドレス選択手段）
６１セレクタ（出力選択手段）
６２比較器（比較手段）
６３レジスタ／タイミング生成部（出力選択手段）
６４アドレス生成回路（アドレス生成手段）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image processing apparatus having a function of comparing input image data with data stored in advance to determine whether the input image data is defective.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, for example, an image processing apparatus including a failure diagnosis circuit including a memory circuit that stores a reference signal and a comparator that compares the reference signal stored in the memory circuit with an image signal that is normally read is known. Are known. The failure diagnosis circuit generally finds that there is some abnormality in the image processing circuit by comparing, for example, an input image signal patterned with a certain chart or the like with a reference signal by a comparator, Processing corresponding to an abnormal situation is performed.
[0003]
[Problems to be solved by the invention]
However, in the above-described conventional image processing apparatus, a dedicated memory must be provided for a reference signal, and a dedicated accessory circuit such as a memory controller is required. However, there has been a problem that the cost has been complicated and the cost has been significantly increased.
[0004]
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide an image processing apparatus that can determine a defect in image data with an inexpensive configuration and can resolve the defect.
[0005]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, according to the first aspect of the present invention, in an image processing apparatus that performs data conversion by outputting image data stored in advance using input image data as an address, Storage means for storing the basic image data together with the image data; comparison means for comparing the input image data with the basic image data read from the storage means using the input image data as an address; Based on the input image data or the basic image data Image data with no defect And an output selecting means for selectively outputting.
[0006]
According to a second aspect of the present invention, in the image processing apparatus according to the first aspect, based on an address generating means for generating an address for accessing the storage means, and an address generated by the address generating means, It is characterized by comprising writing means for writing predetermined image data as basic image data in the storage means.
[0007]
According to a third aspect of the present invention, in the image processing apparatus according to the second aspect, the writing unit is configured to store the input image data or Pre-generated by the arithmetic unit One of the image data is written in the storage unit as basic image data.
[0008]
According to a fourth aspect of the present invention, in the image processing apparatus according to the second aspect, either one of the input image data or the address generated by the address generating unit is selectively used as an address of the storage unit. It is characterized by having address selection means for outputting.
[0009]
According to a fifth aspect of the present invention, in the image processing apparatus according to the second aspect, the address generation means generates an address corresponding to a part of an image area in synchronization with input image data, and the comparison means , Comparing a part of the image area.
[0010]
In the invention according to claim 6, Item 3 The image processing apparatus according to claim 1, wherein the input image data or Pre-generated by the arithmetic unit Input selection means for selecting any one of the image data and providing the selected data to the storage means, wherein the writing means includes input image data selected by the input selection means or Pre-generated by the arithmetic unit Either of the image data As basic image data The data is written in the storage means.
[0011]
According to a seventh aspect of the present invention, in the image processing apparatus according to the first aspect, the storage means stores input image data as an address and stores gradation data corresponding to the address.
[0012]
According to the invention described in claim 8, in the image processing apparatus for performing data conversion by outputting image data stored in advance with the input image data as an address, a plurality of types of input image data are provided. Storage means; address generation means for generating a first address commonly provided to the plurality of storage means and a second address for individually accessing the plurality of storage means; A plurality of address selection means for selecting one of the first address and the second address generated by the address generation means and outputting the selected address as an address of a corresponding storage means; The basic image data read from each of the plurality of storage means is compared with each input image data by an address output from the means. Comparing means, output selecting means for selectively outputting any one of the input image data or each of the basic image data of the plurality of storage means based on the determination result by the comparing means, and the plurality of addresses. And writing means for writing predetermined image data provided in common to the plurality of storage means as basic image data based on an address output from the selection means.
[0013]
According to a ninth aspect of the present invention, in the image processing apparatus of the eighth aspect, the image processing apparatus further includes an input image data selecting unit for selecting one input image data from the plurality of types of input image data, and the comparing unit includes: The input image data selected by the input image data selecting means is compared with the basic image data read from each of the plurality of storage means based on the addresses output from the plurality of address selecting means.
[0014]
According to the present invention, basic image data is stored in a storage unit for performing data conversion by outputting image data stored in advance using the input image data as an address, and the input image data is supplied. And comparing the input image data with the basic image data read from the storage unit using the input image data as an address by a comparing unit. Next, the output selection means selectively outputs either the input image data or the basic image data based on the determination result by the comparison means. Therefore, since it is possible to switch which image data is output, for example, when there is a missing pixel in the basic image data, instead of outputting an inappropriate pixel of the basic image data, If a pixel of the input image data is output, a good image signal can be output.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings.
A. Configuration of the embodiment
A-1. Block configuration of image processing device
FIG. 1 is a block diagram illustrating a configuration of an image processing apparatus according to an embodiment of the present invention. In FIG. 1, a scanner 1 includes a line sensor arranged at a right angle to the sub-scanning direction, and constitutes a reading unit that reads a document image placed on a platen glass and outputs an analog image signal. The A / D & shading circuit 2 performs various signal processing such as A (analog) / D (digital) conversion on the analog image signal from the scanner 1 and supplies the signal to the lookup table circuit 3. The look-up table circuit 3 replaces the image data with an address, and outputs data stored in a RAM (described later) corresponding to the input address for each pixel. That is, a look-up table operation is performed on the circuit at the subsequent stage so that an appropriate image is obtained, and the result is output to the first color conversion circuit 4.
[0016]
The first color conversion circuit 4 converts an image signal input in R, G, B into an L *, a *, b * color space, performs various signal processes, and again performs a second color conversion. It is supplied to the conversion circuit 5. The second color conversion circuit 5 converts the L *, a *, b * color space into a YMC image signal, and supplies the YMC image signal to the UCR circuit 6. The UCR circuit 6 performs inking processing (generation of a K signal) on the YMC image signal and outputs the result to the IOT 7. The IOT 7 prints out a composite image based on the supplied image signal. The CPU 8 controls the entire system, writes data to a RAM (described later) of the lookup table circuit 3 via a data bus and an address bus, and writes data to various other circuits. Read and write via the bus and address bus.
[0017]
A-2. Address generation operation in lookup table circuit
Next, the configuration of the lookup table circuit 3 of the above-described image processing apparatus will be described with reference to FIG. In FIG. 2, RGB signals (hereinafter, input image data) from the A / D & shading circuit 2 are applied to the A, B, and C inputs of the selector 20 and the A, B, and C inputs of the address selector 21, respectively. Supplied. The R signal is a selector 25 The G signal is the selector at the A input of 26 Signal is a selector at the B input of 27 Are also supplied to the B input. The selector 20 outputs one of the input image data supplied to the A input, the B input, and the C input from the A ′ output in accordance with a control signal CS output from the register / timing generator 30 described later. The signal is supplied to the A input of 29 and supplied to the RAMs 22, 23, and 24 via gates that are controlled to open and close by the control signal CS.
[0018]
Further, in addition to the input image data, an address from an address generation circuit 31 described later is supplied to a D input to the selector 21. The selector 21 receives the input image data (RGB signal) or the address. The A 'output, the B output', and the C 'output are output and supplied to the RAMs 22, 23, and 24 as addresses.
[0019]
In accordance with the control signal CS from the register / timing generation unit 30, the RAMs 22, 23, and 24 store image data supplied via the data bus DBUS (input image data or image data supplied from the CPU 8 via the data bus). Is written, or the stored image data is output as basic image data in accordance with the address supplied from the address generation circuit 31.
[0020]
Next, the selector 25 receives the R signal supplied to the A input, the basic image data supplied from the RAM 22 supplied to the B input, the basic image data supplied from the RAM 23 supplied to the C input, or the RAM 24 supplied to the D input. Is supplied to the comparator 29, and is output as an R signal to the subsequent circuit (first color conversion circuit 4). The selector 26 outputs either one of the basic image data supplied from the RAM 23 supplied to the A input or the G signal supplied to the B input to a subsequent circuit (first color conversion circuit 4) as a G signal. I do. The selector 27 outputs either the basic image data from the RAM 24 supplied to the A input or the B signal supplied to the B input to a subsequent circuit (first color conversion circuit 4) as a B signal. I do. Further, the selector 28 receives the basic image data from the RAM 22 supplied to the A input, the basic image data from the RAM 23 supplied to the B input, the basic image data from the RAM 24 supplied to the C input, or the data bus DBUS. One of the image data supplied from the CPU 8 through the gate and the A input of the comparator 29 is supplied.
[0021]
Next, the above-described comparator 29 synchronizes under the control of the register / timing generation unit 30, compares the input image data supplied to the A input with the basic image data supplied to the B input on a pixel basis, When the data is different from each other, the determination signal JS is supplied to the register / timing generation unit 30.
[0022]
The register / timing generation unit 30 has a register in which an output range for outputting image data output from the RAMs 22, 23, and 24 to an arbitrary position is stored, and an address generation circuit is provided in accordance with the output range of the register. In addition to generating a control signal CS for controlling the write / read timing of the RAMs 22, 23, and 24 in accordance with the address supplied through the address bus ABUS. Further, the register / timing generator 30 stores the determination signal JS from the comparator 29 in an arbitrary register.
[0023]
The address generation circuit 31 generates read / write addresses of the RAMs 22, 23, and 24 according to the address supplied via the address bus ABUS and the control of the register / timing generation unit 30, and the D / D of the address selector 21 described above. Supply to input.
[0024]
B. Operation of the embodiment
Next, the operation of the present embodiment will be described.
B-1. Basic image data storage in a look-up table circuit
First, an operation of generating an address by the above-described lookup table circuit will be described. In the look-up table circuit 3, the basic image data generated by the CPU 8 is generated in advance by the address bus generation circuit 31 via the data bus DBUS, the selector 28, and the gate, and is supplied via the address selector 21. A table is created by writing to the built-in RAMs 22, 23, and 24 according to the address.
[0025]
When the read original image is used as the basic image data, the original image is placed on a platen glass, and the original image is read by the scanner 1. Input image data (RGB signals) from the scanner 1 is converted to digital signals in the A / D & shading circuit 2 and subjected to various processes, and then supplied to the look-up table circuit 3. Any one of the RGB signals is selected from the supplied input image data (RGB signals) by the selector 20, and the selected image signals are written to the RAMs 22, 23, and 24 via the data bus DBUS. At this time, the image to be written is controlled by the control signal CS of the register / timing generation unit 30 shown in FIG. 2, and is written into each of the RAMs 22, 23, and 24 while switching the RGB signals according to the respective capacities. Go. At this time, the image data is written in an arbitrary range specified by the register based on the synchronization signal input to the register / timing generation unit 30 shown in FIG.
[0026]
B-2. Comparison operation in lookup table circuit 3
Next, a comparison operation in the look-up table circuit 3 in the above configuration will be described with reference to FIG. FIG. 3 shows a portion related to the comparison operation in the configuration shown in FIG. 2 described above, and portions corresponding to FIG. 2 are denoted by the same reference numerals.
[0027]
First, the original image to be processed is placed on the platen glass, and the start button is pressed. When the start button is pressed, the scanner 1 reads an original image and outputs an image signal (RGB signal). The RGB signals are converted into digital signals in the A / D & shading circuit 2 and subjected to various processes, and then supplied to the look-up table circuit 3.
[0028]
As described above, the input image data (RGB signals) supplied to the look-up table circuit 3 is supplied to the A input of the comparator 29 and is also supplied to the RAM 22 (23, 24) via the selector 21. , An address, and also to the A input of the selector 25 (26, 27). In the RAM 22 (23, 24), the basic image data stored in advance is read out using the input image data as an address, supplied to the B input of the comparator 29, and supplied to the B input of the selector 25 (26, 27). Supplied to input.
[0029]
The comparator 29 compares the input image data supplied to the A input with the basic image data supplied to the B input on a pixel-by-pixel basis, and sends out a determination signal JS if they do not match. Upon receiving the determination signal JS, the register / timing generation unit 30 supplies the control signal CS to the selector 25 (26, 27) at that timing. In the selector 25 (26, 27), in response to the control signal CS, the address from the address generation circuit 31 supplied to the A input, or input image data, or the RAM 22 (23, 24) supplied to the B input. , And selectively outputs any one of the basic image data. As described above, it is possible to switch which image data is output on a pixel-by-pixel basis by the control signal CS generated by the register / timing generator 30. For example, there is a pixel missing in the basic image data. In this case, a good image signal can be output by outputting at least the original image of the previous input stage, that is, the pixels of the input image data, instead of outputting the pixels of the inappropriate basic image data. .
[0030]
B-3. Switching operation in any area
Next, a comparison operation in an arbitrary area in the lookup table circuit 3 in the above-described configuration will be described with reference to FIG. FIG. 4 shows a portion related to the switching operation in a predetermined area of the input image in the configuration shown in FIG. 2 described above, and the portions corresponding to FIG. 2 are denoted by the same reference numerals.
[0031]
First, the main / scanning synchronizing signal H_SYNC and the sub-scanning synchronizing signal V_SYNC synchronized with the input image data are supplied to the register / timing generation unit 30, and the judgment signal by the comparator 29 when the previous input image data was read is supplied. Based on the JS, a main scanning synchronization signal and a sub-scanning synchronization signal corresponding to a predetermined area stored in a predetermined register are generated and supplied to the main scanning counter 30a and the sub-scanning counter 30b. The main scanning counter 30a counts the main scanning synchronization signal in synchronization with the synchronization signal from the register / timing generation unit 30, and supplies a count value in the main scanning direction for a predetermined area to the address generation circuit 31. The sub-scanning counter 30b counts the sub-scanning synchronizing signal in synchronization with the synchronizing signal from the register / timing generating unit 30, and supplies a count value in a sub-scanning direction for a predetermined area to the address generating circuit 31.
[0032]
The address generation circuit 31 generates an upper address for changing the table of basic image data for the predetermined area according to the count value from the main scanning counter 30a and the counter value from the sub-scanning counter 30b, The data is supplied to the RAM 22 (23, 24). A plurality of basic image data (a plurality of tables) are stored in the RAM 22 (23, 24), and which table is used is specified by the upper address. Therefore, when the address generation circuit 31 outputs a predetermined upper address to the predetermined area, the table of the basic image data read from the RAM 22 (23, 24) can be changed. The enlargement counter 30c enlarges an image by overlapping addresses of the main scanning synchronization signal and the sub-scanning synchronization signal at predetermined intervals, and is not always necessary for the above-described operation.
[0033]
B-4. Correction operation of basic image data
Next, the operation of correcting the basic image data in the lookup table circuit 3 in the above-described configuration will be described with reference to FIG. FIG. 5 shows a portion related to the operation of correcting the basic image data in the configuration shown in FIG. 2 described above, and portions corresponding to FIG. 2 are denoted by the same reference numerals.
[0034]
The selector 20 (21) selectively outputs either the input image data or the address from the address generation circuit 31 and supplies it to the selector 28 and the comparator 29. The selector 28 selectively outputs either the basic image data supplied via the data bus DBUS or the input image data from the selector 20 (21), and outputs the selected image data to the RAM 22 (23, 24) via the gate. Write. At this time, the address generation circuit 31 compares the previous input image data and basic image data stored in the register of the register / timing generation unit 30 with the image data selected by the selector 20 (21). Based on the determination signal JS obtained as a result of the comparison at step 29, an address is generated for the pixel having a difference, and the address is supplied to the RAM 22 (23, 24). As a result, the input image data supplied from the selector 28 or the basic image data supplied from the CPU 8 via the data bus DBUS is stored in the address of the RAM 22 (23, 24). In this way, it is possible to correct a missing pixel or a pixel that is not suitable for an image using external data (input image data or basic image data from the CPU 8). If the data stored in the RAM 22 (23, 24) is used as normal look-up table gradation image data (conversion image data), the gradation of the input image data is corrected and converted, and the selector 25 (26) is used. , 27).
[0035]
C. Modified example
Next, a modified example of the present embodiment will be described. In the above-described embodiment, the look-up table circuit 3 can have only one RAM. However, in an image processing apparatus, the look-up table circuit may have a plurality of memories according to the circuit configuration. is there. Hereinafter, a method of giving individual addresses to each memory when a plurality of memories are provided will be described. Here, FIG. 6 is a block diagram showing a configuration of a look-up table circuit for giving individual addresses to a plurality of memories. In the figure, input image data INa, INb, INc (corresponding to RGB signals, etc.) can be individually written into RAMs 50, 51, 52 via a selector 53 or a selector 54. It is possible to write image data and the like from an external CPU via the data bus DBUS via 55.
[0036]
When operating as a look-up table circuit, an upper address is separately given to the RAMs 50, 51, and 52 in synchronization with the input image data. The addresses AD INa, AD INb, and AD INc are individually given via selectors 56, 57, and 58. In addition, the common address CAD generated by the address generation circuit 31 is supplied to the selectors 56, 57, and 58. It is also possible to provide via 57,58. That is, the selector 60 switches and outputs any one of the external common addresses AD INa, AD INb, and AD INc or the address from the address generation circuit 31 as the address to be given to each of the RAMs 50, 51, and 52. Has become. The outputs of the RAMs 50, 51, and 52 are output to the outside and input to the comparator 62 via the selector 61.
[0037]
The comparator 62 compares the basic image data supplied from the RAMs 50, 51, 52 via the selector 61 with the input image data INa, INb, INc input via the selector 54 on a pixel-by-pixel basis. The determination result (coincidence, non-coincidence) is supplied to the register / timing generation unit 63 as a determination signal JS. The register / timing generation unit 63 stores the determination result JS in a predetermined register. The address generation circuit 64 gives a predetermined address to each of the RAMs 50, 51 and 52 for each pixel based on the determination result JS stored in the register of the register / timing generation unit 30.
[0038]
In the above-described configuration, the input image data INa, INb, and INc are compared with the basic image data stored in each of the RAMs 50, 51, and 52 on a pixel-by-pixel basis. Is stored in The address generation circuit 64 gives a predetermined address to each of the RAMs 50, 51, and 52 for each pixel based on the determination result stored in the register of the register / timing generation unit 63. The RAMs 50, 51, and 52 output the basic image data (pixel unit) stored at the individually given address to the subsequent circuit via the selector 61. As a result, it is possible to interpolate and correct data on the defective pixel by arbitrarily combining the RAMs 50, 51, and 52.
[0039]
The RAMs 50, 51, and 52 individually operate as look-up table circuits, but needless to say, they can be applied to one large RAM.
[0040]
【The invention's effect】
As described above, according to the present invention, basic image data is stored in a storage unit for performing data conversion by outputting image data stored in advance with input image data as an address, When the input image data is supplied, the input image data is compared with the basic image data read from the storage unit using the input image data as an address by a comparison unit. Since either the input image data or the basic image data is selectively output based on the determination result, it is possible to determine a defect in the image data with an inexpensive configuration and to obtain an advantage that the defect can be eliminated.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of an image processing apparatus according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a look-up table circuit according to the embodiment;
FIG. 3 is a conceptual diagram for explaining a comparison operation in the look-up table circuit according to the embodiment;
FIG. 4 is a conceptual diagram for explaining a comparison operation in an arbitrary area in the look-up table circuit according to the embodiment;
FIG. 5 is a conceptual diagram for describing an operation of correcting basic image data in the lookup table circuit according to the embodiment.
FIG. 6 is a modified example of the present embodiment, and is a block diagram showing a configuration of a look-up table circuit for giving individual addresses to a plurality of memories.
[Explanation of symbols]
8 CPU (writing means)
20, 28 selector (input selection means)
21 Address selector (address selection means)
22, 23, 24 RAM (storage means)
25, 26, 27 selector (output selection means)
29 Comparator (comparing means)
30 register / timing generation unit (output selection means)
31 address generation circuit (address generation means)
50, 51, 52 RAM (multiple storage means)
53 selector (input image data selection means)
56, 57, 58 selector (a plurality of address selecting means)
61 selector (output selection means)
62 comparator (comparing means)
63 register / timing generator (output selector)
64 address generation circuit (address generation means)

Claims

In an image processing device that performs data conversion by outputting image data stored in advance with input image data as an address,
Storage means for storing basic image data, together with the image data accompanying the data conversion,
Comparing means for comparing input image data with basic image data read from the storage means with the input image data as an address;
An image processing apparatus, comprising: output selection means for selectively outputting image data having no defect among the input image data or the basic image data based on a determination result by the comparison means.

Address generation means for generating an address for accessing the storage means;
Based on the address generated by said address generating means, the image processing apparatus according to claim 1, characterized by including the <br/> and writing means for writing in said memory means predetermined image data as basic image data .

The image processing apparatus according to claim 2, wherein the writing unit writes one of the input image data and image data generated in advance by an arithmetic unit to the storage unit as basic image data.

3. The image processing apparatus according to claim 2, further comprising an address selection unit that selectively outputs one of the input image data and the address generated by the address generation unit as an address of the storage unit. apparatus.

The address generation means generates an address corresponding to a part of the image area in synchronization with the input image data,
3. The image processing apparatus according to claim 2, wherein the comparison unit performs comparison on a part of the image area.

An input selection unit that selects one of input image data or image data generated in advance by an arithmetic unit based on the determination result by the comparison unit and provides the selected image data to the storage unit,
The write means, one of the image data previously generated by a selected input image data or the arithmetic unit by the input selection means, according to claim 3, wherein the writing in the storage means as a basic image data Image processing device.

2. The image processing apparatus according to claim 1, wherein the storage unit uses the input image data as an address and stores gradation data corresponding to the address.

In an image processing device that performs data conversion by outputting image data stored in advance with input image data as an address,
A plurality of storage means provided for each of a plurality of types of input image data;
Address generation means for generating a first address commonly provided to the plurality of storage means and a second address for individually accessing the plurality of storage means;
A plurality of address selection means provided for each of the plurality of storage means, for selecting one of the first address and the second address generated by the address generation means and outputting the selected address as an address of the corresponding storage means; ,
Comparing means for comparing the basic image data read from each of the plurality of storage means with each input image data by an address output from the plurality of address selection means,
Output selection means for selectively outputting any one of the input image data or each of the basic image data of the plurality of storage means based on a determination result by the comparison means;
Image processing means for writing predetermined image data given in common to the plurality of storage means as basic image data based on addresses output from the plurality of address selection means. apparatus.

Input image data selecting means for selecting one input image data from the plurality of types of input image data,
The comparing unit compares the input image data selected by the input image data selecting unit with basic image data read from each of the plurality of storage units based on an address output from the plurality of address selecting units. The image processing apparatus according to claim 8, wherein: