JP3572626B2 - Inspection system, analysis unit, and method for manufacturing electronic device - Google Patents

Description

【００６８】
表２は、図６の各々のパターンに従って圧縮した場合に要するビット数を示す表である。
【表２】

【００６９】
本圧縮法は、図６に示すごとく、セル内に生じるパターンを６種に分け、圧縮の行ないかたをそれぞれ異ならしめることを特徴とする。
表１は、図６の各々のパターンをどのように圧縮するかを示している。なお、図６の各々のパターンを表１の第２欄に記載した呼び方で呼ぶものとする。
【００７０】
ここで、データの持ち方として、形状パターンに関する情報を持たないことに留意する必要がある。圧縮したデータは、格納ファイルを異ならしめる等の手段を取ることにより識別可能だからである。この点でも、データ圧縮率の向上が見込むことができる。
また、格納のため要するビット数は表２の如くであるが、各々のパターンに従って最適な格納ビットのみしか必要としないため、特に圧縮すべきＦＢが大容量であればあるほど、メモリ圧縮の効果も大きくなる。
【００７１】
ここで、図７および図９を用いて、実際このように分類されたデータを圧縮する手法について説明する。
図７は、ＦＢ群の分割方法（対角化）を示す図である。
図８は、対角化のデータの持ち方を示す図である。
図９は、ＦＢ群の分割方法（ベクトル化）とデータの持ち方を示す図である。
【００７２】
以下においては、簡明に圧縮を行なうため、対角化とベクトル化と呼ぶ手法で、上記６種類のパターンをカバーできることも説明する。
この場合は、２種類で圧縮を行なうため、６種類毎に圧縮を行なうときと比べて、やや圧縮率は悪いものになるが、アルゴリズム（実現するためのプログラム）が簡単になるという利点がある。
【００７３】
対角化と称する方法は、図７に示すように、まずＦＢの塊（以下、「ＦＢ群」という）をいくつかの矩形に分割する。そして各々の矩形のＦＢデータを圧縮するものである。データの持ち方としては図８に示すように（ｘ１，ｙ１，ｘ２，ｙ２）とし、（ｘ１，ｙ１），（ｘ２，ｙ２）は矩形の対角座標とする。また矩形分割したとき、ライン欠け、ペアビット欠けになった場合は、先頭ビットと終点ビットを対角座標として用いる。孤立点になった場合は、（ｘ１，ｙ１）＝（ｘ２，ｙ２）とする。
【００７４】
次にベクトル化と称する方法について述べる。この方法は、図９に示すように、ＦＢ群をいくつかのライン欠け分割し、各ライン欠けの先頭ビットの座標（ｘ，ｙ）とそのライン欠けを構成するＦＢの数ｋをデータ値とする。つまり圧縮データは、（ｘ，ｙ，ｋ）という形をとる。ライン欠けに分割して孤立点が生じた場合は、（ｘ，ｙ，１）としてデータを持てばよい。
【００７５】
次に、図５、図１０ないし図１３を用いてデータ圧縮のアルゴリズムを示す。
最初にフィジカル変換のアルゴリズムを説明する。フィジカル変換とは、図４の論理的な座標系の情報を、メモリセルを一元的に配列した情報に置き換える事である。
【００７６】
図５は、フィジカル変換の概略フローを示す図である。
先ず、データを読み込む（ステップ５０１）。
次に対応する品種のＬＳＩ設計データを呼びこむ（ステップ５０２）。
次に、前述のミラー反転パターンに構成されたメモリの設計情報を、順方向に配列しなおす（ステップ５０３）。
【００７７】
次に、図４の左下のビットからＹ方向に１つずつ各ビットの良、不良を記録する（ステップ５０４）。
Ｙ方向に１列読み終わったなら、Ｘ方向に１つずれ、同様にＹ方向に１つずつ各ビットの良、不良を記録する。すべてのビットの良、不良を記録したなら処理を終了する（ステップ５０５）。
次に、データを読み込んでから、圧縮保存、復元、表示までの全体フローについて説明する。
【００７８】
図１０は、チップ内のＦＢの形状毎にいくつかの圧縮方法使い分ける方法のフローを示す図である。より詳しくは、図１０は、以上に述べたようなチップ内のＦＢの形状毎にいくつかの圧縮方法を使い分ける方法、つまりブロック欠けの場合は対角化、縦，横ライン欠けの場合はベクトル化、縦，横ペアビット欠けの場合は、先頭ビットの座標（ｘ，ｙ）をデータ値とし、孤立点の場合は、ビットの座標（ｘ，ｙ）をデータ値とする方法のフローチャートである。
【００７９】
ただし、これらのフローチャートは、１つのウェハに対する圧縮および復元、表示用のものである。したがって、複数枚のウェハについて行う場合は、このフローを繰り返せば良い。
【００８０】
以下では、図１０を用いて、チップ内の形状毎にいくつかの圧縮法を使い分けて、保存するまでの概略手順について説明する。
【００８１】
先ず、扱うデータの品種の認識を行う（ステップ１００１）。
次に、テストデータをメモリ上に８ビットずつ読み込む（ステップ１００２）。
そして、データに２次元座標を持たせるため、Ｎバイト毎にリターンコードを入れる（ステップ１００３）。ただし、Ｎは、チップの横方向に並ぶビット数であり、リータンコードを入れる位置は品種によって違う。
【００８２】
次に、チップ内のＦＢの形状認識を行う（ステップ１００４）。
そして、（ステップ１００４）の形状毎に、ブロック欠けは対角化、ライン欠けはベクトル化というように圧縮法を使い分ける（ステップ１００５）。
その後、データ圧縮を行う（ステップ１００６）。
次に、チップ内の全ての形状についてデータ圧縮をしたかチェックする（ステップ１００７）。
【００８３】
チップ内の全てのデータの圧縮が済んでいなかったら、（ステップ１００８）のループを繰り返す。
また、圧縮が済んでいたら、１チップ分の圧縮データをハードディスクに保存する（ステップ１００９）。なお、作成した圧縮データは、チップ内の各形状毎に格納領域を変えれば、形状を区別するためのパラメータをあえて圧縮データに持たせる必要はない。
【００８４】
次に、全チップのデータを保存したかチェックする（ステップ１０１０）。
もし全チップについての保存が終わっていなかったら（ステップ１０１１）のループを繰り返す。
【００８５】
次に、図１１を用いて、チップ単位に圧縮法を選択させて、保存するまでの概略手順について説明する。すなわち、チップ単位で形状を認識し、前述したベクトル化あるいは対角化のいずれかの最適な方法を選ぶ圧縮法である。
【００８６】
図１１は、チップ単位に圧縮法を選択させる方法のフローを示す図である。
始めに扱うデータの品種の認識を行う（ステップ１１０１）。
次にテストデータをメモリ上に８ビットずつ読み込む（ステップ１１０２）。
そして、データに２次元座標を持たせるため、Ｎバイト毎にリターンコードを入れる（ステップ１１０３）。ただし、Ｎは、チップの横方向に並ぶビット数であり、そのためリターンコードを入れる位置は品種によって違う。
【００８７】
次に、チップ内のＦＢの形状認識を行う（ステップ１１０４）。この際、各形状の数をカウントする。
次に、（ステップ１１０４）の状況に応じて、圧縮法を１つ選択する（ステップ１１０５）。つまり、１チップの中で圧縮前のライン欠けの総容量が他の形状に比べて多い場合はベクトル化の手法を選択し、圧縮前のブロック欠けの総容量が多い場合は対角化の手法を選択するというものである。孤立点の場合は、どちらの手法を用いても保存データの形式が（ｘ，ｙ）と同じなので、どちらの手法を選択させても良い。本実施例においては、対角比の手法を選択させる。
そして、データ圧縮を行う（ステップ１１０６）。
【００８８】
次に、１チップ分の圧縮データをハードディスクに保存する（ステップ１１０７）。
次に、１ウェハ分のデータの保存が終わったかチェックする（ステップ１１０８）。
もし、まだ全チップのデータ保存が済んでいなかったら（ステップ１１０９）のループを繰り返す。ウェハ毎に圧縮方法を選択させる方法に置き換えても良い。 次に、図１２を用いて圧縮データの復元及び表示について記述する。 以下のデータ処理を通して、作業者はテスタデータを表示装置上に示すことができ、ＦＢの分布を解析することができるようになる。
【００８９】
図１２は、１ウェハ分のデータの復元および表示についてのフローを示す図である。
本実施例としては、特に、表示装置として、約縦４８０ピクセル横６４０ピクセルのＣＲＴを用いた例を示す。
【００９０】
ハードディスクから１ウェハ分の圧縮データを呼出す（ステップ１２０１）。
次に、高速な画面表示をするために、ピクセル変換と称する作業を行う（ステップ１２０２）。
そして、求めた座標を表示する（ステップ１２０３）。
【００９１】
以下では、ピクセル変換について補足する。
このピクセル変換は、圧縮データのみを用いて行う。ＣＲＴの解像度の関係でウェハ（１メガの記憶容量を持つチップの場合で、チップの縦が２０４８ビット、横が５１２ビット、１ウェハあたり１５０チップ程度）の規格によっては１メモリセルを１画素で表示できない場合がある。そこで、画像圧縮をして、ウェハ全体を表示する。この時の処理がピクセル変換である。
【００９２】
この処理は、縦ｍビット横ｎビットのチップのウェハ表示する場合、チップの縦を１／ｓ、横を１／ｔに縮小表示する。そのため、ＣＲＴ上には縦ｓビット横ｔビットの領域を１画素で表示する。そこでこの領域内に１ビットでもＦＢが含まれている場合、この領域全体をＦＢ領域として表示する。実処理としてブロック欠けデータ（ｘ１，ｙ１，ｘ２，ｙ２）を例にあげると、圧縮データの対角座標をそれぞれ１画素あたりのビット数ｋで割り、ＣＲＴ上の座標（ｘ１／ｋ，ｙ１／ｋ，ｘ２／ｋ，ｙ２／ｋ）を求めれば良い。
【００９３】
次に、図１３を用いて、圧縮の詳細なアルゴリズムについて説明する。この方法は、上述したように、ＦＢの各形状毎に圧縮法を分け、データ圧縮を効率的に行うものであった。すなわち、ＦＢのパターン６種類毎に保存の仕方を変えた最も能率の良い圧縮方法である。ここでは、そのための具体的な圧縮アルゴリズムを示すことにする。
【００９４】
図１３は、チップ内のＦＢの形状毎にデータ圧縮を行なう場合の詳細フローを示す図である。
ここで、座標の取り方は、図３に従う。よって、原点は、図４の左下端のビットとする。
この方法は、チップ内のＦＢの各形状毎に圧縮法を選択させ、データ圧縮を効率的に行うものであるが、ウェハ単位、チップ単位で圧縮法を選択させても良い。
【００９５】
先ずテスタから得られたデータを読み込み、全ビットに２次元座標を持たせる（ステップ１３０１）。
そして、変数ｋ，ｐ，ｒに初期値１を持たせ、また変数ｑに初期値０を持たせる（ステップ１３０２）。
次に、原点（０，０）から順にビットの値（０または１）を読んでいき、ビットの値が０になるまで読み続ける（ステップ１３０３）。
読んだビットに対し、全てのビットが０であるか調べる（ステップ１３０４）。
【００９６】
もしこの条件が成立しなければ、値が１であるビットの座標をＡ（ｉ，ｊ）とし、そのＡ（ｉ，ｊ）の右隣のビットＡ（ｉ＋ｋ，ｊ）＝１（ただしｋ＝１）であるか調べる（ステップ１３０５）。
もしこの条件が成立すれば、ｋの値を１更新し（ステップ１３０６）、 Ａ（ｉ＋ｋ，ｊ）の値が０になるまでこの操作を繰り返す。
そして、（ステップ１３０５）でＡ（ｉ＋ｋ，ｊ）の値が０になったとき、ｋ＝１であるかを調べ（ステップ１３０７）、
【００９７】
この条件が成立すれば、Ａ（ｉ，ｊ）の真上の値Ａ（ｉ，ｊ＋ｐ）＝１（ただし、ｐ＝１）を調べる（ステップ１３０８）。
もし、Ａ（ｉ，ｊ＋ｐ）＝１であれば、ｐの値を１更新し（ステップ１３０９）、Ａ（ｉ，ｊ＋ｐ）＝０になるまでこの操作を繰り返す。
（ステップ１３０８）で、Ａ（ｉ，ｊ＋ｐ）＝０のとき、ｐ＝１であるか調べ（ステップ１３１０）、
条件が成立すれば孤立点データとして、圧縮データＡ（ｉ，ｊ）を作成し（ステップ１３１１）、
【００９８】
このデータを保存（ステップ１３１２）する。
そして、圧縮した領域のデータの値を１から０に書き換える（ステップ１３１３）。
（ステップ１３１４）でｐ≠２ならば、縦ライン欠けデータとして圧縮データＡ（ｉ，ｊ，ｐ）を作成し（ステップ１３１５）、
データを保存する（ステップ１３１２）。
【００９９】
そして、圧縮した領域のデータの値を１から０に書き換える（ステップ１３１３）。
（ステップ１３０７）でｋ≠１ならば、Ａ（ｉ，ｊ）の真上の値Ａ（ｉ，ｊ＋ｐ）＝１（ただしｐ＝１）であるかを調べ（ステップ１３１７）、
条件が成立すれば、ｐの値を１更新し（ステップ１３１８）、Ａ（ｉ，ｊ＋ｐ）≠１になるまでこの操作を繰り返す。
Ａ（ｉ，ｊ＋ｐ）≠１になったら、ｐ＝１かどうか調べ（ステップ１３１９）、 条件が成立すればｋ＝２か調べる（ステップ１３２０）。
【０１００】
もし条件が成立したら、横ペアビット欠けデータを作成（ステップ１３１１）し、
圧縮データＡ（ｉ，ｊ）を作成し（ステップ１３２１）、
データを保存する（ステップ１３１２）。
そして、圧縮した領域のデータの値を１から０に書き換える（ステップ１３１３）。
（ステップ１３０７）でｋ≠２ならば、横ライン欠けデータとして圧縮データＡ（ｉ，ｊ，ｋ）を作成し（ステップ１３２２）、
データを保存する（ステップ１３１２）。
【０１０１】
そして、圧縮した領域のデータの値を１から０に書き換える（ステップ１３１３）。
（ステップ１３１９）でｐ≠１ならば、Ａ（ｉ＋ｒ，ｊ＋ｑ）＝１（ただしｒ＝１、ｑ＝０）であるかを調べ（ステップ１３２３）、
条件が成立すれば、ｑの値を１更新し（ステップ１３２４）、Ａ（ｉ＋ｒ，ｊ＋ｑ）≠１になるまでこの操作を繰り返す。
そして、Ａ（ｉ＋ｒ，ｊ＋ｑ）≠１になったらｐ＝ｑであるか調べ（ステップ１３２５）、
【０１０２】
条件が成立すれば、ｒの値を１更新し（ステップ１３２６）、
ｑ＝０にする（ステップ１３２７）。
ｐ≠ｑならばｒ＝１であるか調べ（ステップ１３２８）、
条件が成立すれば、Ａ（ｉ，ｊ）＝１を基準とするｘ，ｙ方向の連続ビット数を比較し、長い方のライン欠けデータを作成する（ステップ１３２９）。
このデータを保存し（ステップ１３１２）、
圧縮した領域のデータの値を１から０に書き換える（ステップ１３１３）。
【０１０３】
（ステップ１３２８）でｒ≠１ならば、ブロック欠けデータとして、圧縮データＡ（ｉ，ｊ，ｉ＋ｒ−１，ｊ＋ｑ−１）を作成する（ステップ１３２２）。
そして、このデータを保存し（ステップ１３１２）、
圧縮した領域のデータの値を１から０に書換える（ステップ１３１３）。
（ステップ１３０４）で、全てのビットの値が０であれば、１チップ分の圧縮データをハードディスクに保存し（ステップ１３３１）、
ウェハ内の全てのデータを保存したか調べる（ステップ１３３２）。
条件が成立すれば、１ウェハ分のデータが圧縮されたことになる（ステップ１３３２）。
【０１０４】
もし（ステップ１３３２）で条件が成立しなければ、他のチップについて上記の操作を繰り返す。
なお、すべてのデータ保存の際には、それぞれ別々の記憶領域に保存するようにすることに留意する必要がある。
【０１０５】
［IV］
以下において、どのようにチップの不良が表示され、解析を進めていくのかについて説明する。
作業者は、品種、ロット番号、ウェハ番号等を指定することにより、所望のウェハに関するＦＢデータを検索する。検索されたデータは圧縮された状態から復元され、表示装置上に示される。
【０１０６】
表示フォーマットを図１４から図２７に示す。
先ず、図１４を用いて、本システムの画面構成を説明する。
図１４は、表示装置に表示されるシステムの画面の構成を示す図である。
図１４に示すように、本システムの解析画面は主に４つに分かれている。
【０１０７】
メイン画面１４０１は、解析したい部分の表示がなされる。
サブ画面１（１４０２）には、解析しているものについてのデータ（品種名、ロットＮｏ、ウェハＮｏ、サイズ、．．．）とテスタの測定条件（電源電圧、動作温度、アクセス時間、．．．）が表示される。
サブ画面２（１４０３）には、ウェハ内のカテゴリ（検査のためのウェハ内のチップに行なう分類）等が表示される。
サブ画面３（１４０４）には、チップ内のマット構成等が表示される。また、サブウィンドウも必要に応じて開かれる。
【０１０８】
さて、ここで、サブ画面１（１４０２）に表示されるテストの測定条件を表示することの利点について説明する。
半導体の不良は、電源電圧や測定温度などテスタの測定条件の規格値の設定に問題があって発生する不良と、製造プロセス上の問題により発生する不良とに大きく分けることが出来る。前者は、各測定条件の規格値内で不良が発生する場合、どのような条件にすると不良数が増加したり減少したりするか、その原因を追及することが重要になる。そのため、テスト条件等をサブ画面１（１４０２）に表示する。
【０１０９】
そして、条件を表示することにより、規格値内で測定したものか、規格値外で測定したものか明確になるため、解析を効率的に行うことが出来る。例えば、規格値通りに測定した時、ＦＢが発生したとする。そこで、ＦＢの発生原因を調べるため、電源電圧の値だけ規格値の幅を狭くし、その違いを比較する。
もし新たにＦＢが発生していれば、電源電圧のマージンが足りないためと考えられる。
【０１１０】
これに反し、電源電圧の規格値を変えても新たなＦＢが発生していなければ、他の測定条件の値を変えて測定を行い、全ての測定で同じ結果が得られれば、このＦＢは、異物や外観不良等の製造プロセス上に問題があると考えられる。
【０１１１】
さて、以下では、図１５ないし図１８を用いて、実際に具体例により、不良解析を行なう場合について説明する。
図１５は、表示装置上に表示されるウェハ上のＦＢの分布表示の例を示した図である。
図１６は、表示装置上に表示されるチップ内のＦＢの分布表示の例を示した図である。
図１７は、表示装置上に表示されるマット内のＦＢの分布表示の例を示した図である。
図１８は、本発明を適用したシステムの他の機能である表示装置上に表示されるショット内のＦＢの分布表示の例を示した図である。
【０１１２】
図１５に示すように、ウェハ全体像が示され、その中に各チップ内のＦＢの分布が表示されている。作業者は、メニューの中からチップ表示を選び、サブ画面２（１５０１）の中から所望のチップをマウス等を用いて指定する。
所望のチップが指定されると、図１６に示すようなチップ全体像が表示される。チップ全体像には該チップ内のＦＢの分布を表示する。サブ画面３（１６０１）には、チップ内のマット構成が示してあり、作業者はメニューの中からマット表示を選び、サブ画面３（１６０１）からマウス等で所望のマットを指定することにより、図１７に示すようなマット全体像が表示される。
【０１１３】
また、メニュー１５０３の中からショット表示を選び、サブ画面１（１５０１）で所望のチップを選ぶと、図１８に示すような指定したチップを含むショットが表示される。 ここで、ショットとは、露光装置で、一度に複数のチップを露光する露光単位のことである。
また、上記のごとく表示する際、図３に示すように、オリフラ側（ウェハが平らになっている下の部分）をＸ軸、左側をＹ軸、Ｘ軸とＹ軸の交点を原点として、ウェハ上のチップ位置を示す数字が、ウェハ表示の場合は、１５０４、１５０５をチップ表示の場合は、１６０２、１６０３をそれぞれ表示することにより、解析を行なうものにとって、表示しているウェハ内のチップの位置を判然とならしめている。
【０１１４】
同様の観点から、マット表示の場合は、チップ内におけるマット位置を１７０１、１７０２に表示して、解析者の便に供している。
【０１１５】
さて、次に、図１９ないし図２０を用いて、解析者がビット単位の詳細なＦＢ分布を知りたいときに、本発明を適用したシステムの他の機能である拡大機能を用いる場合について説明する。
図１９は、表示装置上に表示されるチップ内のＦＢの分布を拡大表示した例を示した図である。
【０１１６】
この拡大表示機能は、作業者が、ウェハ表示やチップ表示等の画面で、一部分拡大してみたい場合に、拡大して表示せしめる機能である。
作業者が、ウェハ表示やチップ表示等の画面で、一部分拡大してみたい場合、マウスで所望の部分を指定すると、図１９に示すように、拡大表示画面が新たに開かれる。
【０１１７】
さらに拡大率を上げて表示する場合には、画面上方にある拡大率ボタン１９０１をマウスで指定することにより、自由に変更することができる。画面上には、設計情報に基づく（ｘ，ｙ）座標（１９０２、１９０３）が表示されるので、ＦＢの位置を容易に確認することができる。拡大率を変更した場合には、それに合わせて座標の表示も変わる。この拡大機能は、ウェハ表示、ショット表示、チップ表示、マット表示、重ね合わせ表示、いずれの画面からでも可能である。
【０１１８】
次に、図２０を用いて、本発明を適用したシステムの他の機能であるスケール機能について記述する。
図２０は、表示装置上に表示されるスケールを表示した例を示した図である。
【０１１９】
作業者がスケール機能を指定すると、解析画面上に、図２０に示すような物差し２００１が表示される。この物差しは、縦横斜め自由に方向や位置を変更することができ、ＦＢの分布範囲やビットサイズ、マット間隔等を確認するのに有効である。またこの物差しは、ウェハ表示、ショット表示、チップ表示、マット表示、重ね合わせ表示、拡大表示のいずれの画面でも表示することができる。物差しの目盛は、各表示画面の縮尺率に合ったものであり、解析画面を変更する度に物差しの目盛は変更される。
【０１２０】
［v］
次に、図２１および図２２を用いて、本発明の基本機能である重ね合わせ機能について述べる。
初めに、図２１を用いて、重ね合わせアルゴリズムについて述べる。
図２１は、重ね合わせの方法を示した概念図である。
【０１２１】
先ず、データベースに保存してある同一ウェハ上の圧縮データを２チップ分呼出し、メモリ上で圧縮前の状態、つまり０，１データに戻す。そして、以下の作業を行う。図２１に示すように、チップＡ，Ｂの対応するセル同志の値を求める。次にデータベースより別のチップの圧縮データを呼出し、０，１データに変換したものをＣとすると、前に求めた（Ａ＋Ｂ）とＣの値の和を求める。以下、順次データベースより圧縮データを呼出し、同様な処理を行う。最終的に求められたものをＥＮＤとすると、このＥＮＤの各セルの値は、重ね合わせをしたチップのうち、同じセル位置にＦＢが発生したチップ枚数を示している。この処理により同一ウェハ内のチップを重ね合わせた結果を得ることができる。上記の結果を画面表示させる場合は、各セルの示す値（重なり枚数）（２１０１）により表示色を変え、重なり状態を明確にする。
【０１２２】
以上、同一ウェハ内のチップ重ね合わせについて述べたが、ウェハ間の重ね合わせを行う場合は、異なるウェハの同位置にあるチップのデータを順次呼出し、
上記に述べた処理と同様な処理を行えば良い。
これらの処理を行い、以下に述べるようなウェハ、ショット、チップ等の画面を作成している。
【０１２３】
さて、図２２を用いて、本発明を適用したシステムの他の機能であるウェハ内ショット単位重ね合わせという解析機能について説明する。
図２２は、出力装置に表示されるショット単位にＦＢの分布を重ねあわせて表示した例を示す図である。
【０１２４】
前述した如く露光装置では、一度に複数のチップを露光する。その露光単位をショットと呼ぶのであった。ここでは、一度に２チップ露光した場合について説明する。露光に用いるフォトマスク上に欠陥や異物が存在すると、ショット内の同じ位置に繰返しＦＢが現れる。作業者はウェハ全体像を見ながらショット単位重ね合わせ機能を指定すると、そのウェハ内のショット２２０１毎にＦＢの分布を重ねあわせて表示するショット重ねあわせウインドウを開く。そのウインドウ内ではチップ外形と各チップ内のＦＢの分布状況が表示されている。
【０１２５】
また、ＦＢの分布を示す際、同じ個所に存在するＦＢの数ｊに応じて、色やメッシュを分けて表示する。表示方法はショット総数ｉに対して、ｊ／ｉを計算し、その値を例えば３分して各範囲毎に色やメッシュ等をかえる（２２０２、２２０３、２２０４）。
【０１２６】
このようにすれば、ｊ／ｉが大きい個所は、ショット毎に繰返しＦＢが発生していることが判るため、マスク上の該当個所を調べることにより、フォトマスク上に欠陥や異物の発見できる蓋然性が高まり、より適切結果を得ることができる。
【０１２７】
次に、図２３を用いて、本発明の基本機能であるチップ単位重ね合わせという解析機能について説明する。
図２３は、出力装置に表示されるチップ単位にＦＢの分布を重ねあわせて表示した例を示す図である。
【０１２８】
回路パターンの設計に誤りまたはマージン不足等不備があると、チップ内の同じ個所に繰返しＦＢが発生する。作業者はウェハ全体像を見ながらチップ単位重ね合わせ機能を指定すると、そのウェハ内のチップ２３０１毎にＦＢの分布状況を表示する。
そして、ＦＢの分布を示す際、ショット単位重ね合わせと同じ表示方法を用いる。ただし、ショット総数ｉはここではチップ総数となる。ここでｊ／ｉの値が大きい場合、該当個所で設計上の不備があると考えられ、設計を見直すことにより、回路パターンの設計に誤りまたはマージン不足等不備等の不良要因をより適切に発見しうる。
【０１２９】
次に、図２４を用いて、本発明を適用したシステムの他の機能であるウェハ単位重ね合わせという解析機能について説明する。
図２４は、出力装置に表示されるウェハ単位にＦＢの分布を重ねあわせて表示した例を示す図である。
【０１３０】
例えば、成膜装置に不具合があり膜質あるいは膜厚の異常があると、ＦＢのウェハ面内分布に片寄り２４０１がでる。こうしたＦＢの片寄りは、複数のウェハ上のＦＢの分布を重ね合わせることによって、顕在化することが出来る。本態様においては作業者は、所望するウェハ（複数）の品名、ロット番号、ウェハ番号を指定することで前述のウェハ全体表示用ウインドウを用いてウェハ単位重ね合わせを行うことが出来る。ＦＢの重ね合わせによって、例えば膜質あるいは膜厚の異常が見つかった場合、成膜装置を点検し、また、成膜後膜厚あるいは膜質検査を行っている場合は、検査装置自身あるいは管理規格をチェックすることにより、不良要因をより適切に発見しうる。
【０１３１】
［VI］
次に、図２５を用いて、本発明を実現する一手法であるグルーピングと呼ばれる手法について述べる。
図２５は、グルーピングの手順を示したフローを示す図である。
【０１３２】
このデータ圧縮法は、データ圧縮を効率的に行うためにＦＢ群を分割し、この分割した１つ１つが同じＦＢ群であったことを認識させるための手法である。
これにより、テスタデータと他の測定データ、例えば異物データとの突き合せ解析を行う際、１つの異物による影響で、ＦＢがどの程度発生するかが明確になる。この処理は、圧縮データを作成し、圧縮データをデータベースに保存する前に行なっても良いし、実際に突合せ解析や観察装置にデータを転送する際に行なっても良い。
【０１３３】
先ず、保存しておいた圧縮データを順次呼び出す。
次に、Ｇ_max＝１を初期値として設定する（ステップ２５０１）。
そしてフラグの値がＦ_A＝０であるか調べる（ステップ２５０２）。
もしＦ_A＝０ならば、データＡの右側に接するデータＢがあるか調べる（ステップ２５０３）。
【０１３４】
接するデータＢがあれば、ＢのグループＮｏであるＧ_Bの値が０かどうか調べる（ステップ２５０４）。
Ｇ_B＝０ならば、ＡのグループＮｏであるＧ_AとＧ_BにＧ_maxの値を代入する（ステップ２５０５）。
次に、Ａの上側に接するデータＣがあるかどうか調べる（ステップ２５０６）。 もしあれば、ＣのグループＮｏであるＧ_Cの値が０かどうか調べる（ステップ２５０７）。
【０１３５】
Ｇ_C＝０ならば、Ｇ_CにＧ_maxの値を代入する（ステップ２５０８）。
そしてＧ_maxの値を１更新する（ステップ２５０９）。
最後に、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５０６）で、Ａの上側に接するデータＣがなければ、Ｇ_maxの値を１更新する（ステップ２５０９）。
【０１３６】
そして、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５０７）でＧ_C≠０ならば、Ｇ_AとＧ_BにＧ_Cの値を代入する（ステップ２５１１）。
そして、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
また、（ステップ２５０４）でＧ_B≠０ならば、Ｇ_AにＧ_Bの値を代入する（ステップ２５１２）。
【０１３７】
次に、Ａの上側に接するデータＣがあるか調べる（ステップ２５１３）。
もしあれば、Ｇ_Cが０かどうか調べる（ステップ２５１４）。
Ｇ_C＝０ならば、Ｇ_CにＧ_Bの値を代入する（ステップ２５１５）。
そして、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５１４）でＧ_C≠０ならば、Ｇ_B≦Ｇ_Cを調べる（ステップ２５１６）。
【０１３８】
この不等式が成立すれば、Ｇ_CにＧ_Bの値を代入する（ステップ２５１５）。
そして、Ｆ_Aの値を０から１に変換する（ステップ１０）。
（ステップ２５１６）でＧ_B＞Ｇ_Cならば、Ｇ_AとＧ_BにＧ_C値を代入する（ステップ２５１７）。
そして、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５０３）で、Ａの右側に接するデータＢがなければ、Ａの上側に接するデータＣがあるか調べる（ステップ２５１８）。
【０１３９】
もし接するデータＣがあれば、Ｇ_Cの値が０かどうか調べる（ステップ２５１９）。
Ｇ_C＝０ならば、Ｇ_AとＧ_CにＧ_maxの値を代入する（ステップ２５２０）。
そして、Ｇ_maxの値を１更新し（ステップ２５０９）、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５１９）でＧ_C≠０ならば、Ｇ_AにＧ_Cの値を代入する（ステップ２５２１）。
【０１４０】
そして、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５１８）でＡの上側に接するデータＣがなければ、Ｇ_AにＧ_maxの値を代入する（ステップ２５２２）。
そしてＧ_maxの値を１更新し（ステップ２５０９）、Ｆ_Aの値を０から１に変換する（ステップ２５１０）。
（ステップ２５０２）でＦ_A≠０ならば、全データのフラグの値が１になるまでデータを読みつづける。
もし、全データのフラグが１ならば（ステップ２５２３）操作をやめる。
【０１４１】
［VII］
次に、図２６および図２７を用いて、本発明を適用したシステムの他の機能であるＦＢの形状分布から、その不良原因を推定する機能について説明する。
図２６は、出力装置に表示されるＦＢの分布形状の表示例（その１）を示す図である。
図２７は、出力装置に表示されるＦＢの分布形状の表示例（その２）を示す図である。
【０１４２】
不良原因データベースには専門家の知識や過去の解析結果に基づく情報が入っている。解析者がまず不良原因推定機能を指定し、所望のＦＢまたはＦＢ群を指定して、データデースの検索を行なうとＦＢを引き起こした原因と考えられる項目が出力される。
例えば、図２６（Ａ）の様に、チップ内の１つのメモリセルのみがＦＢの場合、そのセルを指定して、データベースの検索をすると、メモリセル上に異物付着という表示がされる。またここで表示される不良原因は、常に１項目とは限らず、図２７の様な場合は、複数項目表示されることもある。図２７では、ライン欠け交差部分（Ａ）に異物付着、周辺回路（Ｂ）及び（Ｃ）がショートまたは断線になっていることを示している。この不良項目は、過去の解析結果より優先順位をつけて表示することもできる。この結果から、不良原因、不良工程等が明らかな場合は、その結果を関係部署にフィードバックする。
【０１４３】
［VIII］
次に、図２８を用いて、本発明を適用したシステムの他の機能である電子顕微鏡（以下、「ＳＥＭ」と略す）等を用いた観察系の機能について説明する。
図２８は、チップ内の座標基準点を示す図である。
【０１４４】
ＦＢデータの解析やＦＢデータと異物検査データ／外観検査データの突き合わせ解析等の結果をもとに代表点を摘出する。そして、その代表点の座標を算出し、座標のデータをＳＥＭ等に付属するデータ処理装置に送る。
この時、各検査装置（テスタ、異物検査装置、外観検査装置、ＳＥＭ、レーザ顕微鏡等）によってチップ内の座標系が異なっているため、単純なデータ転送やデータ突合せを行ったのでは誤差が生じてしまう。つまり、チップ内には、図４に示すようなチップ内の座標を決めるための基準パターン４０１があり、そのパターン内の何処を基準点にするかは各装置によって異なっている。そのため各装置の座標基準点の座標と各装置間の相対誤差を予め設計情報より算出しておき、その情報をデータベースに登録しておく。そして、データの転送や他データとの突合せ解析を行う際、座標系間の誤差分を補正して、座標算出を行う。
【０１４５】
例えば、図１において解析者がＦＢ解析システム１０５で解析を行った後、あるメモリセルの座標を観察装置１０９であるＳＥＭに転送し観察する場合、以下の処理を行った後、データ転送を行う。先ず、ＦＢデータを論理座標から実体座標に変換する。更にＳＥＭとの誤差を補正する。つまり、図２８に示すように、テスタにおけるＦＢの実体座標を（ｘ，ｙ）（２８０１）、補正値を（ａ，ｂ）（２８０２）とすると、ＳＥＭ座標系におけるＦＢ座標（Ｘ，Ｙ）（２８０３）は、以下の式により与えらる。
【０１４６】
【数１】
（Ｘ，Ｙ）＝（ｘ，ｙ）＋（ａ，ｂ）
【０１４７】
したがって、（ｘ＋ａ，ｙ＋ｂ）の値を転送することになる。
他データとの突合せを行う際も同様な方法で座標変換を行えば良い。ＳＥＭ等では得られた座標データに基づいて、ウェハまたはチップ上の該当位置を観察する。そして、観察により、代表点及びその周辺に異物や傷があるかどうか判明する。
このように、各装置に対する補正を統一的に行なえるのがＬＳＩ設計情報１０７をシステムの構成要件とした利点であった。
【０１４８】
観察に際して、半導体装置は層構造をなしているので、上部何層かを必要に応じて剥がす必要がある。さらに、観察の結果異物や傷等の異常が確認出来ない場合は、観察している層を剥がし、その下層を観察する。なお、剥がす手段はエッチングと呼ばれる公知の手法があり、本態様でもエッチングを用いることで不都合なく行える。
また、観察画像はデータ処理装置を介して、適当な記憶媒体、例えばハードディスク、光ディスク等に保存する。保存に際しては、少なくとも記憶媒体内では唯一に定まる識別子を観察画像データに付与する。なお代表点の算出はデータ処理装置で行なっても良い。
【０１４９】
さらに、観察装置はＳＥＭに限らず、観察に適当な倍率を得られる装置であればなんでも良い。ＳＥＭ等で観察した際、異物や不純物の混入が見られたならば、その成分を分析する。分析自体はＳＥＭ等の装置内で行なっても良いし、別装置で行なっても良い。別装置で行なう場合には、座標データをネットワークを介して送信したり、携帯可能な記憶媒体に記録して渡せる様にする。分析装置としてはエネルギー分散型Ｘ線スペクトロスコープ（図１においては、「ＥＤＸ」と略して表示している）、レーザマスペクトロスコープ（図１においては、「レーザマス」と略して表示している）、赤外吸収分光スペクトロスコープ（図１においては、「赤外分光」と略して表示している）等がある。
【０１５０】
［IX］
次に、図２９を用いて、本発明を適用したシステムの他の機能であるウェハの検査来歴を管理する機能と次に検査を行う工程及び検査内容等を指示する機能とロット番号やウェハ番号を入力することにより、該当する対象の過去の検査内容を取得する機能について説明する。
図２９は、ＩＣカードと計算機システムを用いてウェハの検査来歴を管理し、検査工程および検査内容を指示するシステムの概念図である。
【０１５１】
先ず、異物検査や外観検査等を行なう場合、検査の際、検査工程、検査条件、検査内容、検査結果などを携帯可能で表示機能を備えた記憶媒体（例えば、表示機能付きＩＣカード２９２）に入力する。その記憶媒体は検査したロットに付随させて運搬すれば作業上も便利である。このようにすれば、ＩＣカード上の表示によりあるいは計算機システム２９５の出力装置２９４によりロットやウェハの検査履歴が容易に取得できるようになる。
あるいは、これを検査履歴データーベース２９７に蓄えることにより、計算機システム２９５のキーボード２９６からロット番号やウェハ番号を入力することにより、出力装置２９４から該当する対象の過去の検査内容を知ることができる。 また、計算機システムの検査工程および検査内容指示プログラムを用いて、この記憶媒体に記憶されたデータにより、以後の工程で行う検査の内容、検査自体を行うかどうか等を決定することができ、この自動化により検査のためのプランニングが省略できて作業能率の向上となる。
【０１５２】
例えば、成膜工程で異物検査を行い、異物があらかじめ決められた基準より多く検出された場合に限り、その直後のフォトリソグラフィ工程完了後に外観検査を行うという運用が可能となる。このように運用することで、異物付着によりパターン形成に影響が出たかどうか解析することが可能となる。
また、異常に多く異物が付着したロット又はウェハのみ外観検査を行えば良いので、異物検査の検査速度より、外観検査の検査速度が遅い場合、外観検査をすべきロット、工程を判断することが可能になる。
【０１５３】
［X］
次に、本発明を適用したシステムの他の機能であるＦＢデータと異物検査データ／外観検査データの突合せ解析という機能
について説明する。
【０１５４】
先ず、作業者は、ＦＢデータと異物検査データ／外観検査データの突き合わせ解析の機能を指定し、解析するロット／ウェハの品種名、ウェハサイズ、ロットＮｏ、ウェハＮｏ、測定日等の条件を入力し、データベースを検索することにより、所望のデータを呼出し、異物や傷のついた位置座標とＦＢとなったセル位置座標を比較することにより、異物や傷の影響でどの程度ＦＢが発生しているかが明らかになる。それにより不良原因，不良発生工程の絞り込みができる。さらに、詳細な解析を行う場合は、観察装置や分析装置に所望の座標を転送すれば良い。この突合せ解析においては、以前述べたように各検査装置によって座標系が異なるので、座標系の統一を行った後、座標比較を行う。
【０１５５】
【０１５６】
【０１５７】
【０１５８】
【０１５９】
【効果】
本発明によれば、不良原因の早期究明ができ、集中的に発生する不良が防止され、製品歩留の向上が図れるようになる。
【図面の簡単な説明】
【図１】不良解析システムの基本概念図である。
【図２】ＦＢ解析システムの詳細構成を示す概念図である。
【図３】ウェハ上に配列されたチップの概略示す図である。
【図４】チップ内の構成を示す図である。
【図５】フィジカル変換の概略フローを示す図である。
【図６】チップ内のＦＢの各種パターンを示す図である。
【図７】ＦＢ群の分割方法（対角化）を示す図である。
【図８】対角化のデータの持ち方を示す図である。
【図９】ＦＢ群の分割方法（ベクトル化）とデータの持ち方を示す図である。
【図１０】チップ内のＦＢの形状毎にいくつかの圧縮方法を使いわける方法のフローを示す図である。
【図１１】チップ単位に圧縮方法を選択させる方法のフローを示す図である。
【図１２】１ウェハ分のデータの復元および表示についてのフローを示す図である。
【図１３】チップ内のＦＢの形状毎にデータ圧縮を行なう場合の詳細フローを示す図である。
【図１４】表示装置に表示されるシステムの画面の構成を示す図である。
【図１５】表示装置に表示されるウェハ上のＦＢの分布表示の例を示す図である。
【図１６】表示装置に表示されるチップ内のＦＢの分布表示の例を示す図である。
【図１７】表示装置に表示されるマット内のＦＢの分布表示の例を示す図である。
【図１８】表示装置に表示されるショット内のＦＢの分布表示の例を示す図である。
【図１９】表示装置に表示されるチップ内のＦＢの分布を拡大表示した例を示す図である。
【図２０】表示装置に表示されるスケールを表示した例を示す図である。
【図２１】重ね合わせの方法を示す概念図である。
【図２２】表示装置に表示されるショット単位にＦＢの分布を重ねあわせて表示した例を
示す図である。
【図２３】表示装置に表示されるチップ単位にＦＢの分布を重ねあわせて表示した例を示す図である。
【図２４】表示装置に表示されるウェハ単位にＦＢの分布を重ねあわせて表示した例を示す図である。
【図２５】グルーピング手順を示すフローを示す図である。
【図２６】表示装置に表示されるＦＢの分布形状の表示例（その１）を示す図である。
【図２７】表示装置に表示されるＦＢの分布形状の表示例（その２）を示す図である。
【図２８】チップ内の座標基準点を示す図である。
【図２９】ＩＣカードと計算機システムを用いてウェハの検査来歴を管理し、検査工程および検査内容を指示するシステムの概念図である。
【符号の説明】
１０１〜１１０…構成ブロック
２０１〜２１２…ＦＢ解析システムの主な構成ブロック
４０１〜４０８…チップの主な構成
５０１〜５０５…フィジカル変換の処理ステップ
１００１〜１０１１…ＦＢの分布形状毎に圧縮法を選択する手法におけるデータの圧縮の処理ステップ
１１０１〜１１０９…チップ毎に圧縮法を選択する手法におけるデータの圧縮の処理ステップ
１２０１〜１２０３…データ復元表示の処理ステップ
１３０１〜１３２５…データ圧縮方法（詳細）の処理ステップ
１４０１〜２００１…表示装置に表示する内容
２１０１…チップの重なり枚数
２２０１〜２４０１…表示装置に表示する内容
２５０１〜２５２３…グルーピング処理ステップ
２８０１〜２８０３…チップ内の座標基準点[0001]
The present invention relates to a failure analysis, and more particularly to an inspection system, an analysis unit, and an electronic device manufacturing method suitable for analyzing a cause of a defect in a wafer process in a semiconductor manufacturing technique.
[0002]
[Prior art]
Conventionally, failure analysis methods and systems in semiconductor manufacturing technology are disclosed in, for example, JP-A-62-169342, JP-A-61-243378, JP-A-59-228726, and JP-A-3-44054. Have been.
[0003]
[Problems to be solved by the invention]
JP-A-59-228726 and JP-A-3-44054 described above disclose techniques for performing a failure analysis on a semiconductor wafer using a computer system. However, the above-mentioned prior art relates to a method of performing a failure analysis of a semiconductor in a chip unit. Therefore, in particular, when analyzing a defect of a semiconductor memory device, it is not considered that it is necessary to analyze not only the product characteristics of the chip but also the quality or defect of each bit of the memory element in the chip.
[0004]
Therefore, in order to analyze the cause of a defective bit (fail bit, hereinafter abbreviated as “FB”), the FB address is collected from a chip product characteristic inspection device (hereinafter, referred to as a “tester”), and the chip size, The location of the corresponding defective bit on the chip is determined by referring to the memory arrangement method and the like on the memory, and the operator observes the chip with a microscope based on the obtained actual coordinates. For example, if the worker observes a microscope and finds a foreign matter at a place where a failure has occurred, he concludes that the failure was caused by the foreign matter.
[0005]
As described above, conventionally, a great deal of labor is required to analyze the FB one bit at a time. Therefore, it is necessary to reduce the labor and respond to a demand for performing a failure analysis smoothly as a system in units of 1 bit.
In that case, conventionally, since coordinates for measuring at a defective position are provided for each wafer, there is a problem that an error increases when the position of a memory cell in a chip is known.
[0006]
In particular, recently, since the integration density of the semiconductor memory tends to increase, such an error becomes a large barrier for failure analysis.
In addition, the above-mentioned prior art does not take into consideration how the characteristics such as the layout of the memory mats in the chip and the size of the memory cells differ depending on the type of the chip, in order to respond smoothly.
Further, in a semiconductor failure analysis system, an observation device such as an electron microscope and an analysis device such as an infrared absorption spectroscope are used. When using these to analyze FB in a memory, the origin on the memory cell is determined. Even if they are made to match, there is a problem that a minute shift occurs due to the characteristics of each device.
[0007]
Next, JP-A-62-169342 and JP-A-61-243378 relate to compression of data relating to FB information on cells of a semiconductor memory to be inspected.
However, the data compression method disclosed in Japanese Patent Application Laid-Open No. 62-169342 is not always suitable for analyzing large-capacity memory cells.
The reason is that in this compression method, memory cells are divided into blocks,
1 / n^TwoFor example, even if n = 100, a compression ratio of at most 1 / 10,000 can be obtained, and a memory having a capacity of many Mbits requires a huge amount of data. That is.
[0008]
Another reason is that the defective pattern in one block is compressed in the same format no matter what, so that there is a disadvantage that the detailed information of the bit position is lost.
Further, the data compression method disclosed in JP-A-61-243378 does not lose information as described above, but is not necessarily an efficient data compression method suitable for a large-capacity memory cell.
[0009]
The reason is that the information of the FB is held as a pair of the coordinate position of the starting point and the coordinate position of the ending point, so that the efficiency when the FBs are continuous is improved, but the same is true for the isolated FBs. This is because the storage capacity is required, and if there are many isolated FBs, the data compression rate will be low as a result.
The inefficiency is because data compression is uniformly performed regardless of the pattern in which FB occurs. Therefore, there is a demand for a method of compressing data according to the FB generation pattern and storing it.
[0010]
Next, Japanese Patent Laying-Open No. 3-44054 discloses a technique for displaying an analysis result on a display device of a computer system.
However, the above prior art does not consider a means for systematically examining failure analysis result information from a number of viewpoints regarding a user interface of a system.
[0011]
In other words, a display showing the analysis of defective bits on the entire wafer, a display showing the distribution of defective bits on an arbitrary chip, a display showing an enlarged distribution of defective bits in a partial area within a chip, and a defective bit on an arbitrary shot No quick and smooth use of failure analysis result information, such as a display indicating the distribution of the defective bits and a display showing the distribution of defective bits in a partial area in the shot in an enlarged manner, is not considered. Even if such information is not a display target of the display device or is displayed, an operation such as screen switching is required. For this reason, it is often necessary for the user to perform very troublesome operations.
[0012]
Further, regarding the user interface of the system, a method of visually confirming the size of a memory cell when displaying on a display device has not been proposed in the above-described related art.
Furthermore, in the above-described conventional technology, no consideration is given to the fact that test conditions at the time of inspection become an important factor for a person who performs a failure analysis.
[0013]
That is, a method in which the person performing the failure analysis changes the test conditions in various ways to determine the cause of the failure is generally performed. In such a case, it is extremely inefficient if the test object and the test conditions are collated one by one in writing or the like.
[0014]
Next, as a semiconductor failure analysis technique, there is known a technique of overlaying wafers and analyzing the cause of the failure. However, no means has been considered for effectively investigating the cause of a failure when a photomask has a failure during wafer exposure.
[0015]
Next, Japanese Patent Application Laid-Open No. Hei 3-44054 describes a technique for processing and editing the result of semiconductor failure analysis using a computer system.
However, the above-mentioned conventional technology does not indicate a past inspection history or an inspection method to be performed in the future.
[0016]
Therefore, conventionally, it has been necessary for a person who performs a failure analysis to collate the inspection history of the inspection target with each other.
In addition, since the semiconductor manufacturing process is divided into many stages, it is necessary to make an inspection plan for which process is to be re-inspected according to the result of the inspection. This planning is difficult even for a skilled person because there are various patterns.
[0017]
[0018]
[0019]
[0020]
[0021]
[0022]
SUMMARY OF THE INVENTION An object of the present invention is to provide an inspection system and an analysis unit that can effectively determine the cause of a failure. It is another object of the present invention to effectively investigate the cause of a defect and improve the yield of electronic components.
[0023]
[0024]
[Means for Solving the Invention]
The above object can be solved by the following means.
(1) An electrical characteristic inspection device that inspects a work to be inspected and outputs an inspection result relating to a fail bit of the inspected work, and an analysis that processes the inspection result output by the electric characteristic inspection device and outputs the processing result Unit and
The analysis unit determines the number of chips in which the fail bit has occurred at the same cell position from the distribution of the fail bits in each area when the work to be inspected is divided into chips.The distribution of fail bits is adjusted in a manner corresponding to the numberAn inspection system characterized by outputting.
(2) An analysis unit that processes an inspection result related to a fail bit of a workpiece to be inspected and outputs the processing result,
From the distribution of fail bits in each area when the work to be inspected is divided into chip units, the number of chips having failed bits at the same cell position is obtained,The distribution of fail bits is adjusted in a manner corresponding to the numberAn analysis unit characterized by outputting.
(3) A production line for processing a work, an electric characteristic inspection device for inspecting the work processed on the production line, and outputting an inspection result relating to a fail bit of the work, and an inspection result output by the electric characteristic inspection device An electronic device manufacturing method using an analysis unit that processes and outputs the processing result,
The analysis unitByUsing the distribution of the fail bits in the first area and the distribution of the fail bits in the second area in which the work to be inspected is divided into chip units, the number of chips in which the fail bit has occurred at the same cell position is obtained,
A method of manufacturing an electronic device, comprising: processing a workpiece while determining whether to take a measure against a defect using the number of sheets.
[0025]
[0026]
[0027]
[0028]
[0029]
[0030]
[0031]
[0032]
[0033]
[0034]
[0035]
[Action]
Since the cause of the failure can be determined at an early stage from the failure bit generation pattern, countermeasures for the failure that occurs intensively can be taken at an early stage, and the product yield can be improved.
[0036]
[0037]
[0038]
[0039]
[0040]
[0041]
[0042]
【Example】
An embodiment according to the present invention will be described below with reference to FIGS.
[0043]
[I]
First, the basic concept of the failure analysis system according to the present invention will be described with reference to FIG.
FIG. 1 is a basic conceptual diagram of a failure analysis system according to the present invention.
[0044]
The inspection data analysis system 101 performs analysis based on data obtained from the foreign substance inspection 102 and appearance inspection 103 on the manufacturing line and data obtained from the tester 1 (104) in the final wafer inspection.
[0045]
The FB analysis system 105 uses the data obtained from the tester 2 (106) in the final wafer inspection and the LSI design information 107 to extract a failure location and a failure induction point from the distribution shape of the FB, and refers to the failure cause know-how information 108. Then, the cause of the failure is estimated.
[0046]
In addition, the observation device 109 observes the coordinates of the failure location and the failure induction point location passed from the FB analysis system, and specifies the failure cause and the failure process. The analyzer 110 analyzes the components of the foreign matter and the like detected by the observation device 109 and specifies the cause of the failure and the failure process.
[0047]
[II]
Next, the FB analysis system and the chip and LSI design information on a semiconductor wafer (hereinafter simply referred to as “wafer”) will be described with reference to FIGS.
First, the FB analysis system 105 will be described with reference to FIG.
FIG. 2 is a conceptual diagram illustrating a detailed configuration of the FB analysis system.
[0048]
The FB analysis system 105 has LSI design information a201 having LSI design data (product type, sequence information), and a physical conversion 202 for converting test data into physical data.
Further, it has a data compression unit 203, a data management unit 204, a pixel conversion unit 205, an LSI design information b206, an FB distribution feature extraction unit 207, a failure estimation unit 208, and a display device 209. The FB analysis system 105 has a function of compressing physical data and storing it in the FB database 111.
[0049]
Further, the stored data is searched and called up via the data management means 204 as needed. When the operation is performed using the mouse 211, workability is improved. Next, pixel conversion 205 is performed to display the position of the defective bit in the wafer or chip on the display device 209. At this time, the FB distribution characteristic extracting means 207 refers to the defect cause know-how information 108 to estimate the defect cause 208. Further, when performing a detailed analysis, the coordinates from which the feature is extracted are passed to the observation device 109 and the analysis device 111.
Then, from the tester 2 (106), various kinds of information such as a product type, a date, a lot number, a wafer number, a bit address, a good or bad bit, and defective information are transferred to the FB analysis system 105.
[0050]
Next, a situation of a chip on a semiconductor wafer (hereinafter, simply referred to as a “wafer”) and a configuration in the chip will be described with reference to FIGS.
FIG. 3 is a diagram showing a state of chips arranged on a wafer.
[0051]
It is built in rectangular plate-shaped chips arranged vertically and horizontally on a semiconductor wafer to be inspected. The position of the chip in the wafer can be represented, for example, as (4, 3) as shown in FIG.
[0052]
FIG. 4 is a diagram showing a configuration in a chip.
At the end of the chip, a mark 401 indicating the origin in the chip is shown. A plurality of external terminals 403 (bonding pads) are arranged in a peripheral portion of the chip.
[0053]
A memory mat having a large capacity of, for example, 4 megabits is arranged in the center of the chip. This memory mat is divided into four from a first memory mat 404 to a fourth memory mat 407. Each of the four divided memory mats has a capacity of 1 megabit. A peripheral circuit 402 including a decoder circuit is arranged between the first memory mat 404 and the second memory mat 405. Similarly, a peripheral circuit 408 is also arranged between the third memory mat 406 and the fourth memory mat 407.
[0054]
Further, in the first memory mat 404, memory cells (hereinafter, simply referred to as “cells”) are arranged on the cells as shown in FIG. The cells are sequentially arranged in the horizontal / positive direction Xa and the vertical / positive direction Y from left to right in the drawing. In the second memory mat 405, cell groups are sequentially arranged in the horizontal / reverse direction Xb and the vertical / forward direction Y from the right side to the left side in FIG. That is, in the second memory mat 405, the cell group has a coordinate system based on the mirror inversion pattern of the first memory mat 404.
[0055]
The third memory mat 406 has cell groups arranged in the same manner as the first memory mat 404, and the fourth memory mat 407 has cell groups arranged in the same manner as the second memory mat 405, respectively.
[0056]
Now, the LSI design information 107 will be described. This LSI design information 107 isHas been added.
The LSI design information 107 includes a wafer size, a chip size, a memory cell size, chip arrangement information in a wafer, the number of memory mats in a chip, and a memory in a memory mat, in addition to the arrangement position and size information of the memory mat described above. It includes the number of cells, the position coordinates of a coordinate reference pattern for determining coordinates in a chip, correction values caused by characteristics of individual observation devices and analyzers in measurement, and other information for performing failure analysis of many semiconductors. .
[0057]
The FB analysis system 105 analyzes the FB with reference to the LSI design information 107 as needed. The advantage of having the LSI design information 107 is as follows.
[0058]
The first advantage is that by displaying a wafer or a chip based on design information, a user can perform analysis under a display that is in accordance with the actual condition, and the cause of a failure can be easily determined. .
[0059]
As a second advantage, the measurement accuracy is improved because the origin can be obtained in the memory chip for specifying the FB because of having the arrangement information in the memory chip. In the prior art, since coordinates are taken as shown in FIG. 3, the size of the groove between the chips tends to be irregular, and the error is large.
[0060]
A third advantage is that the LSI design information 107 may be replaced for each type of chip, so that the flexibility of the system is improved and a failure analysis system for different types of chips can be constructed more easily.
[0061]
The fourth advantage is that since the LSI design information 107 holds correction values when using an observation device and an analysis device, an improvement in accuracy when using these devices can be expected.
[0062]
[0063]
A fifth advantage is that by holding the size of each memory cell as LSI design information 107, it is possible to easily and accurately convert cell address information and length information using an observation device and an analysis device. It has become.
[0064]
By adding the LSI design information 107 to the system, the above-described advantages are obtained, and the availability and flexibility of the system are improved.
[0065]
[III]
Next, the FB data processing steps, in particular, the data compression method and its decompression method will be described in detail with reference to FIGS. 5 to 9 and Tables 1 and 2.
First, the concept of the data compression method according to the present embodiment and how to hold compressed data will be described with reference to FIG. 6 and Tables 1 and 2.
[0066]
FIG. 6 is a diagram showing various patterns of FB in the chip. As internal data, it is common to have 1-bit information with good bits being 0 and bad bits (FB) being 1, but in FIG. 6, good bits are left blank and bad bits (FB) which are problematic are 1 Is displayed.
[0067]
Table 1 is a table showing how each pattern in FIG. 6 is compressed.
[Table 1]

[0068]
Table 2 is a table showing the number of bits required when the data is compressed according to each pattern shown in FIG.
[Table 2]

[0069]
This compression methodIsAs shown in FIG. 6, the pattern generated in the cell is divided into six types, and compression is performed differently.
Table 1 shows how each pattern in FIG. 6 is compressed. Note that each pattern in FIG. 6 is referred to by a method described in the second column of Table 1.
[0070]
Here, it should be noted that the data has no information on the shape pattern. This is because the compressed data can be identified by taking measures such as different storage files. Also in this regard, an improvement in the data compression ratio can be expected.
Although the number of bits required for storage is as shown in Table 2, only the optimum storage bits are required in accordance with each pattern. In particular, the larger the FB to be compressed, the greater the effect of memory compression. Also increases.
[0071]
Here, a method of actually compressing data classified as described above will be described with reference to FIGS. 7 and 9.
FIG. 7 is a diagram illustrating a method of dividing the FB group (diagonalization).
FIG. 8 is a diagram showing how to hold diagonalization data.
FIG. 9 is a diagram showing a method of dividing the FB group (vectorization) and how to hold data.
[0072]
In the following, it is also described that the above-mentioned six types of patterns can be covered by a technique called diagonalization and vectorization for simple compression.
In this case, since two types of compression are performed, the compression ratio is slightly lower than when compression is performed for every six types, but there is an advantage that the algorithm (a program for realizing) is simplified. .
[0073]
In a method called diagonalization, as shown in FIG. 7, first, an FB lump (hereinafter, referred to as an “FB group”) is divided into several rectangles. Then, each rectangular FB data is compressed. As shown in FIG. 8, the data is held at (x1, y1, x2, y2), and (x1, y1), (x2, y2) are diagonal coordinates of a rectangle. In addition, when a rectangle is divided and a line is missing or a pair is missing, the first bit and the end bit are used as diagonal coordinates. When an isolated point is reached, (x1, y1) = (x2, y2).
[0074]
Next, a method called vectorization will be described. According to this method, as shown in FIG. 9, the FB group is divided into several missing lines, and the coordinates (x, y) of the first bit of each missing line and the number k of FBs constituting the missing line are defined as data values. I do. That is, the compressed data takes the form (x, y, k). If an isolated point occurs due to division into missing lines, data may be stored as (x, y, 1).
[0075]
Next, an algorithm of data compression will be described with reference to FIGS.
First, the algorithm of the physical conversion will be described. The physical conversion is to replace the information of the logical coordinate system of FIG. 4 with information in which memory cells are unitarily arranged.
[0076]
FIG. 5 is a diagram showing a schematic flow of the physical conversion.
First, data is read (step 501).
Next, the LSI design data of the corresponding type is called (step 502).
Next, the design information of the memory configured in the above-described mirror inversion pattern is rearranged in the forward direction (step 503).
[0077]
Next, good or bad of each bit is recorded one by one in the Y direction from the lower left bit in FIG. 4 (step 504).
When one column has been read in the Y direction, one bit is shifted in the X direction, and similarly, good or bad of each bit is recorded one by one in the Y direction. If all the bits are good or bad, the process ends (step 505).
Next, the entire flow from data reading to compression storage, decompression, and display will be described.
[0078]
FIG. 10 is a diagram showing a flow of a method of selectively using several compression methods for each FB shape in a chip. More specifically, FIG. 10 shows a method in which several compression methods are selectively used for each FB shape in a chip as described above, that is, diagonalization is performed when blocks are missing, and vectors are used when vertical and horizontal lines are missing. 4 is a flowchart of a method of setting the coordinates (x, y) of the first bit as a data value in the case of missing of the paired vertical and horizontal bits, and using the coordinates (x, y) of the bit as the data value in the case of an isolated point.
[0079]
However, these flowcharts are for compression, decompression, and display for one wafer. Therefore, when the process is performed on a plurality of wafers, this flow may be repeated.
[0080]
In the following, with reference to FIG. 10, a schematic procedure up to storage by using several compression methods for each shape in a chip will be described.
[0081]
First, the type of data to be handled is recognized (step 1001).
Next, the test data is read into the memory in 8-bit units (step 1002).
Then, a return code is inserted every N bytes to give the data two-dimensional coordinates (step 1003). Here, N is the number of bits arranged in the horizontal direction of the chip, and the position where the return code is inserted differs depending on the type.
[0082]
Next, the shape of the FB in the chip is recognized (step 1004).
Then, for each shape of (Step 1004), a compression method is selectively used, such as diagonalization of block loss and vectorization of line loss (Step 1005).
Thereafter, data compression is performed (step 1006).
Next, it is checked whether data compression has been performed for all the shapes in the chip (step 1007).
[0083]
If all the data in the chip has not been compressed, the loop of (step 1008) is repeated.
When the compression is completed, the compressed data for one chip is stored in the hard disk (step 1009). If the storage area of the created compressed data is changed for each shape in the chip, it is not necessary to provide a parameter for distinguishing the shapes in the compressed data.
[0084]
Next, it is checked whether the data of all chips has been stored (step 1010).
If the saving has not been completed for all the chips, the loop of (Step 1011) is repeated.
[0085]
Next, with reference to FIG. 11, a schematic procedure for selecting a compression method for each chip and storing the compression method will be described. That is, this is a compression method in which the shape is recognized on a chip-by-chip basis and one of the above-described vectorization or diagonalization is selected as an optimal method.
[0086]
FIG. 11 is a diagram showing a flow of a method for selecting a compression method for each chip.
First, the type of data to be handled is recognized (step 1101).
Next, the test data is read into the memory in units of 8 bits (step 1102).
Then, a return code is inserted every N bytes to give the data two-dimensional coordinates (step 1103). However, N is the number of bits lined up in the horizontal direction of the chip, and therefore, the position where the return code is inserted differs depending on the type.
[0087]
Next, the shape of the FB in the chip is recognized (step 1104). At this time, the number of each shape is counted.
Next, one compression method is selected according to the situation of (Step 1104) (Step 1105). In other words, if the total capacity of missing lines before compression in one chip is larger than other shapes, select the vectorization method. If the total capacity of missing blocks before compression is large, use the diagonalization method. Is selected. In the case of an isolated point, the format of the stored data is the same as (x, y) regardless of which method is used, so that either method may be selected. In this embodiment, a diagonal ratio method is selected.
Then, data compression is performed (step 1106).
[0088]
Next, the compressed data for one chip is stored in the hard disk (step 1107).
Next, it is checked whether the data for one wafer has been stored (step 1108).
If the data has not been stored in all the chips yet, the loop of (Step 1109) is repeated. The compression method may be replaced with a method for selecting a compression method for each wafer. Next, restoration and display of compressed data will be described with reference to FIG. Through the following data processing, the operator can show the tester data on the display device, and can analyze the distribution of the FB.
[0089]
FIG. 12 is a diagram showing a flow for restoring and displaying data for one wafer.
In the present embodiment, an example in which a CRT having about 480 pixels in length and 640 pixels in width is used as a display device will be described.
[0090]
The compressed data for one wafer is called from the hard disk (step 1201).
Next, in order to perform high-speed screen display, an operation called pixel conversion is performed (step 1202).
Then, the obtained coordinates are displayed (step 1203).
[0091]
The following is a supplementary explanation of pixel conversion.
This pixel conversion is performed using only the compressed data. Depending on the resolution of the CRT, depending on the specification of the wafer (in the case of a chip having a storage capacity of 1 mega, the chip length is 2048 bits, the width is 512 bits, and about 150 chips per wafer), one memory cell is one pixel. Display may not be possible. Therefore, image compression is performed to display the entire wafer. The process at this time is pixel conversion.
[0092]
In this process, when a wafer of m bits long and n bits wide is displayed on a wafer, the chip length is reduced to 1 / s and the width is reduced to 1 / t. Therefore, an area of s bits vertically and t bits horizontally is displayed by one pixel on the CRT. Therefore, when even one bit contains FB in this area, the entire area is displayed as an FB area. Taking block missing data (x1, y1, x2, y2) as an example of actual processing, diagonal coordinates of compressed data are each divided by the number of bits k per pixel, and coordinates (x1 / k, y1 /) on the CRT are obtained. k, x2 / k, y2 / k).
[0093]
Next, a detailed algorithm of compression will be described with reference to FIG. In this method, as described above, a compression method is divided for each shape of the FB, and data compression is performed efficiently. That is, this is the most efficient compression method in which the manner of storage is changed for each of the six types of FB patterns. Here, a specific compression algorithm for that purpose will be shown.
[0094]
FIG. 13 is a diagram showing a detailed flow when data compression is performed for each FB shape in a chip.
Here, how to take the coordinates follows FIG. Therefore, the origin is the lower left bit in FIG.
In this method, a compression method is selected for each shape of the FB in a chip to efficiently perform data compression. However, a compression method may be selected for each wafer or chip.
[0095]
First, data obtained from the tester is read, and all bits have two-dimensional coordinates (step 1301).
Then, the variables k, p, and r are given an initial value of 1, and the variable q is given an initial value of 0 (step 1302).
Next, the bit values (0 or 1) are sequentially read from the origin (0, 0), and the reading is continued until the bit values become 0 (step 1303).
It is checked whether all the bits are 0 for the read bit (step 1304).
[0096]
If this condition is not satisfied, the coordinates of the bit whose value is 1 are set to A (i, j), and the bit A (i + k, j) to the right of A (i, j) = 1 (where k = 1) is checked (step 1305).
If this condition is satisfied, the value of k is updated by 1 (step 1306), and this operation is repeated until the value of A (i + k, j) becomes 0.
Then, when the value of A (i + k, j) becomes 0 in (Step 1305), it is checked whether k = 1 (Step 1307),
[0097]
If this condition is satisfied, a value A (i, j + p) = 1 (where p = 1) immediately above A (i, j) is checked (step 1308).
If A (i, j + p) = 1, the value of p is updated by 1 (step 1309), and this operation is repeated until A (i, j + p) = 0.
At (Step 1308), when A (i, j + p) = 0, check whether p = 1 (Step 1310),
If the condition is satisfied, compressed data A (i, j) is created as isolated point data (step 1311),
[0098]
This data is stored (step 1312).
Then, the value of the data in the compressed area is rewritten from 1 to 0 (step 1313).
If p ≠ 2 in (Step 1314), compressed data A (i, j, p) is created as vertical line missing data (Step 1315),
The data is saved (step 1312).
[0099]
Then, the value of the data in the compressed area is rewritten from 1 to 0 (step 1313).
If k ≠ 1 in (step 1307), it is checked whether the value A (i, j + p) = 1 (p = 1) immediately above A (i, j) (step 1317),
If the condition is satisfied, the value of p is updated by 1 (step 1318), and this operation is repeated until A (i, j + p) ≠ 1.
When A (i, j + p) ≠ 1, it is checked whether p = 1 (step 1319). If the condition is satisfied, it is checked whether k = 2 (step 1320).
[0100]
If the condition is satisfied, horizontal pair bit missing data is created (step 1311).
Create compressed data A (i, j) (step 1321)
The data is saved (step 1312).
Then, the value of the data in the compressed area is rewritten from 1 to 0 (step 1313).
If k ≠ 2 in (Step 1307), compressed data A (i, j, k) is created as horizontal line missing data (Step 1322),
The data is saved (step 1312).
[0101]
Then, the value of the data in the compressed area is rewritten from 1 to 0 (step 1313).
If p ≠ 1 in (step 1319), it is checked whether A (i + r, j + q) = 1 (where r = 1, q = 0) (step 1323),
If the condition is satisfied, the value of q is updated by 1 (step 1324), and this operation is repeated until A (i + r, j + q) ≠ 1.
Then, when A (i + r, j + q) ≠ 1, it is checked whether p = q (step 1325),
[0102]
If the condition is satisfied, the value of r is updated by 1 (step 1326),
q = 0 is set (step 1327).
If p ≠ q, check if r = 1 (step 1328),
If the condition is satisfied, the number of consecutive bits in the x and y directions based on A (i, j) = 1 is compared, and the longer line missing data is created (step 1329).
This data is saved (step 1312),
The value of the data in the compressed area is rewritten from 1 to 0 (step 1313).
[0103]
If r ≠ 1 in (step 1328), compressed data A (i, j, i + r-1, j + q-1) is created as block missing data (step 1322).
Then, this data is stored (step 1312),
The value of the data in the compressed area is rewritten from 1 to 0 (step 1313).
In step 1304, if the values of all the bits are 0, the compressed data for one chip is stored in the hard disk (step 1331),
It is checked whether all data in the wafer has been saved (step 1332).
If the condition is satisfied, the data for one wafer is compressed (step 1332).
[0104]
If the condition is not satisfied in (Step 1332), the above operation is repeated for another chip.
It should be noted that all data are stored in separate storage areas.
[0105]
[IV]
In the following, how the chip failure is displayed and the analysis proceeds will be described.
The operator searches for FB data on a desired wafer by designating the type, lot number, wafer number, and the like. The retrieved data is restored from the compressed state and shown on the display device.
[0106]
The display format is shown in FIGS.
First, the screen configuration of the present system will be described with reference to FIG.
FIG. 14 is a diagram illustrating a configuration of a system screen displayed on the display device.
As shown in FIG. 14, the analysis screen of this system is mainly divided into four.
[0107]
The main screen 1401 displays a part to be analyzed.
On the sub-screen 1 (1402), the data (type of product, lot No., wafer No., size,...) And the measurement conditions of the tester (power supply voltage, operating temperature, access time,. ) Is displayed.
The sub-screen 2 (1403) displays a category in the wafer (a classification to be performed on a chip in the wafer for inspection) and the like.
The sub-screen 3 (1404) displays the mat configuration in the chip and the like. Also, sub-windows are opened as needed.
[0108]
Now, an advantage of displaying the measurement conditions of the test displayed on the sub-screen 1 (1402) will be described.
Semiconductor failures can be broadly classified into failures caused by problems in setting standard values of test conditions such as power supply voltage and measurement temperature, and defects caused by problems in the manufacturing process. In the former case, when a defect occurs within the standard value of each measurement condition, it is important to investigate under what condition the number of defects increases or decreases, and to investigate the cause. Therefore, the test conditions and the like are displayed on the sub screen 1 (1402).
[0109]
Then, by displaying the conditions, it becomes clear whether the measurement is within the standard value or the measurement outside the standard value, so that the analysis can be performed efficiently. For example, it is assumed that FB occurs when measurement is performed according to a standard value. Therefore, in order to investigate the cause of the FB, the width of the standard value is narrowed by the value of the power supply voltage, and the difference is compared.
If FB is newly generated, it is considered that the margin of the power supply voltage is insufficient.
[0110]
On the other hand, if a new FB is not generated even when the standard value of the power supply voltage is changed, the measurement is performed by changing the values of other measurement conditions, and if the same result is obtained in all the measurements, the FB is It is considered that there is a problem in the manufacturing process such as foreign matter and poor appearance.
[0111]
Now, a case where a failure analysis is actually performed using a specific example will be described with reference to FIGS.
FIG. 15 is a diagram showing an example of a distribution display of the FB on the wafer displayed on the display device.
FIG. 16 is a diagram showing an example of a distribution display of FBs in a chip displayed on a display device.
FIG. 17 is a diagram showing an example of the distribution display of the FBs in the mat displayed on the display device.
FIG.Other functions of the system to which the present invention is appliedFIG. 9 is a diagram showing an example of a distribution display of FBs in a shot displayed on a display device which is a.
[0112]
As shown in FIG. 15, a whole image of the wafer is shown, in which the distribution of FB in each chip is shown.ButIs displayed. The operator selects a chip display from the menu and specifies a desired chip from the sub-screen 2 (1501) using a mouse or the like.
When a desired chip is designated, an entire chip image as shown in FIG. 16 is displayed. The distribution of FB in the chip is displayed on the whole chip image. The sub screen 3 (1601) shows the mat configuration in the chip. The operator selects a mat display from the menu and designates a desired mat with a mouse or the like from the sub screen 3 (1601). An entire mat image as shown in FIG. 17 is displayed.
[0113]
When a shot display is selected from the menu 1503 and a desired chip is selected on the sub screen 1 (1501), a shot including the specified chip as shown in FIG. 18 is displayed. Here, the shot is an exposure unit for exposing a plurality of chips at once by an exposure apparatus.
Also, when displaying as described above, as shown in FIG. 3, the orientation flat side (the lower part where the wafer is flat) is the X axis, the left side is the Y axis, and the intersection of the X axis and the Y axis is the origin. When the number indicating the chip position on the wafer is the wafer display, 1504 and 1505 are displayed, and when the chip display is the chip display, 1602 and 1603 are displayed, respectively. The position has been made clear.
[0114]
From the same point of view, in the case of the mat display, the mat positions in the chip are displayed on 1701 and 1702 for the convenience of the analyst.
[0115]
Now, referring to FIGS. 19 and 20, when the analyst wants to know the detailed FB distribution in bit units,This is another function of the system to which the present invention is applied.The case where the enlargement function is used will be described.
FIG. 19 is a diagram illustrating an example in which the distribution of FB in a chip displayed on the display device is enlarged and displayed.
[0116]
This enlarged display function is a function for enlarging and displaying an image when a worker wants to partially enlarge the image on a screen such as a wafer display or a chip display.
When the operator wants to enlarge a part on a screen such as a wafer display or a chip display, and designates a desired part with a mouse, an enlarged display screen is newly opened as shown in FIG.
[0117]
When the image is displayed with the enlargement ratio further increased, the enlargement ratio can be freely changed by designating the enlargement ratio button 1901 at the top of the screen with a mouse. Since (x, y) coordinates (1902, 1903) based on the design information are displayed on the screen, the position of the FB can be easily confirmed. When the magnification is changed, the display of the coordinates changes accordingly. This enlargement function can be performed from any screen including a wafer display, a shot display, a chip display, a mat display, and an overlap display.
[0118]
Next, referring to FIG.This is another function of the system to which the present invention is applied.Describe the scale function.
FIG. 20 is a diagram illustrating an example in which the scale displayed on the display device is displayed.
[0119]
When the operator designates the scale function, a rule 2001 as shown in FIG. 20 is displayed on the analysis screen. This ruler can change the direction and position freely in the vertical and horizontal directions, and is effective for checking the distribution range of FB, the bit size, the mat interval, and the like. The ruler can be displayed on any screen of a wafer display, a shot display, a chip display, a mat display, an overlap display, and an enlarged display. The scale of the rule matches the scale of each display screen, and the scale of the rule changes each time the analysis screen is changed.
[0120]
[V]
Next, using FIG. 21 and FIG.This is the basic function of the present invention.The superposition function will be described.
First, the superposition algorithm will be described with reference to FIG.
FIG. 21 is a conceptual diagram showing a method of superposition.
[0121]
First, the compressed data on the same wafer stored in the database is called up for two chips, and is returned to the state before compression, that is, 0, 1 data on the memory. Then, the following operation is performed. As shown in FIG. 21, the values of the corresponding cells of chips A and B are obtained. Next, if the compressed data of another chip is called from the database and converted to 0, 1 data is C, the sum of the previously obtained (A + B) and the value of C is calculated. Hereinafter, the compressed data is sequentially called from the database, and the same processing is performed. Assuming that the finally obtained value is END, the value of each cell of the END indicates the number of chips in which the FB has occurred at the same cell position among the superimposed chips. By this processing, a result obtained by superimposing chips in the same wafer can be obtained. When the above result is displayed on the screen, the display color is changed according to the value (the number of overlapping sheets) (2101) indicated by each cell to clarify the overlapping state.
[0122]
As described above, the superposition of the chips in the same wafer has been described. When the superposition between the wafers is performed, the data of the chips at the same position on different wafers are sequentially called,
What is necessary is just to perform the same processing as the processing mentioned above.
By performing these processes, screens such as wafers, shots, and chips described below are created.
[0123]
Now, referring to FIG.This is another function of the system to which the present invention is applied.An analysis function of overlaying shot units in a wafer will be described.
FIG. 22 is a diagram illustrating an example in which the distribution of FBs is superimposed and displayed for each shot displayed on the output device.
[0124]
As described above, the exposure apparatus exposes a plurality of chips at a time. The exposure unit was called a shot. Here, a case where two chips are exposed at one time will be described. If a defect or foreign matter exists on the photomask used for exposure, FB appears repeatedly at the same position in the shot. When the operator designates the shot unit superimposition function while looking at the whole image of the wafer, a shot superimposition window for superimposing and displaying the distribution of FB for each shot 2201 in the wafer is opened. In this window, the outer shape of the chip and the distribution of FBs in each chip are displayed.
[0125]
When showing the distribution of FBs, colors and meshes are displayed separately according to the number j of FBs existing at the same location. The display method calculates j / i for the total number of shots i, divides the value into, for example, three, and changes the color, mesh, etc. for each range (2202, 2203, 2204).
[0126]
By doing so, it is known that FB is repeatedly generated for each shot at a portion where j / i is large. Therefore, by examining the corresponding portion on the mask, it is probable that a defect or foreign matter can be found on the photomask. And a more appropriate result can be obtained.
[0127]
Next, referring to FIG.This is the basic function of the present invention.An analysis function called chip unit superposition will be described.
FIG. 23 is a diagram illustrating an example in which the distribution of the FB is displayed in a superimposed manner for each chip displayed on the output device.
[0128]
If there is an error in the design of the circuit pattern or a defect such as insufficient margin, FBs are repeatedly generated at the same location in the chip. When the operator designates the chip unit superimposing function while viewing the whole image of the wafer, the distribution status of the FB is displayed for each chip 2301 in the wafer.
When indicating the distribution of the FB, the same display method as that of the shot unit superposition is used. However, the total number of shots i here is the total number of chips. Here, if the value of j / i is large, it is considered that there is a defect in the design at the corresponding location, and by reviewing the design, a failure factor such as an error in the design of the circuit pattern or a defect such as insufficient margin is more appropriately found. Can.
[0129]
Next, referring to FIG.This is another function of the system to which the present invention is applied.An analysis function called wafer unit overlay will be described.
FIG. 24 is a diagram illustrating an example in which the distribution of FBs is superimposed and displayed for each wafer displayed on the output device.
[0130]
For example, if there is a defect in the film forming apparatus and there is an abnormality in the film quality or the film thickness, the distribution of FB in the wafer surface is shifted 2401. Such an offset of the FB can be made obvious by superimposing the distribution of the FB on a plurality of wafers. BookAspectIn, the operator can perform wafer unit superimposition by using the above-described entire wafer display window by designating the product name, lot number, and wafer number of a desired wafer (plurality). If, for example, an abnormality in the film quality or film thickness is found by superimposing the FBs, check the film forming device. If the film thickness or film quality is being inspected after film formation, check the inspection device itself or the management standard. By doing so, the cause of the failure can be found more appropriately.
[0131]
[VI]
Next, referring to FIG.This is one method of realizing the present invention.A technique called grouping will be described.
FIG. 25 is a diagram showing a flow showing the procedure of grouping.
[0132]
thisThe data compression method divides the FB group to perform data compression efficiently.,In order to recognize that each of these divided was the same FB groupofMethod.
As a result, a collision between the tester data and other measurement data, for example, foreign matter data, is obtained.ComeWhen performing the matching analysis, it is clear how much FB is generated due to the influence of one foreign matter. This process may be performed before creating the compressed data and storing the compressed data in the database, or may be performed when the data is actually transferred to the matching analysis or observation device.
[0133]
First, the stored compressed data is sequentially called.
Next, G_max= 1 is set as an initial value (step 2501).
And the value of the flag is F_AIt is checked whether = 0 (step 2502).
If F_AIf = 0, it is checked whether there is data B adjacent to data A (step 2503).
[0134]
If there is data B in contact, G which is the group number of B_BIt is checked whether or not the value is 0 (step 2504).
G_BIf = 0, G is the group number of A_AAnd G_BG_maxIs substituted (step 2505).
Next, it is checked whether there is data C in contact with the upper side of A (step 2506). G, which is the group number of C, if any_CIt is checked whether or not the value is 0 (step 2507).
[0135]
G_C= 0, G_CG_maxIs substituted (step 2508).
And G_maxIs updated by 1 (step 2509).
Finally, F_AIs converted from 0 to 1 (step 2510).
In step (2506), if there is no data C adjacent to A, G_maxIs updated by 1 (step 2509).
[0136]
And F_AIs converted from 0 to 1 (step 2510).
G in (Step 2507)_CIf ≠ 0, G_AAnd G_BG_CIs substituted (step 2511).
And F_AIs converted from 0 to 1 (step 2510).
In step 2504, G_BIf ≠ 0, G_AG_BIs substituted (step 2512).
[0137]
Next, it is checked whether there is data C in contact with the upper side of A (step 2513).
G, if any_CIs checked to see if it is 0 (step 2514).
G_C= 0, G_CG_BIs substituted (step 2515).
And F_AIs converted from 0 to 1 (step 2510).
(Step 2514) G_CIf ≠ 0, G_B≤G_CIs checked (step 2516).
[0138]
If this inequality holds, G_CG_BIs substituted (step 2515).
And F_AIs converted from 0 to 1 (step 10).
(Step 2516) G_B> G_CThen G_AAnd G_BG_CThe value is substituted (step 2517).
And F_AIs converted from 0 to 1 (step 2510).
In step 2503, if there is no data B adjacent to A, it is checked whether there is data C adjacent to A (step 2518).
[0139]
If there is data C that touches, G_CIt is checked whether the value of is 0 (step 2519).
G_C= 0, G_AAnd G_CG_maxIs substituted (step 2520).
And G_maxIs updated by 1 (step 2509), and F is updated._AIs converted from 0 to 1 (step 2510).
G in (Step 2519)_CIf ≠ 0, G_AG_CIs substituted (step 2521).
[0140]
And F_AIs converted from 0 to 1 (step 2510).
If there is no data C in contact with the upper side of A in (Step 2518), G_AG_maxIs substituted (step 2522).
And G_maxIs updated by 1 (step 2509), and F is updated._AIs converted from 0 to 1 (step 2510).
(Step 2502) F_AIf $ 0, the data is read continuously until the value of the flag of all data becomes 1.
If the flags of all data are 1 (step 2523), the operation is stopped.
[0141]
[VII]
Next, referring to FIGS. 26 and 27,This is another function of the system to which the present invention is applied.The function of estimating the cause of the failure from the shape distribution of the FB will be described.
FIG. 26 is a diagram illustrating a display example (part 1) of the distribution shape of the FB displayed on the output device.
FIG. 27 is a diagram illustrating a display example (part 2) of the FB distribution shape displayed on the output device.
[0142]
The failure cause database contains information based on expert knowledge and past analysis results. When the analyst first specifies the failure cause estimating function, specifies a desired FB or FB group, and searches the data database, an item considered to be the cause of the FB is output.
For example, as shown in FIG. 26 (A), when only one memory cell in the chip is FB, if that cell is specified and a database search is performed, an indication that foreign matter is attached is displayed on the memory cell. The cause of failure displayed here is not always one item, and in the case of FIG. 27, a plurality of items may be displayed. FIG. 27 shows that foreign matter adheres to the line-missing intersection (A) and that the peripheral circuits (B) and (C) are short-circuited or disconnected. This defective item can be displayed with a higher priority than the result of the past analysis. When the cause of the failure, the failure process, and the like are clear from the result, the result is fed back to the related department.
[0143]
[VIII]
Next, referring to FIG.This is another function of the system to which the present invention is applied.The function of an observation system using an electron microscope (hereinafter abbreviated as “SEM”) will be described.
FIG. 28 is a diagram showing coordinate reference points in a chip.
[0144]
A representative point is extracted based on the result of the analysis of the FB data or the comparison analysis of the FB data with the foreign substance inspection data / appearance inspection data. Then, the coordinates of the representative point are calculated, and the coordinate data is sent to a data processing device attached to the SEM or the like.
At this time, since the coordinate system in the chip differs depending on each inspection apparatus (tester, foreign substance inspection apparatus, appearance inspection apparatus, SEM, laser microscope, etc.), an error occurs if simple data transfer or data comparison is performed. Would. That is, a reference pattern 401 for determining coordinates in the chip as shown in FIG. 4 is provided in the chip, and where the reference point in the pattern is set as a reference point differs depending on each device. Therefore, the coordinates of the coordinate reference point of each device and the relative error between the devices are calculated in advance from the design information, and the information is registered in a database. Then, when performing data transfer and butting analysis with other data, the coordinate calculation is performed by correcting an error between coordinate systems.
[0145]
For example, in FIG. 1, when the analyst performs analysis with the FB analysis system 105 and then transfers the coordinates of a certain memory cell to the SEM as the observation device 109 for observation, the following processing is performed, and then data transfer is performed. . First, FB data is converted from logical coordinates to physical coordinates. Further, an error with the SEM is corrected. That is, as shown in FIG. 28, assuming that the actual coordinates of the FB in the tester are (x, y) (2801) and the correction values are (a, b) (2802), the FB coordinates (X, Y) in the SEM coordinate system (2803) is given by the following equation.
[0146]
(Equation 1)
(X, Y) = (x, y) + (a, b)
[0147]
Therefore, the value of (x + a, y + b) is transferred.
When performing matching with other data, coordinate conversion may be performed in a similar manner. In a SEM or the like, a corresponding position on a wafer or chip is observed based on the obtained coordinate data. Then, through observation, it is determined whether or not there is a foreign substance or a flaw at the representative point and its surroundings.
As described above, it is an advantage that the LSI design information 107 is used as a system configuration requirement that the correction for each device can be uniformly performed.
[0148]
At the time of observation, since the semiconductor device has a layered structure, it is necessary to peel off some upper layers as necessary. Further, if no abnormality such as a foreign substance or a scratch can be confirmed as a result of the observation, the observed layer is peeled off, and the lower layer is observed. Note that there is a known method called "etching" as a means for peeling off, and in this embodiment, etching can be performed without inconvenience.
The observation image is stored in a suitable storage medium, for example, a hard disk, an optical disk, or the like, via the data processing device. At the time of storage, an identifier uniquely determined at least in the storage medium is added to the observation image data. The calculation of the representative point may be performed by a data processing device.
[0149]
Further, the observation device is not limited to the SEM, but may be any device that can obtain a magnification suitable for observation. If foreign matter or impurities are found when observed with an SEM or the like, the components are analyzed. The analysis itself may be performed in an apparatus such as an SEM, or may be performed in another apparatus. When performed by another device, the coordinate data is transmitted via a network or recorded on a portable storage medium so as to be passed. As an analyzer, an energy dispersive X-ray spectroscope (in FIG. 1, abbreviated as “EDX”), a laser mass spectroscope (in FIG. 1, abbreviated as “laser mass”) And an infrared absorption spectroscope (in FIG. 1, it is abbreviated as "infrared spectroscopy").
[0150]
[IX]
Next, referring to FIG.This is another function of the system to which the present invention is applied.A description will be given of a function of managing a wafer inspection history, a function of instructing a next inspection process and inspection contents, and a function of acquiring a past inspection content of a target by inputting a lot number or a wafer number. .
FIG. 29 is a conceptual diagram of a system that manages the inspection history of a wafer using an IC card and a computer system and instructs an inspection process and inspection contents.
[0151]
First, when performing a foreign substance inspection or an appearance inspection, at the time of inspection, an inspection process, inspection conditions, inspection contents, inspection results, and the like are stored in a portable storage medium having a display function (for example, an IC card 292 with a display function). input. If the storage medium is transported along with the inspected lot, it is convenient for work. In this way, the inspection history of lots and wafers can be easily obtained by display on the IC card or by the output device 294 of the computer system 295.
Alternatively, by storing this in the inspection history database 297 and inputting the lot number or wafer number from the keyboard 296 of the computer system 295, the past inspection contents of the target can be known from the output device 294. Further, by using the inspection process and the inspection content instruction program of the computer system, it is possible to determine, based on the data stored in the storage medium, the content of the inspection to be performed in the subsequent processes, whether or not to perform the inspection itself, and the like. By automation, planning for inspection can be omitted and work efficiency can be improved.
[0152]
For example, it is possible to perform an operation of performing a foreign substance inspection in a film forming step and performing an appearance inspection after completion of a photolithography step immediately after the foreign substance is detected in an amount larger than a predetermined reference. By operating in this manner, it is possible to analyze whether the attachment of foreign matter has affected the pattern formation.
In addition, since only the lot or wafer to which extraordinarily many foreign substances are attached needs to be subjected to the appearance inspection, if the inspection speed of the appearance inspection is lower than the inspection speed of the foreign substance inspection, it is possible to determine the lot and the process to be subjected to the appearance inspection. Will be possible.
[0153]
[X]
Next, the present inventionIs another function of the system to whichFunction of matching analysis of FB data and foreign matter inspection data / visual inspection data
Will be described.
[0154]
First, the operator designates a function of matching analysis of FB data and foreign substance inspection data / visual inspection data, and inputs conditions such as a kind name of a lot / wafer to be analyzed, a wafer size, a lot number, a wafer number, a measurement date, and the like. Then, by searching the database, the desired data is called out, and the position coordinates of the foreign matter or the scratch and the cell position coordinates of the FB are compared. It becomes clear. As a result, it is possible to narrow down the cause of the defect and the step in which the defect occurs. Further, when performing a detailed analysis, desired coordinates may be transferred to an observation device or an analysis device. In this matching analysis, as described above, since the coordinate system differs depending on each inspection device, coordinate comparison is performed after unifying the coordinate systems.
[0155]
[0156]
[0157]
[0158]
[0159]
【effect】
ADVANTAGE OF THE INVENTION According to this invention, the cause of a failure can be investigated at an early stage, the failure which occurs intensively can be prevented, and the product yield can be improved.
[Brief description of the drawings]
FIG.UnfortunateIt is a basic conceptual diagram of a good analysis system.
FIG. 2 is a conceptual diagram showing a detailed configuration of an FB analysis system.
FIG. 3 is a diagram schematically showing chips arranged on a wafer.
FIG. 4 is a diagram showing a configuration inside a chip.
FIG. 5 is a diagram showing a schematic flow of physical conversion.
FIG. 6 is a diagram showing various patterns of FB in a chip.
FIG. 7 is a diagram showing a method of dividing the FB group (diagonalization).
FIG. 8 is a diagram showing how to hold diagonalization data.
FIG. 9 is a diagram showing a method of dividing the FB group (vectorization) and how to hold data.
FIG. 10 is a diagram showing a flow of a method of selectively using several compression methods for each FB shape in a chip.
FIG. 11 is a diagram showing a flow of a method for selecting a compression method for each chip.
FIG. 12 is a diagram showing a flow for restoring and displaying data for one wafer.
FIG. 13 is a diagram showing a detailed flow when data compression is performed for each FB shape in a chip.
FIG. 14 is a diagram illustrating a configuration of a system screen displayed on the display device.
FIG. 15 is a diagram showing an example of a distribution display of FB on a wafer displayed on a display device.
FIG. 16 is a diagram showing an example of a distribution display of FB in a chip displayed on a display device.
FIG. 17 is a diagram showing an example of a distribution display of FBs in a mat displayed on a display device.
FIG. 18 is a diagram illustrating an example of a distribution display of FBs in a shot displayed on the display device.
FIG. 19 is a diagram illustrating an example in which the distribution of FB in a chip displayed on the display device is enlarged and displayed.
FIG. 20 is a diagram illustrating an example in which a scale displayed on a display device is displayed.
FIG. 21 is a conceptual diagram showing a method of superposition.
FIG. 22 shows an example in which the distribution of FB is superimposed and displayed for each shot displayed on the display device.
FIG.
FIG. 23 is a diagram illustrating an example in which the distribution of FBs is superimposed and displayed for each chip displayed on the display device.
FIG. 24 is a diagram showing an example in which the distribution of FBs is superimposed and displayed for each wafer displayed on the display device.
FIG. 25 is a diagram showing a flow showing a grouping procedure.
FIG. 26 is a diagram illustrating a display example (part 1) of a distribution shape of FB displayed on the display device.
FIG. 27 is a diagram illustrating a display example (part 2) of the distribution shape of FB displayed on the display device.
FIG. 28 is a diagram showing coordinate reference points in a chip.
FIG. 29 is a conceptual diagram of a system that manages an inspection history of a wafer using an IC card and a computer system, and instructs an inspection process and inspection contents.
[Explanation of symbols]
101-110 ...StructureBlock
201 to 212... Main constituent blocks of the FB analysis system
401 to 408: Main configuration of chip
501 to 505: Physical conversion processing steps
1001 to 1011... Data compression processing steps in a method of selecting a compression method for each FB distribution shape
1101 to 1109 Data compression processing steps in a method of selecting a compression method for each chip
1201 to 1203: Data restoration display processing steps
1301-1325 Processing steps of data compression method (details)
1401 to 2001: Contents to be displayed on the display device
2101: Number of overlapping chips
2201 to 2401 ... Contents to be displayed on the display device
2501 to 2523: Grouping processing step
2801 to 2803: coordinate reference points in the chip

Claims (3)

An electrical characteristic inspection device that inspects the work to be inspected and outputs an inspection result related to a fail bit of the inspection work; and an analysis unit that processes the inspection result output by the electric characteristic inspection device and outputs the processing result. Prepare,
The analysis unit obtains the number of chips in which a fail bit has occurred at the same cell position from the distribution of the fail bits in each area when the work to be inspected is divided into chip units, and in a manner corresponding to the number of chips. An inspection system for outputting a distribution of fail bits . An analysis unit that processes an inspection result related to a fail bit of a work to be inspected and outputs the processing result,
From the distribution of fail bits in each area when the work to be inspected is divided into chip units, the number of chips in which a fail bit has occurred at the same cell position is obtained, and the distribution of the fail bits is determined according to the number of chips. An analysis unit characterized by outputting. A production line for processing the workpiece, an electrical property inspection apparatus for inspecting the workpiece processed on the production line and outputting an inspection result regarding a fail bit of the workpiece, and processing the inspection result output by the electrical property inspection apparatus. And an analysis unit that outputs the processing result.
By the analysis unit, with the distribution of the fail bits of the first region distribution and the second region of the fail bit obtained by dividing the inspection work into chips, the fail bit in the position of the same cell chips occurrence Find the number,
A method for manufacturing an electronic device, comprising processing a workpiece while determining whether or not to take a measure against a defect using the number of sheets.

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