JP3570909B2

JP3570909B2 - Integrated circuit device having output circuit

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Publication number: JP3570909B2
Application number: JP32828998A
Authority: JP
Inventors: 淳匡酒向; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-11-18
Filing date: 1998-11-18
Publication date: 2004-09-29
Anticipated expiration: 2018-11-18
Also published as: JP2000156632A

Description

【０００１】
【発明の属する技術分野】
本発明は、出力回路を有する集積回路装置に関し、特に、製造プロセスによるばらつきによりトランジスタの特性に変動が生じても、出力回路の立ち上がり特性と立ち下がり特性とを整合させることができる集積回路装置に関する。
【０００２】
【従来の技術】
クロックに同期して所定のデータ出力を出力する出力回路は、高速動作を可能にする。同期型のＤＲＡＭ（ＳＤＲＡＭ）等の集積回路装置は、かかる出力回路を有し、外部から供給されるクロックに同期して、内部のデータを出力する。即ち、クロックに応答して内部データを出力回路の最終段の出力トランジスタから出力する。
【０００３】
かかる出力回路を設計する上で注意すべき点は、出力信号の立ち上がりのタイミングと立ち下がりのタイミングとをクロックから同じタイミングになるようにすることである。特に、出力回路の出力段に、ＣＭＯＳ回路が使用される場合、出力信号の立ち上がりは、Ｐチャネルトランジスタが出力端子の負荷を駆動することで実現される。また、出力信号の立ち下がりは、Ｎチャネルトランジスタが出力端子の負荷を駆動することで実現される。
【０００４】
更に、出力回路の出力段にＮチャネルトランジスタのプッシュプル型の回路が採用される場合は、出力信号の立ち上がりは高い電源に接続されたプルアップトランジスタの駆動により実現され、出力信号の立ち下がりは低い電源に接続されたプルダウントランジスタの駆動により実現される。
【０００５】
図１は、従来のＣＭＯＳ回路を利用した出力回路を示す図である。この出力回路は、内部回路から供給されるデータ入力Ｄｉｎに対して、出力のタイミングを制御するゲートクロックＧＴ，／ＧＴに同期して、データ出力Ｄｏｕｔを出力する。出力回路の構成は、ＰチャネルトランジスタＰ１０からなるデータ出力部ＯＵＴ１と、ＮチャネルトランジスタＮ１０からなるデータ出力部ＯＵＴ２と、それらのデータ出力部を制御するゲートＧ１，Ｇ２及びゲートＧ３，Ｇ４とを有する。
ゲートＧ１は、データ入力ＤｉｎをゲートクロックＧＴ，／ＧＴに同期して取り込むトランスファゲートＰ１，Ｎ１を有し、更に、取り込んだ信号Ｄ１をラッチするラッチ回路Ｌ１を有する。ゲートＧ２は、ラッチされた信号Ｄ１により制御されトランジスタＰ１０を駆動するＣＭＯＳインバータ（Ｐ２，Ｎ２）を有する。ゲートＧ３，Ｇ４は、ゲートＧ１，Ｇ２と同様の構成を有する。即ち、出力回路は、出力段のＰチャネルトランジスタＰ１０に対応する経路ＲＴ１と、出力段のＮチャネルトランジスタＮ１０に対応する経路ＲＴ２とを有する。
【０００６】
図２は、図１の出力回路の動作波形図である。図２（Ａ）は、データ出力ＤｏｕｔがＬレベルからＨレベルに立ち上がる時の、経路ＲＴ１，ＲＴ２でのそれぞれの信号Ｄ１〜Ｄ４、Ｄｏｕｔの波形を示す。また、図２（Ｂ）は、データ出力ＤｏｕｔがＨレベルからＬレベルに立ち下がる時の同様の信号波形を示す。
【０００７】
データ出力ＤｏｕｔがＬレベルからＨレベルに立ち上がる時は、経路ＲＴ１側では、ゲートＧ１では、ゲートクロックＧＴ，／ＧＴに応答して、トランスファーゲートＰ１，Ｎ１が導通し、信号Ｄ１を立ち上げる。それに応答して、ゲートＧ２では、ＮチャネルトランジスタＮ２が導通し、信号Ｄ２を立ち下げ、出力段ＤＯＵＴ１のＰチャネルトランジスタＰ１０が導通し、出力ＤｏｕｔをＬレベルからＨレベルに立ち上げる。その場合、経路ＲＴ２では、信号Ｄ３が立ち上がり、トランジスタＮ４が導通し、トランジスタＮ１０が非導通になる。
【０００８】
一方、データ出力ＤｏｕｔがＨレベルからＬレベルに立ち下がる時は、経路ＲＴ１側では、ゲートＧ１では、ゲートクロックＧＴ，／ＧＴに応答して、信号Ｄ１が立ち下がり、それに応答して、ゲートＧ２では、ＰチャネルトランジスタＰ２が導通して信号Ｄ２が立ち上がり、出力段ＤＯＵＴ１のＰチャネルトランジスタＰ１０を非導通にする。また、経路ＲＴ２では、信号Ｄ３が立ち下がり、トランジスタＰ４が導通して信号Ｄ４が立ち上がり、トランジスタＮ１０が導通し、データ出力Ｄｏｕｔを立ち下げる。
【０００９】
【発明が解決しようとする課題】
図１に示した出力回路は、ゲートクロックＧＴ，／ＧＴのタイミングに同期して、データ出力ＤｏｕｔがＬレベルからＨレベルへ、或いはＨレベルからＬレベルへ変化することが要求される。しかも、データ出力Ｄｏｕｔの変化のタイミングは、立ち上がり及び立ち下がりで同じであることが要求される。即ち、図２中の立ち上がり時の遅延時間ＴＡと、立ち下がり時の遅延時間ＴＢとが等しくなることが要求される。
【００１０】
しかしながら、かかる出力回路を有する集積回路装置の場合、製造ばらつきにより回路を構成するトランジスタの特性に変動が生じる。その場合、Ｎチャネルトランジスタの電流駆動能力が一定の方向に変動し、また、Ｐチャネルトランジスタの電流駆動能力が一定の方向に変動する等である。その結果、信号Ｄ１〜Ｄ４の波形の傾きが変動し、最終段におけるデータ出力Ｄｏｕｔの立ち上がりのタイミング及び立ち下がりのタイミングにばらつきが生じる。
【００１１】
例えば、製造ばらつきにより、Ｎチャネルトランジスタの電流駆動能力が低く変動したとすると、図２（Ａ）において、信号Ｄ２の立ち下がり波形が破線の如く緩慢になり、その結果、出力段のＰチャネルトランジスタＰ１０が導通するタイミングが遅れて、データ出力Ｄｏｕｔの立ち上がりタイミングがΔＴＡ分だけ遅れることが予想される。そして、製造ばらつきによってはＰチャネルトランジスタの特性に変動がなければ、データ出力Ｄｏｕｔの立ち下がり特性に遅れは生じない。その結果、データ出力Ｄｏｕｔの立ち上がりと立ち下がりのタイミングにずれが生じる。
【００１２】
更に、集積回路装置内の電源レベルと装置外の電源レベルとが異なる場合、出力回路において、信号の立ち上がり時の遅延特性と信号の立ち下がり時の遅延特性とが異なる。例えば、高い電源レベルから低い電源レベルに信号が伝播する場合、立ち上がり信号に対しては後段の低い電源レベルでの回路の応答が早く伝播遅延時間は短くなる。一方、立ち下がり信号に対しては、後段の低い電源レベルでの回路の応答が遅く伝播遅延時間は長くなる。かかる不整合は、出力回路の立ち上がり遅延時間と立ち下がり遅延時間とのずれを招く。
【００１３】
そこで、本発明の目的は、製造ばらつきによりトランジスタの特性に変動が生じても、データ出力の変化のタイミングにずれが発生することを防止した出力回路を有する集積回路装置を提供することにある。
【００１４】
更に、本発明の目的は、製造ばらつきに対してデータ出力の立ち上がりと立ち下がりのタイミングにずれが生じにくい出力回路を有する集積回路装置を提供することにある。
【００１５】
更に、本発明の目的は、入力と出力とで電源レベルが異なる出力回路において、出力の立ち上がりと立ち下がりのタイミングが同等になる集積回路装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明は、出力回路の最終段のプルアップ用トランジスタとプルダウン用トランジスタをそれぞれ駆動する第１の経路と第２の経路において、第２の経路内のプルダウン用トランジスタを駆動する信号の立ち上がり特性と、第１の経路内における所定の信号の立ち上がり特性とが、製造ばらつきによって同様の影響を受けるようにそれぞれの対応するトランジスタの電流駆動能力を設定する。また、第１の経路内のプルアップ用トランジスタを駆動する信号の立ち下がり特性と、第２の経路内における所定の信号の立ち下がり特性とが、製造ばらつきによって同様の影響を受けるようにそれぞれの対応するトランジスタの電流駆動能力を設定する。
【００１７】
その場合、同じ導電型のトランジスタは、製造ばらつきによって同様にその特性が変動することを利用する。即ち、プルアップ用トランジスタがＰチャネルトランジスタの場合は、第１の経路におけるプルアップトランジスタを駆動するＣＭＯＳインバータのＮチャネルトランジスタと、第２の経路内の他の信号の立ち下がり特性に起因するＮチャンネルトランジスタとについて、電流駆動能力対駆動容量負荷の比率を同程度にする。また、プルダウン用トランジスタがＮチャネルトランジスタの場合は、第２の経路内におけるプルダウントランジスタを駆動するＣＭＯＳインバータのＰチャネルトランジスタと、第１の経路内の他の信号の立ち上がり特性に起因するＰチャネルトランジスタとについて、電流駆動能力対駆動容量負荷の比率を同程度にする。
【００１８】
かかる構成にすると、製造ばらつきによりＰチャネルトランジスタの特性或いはＮチャネルトランジスタの特性がそれぞれ変動しても、第１の経路を経由する信号によりプルアップトランジスタが導通するタイミングと、第２の経路を経由する信号によりプルダウントランジスタが導通するタイミングとを常にそろえることができる。
【００１９】
上記の目的を達成するために、本発明は、タイミングクロックに同期して内部信号を出力端子から出力する出力回路を有する集積回路装置において、
前記出力端子に接続されたプルアップ用トランジスタとプルダウン用トランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用トランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用トランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記第１のゲートのトランスファーゲートの電流駆動能力と、前記プルダウン用トランジスタを導通させる前記第４の信号を生成する前記第４のゲート内のトランジスタの電流駆動能力とを、前記第２のゲートの駆動容量負荷と前記プルダウン用トランジスタの駆動容量負荷との比にほぼ対応するように設定し、
前記第３のゲートのトランスファーゲートの電流駆動能力と、前記プルアップ用トランジスタを導通させる前記第２の信号を生成する前記第２のゲート内のトランジスタの電流駆動能力とを、前記第４のゲートの駆動容量負荷と前記プルアップ用トランジスタの駆動容量負荷との比にほぼ対応するように設定したことを特徴とする。
【００２０】
上記の目的を達成するために、第２の発明は、第１の電源レベルの内部信号から第１の電源レベルより低い第２の電源レベルの出力信号を出力する出力回路において、プルアップ用Ｐチャネルトランジスタとプルダウン用Ｎチャネルトランジスタからなる最終段のゲートには、第２の電源を接続し、プルアップ用Ｐチャネルトランジスタを駆動する第２のゲートには、第２の電源を接続し、プルダウン用Ｎチャネルトランジスタを駆動する第４のゲートには、第１の電源を接続する。従って、第２の電源に接続される最終段のゲートのプルアップ用Ｐチャネルトランジスタを駆動する第２の信号が第２の電源レベルになり、プルダウン用Ｎチャネルトランジスタを駆動する第４の信号が第１の電源レベルになる。そして、Ｐチャネルトランジスタを導通させる信号は、第２のゲートでレベル変換され、Ｎチャネルトランジスタを導通させる逆相の信号は、最終段のゲートでレベル変換される。このことは、レベル変換される時の信号の変化の方向が等しいことを意味し、従って、信号のレベル変換に伴う出力信号の立ち上がりと立ち下がりのタイミングのずれを防止することができる。
【００２１】
上記の目的を達成するために、本発明は、タイミングクロックに同期して第１の電源レベルの内部信号を取り込み、出力端子から第２の電源レベルの出力信号を出力する出力回路を有する集積回路装置において、
第１の電源と前記出力端子に接続されたプルアップ用トランジスタと、前記出力端子に接続されたプルダウン用トランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用トランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用トランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記プルアップ用トランジスタと前記第２のゲートは、前記第２の電源に接続され、前記第４のゲートは、前記第１の電源に接続されることを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２３】
［第１の実施の形態例］
図３は、第１の実施の形態例を説明するための図である。図３には、出力回路の最終段のゲートＯＵＴ１，２が、Ｐチャネルのプルアップ用トランジスタＰ１０とＮチャネルのプルダウン用トランジスタＮ１０とからなる例が示される。タイミングクロックＧＴ，／ＧＴからデータ出力Ｄｏｕｔが立ち上がるタイミングは、第１及び第２のゲートＧ１，Ｇ２からなる第１の経路ＲＴ１が生成する立ち下がりの駆動信号Ｄ２のタイミングによって決まる。また、データ出力Ｄｏｕｔが立ち下がるタイミングは、第３及び第４のゲートＧ３，Ｇ４からなる第２の経路ＲＴ２が生成する立ち上がりの駆動信号Ｄ４のタイミングによって決まる。
【００２４】
そして、第２及び第４のゲートがＣＭＯＳインバータで構成される場合、第２の信号Ｄ２の立ち下がり特性は、インバータのＮチャネルトランジスタの電流駆動能力とプルアップ用トランジスタＰ１０のゲート容量負荷の関係で決まり、第４の信号Ｄ４の立ち上がり特性は、インバータのＰチャネルトランジスタの電流駆動能力とプルダウン用トランジスタＮ１０のゲート容量負荷の関係で決まる。更に、第１の信号Ｄ１の立ち上がり特性は、第１のゲートＧ１内のトランジスタの駆動能力と第２のゲートＧ２の容量負荷の関係で決まり、第３の信号Ｄ３の立ち下がり特性は、第３のゲートＧ３内のトランジスタの駆動能力と第４のゲートＧ４の容量負荷の関係で決まる。
【００２５】
従って、データ出力Ｄｏｕｔが立ち上がる時の第１の経路での遅延時間ｔ１＋ｔ２と、データ出力Ｄｏｕｔが立ち下がる時の第２の経路での遅延時間ｔ３＋ｔ４とを等しくするためには、第１のゲートの遅延時間ｔ１と第４のゲートの遅延時間ｔ４とが製造ばらつきによっても等しく保たれ、第２のゲートの遅延時間ｔ２と第３のゲートの遅延時間ｔ３とが製造ばらつきによっても等しく保たれるようにすることが好ましい。なぜなら、第１のゲートのＰチャネルトランジスタの駆動能力と第４のゲートのＰチャネルトランジスタの駆動能力とを、それぞれの駆動容量負荷の比に整合させることで、信号Ｄ１，Ｄ４の立ち上がり特性をそろえることができるからである。そして、第３のゲートのＮチャネルトランジスタの駆動能力と第２のゲートのＮチャネルトランジスタの駆動能力とを、それぞれの駆動容量負荷の比に整合させることで、信号Ｄ２，Ｄ３の立ち下がり特性をそろえることができるからである。
【００２６】
図４は、第１の実施の形態例の出力回路を示す図である。ゲートに丸印をつけたトランジスタがＰチャネルトランジスタを示す。この出力回路は、図１で示した従来例と同じ回路構成を有する。即ち、トランスファゲートＰ１，Ｎ１及びラッチ回路Ｌ１とを有する第１のゲートＧ１と、ＣＭＯＳインバータを有する第２のゲートＧ２とで第１の経路が形成され、第２のゲートＧ２の信号Ｄ２の立ち下がりにより、最終段のゲートＯＵＴ１のプルアップ用ＰチャネルトランジスタＰ１０が駆動される。また、トランスファゲートＰ３，Ｎ３及びラッチ回路Ｌ２とを有する第３のゲートＧ３と、ＣＭＯＳインバータを有する第４のゲートＧ４とで第２の経路が形成され、第４のゲートＧ４の信号Ｄ４の立ち上がりにより、最終段のゲートＯＵＴ２のプルダウン用ＮチャネルトランジスタＮ１０が駆動される。
【００２７】
そして、図４の出力回路が従来例と異なるところは、第１のゲートのＰチャネルＰ１と、第４のゲートのＰチャネルトランジスタＰ４の電流駆動能力とが、第２のゲートＧ２のトランジスタＰ２，Ｎ２のゲート電極の容量負荷と、プルダウン用ＮチャネルトランジスタＮ１０のゲート電極の容量負荷との比に設定されることである。更に、従来例と異なるところは、第３のゲートのＮチャネルＮ３と、第２のゲートのＮチャネルトランジスタＮ２の電流駆動能力とが、第４のゲートＧ４のトランジスタＰ４，Ｎ４のゲート電極の容量負荷と、プルアップ用ＰチャネルトランジスタＰ１０のゲート電極の容量負荷との比に設定されることである。
【００２８】
図５は、図４の第１の実施の形態例の出力回路の動作波形図である。出力信号Ｄｏｕｔが立ち上がる場合は、図５（Ａ）に示した通り、トランジスタＰ１とゲートＧ２の駆動容量負荷との関係で、信号Ｄ１の立ち上がり特性（図中三角で表示）が決まり、トランジスタＮ２とトランジスタＰ１０のゲート電極の容量負荷との関係で、信号Ｄ２の立ち下がり特性（図中丸で表示）が決まる。一方、出力信号Ｄｏｕｔが立ち下がる場合は、図５（Ｂ）に示した通り、トランジスタＮ３とゲートＧ４の駆動容量負荷との関係で、信号Ｄ３の立ち下がり特性（図中丸で表示）が決まり、トランジスタＰ４とトランジスタＮ１０のゲート電極の容量負荷との関係で、信号Ｄ４の立ち上がり特性（図中三角で表示）が決まる。
【００２９】
そして、出力信号Ｄｏｕｔが立ち上がる時の第１の経路での信号Ｄ１とＤ２による合計遅延時間ｔＨｏｎと、出力信号Ｄｏｕｔが立ち下がる時の第２の経路での信号Ｄ３とＤ４による合計遅延時間ｔＬｏｎとを、製造ばらつきによっても等しく保つために、信号Ｄ１の立ち上がり特性と信号Ｄ４の立ち上がり特性とが、製造ばらつきによって同じ方向に変動するようにし、また、信号Ｄ３の立ち下がり特性と信号Ｄ２の立ち下がり特性とが、製造ばらつきによって同じ方向に変動するようにする。
【００３０】
そのために、上記した通り、トランジスタＰ１の駆動能力とトランジスタＰ４の駆動能力との比を、それぞれの駆動負荷容量の比である、トランジスタＰ２，Ｎ２のゲート容量負荷とトランジスタＮ１０のゲート容量負荷との比になるように設定する。同様に、トランジスタＮ３の駆動能力とトランジスタＮ２の駆動能力との比を、それぞれの駆動負荷容量の比である、トランジスタＰ４，Ｎ４のゲート容量負荷とトランジスタＰ１０のゲート容量負荷との比になるように設定する。ＭＯＳトランジスタの駆動能力の比は、一般に同じチャネル長であれば、チャネル幅によって設定可能である。
【００３１】
その結果、仮に製造ばらつきによりＮチャネルトランジスタの駆動能力が低下する様に特性が変動したとすると、図５中に破線で示した通り、第２の信号Ｄ２の立ち下がり特性が緩慢な波形になる（図中Ｄ２ａ）。また、同時に第３の信号Ｄ３の立ち下がり特性が緩慢な波形になる（図中Ｄ３ａ）。しかし、それに伴い、データ出力Ｄｏｕｔが立ち上がりの時の第２のゲートの遅延時間ｔ２と、データ出力Ｄｏｕｔが立ち下がりの時の第３のゲートの遅延時間ｔ３とが、同様に長くなる様に変動するので、データ出力Ｄｏｕｔの立ち上がりタイミングと立ち下がりタイミングは、同じ様に遅くなり、両者のタイミングの整合性は保たれる。
【００３２】
図示されないが、Ｐチャネルトランジスタの駆動能力が低下する様に特性が変動したとすると、図５中に三角印を付けた第１の信号Ｄ１の立ち上がり特性と、第４の信号Ｄ４の立ち上がり特性が緩慢な波形になり、同様に第１の経路ＲＴ１でのトランジスタＰ１０をオンさせる遅延時間ｔＨｏｎと、第２の経路ＲＴ２でのトランジスタＮ１０をオンさせる遅延時間ｔＬｏｎとは、同じ長さに保たれる。従って、出力信号Ｄｏｕｔの立ち上がりタイミングと立ち下がりタイミングは、製造ばらつきによっても同じタイミングに保たれる。
【００３３】
尚、上記第１の実施の形態例では、出力最終段のプルアップ用トランジスタＰ１０を導通させる時の遅延時間ｔＨｏｎとプルダウン用トランジスタＮ１０を導通させる時の遅延時間ｔＬｏｎとが、製造ばらつきによって同じように変動する。更に、プルアップ用トランジスタＰ１０を非導通させる時の遅延時間ｔＬｏｆｆとプルダウン用トランジスタＮ１０を非導通させる時の遅延時間ｔＨｏｆｆとをそろえるようにすることで、更に出力信号Ｄｏｕｔの立ち上がりと立ち下がりタイミングを整合させることができる。
【００３４】
そのためには、図４中のトランジスタＮ１の駆動能力とトランジスタＮ４の駆動能力の比が、トランジスタＰ２，Ｎ２のゲート電極の容量負荷とトランジスタＮ１０のゲート電極の容量負荷との比になるように設定される。更に、トランジスＰ３の駆動能力とトランジスタＰ２の駆動能力の比が、トランジスタＰ４，Ｎ４のゲート電極の容量負荷とトランジスタＰ１０のゲート電極の容量負荷との比になるように設定される。この結果、信号Ｄ１，Ｄ４の立ち下がり特性と信号Ｄ３とＤ２の立ち上がり特性が、製造ばらつきにより同様に変動する。
【００３５】
但し、出力段のトランジスタＰ１０からＮ１０への貫通電流を防止するために、これらのトランジスタを導通する信号を生成する経路の遅延時間が、これらのトランジスタの非導通にする信号を生成する経路の遅延時間よりも長いことが好ましい。
【００３６】
また、第１のゲートＧ１に入力される入力信号ＤｉｎがＬレベルになり、第３のゲートＧ３に入力される入力信号ＤｉｎがＨレベルになると、プルアップトランジスタＰ１０とプルダウントランジスタＮ１０とが共に非導通になり、出力Ｄｏｕｔはハイインピーダンス状態になる。
【００３７】
［第２の実施の形態例］
図６は、第２の実施の形態例の出力回路を示す図である。この出力回路の構成は、図４の第１の実施の形態例と同様であり、対応する部分に同じ引用番号を付した。但し、第２の実施の形態例の出力回路は、内部のデータ入力Ｄｉｎが、第１の電源Ｖｃｃのレベルを有する信号であり、データ出力Ｄｏｕｔが、それより低い第２の電源ＶｃｃＱのレベルを有する信号である。そして、最終段のゲートＯＵＴ１には、第２の電源ＶｃｃＱが接続されて、第２の電源レベルの出力信号Ｄｏｕｔの出力を可能にする。さらに、第２のゲートＧ２は第２の電源ＶｃｃＱに接続され、第４のゲートＧ４は第１の電源Ｖｃｃが接続される。この様にすることで、出力信号Ｄｏｕｔを立ち上げる時の第１の経路ＲＴでの遅延時間ｔＨｏｎと、出力信号Ｄｏｕｔを立ち下げる時の第２の経路ＲＴでの遅延時間ｔＬｏｎとが、ほぼ同じ時間に設定される。
【００３８】
図７は、従来の課題を示す動作波形図である。従来例では、出力段ＯＵＴ１にのみ第１の電源Ｖｃｃより低い第２の電源ＶｃｃＱが接続されるだけであり、第１乃至第４のゲートには、第１の電源Ｖｃｃが接続される。その場合、出力信号Ｄｏｕｔが立ち上がる時は、図７（Ａ）に示される通り、第１の経路ＲＴ１での遅延時間は、ｔ１＋ｔ２＋ｔ０１である。その場合、信号のレベル変換が行われる最終段ＯＵＴ１の遅延時間ｔ０１とその前段の第２のゲートの遅延時間ｔ２との間に、図中Δｔ１で示された遅延時間の増加が発生する。
【００３９】
一方、出力信号Ｄｏｕｔが立ち下がる時は、図７（Ｂ）に示される通り、第２の経路ＲＴ２での遅延時間は、ｔ３＋ｔ４＋ｔ０２である。その場合、信号のレベル変換が行われる最終段ＯＵＴ２の遅延時間ｔ０２とその前段の第４のゲートの遅延時間ｔ４との間に、図中Δｔ２で示された遅延時間の短縮が発生する。この遅延時間Δｔ２は、全体の遅延時間を短くする方向の時間である。
【００４０】
この様に、レベル変換される場合、立ち下がり信号Ｄ２によって時間Δｔ１の遅延時間の増加が発生し、立ち上がり信号Ｄ４によって時間Δｔ２の遅延時間の短縮が発生し、出力信号Ｄｏｕｔの立ち上がりと立ち下がりのタイミングにアンバランスが生じる。
【００４１】
図８は、第２の実施の形態例の動作波形図である。第２のゲートＧ２に第２の電源ＶｃｃＱを接続したことで、第２のゲートＧ２によって信号のレベル変換が行われる。その結果、図８（Ａ）に示された出力信号Ｄｏｕｔを立ち上げる時の第１の経路ＲＴ１での遅延時間ｔ１＋ｔ２＋ｔ０１には、遅延時間ｔ１とｔ２との間に、遅延時間が縮まるΔｔ２が含まれる。同様に、図８（Ｂ）に示された出力信号Ｄｏｕｔを立ち下げる時の第２の経路ＲＴ２での遅延時間ｔ３＋ｔ４＋ｔ０２には、遅延時間ｔ４とｔ０２との間に、遅延時間が縮まるΔｔ２が含まれる。従って、いずれの場合も、出力の立ち上がりと立ち下がりそれぞれのタイミングを決める第１の経路での遅延時間と第２の経路での遅延時間とを、等しくすることができる。
【００４２】
尚、プルアップ用トランジスタＰ１０の非導通を制御する第１の経路での遅延時間と、プルダウン用のトランジスタＮ１０の非導通を制御する第２経路の遅延時間とは、図８に示される通り、共に遅延時間を増加させる時間Δｔ１を含む。
【００４３】
第２の実施の形態例は、第１の実施の形態例のトランジスタの電流駆動能力の比を所定の比に設定することと組み合わせることにより、出力信号Ｄｏｕｔの立ち上がりと立ち下がりのタイミングとをより正確に一致させることができる。
【００４４】
［第３の実施の形態例］
図９は、第３の実施の形態例を説明する為の図である。また、図１０は、第３の実施の形態例の出力回路を示す図である。第３の実施の形態例の出力回路は、第１の実施の形態例と異なり、最終出力段が、Ｎチャネルのトランジスタによってプルアップ用トランジスタとプルダウン用トランジスタとが構成されるプッシュプルタイプである。従って、出力段ＯＵＴ１とＯＵＴ２のトランジスタは、共にＮチャネルトランジスタである。
【００４５】
従って、第３の実施の形態例では、入力信号Ｄｉｎは、第１の経路ＲＴ１と第２の経路ＲＴ２とには、逆相で供給される。それにより、プルアップ用トランジスタＮ２０を導通させる立ち上がり信号Ｄ２と、プルダウン用トランジスタＮ１０を導通させる立ち上がり信号Ｄ４とのいずか一方が発生し、トランジスタＮ２０，Ｎ１０の一方を導通させる。
【００４６】
上記の通り、第３の実施の形態例におけるプルアップ用トランジスタの導通タイミングを決める第２の信号Ｄ２は立ち上がり信号であり、プルダウン用トランジスタの導通タイミングを決める第４の信号Ｄ４も立ち上がり信号である。
【００４７】
そこで、第３の実施の形態例では、出力信号Ｄｏｕｔの立ち上がりと立ち下がりのタイミングを合わせるために、ゲートＧ２の遅延時間ｔ２とゲートＧ４の遅延時間ｔ４とが、製造ばらつきにより同様に変動するように設定する。即ち、トランジスタＰ２の電流駆動能力とトランジスタＰ４の電流駆動能力との比を、それぞれが駆動するプルアップ用トランジスタＮ２０のゲートの容量負荷と、プルダウン用トランジスタＮ１０のゲートの容量負荷との比に設定する。
【００４８】
同様に、ゲートＧ１の遅延時間ｔ１とゲートＧ３の遅延時間ｔ３とが、製造ばらつきにより同様に変動するように設定する。即ち、トランジスタＰ１（またはＮ１）の電流駆動能力とトランジスタＰ３（またはＮ３）の電流駆動能力との比を、それぞれが駆動するトランジスタＰ２，Ｎ２のゲート電極の容量負荷とトランジスタＰ４，Ｎ４のゲート電極の容量負荷との比に設定する。
【００４９】
【発明の効果】
以上、本発明によれば、タイミングクロックにより内部信号を取り込み、プルアップ用トランジスタとプルダウン用トランジスタとを最終段に有する出力回路において、出力が立ち上がるタイミングと立ち下がるタイミングとが、製造ばらつきが生じても、同様に変動するので、両者のタイミングを常に同一に保つことができる。
【００５０】
また、本発明によれば、内部と外部とで電源レベルが異なる場合でも、レベル変換に伴う遅延時間の不整合をなくしたので、出力が立ち上がるタイミングと出力が立ち下がるタイミングとを同一にすることができる。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ回路を利用した出力回路を示す図である。
【図２】出力回路の動作波形図である。
【図３】第１の実施の形態例を説明するための図である。
【図４】第１の実施の形態例の出力回路を示す図である。
【図５】第１の実施の形態例の動作波形を示す図である。
【図６】第２の実施の形態例の出力回路を示す図である。
【図７】従来の課題を示す動作波形図である。
【図８】第２の実施の形態例の動作波形を示す図である。
【図９】第３の実施の形態例を説明するための図である。
【図１０】第３の実施の形態例の出力回路を示す図である。
【符号の説明】
Ｄｉｎ入力信号、内部信号
Ｄｏｕｔ出力信号、データ出力
Ｇ１，Ｇ２，Ｇ３，Ｇ４第１、第２、第３、第４のゲート
ＯＵＴ１，ＯＵＴ２最終段ゲート
Ｄ１，Ｄ２，Ｄ３，Ｄ４第１、第２、第３、第４の信号
Ｐ１０，Ｎ２０プルアップ用トランジスタ
Ｎ１０プルダウン用トランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an integrated circuit device having an output circuit, and more particularly, to an integrated circuit device capable of matching a rising characteristic and a falling characteristic of an output circuit even if a characteristic of a transistor varies due to a variation in a manufacturing process. .
[0002]
[Prior art]
An output circuit that outputs a predetermined data output in synchronization with a clock enables high-speed operation. An integrated circuit device such as a synchronous DRAM (SDRAM) has such an output circuit and outputs internal data in synchronization with a clock supplied from the outside. That is, the internal data is output from the output transistor at the last stage of the output circuit in response to the clock.
[0003]
A point to be noted in designing such an output circuit is to make the rising timing and the falling timing of the output signal the same from the clock. In particular, when a CMOS circuit is used in the output stage of the output circuit, the rising of the output signal is realized by the P-channel transistor driving the load of the output terminal. The falling of the output signal is realized by the N-channel transistor driving the load of the output terminal.
[0004]
Further, when an N-channel transistor push-pull type circuit is employed in the output stage of the output circuit, the rise of the output signal is realized by driving a pull-up transistor connected to a high power supply, and the fall of the output signal is This is realized by driving a pull-down transistor connected to a low power supply.
[0005]
FIG. 1 is a diagram showing an output circuit using a conventional CMOS circuit. This output circuit outputs a data output Dout in synchronization with gate clocks GT and / GT for controlling output timing, in response to a data input Din supplied from an internal circuit. The configuration of the output circuit includes a data output section OUT1 formed of a P-channel transistor P10, a data output section OUT2 formed of an N-channel transistor N10, and gates G1, G2 and G3, G4 for controlling the data output sections. .
The gate G1 has transfer gates P1 and N1 for taking in the data input Din in synchronization with the gate clocks GT and / GT, and further has a latch circuit L1 for latching the taken-in signal D1. The gate G2 has a CMOS inverter (P2, N2) controlled by the latched signal D1 and driving the transistor P10. Gates G3 and G4 have the same configuration as gates G1 and G2. That is, the output circuit has a path RT1 corresponding to the P-channel transistor P10 at the output stage and a path RT2 corresponding to the N-channel transistor N10 at the output stage.
[0006]
FIG. 2 is an operation waveform diagram of the output circuit of FIG. FIG. 2A shows waveforms of the signals D1 to D4 and Dout on the paths RT1 and RT2 when the data output Dout rises from the L level to the H level. FIG. 2B shows a similar signal waveform when the data output Dout falls from the H level to the L level.
[0007]
When the data output Dout rises from the L level to the H level, on the path RT1, in the gate G1, the transfer gates P1 and N1 become conductive in response to the gate clocks GT and / GT, and the signal D1 rises. In response to this, in the gate G2, the N-channel transistor N2 conducts, the signal D2 falls, the P-channel transistor P10 of the output stage DOUT1 conducts, and the output Dout rises from L level to H level. In that case, in the route RT2, the signal D3 rises, the transistor N4 is turned on, and the transistor N10 is turned off.
[0008]
On the other hand, when the data output Dout falls from the H level to the L level, on the path RT1 side, in the gate G1, the signal D1 falls in response to the gate clocks GT and / GT, and in response thereto, the gate G2 Then, the P-channel transistor P2 is turned on, the signal D2 rises, and the P-channel transistor P10 of the output stage DOUT1 is turned off. In the path RT2, the signal D3 falls, the transistor P4 conducts, the signal D4 rises, the transistor N10 conducts, and the data output Dout falls.
[0009]
[Problems to be solved by the invention]
The output circuit shown in FIG. 1 is required to change the data output Dout from the L level to the H level or from the H level to the L level in synchronization with the timing of the gate clocks GT and / GT. In addition, the timing of the change of the data output Dout is required to be the same at the rising edge and the falling edge. That is, it is required that the delay time TA at the rise in FIG. 2 and the delay time TB at the fall are equal.
[0010]
However, in the case of an integrated circuit device having such an output circuit, the characteristics of the transistors constituting the circuit fluctuate due to manufacturing variations. In that case, the current driving capability of the N-channel transistor fluctuates in a certain direction, and the current driving capability of the P-channel transistor fluctuates in a certain direction. As a result, the slopes of the waveforms of the signals D1 to D4 fluctuate, causing variations in the rising timing and falling timing of the data output Dout in the final stage.
[0011]
For example, if the current driving capability of the N-channel transistor fluctuates low due to manufacturing variations, the falling waveform of the signal D2 becomes slow as shown by the broken line in FIG. It is expected that the timing at which P10 becomes conductive is delayed, and the rising timing of data output Dout is delayed by ΔTA. If the characteristics of the P-channel transistor do not change due to manufacturing variations, no delay occurs in the fall characteristic of the data output Dout. As a result, a difference occurs between the rising and falling timings of the data output Dout.
[0012]
Further, when the power supply level inside the integrated circuit device is different from the power supply level outside the device, the output circuit has different delay characteristics when the signal rises and when the signal falls. For example, when a signal propagates from a high power supply level to a low power supply level, the response of a circuit at a low power supply level at a subsequent stage to a rising signal is fast, and the propagation delay time is short. On the other hand, with respect to the falling signal, the response of the circuit at a low power supply level at the subsequent stage is slow and the propagation delay time is long. Such a mismatch causes a difference between the rise delay time and the fall delay time of the output circuit.
[0013]
SUMMARY OF THE INVENTION It is an object of the present invention to provide an integrated circuit device having an output circuit that prevents a shift in data output change timing even if the characteristics of a transistor fluctuate due to manufacturing variations.
[0014]
It is a further object of the present invention to provide an integrated circuit device having an output circuit in which the rise and fall timings of data output hardly deviate due to manufacturing variations.
[0015]
It is a further object of the present invention to provide an integrated circuit device in which the output rises and falls at the same timing in an output circuit having different power supply levels for input and output.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a first aspect of the present invention is directed to a first path and a second path for driving a pull-up transistor and a pull-down transistor in a final stage of an output circuit, respectively. The current driving capability of each corresponding transistor is set so that the rising characteristics of a signal for driving the pull-down transistor and the rising characteristics of a predetermined signal in the first path are similarly affected by manufacturing variations. Further, the falling characteristic of a signal for driving the pull-up transistor in the first path and the falling characteristic of a predetermined signal in the second path are similarly affected by manufacturing variations. Set the current drive capability of the corresponding transistor.
[0017]
In that case, the fact that the characteristics of transistors of the same conductivity type similarly fluctuate due to manufacturing variations is utilized. That is, when the pull-up transistor is a P-channel transistor, the N-channel transistor of the CMOS inverter driving the pull-up transistor in the first path and the N-channel transistor due to the falling characteristics of other signals in the second path. The ratio of the current driving capability to the driving capacity load is made substantially equal to that of the channel transistor. Further, when the pull-down transistor is an N-channel transistor, a P-channel transistor of a CMOS inverter driving the pull-down transistor in the second path and a P-channel transistor caused by a rising characteristic of another signal in the first path. With respect to (1) and (2), the ratio of the current drive capacity to the drive capacity load is made substantially equal.
[0018]
With this configuration, even if the characteristics of the P-channel transistor or the characteristics of the N-channel transistor change due to manufacturing variations, respectively, the timing at which the pull-up transistor is turned on by the signal passing through the first path and the timing passing through the second path The timing at which the pull-down transistor is turned on can be always aligned with the signal to be turned on.
[0019]
In order to achieve the above object, the present invention provides an integrated circuit device having an output circuit that outputs an internal signal from an output terminal in synchronization with a timing clock.
A pull-up transistor and a pull-down transistor connected to the output terminal,
A first gate having a transfer gate that captures the internal signal in response to the timing clock; and a second gate that drives the pull-up transistor in response to the first signal captured by the first gate. A first path having a second gate for generating a signal;
A third gate having a transfer gate for receiving the internal signal in response to the timing clock; and a fourth signal for driving the pull-down transistor in response to a third signal captured by the third gate. And a second path having a fourth gate that generates
The current drive capability of the transfer gate of the first gate and the current drive capability of the transistor in the fourth gate that generates the fourth signal for turning on the pull-down transistor are determined by the second gate. Set to substantially correspond to the ratio of the driving capacity load and the driving capacity load of the pull-down transistor,
The current drive capability of a transfer gate of the third gate and the current drive capability of a transistor in the second gate that generates the second signal for turning on the pull-up transistor are determined by the fourth gate And the drive capacity load of the pull-up transistor.
[0020]
In order to achieve the above object, a second invention provides an output circuit for outputting an output signal of a second power supply level lower than the first power supply level from an internal signal of the first power supply level. A second power supply is connected to the gate of the final stage including the channel transistor and the N-channel transistor for pull-down, and a second power supply is connected to the second gate for driving the P-channel transistor for pull-up. A first power supply is connected to a fourth gate for driving the N-channel transistor. Accordingly, the second signal for driving the pull-up P-channel transistor of the final stage gate connected to the second power supply is at the second power supply level, and the fourth signal for driving the pull-down N-channel transistor is The first power level is reached. The signal for turning on the P-channel transistor is level-converted by the second gate, and the signal of the opposite phase for turning on the N-channel transistor is level-converted by the gate at the final stage. This means that the direction of change of the signal at the time of level conversion is equal, and therefore, it is possible to prevent a difference in the timing of the rise and fall of the output signal due to the level conversion of the signal.
[0021]
In order to achieve the above object, the present invention provides an integrated circuit having an output circuit for receiving an internal signal of a first power supply level in synchronization with a timing clock and outputting an output signal of a second power supply level from an output terminal. In the device,
A first power supply and a pull-up transistor connected to the output terminal; a pull-down transistor connected to the output terminal;
A first gate having a transfer gate that captures the internal signal in response to the timing clock; and a second gate that drives the pull-up transistor in response to the first signal captured by the first gate. A first path having a second gate for generating a signal;
A third gate having a transfer gate for receiving the internal signal in response to the timing clock; and a fourth signal for driving the pull-down transistor in response to a third signal captured by the third gate. And a second path having a fourth gate that generates
The pull-up transistor and the second gate are connected to the second power supply, and the fourth gate is connected to the first power supply.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, such embodiments do not limit the technical scope of the present invention.
[0023]
[First Embodiment]
FIG. 3 is a diagram for explaining the first embodiment. FIG. 3 shows an example in which the gates OUT1 and OUT2 at the last stage of the output circuit include a P-channel pull-up transistor P10 and an N-channel pull-down transistor N10. The timing at which the data output Dout rises from the timing clocks GT and / GT is determined by the timing of the falling drive signal D2 generated by the first path RT1 including the first and second gates G1 and G2. The timing at which the data output Dout falls is determined by the timing of the rising drive signal D4 generated by the second path RT2 including the third and fourth gates G3 and G4.
[0024]
When the second and fourth gates are composed of CMOS inverters, the falling characteristic of the second signal D2 is based on the relationship between the current driving capability of the N-channel transistor of the inverter and the gate capacitance load of the pull-up transistor P10. The rising characteristic of the fourth signal D4 is determined by the relationship between the current driving capability of the P-channel transistor of the inverter and the gate capacitance load of the pull-down transistor N10. Furthermore, the rising characteristic of the first signal D1 is determined by the relationship between the driving capability of the transistor in the first gate G1 and the capacitive load of the second gate G2, and the falling characteristic of the third signal D3 is the third characteristic. And the capacitive load of the fourth gate G4.
[0025]
Therefore, in order to make the delay time t1 + t2 in the first path when the data output Dout rises equal to the delay time t3 + t4 in the second path when the data output Dout falls, The delay time t1 and the delay time t4 of the fourth gate are kept equal by manufacturing variations, and the delay time t2 of the second gate and the delay time t3 of the third gate are kept equal by manufacturing variations. Is preferable. This is because the driving characteristics of the P-channel transistor of the first gate and the driving capability of the P-channel transistor of the fourth gate are matched to the ratio of the respective driving capacitance loads, so that the rising characteristics of the signals D1 and D4 are uniform. Because you can do it. Then, by matching the driving ability of the N-channel transistor of the third gate and the driving ability of the N-channel transistor of the second gate to the ratio of the respective driving capacity loads, the falling characteristics of the signals D2 and D3 are improved. This is because they can be aligned.
[0026]
FIG. 4 is a diagram illustrating an output circuit according to the first embodiment. A transistor with a circle at the gate indicates a P-channel transistor. This output circuit has the same circuit configuration as the conventional example shown in FIG. That is, the first path is formed by the first gate G1 having the transfer gates P1 and N1 and the latch circuit L1, and the second gate G2 having the CMOS inverter, and the signal D2 of the second gate G2 rises. Due to the fall, the pull-up P-channel transistor P10 of the gate OUT1 at the last stage is driven. A second path is formed by the third gate G3 having the transfer gates P3 and N3 and the latch circuit L2, and the fourth gate G4 having the CMOS inverter, and the rising of the signal D4 of the fourth gate G4. Thereby, the pull-down N-channel transistor N10 of the gate OUT2 at the last stage is driven.
[0027]
The output circuit of FIG. 4 is different from the conventional example in that the current drive capability of the P-channel transistor P1 of the first gate and the P-channel transistor P4 of the fourth gate is different from the transistors P2 and P2 of the second gate G2. The ratio is set to the ratio between the capacitance load of the gate electrode of N2 and the capacitance load of the gate electrode of the N-channel transistor N10 for pull-down. Further, what is different from the conventional example is that the current drive capability of the N-channel transistor N2 of the third gate and the N-channel transistor N2 of the second gate depends on the capacitance of the gate electrodes of the transistors P4 and N4 of the fourth gate G4. The ratio is set to the ratio between the load and the capacitance load of the gate electrode of the pull-up P-channel transistor P10.
[0028]
FIG. 5 is an operation waveform diagram of the output circuit of the first embodiment of FIG. When the output signal Dout rises, as shown in FIG. 5A, the rising characteristic of the signal D1 (indicated by a triangle in the figure) is determined by the relationship between the transistor P1 and the driving capacity load of the gate G2, The fall characteristic (indicated by a circle in the figure) of the signal D2 is determined by the relationship with the capacitance load of the gate electrode of the transistor P10. On the other hand, when the output signal Dout falls, as shown in FIG. 5B, the falling characteristic (indicated by a circle in the figure) of the signal D3 is determined by the relationship between the transistor N3 and the driving capacity load of the gate G4. The rising characteristic of the signal D4 (indicated by a triangle in the figure) is determined by the relationship between the transistor P4 and the capacitive load of the gate electrode of the transistor N10.
[0029]
The total delay time tHon due to the signals D1 and D2 in the first path when the output signal Dout rises, and the total delay time tLon due to the signals D3 and D4 in the second path when the output signal Dout falls. In order to keep the same even due to manufacturing variations, the rising characteristics of the signal D1 and the rising characteristics of the signal D4 are changed in the same direction due to manufacturing variations, and the falling characteristics of the signal D3 and the falling characteristics of the signal D2. The characteristics are changed in the same direction due to manufacturing variations.
[0030]
Therefore, as described above, the ratio between the driving capability of the transistor P1 and the driving capability of the transistor P4 is determined by dividing the ratio between the respective driving load capacitances by the gate capacitance loads of the transistors P2 and N2 and the gate capacitance load of the transistor N10. Set to be ratio. Similarly, the ratio between the driving capability of the transistor N3 and the driving capability of the transistor N2 is set to be the ratio between the gate capacitance loads of the transistors P4 and N4 and the gate capacitance load of the transistor P10, which is the ratio of the respective driving load capacitances. Set to. Generally, the ratio of the driving capability of the MOS transistor can be set by the channel width as long as the channel length is the same.
[0031]
As a result, if the characteristics fluctuate so that the driving capability of the N-channel transistor is reduced due to manufacturing variations, the falling characteristic of the second signal D2 has a slow waveform as shown by the broken line in FIG. (D2a in the figure). At the same time, the falling characteristic of the third signal D3 has a slow waveform (D3a in the figure). However, the delay time t2 of the second gate when the data output Dout rises and the delay time t3 of the third gate when the data output Dout falls similarly fluctuate accordingly. Therefore, the rising timing and the falling timing of the data output Dout are similarly delayed, and the consistency of both timings is maintained.
[0032]
Although not shown, if the characteristics fluctuate so that the driving capability of the P-channel transistor is reduced, the rising characteristics of the first signal D1 and the rising characteristics of the fourth signal D4 marked with triangles in FIG. The waveform becomes slow, and similarly, the delay time tHon for turning on the transistor P10 in the first path RT1 and the delay time tLon for turning on the transistor N10 in the second path RT2 are maintained at the same length. . Therefore, the rising timing and the falling timing of the output signal Dout are maintained at the same timing due to manufacturing variations.
[0033]
In the first embodiment, the delay time tHon when the pull-up transistor P10 in the output final stage is turned on and the delay time tLon when the pull-down transistor N10 is turned on are the same due to manufacturing variations. To fluctuate. Furthermore, the delay time tLoff when the pull-up transistor P10 is turned off and the delay time tHoff when the pull-down transistor N10 is turned off are made equal, so that the rising and falling timing of the output signal Dout can be further reduced. Can be matched.
[0034]
For this purpose, the ratio between the driving capability of the transistor N1 and the driving capability of the transistor N4 in FIG. 4 is set so as to be the ratio between the capacitance load of the gate electrodes of the transistors P2 and N2 and the capacitance load of the gate electrode of the transistor N10. Is done. Further, the ratio of the driving capability of the transistor P3 to the driving capability of the transistor P2 is set to be the ratio of the capacitance load of the gate electrodes of the transistors P4 and N4 to the capacitance load of the gate electrode of the transistor P10. As a result, the falling characteristics of the signals D1 and D4 and the rising characteristics of the signals D3 and D2 vary similarly due to manufacturing variations.
[0035]
However, in order to prevent a through current from flowing from the transistor P10 to the transistor N10 in the output stage, the delay time of the path for generating a signal for turning on these transistors is the delay time of the path for generating a signal for turning off these transistors. Preferably, it is longer than the time.
[0036]
When the input signal Din input to the first gate G1 goes low and the input signal Din input to the third gate G3 goes high, both the pull-up transistor P10 and the pull-down transistor N10 become non-conductive. It becomes conductive, and the output Dout enters a high impedance state.
[0037]
[Second Embodiment]
FIG. 6 is a diagram illustrating an output circuit according to the second embodiment. The configuration of this output circuit is the same as that of the first embodiment shown in FIG. 4, and corresponding parts are denoted by the same reference numerals. However, in the output circuit of the second embodiment, the internal data input Din is a signal having the level of the first power supply Vcc, and the data output Dout is changed to the level of the second power supply VccQ lower than that. Signal. The second power supply VccQ is connected to the gate OUT1 at the last stage, and enables the output of the output signal Dout of the second power supply level. Further, the second gate G2 is connected to the second power supply VccQ, and the fourth gate G4 is connected to the first power supply Vcc. By doing so, the delay time tHon on the first path RT when the output signal Dout rises is substantially the same as the delay time tLon on the second path RT when the output signal Dout falls. Set to time.
[0038]
FIG. 7 is an operation waveform diagram showing a conventional problem. In the conventional example, only the output stage OUT1 is connected to the second power supply VccQ lower than the first power supply Vcc, and the first to fourth gates are connected to the first power supply Vcc. In this case, when the output signal Dout rises, the delay time on the first path RT1 is t1 + t2 + t01, as shown in FIG. 7A. In this case, an increase in the delay time indicated by Δt1 in the figure occurs between the delay time t01 of the final stage OUT1 where the signal level conversion is performed and the delay time t2 of the second gate in the preceding stage.
[0039]
On the other hand, when the output signal Dout falls, the delay time on the second route RT2 is t3 + t4 + t02, as shown in FIG. 7B. In this case, the delay time indicated by Δt2 in the figure is reduced between the delay time t02 of the final stage OUT2 in which the signal level conversion is performed and the delay time t4 of the preceding fourth gate. The delay time Δt2 is a time in a direction to shorten the entire delay time.
[0040]
As described above, when the level is converted, the delay signal D2 increases the delay time of the time Δt1, the rising signal D4 reduces the delay time of the time Δt2, and the rising and falling of the output signal Dout occurs. Imbalance occurs in timing.
[0041]
FIG. 8 is an operation waveform diagram of the second embodiment. Since the second power supply VccQ is connected to the second gate G2, the signal level conversion is performed by the second gate G2. As a result, the delay time t1 + t2 + t01 on the first path RT1 when the output signal Dout shown in FIG. 8A rises includes Δt2 that reduces the delay time between the delay times t1 and t2. It is. Similarly, the delay time t3 + t4 + t02 in the second path RT2 when the output signal Dout shown in FIG. 8B falls includes Δt2 in which the delay time is reduced between the delay times t4 and t02. It is. Therefore, in any case, the delay time in the first path and the delay time in the second path, which determine the rising and falling timings of the output, can be made equal.
[0042]
The delay time in the first path for controlling the non-conduction of the pull-up transistor P10 and the delay time in the second path for controlling the non-conduction of the pull-down transistor N10 are as shown in FIG. Both include a time Δt1 for increasing the delay time.
[0043]
In the second embodiment, the rising and falling timings of the output signal Dout can be further reduced by combining the current driving capability ratio of the transistor of the first embodiment with a predetermined ratio. Can be matched exactly.
[0044]
[Third Embodiment]
FIG. 9 is a diagram for explaining the third embodiment. FIG. 10 is a diagram illustrating an output circuit according to the third embodiment. The output circuit according to the third embodiment is different from the first embodiment in that the final output stage is a push-pull type in which a pull-up transistor and a pull-down transistor are formed by N-channel transistors. . Therefore, the transistors in the output stages OUT1 and OUT2 are both N-channel transistors.
[0045]
Therefore, in the third embodiment, the input signal Din is supplied to the first path RT1 and the second path RT2 in opposite phases. As a result, one of a rising signal D2 for turning on the pull-up transistor N20 and a rising signal D4 for turning on the pull-down transistor N10 is generated, and one of the transistors N20 and N10 is turned on.
[0046]
As described above, the second signal D2 for determining the conduction timing of the pull-up transistor in the third embodiment is a rising signal, and the fourth signal D4 for determining the conduction timing of the pull-down transistor is also a rising signal. .
[0047]
Therefore, in the third embodiment, the delay time t2 of the gate G2 and the delay time t4 of the gate G4 are similarly varied due to manufacturing variations in order to match the rising and falling timings of the output signal Dout. Set to. That is, the ratio of the current driving capability of the transistor P2 to the current driving capability of the transistor P4 is set to the ratio of the capacitive load of the gate of the pull-up transistor N20 and the capacitive load of the gate of the pull-down transistor N10, which are respectively driven. I do.
[0048]
Similarly, the delay time t1 of the gate G1 and the delay time t3 of the gate G3 are set to vary similarly due to manufacturing variations. That is, the ratio between the current driving capability of the transistor P1 (or N1) and the current driving capability of the transistor P3 (or N3) is determined by the capacitance load of the gate electrodes of the transistors P2 and N2 and the gate electrodes of the transistors P4 and N4. Set the ratio to the capacity load.
[0049]
【The invention's effect】
As described above, according to the present invention, in an output circuit having a pull-up transistor and a pull-down transistor at the last stage in which an internal signal is fetched by a timing clock, the timing at which the output rises and the timing at which the output falls may cause manufacturing variations. Also fluctuates in the same way, so that the timing of both can always be kept the same.
[0050]
Further, according to the present invention, even when the power supply level is different between the inside and the outside, the mismatch of the delay time due to the level conversion is eliminated, so that the timing when the output rises and the timing when the output falls are made the same. Can be.
[Brief description of the drawings]
FIG. 1 is a diagram showing an output circuit using a conventional CMOS circuit.
FIG. 2 is an operation waveform diagram of an output circuit.
FIG. 3 is a diagram for explaining the first embodiment.
FIG. 4 is a diagram illustrating an output circuit according to the first embodiment.
FIG. 5 is a diagram showing operation waveforms of the first embodiment.
FIG. 6 is a diagram illustrating an output circuit according to a second embodiment.
FIG. 7 is an operation waveform diagram showing a conventional problem.
FIG. 8 is a diagram showing operation waveforms according to the second embodiment.
FIG. 9 is a diagram for explaining a third embodiment.
FIG. 10 is a diagram illustrating an output circuit according to a third embodiment;
[Explanation of symbols]
Din input signal, internal signal
Dout output signal, data output
G1, G2, G3, G4 First, second, third and fourth gates
OUT1, OUT2 Last stage gate
D1, D2, D3, D4 First, second, third, fourth signal
P10, N20 Pull-up transistor
N10 pull-down transistor

Claims

An integrated circuit device having an output circuit that outputs an internal signal from an output terminal in synchronization with a timing clock,
A pull-up transistor and a pull-down transistor connected to the output terminal,
A first gate having a transfer gate that captures the internal signal in response to the timing clock; and a second gate that drives the pull-up transistor in response to the first signal captured by the first gate. A first path having a second gate for generating a signal;
A third gate having a transfer gate for receiving the internal signal in response to the timing clock; and a fourth signal for driving the pull-down transistor in response to a third signal captured by the third gate. And a second path having a fourth gate that generates
The current drive capability of the transfer gate of the first gate and the current drive capability of the transistor in the fourth gate that generates the fourth signal for turning on the pull-down transistor are determined by the second gate. Set to substantially correspond to the ratio of the driving capacity load and the driving capacity load of the pull-down transistor,
The current drive capability of a transfer gate of the third gate and the current drive capability of a transistor in the second gate that generates the second signal for turning on the pull-up transistor are determined by the fourth gate An integrated circuit device having an output circuit, which is set so as to substantially correspond to a ratio between the driving capacitance load of the pull-up transistor and the driving capacitance load of the pull-up transistor.

In claim 1,
The integrated circuit device having an output circuit, wherein the pull-up transistor is a P-channel transistor and the pull-down transistor is an N-channel transistor.

In claim 2,
The first and third gates have CMOS transfer gates, the second and fourth gates each have CMOS inverters,
The current drive capability of the P-channel transistor in the transfer gate of the first gate and the current drive capability of the P-channel transistor in the fourth gate are determined by the drive capacity load of the second gate and the pull-down transistor. Set so as to correspond approximately to the drive capacity load,
The current drive capability of the N-channel transistor in the transfer gate of the third gate and the current drive capability of the N-channel transistor of the second gate are determined by the drive capacity load of the fourth gate and the pull-up transistor. An integrated circuit device having an output circuit, wherein the integrated circuit device is set so as to substantially correspond to a ratio to a driving capacity load.

In any one of claims 1 to 3,
An integrated circuit device having an output circuit, wherein a current driving capability of the transistor corresponds to a channel width of the transistor, and the driving capacitance load corresponds to a capacitance load of a gate electrode of the transistor.

In claim 1,
The integrated circuit device having an output circuit, wherein the pull-up transistor and the pull-down transistor are N-channel transistors, and wherein the second signal and the fourth signal have opposite phases.

In claim 5,
The first and third gates have CMOS transfer gates, the second and fourth gates each have CMOS inverters,
The current drive capability of the P (or N) channel transistor in the transfer gate of the first gate and the current drive capability of the P (or N) channel transistor in the transfer gate of the third gate are represented by the second gate. Is set so as to substantially correspond to the ratio of the driving capacity load of the fourth gate to the driving capacity load of the fourth gate,
The current drive capability of the second gate P-channel transistor and the current drive capability of the fourth gate P-channel transistor are determined by the drive capacity load of the pull-up transistor and the drive capacity load of the pull-down transistor. An integrated circuit device having an output circuit, which is set to substantially correspond to the ratio of

In any one of claims 5 and 6,
An integrated circuit device having an output circuit, wherein a current driving capability of the transistor corresponds to a channel width of the transistor, and the driving capacitance load corresponds to a capacitance load of a gate electrode of the transistor.

An integrated circuit device having an output circuit for receiving an internal signal of a first power supply level in synchronization with a timing clock and outputting an output signal of a second power supply level from an output terminal,
A first power supply and a pull-up transistor connected to the output terminal; a pull-down transistor connected to the output terminal;
A first gate having a transfer gate that captures the internal signal in response to the timing clock; and a second gate that drives the pull-up transistor in response to the first signal captured by the first gate. A first path having a second gate for generating a signal;
A third gate having a transfer gate for receiving the internal signal in response to the timing clock; and a fourth signal for driving the pull-down transistor in response to a third signal captured by the third gate. And a second path having a fourth gate that generates
An integrated circuit device having an output circuit, wherein the pull-up transistor and the second gate are connected to the second power supply, and the fourth gate is connected to the first power supply. .

In claim 8,
The pull-up transistor is a P-channel transistor, the pull-down transistor is an N-channel transistor,
The first and third gates have CMOS transfer gates, the second and fourth gates each have CMOS inverters,
The current drive capability of the P-channel transistor in the transfer gate of the first gate and the current drive capability of the P-channel transistor in the fourth gate are determined by the drive capacity load of the second gate and the pull-down transistor. Set so as to correspond approximately to the drive capacity load,
The current drive capability of the N-channel transistor in the transfer gate of the third gate and the current drive capability of the N-channel transistor of the second gate are determined by the drive capacity load of the fourth gate and the pull-up transistor. An integrated circuit device having an output circuit, wherein the integrated circuit device is set so as to substantially correspond to a ratio to a driving capacity load.

An integrated circuit device having an output circuit that outputs an internal signal from an output terminal in synchronization with a timing clock,
A pull-up P-channel transistor and a pull-down N-channel transistor connected to the output terminal;
A first gate having a transfer gate for receiving the internal signal in response to the timing clock; and a first gate for driving the pull-up P-channel transistor in response to the first signal captured by the first gate. A first path having a second gate that generates two signals;
A third gate having a transfer gate for taking in the internal signal in response to the timing clock; and a fourth driving the pull-down N-channel transistor in response to the third signal taken in by the third gate. And a second path having a fourth gate for generating a signal of
An integrated circuit device having an output circuit, wherein delay times of the first gate and the fourth gate are set to be equal, and delay times of the third gate and the second gate are set to be equal.