JP3567043B2

JP3567043B2 - Semiconductor storage device

Info

Publication number: JP3567043B2
Application number: JP05053196A
Authority: JP
Inventors: 雅美山下; 保雄茂木
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 1996-03-07
Filing date: 1996-03-07
Publication date: 2004-09-15
Anticipated expiration: 2016-03-07
Also published as: JPH09245473A

Description

【０００１】
【発明の属する技術分野】
本発明は、２系統以上のカラム選択系と２系統以上のデータ入力系とを有する半導体記憶装置に関し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのような半導体記憶装置において、アクセスデータのバイトコントロールのようなメモリアクセス制御を２系統に分ける手法として、２種類のカラムアドレスストローブ信号を用いる方式（以下単に２ＣＡＳ方式とも称する）と、２種類のライトイネーブル信号を用いる方式（以下単に２ＷＥ方式とも称する）とがある。
【０００３】
上記２ＣＡＳ方式を採用したＤＲＡＭとして、例えば平成３年９月に株式会社日立製作所発行のデータブックに記載されたＨＭ５１４２６０シリーズのＤＲＡＭがある。このＤＲＡＭは、並列データ入出力ビット数が１６ビットとされ、上位バイト（上位８ビット）アクセスと下位バイト（上位８ビット）アクセスを夫々別々に指示するための２種類のカラムアドレスストローブ信号の入力端子を備えている。このようなＤＲＡＭにおいて、上位バイトアクセスは一方のカラムアドレスストローブ信号が活性化レベルにされることによって指示され、下位バイトアクセスは他方のカラムアドレスストローブ信号が活性化レベルにされることによって指示され、ワードアクセスは両方のカラムアドレスストローブ信号が活性化レベルにされることによって指示される。そのときのアクセスがライト動作かリード動作かは、ライトイネーブル信号とアウトプットイネーブル信号によって指示される。
【０００４】
上記２ＷＥ方式を採用したＤＲＡＭとしては、例えば平成３年９月に株式会社日立製作所発行のデータブックに記載されたＨＭ５１４１７０シリーズのＤＲＡＭがある。このＤＲＡＭは、並列データ入出力ビット数が１６ビットとされ、上位バイトライトアクセスと下位バイトリードアクセスを夫々別々に指示するための２種類のライトイネーブル信号の入力端子を備えている。このようなＤＲＡＭにおいて、上位バイトのデータ入力動作は一方のライトイネーブル信号が活性化レベルにされることによって指示され、下位バイトのデータ入力動作は他方のライトイネーブル信号が活性化レベルにされることによって指示される。上記２ＷＥ方式においては、上位又は下位バイトの何れかに対するデータ入力動作が指示されているとき、アウトプットイネーブル信号を活性化レベルにした場合には、ライト動作が指示されていないバイトに対しては、他方のバイトのライトに並行してリード動作が可能にされる。
【０００５】
【発明が解決しようとする課題】
上記２ＣＡＳ方式を実現するためには、メインアンプやカラムアドレスデコーダなどのカラム選択系が２系統に分けられ、その何れを活性化するかが、２本のカラムアドレスストローブ信号によって指示することができる。上記２ＷＥ方式を実現するには、上位バイトと下位バイト用のデータ入力バッファが２本のライトイネーブル信号によって選択的に活性化されるようになっている。したがって、ＤＲＡＭの一つのチップに、２本のカラムアドレスストローブ信号によって個別に活性化できるカラム選択系を２系統設けると共に、夫々のカラム選択系に対応させて個別のライトイネーブル信号によって活性化制御可能なデータ入力バッファを設けておくことにより、一種類のチップによって２ＣＡＳ方式のＤＲＡＭと２ＷＥ方式のＤＲＡＭを提供することができる。何れの形式を選択するかは、チップの組立に際してのボンディングオプションによって決定することができる。例えば、２ＣＡＳ仕様のＤＲＡＭを提供する場合には、２本のライトイネーブル信号用のボンディングパッドを１本の外部端子（リードピン）にボンディングする。２ＷＥ仕様のＤＲＡＭを提供する場合には、２本のカラムアドレスストローブ信号用のボンディングパッドを１本の外部端子（リードピン）にボンディングする。
【０００６】
しかしながら、そのようなＤＲＡＭチップを２ＷＥと２ＣＡＳの４本の外部アクセス制御信号にて制御可能なＤＲＡＭとして組み立て若しくはパッケージして提供することは不都合とされる。そのようなチップは前述のように、カラム選択系が２系統、そして夫々のカラム選択系毎にデータ入力バッファが設けられているため、換言すれば、上位バイトのデータに対しては、それ用のカラムストローブ信号とライトイネーブル信号の入力パッドが設けられ、下位バイトのデータに対しては、それ用のカラムストローブ信号とライトイネーブル信号の入力パッドが設けられているので、上位バイトをカラムイネーブルにし、下位バイトをライトイネーブルにするような動作が指定されると書込み動作は行われない。このため、そのような動作を禁止しなければならず、ユーザーにとってＤＲＡＭの使い勝手が悪くなる。したがって、半導体メーカーは、同一のＤＲＡＭ半導体チップを利用して、２ＣＡＳ用のＤＲＡＭと２ＷＥ用のＤＲＡＭを、予め需要を予想して別々に用意しておかなければならなかった。したっがて、需要の見込み違いによる一方の製品だけが在庫過剰になったりする不都合がある。また、ユーザにしてみれば、一つのＤＲＡＭ製品をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度もない。
【０００７】
更に、従来のバイトコントロールは並列的な最大データ入出力ビット数に対してアクセス単位をその半分にすることを可能にする技術であり、アクセス単位を最大の１／４にすることも選択可能な技術が実現されていない。プロセッサによるデータ処理能力が向上されている昨今、ＤＲＡＭなどのメモリの並列データ入出力ビット数も多くされる傾向にあり、このようなとき、ビット操作などの演算処理を想定した場合には、最大アクセス単位の１／４等の範囲で処理を行えば充分な場合も考えられ、そのように、最大アクセス単位の１／２，１／４のビット数をもってデータ処理を行うようなアプリケーションへの対応も考慮したＤＲＡＭも将来必要にされると予想される。
【０００８】
本発明の目的は、２本のライトイネーブル信号によるデータ入力系の選択と２本のカラムアドレスストローブ信号によるカラム系の選択とを自由に行うことができる半導体記憶装置を提供することにある。
【０００９】
本発明の別の目的は、２ＣＡＳ方式と２ＷＥ方式をユーザが自由に選択して利用できる半導体記憶装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、選択端子がワード線に、データ入出力端子がビット線に接続されて、マトリクス配置された多数のメモリセルを夫々が備えた第１乃至第４のメモリブロック（ＭＭ０〜ＭＭ３）と、前記第１及び第２のメモリブロックに対してビット線の選択を行うための第１のカラム選択手段（ＹＤｌ）と、前記第３び第４のメモリブロックに対してビット線の選択を行うための第２のカラム選択手段（ＹＤｕ）と、前記第１のカラム選択手段で選択された第１のメモリブロックのビット線に導通される第１のデータ入出力端子（ＤＩＢ（０−３），ＤＯＢ（０−３））と、前記第２のカラム選択手段で選択された第３のメモリブロックのビット線に導通される第３のデータ入出力手段（ＤＩＢ（８−１１），ＤＯＢ（８−１１））と、前記第１のカラム選択手段で選択された第２のメモリブロックのビット線に導通される第２のデータ入出力手段（ＤＩＢ（４−７），ＤＯＢ（４−７））と、前記第２のカラム選択手段で選択された第４のメモリブロックのビット線とに導通される第４のデータ入出力手段（ＤＩＢ（１２−１５），ＤＯＢ（１２−１５））と、前記第１のカラム選択手段によるカラム選択動作を活性化するための第１のカラムアドレスストローブ信号入力電極（／ＬＣＡＳ）と、前記第２のカラム選択手段によるカラム選択動作を活性化するための第２のカラムアドレスストローブ信号入力電極（／ＵＣＡＳ）と、前記第１のデータ入出力手段によるデータ入力動作を活性化するための第１のライトイネーブル信号入力電極（／ＬＷＥ）と、前記第２のデータ入出力手段によるデータ入力動作を活性化するための第２のライトイネーブル信号入力電極（／ＵＷＥ）とを備えて半導体記憶装置を構成する。
【００１３】
上記半導体チップとしての半導体記憶装置によれば、第１及び第２のメモリブロック（ＭＭ０，ＭＭ１）に対するアクセスは、第１のカラムアドレスストローブ端子（／ＬＣＡＳ）の所定の状態によって可能にされ、第３及び第４のメモリブロック（ＭＭ２，ＭＭ３）に対するアクセスは、第２のカラムアドレスストローブ端子（／ＵＣＡＳ）の所定の状態によって可能にされる。第１及び第２のメモリブロック（ＭＭ０，ＭＭ１）がアクセス可能にされた状態において、第１のメモリブロック（ＭＭ０）に対する第１のデータ入出力手段（ＤＩＢ（０−３））からのデータ入力は第１のライトイネーブル信号入力電極（／ＬＷＥ）の所定の状態によって指示され、第２のメモリブロック（ＭＭ１）に対する第２のデータ入出力手段（ＤＩＢ（４−７））からのデータ入力は第２のライトイネーブル信号入力電極（／ＵＷＥ）の所定の状態によって指示される。第３及び第４のメモリブロック（ＭＭ２，ＭＭ３）がアクセス可能にされた状態において、第３のメモリブロック（ＭＭ２）に対する第３のデータ入出力手段（ＤＩＢ（８−１１））からのデータ入力は第１のライトイネーブル信号入力電極（／ＬＷＥ）の所定の状態によって指示され、第４のメモリブロック（ＭＭ３）に対する第４のデータ入出力手段（ＤＩＢ（１２−１５））からのデータ入力は第２のライトイネーブル信号入力電極（／ＵＷＥ）の所定の状態によって指示される。
【００１４】
第１乃至第４のデータ入出力手段からのデータ出力はアウトプットイネーブル信号入力電極（／ＯＥ）の所定の状態によって指示される。
【００１５】
したがって、第１乃至第４のメモリブロックに対しては、２個のカラムアドレスストローブ信号入力電極（／ＬＣＡＳ，／ＵＣＡＳ）の状態と２個のライトイネーブル信号入力電極（／ＬＷＥ，／ＵＷＥ）の状態に応じて、データ書込み単位を、メモリブロック１個、ブロック２個、メモリブロック４個の中から選択することができる。換言すれば、データ入出力回路で規定される並列データの入出力ビット数を、最大ビット数に対して１／２又は１／４も選択できるようになる。
【００１６】
前記半導体チップに対しては、第１に、２個のカラムアドレスストローブ信号入力電極（／ＬＣＡＳ，／ＵＣＡＳ）と、２個のライトイネーブル信号入力電極（／ＬＷＥ，／ＵＷＥ）をそれぞれパッケージの固有の外部端子に接続して組み立てることができる。第２に、前記第１及び第２のカラムアドレスストローブ信号入力電極を、パッケージに設けられた共通の第１外部端子に結合することにより、所謂２ＷＥ形式と同じ仕様の半導体記憶装置を得ることができる。第３に、前記第１及び第２のライトイネーブル信号入力電極を、パッケージに設けられた共通の第２外部端子に結合することにより、所謂２ＣＡＳ形式と同じ仕様の半導体記憶装置を得ることができる。
【００１７】
前記第１の組立形式で得られた半導体記憶装置に対して、ユーザは、一種類の半導体記憶装置をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度を得ることが出来る。ユーザにこのような自由度を提供する事により、半導体メーカーは、同一のＤＲＡＭ半導体チップを利用して、２ＣＡＳ用のＤＲＡＭと２ＷＥ用のＤＲＡＭを、予め需要を予想して別々に用意しておかなければならないという制約から解き放される。したっがて、需要の見込み違いによる一方の製品だけが在庫過剰になったりする不都合も解消される。
【００１８】
【発明の実施の形態】
図１には、本発明の一実施例に係るＤＲＡＭのブロック図が示される。同図のＤＲＡＭ１００は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板（チップ）１００に形成されている。このＤＲＡＭは、特に制限されないが４個のメモリブロックＭＭ０〜ＭＭ３から成るメモリアレイを備える。各メモリブロックＭＭ０〜ＭＭ３は、選択端子がワード線に、データ入出力端子が相補ビット線（単にビット線とも記す）に結合されてマトリクス配置された多数のダイナミック型メモリセルを有する。各メモリブロックＭＭ０〜ＭＭ３のワード線は、特に制限されないが、メモリブロック相互間で共通接続され、その一端がロウアドレスデコーダ及びワードドライバ１０３の出力端子に１対１対応で結合されている。ロウアドレスデコーダ及びワードドライバ１０３は、それが活性化されると、ロウアドレスラッチ１０２にラッチされたロウアドレス信号をデコードして１本のワード線を選択レベルに駆動する。
【００１９】
ＳＡ０〜ＳＡ３は前記各メモリブロックＭＭ０〜ＭＭ３に対応されて設けられたセンスアンプ回路である。各センスアンプ回路ＳＡ０〜ＳＡ３には、ビット線と１対１対応でその一端に結合されたスタティックラッチ形態のセンスアンプ（図示せず）を有する。センスアンプはワード線にてメモリセルが選択されることによってビット線に形成される相補レベルの信号を増幅する。
【００２０】
ＣＳＷ０〜ＣＳＷ３は前記各メモリブロックＭＭ０〜ＭＭ３に対応されて設けられたカラムスイッチ回路でありる。各カラムスイッチ回路ＣＳＷ０〜ＣＳＷ３は、メモリブロック毎にビット線を選択的に相補共通データ線（単にデータ線とも記す）ＣＤＬ０〜ＣＤＬ３に接続する回路である。特に制限されないが、本実施例に従えば、夫々の相補共通データ線ＣＤＬ０〜ＣＤＬ３は、４ビットの相補信号線とされる。例えば、カラムスイッチ回路ＣＳＷ０はメモリブロックＭＭ０に含まれるビット線を４ビット単位で４ビットの共通データ線ＣＤＬ０に共通接続する４個のカラムスイッチ（図示せず）が多数並設されて成る。その他のカラムスイッチ回路ＣＳＷ１〜ＣＳＷ３も夫々に対応される共通データ線ＣＤＬ１〜ＣＤＬ３との間で同様に構成されている。
【００２１】
カラムスイッチ回路ＣＳＷ０，ＣＳＷ１のスイッチ制御はカラムアドレスデコーダＹＤｌが出力するデコード信号にて行われ、カラムスイッチ回路ＣＳＷ２，ＣＳＷ３のスイッチ制御はカラムアドレスデコーダＹＤｕが出力するデコード信号にて行われる。夫々のカラムスイッチ回路ＣＳＷ０〜ＣＳＷ３に含まれる前記カラムスイッチの選択端子は対応されるカラムアドレスデコードＹＤｌ，ＹＤｕから出力されるデコード信号にて４個を１単位としてスイッチ制御される。カラムスイッチ回路ＣＳＷ０，ＣＳＷ１，ＣＳＷ２，ＣＳＷ３で選択されたビット線は、共通データ線ＣＤＬ０，ＣＤＬ１，ＣＤＬ２，ＣＤＬ３に導通される。前記カラムアドレスデコーダＹＤｌ，ＹＤｕは、それが活性化されると、カラムアドレスラッチ１０４がラッチしたカラムアドレス信号をデコードしてカラムスイッチ回路を選択するためのデコード信号を出力する。
【００２２】
ＭＡ０〜ＭＡ３は前記共通データ線ＣＤＬ０〜ＣＤＬ３に設けられたメインアンプ回路であり、夫々４ビット分のメインアンプを有する。ＤＩＢ（０−３），ＤＩＢ（４−７），ＤＩＢ（８−１１），ＤＩＢ（１２−１５）は夫々４ビット分のデータ入力バッファであり、ＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）は夫々４ビット分のデータ出力バッファである。前記バッファＤＩＢ（０−３）及びＤＯＢ（０−３）はメインアンプＭＡ０と共通データ線ＣＤＬ０に割り当てられ、バッファＤＩＢ（０−３）の入力端子とＤＯＢ（０−３）の出力端子は、４ビットのデータ入出力パッドＰ０〜Ｐ３にビット対応で接続されている。前記バッファＤＩＢ（４−７）及びＤＯＢ（４−７）はメインアンプＭＡ１と共通データ線ＣＤＬ１に割り当てられ、バッファＤＩＢ（４−７）の入力端子とＤＯＢ（４−７）の出力端子は、４ビットのデータ入出力パッドＰ４〜Ｐ７にビット対応で接続されている。前記バッファＤＩＢ（８−１１）及びＤＯＢ（８−１１）はメインアンプＭＡ２と共通データ線ＣＤＬ２に割り当てられ、バッファＤＩＢ（８−１１）の入力端子とＤＯＢ（８−１１）の出力端子は、４ビットのデータ入出力パッドＰ８〜Ｐ１１にビット対応で接続されている。前記バッファＤＩＢ（１２−１５）及びＤＯＢ（１２−１５）はメインアンプＭＡ３と共通データ線ＣＤＬ３に割り当てられ、バッファＤＩＢ（１２−１５）の入力端子とＤＯＢ（１２−１５）の出力端子は、４ビットのデータ入出力パッドＰ１２〜Ｐ１５にビット対応で接続されている。
【００２３】
Ｐａｄｄは外部アドレス入力端子であり、これに要求された外部アドレス信号はアドレス入力バッファ１１２で内部相補アドレス信号に変換されて前記マルチプレクサ１１１に供給される。
【００２４】
１１０はタイミングコントローラである。このタイミングコントローラ１１０は、特に制限されないが、外部アクセス制御信号の入力端子として、ロウアドレスストローブ端子（ロウアドレスストローブ信号入力電極）／ＲＡＳ（記号／はそれが付された信号がローイネーブル信号であることを意味する）、下位側カラムアドレスストローブ端子（下位側カラムアドレスストローブ信号入力電極）／ＬＣＡＳ、上位側カラムアドレスストローブ端子（上位側カラムアドレスストローブ信号入力電極）／ＵＣＡＳ、下位側ライトイネーブル端子（下位側ライトイネーブル信号入力電極）／ＬＷＥ、上位側ライトイネーブル端子（上位側ライトイネーブル信号入力電極）／ＵＷＥ、及びアウトプットイネーブル端子（アウトプットイネーブル信号入力電極）／ＯＥを有し、それら端子への入力信号に応じて、内部タイミング信号ｏｅ，ｒａｓ，ｌｃａｓ，ｕｃａｓ，ｌｗｅ，ｕｗｅ，ｓａ，ｘｄｅｃを生成する。前記端子はチップ１００のボンディングパッドとされる。
【００２５】
前記ロウアドレスストローブ端子／ＲＡＳは、そのローレベルによってチップ選択を指示する端子であり、チップ選択状態にされると、タイミングコントローラ１１０は、制御信号ｒａｓによってロウアドレスラッチ１０２を活性化し、そのとき、アドレスマルチプレクス形式で外部から供給されるロウアドレス信号がアドレスバッファ１１２及びアドレスマルチプレクサ１１１を介してロウアドレスラッチ１０２にラッチされ、また、制御信号ｘｄｅｃにてロウアドレスデコーダ及びワードドライバ１０３が活性化され、ロウアドレスラッチ１０２にラッチされたロウアドレス信号にてワード線の選択動作が行われる。ワード線の選択によって各相補ビット線には微小な電位差が形成され、その電位差は、制御信号ｓａにて活性化されるセンスアンプ回路ＳＡ０〜ＳＡ３によって増幅される。
【００２６】
前記カラムアドレスストローブ端子／ＬＣＡＳ，／ＵＣＡＳは、カラムアドレス信号の有効性をそのローレベルによって指示すると共に、カラム選択系の何れを活性化するかを指示するためのボンディングパッドのような端子とみなされる。即ちカラムアドレスストローブ端子／ＬＣＡＳ又は／ＵＣＡＳがローレベルにされると、制御信号ｃａｓによってカラムアドレスラッチ１０４が活性化され、そのとき、アドレスマルチプレクス形式で外部から供給されるカラムアドレス信号がアドレスバッファ１１２及びアドレスマルチプレクサ１１１を介してカラムアドレスラッチ１０４にラッチされる。このとき、カラムアドレスストローブ端子／ＬＣＡＳがイネーブルレベルにされると、タイミングコントローラ１１０は、それに対応される制御信号ｌｃａｓにて、カラムアドレスデコーダＹＤｌとメインアンプＭＡ０，ＭＡ１を活性化し、メモリブロックＭＭ０，ＭＭ１に対するアクセスを可能にする。一方、カラムアドレスストローブ端子／ＵＣＡＳがイネーブルレベルにされると、タイミングコントローラ１１０は、それに対応される制御信号ｕｃａｓにて、カラムアドレスデコーダＹＤｕとメインアンプＭＡ２，ＭＡ３を活性化し、メモリブロックＭＭ２，ＭＭ３に対するアクセスを可能にする。したがって、カラムアドレスストローブ端子／ＬＣＡＳはメモリマットＭＭ０，ＭＭ１に対するアクセスを指示する外部制御端子とみなすことができ、カラムアドレスストローブ端子／ＵＣＡＳはメモリマットＭＭ２，ＭＭ３に対するアクセスを指示する外部制御端子とみなすことができる。
【００２７】
前記ライトイネーブル端子／ＬＷＥ，／ＵＷＥは、書込み動作の指示信号、即ちデータ入力バッファに対するデータ入力動作の外部制御端子とされる。本実施例に従えば、ライトイネーブル端子／ＬＷＥがローレベルにされると、タイミングコントローラ１１０は、内部制御信号ｌｗｅにて、データ入力バッファＤＩＢ（０−３），ＤＩＢ（８−１１）を入力動作可能に制御し、それによって入力されたデータをメモリブロックＭＭ０，ＭＭ２に供給可能にする。一方、ライトイネーブル端子／ＵＷＥがローレベルにされると、タイミングコントローラ１１０は、内部制御信号ｕｗｅにて、データ入力バッファＤＩＢ（４−７），ＤＩＢ（１２−１５）を入力動作可能に制御し、それによって入力されたデータをメモリブロックＭＭ１，ＭＭ３に供給可能にする。したがって、ライトイネーブル端子／ＬＷＥはメモリブロックＭＭ０，ＭＭ２に対する書込み制御端子とみなすことができ、ライトイネーブル端子／ＵＷＥはメモリブロックＭＭ１，ＭＭ３に対する書込み制御端子とみなすことができる。
【００２８】
前記アウトプットイネーブル端子／ＯＥはデータ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）に対する出力動作を指示する外部制御端子とみなされ、それがイネーブルレベルにされると、タイミングコントローラ１１０は、内部制御信号ｏｅにて、データ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）を、高出力インピーダンス状態からデータ出力可能な状態にする。尚、書込み動作の最中に、アウトプットイネーブル端子／ＯＥがイネーブルにされると、データ出力バッファは、出力可能な状態になるが、読み出しデータが出力されないため、不所望なデータの衝突は生じない。
【００２９】
ここで、メモリブロックＭＭ０〜ＭＭ３に対するアクセス態様をまとめると、図２に示されるようになる。図２に示されるように、メモリブロックＭＭ０〜ＭＭ３とデータ入出力端子Ｐ０〜Ｐ１５とは固有の割り当てが行われ、ＭＭ０はＰ０〜Ｐ３、ＭＭ１はＰ４〜Ｐ７、ＭＭ２はＰ８〜Ｐ１１、ＭＭ３はＰ１２〜Ｐ１５に割り当てられている。図３には／ＬＣＡＳ，／ＵＣＡＳ，／ＬＷＥ，／ＵＷＥ，／ＯＥ等によって設定可能な代表的な動作モードが示されている。
【００３０】
メモリブロックＭＭ０，ＭＭ１に対するアクセスは、カラムアドレスストローブ端子／ＬＣＡＳのローレベルによって可能にされ、メモリブロックＭＭ２，ＭＭ３に対するアクセスは、カラムアドレスストローブ端子／ＵＣＡＳのローレベルによって可能にされる。
【００３１】
アクセス可能にされたメモリブロックに対する読み出し／書込み動作の種別は、ライトイネーブル端子／ＬＷＥ，／ＵＷＥ、アウトプットイネーブル端子／ＯＥによって指示される。メモリブロックＭＭ０，ＭＭ１がアクセス可能にされた状態において、メモリブロックＭＭ０に対するデータ入力バッファＤＩＢ（０−３）からのデータ入力はライトイネーブル端子／ＬＷＥのローレベルによって指示され、メモリブロックＭＭ１に対するデータ入力バッファＤＩＢ（４−７）からのデータ入力はライトイネーブル端子／ＵＷＥのローレベルによって指示される。メモリブロックＭＭ０，ＭＭ１に対応されるデータ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７）からのデータ出力はアウトプットイネーブル端子／ＯＥのローレベルによって指示される。
【００３２】
例えば／ＬＣＡＳ＝ローレベル（Ｌ）によってメモリブロックＭＭ０，ＭＭ１がアクセスが可能に選択されたとき、／ＬＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３）の出力動作が選択され、／ＵＷＥ＝ハイレベル（Ｈ）によってデータ入力バッファＤＩＢ（４−７）の出力動作が不可能にされることにより、Ｐ０〜Ｐ３を介するメモリブロックＭＭ０への書込み動作が可能にされる。このとき、／ＯＥ＝Ｌにされると、前記データ書込みに並行して、メモリブロックＭＭ１に関しデータ出力バッファＤＯＢ（４−７）からデータ入出力端子Ｐ４〜Ｐ７にデータが読み出し可能にされる。このとき、メモリブロックＭＭ０に割り当てられているデータ出力バッファＤＯＢ（０−３）も出力動作可能にされるが、、読み出しデータは出力されないため、書込み動作に支障はない。また、／ＬＣＡＳ＝ローレベル（Ｌ）によってメモリブロックＭＭ０，ＭＭ１がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）の出力動作が選択されることにより、Ｐ０〜Ｐ７からデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）にデータが入力され、メモリブロックＭＭ０，ＭＭ１へのデータ書込み動作が可能にされる。また、／ＬＣＡＳ＝ローレベル（Ｌ）によってメモリブロックＭＭ０，ＭＭ１がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）が出力動作不可能にされ、／ＯＥ＝Ｌにされることにより、データ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７）にから端子Ｐ０〜Ｐ７に、メモリブロックＭＭ０，ＭＭ１からの読み出しデータが与えられる。
【００３３】
メモリブロックＭＭ２，ＭＭ３がアクセス可能にされた状態において、一方のメモリブロックＭＭ２に対するデータ入力バッファＤＩＢ（８−１１）からのデータ入力はライトイネーブル端子／ＬＷＥの所定の状態によって指示され、他方のメモリブロックＭＭ３に対するデータ入力バッファＤＩＢ（１２−１５）からのデータ入力はライトイネーブル端子／ＵＷＥの所定の状態によって指示される。メモリブロックＭＭ２，ＭＭ３に対応されるデータ出力バッファＤＯＢ（８−１１），ＤＯＢ（１２−１５）からのデータ出力はアウトプットイネーブル端子／ＯＥのローレベルによって指示される。
【００３４】
例えば／ＵＣＡＳ＝ＬによってメモリブロックＭＭ２，ＭＭ３がアクセスが可能に選択されたとき、／ＬＷＥ＝Ｌによってデータ入力バッファＤＩＢ（８−７）の出力動作が選択され、／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（１２−１５）の出力動作が不可能にされることにより、Ｐ８〜Ｐ１１を介するメモリブロックＭＭ２への書込み動作が可能にされる。このとき、／ＯＥ＝Ｌにされると、前記データ書込みに並行して、メモリブロックＭＭ３に関しデータ出力バッファＤＯＢ（１２−１５）からデータ入出力端子Ｐ１２〜Ｐ１５にデータが読み出し可能にされる。このとき、メモリブロックＭＭ２に割り当てられているデータ出力バッファＤＯＢ（８−１１）も出力動作可能にされるが、読み出しデータは出力されないため、書込み動作に支障はない。また、／ＵＣＡＳ＝ＬによってメモリブロックＭＭ２，ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｌによってデータ入力バッファＤＩＢ（８−１１），ＤＩＢ（１２−１５）の出力動作が選択されることにより、Ｐ８〜Ｐ１５からデータ入力バッファＤＩＢ（８−１１），ＤＩＢ（１２−１５）にデータが入力され、メモリブロックＭＭ２，ＭＭ３へのデータ書込み動作が可能にされる。また、／ＵＣＡＳ＝ＬによってメモリブロックＭＭ２，ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（８−１１），ＤＩＢ（１２−１５）が出力動作不可能にされ、／ＯＥ＝Ｌにされることにより、データ出力バッファＤＯＢ（８−１１），ＤＯＢ（１２−１５）から端子Ｐ８〜Ｐ１５に、メモリブロックＭＭ２，ＭＭ３からの読み出しデータが与えられる。
【００３５】
また、／ＬＣＡＳ＝／ＵＣＡＳ＝ＬによってメモリブロックＭＭ０〜ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（８−１１）の出力動作が選択され、／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（４−７），ＤＩＢ（１２−１５）の出力動作が不可能にされると、Ｐ０〜Ｐ３，Ｐ８〜Ｐ１１を介するメモリブロックＭＭ０，ＭＭ２への書込み動作が可能にされる。このとき、／ＯＥ＝Ｌにされると、前記データ書込みに並行して、メモリブロックＭＭ１，ＭＭ３に関しデータ出力バッファＤＯＢ（４−７），ＤＯＢ（１２−１５）からデータ入出力端子Ｐ４〜Ｐ７，Ｐ１２〜Ｐ１５にデータが読み出し可能にされる。このとき、メモリブロックＭＭ０とＭＭ２側のデータ出力バッファＤＯＢ（０−３），ＤＯＢ（８−１１）も出力動作可能にされるが、読み出しデータは出力されないため、書込み動作に支障はない。また、／ＬＣＡＳ＝／ＵＣＡＳ＝ＬによってメモリブロックＭＭ０〜ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）ＤＩＢ（８−１１），ＤＩＢ（１２−１５）の出力動作が選択されることにより、Ｐ１〜Ｐ１５からデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）ＤＩＢ（８−１１），ＤＩＢ（１２−１５）にデータが入力される。これにより、メモリブロックＭＭ０〜ＭＭ３へのデータ書込み動作が可能にされる。また、／ＬＣＡＳ＝／ＵＣＡＳ＝ＬによってメモリブロックＭＭ０〜ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）ＤＩＢ（８−１１），ＤＩＢ（１２−１５）が出力動作不可能にされ、／ＯＥ＝Ｌにされることにより、データ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）から端子Ｐ０〜Ｐ１５に、メモリブロックＭＭ０〜ＭＭ３からの読み出しデータが与えられる。
【００３６】
図４には図１で説明したＤＲＡＭチップ１００を組み立ててパッケージした状態の概略図が示される。同図のパッケージは、特に制限されないが、デュアル・イン・ラインパッケージとされ、（Ａ）は前記端子／ＬＣＡＳ，／ＵＣＡＳ，／ＬＷＥ，／ＵＷＥの夫々を固有のリードピンＰｈ，Ｐｉ，Ｐｊ，Ｐｋにボンディングワイヤでボンディングした状態を示すものである。その他の端は夫々固有の図示しないリードピンにボンディングされている。この組立されたＤＲＡＭは、図３に示す動作モードの全てを有する。（Ａ）に示される組立態様に対し、（Ｂ）は、前記端子／ＬＣＡＳと／ＵＣＡＳを共通のリードピンＰｈにボンディングしたものであり、カラム系の活性化は１本のカラムアドレスストローブ信号によって行われ、／ＬＷＥと／ＵＬＥによってバイトコントロールが可能な所謂２ＷＥ形式のＤＲＡＭと全く同じ仕様のＤＲＡＭとされる。（Ａ）に示される組立態様に対し、（Ｃ）は、前記端子／ＬＷＥと／ＵＷＥを共通のリードピンＰｊにボンディングしたものであり、ライト動作の指示は１本のライトイネーブル信号によって行われ、／ＬＣＡＳと／ＵＣＡＳによってバイトコントロールが可能な所謂２ＣＡＳ形式のＤＲＡＭと全く同じ仕様のＤＲＡＭとされる。このように、図１のＤＲＡＭチップ１００は、組立の際のボンディングオプションによって、２ＣＡＳ形式、２ＷＥ形式、又はその双方に形式を備えたＤＲＡＭを得ることができる。
【００３７】
特に、図４の（Ａ）に示される２ＷＥ及び２ＣＡＳ形式の双方を有するように組み立てられたＤＲＡＭにおいては、ユーザにシステム上において、リードピンＰｈ，Ｐｉを共通接続することによって２ＷＥ形式のＤＲＡＭとして動作させることができる。また、ユーザにシステム上において、リードピンＰｊ，Ｐｋを共通接続することによって２ＣＡＳ形式のＤＲＡＭとして動作させることができる。さらに、ユーザにシステム上において、リードピンＰｈ，Ｐｉを共通接続し、リードピンＰｊ，Ｐｋを共通接続することによって、バイトコントロールを行わないＤＲＡＭとして動作させることができる。
【００３８】
図５には図４の（Ａ）に示される形態で組み立てられたＤＲＡＭを用いたマイクロコンピュータシステムの一例ブロック図が示される。１は本実施例のＤＲＡＭ、２はＤＲＡＭコントローラ、３はマイクロコンピュータ、４はシステムバスである。ＤＲＡＭコントローラ２は、マイクロコンピュータ３から、メモリイネーブル信号／ＭＥ、下位データストローブ信号／ＬＤＳ、上位データストローブ信号／ＵＤＳ、ライト信号／ＷＲ、リード信号／ＲＤ、アドレス信号Ａ０〜Ａｎを受け、データＤ０〜Ｄ１５の入出力を行う。ＤＲＡＭコントローラ２は、メモリイネーブル信号／ＭＥが活性化されると端子／ＲＡＳ＝Ｌとなり、アドレス信号Ａ０〜ＡｉをデコードしてＤＲＡＭ１でロウアドレスを検出する。また、信号／ＬＤＳ，／ＵＤＳは端子／ＬＣＡＳ，／ＵＣＡＳのレベルを決定する（／ＬＣＡＳ又は／ＵＣＡＳ＝Ｌのとき、アドレス信号Ａｊ〜ＡｎをデコードしてＤＲＡＭ１でカラムアドレスを検出する）。さらに、端子／ＬＷＥ，／ＵＷＥのレベルは、信号／ＷＲがアサートされたときのアドレスビットＡｊのレベルに従って決定される。端子／ＯＥのレベルは信号／ＲＤのレベルによって決定される。アドレス入力端子Ｐａｄｒｓにはアドレス信号Ａ０〜Ａｎが供給される。データ入出力端子Ｐ０〜Ｐ１５はデータＤ０〜Ｄ１５に対応される。
【００３９】
このようなシステムにおいて、マイクロコンピュータ３は信号／ＬＤＳ，／ＵＤＳ，Ａｊ，Ａｋの値を制御することによって、ＤＲＡＭ１を、ワード（１６ビット）ライトアクセス、バイト（８ビット）ライトアクセス、又は４ビットライトアクセスを選択して行うことが出来る。したがって、マイクロコンピュータは、ビット操作などの演算処理において、操作対象が４ビット以下の場合には４ビットライトアクセスを行って所要の処理を行うことができる。
【００４０】
上記実施例によれば以下の作用効果が得られる。〔１〕ＤＲＡＭの半導体チップ１００のレベルで考えれば、第１乃至第４のメモリブロックＭＭ０〜ＭＭ３に対しては、２個のカラムアドレスストローブ端子／ＬＣＡＳ，／ＵＣＡＳの状態と２個のライトイネーブル端子／ＬＷＥ，／ＵＷＥの状態に応じて、データ書込み単位を、メモリブロック１個、ブロック２個、メモリブロック４個の中から選択することができる。換言すれば、データ入出力回路で規定される並列データの入出力ビット数を、最大ビット数に対して１／２又は１／４も選択できるようになる。
【００４１】
〔２〕図１のＤＲＡＭチップ１００は、組立の際のボンディングオプションによって、２ＣＡＳ形式、２ＷＥ形式、又はその双方に形式を備えたＤＲＡＭを得ることができる。
【００４２】
〔３〕２ＷＥ及び２ＣＡＳ形式の双方を有するように組み立てられたＤＲＡＭにおいては、ユーザは、一つのＤＲＡＭ製品をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度を得ることが出来る。ユーザにこのような自由度を提供する事により、半導体メーカーは、同一のＤＲＡＭ半導体チップを利用して、２ＣＡＳ用のＤＲＡＭと２ＷＥ用のＤＲＡＭを、予め需要を予想して別々に用意しておかなければならないという制約から解き放される。したっがて、需要の見込み違いによる一方の製品だけが在庫過剰になったりする不都合も解消される。
【００４３】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、夫々のメモリブロックは１個のメモリマットで構成される場合に限定されず、１個のメモリマットが複数個のメモリマットを供え、アクセスに際して、複数のメモリマットから所要のメモリマットを選択するようにした構成であってもよい。また、半導体チップにおける各種ストローブ信号等のための電極はボンディングパッドに限定されず、バンプ電極であってもよい。これに応じ、パッケージもヂュアル・イン・ラインパッケージに限定されず、フラットパッケージなどその他のパッケージであってもよい。また、上記実施例のＤＲＡＭの制御には必ずしもＤＲＡＭコントローラを用いなくてもよく、それ専用のインタフェース信号の出力機能をマイクロコンピュータそれ事態が備えても、また、シングルチップマイクロコンピュータに上記実施例のようなＤＲＡＭコントローラの機能を内蔵させてもよい。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用したが、それに限定されるものではなく、擬似ＳＲＡＭ等の半導体記憶装置に広く適用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４７】
すなわち、第１乃至第４のメモリブロックに対しては、２個のカラムアドレスストローブ信号入力電極の状態と２個のライトイネーブル信号入力電極の状態に応じて、データ書込み単位を、メモリブロック１個、ブロック２個、メモリブロック４個の中から選択することができる。したがって、データ入出力回路で規定される並列データの入出力ビット数を、最大ビット数に対して１／２又は１／４も選択できるようになる。
【００４８】
組立の際のボンディングオプションによって、２ＣＡＳ形式、２ＷＥ形式、又はその双方の形式を備えた半導体記憶装置を得ることができる。
【００４９】
２ＷＥ及び２ＣＡＳ形式の双方を有するように組み立てられた半導体記憶装置においては、ユーザは、一種類の半導体記憶装置製品をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＤＲＡＭのブロック図である。
【図２】カラムアドレスストローブ端子とライトイネーブル端子によるカラム選択系とデータ入力系の指示態様を示す説明図である。
【図３】本発明の一実施形態に係るＤＲＡＭの主な動作モードを示す説明図である。
【図４】図１のＤＲＡＭに対するボンディングオプションにて得られる３種類のＤＲＡＭを示す説明図である。
【図５】図４の（Ａ）に示される組立態様のＤＲＡＭを用いたデータ処理システムの一例ブロック図である。
【符号の説明】
１００チップ
１０１メモリアレイ
ＭＭ０〜ＭＭ３メモリブロック
１０３ロウアドレスデコーダ
ＹＤｌ，ＹＤｕカラムアドレスデコーダ
ＣＳＷ０〜ＣＳＷ３カラムスイッチ回路
ＳＡ０〜ＳＡ３センスアンプ回路
ＭＡ０〜ＭＡ３メインアンプ回路
ＤＩＢ（０−３），ＤＩＢ（４−７），ＤＩＢ（８−１１），ＤＩＢ（１２−１５）データ入力バッファ
ＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）データ出力バッファ
１１０タイミングコントローラ
／ＬＣＡＳ，／ＵＣＡＳカラムアドレスストローブ端子
／ＷＥ，／ＵＷＥライトイネーブル端子
／ＯＥアウトプットイネーブル端子
Ｐｈ，Ｐｉ，Ｐｊ，Ｐｋリードピン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device having two or more column selection systems and two or more data input systems, and relates to a technique which is effective when applied to, for example, a DRAM (Dynamic Random Access Memory).
[0002]
[Prior art]
In a semiconductor memory device such as a DRAM, as a method of dividing memory access control such as byte control of access data into two systems, a method using two types of column address strobe signals (hereinafter, also simply referred to as a 2CAS method) and two types. (Hereinafter, also simply referred to as a 2WE system).
[0003]
As the DRAM employing the 2CAS method, there is, for example, a HM514260 series DRAM described in a data book issued by Hitachi, Ltd. in September 1991. This DRAM has a parallel data input / output bit number of 16 bits, and inputs two types of column address strobe signals for separately instructing upper byte (upper 8 bits) access and lower byte (upper 8 bits) access, respectively. It has terminals. In such a DRAM, upper byte access is instructed by one column address strobe signal being activated, and lower byte access is instructed by the other column address strobe signal being activated. Word access is indicated by the activation of both column address strobe signals. Whether the access at that time is a write operation or a read operation is specified by a write enable signal and an output enable signal.
[0004]
As the DRAM adopting the 2WE method, for example, there is a HM514170 series DRAM described in a data book published by Hitachi, Ltd. in September 1991. This DRAM has a parallel data input / output bit number of 16 bits and has two types of write enable signal input terminals for separately instructing upper byte write access and lower byte read access, respectively. In such a DRAM, the data input operation of the upper byte is instructed by setting one of the write enable signals to the activation level, and the data input operation of the lower byte is specified by the other write enable signal being set to the activation level. Directed by In the above-mentioned 2WE system, when a data input operation for either the upper byte or the lower byte is instructed, and when the output enable signal is set to the activation level, a byte for which a write operation is not instructed is performed. The read operation is enabled in parallel with the writing of the other byte.
[0005]
[Problems to be solved by the invention]
In order to realize the above-mentioned 2CAS system, a column selection system such as a main amplifier and a column address decoder is divided into two systems, and which of them is activated can be instructed by two column address strobe signals. . In order to realize the above-mentioned 2WE system, the data input buffers for the upper byte and the lower byte are selectively activated by two write enable signals. Therefore, one column of DRAM has two column selection systems that can be individually activated by two column address strobe signals, and activation control can be performed by individual write enable signals corresponding to each column selection system. By providing such a data input buffer, a 2CAS DRAM and a 2WE DRAM can be provided by one type of chip. Which type is selected can be determined by a bonding option in assembling the chip. For example, when providing a 2CAS DRAM, two bonding pads for a write enable signal are bonded to one external terminal (lead pin). In the case of providing a DRAM of the 2WE specification, two column address strobe signal bonding pads are bonded to one external terminal (lead pin).
[0006]
However, it is inconvenient to assemble or package such a DRAM chip as a DRAM that can be controlled by four external access control signals of 2WE and 2CAS. As described above, since such a chip has two column selection systems and a data input buffer provided for each column selection system, in other words, the data for the upper byte is An input pad for the column strobe signal and the write enable signal is provided. For the data of the lower byte, an input pad for the column strobe signal and the write enable signal is provided. When an operation for enabling the lower byte to be written is designated, the write operation is not performed. For this reason, such an operation must be prohibited, and the usability of the DRAM deteriorates for the user. Therefore, the semiconductor maker has to prepare the DRAM for 2CAS and the DRAM for 2WE separately using the same DRAM semiconductor chip in anticipation of the demand in advance. Therefore, there is an inconvenience that only one product is overstocked due to a difference in demand. Further, for the user, there is no degree of freedom to select and use one DRAM product as a function of 2WE or 2CAS freely on the system.
[0007]
Furthermore, the conventional byte control is a technology that makes it possible to reduce the access unit to half of the maximum number of data input / output bits in parallel. Technology has not been realized. In recent years, the data processing capability of processors has been improved, and the number of parallel data input / output bits of memories such as DRAMs tends to be increased. In some cases, it is sufficient to perform processing in the range of 1/4 of the access unit. In such a case, it is possible to cope with an application that performs data processing with the number of bits of 1/2 or 1/4 of the maximum access unit. It is expected that a DRAM in consideration of the above will be required in the future.
[0008]
An object of the present invention is to provide a semiconductor memory device which can freely select a data input system by two write enable signals and a column system by two column address strobe signals.
[0009]
Another object of the present invention is to provide a semiconductor memory device in which a user can freely select and use the 2CAS method and the 2WE method.
[0010]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
The outline of a representative invention among the inventions disclosed in the present application will be briefly described as follows.
[0012]
That is, first to fourth memory blocks (MM0 to MM3) each having a plurality of memory cells arranged in a matrix, with a selection terminal connected to a word line and a data input / output terminal connected to a bit line; First column selecting means (YDl) for selecting a bit line for the first and second memory blocks; and a first column selecting means (YDl) for selecting a bit line for the third and fourth memory blocks. A second column selection unit (YDu) and a first data input / output terminal (DIB (0-3), DOB) electrically connected to a bit line of the first memory block selected by the first column selection unit. (0-3)) and third data input / output means (DIB (8-11), DOB (8-) which are electrically connected to the bit lines of the third memory block selected by the second column selection means. 11)) and the first Second data input / output means (DIB (4-7), DOB (4-7)) electrically connected to the bit line of the second memory block selected by the column selection means, and said second column selection means Fourth data input / output means (DIB (12-15), DOB (12-15)) electrically connected to the bit line of the fourth memory block selected in step (a), and a column by the first column selecting means. A first column address strobe signal input electrode (/ LCAS) for activating the selection operation, and a second column address strobe signal input electrode (/ LCAS) for activating the column selection operation by the second column selection means. / UCAS), a first write enable signal input electrode (/ LWE) for activating a data input operation by the first data input / output means, and a second data input / output Constituting a semiconductor memory device and a second write enable signal input electrode for activating the data input operation by the stage (/ UWE).
[0013]
According to the semiconductor memory device as the semiconductor chip, access to the first and second memory blocks (MM0, MM1) is enabled by a predetermined state of the first column address strobe terminal (/ LCAS). Access to the third and fourth memory blocks (MM2, MM3) is enabled by a predetermined state of the second column address strobe terminal (/ UCAS). When the first and second memory blocks (MM0, MM1) are accessible, data input from the first data input / output means (DIB (0-3)) to the first memory block (MM0) Is designated by a predetermined state of the first write enable signal input electrode (/ LWE), and data input from the second data input / output means (DIB (4-7)) to the second memory block (MM1) is Instructed by a predetermined state of the second write enable signal input electrode (/ UWE). In a state where the third and fourth memory blocks (MM2, MM3) are accessible, data input from the third data input / output means (DIB (8-11)) to the third memory block (MM2) Is designated by a predetermined state of the first write enable signal input electrode (/ LWE), and the data input from the fourth data input / output means (DIB (12-15)) to the fourth memory block (MM3) is Instructed by a predetermined state of the second write enable signal input electrode (/ UWE).
[0014]
Data output from the first to fourth data input / output means is instructed by a predetermined state of an output enable signal input electrode (/ OE).
[0015]
Therefore, for the first to fourth memory blocks, the state of the two column address strobe signal input electrodes (/ LCAS, / UCAS) and the state of the two write enable signal input electrodes (/ LWE, / UWE) are set. According to the state, the data write unit can be selected from one memory block, two blocks, and four memory blocks. In other words, the number of input / output bits of the parallel data defined by the data input / output circuit can be selected to be 1/2 or 1/4 of the maximum bit number.
[0016]
For the semiconductor chip, first, two column address strobe signal input electrodes (/ LCAS, / UCAS) and two write enable signal input electrodes (/ LWE, / UWE) are respectively provided in the package. Can be assembled by connecting to external terminals. Second, by coupling the first and second column address strobe signal input electrodes to a common first external terminal provided on a package, a semiconductor memory device having the same specifications as the so-called 2WE type can be obtained. it can. Third, by coupling the first and second write enable signal input electrodes to a common second external terminal provided on the package, a semiconductor memory device having the same specifications as the so-called 2CAS type can be obtained. .
[0017]
With respect to the semiconductor memory device obtained in the first assembly format, the user can obtain a degree of freedom to freely select and use one type of semiconductor memory device as a 2WE or 2CAS function on the system. . By providing users with such a degree of freedom, semiconductor manufacturers must use the same DRAM semiconductor chip to separately prepare 2CAS DRAM and 2WE DRAM in anticipation of demand. You are released from the constraint that you have to. Therefore, the inconvenience that only one product is overstocked due to a difference in demand is also eliminated.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a block diagram of a DRAM according to one embodiment of the present invention. Although not particularly limited, the DRAM 100 in FIG. 1 is formed on a single semiconductor substrate (chip) 100 such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. This DRAM includes, but is not limited to, a memory array including four memory blocks MM0 to MM3. Each of the memory blocks MM0 to MM3 has a large number of dynamic memory cells arranged in a matrix with selection terminals connected to word lines and data input / output terminals connected to complementary bit lines (also simply referred to as bit lines). The word lines of the memory blocks MM0 to MM3 are not particularly limited, but are commonly connected between the memory blocks, and one ends thereof are coupled to the row address decoder and the output terminal of the word driver 103 in a one-to-one correspondence. When activated, the row address decoder and word driver 103 decodes the row address signal latched by the row address latch 102 and drives one word line to a selected level.
[0019]
SA0 to SA3 are sense amplifier circuits provided corresponding to the respective memory blocks MM0 to MM3. Each of the sense amplifier circuits SA0 to SA3 has a static latch type sense amplifier (not shown) coupled to one end of the sense amplifier circuit in one-to-one correspondence with the bit line. The sense amplifier amplifies a complementary level signal formed on a bit line when a memory cell is selected by a word line.
[0020]
CSW0 to CSW3 are column switch circuits provided corresponding to the respective memory blocks MM0 to MM3. Each of the column switch circuits CSW0 to CSW3 is a circuit for selectively connecting a bit line to a complementary common data line (also simply referred to as a data line) CDL0 to CDL3 for each memory block. Although not particularly limited, according to the present embodiment, each of the complementary common data lines CDL0 to CDL3 is a 4-bit complementary signal line. For example, the column switch circuit CSW0 includes a large number of four column switches (not shown) that commonly connect bit lines included in the memory block MM0 to a 4-bit common data line CDL0 in 4-bit units. The other column switch circuits CSW1 to CSW3 are similarly configured between the corresponding common data lines CDL1 to CDL3.
[0021]
The switch control of the column switch circuits CSW0 and CSW1 is performed by the decode signal output from the column address decoder YD1, and the switch control of the column switch circuits CSW2 and CSW3 is performed by the decode signal output by the column address decoder YDu. The selection terminals of the column switches included in each of the column switch circuits CSW0 to CSW3 are switch-controlled in units of four by the decode signals output from the corresponding column address decodes YD1 and YDu. The bit lines selected by the column switch circuits CSW0, CSW1, CSW2, CSW3 are conducted to the common data lines CDL0, CDL1, CDL2, CDL3. When activated, the column address decoders YDl and YDu decode the column address signal latched by the column address latch 104 and output a decode signal for selecting a column switch circuit.
[0022]
MA0 to MA3 are main amplifier circuits provided on the common data lines CDL0 to CDL3, each having a 4-bit main amplifier. DIB (0-3), DIB (4-7), DIB (8-11), and DIB (12-15) are 4-bit data input buffers, and are DOB (0-3) and DOB (4- 7), DOB (8-11), and DOB (12-15) are 4-bit data output buffers. The buffers DIB (0-3) and DOB (0-3) are allocated to the main amplifier MA0 and the common data line CDL0, and the input terminal of the buffer DIB (0-3) and the output terminal of DOB (0-3) are: It is connected to the 4-bit data input / output pads P0 to P3 in a bit-by-bit manner. The buffers DIB (4-7) and DOB (4-7) are allocated to the main amplifier MA1 and the common data line CDL1, and the input terminal of the buffer DIB (4-7) and the output terminal of the DOB (4-7) It is connected to the 4-bit data input / output pads P4 to P7 in a bit-by-bit manner. The buffers DIB (8-11) and DOB (8-11) are allocated to the main amplifier MA2 and the common data line CDL2, and the input terminal of the buffer DIB (8-11) and the output terminal of the DOB (8-11) It is connected to 4-bit data input / output pads P8 to P11 in a bit-by-bit manner. The buffers DIB (12-15) and DOB (12-15) are allocated to the main amplifier MA3 and the common data line CDL3, and the input terminal of the buffer DIB (12-15) and the output terminal of the DOB (12-15) They are connected to 4-bit data input / output pads P12 to P15 in a bit-by-bit manner.
[0023]
Padd is an external address input terminal. The external address signal required for this is converted into an internal complementary address signal by the address input buffer 112 and supplied to the multiplexer 111.
[0024]
110 is a timing controller. The timing controller 110 is not particularly limited, but as an input terminal of the external access control signal, a row address strobe terminal (row address strobe signal input electrode) / RAS (the symbol / is a row enable signal. ), Lower column address strobe terminal (lower column address strobe signal input electrode) / LCAS, upper column address strobe terminal (upper column address strobe signal input electrode) / UCAS, lower write enable terminal ( It has a lower write enable signal input electrode) / LWE, an upper write enable terminal (upper write enable signal input electrode) / UWE, and an output enable terminal (output enable signal input electrode) / OE. of Depending on the force signal, the internal timing signal oe, ras, lcas, ucas, lwe, uwe, sa, to produce a XDEC. The terminals serve as bonding pads of the chip 100.
[0025]
The row address strobe terminal / RAS is a terminal for instructing chip selection by its low level. When the chip is in the chip selection state, the timing controller 110 activates the row address latch 102 by the control signal ras. A row address signal supplied from the outside in an address multiplex format is latched by a row address latch 102 via an address buffer 112 and an address multiplexer 111, and a row address decoder and a word driver 103 are activated by a control signal xdec. The word line is selected by the row address signal latched by the row address latch 102. A small potential difference is formed in each complementary bit line by selecting the word line, and the potential difference is amplified by the sense amplifier circuits SA0 to SA3 activated by the control signal sa.
[0026]
The column address strobe terminals / LCAS, / UCAS are regarded as terminals such as bonding pads for indicating the validity of the column address signal by its low level and for indicating which of the column selection systems is to be activated. It is. That is, when the column address strobe terminal / LCAS or / UCAS is set to a low level, the column address latch 104 is activated by the control signal cas. The data is latched by the column address latch 104 via the address multiplexer 112 and the address multiplexer 111. At this time, when the column address strobe terminal / LCAS is set to the enable level, the timing controller 110 activates the column address decoder YDl and the main amplifiers MA0 and MA1 with the corresponding control signal lcas, and the memory blocks MM0 and Enable access to MM1. On the other hand, when the column address strobe terminal / UCAS is set to the enable level, the timing controller 110 activates the column address decoder YDu and the main amplifiers MA2 and MA3 with the corresponding control signal ucas, and the memory blocks MM2 and MM3 Enable access to Therefore, column address strobe terminal / LCAS can be regarded as an external control terminal instructing access to memory mats MM0 and MM1, and column address strobe terminal / UCAS can be regarded as an external control terminal instructing access to memory mats MM2 and MM3. be able to.
[0027]
The write enable terminals / LWE and / UWE serve as instruction signals for a write operation, that is, external control terminals for a data input operation to a data input buffer. According to this embodiment, when the write enable terminal / LWE is set to the low level, the timing controller 110 inputs the data input buffers DIB (0-3) and DIB (8-11) by the internal control signal lwe. The operation is controlled so that the input data can be supplied to the memory blocks MM0 and MM2. On the other hand, when the write enable terminal / UWE is set to low level, the timing controller 110 controls the data input buffers DIB (4-7) and DIB (12-15) to be operable by the internal control signal uwe. , So that the input data can be supplied to the memory blocks MM1 and MM3. Therefore, write enable terminal / LWE can be regarded as a write control terminal for memory blocks MM0 and MM2, and write enable terminal / UWE can be regarded as a write control terminal for memory blocks MM1 and MM3.
[0028]
The output enable terminal / OE is regarded as an external control terminal for instructing an output operation to the data output buffers DOB (0-3), DOB (4-7), DOB (8-11), DOB (12-15). When it is set to the enable level, the timing controller 110 uses the internal control signal oe to output the data output buffers DOB (0-3), DOB (4-7), DOB (8-11), DOB (8-11). 15) is changed from a high output impedance state to a state where data can be output. When the output enable terminal / OE is enabled during the write operation, the data output buffer is ready for output, but undesired data collision occurs because read data is not output. Absent.
[0029]
Here, the access modes for the memory blocks MM0 to MM3 are summarized as shown in FIG. As shown in FIG. 2, the memory blocks MM0 to MM3 and the data input / output terminals P0 to P15 are uniquely assigned, MM0 is P0 to P3, MM1 is P4 to P7, MM2 is P8 to P11, and MM3 is P8 to P11. Assigned to P12 to P15. FIG. 3 shows typical operation modes that can be set by / LCAS, / UCAS, / LWE, / UWE, / OE, and the like.
[0030]
Access to the memory blocks MM0 and MM1 is enabled by the low level of the column address strobe terminal / LCAS, and access to the memory blocks MM2 and MM3 is enabled by the low level of the column address strobe terminal / UCAS.
[0031]
The type of the read / write operation for the memory block that has been made accessible is specified by the write enable terminals / LWE, / UWE and the output enable terminal / OE. When the memory blocks MM0 and MM1 are made accessible, data input from the data input buffer DIB (0-3) to the memory block MM0 is indicated by the low level of the write enable terminal / LWE, and data input to the memory block MM1 is performed. Data input from the buffer DIB (4-7) is specified by the low level of the write enable terminal / UWE. Data output from the data output buffers DOB (0-3) and DOB (4-7) corresponding to the memory blocks MM0 and MM1 is indicated by the low level of the output enable terminal / OE.
[0032]
For example, when the memory blocks MM0 and MM1 are selected to be accessible by / LCAS = low level (L), the output operation of the data input buffer DIB (0-3) is selected by / LWE = L, and / UWE = high. Since the output operation of the data input buffer DIB (4-7) is disabled by the level (H), the write operation to the memory block MM0 via P0 to P3 is enabled. At this time, when / OE = L, data can be read from the data output buffer DOB (4-7) to the data input / output terminals P4 to P7 for the memory block MM1 in parallel with the data writing. At this time, the data output buffer DOB (0-3) assigned to the memory block MM0 is also enabled to output, but no read data is output, so that there is no hindrance to the write operation. When the memory blocks MM0 and MM1 are selected to be accessible by / LCAS = low level (L), the data input buffers DIB (0-3) and DIB (4-7) are set by / LWE = / UWE = L. When the output operation is selected, data is input to data input buffers DIB (0-3) and DIB (4-7) from P0 to P7, and a data write operation to memory blocks MM0 and MM1 is enabled. . When the memory blocks MM0 and MM1 are selected to be accessible by / LCAS = low level (L), the data input buffers DIB (0-3) and DIB (4-7) are set by / LWE = / UWE = H. When the output operation is disabled and / OE is set to L, the data output buffers DOB (0-3) and DOB (4-7) are supplied to terminals P0 to P7, and the read data from the memory blocks MM0 and MM1. Is given.
[0033]
When memory blocks MM2 and MM3 are made accessible, data input from data input buffer DIB (8-11) to one memory block MM2 is instructed by a predetermined state of write enable terminal / LWE, and the other memory block Data input from the data input buffer DIB (12-15) to the block MM3 is indicated by a predetermined state of the write enable terminal / UWE. Data output from the data output buffers DOB (8-11) and DOB (12-15) corresponding to the memory blocks MM2 and MM3 is indicated by the low level of the output enable terminal / OE.
[0034]
For example, when the memory blocks MM2 and MM3 are selected to be accessible by / UCAS = L, the output operation of the data input buffer DIB (8-7) is selected by / LWE = L, and the data input buffer is selected by / UWE = H. By disabling the output operation of the DIB (12-15), the write operation to the memory block MM2 via P8 to P11 is enabled. At this time, when / OE = L, data can be read from the data output buffer DOB (12-15) to the data input / output terminals P12 to P15 for the memory block MM3 in parallel with the data writing. At this time, the output operation of the data output buffer DOB (8-11) assigned to the memory block MM2 is also enabled, but no read data is output, so that there is no problem in the write operation. When the memory blocks MM2 and MM3 are selected to be accessible by / UCAS = L, the output operation of the data input buffers DIB (8-11) and DIB (12-15) is selected by / LWE = / UWE = L. As a result, data is input from P8 to P15 to the data input buffers DIB (8-11) and DIB (12-15), and a data write operation to the memory blocks MM2 and MM3 is enabled. When the memory blocks MM2 and MM3 are selected to be accessible by / UCAS = L, the data input buffers DIB (8-11) and DIB (12-15) cannot perform output operation by / LWE = / UWE = H. By setting / OE = L, read data from the memory blocks MM2 and MM3 is supplied from the data output buffers DOB (8-11) and DOB (12-15) to the terminals P8 to P15.
[0035]
When the memory blocks MM0 to MM3 are selected to be accessible by / LCAS = / UCAS = L, the output operation of the data input buffers DIB (0-3) and DIB (8-11) is selected by / LWE = L. When the output operation of the data input buffers DIB (4-7) and DIB (12-15) is disabled by / UWE = H, the data is transferred to the memory blocks MM0 and MM2 via P0 to P3 and P8 to P11. Write operation is enabled. At this time, when / OE = L, the data input / output terminals P4 to P7 from the data output buffers DOB (4-7) and DOB (12-15) for the memory blocks MM1 and MM3 in parallel with the data writing. , P12 to P15 are made readable. At this time, the memory block MM0 and the data output buffers DOB (0-3) and DOB (8-11) on the MM2 side are also enabled to output, but no read data is output, so that there is no hindrance to the write operation. When the memory blocks MM0 to MM3 are selected to be accessible by / LCAS = / UCAS = L, the data input buffers DIB (0-3) and DIB (4-7) DIB (/ LWE = / UWE = L) 8-11) and the output operation of DIB (12-15) are selected, so that data input buffers DIB (0-3), DIB (4-7), DIB (8-11), and DIB (8-11) are output from P1 to P15. Data is input to 12-15). Thus, a data write operation to the memory blocks MM0 to MM3 is enabled. When the memory blocks MM0 to MM3 are selected to be accessible by / LCAS = / UCAS = L, the data input buffers DIB (0-3) and DIB (4-7) DIB (/ LWE = / UWE = H) 8-11) and DIB (12-15) are disabled to output, and / OE is set to L, so that the data output buffers DOB (0-3), DOB (4-7), and DOB (8- 11), read data from the memory blocks MM0 to MM3 are supplied from the DOB (12-15) to the terminals P0 to P15.
[0036]
FIG. 4 is a schematic view showing a state where the DRAM chip 100 described in FIG. 1 is assembled and packaged. The package shown in the drawing is not particularly limited, but is a dual-in-line package. (A) shows each of the terminals / LCAS, / UCAS, / LWE, / UWE with its own lead pin Ph, Pi, Pj, Pk. 1 shows a state of bonding with a bonding wire. The other ends are respectively bonded to unique lead pins (not shown). This assembled DRAM has all of the operation modes shown in FIG. In contrast to the assembling mode shown in (A), (B) shows that the terminals / LCAS and / UCAS are bonded to a common lead pin Ph, and the column system is activated by one column address strobe signal. Here, the DRAM has exactly the same specifications as the so-called 2WE type DRAM which can perform byte control by / LWE and / ULE. In the assembly mode shown in (A), (C) shows that the terminals / LWE and / UWE are bonded to a common lead pin Pj, and a write operation is instructed by one write enable signal. The DRAM has exactly the same specifications as the so-called 2CAS type DRAM that can be byte-controlled by / LCAS and / UCAS. As described above, the DRAM chip 100 shown in FIG. 1 can obtain a DRAM having a 2CAS type, a 2WE type, or both types depending on a bonding option at the time of assembly.
[0037]
In particular, in the DRAM assembled to have both the 2WE and 2CAS types shown in FIG. 4A, the user operates as a 2WE type DRAM by connecting the lead pins Ph and Pi in the system in common. Can be done. Also, by connecting the lead pins Pj and Pk in common on the system, the user can operate as a 2CAS type DRAM. Furthermore, by connecting the lead pins Ph and Pi in common and connecting the lead pins Pj and Pk in common on the system, the user can operate as a DRAM without byte control.
[0038]
FIG. 5 is a block diagram showing an example of a microcomputer system using a DRAM assembled in the form shown in FIG. 1 is a DRAM of the present embodiment, 2 is a DRAM controller, 3 is a microcomputer, and 4 is a system bus. The DRAM controller 2 receives a memory enable signal / ME, a lower data strobe signal / LDS, an upper data strobe signal / UDS, a write signal / WR, a read signal / RD, and address signals A0 to An from the microcomputer 3, and receives data D0 To D15. When the memory enable signal / ME is activated, the terminal / RAS becomes L, and the DRAM controller 2 decodes the address signals A0 to Ai and detects a row address in the DRAM1. The signals / LDS and / UDS determine the levels of the terminals / LCAS and / UCAS (when / LCAS or / UCAS = L, the address signals Aj to An are decoded and the DRAM 1 detects the column address). Further, the levels of terminals / LWE and / UWE are determined according to the level of address bit Aj when signal / WR is asserted. The level of terminal / OE is determined by the level of signal / RD. Address signals A0 to An are supplied to the address input terminal Padrs. Data input / output terminals P0 to P15 correspond to data D0 to D15.
[0039]
In such a system, the microcomputer 3 controls the values of the signals / LDS, / UDS, Aj, and Ak to store the DRAM 1 in word (16 bits) write access, byte (8 bits) write access, or 4 bits. Write access can be selected. Therefore, in arithmetic processing such as bit operation, when the operation target is 4 bits or less, the microcomputer can perform a required process by performing 4-bit write access.
[0040]
According to the above embodiment, the following effects can be obtained. [1] Considering the level of the DRAM semiconductor chip 100, for the first to fourth memory blocks MM0 to MM3, the state of the two column address strobe terminals / LCAS and / UCAS and the two write enable The data write unit can be selected from one memory block, two blocks, and four memory blocks according to the states of the terminals / LWE and / UWE. In other words, the number of input / output bits of the parallel data defined by the data input / output circuit can be selected to be 1/2 or 1/4 of the maximum bit number.
[0041]
[2] The DRAM chip 100 of FIG. 1 can provide a DRAM having a 2CAS type, a 2WE type, or both types depending on a bonding option at the time of assembly.
[0042]
[3] In a DRAM assembled to have both the 2WE and 2CAS types, the user can obtain a degree of freedom to freely select and use one DRAM product as a 2WE or 2CAS function on the system. I can do it. By providing users with such a degree of freedom, semiconductor manufacturers must use the same DRAM semiconductor chip to separately prepare 2CAS DRAM and 2WE DRAM in anticipation of demand. You are released from the constraint that you have to. Therefore, the inconvenience that only one product is overstocked due to a difference in demand is also eliminated.
[0043]
Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited thereto, and it is needless to say that various modifications can be made without departing from the gist of the invention.
[0044]
For example, each memory block is not limited to one memory mat, and one memory mat provides a plurality of memory mats, and a desired memory mat is selected from the plurality of memory mats at the time of access. Alternatively, the configuration may be such that Further, the electrodes for various strobe signals in the semiconductor chip are not limited to the bonding pads, but may be bump electrodes. Accordingly, the package is not limited to the dual-in-line package, but may be another package such as a flat package. In addition, the DRAM controller of the above embodiment need not always be used with the DRAM controller. Even if the microcomputer itself has an output function of an interface signal dedicated to the DRAM, the single chip microcomputer may be provided with a single chip microcomputer. Such a function of a DRAM controller may be incorporated.
[0045]
In the above description, the invention made mainly by the inventor has been applied to a DRAM, which is a field of application as the background, but the invention is not limited to this and can be widely applied to semiconductor memory devices such as pseudo SRAMs. .
[0046]
【The invention's effect】
The following is a brief description of an effect obtained by a representative one of the inventions disclosed in the present application.
[0047]
That is, for the first to fourth memory blocks, the data write unit is one memory block according to the state of the two column address strobe signal input electrodes and the state of the two write enable signal input electrodes. , Two blocks, and four memory blocks. Therefore, the number of input / output bits of the parallel data defined by the data input / output circuit can be selected to be 1/2 or 1/4 of the maximum bit number.
[0048]
Depending on a bonding option at the time of assembly, a semiconductor memory device having a 2CAS type, a 2WE type, or both types can be obtained.
[0049]
In a semiconductor memory device assembled to have both the 2WE and 2CAS types, the user has a degree of freedom to freely select and use one kind of semiconductor memory device product as a 2WE or 2CAS function on the system. I can do it.
[Brief description of the drawings]
FIG. 1 is a block diagram of a DRAM according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram showing an instruction mode of a column selection system and a data input system by a column address strobe terminal and a write enable terminal.
FIG. 3 is an explanatory diagram showing main operation modes of a DRAM according to an embodiment of the present invention.
FIG. 4 is an explanatory view showing three types of DRAMs obtained by a bonding option for the DRAM of FIG. 1;
FIG. 5 is a block diagram showing an example of a data processing system using the DRAM of the assembly mode shown in FIG.
[Explanation of symbols]
100 chips
101 Memory Array
MM0-MM3 memory block
103 Row Address Decoder
YDl, YDu column address decoder
CSW0-CSW3 Column switch circuit
SA0 to SA3 sense amplifier circuit
MA0-MA3 main amplifier circuit
DIB (0-3), DIB (4-7), DIB (8-11), DIB (12-15) Data input buffer
DOB (0-3), DOB (4-7), DOB (8-11), DOB (12-15) Data output buffer
110 Timing Controller
/ LCAS, / UCAS column address strobe terminal
/ WE, / UWE Write enable pin
/ OE output enable terminal
Ph, Pi, Pj, Pk Lead pin

Claims

First to fourth memory blocks each having a large number of memory cells arranged in a matrix, with a selection terminal connected to a word line and a data input / output terminal connected to a bit line;
First column selecting means for selecting a bit line for the first and second memory blocks;
Second column selecting means for selecting a bit line for the third and fourth memory blocks;
First data input / output means connected to a bit line of a first memory block selected by the first column selection means ;
A third data input / output unit connected to a bit line of a third memory block selected by the second column selection unit;
A second data input / output unit connected to a bit line of a second memory block selected by the first column selection unit ;
A fourth data input / output unit connected to a bit line of a fourth memory block selected by the second column selection unit;
A first column address strobe signal input electrode for activating a column selecting operation by the first column selecting means;
A second column address strobe signal input electrode for activating a column selecting operation by the second column selecting means;
A first write enable signal input electrode for activating a data input operation by the first and third data input / output means;
A second write enable signal input electrode for activating a data input operation by the second and fourth data input / output means;
The first and second column address strobe signal input electrodes are respectively coupled to respective first external terminals provided on a package,
A semiconductor memory device according to claim 1, wherein said first and second write enable signal input electrodes are respectively coupled to respective second external terminals provided on a package .

2. The semiconductor memory device according to claim 1, further comprising an input electrode for an output enable signal for activating a data output operation by said first to fourth data input / output means.