JP3552789B2

JP3552789B2 - High voltage generator

Info

Publication number: JP3552789B2
Application number: JP12506195A
Authority: JP
Inventors: 紀久曽根
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-05-24
Filing date: 1995-05-24
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: JPH08321189A

Description

【０００１】
【産業上の利用分野】
この発明は、電気的に消去・書込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）において、ＥＥＰＲＯＭをプログラムするために必要な電圧（プログラム信号）をメモリセルに供給するための高電圧発生回路に関する。
【０００２】
【従来の技術】
従来の、ＥＥＰＲＯＭをプログラムするために必要な電圧をメモリセルに供給するためのスイッチング回路（ＨＶＳ；ＨｉｇｈＶｏｌｔａｇｅＳｗｉｔｃｈ，チャージポンプ、高電圧電荷ポンプとも称する）の一例が、文献：「特開平５−１０１６８５号公報」に開示されている。
【０００３】
【発明が解決しようとする課題】
従来周知のＨＶＳに入力された選択信号は、いくつものＦＥＴを経て、プログラム信号の出力を制御するＦＥＴのゲートへ印加される。ＦＥＴのドレイン−ソース間には、ゲート電圧（Ｖ_Ｇ）から閾値電圧（Ｖ_Ｔ）を減じた値よりも高い電圧を伝えることができない。このため、選択信号の波高は、途中に介在するＦＥＴの数と各ＦＥＴの閾値電圧の積の分だけ電圧降下する。
【０００４】
ここで、図２および図３を参照して、ＨＶＳの回路構成および、電圧降下について説明する。図２は、従来周知のＨＶＳの回路構成の一例である。
【０００５】
図２に示すＨＶＳ１４は、選択信号を入力する選択信号入力端（ＩＮ）１４ａ、クロック信号を入力するクロック信号入力端（ＣＬＫ）１４ｂ、プログラム信号を入力するプログラム信号入力端（Ｖ_ＰＰ）１４ｃおよび、ＥＥＰＲＯＭのメモリセルへプログラム信号を出力する出力端（ＯＵＴ）１４ｄを具えている。この選択信号入力端（ＩＮ）１４ａは、エンハンスメント形の第１ＦＥＴ２０のソースに接続されている。この第１ＦＥＴ２０のゲートには、電源電圧（Ｖ_ＤＤ）が印加されている。従って、第１ＦＥＴ２０は、常にターンオン状態にある。また、この第１ＦＥＴ２０のドレインは、ノード２を介して、エンハンスメント形の第２ＦＥＴ２２のゲートに接続されている。第２ＦＥＴ２０のソースはプログラム信号入力端（Ｖ_ＰＰ）１４ｃに接続されており、プログラム信号の電圧Ｖ_ＰＰが印加されている。また、第２ＦＥＴ２２のドレインは、ノード１を介して、エンハンスメント形の第３ＦＥＴ２４のソースおよびゲートに接続されている。この第３ＦＥＴ２４のドレインは、ノード２に接続されている。また、ノード１は、コンデンサ２６の第１端子２６ａに接続され、コンデンサ２６の第２端子２６ｂは、クロック信号入力端（ＣＬＫ）１４ｂが接続されている。
【０００６】
次に、図３を参照して、ＥＥＰＲＯＭをプログラムする場合、即ち、ＥＥＰＲＯＭに書込みを行う場合のＨＶＳの動作について説明する。図３は、クロック信号、選択信号およびノード２の電圧のタイムチャートである。書込みを行うため、時刻ｔ_０に、選択信号をＨレベル（通常は、電源電圧と同じＶ_ＤＤ）とする。この選択信号は、Ｖ_ＰＰリーク防止のための逆流防止トランジスタである第１ＦＥＴ２０を経て、第２トランジスタのゲートへ印加される。すると、第２ＦＥＴ２２がターンオンする。すると、ノード１の電圧が上昇する。このノード１の電圧が、第３ＦＥＴ２４のゲートに印加される。（以下、第３ＦＥＴのゲート電圧をＶ_Ｇ３と表記する。）このゲート電圧Ｖ_Ｇ３は、選択信号のＨレベル第１および第２ＦＥＴ２２を経て印加されるので、クロック信号がＬレベル（ＧＮＤ）の場合は、選択信号のＨレベルＶ_ＤＤから両ＦＥＴの閾値電圧Ｖ_Ｔを減じた値となり、下記の（１）式で表される。
【０００７】
Ｖ_Ｇ３＝Ｖ_ＤＤ−２Ｖ_Ｔ・・・（１）
次に、時刻ｔ_１に、クロック信号がＨレベル（Ｖ_ＣＬＫ、通常はＶ_ＣＬＫ＝Ｖ_ＤＤ）に立ち上がると、コンデンサのキックキャパシタンスによって、ゲート電圧Ｖ_Ｇ３（ノード１の電圧でもある）は、下記の（２）式で表される電圧に上昇する。
【０００８】
Ｖ_Ｇ３＝Ｖ_ＤＤ−２Ｖ_Ｔ＋Ｖ_ＣＬＫ ×Ｃ_Ｄ／（Ｃ_Ｄ＋Ｃ_Ｓ）・・・（２）
但し、Ｃ_Ｄは、コンデンサ２６の容量を表し、Ｃ_Ｓは出力端での接続容量を表す。尚、図３中では、コンデンサ２６等の容量を無視したＶ_Ｇ３の値を表記してある。以下、この（２）式で表される電圧を初期電圧と称する。
【０００９】
次に、時刻ｔ_２に、クロック信号がＬレベル（ＧＮＤ）に立ち下がると、ゲート電圧Ｖ_Ｇ３（ノード１の電圧でもある）は、コンデンサのキックキャパシタンスの影響を受けて若干低下するが、第３ＦＥＴがターンオフするため、（２）式の電圧をほぼ保持する。
【００１０】
次に、時刻ｔ_３に、クロック信号が再びＨレベルに立ち上がると、ゲート電圧Ｖ_Ｇ３は、コンデンサのキックキャパシタンスによって、さらに上昇する。
【００１１】
以下、クロック信号がＨレベルに立ち上がる度に、ゲート電圧Ｖ_Ｇ３は、ほぼＶ_ＣＬＫずつ上昇して、プログラム信号の電圧Ｖ_ＰＰに達する。このとき、第３ＦＥＴ２４もターンオン状態であるので、出力端の電圧もＶ_ＰＰに達する。このノード２のレベルのチャートを図３の下から２段目のチャートに示す。
【００１２】
尚、実際にはノード２のレベルは、クロック信号がＬレベルに立ち下がる際にキックキャパシタンスの影響を受ける。このため、ノード２のレベルは、図３の最下段のチャートの様に上昇する。
【００１３】
ところで、前述したように、ＦＥＴのドレイン−ソース間には、ゲート電圧（Ｖ_Ｇ）から閾値電圧（Ｖ_Ｔ）を減じた値よりも高い電圧を伝えることができない。その結果、上述したＨＶＳでは、ノード２の初めの電圧は、（１）式に示すように、２Ｖ_Ｔだけ電圧降下している。このため、選択信号やクロック信号のＨレベルの電圧（通常は、電源電圧（Ｖ_ＤＤ）と同じ）が充分に高くないと、プログラム信号の出力を直接制御するＦＥＴをターンオンすることができなくなる。その結果、メモリセルにプログラム信号を供給することができなくなる。
【００１４】
クロック信号または選択信号のＨレベルは、通常電源電圧が用いられる。このため、電源電圧が従来よりも低くとも、メモリセルに電圧を供給できる高電圧発生回路の実現が望まれていた。
【００１５】
【課題を解決するための手段】
（第１の発明）
この出願に係る第１の発明の高電圧発生回路によれば、クロック信号を入力し、当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する倍電圧回路を具え、
選択信号および前記倍電圧をそれぞれ入力し、当該選択信号の波高を２倍にした高電圧選択信号の出力を当該選択信号のレベルによって制御するレベルシフタを具え、
ゲ−トに倍電圧が印加された逆流防止トランジスタを有し、該高電圧選択信号、前記クロック信号およびプログラム信号を入力し、ＥＥＰＲＯＭのメモリセルへの該プログラム信号の出力を当該高電圧選択信号のレベルによって制御するスイッチング回路とを具えてなる
ことを特徴とする。
【００１６】
（第２の発明）
また、この出願に係る第２の発明の高電圧発生回路によれば、クロック信号を入力し、当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する倍電圧回路と、
前記クロック信号および前記倍電圧をそれぞれ入力し、当該クロック信号の波高を２倍にした高電圧クロック信号の出力を当該クロック信号のレベルによって制御するレベルシフタと、
選択信号、該高電圧クロック信号およびプログラム信号を入力し、ＥＥＰＲＯＭのメモリセルへの該プログラム信号の出力を当該選択信号のレベルによって制御するスイッチング回路とを具えてなる
ことを特徴とする。
【００１７】
【作用】
ＨＶＳに入力された選択信号は、いくつものＦＥＴを経て、プログラム信号の出力を制御するＦＥＴのゲートへ印加される。その結果、選択信号の波高は、途中に介在するＦＥＴの数と各ＦＥＴの閾値電圧の積の分だけ電圧降下する。このため、プログラム信号の出力を直接制御するＦＥＴをターンオンするためには、電圧下降分を考慮して、選択信号またはクロック信号の波高を充分に高くする必要がある。従って、選択信号やクロック信号のＨレベル時の電圧として使われる電源電圧（Ｖ_ＤＤ）を充分に高くする必要がある。
【００１８】
そこで、この出願に係る第１および第２の発明の高電圧発生回路では、倍電圧を出力するための倍電圧回路を具えている。
【００１９】
ところで、倍電圧の出力を保持するためには、倍電圧回路に、クロック信号の様に常に反転を繰り返す信号を入力することが必要である。これは、入力信号のレベルがＬレベルからＨレベルに変わると、倍電圧回路内のコンデンサは、充電から放電に変わる。このため、コンデンサを再び充電するために、入力信号は、すぐにＨレベルからＬレベルに戻す必要があるからである。
【００２０】
さらに、倍電圧回路の出力は、倍電圧を保持しているため、この出力を直接接地電圧（ＧＮＤ）に落とすことができない。一方、スイッチング回路にクロック信号として入力するためには、入力信号のレベルを周期的にＧＮＤにしなければならない。また、スイッチング回路に選択信号として入力する際にも、選択時以外は、入力信号のレベルをＧＮＤにしておく必要がある。従って、倍電圧回路の出力は、ＨＶＳに直接入力することはできない。
【００２１】
そこで、第１の発明では、倍電圧回路から出力された倍電圧と、選択信号とをレベルシフタに入力して、選択信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧選択信号を出力する。そして、この高電圧選択信号をＨＶＳに入力することにより、上述した（２）におけるＶ_ＤＤの値を実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００２２】
一方、第２の発明では、倍電圧回路から出力された倍電圧と、クロック信号とをレベルシフタへ入力して、クロック信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧クロック信号を出力する。そして、この高電圧クロック信号をＨＶＳに入力することにより、上述した（２）式におけるＶ_ＣＬＫの値を大きくすることができる。その結果、初期電圧の大きさを実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００２３】
さらに、ＨＶＳに高電圧クロック信号を入力することにより、図３に示したノード２の電圧の上昇のステップが大きくなる。その結果、ノード２の電圧がプログラム信号の電圧Ｖ_ＰＰまで上昇するのに要する時間を短縮することができる。このため、第２の発明の高電圧発生回路は、高アクセススピードが要求されるＥＥＰＲＯＭに用いて好適にである。また、第２の発明の高電圧発生回路では、複数のＨＶＳに対して、高電圧クロック信号を供給することができる。即ち、複数のＨＶＳに対して倍電圧回路およびレベルシフタを共通化することができる。このため、複数のＨＶＳを用いる場合には、第１の発明の高電圧発生回路に比べて回路構成を簡単にすることができる。
【００２４】
【実施例】
以下、図面を参照して、この出願に係る第１および第２の発明の高電圧発生装置の例について説明する。尚、参照する図面は、これらの発明が理解できる程度に各構成成分の大きさ、形状および配置関係について概略的に示してあるにすぎない。従って、これらの発明は図示例にのみ限定されるものではない。
【００２５】
＜第１実施例＞
第１実施例では、第１の発明の高電圧発生装置の一例について説明する。図１は、第１実施例の高電圧発生装置の説明に供するブロック回路図である。
【００２６】
第１実施例の高電圧発生回路は、倍電圧回路１０、レベルシフタ１２およびスッチング回路（以下、ＨＶＳとも略称する）１４を具えている。
【００２７】
この倍電圧回路１０は、入力端１０ａと出力端１０ｂとを具えている。この入力端１０ａからはクロック信号を入力する。そして、この出力端１０ｂから当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する。
【００２８】
また、このレベルシフタ１２は、第１入力端１２ａ、第２入力端１２ｂおよび出力端１２ｃを具えている。この第１入力端１２ａからは選択信号を入力し、第２入力端１２ｂからは倍電圧を入力する。そして、レベルシフタ１２は、当該選択信号の電圧を２倍にした高電圧選択信号の出力端１２ｃからの出力を該選択信号のレベルによって制御する。
【００２９】
また、このＨＶＳ１４は、選択信号入力端１４ａ、クロック信号入力端１４ｂプログラム信号入力１４ｃおよび出力端１４ｄを具えている。この選択信号入力端１４ａからは高電圧選択信号を入力し、クロック信号入力端１４ｂからはクロック信号を入力する。また、プログラム信号入力端１４ｃにはプログラム信号のプログラム電圧Ｖ_ＰＰを印加する。そして、ＨＶＳ１４は、ＥＥＰＲＯＭのメモリセルへのプログラム信号の出力端１４ｄからの出力をこの高電圧選択信号のレベルによって制御する。尚、第１実施例で用いるＨＶＳ１４の回路構成は、図２の説明したＨＶＳの回路構成と等価である。但し、第１実施例では、ＨＶＳ１４の逆流防止トランジスタ第１ＦＥＴ２０のゲートに、電源電圧Ｖ_ＤＤの代わりに、倍電圧２×Ｖ_ＤＤを印加している。ゲ−トに倍電圧を印加することにより、ＦＥＴ２０のドレイン−ソース間に、電源電圧よりも高い高電圧選択信号を伝えることができる。
【００３０】
（倍電圧回路の回路構成について）
次に、図４を参照して、第１実施例で用いる倍電圧回路１０の回路構成について説明する。図４は、倍電圧回路の説明に供する回路図である。
【００３１】
この倍電圧回路１０は、クロック信号が入力される入力端１０ａとレベルシフタへ接続される出力端１０ｂとを具えている。さらに、入力端１０ａと出力端１０ｂとは、それぞれ第１回路５０および第２回路５２とに接続されている。第１および第２回路は、互いに逆相のクロックで動作し、出力端ではワイヤードＯＲをとる。第１回路５０の回路構成について説明する。
【００３２】
また、この入力端１０ａは、ノード１を介してコンデンサ３０の第１端子３０ａおよびインバータ３２の入力端に接続されている。また、このインバータの出力端は、ノード２を介して、デプレッション形の第１ＦＥＴ３４のゲートおよびエンハンスメント形の第２ＦＥＴ３６のゲートにそれぞれ接続されている。また、この第２ＦＥＴ３６のソース３６ｓは接地されている。また、この第１ＦＥＴ３４のドレインおよびこの第２ＦＥＴ３６のドレインは、いずれもノード３を介して、デプレッション形の第３ＦＥＴ３８のゲートに接続されている。また、この第３ＦＥＴ３８のドレインには、電源電圧Ｖ_ＤＤが印加されている。また、この第３ＦＥＴ３８のソースは、ノード４を介して、第１ＦＥＴ３４のソースおよびコンデンサ３０の第２端子３０ｂに接続されている。
【００３３】
また、ノード３は、デプレッション形の第４ＦＥＴ４０のゲートおよびエンハンスメント形の第５ＦＥＴ４２のゲートにそれぞれ接続されている。また、この第５ＦＥＴ４２のソースは接地されている。また、この第４ＦＥＴ４０のドレインおよびこの第５ＦＥＴ４２のドレインは、いずれもノード５を介して、デプレッション形の第６ＦＥＴ４４のゲートに接続されている。この第６ＦＥＴ４４のドレインは、ノード４に接続されている。この第６ＦＥＴ４４のソースは、ノード６を介して第４ＦＥＴ４０のソースおよび出力端１０ｂにそれぞれ接続されている。
【００３４】
また、第２回路５２の構成は、第１回路からインバータを除いた点以外は、全て第１回路５０と同一の回路構成であるので、第２回路５２の説明は省略する。
【００３５】
（倍電圧回路の動作について）
次に、第１実施例における倍電圧回路１０の動作について説明する。先ず、第１回路５０の動作について説明する。
【００３６】
先ず、入力端１０ａからＨレベル（Ｖ_ＤＤと同じレベル）のクロック信号が入力されると、第１回路５０のノード４のレベルはコンデンサ３０のキックキャパシタンスによって、Ｈレベルの２倍の電圧（２×Ｖ_ＤＤ）に引き上げられる。一方、このときのノード２のレベルは、インバータ３２によって、Ｌレベルになる。ノード２のレベルがＬレベルとなると、第２ＦＥＴ３６はターンオフし、かつ、第１ＦＥＴ３４はターンオンする。第１ＦＥＴ３４がターンオンすると、ノード３がＨレベルとなる。ノード３がＨレベルになると、第３ＦＥＴ３８および第４ＦＥＴ４０がターンオフし、かつ、第５ＦＥＴ４２がターンオンする。第５ＦＥＴ４２がターンオンすると、ノード５がＬレベルになる。ノード５がＬレベルになると、第６ＦＥＴ４４がターンオンする。第６ＦＥＴ４４がターンオンすると、ノード４と出力端とが導通し、ノード４の約２倍の電圧（約２×Ｖ_ＤＤ）が出力端から倍電圧として出力される。
【００３７】
次に、入力端１０ａからＬレベル（ＧＮＤと同じレベル）のクロック信号が入力されると、ノード２のレベルは、インバータ３２によって、Ｈレベルになる。ノード２のレベルがＨレベルとなると、第１ＦＥＴ３４はターンオフし、かつ、第２ＦＥＴ３６はターンオンする。第２ＦＥＴ３６がターンオンすると、ノード３がＬレベルとなる。ノード３がＬレベルになると、第３ＦＥＴ３８がターンオンする。第３ＦＥＴがターンオンすると、ノード４のレベルはＶ_ＤＤとなるので、コンデンサ３０が充電される。一方、ノード３がＬレベルになると、第５ＦＥＴ４２がターンオフし、かつ、第４ＦＥＴ４０がターンオンする。第５ＦＥＴ４２がターンオンするすると、第６ＦＥＴ４４がターンオフする。第６ＦＥＴ４４がターンオフすると、ノード４と出力端１０ｂとが断絶する。
【００３８】
一方、第２回路５２は、第１回路５０と逆位相で動作する。このため、クロック信号がＬレベルのときには、第２回路５２から倍電圧が出力される。従って、出力端では、常に倍電圧が出力される。即ち、出力端の電圧は、２×Ｖ_ＤＤに保たれる。
【００３９】
倍電圧回路から出力された倍電圧は、レベルシフタの第２入力端に入力される。
【００４０】
（レベルシフタの回路構成について）
次に、図５を参照して、第１実施例で用いるレベルシフタ１２の回路構成について説明する。図５は、レベルシフタの説明に供する回路図である。
【００４１】
レベルシフタ１２は、選択信号が入力される第１入力端１２ａと、倍電圧が入力される第２入力端１２ａと、スイッチング回路へ高電圧選択信号を出力する出力端１２ｃとを具えている。
【００４２】
この第１入力端１２ａは、インバータ５４の入力端に接続されている。
【００４３】
このインバータ５４の出力端は、ノード１を介してエンハンスメント形の第１ＦＥＴ５６のソースに接続されている。
【００４４】
この第１ＦＥＴ５６のゲートには、電源電圧（Ｖ_ＤＤ）が印加されている。このため、第１ＦＥＴ５６は、常にターンオンしている。
【００４５】
この第１ＦＥＴ５６のドレインは、ノード２を介して、デプレッション形の第２ＦＥＴ５８のドレインに接続されている。
【００４６】
この第２ＦＥＴ５８のソースは、ノード３を介して、倍電圧が入力される第２入力端１２ｂに接続されている。
【００４７】
このノード３は、デプレッション形の第３ＦＥＴ６０のソースに接続されている。
【００４８】
この第３ＦＥＴ６０のゲートは、ノード２に接続されている。
【００４９】
この第３ＦＥＴ６０のドレインは、ノード４を介して、エンハンスメント形の第４ＦＥＴ６２のソースに接続されている。
【００５０】
この第４ＦＥＴ６２のゲートは、ノード１に接続されている。
【００５１】
この第４ＦＥＴ６２のドレインは、接地している。
【００５２】
また、ノード４は、第２ＦＥＴ５８のゲートに接続すると共に、出力端１２ｃに接続されている。第１実施例では、出力端１２ｃは、ＨＶＳの選択信号入力端１４ａに接続されている。
【００５３】
（レベルシフタの動作について）
次に、第１実施例におけるレベルシフタの動作について説明する。このレベルシフタの第２入力端１２ｂには、常に倍電圧が印加されている。
【００５４】
先ず、レベルシフタの第１入力端１２ａに、Ｈレベル（Ｖ_ＤＤと同じレベル）の選択信号が入力されると、インバータ５４によって、ノード１のレベルはＬレベルになる。ノード１のレベルがＬレベルになると、第４ＦＥＴ６２がターンオフしてノード４とＧＮＤとが断絶する。また、ノード１のレベルがＬレベルになると、ターンオンしている第１ＦＥＴ５６を介してノード２のレベルがＬレベルになる。ノード２のレベルがＬレベルになると、第３ＦＥＴ６０がターンオンする。第３ＦＥＴ６０がターンオンすると、ノード４に倍電圧が印加される。ノード４に印加された倍電圧は、高電圧選択信号のＨレベルとして出力端１２ｃから出力される。
【００５５】
次に、レベルシフタの第１入力端１２ａに、Ｌレベル（ＧＮＤと同じレベル）の選択信号が入力されると、インバータ５４によって、ノード１のレベルはＨレベルになる。ノード１のレベルがＨレベルになると、第３ＦＥＴ６０がターンオンし、かつ、第４ＦＥＴ６２がターンオンする。第４ＦＥＴ６２がターンオンすると、ノード４のレベルはＧＮＤになる。従って、出力端１２ｃは、ＧＮＤレベル（高電圧選択信号のＬレベル）が出力される。
【００５６】
レベルシフタから出力された高電圧信号は、第１実施例では、ＨＶＳ１４の選択信号入力端１４ａに入力される。
【００５７】
また、第１実施例のＨＶＳ１４の動作原理は、図２に示したＨＶＳの動作原理と同じである。但し、第１実施例では、ＨＶＳの選択信号入力端１４ａに、従来の選択信号のＨレベル（通常Ｖ_ＤＤ）よりも高いＨレベル（２×Ｖ_ＤＤ程度）を有する高電圧選択信号が入力される。
【００５８】
＜第２実施例＞
第２実施例では、第２の発明の高電圧発生装置の一例について説明する。図６は、第２実施例の高電圧発生装置の説明に供するブロック回路図である。尚、図６中、図１に示した構成成分と同一の構成成分については、図１中の符号と同一の符号を付して説明する。
【００５９】
第２実施例の高電圧発生回路は、倍電圧回路１０、レベルシフタ１２およびスイッチング回路（以下、ＨＶＳとも略称する）１４を具えている。
【００６０】
この倍電圧回路１０は、入力端１０ａと出力端１０ｂとを具えている。この入力端１０ａからはクロック信号を入力する。そして、この出力端１０ｂから当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する。
【００６１】
また、このレベルシフタ１２は、第１入力端１２ａ、第２入力端１２ｂおよび出力端１２ｃを具えている。この第１入力端１２ａからはクロック信号を入力し、第２入力端１２ｂからは倍電圧を入力する。そして、レベルシフタ１２は、当該クロック信号の電圧を２倍にした高電圧クロック信号の出力端１２ｃからの出力を該選択信号のレベルによって制御する。
【００６２】
また、このＨＶＳ１４は、選択信号入力端１４ａ、クロック信号入力端１４ｂプログラム信号入力１４ｃおよび出力端１４ｄを具えている。この選択信号入力端１４ａからは選択信号を入力し、クロック信号入力端１４ｂからは高電圧クロック信号を入力する。また、プログラム信号入力端１４ｃにはプログラム信号のプログラム電圧Ｖ_ＰＰが印加する。そして、ＨＶＳ１４は、ＥＥＰＲＯＭのメモリセルへのプログラム信号の出力端１４ｄからの出力をこの選択信号のレベルによって制御する。
【００６３】
尚、第２実施例で用いるＨＶＳ１４の回路構成は、図２に示した従来のＨＶＳの回路構成と等価である。また、第２実施例では、第１ＦＥＴ２０のゲ−トには、従来と同様に電源電圧Ｖ_ＤＤを印加している。
【００６４】
また、第２実施例で用いる倍電圧回路の回路構成は、第１実施例で用いたものと同一である。
【００６５】
また、第２実施例で用いるレベルシフタの回路構成は、第１実施例で用いたものと同一である。但し、第１入力端１２ａには、選択信号の代わりにクロック信号が入力される。そして、クロック信号がＨレベルのときに、第１実施例において選択信号がＨレベルの場合と同様に動作して、Ｈレベルの高電圧クロック信号を出力する。また、クロック信号がＬレベルのときに、第１実施例において選択信号がＬレベルの場合と同様に動作して、Ｌレベルの高電圧クロック信号を出力する。
【００６６】
上述した実施例では、第１および第２の発明をそれぞれ特定の条件で構成した例について説明したが、これらの発明は多くの変更および変形を行うことができる。例えば、上述した実施例では、倍電圧装置、レベルシフタおよびＨＶＳの回路ブロックを特定の回路構成について説明したが、これらの発明では、各回路ブロックは、図示した回路構成と等価な回路を用いても良い。
【００６７】
また、上述した第１の実施例では、選択信号の波高を高くした高電圧選択信号をＨＶＳに入力し、一方、第２実施例では、クロック信号の波高を高くした高電圧クロック信号をＨＶＳに入力する構成としたが、これらの発明では、ＨＶＳに、高電圧クロック信号および高電圧選択信号を入力しても良い。
【００６８】
【発明の効果】
第１の発明では、倍電圧回路から出力された倍電圧と、選択信号とをレベルシフタに入力して、選択信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧選択信号を出力する。そして、この高電圧選択信号をＨＶＳに入力することにより、上述した（２）におけるＶ_ＤＤの値を実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００６９】
また、第２の発明では、倍電圧回路から出力された倍電圧と、クロック信号とをレベルシフタへ入力して、クロック信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧クロック信号を出力する。そして、この高電圧クロック信号をＨＶＳに入力することにより、上述した（２）式におけるＶ_ＣＬＫの値を大きくすることができる。その結果、初期電圧の大きさを実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００７０】
さらに、ＨＶＳに高電圧クロック信号を入力することにより、図３に示したノード６の電圧の上昇のステップが大きくなる。その結果、ノード６の電圧がプログラム信号の電圧Ｖ_ＰＰまで上昇するのに要する時間を短縮することができる。このため、第２の発明の高電圧発生回路は、高アクセススピードが要求されるＥＥＰＲＯＭに用いて好適にである。また、第２の発明の高電圧発生回路では、複数のＨＶＳに対して、高電圧クロック信号を供給することができる。即ち、複数のＨＶＳに対して倍電圧回路およびレベルシフタを共通化することができる。このため、複数のＨＶＳを用いる場合には、第１の発明の高電圧発生回路に比べて回路構成を簡単にすることができる。
【００７１】
また、これらの発明の高電圧発生回路は、特に、低電圧で動作可能なＥＥＰＲＯＭに用いて好適である。
【図面の簡単な説明】
【図１】第１実施例の高電圧回路の説明に供する回路ブロック図である。
【図２】ＨＶＳの回路図である。
【図３】ＨＶＳの動作の説明に供するタイムチャート図である。
【図４】倍電圧回路の説明に供する回路図である。
【図５】レベルシフタの説明に供する回路図である。
【図６】第２実施例の高電圧回路の説明に供する回路ブロック図である。
【符号の説明】
１０：倍電圧回路
１０ａ：入力端１０ｂ：出力端
１２：レベルシフタ
１２ａ：第１入力端１２ｂ：第２入力端
１２ｃ：出力端
１４：スイッチング回路（ＨＶＳ）
１４ａ：選択信号入力端
１４ｂ：クロック信号入力端
１４ｃ：プログラム信号入力端
１４ｄ：出力端
２０：第１ＦＥＴ
２２：第２ＦＥＴ
２４：第３ＦＥＴ
２６：コンデンサ
２６ａ：第１端子２６ｂ：第２端子
３０：コンデンサ
３０ａ：第１端子３０ｂ：第２端子
３２：インバータ
３４：第１ＦＥＴ
３６：第２ＦＥＴ
３８：第３ＦＥＴ
４０：第４ＦＥＴ
４２：第５ＦＥＴ
４４：第６ＦＥＴ
５０：第１回路
５２：第２回路
５４：インバータ
５６：第１ＦＥＴ
５８：第２ＦＥＴ
６０：第３ＦＥＴ
６２：第４ＦＥＴ[0001]
[Industrial applications]
The present invention relates to a high-voltage generation circuit for supplying a voltage (program signal) necessary for programming an EEPROM to a memory cell in an electrically erasable and writable nonvolatile semiconductor memory device (EEPROM).
[0002]
[Prior art]
An example of a conventional switching circuit (HVS; High Voltage Switch, also referred to as a charge pump or a high-voltage charge pump) for supplying a voltage required for programming an EEPROM to a memory cell is disclosed in Japanese Unexamined Patent Publication No. Hei. No. 101686 ”.
[0003]
[Problems to be solved by the invention]
A selection signal input to a conventionally known HVS is applied to the gate of an FET that controls the output of a program signal through a number of FETs. The gate voltage (V) is applied between the drain and the source of the FET. _G ) To the threshold voltage (V _T ) Cannot be transmitted higher than the reduced value. For this reason, the wave height of the selection signal drops by the product of the number of FETs interposed and the threshold voltage of each FET.
[0004]
Here, the circuit configuration of the HVS and the voltage drop will be described with reference to FIGS. FIG. 2 is an example of a circuit configuration of a conventionally known HVS.
[0005]
The HVS 14 shown in FIG. 2 includes a selection signal input terminal (IN) 14a for inputting a selection signal, a clock signal input terminal (CLK) 14b for inputting a clock signal, and a program signal input terminal (V) for inputting a program signal. _PP ) 14c and an output terminal (OUT) 14d for outputting a program signal to a memory cell of the EEPROM. The selection signal input terminal (IN) 14a is connected to the source of the enhancement-type first FET 20. The gate of the first FET 20 has a power supply voltage (V _DD ) Is applied. Therefore, the first FET 20 is always in a turn-on state. The drain of the first FET 20 is connected via the node 2 to the gate of the enhancement-type second FET 22. The source of the second FET 20 is connected to the program signal input terminal (V _PP ) 14c, and the voltage V of the program signal _PP Is applied. The drain of the second FET 22 is connected to the source and the gate of the enhancement-type third FET 24 via the node 1. The drain of the third FET 24 is connected to the node 2. The node 1 is connected to the first terminal 26a of the capacitor 26, and the second terminal 26b of the capacitor 26 is connected to the clock signal input terminal (CLK) 14b.
[0006]
Next, the operation of the HVS when programming the EEPROM, that is, when writing to the EEPROM, will be described with reference to FIG. FIG. 3 is a time chart of the clock signal, the selection signal, and the voltage of the node 2. At the time t ₀ In addition, the selection signal is set to the H level (normally, the same V as the power supply voltage). _DD ). This selection signal is V _PP It is applied to the gate of the second transistor via the first FET 20, which is a backflow prevention transistor for preventing leakage. Then, the second FET 22 is turned on. Then, the voltage of node 1 rises. The voltage of the node 1 is applied to the gate of the third FET 24. (Hereinafter, the gate voltage of the third FET is V _G3 Notation. ) This gate voltage V _G3 Is applied through the H level first and second FETs 22 of the selection signal. Therefore, when the clock signal is at the L level (GND), the H level V of the selection signal is applied. _DD From the threshold voltage V of both FETs _T And is represented by the following equation (1).
[0007]
V _G3 = V _DD -2V _T ... (1)
Next, at time t ₁ The clock signal is at H level (V _CLK , Usually V _CLK = V _DD ), The kick voltage of the capacitor causes the gate voltage V _G3 (Which is also the voltage at node 1) rises to the voltage represented by the following equation (2).
[0008]
V _G3 = V _DD -2V _T + V _CLK × C _D / (C _D + C _S ) ... (2)
Where C _D Represents the capacity of the capacitor 26, and C _S Represents the connection capacitance at the output terminal. Note that, in FIG. 3, V _G3 Is indicated. Hereinafter, the voltage represented by the expression (2) is referred to as an initial voltage.
[0009]
Next, at time t ₂ When the clock signal falls to L level (GND), the gate voltage V _G3 (Also, the voltage of the node 1) slightly decreases under the influence of the kick capacitance of the capacitor, but the third FET is turned off, so that the voltage of the equation (2) is substantially maintained.
[0010]
Next, at time t ₃ When the clock signal rises to the H level again, the gate voltage V _G3 Is further increased by the kick capacitance of the capacitor.
[0011]
Hereinafter, each time the clock signal rises to the H level, the gate voltage V _G3 Is almost V _CLK And the voltage V of the program signal _PP Reach At this time, since the third FET 24 is also turned on, the voltage at the output terminal is also V _PP Reach The level chart of the node 2 is shown in the second chart from the bottom in FIG.
[0012]
Note that the level of the node 2 is actually affected by the kick capacitance when the clock signal falls to the L level. Therefore, the level of the node 2 rises as shown in the lowermost chart in FIG.
[0013]
As described above, the gate voltage (V) is applied between the drain and the source of the FET. _G ) To the threshold voltage (V _T ) Cannot be transmitted higher than the reduced value. As a result, in the above-described HVS, the initial voltage of the node 2 becomes 2V as shown in the equation (1). _T Only the voltage has dropped. Therefore, the voltage of the H level of the selection signal or the clock signal (normally, the power supply voltage (V _DD If the same is not sufficiently high, the FET that directly controls the output of the program signal cannot be turned on. As a result, a program signal cannot be supplied to the memory cell.
[0014]
The power supply voltage is usually used for the H level of the clock signal or the selection signal. For this reason, it has been desired to realize a high-voltage generation circuit that can supply a voltage to a memory cell even if the power supply voltage is lower than in the past.
[0015]
[Means for Solving the Problems]
(First invention)
According to the high-voltage generating circuit of the first invention according to the present application, there is provided a voltage doubler circuit which receives a clock signal and outputs a voltage twice as high as a voltage having a peak of the clock signal,
A level shifter for inputting a selection signal and the doubled voltage, respectively, and controlling an output of a high-voltage selection signal by doubling a wave height of the selection signal by a level of the selection signal;
A backflow prevention transistor having a gate to which a double voltage is applied; receiving the high voltage selection signal, the clock signal and the program signal; and outputting the program signal to a memory cell of the EEPROM by the high voltage selection signal And a switching circuit controlled by the level of the
It is characterized by the following.
[0016]
(Second invention)
Further, according to the high voltage generation circuit of the second invention according to the present application, a voltage doubler circuit that inputs a clock signal and outputs a doubled voltage of twice the voltage of the peak of the clock signal,
A level shifter that inputs the clock signal and the doubled voltage, and controls the output of a high-voltage clock signal that has doubled the wave height of the clock signal according to the level of the clock signal;
A switching circuit that receives the selection signal, the high-voltage clock signal, and the program signal, and controls the output of the program signal to the memory cells of the EEPROM according to the level of the selection signal.
It is characterized by the following.
[0017]
[Action]
The selection signal input to the HVS is applied through a number of FETs to the gate of the FET that controls the output of the program signal. As a result, the wave height of the selection signal drops by the product of the number of FETs interposed and the threshold voltage of each FET. Therefore, in order to turn on the FET that directly controls the output of the program signal, it is necessary to sufficiently increase the wave height of the selection signal or the clock signal in consideration of the voltage drop. Therefore, the power supply voltage (V _DD ) Must be sufficiently high.
[0018]
Therefore, the high voltage generating circuits of the first and second inventions according to the present application include a voltage doubler circuit for outputting a voltage doubler.
[0019]
By the way, in order to hold the output of the voltage doubler, it is necessary to input a signal that always repeats inversion, such as a clock signal, to the voltage doubler circuit. That is, when the level of the input signal changes from the L level to the H level, the capacitor in the voltage doubler circuit changes from charging to discharging. This is because the input signal needs to immediately return from the H level to the L level in order to recharge the capacitor.
[0020]
Further, since the output of the voltage doubler holds the doubled voltage, this output cannot be directly dropped to the ground voltage (GND). On the other hand, in order to input the clock signal to the switching circuit, the level of the input signal must be periodically set to GND. In addition, when inputting a selection signal to the switching circuit, it is necessary to keep the level of the input signal at GND except during selection. Therefore, the output of the voltage doubler cannot be directly input to the HVS.
[0021]
Therefore, in the first invention, a high voltage in which only the H level of the selection signal is doubled (the wave height is doubled) by inputting the doubled voltage output from the voltage doubler circuit and the selection signal to the level shifter. Output the selection signal. Then, by inputting this high voltage selection signal to the HVS, the above-mentioned V in (2) is obtained. _DD Can be substantially increased. As a result, a voltage can be supplied to the memory cell even when the clock height of the clock signal or the selection signal is lower than in the related art.
[0022]
On the other hand, in the second invention, the double voltage output from the double voltage circuit and the clock signal are input to the level shifter, and only the H level of the clock signal is doubled (the wave height is doubled). Outputs a clock signal. Then, by inputting this high-voltage clock signal to HVS, V in the above-mentioned equation (2) is obtained. _CLK Can be increased. As a result, the magnitude of the initial voltage can be substantially increased. As a result, a voltage can be supplied to the memory cell even when the clock height of the clock signal or the selection signal is lower than in the related art.
[0023]
Further, by inputting the high voltage clock signal to the HVS, the step of increasing the voltage of the node 2 shown in FIG. 3 is increased. As a result, the voltage of the node 2 becomes the voltage V of the program signal. _PP The time required to ascend to the maximum can be reduced. For this reason, the high-voltage generating circuit of the second invention is suitable for use in an EEPROM requiring a high access speed. Further, in the high-voltage generating circuit according to the second invention, a high-voltage clock signal can be supplied to a plurality of HVSs. That is, a voltage doubler circuit and a level shifter can be shared for a plurality of HVSs. Therefore, when a plurality of HVSs are used, the circuit configuration can be simplified as compared with the high-voltage generation circuit of the first invention.
[0024]
【Example】
Hereinafter, examples of the high-voltage generator of the first and second inventions according to this application will be described with reference to the drawings. It should be noted that the drawings referred to merely schematically show the sizes, shapes, and arrangements of the components so that these inventions can be understood. Therefore, these inventions are not limited only to the illustrated examples.
[0025]
<First embodiment>
In the first embodiment, an example of the high-voltage generator according to the first invention will be described. FIG. 1 is a block circuit diagram for explaining a high-voltage generator according to a first embodiment.
[0026]
The high voltage generation circuit of the first embodiment includes a voltage doubler circuit 10, a level shifter 12, and a switching circuit (hereinafter, also abbreviated as HVS) 14.
[0027]
This voltage doubler circuit 10 has an input terminal 10a and an output terminal 10b. A clock signal is input from the input terminal 10a. Then, the output terminal 10b outputs a doubled voltage which is twice the peak voltage of the clock signal.
[0028]
The level shifter 12 has a first input terminal 12a, a second input terminal 12b, and an output terminal 12c. A selection signal is input from the first input terminal 12a, and a doubled voltage is input from the second input terminal 12b. Then, the level shifter 12 controls the output from the output terminal 12c of the high voltage selection signal, which is twice the voltage of the selection signal, based on the level of the selection signal.
[0029]
The HVS 14 has a selection signal input terminal 14a, a clock signal input terminal 14b, a program signal input 14c, and an output terminal 14d. A high voltage selection signal is input from the selection signal input terminal 14a, and a clock signal is input from the clock signal input terminal 14b. The program voltage V of the program signal is applied to the program signal input terminal 14c. _PP Is applied. The HVS 14 controls the output from the output terminal 14d of the program signal to the memory cell of the EEPROM according to the level of the high voltage selection signal. The circuit configuration of the HVS 14 used in the first embodiment is equivalent to the circuit configuration of the HVS described in FIG. However, in the first embodiment, the power supply voltage V _DD Instead of 2xV _DD Is applied. By applying a double voltage to the gate, a high voltage selection signal higher than the power supply voltage can be transmitted between the drain and the source of the FET 20.
[0030]
(About the circuit configuration of the voltage doubler)
Next, a circuit configuration of the voltage doubler circuit 10 used in the first embodiment will be described with reference to FIG. FIG. 4 is a circuit diagram for explaining the voltage doubler circuit.
[0031]
The voltage doubler circuit 10 has an input terminal 10a to which a clock signal is input and an output terminal 10b connected to a level shifter. Further, the input terminal 10a and the output terminal 10b are connected to the first circuit 50 and the second circuit 52, respectively. The first and second circuits operate with clocks having phases opposite to each other, and take a wired OR at the output terminal. The circuit configuration of the first circuit 50 will be described.
[0032]
The input terminal 10a is connected to the first terminal 30a of the capacitor 30 and the input terminal of the inverter 32 via the node 1. The output terminal of the inverter is connected to the gate of the depletion-type first FET 34 and the gate of the enhancement-type second FET 36 via the node 2. The source 36s of the second FET 36 is grounded. The drain of the first FET 34 and the drain of the second FET 36 are both connected to the gate of the depletion-type third FET 38 via the node 3. The drain of the third FET 38 has a power supply voltage V _DD Is applied. The source of the third FET 38 is connected via the node 4 to the source of the first FET 34 and the second terminal 30b of the capacitor 30.
[0033]
The node 3 is connected to the gate of the depletion-type fourth FET 40 and the gate of the enhancement-type fifth FET 42, respectively. The source of the fifth FET 42 is grounded. The drain of the fourth FET 40 and the drain of the fifth FET 42 are both connected to the gate of the depletion-type sixth FET 44 via the node 5. The drain of the sixth FET 44 is connected to the node 4. The source of the sixth FET 44 is connected to the source of the fourth FET 40 and the output terminal 10b via the node 6.
[0034]
The configuration of the second circuit 52 is the same as the configuration of the first circuit 50 except that the inverter is removed from the first circuit. Therefore, the description of the second circuit 52 is omitted.
[0035]
(About operation of voltage doubler circuit)
Next, the operation of the voltage doubler circuit 10 in the first embodiment will be described. First, the operation of the first circuit 50 will be described.
[0036]
First, an H level (V _DD When a clock signal of the same level as that of the first circuit 50 is input, the level of the node 4 of the first circuit 50 is twice the H level (2 × V) due to the kick capacitance of the capacitor 30. _DD ). On the other hand, the level of node 2 at this time becomes L level by inverter 32. When the level of the node 2 becomes L level, the second FET 36 is turned off and the first FET 34 is turned on. When the first FET 34 is turned on, the node 3 goes high. When the node 3 becomes H level, the third FET 38 and the fourth FET 40 are turned off, and the fifth FET 42 is turned on. When the fifth FET 42 is turned on, the node 5 goes low. When the node 5 becomes L level, the sixth FET 44 turns on. When the sixth FET 44 is turned on, the node 4 and the output terminal conduct, and a voltage approximately twice as high as that of the node 4 (about 2 × V _DD ) Is output from the output terminal as a doubled voltage.
[0037]
Next, when an L-level (same level as GND) clock signal is input from the input terminal 10a, the level of the node 2 becomes H level by the inverter 32. When the level of the node 2 becomes H level, the first FET 34 is turned off and the second FET 36 is turned on. When the second FET 36 is turned on, the node 3 goes low. When the node 3 goes low, the third FET 38 turns on. When the third FET turns on, the level at node 4 is V _DD Therefore, the capacitor 30 is charged. On the other hand, when the node 3 becomes L level, the fifth FET 42 turns off and the fourth FET 40 turns on. When the fifth FET 42 turns on, the sixth FET 44 turns off. When the sixth FET 44 is turned off, the node 4 and the output terminal 10b are disconnected.
[0038]
On the other hand, the second circuit 52 operates in a phase opposite to that of the first circuit 50. Therefore, when the clock signal is at the L level, the second circuit 52 outputs a doubled voltage. Therefore, the output terminal always outputs the doubled voltage. That is, the voltage at the output terminal is 2 × V _DD Is kept.
[0039]
The double voltage output from the doubler circuit is input to the second input terminal of the level shifter.
[0040]
(About the circuit configuration of the level shifter)
Next, a circuit configuration of the level shifter 12 used in the first embodiment will be described with reference to FIG. FIG. 5 is a circuit diagram for explaining a level shifter.
[0041]
The level shifter 12 has a first input terminal 12a for inputting a selection signal, a second input terminal 12a for inputting a doubled voltage, and an output terminal 12c for outputting a high voltage selection signal to a switching circuit.
[0042]
The first input terminal 12a is connected to an input terminal of the inverter 54.
[0043]
The output terminal of the inverter 54 is connected to the source of the enhancement type first FET 56 via the node 1.
[0044]
The gate of the first FET 56 has a power supply voltage (V _DD ) Is applied. Therefore, the first FET 56 is always turned on.
[0045]
The drain of the first FET 56 is connected to the drain of the depletion-type second FET 58 via the node 2.
[0046]
The source of the second FET 58 is connected via the node 3 to the second input terminal 12b to which the doubled voltage is input.
[0047]
This node 3 is connected to the source of the depletion-type third FET 60.
[0048]
The gate of the third FET 60 is connected to the node 2.
[0049]
The drain of the third FET 60 is connected to the source of the enhancement type fourth FET 62 via the node 4.
[0050]
The gate of the fourth FET 62 is connected to the node 1.
[0051]
The drain of the fourth FET 62 is grounded.
[0052]
The node 4 is connected to the gate of the second FET 58 and to the output terminal 12c. In the first embodiment, the output terminal 12c is connected to the HVS selection signal input terminal 14a.
[0053]
(Operation of level shifter)
Next, the operation of the level shifter in the first embodiment will be described. The double voltage is always applied to the second input terminal 12b of this level shifter.
[0054]
First, an H level (V) is applied to the first input terminal 12a of the level shifter. _DD (The same level as the above) is input, the inverter 54 changes the level of the node 1 to the L level. When the level of the node 1 becomes L level, the fourth FET 62 is turned off and the node 4 is disconnected from GND. When the level of the node 1 becomes L level, the level of the node 2 becomes L level via the first FET 56 which is turned on. When the level of the node 2 becomes L level, the third FET 60 turns on. When the third FET 60 is turned on, a voltage double is applied to the node 4. The doubled voltage applied to the node 4 is output from the output terminal 12c as the H level of the high voltage selection signal.
[0055]
Next, when an L level (the same level as GND) selection signal is input to the first input terminal 12a of the level shifter, the level of the node 1 becomes H level by the inverter 54. When the level of the node 1 becomes H level, the third FET 60 turns on and the fourth FET 62 turns on. When the fourth FET 62 turns on, the level of the node 4 becomes GND. Therefore, the output terminal 12c outputs the GND level (the L level of the high voltage selection signal).
[0056]
The high-voltage signal output from the level shifter is input to the selection signal input terminal 14a of the HVS 14 in the first embodiment.
[0057]
The operation principle of the HVS 14 of the first embodiment is the same as the operation principle of the HVS shown in FIG. However, in the first embodiment, the H level of the conventional selection signal (normal V _DD ) Higher than H level (2 × V _DD ) Is input.
[0058]
<Second embodiment>
In the second embodiment, an example of the high-voltage generator according to the second invention will be described. FIG. 6 is a block circuit diagram for explaining the high voltage generator of the second embodiment. In FIG. 6, the same components as those shown in FIG. 1 will be described with the same reference numerals as those in FIG.
[0059]
The high voltage generation circuit of the second embodiment includes a voltage doubler circuit 10, a level shifter 12, and a switching circuit (hereinafter, also abbreviated as HVS) 14.
[0060]
This voltage doubler circuit 10 has an input terminal 10a and an output terminal 10b. A clock signal is input from the input terminal 10a. Then, the output terminal 10b outputs a doubled voltage which is twice the peak voltage of the clock signal.
[0061]
The level shifter 12 has a first input terminal 12a, a second input terminal 12b, and an output terminal 12c. A clock signal is input from the first input terminal 12a, and a doubled voltage is input from the second input terminal 12b. Then, the level shifter 12 controls the output from the output terminal 12c of the high-voltage clock signal, which is twice the voltage of the clock signal, according to the level of the selection signal.
[0062]
The HVS 14 has a selection signal input terminal 14a, a clock signal input terminal 14b, a program signal input 14c, and an output terminal 14d. A selection signal is input from the selection signal input terminal 14a, and a high voltage clock signal is input from the clock signal input terminal 14b. The program voltage V of the program signal is applied to the program signal input terminal 14c. _PP Is applied. The HVS 14 controls the output of the program signal to the memory cell of the EEPROM from the output terminal 14d according to the level of the selection signal.
[0063]
The circuit configuration of the HVS 14 used in the second embodiment is equivalent to the circuit configuration of the conventional HVS shown in FIG. In the second embodiment, the gate of the first FET 20 is connected to the power supply voltage V _DD Is applied.
[0064]
The circuit configuration of the voltage doubler used in the second embodiment is the same as that used in the first embodiment.
[0065]
The circuit configuration of the level shifter used in the second embodiment is the same as that used in the first embodiment. However, a clock signal is input to the first input terminal 12a instead of the selection signal. Then, when the clock signal is at the H level, the same operation as in the case of the selection signal at the H level in the first embodiment is performed, and the H level high voltage clock signal is output. When the clock signal is at the L level, the same operation as in the case of the selection signal at the L level in the first embodiment is performed, and the L level high voltage clock signal is output.
[0066]
In the above-described embodiments, examples in which the first and second inventions are respectively configured under specific conditions have been described, but these inventions can be subjected to many changes and modifications. For example, in the above-described embodiment, the circuit blocks of the voltage doubler, the level shifter, and the HVS have been described with respect to specific circuit configurations. However, in these inventions, each circuit block may use a circuit equivalent to the illustrated circuit configuration. good.
[0067]
In the above-described first embodiment, the high-voltage selection signal with the height of the selection signal increased is input to the HVS. On the other hand, in the second embodiment, the high-voltage clock signal with the height of the clock signal is increased to the HVS. Although input is performed, a high-voltage clock signal and a high-voltage selection signal may be input to the HVS in these inventions.
[0068]
【The invention's effect】
In the first invention, a high voltage selection signal in which only the H level of the selection signal is doubled (the wave height is doubled) by inputting the doubled voltage output from the voltage doubler circuit and the selection signal to the level shifter Is output. Then, by inputting this high voltage selection signal to the HVS, the above-mentioned V in (2) is obtained. _DD Can be substantially increased. As a result, a voltage can be supplied to the memory cell even when the clock height of the clock signal or the selection signal is lower than in the related art.
[0069]
In the second invention, the double voltage output from the double voltage circuit and the clock signal are input to the level shifter, and only the H level of the clock signal is doubled (the wave height is doubled). Outputs a clock signal. Then, by inputting this high-voltage clock signal to HVS, V in the above-mentioned equation (2) is obtained. _CLK Can be increased. As a result, the magnitude of the initial voltage can be substantially increased. As a result, a voltage can be supplied to the memory cell even when the clock height of the clock signal or the selection signal is lower than in the related art.
[0070]
Further, by inputting a high-voltage clock signal to HVS, the step of increasing the voltage of node 6 shown in FIG. 3 is increased. As a result, the voltage of the node 6 becomes the voltage V of the program signal. _PP The time required to ascend to the maximum can be reduced. For this reason, the high-voltage generating circuit of the second invention is suitable for use in an EEPROM requiring a high access speed. Further, in the high-voltage generating circuit according to the second invention, a high-voltage clock signal can be supplied to a plurality of HVSs. That is, a voltage doubler circuit and a level shifter can be shared for a plurality of HVSs. Therefore, when a plurality of HVSs are used, the circuit configuration can be simplified as compared with the high-voltage generation circuit of the first invention.
[0071]
Further, the high-voltage generating circuits of these inventions are particularly suitable for use in EEPROMs that can operate at low voltages.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram for explaining a high-voltage circuit according to a first embodiment.
FIG. 2 is a circuit diagram of the HVS.
FIG. 3 is a time chart for explaining the operation of the HVS.
FIG. 4 is a circuit diagram for explaining a voltage doubler circuit;
FIG. 5 is a circuit diagram for explaining a level shifter;
FIG. 6 is a circuit block diagram for explaining a high voltage circuit according to a second embodiment.
[Explanation of symbols]
10: Double voltage circuit
10a: input terminal 10b: output terminal
12: Level shifter
12a: first input terminal 12b: second input terminal
12c: output terminal
14: Switching circuit (HVS)
14a: selection signal input terminal
14b: clock signal input terminal
14c: Program signal input terminal
14d: output end
20: 1st FET
22: 2nd FET
24: Third FET
26: Capacitor
26a: first terminal 26b: second terminal
30: condenser
30a: first terminal 30b: second terminal
32: Inverter
34: 1st FET
36: 2nd FET
38: Third FET
40: Fourth FET
42: Fifth FET
44: 6th FET
50: First circuit
52: Second circuit
54: Inverter
56: 1st FET
58: 2nd FET
60: Third FET
62: Fourth FET

Claims

A voltage doubler circuit for receiving a clock signal and outputting a doubled voltage that is twice as high as the peak voltage of the clock signal;
A level shifter for inputting a selection signal and the doubled voltage, respectively, and controlling an output of a high-voltage selection signal by doubling a wave height of the selection signal by a level of the selection signal;
A backflow prevention transistor having the gate to which the doubled voltage is applied; receiving the high voltage selection signal, the clock signal and the program signal; A high-voltage generating circuit, comprising: a switching circuit controlled by a signal level.

A voltage doubler circuit for receiving a clock signal and outputting a doubled voltage of twice the peak voltage of the clock signal;
A level shifter that inputs the clock signal and the doubled voltage, and controls the output of a high-voltage clock signal that has doubled the wave height of the clock signal according to the level of the clock signal;
A switching circuit for receiving the selection signal, the high-voltage clock signal and the program signal, and controlling the output of the program signal to the memory cells of the EEPROM according to the level of the selection signal. circuit.