JP3537991B2 - Ａｔｍセル伝送装置 - Google Patents
Ａｔｍセル伝送装置Info
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- JP3537991B2 JP3537991B2 JP11473597A JP11473597A JP3537991B2 JP 3537991 B2 JP3537991 B2 JP 3537991B2 JP 11473597 A JP11473597 A JP 11473597A JP 11473597 A JP11473597 A JP 11473597A JP 3537991 B2 JP3537991 B2 JP 3537991B2
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Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ(Asynchronou
s Transfer Mode:非同期転送モード) 通信に利用する。
本発明は無線信号によるセル伝送に利用するに適する。
本発明はセルの伝送遅延および遅延ゆらぎを緩和する技
術に関する。本発明は無線通信に利用するために開発さ
れたものであるが、有線通信その他の一般の通信システ
ムにも広く適用することができる。
s Transfer Mode:非同期転送モード) 通信に利用する。
本発明は無線信号によるセル伝送に利用するに適する。
本発明はセルの伝送遅延および遅延ゆらぎを緩和する技
術に関する。本発明は無線通信に利用するために開発さ
れたものであるが、有線通信その他の一般の通信システ
ムにも広く適用することができる。
【０００２】本明細書では、遅延ゆらぎとは、送信端か
ら受信端までの伝送遅延時間およびこの伝送遅延時間の
変動を含む時間として定義する。
ら受信端までの伝送遅延時間およびこの伝送遅延時間の
変動を含む時間として定義する。
【０００３】
【従来の技術】近年、無線通信の移動性に着目して、無
線システムによりＡＴＭ伝送を行い、光ファイバを中心
とする有線系のＡＴＭシステムと統合して、シームレス
なマルチメディアサービスを提供する移動通信サービス
の実現を目的とするワイヤレスＡＴＭが注目されてい
る。無線通信システムでは有限な周波数資源を有効に利
用するため、入力されるセルのうち、情報を含んでいる
セルのみを抽出し、有意情報を持つセルのみを無線によ
り伝送することが有効である。
線システムによりＡＴＭ伝送を行い、光ファイバを中心
とする有線系のＡＴＭシステムと統合して、シームレス
なマルチメディアサービスを提供する移動通信サービス
の実現を目的とするワイヤレスＡＴＭが注目されてい
る。無線通信システムでは有限な周波数資源を有効に利
用するため、入力されるセルのうち、情報を含んでいる
セルのみを抽出し、有意情報を持つセルのみを無線によ
り伝送することが有効である。
【０００４】一つの端末は一般に複数のコネクションを
持っており、コネクション毎に要求される伝送品質特
性、すなわちＱＯＳ(Quality Of Services) が異なる。
一般的には、ＣＢＲ(Constant Bit Rate) やＶＢＲ(Var
iable Bit Rate) については遅延ゆらぎに対して厳しい
特性が要求され、ＡＢＲ(Available Bit Rate)やＵＢＲ
(Unspecified Bit Rate)についてはセル廃棄に対して厳
しい特性が要求され、また、セルレートが時間に応じて
動的に変動する場合が多い。
持っており、コネクション毎に要求される伝送品質特
性、すなわちＱＯＳ(Quality Of Services) が異なる。
一般的には、ＣＢＲ(Constant Bit Rate) やＶＢＲ(Var
iable Bit Rate) については遅延ゆらぎに対して厳しい
特性が要求され、ＡＢＲ(Available Bit Rate)やＵＢＲ
(Unspecified Bit Rate)についてはセル廃棄に対して厳
しい特性が要求され、また、セルレートが時間に応じて
動的に変動する場合が多い。
【０００５】図１２は帯域またはタイムスロットの割当
を説明するための図であり、横軸に時間をとり、縦軸に
セルレートをとる。一般に、ＡＴＭにおいては、コネク
ション毎に、伝送速度（セル数／秒）のピーク値（ピー
クセルレート）と平均値（平均セルレート）が申告され
る。ピーク値と平均値が異なる場合は、伝送速度が変動
することを意味している。遅延ゆらぎについても同様に
コネクション毎に許容される遅延ゆらぎ量（秒）が申告
される。したがって、これらの要求品質毎に品質クラス
を設けて、品質クラス毎に帯域またはタイムスロットの
割当を行う必要がある。
を説明するための図であり、横軸に時間をとり、縦軸に
セルレートをとる。一般に、ＡＴＭにおいては、コネク
ション毎に、伝送速度（セル数／秒）のピーク値（ピー
クセルレート）と平均値（平均セルレート）が申告され
る。ピーク値と平均値が異なる場合は、伝送速度が変動
することを意味している。遅延ゆらぎについても同様に
コネクション毎に許容される遅延ゆらぎ量（秒）が申告
される。したがって、これらの要求品質毎に品質クラス
を設けて、品質クラス毎に帯域またはタイムスロットの
割当を行う必要がある。
【０００６】しかし、あまり多くの品質クラスを設ける
と網内の品質制御が複雑になるため、例えば、遅延ゆら
ぎについては、３ｍｓ以下の遅延ゆらぎが要求されるク
ラスと、遅延ゆらぎに対して要求値のないクラスの二つ
に分類することが現在検討されている。一般に、遅延ゆ
らぎに対して要求値のない品質クラスのコネクションで
は伝送速度も変動する。
と網内の品質制御が複雑になるため、例えば、遅延ゆら
ぎについては、３ｍｓ以下の遅延ゆらぎが要求されるク
ラスと、遅延ゆらぎに対して要求値のないクラスの二つ
に分類することが現在検討されている。一般に、遅延ゆ
らぎに対して要求値のない品質クラスのコネクションで
は伝送速度も変動する。
【０００７】ここでは、遅延ゆらぎの品質クラスの数が
Ｎ＝２の場合について説明する。品質クラスは遅延ゆら
ぎについて高品質が要求される品質クラス１と、遅延ゆ
らぎについて品質要求のない品質クラス２の二つとす
る。品質クラス１の各コネクションについて申告された
最大セルレート（セル数／秒）の合計値をＲ１、品質ク
ラス２の各コネクションについて申告された平均セルレ
ートの合計値をＲ２、品質クラス２の各コネクションに
ついて申告された最大セルレートの合計値をＲ３とする
と、Ｒ２≦Ｒ４≦Ｒ３なるセルレートＲ４とＲ１との和
に相当する伝送速度に対応したタイムスロットまたは伝
送帯域を割り当てる。Ｒ４＝Ｒ３としＲ１＋Ｒ４の帯域
を割り当てた場合には、品質クラスによらず、遅延ゆら
ぎの小さなＡＴＭセルの伝達が可能であるが、多くの帯
域またはタイムスロットが必要になる。一方、Ｒ４＝Ｒ
２としＲ１＋Ｒ４の帯域を割り当てた場合には、伝送シ
ステムにおけるタイムスロットまたは帯域の有効利用が
可能となり、無線通信システムにおいては有限な周波数
スペクトラムの有効利用が可能となる。しかし、品質ク
ラス２のコネクションにおいて伝送速度の変動が発生す
ると品質クラス１のコネクションについても遅延ゆらぎ
が発生し、品質が劣化する。
Ｎ＝２の場合について説明する。品質クラスは遅延ゆら
ぎについて高品質が要求される品質クラス１と、遅延ゆ
らぎについて品質要求のない品質クラス２の二つとす
る。品質クラス１の各コネクションについて申告された
最大セルレート（セル数／秒）の合計値をＲ１、品質ク
ラス２の各コネクションについて申告された平均セルレ
ートの合計値をＲ２、品質クラス２の各コネクションに
ついて申告された最大セルレートの合計値をＲ３とする
と、Ｒ２≦Ｒ４≦Ｒ３なるセルレートＲ４とＲ１との和
に相当する伝送速度に対応したタイムスロットまたは伝
送帯域を割り当てる。Ｒ４＝Ｒ３としＲ１＋Ｒ４の帯域
を割り当てた場合には、品質クラスによらず、遅延ゆら
ぎの小さなＡＴＭセルの伝達が可能であるが、多くの帯
域またはタイムスロットが必要になる。一方、Ｒ４＝Ｒ
２としＲ１＋Ｒ４の帯域を割り当てた場合には、伝送シ
ステムにおけるタイムスロットまたは帯域の有効利用が
可能となり、無線通信システムにおいては有限な周波数
スペクトラムの有効利用が可能となる。しかし、品質ク
ラス２のコネクションにおいて伝送速度の変動が発生す
ると品質クラス１のコネクションについても遅延ゆらぎ
が発生し、品質が劣化する。
【０００８】図１３は、従来例の入力セルと出力セルの
関係を示す図である。図１３では時間Ｔ毎に１５個のタ
イムスロットが設けられ、品質クラス１および品質クラ
ス２のセルが混在している。また、入力と出力の中間の
伝送路のタイムスロットは時間Ｔ毎に６個である。品質
クラス２のセルが少ないときには、品質クラス１のセル
は遅延なく出力される。ところが、品質クラス２のセル
が急激に増加すると、品質クラス１のセルの送信タイミ
ングに品質クラス２のセルが割り込み、遅延が発生す
る。図１３の例では、品質クラス１および２は平均セル
レートを３セル／Ｔとしている。
関係を示す図である。図１３では時間Ｔ毎に１５個のタ
イムスロットが設けられ、品質クラス１および品質クラ
ス２のセルが混在している。また、入力と出力の中間の
伝送路のタイムスロットは時間Ｔ毎に６個である。品質
クラス２のセルが少ないときには、品質クラス１のセル
は遅延なく出力される。ところが、品質クラス２のセル
が急激に増加すると、品質クラス１のセルの送信タイミ
ングに品質クラス２のセルが割り込み、遅延が発生す
る。図１３の例では、品質クラス１および２は平均セル
レートを３セル／Ｔとしている。
【０００９】従来例装置のブロック構成を図１４に示
す。図１４において、送信部ＴＸは、入力されたセルか
ら空セルを除去し有意な情報を持つセルを抽出するセル
抽出回路９１と、抽出されたセルのセルレートの変動を
吸収するための抽出されたセルが蓄積される送信バッフ
ァ回路９２と、送信回路９３から構成され、入力セルか
ら抽出された有意な情報を持つセルのみが一定速度で送
信される。この有意な情報を持つセルの識別は、セルの
ヘッダに含まれるコネクション識別子であるＶＰＩ(Vir
tual Path Identifier: 仮想パス識別子) およびまたは
ＶＣＩ(Virtual Channel Identifier:仮想チャネル識別
子) を空きセルを示す固定のＶＰＩおよびまたはＶＣＩ
と比較し、不一致であることを検出することにより行わ
れる。
す。図１４において、送信部ＴＸは、入力されたセルか
ら空セルを除去し有意な情報を持つセルを抽出するセル
抽出回路９１と、抽出されたセルのセルレートの変動を
吸収するための抽出されたセルが蓄積される送信バッフ
ァ回路９２と、送信回路９３から構成され、入力セルか
ら抽出された有意な情報を持つセルのみが一定速度で送
信される。この有意な情報を持つセルの識別は、セルの
ヘッダに含まれるコネクション識別子であるＶＰＩ(Vir
tual Path Identifier: 仮想パス識別子) およびまたは
ＶＣＩ(Virtual Channel Identifier:仮想チャネル識別
子) を空きセルを示す固定のＶＰＩおよびまたはＶＣＩ
と比較し、不一致であることを検出することにより行わ
れる。
【００１０】受信部ＲＸでは、受信回路９４において受
信されたセルを各コネクションの伝送速度に応じて出力
する。最も簡単な方法としては、各コネクション毎、す
なわちＶＰＩおよびまたはＶＣＩ毎にＦＩＦＯ(First-I
n-First-Out)メモリ９６1 〜９６n を具備し、これを各
コネクションの平均速度に応じて読出しを行うリーキー
バケット方式がある。このＦＩＦＯ読出制御方法として
は、各ＦＩＦＯメモリ９６1 〜９６n に順番にアクセス
して、読出すべきセルがあれば出力し、なければ順次、
次のＦＩＦＯメモリの読出しを行う方法、いわゆるラウ
ンドロビン方式と呼ばれる方法などがある。ラウンドロ
ビン方式の場合の受信部ＲＸは、受信回路９４において
受信されたセルをＶＰＩおよびまたはＶＣＩに応じてコ
ネクション毎に分離するセル分離回路９５と、このセル
分離回路９５に接続されるｎ個のＦＩＦＯメモリ９６1
〜９６n と、このＦＩＦＯメモリ９６1 〜９６n の読出
制御を行うＦＩＦＯ読出制御回路９７とから構成され
る。ＦＩＦＯ読出制御回路９７のセル読出速度は、端末
または網とのインタフェース速度に依存し、送受信部間
の伝送速度はインタフェース速度と同じか、これより低
くなる。
信されたセルを各コネクションの伝送速度に応じて出力
する。最も簡単な方法としては、各コネクション毎、す
なわちＶＰＩおよびまたはＶＣＩ毎にＦＩＦＯ(First-I
n-First-Out)メモリ９６1 〜９６n を具備し、これを各
コネクションの平均速度に応じて読出しを行うリーキー
バケット方式がある。このＦＩＦＯ読出制御方法として
は、各ＦＩＦＯメモリ９６1 〜９６n に順番にアクセス
して、読出すべきセルがあれば出力し、なければ順次、
次のＦＩＦＯメモリの読出しを行う方法、いわゆるラウ
ンドロビン方式と呼ばれる方法などがある。ラウンドロ
ビン方式の場合の受信部ＲＸは、受信回路９４において
受信されたセルをＶＰＩおよびまたはＶＣＩに応じてコ
ネクション毎に分離するセル分離回路９５と、このセル
分離回路９５に接続されるｎ個のＦＩＦＯメモリ９６1
〜９６n と、このＦＩＦＯメモリ９６1 〜９６n の読出
制御を行うＦＩＦＯ読出制御回路９７とから構成され
る。ＦＩＦＯ読出制御回路９７のセル読出速度は、端末
または網とのインタフェース速度に依存し、送受信部間
の伝送速度はインタフェース速度と同じか、これより低
くなる。
【００１１】
【発明が解決しようとする課題】従来技術では、受信側
に、コネクション毎に個別のＦＩＦＯメモリが必要であ
り、個別のＦＩＦＯメモリは１コネクションに許容され
る最大伝送速度に対応した容量を持つ必要がある。この
ため受信側において、非常に大きな容量のＦＩＦＯメモ
リが必要となり、ハードウェア量の増大を招く。
に、コネクション毎に個別のＦＩＦＯメモリが必要であ
り、個別のＦＩＦＯメモリは１コネクションに許容され
る最大伝送速度に対応した容量を持つ必要がある。この
ため受信側において、非常に大きな容量のＦＩＦＯメモ
リが必要となり、ハードウェア量の増大を招く。
【００１２】また、ハードウェア量を軽減するにはコネ
クション毎にＦＩＦＯメモリを持たず、共通のメモリを
配置しておき、当該メモリのアドレス制御により実現す
る方法が考えられるが、メモリのアドレス制御が極めて
複雑になり、実現が困難になる。さらに、これらの方法
では、遅延ゆらぎに対する要求品質特性の厳しいコネク
ションのメモリより先に、遅延ゆらぎに対する要求品質
のないコネクションのメモリの読出しが行われる場合が
あるため、遅延ゆらぎに対する要求品質特性の厳しいコ
ネクションの遅延ゆらぎが増大する場合がある。
クション毎にＦＩＦＯメモリを持たず、共通のメモリを
配置しておき、当該メモリのアドレス制御により実現す
る方法が考えられるが、メモリのアドレス制御が極めて
複雑になり、実現が困難になる。さらに、これらの方法
では、遅延ゆらぎに対する要求品質特性の厳しいコネク
ションのメモリより先に、遅延ゆらぎに対する要求品質
のないコネクションのメモリの読出しが行われる場合が
あるため、遅延ゆらぎに対する要求品質特性の厳しいコ
ネクションの遅延ゆらぎが増大する場合がある。
【００１３】これは、遅延ゆらぎに対する要求品質特性
のないコネクションのセルレートは変動する場合が多い
ため、図１２に示した平均セルレートＲ２より大きなセ
ルレートが入力されると、遅延ゆらぎに対する要求品質
特性の厳しいコネクションのセルの送信が遅れることに
なり、このために遅延ゆらぎを増大させることになる。
これは、受信部のバッファ容量を増大させ、平均伝送遅
延を大きくすれば改善できるが、ＦＩＦＯメモリの所要
バッファ容量がさらに大きくなる。
のないコネクションのセルレートは変動する場合が多い
ため、図１２に示した平均セルレートＲ２より大きなセ
ルレートが入力されると、遅延ゆらぎに対する要求品質
特性の厳しいコネクションのセルの送信が遅れることに
なり、このために遅延ゆらぎを増大させることになる。
これは、受信部のバッファ容量を増大させ、平均伝送遅
延を大きくすれば改善できるが、ＦＩＦＯメモリの所要
バッファ容量がさらに大きくなる。
【００１４】本発明は、このような背景に行われたもの
であって、簡易で規模の小さいハードウェアにより遅延
ゆらぎに対する要求品質特性を満たすことができるＡＴ
Ｍセル伝送装置を提供することを目的とする。本発明
は、無線周波数のスペクトラムの有効利用を図ることが
できるＡＴＭセル伝送装置を提供することを目的とす
る。本発明は、割当られた帯域またはタイムスロットの
有効利用を図ることができるＡＴＭセル伝送装置を提供
することを目的とする。
であって、簡易で規模の小さいハードウェアにより遅延
ゆらぎに対する要求品質特性を満たすことができるＡＴ
Ｍセル伝送装置を提供することを目的とする。本発明
は、無線周波数のスペクトラムの有効利用を図ることが
できるＡＴＭセル伝送装置を提供することを目的とす
る。本発明は、割当られた帯域またはタイムスロットの
有効利用を図ることができるＡＴＭセル伝送装置を提供
することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、送信部および
受信部の双方で、入力されたセルを遅延ゆらぎに対する
許容時間による品質クラス毎に分離することを第一の特
徴とする。本発明の第二の特徴は、その品質クラス毎に
分離されたセルの出力制御であって、例えば、要求品質
特性の厳しい品質クラスのセルから出力を行い、順次、
要求品質特性の緩い品質クラスのセルの出力に移行する
ように制御したり、あるいは、要求品質特性の厳しい品
質クラスのセルとセルとの隙間に要求品質特性の緩い品
質クラスのセルを埋め込んで送出するように制御する。
受信部の双方で、入力されたセルを遅延ゆらぎに対する
許容時間による品質クラス毎に分離することを第一の特
徴とする。本発明の第二の特徴は、その品質クラス毎に
分離されたセルの出力制御であって、例えば、要求品質
特性の厳しい品質クラスのセルから出力を行い、順次、
要求品質特性の緩い品質クラスのセルの出力に移行する
ように制御したり、あるいは、要求品質特性の厳しい品
質クラスのセルとセルとの隙間に要求品質特性の緩い品
質クラスのセルを埋め込んで送出するように制御する。
【００１６】このように、要求される品質に応じて優先
度の高い順に分類され、蓄積されていることを利用した
様々な制御方法が考えられる。例えば、遅延ゆらぎにつ
いて要求される品質が高い順に、品質クラス１〜ＮのＮ
個のクラスにセルを分離して蓄積する。蓄積されたセル
を１からＮの順に優先して読出しセルを送信する。これ
により、遅延ゆらぎについて要求される品質が高い品質
クラスのセルから順に送信されていくことになる。
度の高い順に分類され、蓄積されていることを利用した
様々な制御方法が考えられる。例えば、遅延ゆらぎにつ
いて要求される品質が高い順に、品質クラス１〜ＮのＮ
個のクラスにセルを分離して蓄積する。蓄積されたセル
を１からＮの順に優先して読出しセルを送信する。これ
により、遅延ゆらぎについて要求される品質が高い品質
クラスのセルから順に送信されていくことになる。
【００１７】すなわち、本発明はＡＴＭセル伝送装置で
あって、セルを送信する送信部（ＴＸ）と、セルを受信
する受信部（ＲＸ）とを備え、前記セルには要求される
伝送品質により区別される品質クラスの異なる複数種類
のセルを含むＡＴＭセル伝送装置である。本発明の特徴
とするところは、前記送信部は、前記品質クラスにした
がって送信セルを振り分ける送信セル分離回路（１１）
と、この送信セル分離回路により振り分けられたセルを
それぞれ区別して蓄積する送信バッファ回路（１）と、
この送信バッファ回路に蓄積されたセルを前記品質クラ
スにより決定される優先順位の高いものから読出す送信
バッファ読出制御回路（１３）とを備え、前記受信部
は、受信セルを一時蓄積する受信バッファ回路（２）
と、この受信バッファ回路から前記優先順位の高いもの
から優先的に読出す受信バッファ読出制御回路（１７）
とを備えたところにある。
あって、セルを送信する送信部（ＴＸ）と、セルを受信
する受信部（ＲＸ）とを備え、前記セルには要求される
伝送品質により区別される品質クラスの異なる複数種類
のセルを含むＡＴＭセル伝送装置である。本発明の特徴
とするところは、前記送信部は、前記品質クラスにした
がって送信セルを振り分ける送信セル分離回路（１１）
と、この送信セル分離回路により振り分けられたセルを
それぞれ区別して蓄積する送信バッファ回路（１）と、
この送信バッファ回路に蓄積されたセルを前記品質クラ
スにより決定される優先順位の高いものから読出す送信
バッファ読出制御回路（１３）とを備え、前記受信部
は、受信セルを一時蓄積する受信バッファ回路（２）
と、この受信バッファ回路から前記優先順位の高いもの
から優先的に読出す受信バッファ読出制御回路（１７）
とを備えたところにある。
【００１８】さらに、前記受信部は、前記品質クラスに
したがって受信セルを振り分ける受信セル分離回路（１
２）を備え、前記受信バッファ回路（２）は、この受信
セル分離回路により振り分けられたセルをそれぞれ区別
して蓄積する構成であることが望ましい。
したがって受信セルを振り分ける受信セル分離回路（１
２）を備え、前記受信バッファ回路（２）は、この受信
セル分離回路により振り分けられたセルをそれぞれ区別
して蓄積する構成であることが望ましい。
【００１９】このように、セルをその品質クラス毎に分
離することにより、品質クラス毎に適当なセル出力制御
を行うことができるようになる。
離することにより、品質クラス毎に適当なセル出力制御
を行うことができるようになる。
【００２０】前記品質クラスはＶＰＩおよびまたはＶＣ
Ｉ毎に異なる値が設定され、前記送信セル分離回路（１
１）およびまたは前記受信セル分離回路（１２）には、
この値にしたがって品質クラスの区分を記録したテーブ
ル（３１、３２）と、このテーブルを参照して到来セル
の振り分けを行う手段とを含むことが望ましい。
Ｉ毎に異なる値が設定され、前記送信セル分離回路（１
１）およびまたは前記受信セル分離回路（１２）には、
この値にしたがって品質クラスの区分を記録したテーブ
ル（３１、３２）と、このテーブルを参照して到来セル
の振り分けを行う手段とを含むことが望ましい。
【００２１】ＶＰＩおよびまたはＶＣＩ毎に定められる
品質クラスは、通信の接続設定時に上位レイヤにおいて
定められる。
品質クラスは、通信の接続設定時に上位レイヤにおいて
定められる。
【００２２】また、前記品質クラスはＶＰＩおよびまた
はＶＣＩ毎に異なる値が設定され、前記送信セル分離回
路（１１）には、この値にしたがって品質クラスの区分
を記録したテーブル（３１）と、このテーブルを参照し
て到来セルの振り分けを行う手段と、振り分けられたセ
ルに品質クラスを表示する識別子を付加する手段とを含
み、前記受信セル分離回路（１２）は受信セルの前記識
別子にしたがって到来セルの振り分けを行う手段を含む
構成とすることもできる。
はＶＣＩ毎に異なる値が設定され、前記送信セル分離回
路（１１）には、この値にしたがって品質クラスの区分
を記録したテーブル（３１）と、このテーブルを参照し
て到来セルの振り分けを行う手段と、振り分けられたセ
ルに品質クラスを表示する識別子を付加する手段とを含
み、前記受信セル分離回路（１２）は受信セルの前記識
別子にしたがって到来セルの振り分けを行う手段を含む
構成とすることもできる。
【００２３】これにより、受信部についてはテーブルを
設けることなく、セルの品質クラスを区分することがで
きる。
設けることなく、セルの品質クラスを区分することがで
きる。
【００２４】前記送信部には、時計と、この時計にした
がって到来セルの到着時刻をそのセルにタイムスタンプ
として付加するタイムスタンプ付加回路とを備え、前記
受信部には、前記送信部の時計と同一の時刻情報を生成
する時計を備え、前記受信バッファ回路に蓄積されたセ
ルからタイムスタンプを検出するタイムスタンプ検出回
路を備え、前記受信バッファ読出制御回路は、前記受信
部の時計を基準としてこのタイムスタンプにしたがって
前記受信バッファ回路に蓄積されたセルを読出す手段を
備えた構成とすることもできる。
がって到来セルの到着時刻をそのセルにタイムスタンプ
として付加するタイムスタンプ付加回路とを備え、前記
受信部には、前記送信部の時計と同一の時刻情報を生成
する時計を備え、前記受信バッファ回路に蓄積されたセ
ルからタイムスタンプを検出するタイムスタンプ検出回
路を備え、前記受信バッファ読出制御回路は、前記受信
部の時計を基準としてこのタイムスタンプにしたがって
前記受信バッファ回路に蓄積されたセルを読出す手段を
備えた構成とすることもできる。
【００２５】あるいは、前記受信部には、時計と、前記
受信バッファ回路に蓄積されたセルからタイムスタンプ
を検出するタイムスタンプ検出回路とを備え、前記受信
バッファ読出制御回路は前記受信部の時計を基準として
このタイムスタンプにしたがって前記受信バッファ回路
に蓄積されたセルを読出す手段を備え、前記送信部に
は、前記受信部の時計と同一の時刻情報を生成する時計
と、この時計にしたがって到来セルの到着時刻をそのセ
ルにタイムスタンプとして付加するタイムスタンプ付加
回路とを備えた構成とすることもできる。
受信バッファ回路に蓄積されたセルからタイムスタンプ
を検出するタイムスタンプ検出回路とを備え、前記受信
バッファ読出制御回路は前記受信部の時計を基準として
このタイムスタンプにしたがって前記受信バッファ回路
に蓄積されたセルを読出す手段を備え、前記送信部に
は、前記受信部の時計と同一の時刻情報を生成する時計
と、この時計にしたがって到来セルの到着時刻をそのセ
ルにタイムスタンプとして付加するタイムスタンプ付加
回路とを備えた構成とすることもできる。
【００２６】このように、タイムスタンプによってセル
送出を管理することにより、遅延ゆらぎを少なくするこ
とができる。また、受信部と送信部が同じ時計を用いて
タイムスタンプ付加とタイムスタンプ検出を行うため、
時計がずれることにより発生するセル順序の逆転を抑制
できる。
送出を管理することにより、遅延ゆらぎを少なくするこ
とができる。また、受信部と送信部が同じ時計を用いて
タイムスタンプ付加とタイムスタンプ検出を行うため、
時計がずれることにより発生するセル順序の逆転を抑制
できる。
【００２７】さらに、複数の前記送信部を備え、前記受
信セル分離回路には、前記品質クラスおよび前記送信部
毎にセルを振り分ける手段を含み、前記受信バッファ回
路には、この振り分けられたセルをそれぞれ区別して蓄
積する手段を含み、前記受信バッファ読出制御回路に
は、前記送信部には関係なく前記品質クラスにより決定
される優先順位の高いものから優先的に読出す手段を含
む構成とすることもできる。この場合には、複数の送信
部は受信部が管理する時計と同一の時計を用いるため
に、受信部は１つの時計を管理するだけで複数の送信部
からのセルを多重できる。
信セル分離回路には、前記品質クラスおよび前記送信部
毎にセルを振り分ける手段を含み、前記受信バッファ回
路には、この振り分けられたセルをそれぞれ区別して蓄
積する手段を含み、前記受信バッファ読出制御回路に
は、前記送信部には関係なく前記品質クラスにより決定
される優先順位の高いものから優先的に読出す手段を含
む構成とすることもできる。この場合には、複数の送信
部は受信部が管理する時計と同一の時計を用いるため
に、受信部は１つの時計を管理するだけで複数の送信部
からのセルを多重できる。
【００２８】
【００２９】
（第一実施例）本発明第一実施例の構成を図１を参照し
て説明する。図１は本発明第一実施例装置のブロック構
成図である。
て説明する。図１は本発明第一実施例装置のブロック構
成図である。
【００３０】本発明はＡＴＭセル伝送装置であって、セ
ルを送信する送信部ＴＸと、セルを受信する受信部ＲＸ
とを備え、前記セルには要求される伝送品質により区別
される品質クラスの異なる複数種類のセルを含むＡＴＭ
セル無線伝送装置である。本発明第一ないし第四実施例
では送信部ＴＸと受信部ＲＸ間は無線回線として説明を
行う。ただし、この無線回線を有線回線としても、途中
にネットワークが入っても、同様に実施することができ
る。
ルを送信する送信部ＴＸと、セルを受信する受信部ＲＸ
とを備え、前記セルには要求される伝送品質により区別
される品質クラスの異なる複数種類のセルを含むＡＴＭ
セル無線伝送装置である。本発明第一ないし第四実施例
では送信部ＴＸと受信部ＲＸ間は無線回線として説明を
行う。ただし、この無線回線を有線回線としても、途中
にネットワークが入っても、同様に実施することができ
る。
【００３１】ここで、本発明の特徴とするところは、送
信部ＴＸは、前記品質クラスにしたがって送信セルを振
り分ける送信セル分離回路１１と、この送信セル分離回
路１１により振り分けられたセルをそれぞれ区別して蓄
積する送信バッファ回路１1〜１n と、この送信バッフ
ァ回路１1 〜１n に蓄積されたセルを前記品質クラスに
より決定される優先順位の高いものから読出す送信バッ
ファ読出制御回路１３とを備え、受信部ＲＸは、受信セ
ルを一時蓄積する受信バッファ回路２1 〜２nと、この
受信バッファ回路２1 〜２n から前記優先順位の高いも
のから優先的に読出す受信バッファ読出制御回路１７と
を備えたところにある。
信部ＴＸは、前記品質クラスにしたがって送信セルを振
り分ける送信セル分離回路１１と、この送信セル分離回
路１１により振り分けられたセルをそれぞれ区別して蓄
積する送信バッファ回路１1〜１n と、この送信バッフ
ァ回路１1 〜１n に蓄積されたセルを前記品質クラスに
より決定される優先順位の高いものから読出す送信バッ
ファ読出制御回路１３とを備え、受信部ＲＸは、受信セ
ルを一時蓄積する受信バッファ回路２1 〜２nと、この
受信バッファ回路２1 〜２n から前記優先順位の高いも
のから優先的に読出す受信バッファ読出制御回路１７と
を備えたところにある。
【００３２】さらに、受信部ＲＸは、前記品質クラスに
したがって受信セルを振り分ける受信セル分離回路１２
を備え、受信バッファ回路２1 〜２n は、この受信セル
分離回路１２により振り分けられたセルをそれぞれ区別
して蓄積する構成である。
したがって受信セルを振り分ける受信セル分離回路１２
を備え、受信バッファ回路２1 〜２n は、この受信セル
分離回路１２により振り分けられたセルをそれぞれ区別
して蓄積する構成である。
【００３３】前記品質クラスはＶＰＩおよびまたはＶＣ
Ｉ毎に異なる値が設定され、送信セル分離回路１１およ
びまたは受信セル分離回路１２には、この値にしたがっ
て品質クラスの区分を記録したテーブル３１および３２
を備え、送信セル分離回路１１およびまたは受信セル分
離回路１２は、このテーブル３１および３２を参照して
到来セルの振り分けを行う。
Ｉ毎に異なる値が設定され、送信セル分離回路１１およ
びまたは受信セル分離回路１２には、この値にしたがっ
て品質クラスの区分を記録したテーブル３１および３２
を備え、送信セル分離回路１１およびまたは受信セル分
離回路１２は、このテーブル３１および３２を参照して
到来セルの振り分けを行う。
【００３４】次に、本発明第一実施例の動作を説明す
る。送信セル分離回路１１では、入力セル流から抽出さ
れたセルから、セルのヘッダに含まれるコネクション識
別子であるＶＰＩおよびまたはＶＣＩを検出し、空セル
を示す固定のＶＰＩおよびまたはＶＣＩを持つセルを除
去する。また、ＶＰＩおよびまたはＶＣＩと、申告され
た品質クラス１〜ｎの対応により、セルの品質クラスを
判定し、品質クラス１〜ｎに応じた送信バッファ回路１
1 〜１n にセルを入力する。これにより、品質クラス毎
に分類されたセルが、送信バッファ回路１1 〜１n に蓄
積される。送信セル分離回路１１には、空セルを検出
し、有意情報を含むセルを各品質クラス毎に分類するた
めのＶＰＩおよびまたはＶＣＩ情報を記憶するテーブル
３１を備えている。
る。送信セル分離回路１１では、入力セル流から抽出さ
れたセルから、セルのヘッダに含まれるコネクション識
別子であるＶＰＩおよびまたはＶＣＩを検出し、空セル
を示す固定のＶＰＩおよびまたはＶＣＩを持つセルを除
去する。また、ＶＰＩおよびまたはＶＣＩと、申告され
た品質クラス１〜ｎの対応により、セルの品質クラスを
判定し、品質クラス１〜ｎに応じた送信バッファ回路１
1 〜１n にセルを入力する。これにより、品質クラス毎
に分類されたセルが、送信バッファ回路１1 〜１n に蓄
積される。送信セル分離回路１１には、空セルを検出
し、有意情報を含むセルを各品質クラス毎に分類するた
めのＶＰＩおよびまたはＶＣＩ情報を記憶するテーブル
３１を備えている。
【００３５】送信回路１４から送信バッファ読出制御回
路１３へは、無線回線についてあらかじめ定められてい
るセルの送信タイミングが送られる。送信バッファ読出
制御回路１３はこの送信タイミングにしたがって、ｎ個
の送信バッファ回路１1 〜１n のうち、いずれを読出す
かを制御する。具体的には、送信バッファ回路１1 に送
信すべきセルがあるかどうか検索し、セルがあればこれ
を読出す。なければ、次の優先順位を持つ送信バッファ
回路１2 に送信すべきセルがあるかどうかを検索し、セ
ルがあればこれを読出す。これを順次繰り返し、最後の
優先順位を持つ送信バッファ回路１n にも送信すべきセ
ルがない場合には、ダミーセルを送出する。ダミーセル
は空セルと同じビットパターンを用いることができる。
読出されたセルは送信回路１４に送られ無線回線に送信
される。これにより、品質クラス１〜ｎの順に、送信部
ＴＸにおけるセルの滞留は発生しにくくなる。
路１３へは、無線回線についてあらかじめ定められてい
るセルの送信タイミングが送られる。送信バッファ読出
制御回路１３はこの送信タイミングにしたがって、ｎ個
の送信バッファ回路１1 〜１n のうち、いずれを読出す
かを制御する。具体的には、送信バッファ回路１1 に送
信すべきセルがあるかどうか検索し、セルがあればこれ
を読出す。なければ、次の優先順位を持つ送信バッファ
回路１2 に送信すべきセルがあるかどうかを検索し、セ
ルがあればこれを読出す。これを順次繰り返し、最後の
優先順位を持つ送信バッファ回路１n にも送信すべきセ
ルがない場合には、ダミーセルを送出する。ダミーセル
は空セルと同じビットパターンを用いることができる。
読出されたセルは送信回路１４に送られ無線回線に送信
される。これにより、品質クラス１〜ｎの順に、送信部
ＴＸにおけるセルの滞留は発生しにくくなる。
【００３６】受信セル分離回路１２では、受信回路１５
にて受信されたセルから、セルのヘッダに含まれるＶＰ
ＩおよびまたはＶＣＩを検出し、ダミーセルを示す固定
のＶＰＩおよびまたはＶＣＩを持つセルを除去する。ま
た、ＶＰＩおよびまたはＶＣＩと、申告された品質クラ
ス１〜ｎの対応により、セルの品質クラスを判定し、品
質クラス１〜ｎに応じた受信バッファ回路２1 〜２n に
セルを入力する。受信セル分離回路１２には、ダミーセ
ルを検出し、有意情報を含むセルを各品質クラス毎に分
類するためのＶＰＩおよびまたはＶＣＩ情報を記憶する
テーブル３２を備えている。
にて受信されたセルから、セルのヘッダに含まれるＶＰ
ＩおよびまたはＶＣＩを検出し、ダミーセルを示す固定
のＶＰＩおよびまたはＶＣＩを持つセルを除去する。ま
た、ＶＰＩおよびまたはＶＣＩと、申告された品質クラ
ス１〜ｎの対応により、セルの品質クラスを判定し、品
質クラス１〜ｎに応じた受信バッファ回路２1 〜２n に
セルを入力する。受信セル分離回路１２には、ダミーセ
ルを検出し、有意情報を含むセルを各品質クラス毎に分
類するためのＶＰＩおよびまたはＶＣＩ情報を記憶する
テーブル３２を備えている。
【００３７】出力タイミング生成回路１８から受信バッ
ファ読出制御回路１７へは、後段に続く端末または網に
ついてあらかじめ定められているセルの送出タイミング
が送られる。受信バッファ読出制御回路１７はこの送出
タイミングにしたがって、ｎ個の受信バッファ回路２1
〜２n のうち、いずれを読出すかを制御する。具体的に
は、受信バッファ回路２1 に送出すべきセルがあるかど
うか検索し、セルがあればこれを読出す。なければ、次
の優先順位を持つ受信バッファ回路２2 に送出すべきセ
ルがあるかどうかを検索し、セルがあればこれを読出
す。これを順次繰り返し、最後の優先順位を持つ受信バ
ッファ回路２n にも送出すべきセルがない場合には、空
きセルを送出する。読出されたセルは出力タイミング生
成回路１８に送られ後段に続く端末または網に送出され
る。これにより、品質クラス１〜ｎの順に、受信部ＲＸ
におけるセルの滞留は発生しにくくなる。
ファ読出制御回路１７へは、後段に続く端末または網に
ついてあらかじめ定められているセルの送出タイミング
が送られる。受信バッファ読出制御回路１７はこの送出
タイミングにしたがって、ｎ個の受信バッファ回路２1
〜２n のうち、いずれを読出すかを制御する。具体的に
は、受信バッファ回路２1 に送出すべきセルがあるかど
うか検索し、セルがあればこれを読出す。なければ、次
の優先順位を持つ受信バッファ回路２2 に送出すべきセ
ルがあるかどうかを検索し、セルがあればこれを読出
す。これを順次繰り返し、最後の優先順位を持つ受信バ
ッファ回路２n にも送出すべきセルがない場合には、空
きセルを送出する。読出されたセルは出力タイミング生
成回路１８に送られ後段に続く端末または網に送出され
る。これにより、品質クラス１〜ｎの順に、受信部ＲＸ
におけるセルの滞留は発生しにくくなる。
【００３８】本発明第一実施例の送信バッファ読出制御
回路１３および受信バッファ読出制御回路１７の動作を
図２および図３を参照して説明する。図２は本発明第一
実施例の送信バッファ読出制御回路１３の動作を示すフ
ローチャートである。図３は本発明第一実施例の受信バ
ッファ読出制御回路１７の動作を示すフローチャートで
ある。図２に示すように送信バッファ読出制御回路１３
は、品質クラス１〜ｎのセルがそれぞれ蓄積される送信
バッファ回路１1 〜１n を送信バッファ回路１1 から１
n の順にセルを読出す。すなわち、送信バッファ回路１
1 （ｉ＝１）から読出しを開始する（Ｓ１）。送信バッ
ファ回路１1 にセルがあれば（Ｓ２）、送信バッファ回
路１1 からのセルの読出しを行う（Ｓ３）。送信バッフ
ァ回路１1 が空ならば（Ｓ２）、送信バッファ回路１2
（ｉ＝２）から読出しを開始する（Ｓ４→Ｓ５→Ｓ２→
Ｓ３）。送信バッファ回路１n からの読出しが終了した
らダミーセルを挿入する（Ｓ６）。これにより、遅延ゆ
らぎについて要求される品質が高いセルから順に受信部
ＲＸへ送信されていくことになる。
回路１３および受信バッファ読出制御回路１７の動作を
図２および図３を参照して説明する。図２は本発明第一
実施例の送信バッファ読出制御回路１３の動作を示すフ
ローチャートである。図３は本発明第一実施例の受信バ
ッファ読出制御回路１７の動作を示すフローチャートで
ある。図２に示すように送信バッファ読出制御回路１３
は、品質クラス１〜ｎのセルがそれぞれ蓄積される送信
バッファ回路１1 〜１n を送信バッファ回路１1 から１
n の順にセルを読出す。すなわち、送信バッファ回路１
1 （ｉ＝１）から読出しを開始する（Ｓ１）。送信バッ
ファ回路１1 にセルがあれば（Ｓ２）、送信バッファ回
路１1 からのセルの読出しを行う（Ｓ３）。送信バッフ
ァ回路１1 が空ならば（Ｓ２）、送信バッファ回路１2
（ｉ＝２）から読出しを開始する（Ｓ４→Ｓ５→Ｓ２→
Ｓ３）。送信バッファ回路１n からの読出しが終了した
らダミーセルを挿入する（Ｓ６）。これにより、遅延ゆ
らぎについて要求される品質が高いセルから順に受信部
ＲＸへ送信されていくことになる。
【００３９】図３に示すように受信バッファ読出制御回
路１７は、品質クラス１〜ｎのセルがそれぞれ蓄積され
る受信バッファ回路２1 〜２n を受信バッファ回路２1
から２n の順にセルを読出す。すなわち、受信バッファ
回路２1 （ｉ＝１）から読出しを開始する（Ｓ１１）。
受信バッファ回路２1 にセルがあれば（Ｓ１２）、受信
バッファ回路２1 からのセルの読出しを行う（Ｓ１
３）。受信バッファ回路２1 が空ならば（Ｓ１２）、受
信バッファ回路２2 （ｉ＝２）から読出しを開始する
（Ｓ１４→Ｓ１５→Ｓ１２→Ｓ１３）。受信バッファ回
路２n からの読出しが終了したら空セルを挿入する（Ｓ
１６）。これにより、遅延ゆらぎについて要求される品
質が高いセルから順に端末または網へ送出されていくこ
とになる。
路１７は、品質クラス１〜ｎのセルがそれぞれ蓄積され
る受信バッファ回路２1 〜２n を受信バッファ回路２1
から２n の順にセルを読出す。すなわち、受信バッファ
回路２1 （ｉ＝１）から読出しを開始する（Ｓ１１）。
受信バッファ回路２1 にセルがあれば（Ｓ１２）、受信
バッファ回路２1 からのセルの読出しを行う（Ｓ１
３）。受信バッファ回路２1 が空ならば（Ｓ１２）、受
信バッファ回路２2 （ｉ＝２）から読出しを開始する
（Ｓ１４→Ｓ１５→Ｓ１２→Ｓ１３）。受信バッファ回
路２n からの読出しが終了したら空セルを挿入する（Ｓ
１６）。これにより、遅延ゆらぎについて要求される品
質が高いセルから順に端末または網へ送出されていくこ
とになる。
【００４０】図４は、本発明第一実施例の入力セルと出
力セルの関係を示す図であるが、入力セルは品質クラス
１、品質クラス２、空セルの３種類が存在し、品質クラ
ス１は一定のセルレート、品質クラス２は変動するセル
レートとし、品質クラス１と２の平均セルレートは３セ
ル／Ｔで同一とした。送信セルは６セル／Ｔ（秒）であ
る。これからわかるように、図１２に示した従来例にお
いては、品質クラス２のセルが瞬間的に増大すると、送
信側において、品質クラス１のセルについて長時間の滞
留が発生するため、品質クラス１のセルに大きな遅延ゆ
らぎが発生する。この遅延ゆらぎは図１２においてＲ１
≪Ｒ２の場合にさらに大きくなる。一方、本発明によれ
ば品質クラス２のセルが瞬間的に増大しても品質クラス
１の遅延ゆらぎは一定とすることができる。
力セルの関係を示す図であるが、入力セルは品質クラス
１、品質クラス２、空セルの３種類が存在し、品質クラ
ス１は一定のセルレート、品質クラス２は変動するセル
レートとし、品質クラス１と２の平均セルレートは３セ
ル／Ｔで同一とした。送信セルは６セル／Ｔ（秒）であ
る。これからわかるように、図１２に示した従来例にお
いては、品質クラス２のセルが瞬間的に増大すると、送
信側において、品質クラス１のセルについて長時間の滞
留が発生するため、品質クラス１のセルに大きな遅延ゆ
らぎが発生する。この遅延ゆらぎは図１２においてＲ１
≪Ｒ２の場合にさらに大きくなる。一方、本発明によれ
ば品質クラス２のセルが瞬間的に増大しても品質クラス
１の遅延ゆらぎは一定とすることができる。
【００４１】したがって、例えば無線通信システムにお
いて、１送信フレーム長がＴ秒であった場合、品質クラ
ス２以降において送信するセルがどのように変動しよう
とも、必ず品質クラス１が優先して送信されるため、品
質クラス１のセルの遅延ゆらぎはＴ秒以上は発生しない
ことになる。
いて、１送信フレーム長がＴ秒であった場合、品質クラ
ス２以降において送信するセルがどのように変動しよう
とも、必ず品質クラス１が優先して送信されるため、品
質クラス１のセルの遅延ゆらぎはＴ秒以上は発生しない
ことになる。
【００４２】（第二実施例）本発明第二実施例を図５を
参照して説明する。図５は本発明第二実施例装置のブロ
ック構成図である。
参照して説明する。図５は本発明第二実施例装置のブロ
ック構成図である。
【００４３】本発明第二実施例装置は、本発明第一実施
例装置がテーブル３１および３２を備えていたのに対
し、送信部ＴＸにのみテーブル３１を備えている。
例装置がテーブル３１および３２を備えていたのに対
し、送信部ＴＸにのみテーブル３１を備えている。
【００４４】前述した許容時間はＶＰＩおよびまたはＶ
ＣＩ毎に異なる基準が設定され、送信セル分離回路１１
には、この基準にしたがって品質クラスの区分を記録し
たテーブル３１を備え、送信セル分離回路１１は、この
テーブル３１を参照して到来セルの振り分けを行い、振
り分けられたセルに品質クラスを表示する識別子を付加
し、受信セル分離回路１２は受信セルの前記識別子にし
たがって到来セルの振り分けを行うようにする。
ＣＩ毎に異なる基準が設定され、送信セル分離回路１１
には、この基準にしたがって品質クラスの区分を記録し
たテーブル３１を備え、送信セル分離回路１１は、この
テーブル３１を参照して到来セルの振り分けを行い、振
り分けられたセルに品質クラスを表示する識別子を付加
し、受信セル分離回路１２は受信セルの前記識別子にし
たがって到来セルの振り分けを行うようにする。
【００４５】このように、セルのヘッダに品質クラスを
表示する識別子を付加することによって受信部ＲＸのテ
ーブル３２を省略することができる。
表示する識別子を付加することによって受信部ＲＸのテ
ーブル３２を省略することができる。
【００４６】（第三実施例）本発明第三実施例を図６お
よび図７を参照して説明する。図６は本発明第三実施例
装置のブロック構成図である。図７は本発明第三実施例
の受信バッファ読出制御回路１７の動作を示すフローチ
ャートである。本発明第三実施例は、送信部ＴＸに、タ
イムスタンプ付加回路２０および時計２２を備え、受信
部ＲＸに、タイムスタンプ検出回路２１および時刻情報
生成回路２３を備えたことを特徴とする。ここで、時刻
情報生成回路２３は、送信部ＴＸの時計２２と同一の時
刻情報を生成する回路であり、送信部ＴＸの時計２２と
同期して計時を行う時計により実現することができる。
よび図７を参照して説明する。図６は本発明第三実施例
装置のブロック構成図である。図７は本発明第三実施例
の受信バッファ読出制御回路１７の動作を示すフローチ
ャートである。本発明第三実施例は、送信部ＴＸに、タ
イムスタンプ付加回路２０および時計２２を備え、受信
部ＲＸに、タイムスタンプ検出回路２１および時刻情報
生成回路２３を備えたことを特徴とする。ここで、時刻
情報生成回路２３は、送信部ＴＸの時計２２と同一の時
刻情報を生成する回路であり、送信部ＴＸの時計２２と
同期して計時を行う時計により実現することができる。
【００４７】タイムスタンプ付加回路２０は、送信部Ｔ
Ｘにセルが到着すると、時計２２にしたがってセルの到
着時刻のタイムスタンプをそのセルに付加する。また、
時計２２は受信部ＲＸに基準時間を送信する。
Ｘにセルが到着すると、時計２２にしたがってセルの到
着時刻のタイムスタンプをそのセルに付加する。また、
時計２２は受信部ＲＸに基準時間を送信する。
【００４８】送信バッファ回路１1 〜１n に蓄積された
セルは、本発明第一実施例で説明した同様の手順にした
がって受信部ＲＸに転送され、その受信バッファ回路２
1 〜２n に蓄積される。
セルは、本発明第一実施例で説明した同様の手順にした
がって受信部ＲＸに転送され、その受信バッファ回路２
1 〜２n に蓄積される。
【００４９】受信部ＲＸのタイムスタンプ検出回路２１
は、受信バッファ回路２1 〜２n に蓄積されたセルに対
応するタイムスタンプを検出し、受信バッファ読出制御
回路１７の読出タイミングを生成する。この読出タイミ
ングは、出力タイミング生成回路１８から受信バッファ
読出制御回路１７に送られる出力タイミングとは異な
り、タイムスタンプ検出回路２１が検出したタイムスタ
ンプにしたがって生成したセルの読出スケジュールであ
る。
は、受信バッファ回路２1 〜２n に蓄積されたセルに対
応するタイムスタンプを検出し、受信バッファ読出制御
回路１７の読出タイミングを生成する。この読出タイミ
ングは、出力タイミング生成回路１８から受信バッファ
読出制御回路１７に送られる出力タイミングとは異な
り、タイムスタンプ検出回路２１が検出したタイムスタ
ンプにしたがって生成したセルの読出スケジュールであ
る。
【００５０】また、時刻情報生成回路２３は、送信部Ｔ
Ｘから受信される基準時間を基に時刻情報を生成する。
出力タイミング生成回路１８は、この時刻情報にしたが
って出力タイミングを受信バッファ読出制御回路１７に
送出する。
Ｘから受信される基準時間を基に時刻情報を生成する。
出力タイミング生成回路１８は、この時刻情報にしたが
って出力タイミングを受信バッファ読出制御回路１７に
送出する。
【００５１】出力タイミングをＴ０とし、タイムスタン
プ検出回路２１により生成された品質クラスｉの読出タ
イミングをＴ１ｉとするとき、受信バッファ読出制御回
路１７の動作は、図７に示すように、品質クラス１〜ｎ
のセルがそれぞれ蓄積される受信バッファ回路２1 〜２
n を受信バッファ回路２1 から２n の順にセルを読出
す。すなわち、品質クラス１（ｉ＝１）からセルの出力
を開始する（Ｓ２１）。読出タイミングＴ１１により受
信バッファ回路２1 から読み出すことが予定されている
品質クラス１のセルの読出予定時刻が次回の出力タイミ
ングＴ０の予定時刻と一致または遅れている場合には
（Ｓ２２）、そのセルを受信バッファ回路２1 から読み
出す（Ｓ２３）。読出タイミングＴ１１が出力タイミン
グＴ０より先ならば（Ｓ２２）、受信バッファ回路２2
（ｉ＝２）からの読み出しを開始する（Ｓ２４→Ｓ２５
→Ｓ２２→Ｓ２３）。受信バッファ回路２n までにひと
つのセルも読み出さなければ空きセルを挿入する（Ｓ２
６）。
プ検出回路２１により生成された品質クラスｉの読出タ
イミングをＴ１ｉとするとき、受信バッファ読出制御回
路１７の動作は、図７に示すように、品質クラス１〜ｎ
のセルがそれぞれ蓄積される受信バッファ回路２1 〜２
n を受信バッファ回路２1 から２n の順にセルを読出
す。すなわち、品質クラス１（ｉ＝１）からセルの出力
を開始する（Ｓ２１）。読出タイミングＴ１１により受
信バッファ回路２1 から読み出すことが予定されている
品質クラス１のセルの読出予定時刻が次回の出力タイミ
ングＴ０の予定時刻と一致または遅れている場合には
（Ｓ２２）、そのセルを受信バッファ回路２1 から読み
出す（Ｓ２３）。読出タイミングＴ１１が出力タイミン
グＴ０より先ならば（Ｓ２２）、受信バッファ回路２2
（ｉ＝２）からの読み出しを開始する（Ｓ２４→Ｓ２５
→Ｓ２２→Ｓ２３）。受信バッファ回路２n までにひと
つのセルも読み出さなければ空きセルを挿入する（Ｓ２
６）。
【００５２】図８は、本発明第三実施例の入力セルと出
力セルの関係を示す図である。図８では、入力セルおよ
び無線回線の条件は図４と同一とし、送信部ＴＸの時計
２２は時間Ｔ毎に基準時間を受信部ＲＸに送信し、送信
部ＴＸおよび受信部ＲＸの時計は基準時間毎にリセット
される例である。また、品質クラス２のセルはセル順序
の逆転が発生しないように、入力時刻から固定遅延Ｔ後
に出力される。これからわかるように、本発明によれば
タイムスタンプにより送信部ＴＸに入力したセルの到着
間隔を受信部ＲＸで再生することが可能となり、特に品
質クラス１のセルの伝送遅延および遅延ゆらぎを少なく
し、品質クラス２のセルの遅延ゆらぎをも少なくでき
る。また、受信部ＲＸは送信部ＴＸと同じ時計を用いる
ため、送信部ＴＸと受信部ＲＸの時計がずれることによ
るセル順序の逆転を回避できる。
力セルの関係を示す図である。図８では、入力セルおよ
び無線回線の条件は図４と同一とし、送信部ＴＸの時計
２２は時間Ｔ毎に基準時間を受信部ＲＸに送信し、送信
部ＴＸおよび受信部ＲＸの時計は基準時間毎にリセット
される例である。また、品質クラス２のセルはセル順序
の逆転が発生しないように、入力時刻から固定遅延Ｔ後
に出力される。これからわかるように、本発明によれば
タイムスタンプにより送信部ＴＸに入力したセルの到着
間隔を受信部ＲＸで再生することが可能となり、特に品
質クラス１のセルの伝送遅延および遅延ゆらぎを少なく
し、品質クラス２のセルの遅延ゆらぎをも少なくでき
る。また、受信部ＲＸは送信部ＴＸと同じ時計を用いる
ため、送信部ＴＸと受信部ＲＸの時計がずれることによ
るセル順序の逆転を回避できる。
【００５３】本発明第三実施例において、送信部ＴＸに
のみテーブル３１を備え、送信セル分離回路１１は、こ
のテーブル３１を参照して到来セルの振り分けを行い、
振り分けられたセルに品質クラスを表示する識別子を付
加し、受信セル分離回路１２は受信セルの前記識別子に
したがって到来セルの振り分けを行うことにより、受信
部ＲＸのテーブル３２を省略することができる。
のみテーブル３１を備え、送信セル分離回路１１は、こ
のテーブル３１を参照して到来セルの振り分けを行い、
振り分けられたセルに品質クラスを表示する識別子を付
加し、受信セル分離回路１２は受信セルの前記識別子に
したがって到来セルの振り分けを行うことにより、受信
部ＲＸのテーブル３２を省略することができる。
【００５４】（第四実施例）本発明第四実施例を図９お
よび図１０を参照して説明する。図９は本発明第四実施
例装置のブロック構成図である。図１０は本発明第四実
施例の受信バッファ読出制御回路１７の動作を示すフロ
ーチャートである。本発明第四実施例は、送信部ＴＸ１
〜ＴＸｍに、タイムスタンプ付加回路２０および時刻情
報生成回路２３を備え、受信部ＲＸに、送信部ＴＸ１〜
ＴＸｍに対応する受信バッファ回路２1(TX1)〜
２n(TX1)、２1(TX2)〜２n(TX2)、…、２1(TXm)〜２
n(TXm)と、タイムスタンプ検出回路２１および時計２２
を備えたことを特徴とする。
よび図１０を参照して説明する。図９は本発明第四実施
例装置のブロック構成図である。図１０は本発明第四実
施例の受信バッファ読出制御回路１７の動作を示すフロ
ーチャートである。本発明第四実施例は、送信部ＴＸ１
〜ＴＸｍに、タイムスタンプ付加回路２０および時刻情
報生成回路２３を備え、受信部ＲＸに、送信部ＴＸ１〜
ＴＸｍに対応する受信バッファ回路２1(TX1)〜
２n(TX1)、２1(TX2)〜２n(TX2)、…、２1(TXm)〜２
n(TXm)と、タイムスタンプ検出回路２１および時計２２
を備えたことを特徴とする。
【００５５】送信部ＴＸ１〜ＴＸｍに到着したセルは、
本発明第三実施例で説明した同様の手順にしたがって受
信部ＲＸに送信される。また、各送信部ＴＸ１〜ＴＸｍ
の時刻情報生成回路２３は、受信部ＲＸから受信される
基準時間を基に時刻情報を生成する。
本発明第三実施例で説明した同様の手順にしたがって受
信部ＲＸに送信される。また、各送信部ＴＸ１〜ＴＸｍ
の時刻情報生成回路２３は、受信部ＲＸから受信される
基準時間を基に時刻情報を生成する。
【００５６】受信部ＲＸの受信セル分離回路１２は、送
信部ＴＸ１〜ＴＸｍから受信されるセルを品質クラスお
よび送信部毎に振り分けて品質クラス１〜ｎおよび送信
部ＴＸ１〜ＴＸｍに応じた受信バッファ回路２1(TX1)〜
２n(TX1)、２1(TX2)〜２n(TX2)、…、２1(TXm)〜２
n(TXm)にセルを入力する。
信部ＴＸ１〜ＴＸｍから受信されるセルを品質クラスお
よび送信部毎に振り分けて品質クラス１〜ｎおよび送信
部ＴＸ１〜ＴＸｍに応じた受信バッファ回路２1(TX1)〜
２n(TX1)、２1(TX2)〜２n(TX2)、…、２1(TXm)〜２
n(TXm)にセルを入力する。
【００５７】タイムスタンプ検出回路２１は、本発明第
三実施例で説明した同様の手順にしたがって各受信バッ
ファ回路２1(TX1)〜２n(TX1)、２1(TX2)〜２n(TX2)、
…、２1(TXm)〜２n(TXm)に対応する読出タイミングを生
成する。また、時計２２は送信部ＴＸ１〜ＴＸｍに基準
時間を送信する。
三実施例で説明した同様の手順にしたがって各受信バッ
ファ回路２1(TX1)〜２n(TX1)、２1(TX2)〜２n(TX2)、
…、２1(TXm)〜２n(TXm)に対応する読出タイミングを生
成する。また、時計２２は送信部ＴＸ１〜ＴＸｍに基準
時間を送信する。
【００５８】図１０に示すように受信バッファ読出制御
回路１７は、品質クラス１〜ｎおよび送信部ＴＸ１〜Ｔ
Ｘｍのセルがそれぞれ蓄積される受信バッファ回路２
1(TX1)〜２n(TX1)、２1(TX2)〜２n(TX2)、…、２1(TXm)
〜２n(TXm)を、送信部ＴＸ１〜ＴＸｍには関係なく品質
クラス１に対応する受信バッファ回路２1(TX1)〜２
1(TXm)から品質クラスｎに対応する受信バッファ回路２
n(TX1)または２n(TXm)の順にセルを読み出す。すなわ
ち、送信部ＴＸｊをＴＸｊ＋１（ｊ＝１、ｍ−１）より
優先する場合には、品質クラス１およびＴＸ１に対応す
る受信バッファ回路２1(TX1)（ｉ＝１、ｊ＝１）からセ
ルの読み出しを行う（Ｓ３１）。
回路１７は、品質クラス１〜ｎおよび送信部ＴＸ１〜Ｔ
Ｘｍのセルがそれぞれ蓄積される受信バッファ回路２
1(TX1)〜２n(TX1)、２1(TX2)〜２n(TX2)、…、２1(TXm)
〜２n(TXm)を、送信部ＴＸ１〜ＴＸｍには関係なく品質
クラス１に対応する受信バッファ回路２1(TX1)〜２
1(TXm)から品質クラスｎに対応する受信バッファ回路２
n(TX1)または２n(TXm)の順にセルを読み出す。すなわ
ち、送信部ＴＸｊをＴＸｊ＋１（ｊ＝１、ｍ−１）より
優先する場合には、品質クラス１およびＴＸ１に対応す
る受信バッファ回路２1(TX1)（ｉ＝１、ｊ＝１）からセ
ルの読み出しを行う（Ｓ３１）。
【００５９】Ｔ１1(TX1)≦Ｔ０
ならば（Ｓ３２）、そのセルを受信バッファ回路２
1(TX1)から読み出す（Ｓ３３）。
1(TX1)から読み出す（Ｓ３３）。
【００６０】Ｔ１1(TX1)＞Ｔ０
ならば（Ｓ３２）、品質クラス１およびＴＸ２に対応す
る受信バッファ回路２1(TX2)（ｉ＝１、ｊ＝２）の読出
タイミングＴ１1(TX2)と出力タイミングＴ０の比較を行
い、 Ｔ１1(TX2)≦Ｔ０ ならばそのセルを受信バッファ回路１1(TX2)から読み出
す（Ｓ３４→Ｓ３５→Ｓ３２→Ｓ３３）。
る受信バッファ回路２1(TX2)（ｉ＝１、ｊ＝２）の読出
タイミングＴ１1(TX2)と出力タイミングＴ０の比較を行
い、 Ｔ１1(TX2)≦Ｔ０ ならばそのセルを受信バッファ回路１1(TX2)から読み出
す（Ｓ３４→Ｓ３５→Ｓ３２→Ｓ３３）。
【００６１】Ｔ１1(TXm)＞Ｔ０（ｉ＝１、ｊ＝ｍ）
ならば（Ｓ３２）、受信バッファ回路２2(TX1)の読出タ
イミングＴ１2(TX1)（ｉ＝２、ｊ＝１）と出力タイミン
グＴ０の比較を行い（Ｓ３４→Ｓ３５→Ｓ３６→Ｓ３７
→Ｓ３１→Ｓ３２）、受信バッファ回路２n(TXm)までに
ひとつのセルも読み出されなければ空きセルを挿入する
（Ｓ３８）。
イミングＴ１2(TX1)（ｉ＝２、ｊ＝１）と出力タイミン
グＴ０の比較を行い（Ｓ３４→Ｓ３５→Ｓ３６→Ｓ３７
→Ｓ３１→Ｓ３２）、受信バッファ回路２n(TXm)までに
ひとつのセルも読み出されなければ空きセルを挿入する
（Ｓ３８）。
【００６２】図１１は、本発明第四実施例の入力セルと
出力セルの関係を示す図である。図１１では送信部は２
つであり、送信部ＴＸ１およびＴＸ２にはそれぞれ品質
クラス１のセルが入力する例を示している。図１１に示
すように、送信部ＴＸ１およびＴＸ２は受信部ＲＸの時
計２２と同一の時刻情報を計時する時計である時刻情報
生成回路２３を用いるため、受信部ＲＸはひとつの時計
２２を管理するだけで送信部ＴＸ１およびＴＸ２からの
セルを多重できる。また、タイムスタンプにより遅延ゆ
らぎを少なくできる。
出力セルの関係を示す図である。図１１では送信部は２
つであり、送信部ＴＸ１およびＴＸ２にはそれぞれ品質
クラス１のセルが入力する例を示している。図１１に示
すように、送信部ＴＸ１およびＴＸ２は受信部ＲＸの時
計２２と同一の時刻情報を計時する時計である時刻情報
生成回路２３を用いるため、受信部ＲＸはひとつの時計
２２を管理するだけで送信部ＴＸ１およびＴＸ２からの
セルを多重できる。また、タイムスタンプにより遅延ゆ
らぎを少なくできる。
【００６３】本発明第四実施例装置において、送信部Ｔ
Ｘ１〜ＴＸｍにのみテーブル３１を備え、送信セル分離
回路１１は、このテーブル３１を参照して到来セルの振
り分けを行い、振り分けられたセルに品質クラスを表示
する識別子を付加し、受信セル分離回路１２は受信セル
の前記識別子にしたがって到来セルの振り分けを行うこ
とにより、受信部ＲＸのテーブル３２を省略することが
できる。
Ｘ１〜ＴＸｍにのみテーブル３１を備え、送信セル分離
回路１１は、このテーブル３１を参照して到来セルの振
り分けを行い、振り分けられたセルに品質クラスを表示
する識別子を付加し、受信セル分離回路１２は受信セル
の前記識別子にしたがって到来セルの振り分けを行うこ
とにより、受信部ＲＸのテーブル３２を省略することが
できる。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
簡易で規模の小さいハードウェアにより遅延ゆらぎに対
する要求品質特性を満たすことができる。これにより、
無線周波数のスペクトラムの有効利用を図ることができ
る。さらに、割当られた帯域またはタイムスロットの有
効利用を図ることができる。
簡易で規模の小さいハードウェアにより遅延ゆらぎに対
する要求品質特性を満たすことができる。これにより、
無線周波数のスペクトラムの有効利用を図ることができ
る。さらに、割当られた帯域またはタイムスロットの有
効利用を図ることができる。
【図１】本発明第一実施例装置のブロック構成図。
【図２】本発明第一実施例の送信バッファ読出制御回路
の動作を示すフローチャート。
の動作を示すフローチャート。
【図３】本発明第一実施例の受信バッファ読出制御回路
の動作を示すフローチャート。
の動作を示すフローチャート。
【図４】本発明第一実施例の入力セルと出力セルの関係
を示す図。
を示す図。
【図５】本発明第二実施例装置のブロック構成図。
【図６】本発明第三実施例装置のブロック構成図。
【図７】本発明第三実施例の受信バッファ読出制御回路
の動作を示すフローチャート。
の動作を示すフローチャート。
【図８】本発明第三実施例の入力セルと出力セルの関係
を示す図。
を示す図。
【図９】本発明第四実施例装置のブロック構成図。
【図１０】本発明第四実施例の受信バッファ読出制御回
路の動作を示すフローチャート。
路の動作を示すフローチャート。
【図１１】本発明第四実施例の入力セルと出力セルの関
係を示す図。
係を示す図。
【図１２】帯域またはタイムスロットの割当を説明する
ための図。
ための図。
【図１３】従来例の入力セルと出力セルの関係を示す
図。
図。
【図１４】従来例装置のブロック構成図。
１1 〜１n 、９２ 送信バッファ回路
２1 〜２n 、２1(TX1)〜２n(TX1)、２1(TX2)〜
２n(TX2)、…、２1(TXm)〜２n(TXm) 受信バッファ回路 １１ 送信セル分離回路 １２ 受信セル分離回路 １３ 送信バッファ読出制御回路 １４、９３ 送信回路 １５、９４ 受信回路 １７ 受信バッファ読出制御回路 １８ 出力タイミング生成回路 ２０ タイムスタンプ付加回路 ２１ タイムスタンプ検出回路 ２２ 時計 ２３ 時刻情報生成回路 ３１、３２ テーブル ９１ セル抽出回路 ９５ セル分離回路 ９６1 〜９６n ＦＩＦＯメモリ ９７ ＦＩＦＯ読出制御回路 ＲＸ 受信部 ＴＸ、ＴＸ１〜ＴＸｍ 送信部
２n(TX2)、…、２1(TXm)〜２n(TXm) 受信バッファ回路 １１ 送信セル分離回路 １２ 受信セル分離回路 １３ 送信バッファ読出制御回路 １４、９３ 送信回路 １５、９４ 受信回路 １７ 受信バッファ読出制御回路 １８ 出力タイミング生成回路 ２０ タイムスタンプ付加回路 ２１ タイムスタンプ検出回路 ２２ 時計 ２３ 時刻情報生成回路 ３１、３２ テーブル ９１ セル抽出回路 ９５ セル分離回路 ９６1 〜９６n ＦＩＦＯメモリ ９７ ＦＩＦＯ読出制御回路 ＲＸ 受信部 ＴＸ、ＴＸ１〜ＴＸｍ 送信部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 太田 厚
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(72)発明者 佐川 雄一
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(56)参考文献 特開 平７−240752（ＪＰ，Ａ)
特開 平５−14388（ＪＰ，Ａ)
特開 平６−252953（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
H04Q 3/00
Claims (5)
- 【請求項１】 セルを送信する送信部（ＴＸ）と、セル
を受信する受信部（ＲＸ）とを備え、前記セルには要求
される伝送品質により区別される品質クラスの異なる複
数種類のセルを含むＡＴＭセル伝送装置において、 前記送信部は、前記品質クラスにしたがって送信セルを
振り分ける送信セル分離回路（１１）と、この送信セル
分離回路により振り分けられたセルをそれぞれ区別して
蓄積する送信バッファ回路（１）と、この送信バッファ
回路に蓄積されたセルを前記品質クラスにより決定され
る優先順位の高いものから読出す送信バッファ読出制御
回路（１３）とを備え、 前記受信部は、受信セルを一時蓄積する受信バッファ回
路（２）と、この受信バッファ回路から前記優先順位の
高いものから優先的に読出す受信バッファ読出制御回路
（１７）と、時計と、前記受信バッファ回路に蓄積され
たセルからタイムスタンプを検出するタイムスタンプ検
出回路（２１）とを備え、 前記受信バッファ読出制御回路は前記時計を基準として
前記タイムスタンプにしたがって前記受信バッファ回路
に蓄積されたセルを読出す手段を備え、 前記送信部には、前記受信部の時計と同一の時刻情報を
生成する時計と、この時計にしたがって到来セルの到着
時刻をそのセルにタイムスタンプとして付加するタイム
スタンプ付加回路とを備えた ことを特徴とするＡＴＭセ
ル伝送装置。 - 【請求項２】 セルを送信する送信部（ＴＸ）と、セル
を受信する受信部（ＲＸ）とを備え、前記セルには要求
される伝送品質により区別される品質クラスの異なる複
数種類のセルを含むＡＴＭセル伝送装置において、 前記送信部は、前記品質クラスにしたがって送信セルを
振り分ける送信セル分離回路（１１）と、この送信セル
分離回路により振り分けられたセルをそれぞれ区別して
蓄積する送信バッファ回路（１）と、この送信バッファ
回路に蓄積されたセルを前記品質クラスにより決定され
る優先順位の高いものから読出す送信バッファ読出制御
回路（１３）とを備え、 前記受信部は、受信セルを一時蓄積する受信バッファ回
路（２）と、この受信バッファ回路から前記優先順位の
高いものから優先的に読出す受信バッファ読出制御回路
（１７）と、時計と、前記受信バッファ回路に蓄積され
たセルからタイムスタンプを検出するタイムスタンプ検
出回路（２１）と 、前記品質クラスにしたがって受信セ
ルを振り分ける受信セル分離回路（１２）とを備え、 前記受信バッファ回路（２）は、この受信セル分離回路
により振り分けられたセルをそれぞれ区別して蓄積する
構成であり、前記受信バッファ読出制御回路は前記時計を基準として
前記タイムスタンプにしたがって前記受信バッファ回路
に蓄積されたセルを読出す手段を備え、 前記送信部には、前記受信部の時計と同一の時刻情報を
生成する時計と、この時計にしたがって到来セルの到着
時刻をそのセルにタイムスタンプとして付加するタイム
スタンプ付加回路とを備えたことを特徴とする ＡＴＭセ
ル伝送装置。 - 【請求項３】 セルを送信する送信部（ＴＸ）と、セル
を受信する受信部（ＲＸ）とを備え、前記セルには要求
される伝送品質により区別される品質クラスの異なる複
数種類のセルを含むＡＴＭセル伝送装置において、 前記送信部は、前記品質クラスにしたがって送信セルを
振り分ける送信セル分離回路（１１）と、この送信セル
分離回路により振り分けられたセルをそれぞれ区別して
蓄積する送信バッファ回路（１）と、この送信バッファ
回路に蓄積されたセルを前記品質クラスにより決定され
る優先順位の高いものから読出す送信バッファ読出制御
回路（１３）とを備え、 前記受信部は、受信セルを一時蓄積する受信バッファ回
路（２）と、この受信バッファ回路から前記優先順位の
高いものから優先的に読出す受信バッファ読出制御回路
（１７） と、時計と、前記受信バッファ回路に蓄積され
たセルからタイムスタンプを検出するタイムスタンプ検
出回路（２１）と、前記品質クラスにしたがって受信セ
ルを振り分ける受信セル分離回路（１２）とを備え、 前記受信バッファ回路（２）は、この受信セル分離回路
により振り分けられたセルをそれぞれ区別して蓄積する
構成であり、 前記受信バッファ読出制御回路は前記時計を基準として
前記タイムスタンプにしたがって前記受信バッファ回路
に蓄積されたセルを読出す手段を備え、 前記送信部には、前記受信部の時計と同一の時刻情報を
生成する時計と、この時計にしたがって到来セルの到着
時刻をそのセルにタイムスタンプとして付加するタイム
スタンプ付加回路とを備え、 前記品質クラスはＶＰＩおよびまたはＶＣＩ毎に異なる
値が設定され、 前記送信セル分離回路（１１）およびまたは前記受信セ
ル分離回路（１２）には、この値にしたがって品質クラ
スの区分を記録したテーブル（３１、３２）と、このテ
ーブルを参照して到来セルの振り分けを行う手段とを含
むことを特徴とするＡＴＭセル伝送装置。 - 【請求項４】 セルを送信する送信部（ＴＸ）と、セル
を受信する受信部（ＲＸ）とを備え、前記セルには要求
される伝送品質により区別される品質クラスの異なる複
数種類のセルを含むＡＴＭセル伝送装置において、 前記送信部は、前記品質クラスにしたがって送信セルを
振り分ける送信セル分離回路（１１）と、この送信セル
分離回路により振り分けられたセルをそれぞれ区別して
蓄積する送信バッファ回路（１）と、この送信バッファ
回路に蓄積されたセルを前記品質クラスにより決定され
る優先順位の高いものから読出す送信バッファ読出制御
回路（１３）とを備え、 前記受信部は、受信セルを一時蓄積する受信バッファ回
路（２）と、この受信バッファ回路から前記優先順位の
高いものから優先的に読出す受信バッファ読出制御回路
（１７）と、時計と、前記受信バッファ回路に蓄積され
たセルからタイムスタンプを検出するタイムスタンプ検
出回路（２１）と、前記品質クラスにしたがって受信セ
ルを振り分ける受信セル分離回路（１２）とを備え、 前記受信バッファ回路（２）は、この受信セル分離回路
により振り分けられたセルをそれぞれ区別して蓄積する
構成であり、 前記受信バッファ読出制御回路は前記時計を基準として
前記タイムスタンプにしたがって前記受信バッファ回路
に蓄積されたセルを読出す手段を備え、 前記送信部には、前記受信部の時計と同一の時刻情報を
生成する時計と、この時計にしたがって到来セルの到着
時刻をそのセルにタイムスタンプとして付加するタイム
スタンプ付加回路とを備え、 前記品質クラスはＶＰＩおよびまたはＶＣＩ毎に異なる
値が設定され、 前記送信セル分離回路（１１）には、この値にしたがっ
て品質クラスの区分を記録したテーブル（３１）と、こ
のテーブルを参照して到来セルの振り分けを行う手段
と、振り分けられたセルに品質クラスを表示する識別子
を付加する手段とを含み、 前記受信セル分離回路（１２）は受信セルの前記識別子
にしたがって到来セルの振り分けを行う手段を含むこと
を特徴とするＡＴＭセル伝送装置。 - 【請求項５】 複数の前記送信部を備え、前記受信セル
分離回路には、前記品質クラスおよび前記送信部毎にセ
ルを振り分ける手段を含み、前記受信バッファ回路に
は、この振り分けられたセルをそれぞれ区別して蓄積す
る手段を含み、前記受信バッファ読出制御回路には、前
記送信部には関係なく前記品質クラスにより決定される
優先順位の高いものから優先的に読出す手段を含む請求
項１ないし４のいずれか記載のＡＴＭセル伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473597A JP3537991B2 (ja) | 1996-05-29 | 1997-05-02 | Ａｔｍセル伝送装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-135388 | 1996-05-29 | ||
| JP13538896 | 1996-05-29 | ||
| JP11473597A JP3537991B2 (ja) | 1996-05-29 | 1997-05-02 | Ａｔｍセル伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065709A JPH1065709A (ja) | 1998-03-06 |
| JP3537991B2 true JP3537991B2 (ja) | 2004-06-14 |
Family
ID=26453412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11473597A Expired - Fee Related JP3537991B2 (ja) | 1996-05-29 | 1997-05-02 | Ａｔｍセル伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3537991B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4222694B2 (ja) * | 1999-08-30 | 2009-02-12 | 富士通株式会社 | Ａｔｍセル多重装置 |
| FR2806244B1 (fr) * | 2000-03-13 | 2003-05-30 | Mitsubishi Electric Inf Tech | Procede de transmission entre une station de base d'un reseau d'acces et un controleur de reseau d'acces d'un systeme de telecommunications |
| JP4879382B2 (ja) | 2000-03-22 | 2012-02-22 | 富士通株式会社 | パケットスイッチ、スケジューリング装置、廃棄制御回路、マルチキャスト制御回路、およびＱｏＳ制御装置 |
| DE10357522A1 (de) * | 2003-12-08 | 2005-07-07 | Marconi Communications Gmbh | Datenübertragungsverfahren und -netzwerk |
-
1997
- 1997-05-02 JP JP11473597A patent/JP3537991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065709A (ja) | 1998-03-06 |
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