JP3533825B2 - Logical operation unit and logical operation device - Google Patents
Logical operation unit and logical operation deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、論理演算ユニット
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logical operation unit.
【0002】[0002]
【従来の技術】まず、本発明の有力な適用領域の1つで
ある通信処理について説明する。なお、本発明は、様々
なビット間演算が行われる処理領域に幅広く適用できる
ものである。2. Description of the Related Art First, communication processing, which is one of the promising application areas of the present invention, will be described. The present invention can be widely applied to processing areas in which various inter-bit operations are performed.
【0003】様々な通信処理の中でも、伝送路を流れる
ディジタル信号を直接扱うレイヤでは、ビット間の論理
演算が多用される。一方、高速信号のリアルタイム処理
を達成するためには、伝送路をシリアルに流れるディジ
タル信号を、処理回路の入口でパラレル信号に展開す
る。しかし、このシリアル信号からパラレル信号に変換
する過程では、ビット間演算が全く行われていない。Among various communication processes, a logical operation between bits is frequently used in a layer which directly handles a digital signal flowing through a transmission line. On the other hand, in order to achieve real-time processing of a high-speed signal, a digital signal serially flowing through the transmission line is expanded into a parallel signal at the entrance of the processing circuit. However, in the process of converting the serial signal to the parallel signal, no inter-bit operation is performed.
【0004】次に、現状における処理手段について説明
する。論理演算を実現する手段としては、布線論理によ
る処理とプログラム論理による処理との2つの処理が知
られている。「布線論理による処理」とは、NAND素
子やNOR素子等、複数の論理素子をメタル配線を介し
て互いに接続し、所望の機能を実現する処理である。こ
の場合、論理素子間の配線を自由に決定することができ
るので、ビット間論理演算において、演算の対象となる
ビットデータがパラレル展開によってどのような位置に
割り付けられていても、対応することができる。また、
特定の演算を少ないクロック数で処理できるので、高速
ディジタル信号処理の分野において、布線論理による処
理が極めてよく利用されている。カスタムLSI、ゲー
トアレイ、FPGA等が、上記布線論理による処理回路
を提供するデバイスとして挙げられる。Next, the present processing means will be described. As a means for realizing a logical operation, two processes, a process by a wiring logic and a process by a program logic are known. The “processing by wiring logic” is processing for connecting a plurality of logic elements such as NAND elements and NOR elements to each other via metal wiring to realize a desired function. In this case, since the wiring between the logic elements can be freely determined, in the bit-to-bit logical operation, it is possible to handle whatever position the bit data to be operated is assigned by parallel expansion. it can. Also,
Since a specific operation can be processed with a small number of clocks, wiring logic processing is very often used in the field of high-speed digital signal processing. A custom LSI, a gate array, an FPGA, and the like are examples of devices that provide a processing circuit based on the wiring logic.
【0005】一方、「プログラム論理による処理」と
は、処理の手順を示すプログラムをメモリに予め蓄え、
必要に応じてプログラムを逐一解読し、メモリまたはレ
ジスタに格納されている処理対象のデータを、汎用的な
算術演算や論理演算を提供する算術論理演算ユニットに
与え、処理を行い、その結果をメモリまたはレジスタに
書き戻すという一連の単純作業を繰り返すことによっ
て、所望の機能を実現する処理である。このようなプロ
グラム論理による処理を実現するデバイスは、一般にプ
ロセッサと呼ばれ、1サイクルで扱うデータの単位は8
ビットの倍数である。以後、この1サイクルで扱うデー
タの単位を、「ワード」と呼ぶ。On the other hand, "processing by program logic" means that a program indicating a processing procedure is stored in a memory in advance,
If necessary, the program is decoded one by one, and the data to be processed stored in the memory or register is given to the arithmetic and logic unit that provides general-purpose arithmetic and logical operations, processed, and the result is stored in the memory. Alternatively, it is a process for realizing a desired function by repeating a series of simple operations of writing back to the register. A device that realizes processing by such program logic is generally called a processor, and the unit of data handled in one cycle is 8
It is a multiple of bits. Hereinafter, the unit of data handled in this one cycle is called a "word".
【0006】プロセッサで提供される論理演算は、デー
タのシフト、ローテートの他に、2つのデータ間の同ビ
ット位置同士で実行されるAND、OR、EOR等であ
る。したがって、ビット間演算において演算の対象とな
るビットデータが、1データ内に存在している場合や、
2つのデータ間でも異なるビット位置に割り付けられた
場合等では、データのシフト処理を前もって行う等、複
数の基本演算を組み合わせ、目的とする処理を実現す
る。プロセッサ自体の動作速度は近年極めて高速化して
いるが、上記のビット間演算のような演算粒度の小さい
処理が存在する高速信号処理の分野では、プログラム論
理による処理の利用は少ない。The logical operations provided by the processor are, in addition to data shift and rotation, AND, OR, EOR, etc. executed at the same bit positions between two data. Therefore, when bit data to be operated in the bit-to-bit operation exists in one data,
In the case where two data are allocated to different bit positions, a shift process of data is performed in advance, and a plurality of basic operations are combined to achieve a desired process. The operating speed of the processor itself has become extremely high in recent years, but in the field of high-speed signal processing in which there is processing with a small calculation granularity such as the above-mentioned bit-to-bit calculation, processing by program logic is rarely used.
【0007】[0007]
【発明が解決しようとする課題】次に、パラレル展開し
たディジタル信号をビット間で演算する場合における従
来方法の欠点について説明する。Next, the drawbacks of the conventional method in the case of operating a digital signal expanded in parallel between bits will be described.
【0008】なお、本明細書における「論理演算ユニッ
ト」は、可能な論理演算関数や処理対象データの形態が
1つに固定された専用演算回路ではなく、複数パターン
の論理演算のうちで、外部から指定された演算を実行す
る演算回路である。It should be noted that the "logical operation unit" in this specification is not a dedicated arithmetic circuit in which the form of possible logical operation functions or data to be processed is fixed to one, but an external logic operation of a plurality of patterns. It is an arithmetic circuit that executes the arithmetic operation specified by.
【0009】カスタムLSIやマスクプログラマブルゲ
ートアレイのみによって機能を実現する場合、機能を確
定した上で専用回路を設計・製作するので、回路の汎用
性は全く無く、論理演算ユニットとしての多用性がない
という問題がある。When a function is realized only by a custom LSI or a mask programmable gate array, the function is determined and then a dedicated circuit is designed and manufactured, so that the circuit has no versatility and is not versatile as a logical operation unit. There is a problem.
【0010】FPGA等のフイールドプログラマブルな
デバイスのみによって機能を実現する場合、インシステ
ムプログラミング手段によって回路機能の変更が可能で
あるが、システム動作中高速に回路を再プログラムする
ことができないので、論理演算ユニットとしての使用
は、厳しく制限を受けるという問題がある。When the function is realized only by the field programmable device such as FPGA, the circuit function can be changed by the in-system programming means, but the circuit cannot be reprogrammed at high speed during the system operation, so that the logical operation is performed. Its use as a unit is subject to severe restrictions.
【0011】プロセッサによるプログラム処理によって
機能を実現する場合、各プロセッサが持つ固有のワード
幅から外れる単位で処理すると、オーバーヘッドが大き
くなる。たとえば、任意位置におけるビット間演算に対
して、通常の算術論理演算ユニットは、汎用的な命令を
組み合わせて処理する方法しか持たないので、多大なク
ロック数を消費することになる。これでは、ディジタル
信号の超高速処理の要求に応えることはできないという
問題がある。When the function is realized by the program processing by the processor, the overhead becomes large if the processing is performed in a unit outside the unique word width of each processor. For example, for an inter-bit operation at an arbitrary position, an ordinary arithmetic logic operation unit has a method of processing by combining general-purpose instructions, and therefore consumes a large number of clocks. With this, there is a problem in that it cannot meet the demand for ultra-high-speed processing of digital signals.
【0012】本発明は、通信処理等に現れるビット間演
算処理において、従来のカスタムLSIやゲートアレイ
のみによって実現した場合における非柔軟性、FPGA
のみによって実現した場合における機能変更の低速性、
プロセッサを利用した場合における莫大なクロック消費
を排除することができる論理演算ユニットを提供するこ
とを目的とするものである。The present invention is inflexible in the case where it is realized only by the conventional custom LSI or gate array in the inter-bit arithmetic processing which appears in the communication processing, the FPGA.
Slow speed of function change when realized only by
It is an object of the present invention to provide a logical operation unit capable of eliminating enormous clock consumption when a processor is used.
【0013】[0013]
【課題を解決するための手段】請求項1記載の発明は、
nビットのデータ入力ポートに入力されたnビットデー
タについて、各ビット毎に設定された有効/無効にすべ
きかの情報に基づき、無効にすべきビットの値を、ビッ
ト間論理演算に影響が出ない値に変更するnビットの入
力側マスキング回路と、上記入力側マスキング回路で値
を制御されたnビットデータを入力して1ビットを出力
する上記ビット間論理演算を行い当該演算の出力をm分
岐するnビット入力mビット出力の論理演算実行部と、
上記論理演算実行部から出力されるmビット出力につい
て、各ビット毎に有効/無効を設定するmビットの出力
側マスキング回路と、上記出力側マスキング回路におい
て有効と設定されたビット位置のデータのみをユニット
外部に出力するmビットのデータ出力ポートとを有し、
入力されるnビットデータから任意の組み合わせのビッ
ト間演算を行い、mビットのうちの1つまたは複数の任
意のビット位置に出力することを特徴とする論理演算ユ
ニットである。請求項2記載の発明は、論理演算関数種
類を指定する関数指定部と、nビットのデータ入力ポー
トに入力されたnビットデータについて、上記関数指定
部から入力された論理演算関数種類の情報と、各ビット
毎に設定された有効/無効にすべきかの情報とに基づ
き、無効にすべきビットの値を該論理演算関数種類の演
算に影響が出ない値に変更するnビットの入力側マスキ
ング回路と、上記入力側マスキング回路で値を制御され
たnビットデータを入力して1ビットを出力するビット
間論理演算を行い当該演算の出力をm分岐して出力する
nビット入力mビット出力の論理演算関数実行手段を、
上記関数指定部によって指定可能な論理演算関数種類に
対応して複数種類備えた論理演算実行部と、上記論理演
算実行部の各論理演算関数実行手段から出力されるmビ
ット出力について、上記関数指定部から入力された論理
演算関数種類の情報に対応した論理演算関数実行手段の
出力を選択し、各ビット毎に設定された有効/無効にす
べきかの情報に基づき、選択された上記論理演算関数実
行手段のmビット出力の各ビットの有効/無効を設定す
るmビットの出力側マスキング回路と、上記出力側マス
キング回路において有効と設定されたビット位置のデー
タのみをユニット外部に出力するmビットのデータ出力
ポートとを有し、入力されるnビットデータから任意の
組み合わせのビット間論理演算を行い、mビットのうち
の1つまたは複数の任意のビット位置に出力することを
特徴とする論理演算ユニットである。 The invention according to claim 1 is
n-bit data input to the n-bit data input port
Data, you must set whether to enable / disable each bit.
Based on the information of the
Input of n bits to change to a value that does not affect the logical operation between
Values on the input side masking circuit and the input side masking circuit
Input controlled n-bit data and output 1-bit
Perform the above bit-to-bit logical operation and output the output of that operation for m
A logical operation execution unit having various n-bit input and m-bit output,
About the m-bit output output from the logical operation execution unit
And m-bit output to enable / disable each bit
Side masking circuit and the output side masking circuit
Only the data of the bit position set to be valid by
It has an m-bit data output port for external output,
Any combination of bits from the input n-bit data
Inter-operation and perform one or more of the m bits.
A logical operation unit characterized by outputting to an arbitrary bit position
It is a knit. The invention according to claim 2 is a logical operation function type.
Function specification section that specifies the class and n-bit data input port
Function specified above for n-bit data input to the
Information of the logical operation function type input from each section and each bit
Based on the information that should be enabled / disabled for each
The value of the bit to be invalidated,
N-bit input mask to change to a value that does not affect arithmetic
Value is controlled by the input circuit and the masking circuit on the input side.
A bit that inputs n-bit data and outputs 1 bit
Performs a logical operation between them and outputs the output of the operation after branching it by m
n-bit input m-bit output logical operation function executing means,
The types of logical operation functions that can be specified by the above function specification section
Correspondingly, there are multiple types of logic operation execution units and the above logic
M-bit output from each logical operation function executing means of the arithmetic execution unit
Output, the logic input from the function specification section
Of the logical operation function execution means corresponding to the information of the operation function type
Select the output and enable / disable the settings for each bit.
Based on the information of power, the above logical operation function real
Set valid / invalid of each bit of m-bit output of line means
M-bit output side masking circuit and the output side mask
The data of the bit position set to be valid in the king circuit
M-bit data output that outputs only the data to the outside of the unit
Has a port and any of the input n-bit data
Performs a bitwise logical operation of the combination and out of m bits
Output to one or more arbitrary bit positions of
It is a characteristic logical operation unit.
【0014】[0014]
【0015】[0015]
【0016】[0016]
【0017】[0017]
【発明の実施の形態および実施例】図1は、本発明の一
実施例である8ビット入力8ビット出力機能回路FC1
を示すブロック図であり、請求項1に記載の論理演算ユ
ニットを含む機能回路を示すブロック図である。BEST MODE FOR CARRYING OUT THE INVENTION FIG. 1 is a block diagram of an 8-bit input 8-bit output function circuit FC1 according to an embodiment of the present invention.
2 is a block diagram showing a functional circuit including the logical operation unit according to claim 1. FIG.
【0018】8ビット入力8ビット出力機能回路FC1
は、nビットの入力側マスキング回路IMと、最大nビ
ット入力mビット出力の論理演算実行部AEと、mビッ
トの出力側マスキング回路OMと、データ出力ポート1
3とを有し、入力されるnビットデータから任意の組み
合わせのビット間演算を行い、mビットのうちの1つま
たは複数の任意のビット位置に出力する論理演算ユニッ
トである。8-bit input 8-bit output function circuit FC1
Is an n-bit input-side masking circuit IM, a maximum n-bit input m-bit output logical operation executing unit AE, an m-bit output-side masking circuit OM, and a data output port 1
3 is a logical operation unit for performing an arbitrary combination of bit operations from the input n-bit data and outputting the result to one or more arbitrary bit positions of the m bits.
【0019】上記入力側ラッチは、nビットのデータ入
力ポート11に入力されるnビットデータを保持するn
ビットの入力側ラッチである。入力側マスキング回路I
Mは、上記入力側ラッチから出力されるnビットデータ
について、各ビット毎に有効/無効を設定するnビット
の入力側マスキング回路であり、4入力1出力セレクタ
SI0、SI1、SI2、SI3、SI4、SI5、S
I6、SI7を有するものである。The input side latch holds n-bit data input to the n-bit data input port 11 n.
Bit input latch. Input side masking circuit I
M is an n-bit input-side masking circuit that sets valid / invalid for each bit of the n-bit data output from the input-side latch, and is a 4-input 1-output selector SI0, SI1, SI2, SI3, SI4. , SI5, S
It has I6 and SI7.
【0020】論理演算実行部AEは、入力側マスキング
回路IMにおいて有効と設定されたビットデータのみを
演算対象として、ビット間論理演算を行う最大nビット
入力mビット出力の論理演算実行部である。The logical operation execution unit AE is a logical operation execution unit of maximum n-bit input and m-bit output which performs inter-bit logical operation on only the bit data set to be valid in the input side masking circuit IM as the operation target.
【0021】出力側マスキング回路OMは、論理演算実
行部AEから出力されるmビット出力について、各ビッ
ト毎に有効/無効を設定するmビットの出力側マスキン
グ回路であり、4入力1出力セレクタSO0、SO1、
SO2、SO3、SO4、SO5、SO6、SO7を有
する。The output-side masking circuit OM is an m-bit output-side masking circuit that sets valid / invalid for each bit of the m-bit output output from the logical operation executing unit AE, and is a 4-input 1-output selector SO0. , SO1,
It has SO2, SO3, SO4, SO5, SO6, and SO7.
【0022】データ出力ポート13は、出力側マスキン
グ回路OMにおいて有効と設定されたビット位置のデー
タのみをユニット外部に出力するmビットのデータ出力
ポートである。また、データ出力ポート13の代わり
に、出力側マスキング回路OMにおいて有効と設定され
たビット位置のデータのみを保持するmビットの出力側
ラッチを設けるようにしてもよい。The data output port 13 is an m-bit data output port for outputting only the data of the bit position set to be valid in the output side masking circuit OM to the outside of the unit. Further, instead of the data output port 13, an m-bit output side latch that holds only the data of the bit position set to be valid in the output side masking circuit OM may be provided.
【0023】なお、ここでは、入力データのビット幅n
を8にし、出力データのビット幅mも8にする。したが
って、入力側のポート11、マスク情報作りおよび出力
側のポート13、マスク情報14の幅は、いずれも8に
なる。また、入力/出力側ともにラッチを使用しない構
成とし、論理演算実行部AEによって提供されるビット
間演算関数を、次の4種類としてある。In this case, the bit width n of the input data is
Is set to 8 and the bit width m of the output data is also set to 8. Therefore, the widths of the port 11 on the input side, the port 13 for making mask information and the port 13 on the output side, and the mask information 14 are all 8. Further, the configuration is such that no latch is used on both the input / output side, and the inter-bit operation functions provided by the logic operation execution unit AE are the following four types.
【0024】関数(a): 全ての有効ビットを演算対
象とする論理積(「All AND」という)
関数(b): 全ての有効ビットを演算対象とする論理
和(「All OR」という)
関数(c): 全ての有効ビットを演算対象とする排他
的論理和(「AllXOR」という)
関数(d): 全ての有効ビットについてそれぞれの論
理否定(「All NOT」という)
これらの関数を実現する手段は、布線論理を提供するど
のようなデバイスでもよい。Function (a): Logical product (referred to as "All AND") in which all valid bits are operated on. Function (b): Logical sum (referred to as "All OR") function in which all effective bits are operated on. (C): Exclusive-OR (referred to as "AllXOR") function that operates on all effective bits Function (d): Respective logical negation (referred to as "All NOT") of all effective bits Implements these functions The means may be any device that provides wiring logic.
【0025】たとえば、今回のように必要な論理関数が
予め分かっている場合には、カスタムLSIやマスクプ
ログラマブルゲートアレイを使用すれば、ハードウェア
リソースを最小限に抑えることができる。また、FPG
Aを利用すれば、後から回路の変更が可能になる。For example, when the required logic function is known in advance as in this case, the hardware resource can be minimized by using a custom LSI or a mask programmable gate array. Also, FPG
If A is used, the circuit can be changed later.
【0026】図1では、上記関数(a)、(b)、
(c)、(d)のそれぞれを、「00」、「01」、
「10」、「11」とエンコードし、Function
Decoderで4ビット幅に展開する構成としてあ
る。もちろん、「0001」、「0010」、「010
0」、「1000」のようなデコード後の表現を直接用
いてもよい。In FIG. 1, the above functions (a), (b),
In each of (c) and (d), "00", "01",
Encode as "10" and "11", Function
The decoder is configured to expand to a 4-bit width. Of course, "0001", "0010", "010"
Decoded expressions such as "0" and "1000" may be used directly.
【0027】8ビット幅の入力側マスク情報12と、出
力側マスク情報14と、エンコードした2ビット幅の関
数指定情報15とを保持するようにするために、たとえ
ばSRAM、DRAM、フラッシュメモリ等の状態を保
持できる素子を利用する。In order to hold the input side mask information 12 having an 8-bit width, the output side mask information 14, and the encoded function specifying information 15 having a 2-bit width, for example, an SRAM, a DRAM, a flash memory, or the like. Use an element that can hold the state.
【0028】入力ポート11から入力された8ビットデ
ータは、まず、ビット位置毎に入力側マスキング回路I
Mに入力される。The 8-bit data input from the input port 11 is first input side masking circuit I for each bit position.
Input to M.
【0029】図2は、上記実施例における8ビット入力
側マスキング回路IMの構成を示す図である。FIG. 2 is a diagram showing the configuration of the 8-bit input side masking circuit IM in the above embodiment.
【0030】ビット位置毎に独立動作する4入力1出力
セレクタSI0〜SI7の選択動作は、次の条件判定シ
ーケンス〜に従う。
・条件判定シーケンス: 入力側マスキング情報21
から対象ビットの有効「1」または無効「0」を判定
し、「1」の場合は端子25を選択する。すなわち、入
力されたビット情報がそのまま出力され、演算対象とな
る。
・条件判定シーケンス: 入力側マスキング情報21
が「0」の場合で、All AND26が「1」の場
合、端子22を選択する。すなわち、全ビットの論理積
演算に際して、Wide−AND素子16にデータ
「1」を与えることによって、このビット位置の情報を
無効化する。
・条件判定シーケンス: 入力側マスキング情報21
が「0」の場合で、All OR27が「1」の場合、
端子23を選択する。すなわち、全ビットの論理和演算
に際し、Wide−OR素子17にデータ「0」を与え
ることによって、このビット位置の情報を無効化する。
・条件判定シーケンス: 入力側マスキング情報21
が「0」の場合で、All XOR28が「1」の場
合、端子23を選択する。すなわち、全ビットの排他的
論理和演算に際し、Wide−XOR素子18にデータ
「1」を与えることによって、このビット位置の情報を
無効化する。
・条件判定シーケンス: 入力側マスキング情報が
「0」の場合で、AllNOT29が「1」の場合は、
端子24を選択する。すなわち、全ビットの論理否定演
算に際し、入力されたビットの論理否定をNOT素子1
9に与えることによってキャンセルし、このビット位置
の情報を無効化する。The selection operation of the 4-input 1-output selectors SI0 to SI7, which operate independently for each bit position, follows the following condition judging sequence.・ Condition judgment sequence: Input side masking information 21
The valid "1" or invalid "0" of the target bit is determined from, and when it is "1", the terminal 25 is selected. That is, the input bit information is output as it is and becomes the calculation target.・ Condition judgment sequence: Input side masking information 21
Is "0" and the ALL AND 26 is "1", the terminal 22 is selected. That is, in the AND operation of all the bits, the data of this bit position is invalidated by giving the data “1” to the Wide-AND element 16.・ Condition judgment sequence: Input side masking information 21
Is “0” and All OR27 is “1”,
Select the terminal 23. That is, in the OR operation of all bits, the data of "0" is given to the Wide-OR element 17 to invalidate the information of this bit position.・ Condition judgment sequence: Input side masking information 21
Is 0 and the All XOR 28 is 1, the terminal 23 is selected. That is, in the exclusive OR operation of all the bits, the data of this bit position is invalidated by giving the data “1” to the Wide-XOR element 18. -Condition determination sequence: When the input side masking information is "0" and AllNOT29 is "1",
Select the terminal 24. That is, in the NOT operation of all bits, the NOT operation of the input bit is performed by the NOT element 1.
It cancels by giving to 9 and invalidates the information of this bit position.
【0031】上記条件判定シーケンス〜は、論理素
子を用いた布線論理によって、容易に実現できる。つま
り、4入力1出力セレクタSI0〜SI7のそれぞれ
は、論理素子を用いた布線論理によって、容易に実現で
きる。The above condition judgment sequences 1 to 3 can be easily realized by wiring logic using logic elements. That is, each of the 4-input 1-output selectors SI0 to SI7 can be easily realized by the wiring logic using the logic elements.
【0032】上記実施例は、無効化したいビット位置の
情報を、指定された関数に応じて、演算に影響が出ない
ように、入力側マスキング回路IMで加工して出力する
ので、入力ビット全てに対して一律に演算を行う論理素
子を、論理演算実行部AEとして使用することができ
る。すなわち、上記関数(a)〜(c)については、8
ビット全てを入力するWide Gate16〜18を
接続し、関数(d)は8ビット全てにNOT Gate
19を接続する。また、上記関数(a)〜(c)は1ビ
ット出力になるので、これを8ビットに分岐する。In the above embodiment, the information of the bit position to be invalidated is processed and output by the input side masking circuit IM according to the designated function so as not to affect the calculation. A logic element that uniformly performs a calculation can be used as the logic operation execution unit AE. That is, for the above functions (a) to (c), 8
Wide Gate 16 to 18 that inputs all bits are connected, and the function (d) is NOT Gate to all 8 bits.
19 is connected. Further, since the above functions (a) to (c) output 1 bit, this is branched into 8 bits.
【0033】論理演算実行部AEから出力される4種類
の論理演算結果は、各ビット位置毎に、出力側マスキン
グ回路OMに入力される。出力側マスキング回路OMの
仕事は、各ビットの有効/無効を示すWrite En
ableの設定と、指定された関数の演算結果を選択し
て出力することである。The four types of logical operation results output from the logical operation executing unit AE are input to the output side masking circuit OM for each bit position. The task of the output side masking circuit OM is to write EN indicating whether each bit is valid or invalid.
This is to set and output the enable and the calculation result of the designated function.
【0034】図3は、上記実施例における8ビット出力
側マスキング回路OMの構成を示す図である。FIG. 3 is a diagram showing the configuration of the 8-bit output side masking circuit OM in the above embodiment.
【0035】Write Enableは、入力側マス
キング情報が有効「1」であるときに「1」を出力し、
無効「0」であるときに「0」を出力する。したがっ
て、出力側マスキング情報14をそのままWrite
Enableの状態としてよい。各ビットの4入力1出
力セレクタSO0、SO1、SO2、SO3、SO4、
SO5、SO6、SO7のそれぞれにおける選択動作
は、次の条件判定シーケンス〜に従う。
・条件判定シーケンス: All AND36が
「1」の場合、端子32を選択する。すなわち、Wid
e−AND素子の結果を選択し、出力する。
・条件判定シーケンス: All OR37が「1」
の場合は、端子33を選択する。すなわち、Wide−
OR素子の結果を選択し、出力する。
・条件判定シーケンス: All XOR38が
「1」の場合、端子34を選択する。すなわち、Wid
e−XOR素子の結果を選択し、出力する。
・条件判定シーケンス: All NOT39が
「1」の場合、端子35を選択する。すなわち、NOT
素子の結果を選択し、出力する。The Write Enable outputs "1" when the input side masking information is valid "1",
When it is invalid "0", "0" is output. Therefore, the masking information 14 on the output side is directly written.
It may be in the Enable state. 4-input 1-output selectors SO0, SO1, SO2, SO3, SO4 for each bit,
The selection operation in each of SO5, SO6, and SO7 follows the following condition determination sequences ~. Condition determination sequence: When the ALL AND 36 is "1", the terminal 32 is selected. That is, Wid
The result of the e-AND element is selected and output.・ Condition judgment sequence: All OR37 is "1"
In the case of, the terminal 33 is selected. That is, Wide-
The result of the OR element is selected and output. Condition determination sequence: When the ALL XOR 38 is "1", the terminal 34 is selected. That is, Wid
The result of the e-XOR element is selected and output. -Condition determination sequence: When All NOT 39 is "1", the terminal 35 is selected. That is, NOT
Select and output the result of the device.
【0036】上記条件判定シーケンス〜も、論理素
子を用いた布線論理で容易に実現できる。つまり、4入
力1出力セレクタSO0〜SO7のそれぞれは、論理素
子を用いた布線論理によって、容易に実現できる。The above-mentioned condition judging sequences can be easily realized by the wiring logic using the logic elements. That is, each of the 4-input / 1-output selectors SO0 to SO7 can be easily realized by the wiring logic using the logic elements.
【0037】上記実施例によれば、入力ポートから入力
されるnビットのデータのうちで、任意の位置のビット
情報を、入力側マスキング回路IMによって取り出す機
構を備えているので、この入力側マスキング回路IMに
設定するマスク情報次第で、あらゆる組み合わせのビッ
トデータを生成することが可能である。According to the above-described embodiment, since the input side masking circuit IM extracts the bit information at an arbitrary position from the n-bit data input from the input port, the input side masking is performed. It is possible to generate bit data in any combination depending on the mask information set in the circuit IM.
【0038】また、ここで生成されたビットデータを、
適用したい処理に特有のビット間演算関数のみをサポー
トした論理演算実行部AEに入力することによって、目
的とするビット間論理演算の結果を、小規模なハードウ
ェアで得ることができる。The bit data generated here is
By inputting to the logical operation execution unit AE that supports only the inter-bit arithmetic function specific to the process to be applied, the target result of the inter-bit logical operation can be obtained with a small-scale hardware.
【0039】さらに、論理演算実行部AEから出力され
るmビットの結果についても、任意の位置のビット情報
を出力側マスキング回路OMによって取り出し、出力ポ
ートに出力する機構を備えているので、この出力側マス
キング回路OMに設定するマスク情報次第で、希望する
ビット位置のみに演算結果を出力したり、処理結果に対
するフィルタリング処理が可能になる。Further, as for the m-bit result output from the logical operation executing unit AE, the output side masking circuit OM extracts the bit information at an arbitrary position and outputs it to the output port. Depending on the mask information set in the side masking circuit OM, it is possible to output the operation result only to the desired bit position or perform the filtering process on the processing result.
【0040】また、入力側/出力側の各ポートと各マス
キング回路IM、OMとの間に設けられたラッチ回路に
よって、必要な期間だけ入力データと出力データとを、
論理演算ユニット内部に留める処置によって、同一デー
タに対する複数の連続ビット間演算処理や、複数の処理
結果のmビットデータヘのパッキング処理等が可能であ
る。Further, the latch circuit provided between each port on the input side / output side and each masking circuit IM, OM allows the input data and the output data to be input for a necessary period.
By keeping the inside of the logical operation unit, it is possible to perform a plurality of consecutive bit-to-bit arithmetic processing on the same data, a packing processing of a plurality of processing results into m-bit data, and the like.
【0041】図4は、ディジタル通信システムのスクラ
ンブル処理において、伝送データと合成されるスクラン
ブルパタンを生成するスクランブルパタン生成回路SP
を示す図であり、請求項3に記載の論理演算ユニットを
含む機能回路で構成した実施例で実現できることを説明
する図である。FIG. 4 is a scramble pattern generation circuit SP for generating a scramble pattern to be combined with transmission data in the scramble processing of the digital communication system.
FIG. 4 is a diagram illustrating that can be realized by an embodiment configured with a functional circuit including the logical operation unit according to claim 3.
【0042】ここで「スクランブル」とは、伝送された
ビット列を、ランダムなパタンに変換する処理であり、
スクランブルパタンの生成多項式は、X7 +X6 +1で
表される。すなわち、シリアルデータの時刻tにおける
スクランブルパタンは、時刻t−7のときのパタンと、
時刻t−6のときのパタンとの排他的論理和によって計
算される。シリアルデータを8ビットにパラレル展開し
た場合のスクランブルパタンは、次の式から計算でき
る。Here, "scramble" is a process of converting the transmitted bit string into a random pattern,
The generator polynomial of the scramble pattern is represented by X 7 + X 6 +1. That is, the scramble pattern at time t of the serial data is the pattern at time t-7,
It is calculated by exclusive OR with the pattern at time t-6. The scramble pattern when the serial data is parallel expanded to 8 bits can be calculated from the following formula.
【0043】時刻tのときのxビット位置のパタンを、
Dx(t)とすると、
D7(t)=D6(t−1) xor D5(t−1)
D6(t)=D5(t−1) xor D4(t−1)
D5(t)=D4(t−1) xor D3(t−1)
D4(t)=D3(t−1) xor D2(t−1)
D3(t)=D2(t−1) xor D1(t−1)
D2(t)=D1(t−1) xor D0(t−1)
D1(t)=D7(t−1) xor D5(t−1)
D0(t)=D6(t−1) xor D4(t−1)
である。The pattern at the x-bit position at time t is
If Dx (t), D7 (t) = D6 (t-1) xor D5 (t-1) D6 (t) = D5 (t-1) xor D4 (t-1) D5 (t) = D4 ( t-1) xor D3 (t-1) D4 (t) = D3 (t-1) xor D2 (t-1) D3 (t) = D2 (t-1) xor D1 (t-1) D2 (t ) = D1 (t-1) xor D0 (t-1) D1 (t) = D7 (t-1) xor D5 (t-1) D0 (t) = D6 (t-1) xor D4 (t-1) ) Is.
【0044】ここで、上記D1(t)とD0(t)との
導出法について説明する。一般に、時刻tにおけるスク
ランブルパタンは、時刻t−1におけるスクランブルパ
タンと時刻t−6におけるスクランブルパタンとの排他
的論理和で計算されるから、D1(t)=D0(t−
1) xor D7(t)であり、D0(t−1) xor D
7(t)={D7(t−1) xor D6(t−1)}xo
r {D6(t−1) xor D5(t−1)}=D7
(t−1) xor D5(t−1)である。したがって、
上記のように、
D1(t)=D7(t−1) xor D5(t−1)
になる。また、D0(t)=D7(t) xor D6
(t)であり、D7(t) xor D6(t)={D6
(t−1) xor D5(t−1)} xor{D5(t−
1) xor D4(t−1)}=D6(t−1) xor D
4(t−1)である。したがって、上記のように、
D0(t)=D6(t−1) xor D4(t−1)
になる。Here, a method of deriving the above D1 (t) and D0 (t) will be described. Generally, the scramble pattern at time t is calculated by the exclusive OR of the scramble pattern at time t−1 and the scramble pattern at time t−6, so D1 (t) = D0 (t−
1) xor D7 (t) and D0 (t-1) xor D
7 (t) = {D7 (t-1) xor D6 (t-1)} xo
r {D6 (t-1) xor D5 (t-1)} = D7
(T-1) xor D5 (t-1). Therefore,
As described above, D1 (t) = D7 (t-1) xor D5 (t-1). Also, D0 (t) = D7 (t) xor D6
(T), and D7 (t) xor D6 (t) = {D6
(T-1) xor D5 (t-1)} xor {D5 (t-
1) xor D4 (t-1)} = D6 (t-1) xor D
4 (t-1). Therefore, as described above, D0 (t) = D6 (t-1) xor D4 (t-1).
【0045】すなわち、現時刻の各ビットのスクランブ
ルパタンは、前の時刻における8ビットスクランブルパ
タンのビット間排他的論理和演算で全て計算できる。That is, the scramble pattern of each bit at the current time can be entirely calculated by the bitwise exclusive OR operation of the 8-bit scramble pattern at the previous time.
【0046】次に、スクランブルパタン生成回路SPの
実現方法について説明する。Next, a method of implementing the scramble pattern generation circuit SP will be described.
【0047】スクランブルパタン生成回路SPは、一種
の論理演算ユニットであり、機能回路41〜48で構成
されている。つまり、スクランブルパタン生成回路SP
は、上記入力ポートから入力されるnビットのデータを
mセットに分岐する分岐回路と、上記分岐回路から出力
されるmセットのnビットデータをそれぞれの入力とす
るmセットの上記論理演算ユニット(8ビット入力8ビ
ット出力機能回路FC1)と、上記mセットの論理演算
ユニットのそれぞれから出力される1ビットの演算結果
を束ねてmビット幅にパックするパック回路とを有し、
出力データの各ビット毎に独立の上記論理演算ユニット
を割り当て、並列処理を行う論理演算ユニットである。The scramble pattern generation circuit SP is a kind of logical operation unit and is composed of functional circuits 41 to 48. That is, the scramble pattern generation circuit SP
Is a branch circuit for branching n-bit data input from the input port into m sets, and m sets of the logical operation units (m sets of n-bit data output from the branch circuit, respectively). An 8-bit input 8-bit output function circuit FC1) and a pack circuit for bundling the 1-bit operation results output from each of the m sets of logical operation units and packing them into an m-bit width,
This is a logical operation unit that performs parallel processing by assigning the above-mentioned independent logical operation unit to each bit of output data.
【0048】各ビット位置のスクランブルパタンを同時
に計算できるように演算ユニットを並列化した機能回路
41〜48のそれぞれは、図1、図2、図3で説明した
8ビット入力8ビット出力機能回路FC1と同じもので
ある。Each of the functional circuits 41 to 48 in which the arithmetic units are arranged in parallel so that the scramble pattern at each bit position can be calculated simultaneously, has the 8-bit input 8-bit output functional circuit FC1 described with reference to FIGS. 1, 2 and 3. Is the same as.
【0049】上記8ビットパラレルスクランブルパタン
の計算式を参照し、入力側マスク情報12のうちで、演
算に必要なビット位置に「1」を立てる。また、関数指
定情報15として「10」を設定し、有効ビット間の排
他的論理和演算を指定した。xビット位置の演算結果が
xビット位置に出力されるように、出力側マスク情報1
4を設定する。ただし、図4に示すスクランブルパタン
生成回路SPを、スクランブルパタン生成専用回路とし
て使用する(多機能演算ユニットセットとして使用しな
い)場合、関数機能として排他的論理和のみを設定し、
関数指定情報15を省略するようにしてもよい。また、
出力データのビット幅mが1となっているので、出力側
マスク情報14も省略可能である。By referring to the calculation formula of the 8-bit parallel scramble pattern, "1" is set in the bit position necessary for the calculation in the input side mask information 12. Further, "10" is set as the function designation information 15, and the exclusive OR operation between valid bits is designated. Output side mask information 1 so that the operation result at the x-bit position is output at the x-bit position.
Set 4. However, when the scramble pattern generation circuit SP shown in FIG. 4 is used as a scramble pattern generation circuit (not used as a multi-function arithmetic unit set), only exclusive OR is set as the function function,
The function designation information 15 may be omitted. Also,
Since the bit width m of the output data is 1, the output side mask information 14 can also be omitted.
【0050】出力側マスキング回路OMから出力される
8ビットデータのうちで、Write Enableに
なっている1ビットのみを抜き出す回路を、8ビット入
力8ビット出力機能回路FC1に付加すれば、スクラン
ブルパタン生成回路SPにおける機能回路41〜48を
作ることができる。ここで、上記Write Enab
leとなっている1ビットのみを抜き出す回路は、論理
素子を組み合わせれば、容易に実現できる。If a circuit for extracting only 1 bit that is Write Enable from the 8-bit data output from the output side masking circuit OM is added to the 8-bit input 8-bit output function circuit FC1, scramble pattern generation is performed. The functional circuits 41 to 48 in the circuit SP can be created. Here, the above Write Enab
A circuit for extracting only 1 bit that is le can be easily realized by combining logic elements.
【0051】図4に示すスクランブルパタン生成回路S
Pでは、現時刻のスクランブルパタンを、次の時刻の演
算対象データとして供給することができるように、入力
側ラッチと出力側ラッチとを共通化してある。実用のた
めには、スクランブルパタンを初期化する回路が他に必
要になる。Scramble pattern generation circuit S shown in FIG.
In P, the input side latch and the output side latch are made common so that the scramble pattern at the current time can be supplied as calculation target data at the next time. For practical use, another circuit for initializing the scramble pattern is required.
【0052】スクランブルパタン生成回路SPによれ
ば、出力されるビット数と同数の演算ユニットを用意
し、各ビット毎の演算を独立かつ同時に処理することに
よって、共通の入力データから複数パタンのビット間演
算を行ない、それぞれ異なるビット位置に出力する場合
に、処理時間が短縮される。According to the scramble pattern generation circuit SP, the same number of operation units as the number of bits to be output are prepared, and the operation for each bit is independently and simultaneously processed, so that the common input data can be used for a plurality of bit patterns. The processing time is shortened when the calculation is performed and the data is output to different bit positions.
【0053】上記各実施例においては、nビットのデー
タ入力ポートとnビットの入力側マスキング回路とが直
接接続されているが、nビットのデータ入力ポートとn
ビットの入力側マスキング回路との間に、nビットデー
タを保持するnビットの入力側ラッチを設けるようにし
てもよい。このようにnビットの入力側ラッチを設けれ
ば、同じデータに対する演算を複数クロック実行するこ
とができる。なお、多機能回路として上記実施例を利用
する場合、必ずしもnビットの入力側ラッチを設ける必
要はないが、nビットの入力側ラッチを設けなければ、
演算の度に必ず入力ポートからデータを入力する必要が
ある。In each of the above embodiments, the n-bit data input port and the n-bit input side masking circuit are directly connected, but the n-bit data input port and the n-bit data input port are connected.
An n-bit input-side latch that holds n-bit data may be provided between the bit input-side masking circuit. By providing the n-bit input-side latch in this way, it is possible to execute a plurality of clocks for the same data. When the above embodiment is used as a multifunctional circuit, it is not always necessary to provide an n-bit input side latch, but if an n-bit input side latch is not provided,
It is necessary to input data from the input port every time calculation is performed.
【0054】また、データ出力側においても、上記のデ
ータ入力側の場合と同様に、ラッチを設けないようにし
てもよく、ラッチを設けるようにしてもよい。Also on the data output side, as in the case of the data input side, the latch may be omitted or the latch may be provided.
【0055】図5は、上記実施例におけるプロセッサ用
ビット間論理演算ユニットAUを示すブロック図であ
り、請求項2に記載の論理演算ユニットを含むプロセッ
サ用ビット間論理演算ユニットを示すブロック図であ
る。FIG. 5 is a block diagram showing the inter-processor logical operation unit AU in the above embodiment, and is a block diagram showing the inter-processor logical operation unit including the logical operation unit according to claim 2. .
【0056】プロセッサ用ビット間論理演算ユニットA
Uは、入力側ラッチRA 、RB と、入力側マスキング回
路IM2と、論理演算実行部AE2と、出力側マスキン
グ回路OM2と、出力側ラッチRC とを有する。Inter-bit logical operation unit A for processor
U has input side latches R A and R B , an input side masking circuit IM2, a logical operation execution unit AE2, an output side masking circuit OM2, and an output side latch R C.
【0057】つまり、プロセッサ用ビット間論理演算ユ
ニットAUは、nビット入力側ラッチとnビット入力側
マスキング回路とのセットが、任意のビット幅で複数の
ポート、ラッチ、マスキング回路に区切られた構成をと
り、単一入力データ内でのビット間演算だけでなく、複
数の任意ビット幅入力データ間で、任意の組み合わせの
ビット間演算を行う論理演算ユニットである。That is, in the inter-bit logical operation unit AU for processor, the set of the n-bit input side latch and the n-bit input side masking circuit is divided into a plurality of ports, latches and masking circuits with an arbitrary bit width. It is a logical operation unit that not only performs bit-to-bit operations within a single input data, but also performs bit-to-bit operations of arbitrary combinations between a plurality of arbitrary bit width input data.
【0058】プロセッサ用ビット間論理演算ユニットA
Uにおいて、その入力データの全ビット幅nを16と
し、これを8ビット+8ビットの2ポートに分けた構成
を採用し、出力データのビット幅mを8としてある。し
たがって、入力側ラッチRA と、入力側ラッチRB と、
入力側マスク情報51と、入力側マスク情報52と、出
力側ラッチRC と、マスク情報54との各ビット幅は、
いずれも8である。Inter-bit logical operation unit A for processor
In U, the total bit width n of the input data is 16, and this is divided into 2 ports of 8 bits + 8 bits, and the bit width m of the output data is 8. Therefore, the input side latch R A , the input side latch R B ,
The bit widths of the input side mask information 51, the input side mask information 52, the output side latch RC and the mask information 54 are
All are 8.
【0059】論理演算実行部AE2において提供される
ビット間演算関数は、図1に示す8ビット入力8ビット
出力機能回路FC1で説明したビット間演算関数と同一
の4種(全有効ビットの論理積、論理和、排他的論理
和、各有効ビットの論理否定)である。したがって、論
理演算実行部AE2における関数指定情報53のビット
幅は、2である。The inter-bit operation functions provided in the logic operation execution unit AE2 are the same as the inter-bit operation functions described in the 8-bit input 8-bit output function circuit FC1 shown in FIG. 1 (the logical product of all effective bits). , Logical sum, exclusive logical sum, logical negation of each valid bit). Therefore, the bit width of the function designation information 53 in the logical operation executing unit AE2 is 2.
【0060】図1、図2、図3で説明した8ビット入力
8ビット出力機能回路FC1を拡張して、プロセッサ用
ビット間論理演算ユニットAUを実現することができ
る。すなわち、8ビットのラッチRA 、RB を設け、図
2に示す入力側マスキング回路IMを2セット用意し、
これら2セットの入力側マスキング回路IMによって入
力マスキング回路IM2を構成し、この入力マスキング
回路IM2が出力する合計16ビットのビット信号入力
58に対応できるように、図1に示す論理演算実行部A
Eにおける各論理素子16、17、18、19を変更し
たものを論理演算実行部AE2とし、さらに、出力側マ
スキング回路OMに8ビットのラッチRCを付加する。
このようにして、プロセッサ用ビット間論理演算ユニッ
トAUが構成される。The 8-bit input 8-bit output function circuit FC1 described with reference to FIGS. 1, 2, and 3 can be expanded to realize the processor inter-bit logical operation unit AU. That is, 8-bit latches R A and R B are provided, and two sets of input side masking circuits IM shown in FIG. 2 are prepared.
The input masking circuit IM2 is configured by these two sets of input side masking circuits IM, and the logical operation executing unit A shown in FIG. 1 is provided so as to correspond to the bit signal input 58 of 16 bits in total output from the input masking circuit IM2.
A logical operation execution unit AE2 is obtained by changing each logic element 16, 17, 18, 19 in E, and an 8-bit latch RC is added to the output side masking circuit OM.
In this way, the processor inter-bit logical operation unit AU is configured.
【0061】図5に示す演算ユニットAUをプロセッサ
のデータパス上に実装するには、8ビット+8ビットの
2入力ポートを、データパスの2つのソースバスに接続
し、8ビット出力ポートをデスティネーションバスに接
続すればよい。プロセッサの制御部またはインストラク
ションデコード部からの制御信号によって、演算ユニッ
トAUの制御を全て実行する。To implement the arithmetic unit AU shown in FIG. 5 on the data path of the processor, two 8-bit + 8-bit input ports are connected to the two source buses of the data path, and the 8-bit output port is connected to the destination. Just connect to the bus. All the control of the arithmetic unit AU is executed by a control signal from the control unit or the instruction decoding unit of the processor.
【0062】各ラッチRA 、RB 、RC を、他の汎用レ
ジスタと同様にプログラムで指定できるようにする。演
算ユニットAUをプログラム制御可能にするために、命
令の符号形式(オペコード)の拡張を行う。Each latch R A , R B , R C can be designated by a program like other general-purpose registers. In order to make the arithmetic unit AU programmable, the code format (opcode) of the instruction is expanded.
【0063】複数入力論理演算ユニットAUによれば、
入力ポートと入力側ラッチと入力側マスキング回路との
セットを複数設けることによって、複数の独立したデー
タ同士の間における任意のビット間論理演算が可能であ
る。また、複数の演算対象データをそれぞれ独立に扱う
ので、新規データと固定データとの間でビット間論理演
算を行う場合に、固定データ分に関して毎回入力する必
要がなくなる。According to the multi-input logical operation unit AU,
By providing a plurality of sets of the input port, the input side latch, and the input side masking circuit, it is possible to perform an arbitrary inter-bit logical operation between a plurality of independent data. Further, since a plurality of calculation target data are treated independently, it is not necessary to input fixed data each time when performing an inter-bit logical operation between new data and fixed data.
【0064】図6は、プロセッサ用ビット間論理演算ユ
ニットAUをプログラム制御するための命令の符号形式
(オペコード)の一例を示す図である。FIG. 6 is a diagram showing an example of a code format (operation code) of an instruction for program controlling the inter-bit logical operation unit AU for a processor.
【0065】図6において、「通常Operation
型命令」で示される形式は、汎用プロセッサにおけるレ
ジスタ−レジスタ間ALU演算のオペコードの典型を示
したものである。すなわち、ラッチRA 割り当てソース
62で指定されるレジスタと、ラッチRB 割り当てソー
ス63で指定されるレジスタとから、それぞれデータを
読み出し、それらをALUに入力し、Operator
61とFunction65とで指定される演算を行
い、その結果を、ラッチRC 割り当てソース64で指定
されるレジスタに書き戻す作業を指示するものである。In FIG. 6, "Normal Operation"
The format indicated by "type instruction" represents a typical operation code of register-register ALU operation in a general-purpose processor. That is, data is read from each of the register designated by the latch R A allocation source 62 and the register designated by the latch R B allocation source 63, and they are input to the ALU, and the Operator is set.
The operation for performing the operation designated by 61 and the Function 65 and writing the result back to the register designated by the latch RC allocation source 64 is instructed.
【0066】今回は、この形式のオペコードを、汎用レ
ジスタとプロセッサ用ビット間論理演算ユニットAU内
のレジスタとの間におけるレジスタ−レジスタ転送用途
にも使用する。すなわち、ラッチRA 割り当てソース6
2で指定されるレジスタのデータを、ラッチRA に転送
し、ラッチRB 割り当てソース63で指定されるレジス
タのデータ、ラッチRB に転送し、ラッチRC のデータ
をラッチRC 割り当てソース64で指定されるレジスタ
に転送する作業を指示する目的で、上記形式のオペコー
ドを使う。This time, the operation code of this format is also used for register-register transfer between a general-purpose register and a register in the processor inter-bit logical operation unit AU. That is, the latch RA assignment source 6
The data of the register specified by 2, the latch is transferred to the R A, latch R B data register specified by the assignment source 63, the latch R transferred to B, the latch latching the R C data R C assignment source 64 The opcode of the above format is used to instruct the transfer operation to the register specified by.
【0067】このときに、Operator61とFu
nction65とによって、転送の種類を指定する。
たとえば、ラッチRA とラッチRC とに関する転送のみ
を指示し、ラッチRB へのデータ転送を禁止する命令で
ある。このようなポート毎の独立制御を行う命令を用意
することによって、複数用意した入力ポートのうちの一
部を、定数保持用または内部状態保持用として固定する
ことが可能になる。At this time, Operator 61 and Fu
The type of transfer is designated by the action 65.
For example, it is an instruction to instruct only the transfer relating to the latch R A and the latch R C and prohibit the data transfer to the latch R B. By preparing an instruction to perform such independent control for each port, it becomes possible to fix some of the prepared input ports for holding constants or for holding internal states.
【0068】ビット間論理演算対応ユニットAUに設定
される入力側マスク情報51、52と、出力側マスク情
報54と、関数指定情報53とは、図6中の「Bit
Operation型命令」で示される新たな形式を利
用して値を設定する。すなわち、Mask.In.1 66は、
入力側マスク情報51を指定し、Mask.In.2 67は、
入力側情報52を指定し、Mask.Out68は、出力側マス
ク情報54を指定し、B.F 69は、関数指定情報53を
指定する領域とする。The input side mask information 51, 52, the output side mask information 54, and the function designation information 53 set in the inter-bit logical operation correspondence unit AU are "Bit" in FIG.
The value is set using a new format indicated by "Operation type instruction". That is, Mask.In.166
Specify the input side mask information 51, Mask.In.2 67
The input side information 52 is designated, Mask.Out 68 designates the output side mask information 54, and the BF 69 is a region for designating the function designation information 53.
【0069】Operator610の欄には、ビット
間論理演算対応ユニットに対するオペコードであること
を明示するフラグの他に、演算継続/完了を示すフラグ
を与える。これは、他の算術論理演算ユニットに対する
オペコードと区別できるようにするためと、同一ビット
データ(入力側ラッチRA 、RB にロードされたデー
タ)に対する論理演算の繰り返し実行を可能にするため
の措置である。In the column of Operator 610, a flag indicating the continuation / completion of the operation is given in addition to the flag clearly indicating the operation code for the unit corresponding to the inter-bit logical operation. This is to make it possible to distinguish it from the operation code for the other arithmetic logic operation unit and to enable the repeated execution of the logic operation for the same bit data (data loaded in the input side latches R A and R B ). It is a measure.
【0070】任意のビット間論理演算処理への要求に対
し、図5に示すプロセッサ用ビット間論理演算ユニツト
AUと、図6に示す形式のオペコードとを用いて、次の
ようなシーケンスで処理を実現する。In response to a request for arbitrary bit-to-bit logical operation processing, the processing is performed in the following sequence using the processor bit-to-bit logical operation unit AU shown in FIG. 5 and the operation code of the format shown in FIG. To be realized.
【0071】処理シーケンス’: 図6の「通常Op
eration型命令」形式のオペコードを用いて、ユ
ニット内部の各ラッチと汎用レジスタとの間を接続す
る。このときに、ラッチRA とラッチRB とについて
は、レジスタからのデータ転送を直ちに実施するが、ラ
ッチRC は、転送先のレジスタとの接続を確保した状態
でデータ転送は保留する。Processing Sequence ': "Normal Op" in FIG.
An operation code of the "eration type instruction" is used to connect between each latch inside the unit and the general-purpose register. At this time, for the latches R A and R B , data transfer from the registers is immediately performed, but for the latch R C , the data transfer is suspended while the connection with the transfer destination register is secured.
【0072】処理シーケンス’: 図6の「Bit
Operation型命令」形式のオペコードを用い
て、ユニット内部の各マスク情報と関数指定情報とにつ
いてセット&演算実行を行う。この動作は、Opera
tor欄の演算継続/完了フラグが継続中を示す間だけ
繰り返し、完了フラグが検出された場合、その時点のオ
ペコードで指定された演算を完了した後に、上記処理シ
ーケンス’で保留にしていたラッチRC のデータ転送
を実施して、一連のビット間演算を終了する。Processing Sequence ': "Bit" in FIG.
An operation code of the "Operation type instruction" format is used to perform set & operation execution for each mask information and function designation information inside the unit. This operation is called Opera
Repeated only while the operation continuation / completion flag in the tor column indicates continuation, and when the completion flag is detected, the latch R held in the above processing sequence 'is completed after completing the operation specified by the operation code at that time. Data transfer of C is performed, and a series of bit-to-bit operations is completed.
【0073】図5で説明したプロセッサ用ビット間論理
演算ユニットAUと、図6で例示したオペコードとを組
み合わせることによって、通信処理で頻出する伝送信号
と内部状態との間のビット間演算処理を、蓄積プログラ
ム処理方式のプロセッサで高速に行うことが可能とな
る。By combining the processor inter-bit logical operation unit AU described with reference to FIG. 5 and the operation code illustrated in FIG. 6, the inter-bit operation processing between the transmission signal frequently occurring in the communication processing and the internal state is performed. It becomes possible to perform at high speed by the processor of the storage program processing method.
【0074】また、上記各実施例において、ビット間論
理演算機能を規定する論理演算実行部AEを、カスタム
LSIまたはマスクプログラマブルゲートアレイによっ
て必要な論理回路とその選択機構を作り込み、実行時に
回路を選択する構成によって、最小限のバードウェアリ
ソースで所望の機能に完全対応する論理演算ユニットを
提供することが可能である。In each of the above-described embodiments, the logic operation execution unit AE that defines the inter-bit logic operation function is provided with a required logic circuit and its selection mechanism by a custom LSI or a mask programmable gate array, and the circuit is executed at the time of execution. Depending on the selected configuration, it is possible to provide a logical operation unit that fully corresponds to a desired function with a minimum of birdware resources.
【0075】さらに、論理回路の実現手段にフィールド
でプログラム可能なデバイスを使用し、処理実行前に必
要な論理回路をユーザプログラムすれば、あらゆる論理
演算関数を現場で即座に実現できる極めて柔軟性の高い
論理演算ユニットを提供することが可能である。いずれ
の場合も、処理中の機能の変更はマスク情報のn+mビ
ットと回路の選択状態を示すための数ビットのメモリま
たはその複数セット分で行うので、高速な機能の変更が
可能である。Furthermore, if a field programmable device is used as a means for realizing the logic circuit and the necessary logic circuit is user-programmed before the processing is executed, it is extremely flexible to realize all the logic operation functions immediately in the field. It is possible to provide a high logic operation unit. In any case, since the function change during processing is performed by n + m bits of the mask information and a memory of several bits for indicating the selection state of the circuit or a plurality of sets thereof, the function can be changed at high speed.
【0076】また、上記各実施例において、蓄積プログ
ラム処理方式プロセッサのデータバスに組み込み、プロ
グラムによって各マスキング情報および関数指定情報を
与えて本ユニットを制御することによって、プロセッサ
が持つ固有のワード幅の制約にとらわれない柔軟なビッ
ト間演算が可能になる。したがって、従来ではソースデ
ータのシフト処理が必要であったビット間演算でも、オ
ペコードに含まれるマスク情報によってダイレクトに演
算可能となり、消費クロック数を極めて削減することが
可能になる。Further, in each of the above-described embodiments, the program is incorporated into the data bus of the storage program processing system, and each unit is controlled by giving each masking information and function designation information by the program to control the unique word width of the processor. Flexible bit-to-bit arithmetic that is not restricted by constraints becomes possible. Therefore, even in the bit-to-bit operation that conventionally requires the shift processing of the source data, the operation can be performed directly by the mask information included in the operation code, and the number of clocks consumed can be significantly reduced.
【0077】[0077]
【発明の効果】請求項1記載の発明によれば、ビット間
論理演算の結果(1ビット)を、1つの出力ビットに出
力することができ、または、複数のビットのうちの任意
の位置の出力ビットに、出力することができるという効
果を奏する。請求項2記載の発明によれば、最小限のバ
ードウェアリソースで所望の機能に完全対応する論理演
算ユニットを提供することが可能であり、また、高速な
機能の変更が可能であり、さらに、プロセッサが持つ固
有のワード幅の制約にとらわれない柔軟なビット間演算
が可能になり、したがって、従来ではソースデータのシ
フト処理が必要であったビット間演算でも、オペコード
に含まれるマスク情報によってダイレクトに演算可能と
なり、消費クロック数を極めて削減することが可能にな
るという効果を奏する。 According to the invention described in claim 1, between bits
Outputs the result of logical operation (1 bit) to 1 output bit
Can be any or any of several bits
It is possible to output to the output bit at the position of . According to the second aspect of the invention,
Hardware resources to fully support desired functions
It is possible to provide an arithmetic unit and
The functions can be changed and the
Flexible bit-wise operation that is not restricted by the existing word width constraint
It is therefore possible to
Opcodes even for bit-to-bit operations that required soft processing
It is possible to calculate directly with the mask information included in
It is possible to reduce the number of clocks consumed
Has the effect of
【図1】本発明の一実施例である8ビット入力8ビット
出力機能回路FC1を示すブロック図であり、請求項1
に記載の論理演算ユニットを含む機能回路を示すブロッ
ク図である。1 is a block diagram showing an 8-bit input 8-bit output function circuit FC1 which is an embodiment of the present invention;
3 is a block diagram showing a functional circuit including the logical operation unit described in FIG.
【図2】上記実施例における8ビット入力側マスキング
回路IMの構成図である。FIG. 2 is a configuration diagram of an 8-bit input side masking circuit IM in the above embodiment.
【図3】上記実施例における8ビット出力側マスキング
回路OMの構成図である。FIG. 3 is a configuration diagram of an 8-bit output side masking circuit OM in the above embodiment.
【図4】ディジタル通信システムのスクランブル処理に
おいて、伝送データと合成されるスクランブルパタンを
生成するスクランブルパタン生成回路SPを示す図であ
り、請求項3に記載の論理演算ユニットを含む機能回路
で構成した実施例で実現できることを説明する図であ
る。FIG. 4 is a diagram showing a scramble pattern generation circuit SP for generating a scramble pattern to be combined with transmission data in a scramble process of a digital communication system, which is composed of a functional circuit including a logical operation unit according to claim 3; It is a figure explaining what can be implement | achieved in an Example.
【図5】上記実施例におけるプロセッサ用ビット間論理
演算ユニットAUを示すブロック図であり、請求項2に
記載の論理演算ユニットを含むプロセッサ用ビット間論
理演算ユニットを示すブロック図である。FIG. 5 is a block diagram showing a processor inter-bit logical operation unit AU in the above embodiment, and is a block diagram showing a processor inter-bit logical operation unit including the logical operation unit according to claim 2;
【図6】プロセッサ用ビット間論理演算ユニットAUを
プログラム制御するための命令の符号形式(オペコー
ド)の一例を示す図である。FIG. 6 is a diagram showing an example of a code format (opcode) of an instruction for program-controlling a processor inter-bit logical operation unit AU.
FC1…8ビット入力8ビット出力機能回路、 11…入力ポート、 12…入力側マスク情報、 13…出力ポート、 14…出力側マスク情報、 15…関数指定情報、 16…Wide−AND Gate、 17…Wide−OR Gate、 18…Wide−SOR Gate、 19…NOT Gate、 IM、IM2…入力側マスキング回路、 AE、AE2…論理演算実行部、 OM…出力側マスキング回路、 SI0〜SI7…4入力1出力セレクタ、 SO0〜SO7…4入力1出力セレクタ、 SP…スクランブルパタン生成回路、 AU…プロセッサ用ビット間論理演算ユニット、 RA 、RB …入力側ラッチ、 AC …出力側ラッチ。FC1 ... 8-bit input 8-bit output function circuit, 11 ... Input port, 12 ... Input side mask information, 13 ... Output port, 14 ... Output side mask information, 15 ... Function designation information, 16 ... Wide-AND Gate, 17 ... Wide-OR Gate, 18 ... Wide-SOR Gate, 19 ... NOT Gate, IM, IM2 ... Input side masking circuit, AE, AE2 ... Logical operation executing section, OM ... Output side masking circuit, SI0-SI7 ... 4 input 1 output selector, SO0~SO7 ... 4-input 1-output selector, SP ... scramble pattern generating circuit, AU ... bit between logic unit processor, R A, R B ... input latch, A C ... output latch.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−312118(JP,A) 特開 平3−129425(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 9/305 G06F 7/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-4-312118 (JP, A) JP-A-3-129425 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G06F 9/305 G06F 7/00
Claims (6)
たnビットデータについて、各ビット毎に設定された有
効/無効にすべきかの情報に基づき、無効にすべきビッ
トの値を、ビット間論理演算に影響が出ない値に変更す
るnビットの入力側マスキング回路と; 上記入力側マスキング回路で値を制御されたnビットデ
ータを入力して1ビットを出力する上記ビット間論理演
算を行い当該演算の出力をm分岐するnビット入力mビ
ット出力の論理演算実行部と; 上記論理演算実行部から出力されるmビット出力につい
て、各ビット毎に有効/無効を設定するmビットの出力
側マスキング回路と; 上記出力側マスキング回路において有効と設定されたビ
ット位置のデータのみをユニット外部に出力するmビッ
トのデータ出力ポートと; を有し、入力されるnビットデータから任意の組み合わ
せのビット間論理演算を行い、mビットのうちの1つま
たは複数の任意のビット位置に出力することを特徴とす
る論理演算ユニット。1. The bit to be invalidated based on the information of valid / invalid set for each bit for n-bit data input to the n-bit data input port.
Change the value of the bit to a value that does not affect the bit-to-bit logical operation.
An n-bit masking circuit on the input side , the value of which is controlled by the masking circuit on the input side.
M output from the logic operation execution unit; logic operation execution unit and an n-bit input m-bit output you m branching the output of the arithmetic operation performs logical operation between the bit for outputting the 1-bit to input over data for bit output, the output-side masking circuit and the m-bit to enable / disable for each bit; m-bit data to output only data of the valid and set bit positions in the output-side masking circuit units outside A logical operation characterized by having an output port and; performing an arbitrary combination of bit-to-bit logical operations from input n-bit data and outputting to one or more arbitrary bit positions of m bits. unit.
と; nビットのデータ入力ポートに入力されたnビットデー
タについて、上記関数指定部から入力された論理演算関
数種類の情報と、各ビット毎に設定された有効/無効に
すべきかの情報とに基づき、無効にすべきビットの値を
該論理演算関数種類の演算に影響が出ない値に変更する
nビットの入力側マスキング回路と;上記 入力側マスキング回路で値を制御されたnビットデ
ータを入力して1ビットを出力するビット間論理演算を
行い当該演算の出力をm分岐して出力するnビット入力
mビット出力の論理演算関数実行手段を、上記関数指定
部によって指定可能な論理演算関数種類に対応して複数
種類備えた論理演算実行部と; 上記論理演算実行部の各論理演算関数実行手段から出力
されるmビット出力について、上記関数指定部から入力
された論理演算関数種類の情報に対応した論理演算関数
実行手段の出力を選択し、各ビット毎に設定された有効
/無効にすべきかの情報に基づき、選択された上記論理
演算関数実行手段のmビット出力の各ビットの有効/無
効を設定するmビットの出力側マスキング回路と; 上記出力側マスキング回路において有効と設定されたビ
ット位置のデータのみをユニット外部に出力するmビッ
トのデータ出力ポートと; を有し、 入力されるnビットデータから任意の組み合わせのビッ
ト間論理演算を行い、mビットのうちの1つまたは複数
の任意のビット位置に出力することを特徴とする論理演
算ユニット。2. A logical operation function type and function specifying unit that specifies, for n-bit n-bit data inputted to the data input port, a logical operation function <br/> several information inputted from the function specifying unit When the input side of the n bits to be changed to a value based on the information should be enabled / disabled, which is set for each bit, the influence of the value of the bit to be invalidated in the calculation of the logic operation function type does not appear and masking circuit; bit between logic operation for outputting the 1-bit type n-bit data controlled values in the input-side masking circuit
N-bit input for performing and branching the output of the operation concerned
The above-mentioned function is designated as the logical operation function executing means of m-bit output.
Multiple corresponding to the types of logical operation functions that can be specified by the section
Logic operation execution unit including type and; for m bits output from each logic operation function executing means of the logic operation execution unit, a logical operation corresponding to the logical operation function type of information that is input from the upper Symbol function specifying unit select the output of the function executing unit, based on whether the information should be enabled / disabled, which is set for each bit, a selected said logic
Outputs only data of the valid and set bit positions in the output-side masking circuit units outside; and an output-side masking circuit of m bits are used to set the validity / invalidity of respective bits of the m-bit output of the arithmetic function executing means and an m-bit data output port, which performs an arbitrary combination of bit-to-bit logical operations from input n-bit data and outputs the result to one or more arbitrary bit positions of the m bits. And a logical operation unit.
スキング回路とのセットが、任意のビット幅で複数のポ
ート、マスキング回路に区切られた構成をとり、単一入
力データ内でのビット間演算だけでなく、複数の任意ビ
ット幅入力データ間で、任意の組み合わせのビット間論
理演算を行うことを特徴とする論理演算ユニット。3. The structure according to claim 1 or 2, wherein the set of the n-bit data input port and the n-bit input side masking circuit is divided into a plurality of ports and masking circuits with an arbitrary bit width. Therefore, not only bit-to-bit arithmetic within a single input data, but also bit-to-bit theory of arbitrary combinations between multiple arbitrary bit-width input data
Logical operation unit and performing management operations.
いて、 上記nビットのデータ入力ポートと上記nビットの入力
側マスキング回路との間に、上記nビットデータを保持
するnビットの入力側ラッチを有することを特徴とする
論理演算ユニット。4. The n-bit data holding port according to claim 1, wherein the n-bit data is held between the n-bit data input port and the n-bit input side masking circuit. A logical operation unit having an input side latch.
いて、 上記mビットの出力側マスキング回路とmビットのデー
タ出力ポートとの間に、上記mビットの出力側マスキン
グ回路において有効と設定されたビット位置のデータの
みを保持するmビットの出力側ラッチを有することを特
徴とする論理演算ユニット。 5. The method according to any one of claims 1 to 4.
There are, of the output-side masking circuit and m bits of the m-bit data
Output mastine between the output port and
Of the data at the bit position set to be valid in the
It has an m-bit output side latch that holds only
A logical operation unit to collect.
載されている論理演算ユニットをmセット備えた論理演
算装置において、外部 から入力されるnビットのデータをmセットに分岐
し、上記nビットデータを上記mセットの論理演算ユニ
ットのそれぞれに供給する分岐回路と; 上記mセットの論理演算ユニットのそれぞれから出力さ
れる1ビットの演算結果を束ねてmビット幅にパック
し、mビットのデータを外部に出力するパック回路と; を有し、外部に出力するmビットの 出力データの各ビッ
ト毎に独立の上記論理演算ユニットを割り当て、並列処
理を行うことを特徴とする論理演算装置。 6. The method according to any one of claims 1 to 5.
A logical performance with m sets of the listed logical operation units
In an arithmetic unit , n-bit data input from the outside is branched into m sets
Then, the n-bit data is converted into the m sets of logical operation units.
A branching circuit for supplying to each of the m sets of logical operation units ; a packing circuit for bundling the 1-bit operation results output from each of the m sets of logical operation units into a m-bit width and outputting m-bit data to the outside. When; has, for each bit of the output data of m bits to be output to the outside allocation independent of the arithmetic logic unit, arithmetic logic unit, which comprises carrying out parallel processing.
Priority Applications (1)
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---|---|---|---|
JP13085596A JP3533825B2 (en) | 1996-04-26 | 1996-04-26 | Logical operation unit and logical operation device |
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