JP3524024B2 - バイトコード実行装置およびその方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｊａｖａバイトコード
を逐次、解釈して実行するＪａｖａインタプリタなどの
バイトコード実行装置およびその方法に関する。

【０００２】

【従来の技術】仮想マシンのバイトコードで記述された
プログラムを実行する環境、例えばＪａｖａ−ＶＭ(Jav
a Virtual Machine)等において、プログラムのバイトコ
ードを逐次解釈し、実行するインタプリタが広く用いら
れている。このようなインタプリタでは、次に実行する
バイトコードに応じた処理を行うバイトコード処理ルー
チンを決定するために、バイトコードをフェッチ・デコ
ード処理する必要がある。

【０００３】[インタプリタ実行速度制限要因]これらの
処理は、例えば、コンパイラ等により予めソースプログ
ラムから特定の汎用ＣＰＵ（インテル社ｘ８６系プロセ
ッサ、モトローラ社およびＩＢＭ社などが製造している
ＰｏｗｅｒＰＣ系プロセッサなど）用に作成されたオブ
ジェクトプログラムを実行する場合には必要とされない
インタプリタに固有の処理であって、これらの処理に起
因する下記の要因が、インタプリタの実行速度を制限し
てしまう。

【０００４】[同一ワードの複数回ロード]インタプリタ
実行においては、計算に使うデータに加えて、バイトコ
ードをメモリからロードするために、ロード・ストア処
理の割合が高い。特に最近の汎用ＣＰＵは、ほとんどの
場合、データサイズに関わらずワード単位のメモリアク
セスを行うように構成されている。したがって、例え
ば、汎用ＣＰＵが、２つのバイトコードをフェッチする
場合には、これら２つのバイトコードが同じワードに含
まれていても、必ず同じワードを２回ロードしてしま
う。

【０００５】つまり、プログラムのバイトコードは、通
常、汎用ＣＰＵのワードより短いので、同一のワードに
複数（ｎ個）のバイトコードが含まれる可能性が高い。
このような場合であっても、汎用ＣＰＵは、同じワード
に含まれる複数（ｎ個）のバイトコードのフェッチのた
めに、同一のワードを複数（ｎ）回、ロードする必要か
ら、無駄なロード命令を実行しなければならないという
ことが、インタプリタの実行速度を大きく制限する。し
かも、このようなロード命令の実行は、汎用ＣＰＵに含
まれるロード・ストアパイプラインの負荷を不要に高く
するという点からも、インタプリタ実行速度の制限要因
となる。

【０００６】[異なるワードに存在するオペランドとオ
ペコード]また、バイト単位のロードとワード単位のロ
ードはどちらも１命令であることと、バイトコードの命
令長が通常１ワードより短いこととに着目して、フェッ
チに必要なロード命令数を減らすために、ワード単位の
ロード命令により、オペランドとオペコードとを同時に
フェッチする最適化手法がある。このようにバイトコー
ドを最適化すると、異なるワードにまたがって存在する
オペランドとオペコードとをロードしようとする場合に
は、汎用ＣＰＵは、２つのワードをロードする必要があ
るので、このことが、ロード・ストアパイプラインの負
荷をさらに高め、インタプリタ実行速度を制限してしま
う。

【０００７】[デコード処理のオーバーヘッド]また、各
バイトコードの処理において、バイトコードのデコード
処理が終わらないうちは、プログラム実行のためのジャ
ンプ先が決まらない。このようなデコード処理が終わる
までジャンプ先を決定できないという依存関係は、デコ
ード処理にオーバーヘッドを生じさせ、インタプリタ実
行速度素制限してしまう。

【０００８】

【発明が解決しようとする課題】本発明は、上述した従
来技術の問題点に鑑みてなされたものであり、インター
プリタの実行速度を制限する要因を解決し、バイトコー
ドを高速に実行することができるバイトコード実行装置
およびその方法を提供することを目的とする。また、本
発明は、特に、仮想マシンのバイトコードの高速実行に
適したバイトコード実行装置およびその方法を提供する
ことを目的とする。

【０００９】

【課題を達成するための手段】［バイトコード実行装
置］上記目的を達成するために、バイト単位で命令長が
変化しうる複数の種類の命令を、それぞれ複数のバイト
を含むワードを処理単位とするＣＰＵで順次、実行する
バイトコード実行装置であって、前記バイトコードを前
記ワード単位で読み出し、任意の時点で実行されている
前記命令の２つ以上後のバイトを、前記命令のオペコー
ドとして先行してデコードし、先行デコード結果とする
先行デコード手段と、前記任意の時点で実行されている
前記命令の種類に基づいて、前記任意の時点で実行され
ている前記命令の２つ以上後のバイトが、前記命令のオ
ペコードである場合には、次に、前記先行デコード結果
を実行し、これ以外の場合には、前記任意の時点で実行
されている前記命令の次のバイトをデコードして実行す
るバイトコード実行手段とを有する。

【００１０】［バイトコード実行方法］また、本発明に
かかるバイトコード実行方法は、バイト単位で命令長が
変化しうる複数の種類の命令を、それぞれ複数のバイト
を含むワードを処理単位とするＣＰＵで順次、実行する
バイトコード実行方法であって、前記バイトコードを前
記ワード単位で読み出し、任意の時点で実行されている
前記命令の２つ以上後のバイトを、前記命令のオペコー
ドとして先行してデコードし、先行デコード結果とし、
前記任意の時点で実行されている前記命令の種類に基づ
いて、前記任意の時点で実行されている前記命令の２つ
以上後のバイトが、前記命令のオペコードである場合に
は、次に、前記先行デコード結果を実行し、これ以外の
場合には、前記任意の時点で実行されている前記命令の
次のバイトをデコードして実行する。

【００１１】［媒体］また、本発明にかかる媒体は、バ
イト単位で命令長が変化しうる複数の種類の命令を、そ
れぞれ複数のバイトを含むワードを処理単位とするＣＰ
Ｕで順次、実行するバイトコード実行を行うプログラム
であって、前記バイトコードを前記ワード単位で読み出
し、任意の時点で実行されている前記命令の２つ以上後
のバイトを、前記命令のオペコードとして先行してデコ
ードし、先行デコード結果するステップと、前記任意の
時点で実行されている前記命令の種類に基づいて、前記
任意の時点で実行されている前記命令の２つ以上後のバ
イトが、前記命令のオペコードである場合には、次に、
前記先行デコード結果を実行し、これ以外の場合には、
前記任意の時点で実行されている前記命令の次のバイト
をデコードして実行するステップとをコンピュータに実
行させるプログラムを媒介する。

【００１２】

【発明の実施の形態】以下、本発明の実施形態を説明す
る。

【００１３】[ロードの最適化・バイトコードの再利用]
本発明にかかるバイトコード実行方法を実現するインタ
プリタにおいては、ＣＰＵが処理単位とする１ワードに
含まれる複数（ｎ個）のバイトそれぞれに対応して１つ
ずつ、複数（ｎ個）のバイトコード処理ルーチンが用意
される。つまり、例えば、本発明に係るインタプリタを
実行するＣＰＵが、３２ビット（４バイト）分のデータ
を１ワードとして処理単位とする場合には、インタプリ
タに４つのバイトコード処理ルーチンが備えられ、ＣＰ
Ｕが６４ビット（８バイト）を１ワードとして処理する
場合には、インタプリタに８つのバイトコード処理ルー
チンが備えられる。

【００１４】デコードテーブルは、ワードそれぞれに含
まれるｎ個のバイトそれぞれに対応して１つずつ、ｎ種
類、設けられ、バイトコード（１つの命令分の全体で、
「オペランド」と「オペコード」とを含む）が示すオペ
コード（「バイトコード」の「機能コード」に相当）
は、このオペコードのワード内の位置（バイト）に対応
するデコードテーブル（各バイトコードごとに、オペコ
ードをそれに対応する処理ルーチンのアドレスへ変換す
る変換テーブル）の参照により、デコード（オペコード
を取り出し、デコードテーブルを参照して処理ルーチン
のアドレスを求めること）され、オペコードの処理ルー
チンのアドレスが求められる。なお、デコードテーブル
を参照せずにデコードすることも可能であるが、このよ
うな場合には、オペコードの種類と、ワードにおけるオ
ペコードの位置とに基づいて、処理ルーチンのアドレス
が求められるようにすればよい。

【００１５】さらに、ＣＰＵがバイトコードをロードす
る回数を最小限にするために、インタプリタは、ある処
理ルーチン（一連のバイトコードに含まれる処理ルーチ
ン）を処理するためにロードしたバイトコードを、それ
に続く処理ルーチンを処理するために再利用する。この
再利用のために、インタプリタは、ＣＰＵのレジスタか
ら、バッファレジスタを、出現頻度の高いバイトコード
のオペランドのワード数より１つ多い数（ワード数＋
１）だけ選択し、ロードしたバイトコードを、選択した
バッファレジスタに格納する。

【００１６】このように、インタープリタがロード済み
のバイトコードを格納することにより、インタプリタが
ワードの最後に位置するオペコードを実行する場合であ
っても、オペランド全体がすでにバッファレジスタにロ
ードされていることになる。したがって、インタプリタ
は、処理ルーチンの先頭からオペランドの生成を開始す
ることができ、効率よくバイトコードが再利用される。
バッファレジスタにロードしたバイトコードの最後の１
ワードを使いきると、インタプリタは、次の処理ルーチ
ンの１ワード目を読み込む。このようにインタプリタが
バイトコードのロードを行うことにより、バイトコード
のフェッチのために、インタプリタにロードするワード
数を必要最小限にすることができる。

【００１７】上述の通り、上で書いたように、最適な実
装のためには、バイトコード読み込みのためのコード
を、各処理ルーチンにインラインする必要がある。好適
な実装では、バイトコードをバッファレジスタに読み込
む処理を、各処理ルーチンにコピーし、その処理ルーチ
ン本来の処理と併せてマシンコードを配置することによ
り、その処理ルーチンとバイトコード読み込み処理を順
次実行した場合に比べて、CPUパイプラインのストール
を減らし、実行速度を向上することができる。

【００１８】バイトコードをバッファレジスタに読み込
む必要があるか否かは、バイトコードのオペコードのワ
ードにおける位置とバイトコードの長さとに基づいて判
断でき、また、バイトコード処理ルーチンを、オペコー
ドのワードそれぞれに対して用意することとを考慮する
と、このような最適な実装においては、バイトコードを
バッファレジスタに読み込む処理を処理ルーチンにコピ
ーする必要があるかを、処理ルーチン作成時に判断でき
る。したがって、バイトコードを読み込む必要のある処
理ルーチンのみが、バイトコード読み込み処理のための
オーバーヘッドをインタープリタの実行時に負担するよ
うに最適化できる。

【００１９】また、処理ルーチンは必要に応じてオペラ
ンドをバッファレジスタから取り出すが、オペランドの
バッファレジスタ内の位置はオペコードのワード中の位
置に応じて変わるので、処理ルーチンごとにオペランド
の位置を判断する必要がある。本発明にかかる方法で
は、処理ルーチンをオペコードのワード中の位置ごとに
用意し、処理ルーチン作成時にオペランドの位置を決定
できるので、インタープリタ実行時にオペランドの位置
を判断するオーバーヘッドがなくなるように実装でき
る。

【００２０】なお、ワードに含まれる複数（ｎ個）のバ
イトそれぞれに対応して設けられたバイトコード処理ル
ーチンそれぞれは、対応するバイト位置に応じて最適化
を行う。したがって、各処理ルーチンは、オペランドを
取り出すためのビット操作や、次のバイトコードの読み
込みを必要とするかを、インタープリタの実行時に判断
する必要はない。

【００２１】ここの説明においては、４バイトを１ワー
ドとして処理の単位とするＣＰＵ上で、ワード境界から
始まる４個の１バイト命令Ａ，Ｂ，Ｃ，Ｄを実行する場
合を具体例とする。従来のインタプリタは、これら４つ
の命令を実行するために、合計７ワード分のデータをロ
ードする必要がある。この理由は、従来のインタプリタ
は、ワードの先頭（第１バイト）に位置する命令Ａを実
行する場合には、当該ワード（命令Ａ，Ｂ，Ｃ，Ｄを含
むワード）をロードすればよいのに対し、命令Ｂ，Ｃ，
Ｄそれぞれを実行する場合には、当該ワードの第２，第
３，第４バイトから、その次のワードの第１，第２，第
３バイトまでのそれぞれ１ワード分のデータをロードす
る必要があるので、結局、２ワードずつのロードが必要
になるためである。一方、以上のようにバイトコードの
ロードを最適化し、バイトコードの再利用を図る本発明
にかかるインタプリタは、これら４個の命令を含む１ワ
ードを１回、ロードするだけでよいので、本発明にかか
るインタプリタによると、ロードの回数を７回（７ワー
ド）から１回（１ワード）に大きく減らすことができ、
さらに、ＣＰＵのロード・ストアパイプラインの負荷が
大きく軽減される。

【００２２】さらに、６４ビット（８バイト）を処理単
位とするＣＰＵ上で８個の連続した命令Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈを実行する場合を具体例にする。こ
の場合、上述したのと同様な理由により、本発明にかか
るインタプリタを用いた場合には、これら８つの命令の
ために１ワードをロードすればよいのに対し、従来から
のインタプリタでは１５ワードのロードが必要になるの
で、ロードしなければならないワード数を１／１５に大
きく減らすことができる。

【００２３】［デコードオーバーヘッドの隠蔽］本発明
にかかるインタプリタにおいて、さらに、各ワードに含
まれるバイトそれぞれに対応して設けられたバイトコー
ド処理ルーチンは、次の次（２つ後の）バイトコードの
候補を、ＣＰＵのパイプラインの空きを利用して投機的
にデコードすることにより、バイトコードのデコードの
際に生じるオーバーヘッドを隠蔽する。ここで、２つ後
のバイトコードのオペコードの候補とは、次（１つ後）
のバイトコードが、出現頻度の高い命令フォーマットで
ある場合に、その次（２つ後）のバイトコードのオペコ
ードとなるバイトとして定義される。

【００２４】例えば、一般に、バイトコードには１バイ
ト命令が最も多く含まれるので、バイトコードに含まれ
る各処理ルーチンにおいて、各時点で実行されているバ
イトコードの終りから２バイト先（２つ後のバイト）
が、２つ後のバイトコードのオペコードである可能性が
最も高いと予測することができる。従って、各時点で実
行されているバイトの２つ先のバイトを、投機的にデコ
ードすることにより、ＣＰＵのパイプラインの空きを有
効利用できる。

【００２５】デコードする候補の数は、例えば、バイト
コード命令セットの設計で決まる特性である、出現頻度
の高い命令フォーマットの数とその出現頻度、および、
実行するＣＰＵの実行ユニット構成により決まる、各処
理ルーチンでの整数パイプラインの空きサイクル数によ
り、実測あるいは実験などにより決定される。各バイト
コード処理ルーチンは、そのバイトコードのフォーマッ
トに応じて、次のバイトコードのデコードが必要である
かを判断し、デコードが必要と判断した場合には、確定
したオペコードをデコードする。この場合、２つ後のバ
イトコードに対する投機的デコードは無駄になるが、出
現頻度の高いフォーマットについて投機的デコードを行
なうので、無駄になる確率は低い。

【００２６】さらに、各バイトコード処理ルーチンは、
投機的デコード処理のオーバーヘッドを最小限にするた
めに、投機的デコード結果を再利用する。このデコード
結果の再利用のためには、デコード結果を保持するレジ
スタ（以下、アドレスプールレジスタと記す）が、各ワ
ードに含まれるバイトそれぞれに対応づけて設けられ、
これらのアドレスプールレジスタには、対応するバイト
に対してオペコードの候補をデコードした結果が格納さ
れる。各処理ルーチンでは、新たにオペコードの候補と
なったバイトのみをデコードする。

【００２７】各バイトコード処理ルーチンは、各時点で
実行されているバイトコードの、次のバイトコードのオ
ペコードの位置に対応するアドレスプールレジスタか
ら、１つ後のバイトコードのデコード結果を取得する。
オペコードのバイト位置ごとに、バイトコード処理ルー
チンが別々に設けられているので、どのアドレスプール
レジスタから取得するかを実行時に判断する必要はな
い。

【００２８】［コンピュータネットワーク１］以下、本
発明にかかるバイトコード実行方法を応用したコンピュ
ータネットワーク１を説明する。図１は、本発明にかか
るバイトコード実行方法を応用したコンピュータネット
ワーク１の構成を示す図である。図１に示すように、コ
ンピュータネットワーク１は、サーバコンピュータ１
０、ＩＳＤＮ網等のデータ通信が可能な通信網２０およ
びクライアントコンピュータ３０から構成される。

【００２９】クライアントコンピュータ３０は、ｘ８６
系あるいはＰｏｗｅｒＰＣ系のＣＰＵ、メモリおよびこ
れらの周辺回路および等（図示せず）を含む一般的なコ
ンピュータのハードウェア３００、マイクロソフト社の
ＷｉｎｄｏｗｓあるいはＩＢＭ社のＯＳ２といったオペ
レーティングシステム（ＯＳ）３０２、Ｊａｖａ仮想マ
シン３２、ハードディスク装置（ＨＤＤ）、ＤＶＤ装置
等の記憶装置３４を含む。

【００３０】Ｊａｖａ仮想マシン３２は、ＪＩＴコンパ
イラ３２２、本発明にかかるバイトコード実行方法を適
用したバイトコードインタプリタ３２４、および、Ｊａ
ｖａ仮想マシンランタイム関数３２０を含む。サーバコ
ンピュータ１０は、クライアントコンピュータ３０と同
様な構成部分（図示を省略）を含む一般的なコンピュー
タであって、記憶装置３４と同様な記憶装置１０６およ
びＪａｖａコンパイラ１０２を含む。

【００３１】［Ｊａｖａコンパイラ１０２］サーバコン
ピュータ１０において、Ｊａｖａコンパイラ１０２は、
ユーザが作成し、記憶装置１０６に記憶されたＪａｖａ
プログラム１００を読み出してコンパイルし、クライア
ントコンピュータ３０側のＪａｖａ仮想マシン３２によ
り実行可能なＪａｖａバイトコード１０４を生成し、記
憶装置１０６に対して出力する。

【００３２】［記憶装置１０６］記憶装置１０６は、ユ
ーザによる操作に応じて、作成されたＪａｖａプログラ
ム１００を記憶・管理し、Ｊａｖａコンパイラ１０２に
対して出力する。また、１０６は、同様に、Ｊａｖａコ
ンパイラ１０２から入力されたバイトコード１０４を記
憶・管理し、外部からの要求に応じて、記憶・管理した
バイトコード１０４を、通信網２０を介してクライアン
トコンピュータ３０に対して送信する。

【００３３】［Ｊａｖａ仮想マシン３２］Ｊａｖａ仮想
マシン３２は、通信網２０および記録媒体４０等を介し
てクライアントコンピュータ３０に供給され、ハードウ
ェア３００のメモリにロードされて、ＯＳ３０２上で動
作する。Ｊａｖａ仮想マシン３２は、サーバコンピュー
タ１０から通信網２０を介して送られてきたバイトコー
ド１０４、または、記録媒体４０を介してえ３４に供給
されたバイトコード１０４を実行する。

【００３４】［Ｊａｖａランタイム関数３２０］Ｊａｖ
ａ仮想マシンランタイム関数は、Ｊａｖａの言語仕様の
うち、バイトコードの仕様以外の部分を処理する関数群
であって、例えば、まだメモリにロードされていないバ
イトコードを、記憶装置等からメモリにロードしたり、
オブジェクトを作成するために、メモリ内の領域を確保
したりする。

【００３５】［ＪＩＴコンパイラ３２２］Ｊａｖａ仮想
マシン３２において、ＪＩＴコンパイラ３２２は、バイ
トコード１０４をコンパイルし、ハードウェア３００の
ＣＰＵが実行可能なマシンコードの形式のバイトコード
３２４を生成する。生成されたマシンコード形式バイト
コード３２４は、ハードウェア３００のＣＰＵ（図示せ
ず）により実行される。

【００３６】［バイトコードインタプリタ３２６］バイ
トコードインタープリタ３２６は、ここまでに述べた本
発明にかかるバイトコード実行方法を実現するために必
要な構成部分を含み、バイトコード１０４を１命令ずつ
処理し、バイトコードごとに定義された操作を行う。ま
た、バイトコードインタープリタ３２６は、バイトコー
ドをＨＤＤ等の記憶装置や、通信網から読み込む、およ
び、ＯＳ３０２への要求など、バイトコード操作以外の
処理を、Ｊａｖａランタイム関数３２０を介して処理す
る。

【００３７】具体的には、下記（１）〜（４）の処理が
実行される。 （１）Ｊａｖａ仮想マシンランタイム関数は、Ｊａｖク
ラスが持っているクラス定数表を参照して、そのバイト
コードを含むクラスの名前(「クラス名」)を取得する。 （２）クラス名を、Ｊａｖａ実行時環境の仕様にしたが
って変換し、Ｊａｖａクラスのすべての情報を含んだ
「クラスファイル」の、ＯＳ上のファイル名を取得す
る。 （３）「クラスファイル」から、バイトコード、およ
び、クラス定数表など、Javaクラスのすべての情報をメ
モリ上に読み込む。 （４）メモリ上に読み込まれた、そのクラスで実装され
ているすべてのメソッドのバイトコードの中から必要な
バイトコードのアドレスを検索し、取得する。

【００３８】［バイトコードインタプリタ３２６の動
作］以下、図２〜図８を参照して、バイトコードインタ
プリタ３２６による本発明にかかるバイトコード実行処
理を中心に、コンピュータネットワーク１の動作を説明
する。図２は、図１に示したＪａｖａ仮想マシン３２の
バイトコードインタプリタ３２６の全体処理（Ｓ１）を
示すフローチャートである。図３は、図２に示したイン
タプリタ実行準備処理（Ｓ１０）を示すフローチャート
である。図４は、図２に示した投機的デコードの確認処
理（Ｓ１４）を示すフローチャートである。図５は、図
２に示したバイトコードの読み込み処理（Ｓ１６）を示
すフローチャートである。図６は、図２に示した投機的
デコード処理（Ｓ１８）を示すフローチャートである。
図７は、図２に示したメソッド呼び出し処理（Ｓ２０）
を示すフローチャートである。図８は、図７に示したメ
ソッドの実行処理（Ｓ２２）を示すフローチャートであ
る。

【００３９】なお、これらのこのフローチャートにおい
て、ハードウェア３００のＣＰＵ（ＰｏｗｅｒＰＣ６０
４）の１ワードは４バイト構成で、アドレスプールレジ
スタは４個用意され、３個のオペコードの候補が投機的
にデコードされる。また、バッファレジスタは、２個用
意され、間接ジャンプについてはＣＰＵアーキテクチャ
での方法を用いる。

【００４０】図２に示すように、バイトコードインタプ
リタ３２６は、図３を参照して後述するインタプリタ実
行準備処理（Ｓ１０）を行い、次に、ハードウェア３０
０のＣＰＵが処理単位とするワードに含まれる複数（ｋ
個）のバイトそれぞれに対して、バイトコード処理ルー
チン（Ｓ１２）を実行する。

【００４１】図３に示すように、インタプリタ実行準備
処理（Ｓ１０）のステップ１００（Ｓ１００）におい
て、バイトコードインタプリタ３２６は、バイトコード
１０４から、最初に実行するバイトコードを含む１ワー
ドを読み込み、ハードウェア３００のＣＰＵ内のレジス
タから選択したバッファレジスタに読み込む。

【００４２】本発明を適用したバイトコードインタープ
リタでは、すべての処理ルーチン（Ａ）は、その直前に
実行した処理ルーチン（Ｚ）が、処理ルーチンＡの処理
終了後にジャンプする飛び先アドレス(の候補)を、投機
的にデコードしていることを仮定している。しかし、最
初に実行する処理ルーチン（Ａ０）には、Zに相当する
処理ルーチン(Z0)が存在しないので、「インタープリタ
実行準備処理」では、Zが行うべき投機的デコードを
（Ｚ０が存在するかのように）行う。

【００４３】ステップ１０２（Ｓ１０２）において、バ
イトコードインタプリタ３２６がＳ１００の処理におい
て読み込んだワードに含まれるバイト（バイトコード）
の内、それぞれに対応するいずれかをデコードする。こ
こでは、最初に実行するバイトコード（あるいは、メソ
ッドの最初のバイトコード）を、確定的にデコードす
る。本発明における「バイトコードのデコード」は、そ
のバイトコードを処理する処理ルーチンのアドレスを求
めている。

【００４４】ステップ１０４（Ｓ１０４）において、バ
イトコードインタプリタ３２６は、最初に実行するバイ
トコードの処理ルーチンへのジャンプアドレスを設定す
る。ＰｏｗｅｒＰＣ６０４で間接ジャンプを行うには、
飛び先アドレスを、飛び先アドレス格納用の特定用途レ
ジスタに格納した後、間接ジャンプ命令を実行する。こ
こでは、特定用途レジスタに、飛び先アドレスを格納し
ている。

【００４５】Javaバイトコードでは、実行頻度の高い命
令の命令長は1バイト、2バイト、および3バイトなの
で、バイトコードインタープリタは、次のバイトコード
の命令長が前記命令長のいずれかである場合の、2つ後
のバイトコードのオペコードの候補として、PC+1、PC+
2、およびPC+3の3バイトを先行デコードする。ステップ
１０６（Ｓ１０６）において、バイトコードインタプリ
タ３２６は、バイト単位のアドレスＰＣ＋１（最初に実
行するバイトコードのアドレスＰＣの次のアドレス）の
１バイトが、オペコードであると仮定してデコードし、
デコード結果を、ハードウェア３００のＣＰＵ内に選択
されたアドレスプールレジスタ＃（ＰＣ＋１ＭＯＤ
４）に格納する。

【００４６】ステップ１０８（Ｓ１０８）において、バ
イトコードインタプリタ３２６は、アドレスＰＣ＋２
（最初に実行するバイトコードのアドレスＰＣの次のア
ドレス）の１バイトが、オペコードであると仮定してデ
コードし、デコード結果を、ハードウェア３００のＣＰ
Ｕ内に選択されたアドレスプールレジスタ＃（ＰＣ＋２
ＭＯＤ ４）に格納する。

【００４７】ステップ１１０（Ｓ１１０）において、バ
イトコードインタプリタ３２６は、アドレスＰＣ＋３
（最初に実行するバイトコードのアドレスＰＣの次のア
ドレス）の１バイトが、オペコードであると仮定してデ
コードし、デコード結果を、ハードウェア３００のＣＰ
Ｕ内に選択されたアドレスプールレジスタ＃（ＰＣ＋３
ＭＯＤ ４）に格納する。

【００４８】ステップ１１２（Ｓ１１２）において、バ
イトコードインタプリタ３２６は、最初のバイトコード
処理ルーチンにジャンプし、Ｓ１４（図２，４）に進
む。つまり、Ｓ１１０までの処理において、上記Ａ０の
仮定を満たすことができたので、ここでＡ０へジャンプ
し、バイトコードの実行を開始する。

【００４９】図２，４に示すように、ステップ１４（Ｓ
１４）の投機的デコードの確認処理のステップ１４０
（Ｓ１４０）において、バイトコードインタプリタ３２
６は、次のバイトコードのオペコードが先行してデコー
ドされているか否かを判断するために、その時点で実行
されているバイトコードの命令長が４バイト以上である
か否かを判断し、４バイト未満である場合には処理を終
了してＳ１２２（図２）の処理に進み、これ以外の場合
にはＳ１４２の処理に進む。

【００５０】ステップ１４２（Ｓ１４２）において、バ
イトコードインタプリタ３２６は、次のバイトコードを
デコードし、Ｓ１２０（図２）の処理に進む。つまり、
投機的デコードが間違っていた場合に、次のバイトコー
ド（ｂ）が確定的にデコードされ、Ｂのアドレスが求め
られる。

【００５１】また図２を参照する。ステップ１２０（Ｓ
１２０）において、バイトコードインタプリタ３２６
は、次のバイトコード処理ルーチンのアドレスを設定す
る。つまり、Ｓ１０４においてと同様に、特定用途レジ
スタに、飛び先アドレスが格納される。

【００５２】ステップ１６（Ｓ１６）のバイトコード読
み込み処理のステップ１６０（Ｓ１６０）において、図
５に示すように、バイトコードインタプリタ３２６は、
その時点で実行されているバイトコードが、バッファレ
ジスタにロードされている１ワード分を使い切ったか否
かを判断し、使い切った場合にはＳ１６２の処理に進
み、これ以外の場合には、Ｓ１２２（図２）の処理に進
む。

【００５３】ステップ１６２（Ｓ１６２）において、バ
イトコードインタプリタ３２６は、次の１ワードを、バ
ッファレジスタに読み込み、Ｓ１２２（図２）の処理に
進む。

【００５４】また図２を参照する。ステップ１２２（Ｓ
１２２）において、バイトコードインタプリタ３２６
は、バイトコードの仕様に応じた処理を行い、また、バ
イトコード実行位置を示すプログラムカウンタを、次の
バイトコードのアドレスに設定する。

【００５５】ステップ１８（Ｓ１８）の投機的デコード
処理のステップ１８０（Ｓ１８０）において、図６に示
すように、バイトコードインタプリタ３２６は、その時
点で実行されているバイトコードの命令長が３バイト以
上であるか否かを判断し、３バイト以上である場合には
Ｓ１８２の処理に進み、これ以外の場合にはＳ１８４の
処理に進む。なお、Ｓ１８の処理は、実際には、Ｓ１２
４の処理とＳ１２６の処理との間で行うのがもっとも効
率的である。このようにすると、分岐のときに無駄な投
機的デコードをしなくても済む。

【００５６】ステップ１８２（Ｓ１８２）において、バ
イトコードインタプリタ３６２は、次のバイトコードの
アドレスｎＰＣの次のアドレスｎＰＣ＋１の１バイトが
オペコードであると仮定してデコードし、デコード結果
を、ハードウェア３００内のレジスタから選択されたア
ドレスプールレジスタ＃（ｎＰＣ＋１ ＭＯＤ ４）に
格納する。

【００５７】ステップ１８４（Ｓ１８４）において、バ
イトコードインタプリタ３６２は、その時点で実行され
ているバイトコードの命令長が２バイト以上か否かを判
断し、２バイト以上の場合にはＳ１８６の処理に進み、
これ以外の場合にはＳ１８８の処理に進む。

【００５８】ステップ１８６（Ｓ１８６）において、バ
イトコードインタプリタ３２６は、アドレスｎＰＣ＋２
の１バイトをデコードし、デコード結果をアドレスプー
ルレジスタ＃（ｎＰＣ＋２ ＭＯＤ ４）に格納する。

【００５９】ステップ１８８（Ｓ１８８）において、バ
イトコードインタプリタ３２６は、アドレスｎＰＣ＋３
の１バイトをデコードし、デコード結果をアドレスプー
ルレジスタ＃（ｎＰＣ＋３ ＭＯＤ ４）に格納し、Ｓ
１２４（図２）の処理に進む。

【００６０】また図２を参照する。ステップ１２４（Ｓ
１２４）において、バイトコードインタプリタ３２６
は、その時点で実行しているバイトコードが、分岐しな
い命令であるか、あるいは、メソッド内への分岐命令で
あるか、メソッド呼び出し命令であるかを判断し、これ
らのいずれであるかに応じて、Ｓ１２６、Ｓ１２８ある
いはＳ２０の処理に進む。

【００６１】ステップ１２６（Ｓ１２６）において、バ
イトコードインタプリタ３２６は、バイトコード実行位
置を示すバイトコードインタープリタのプログラムカウ
ンタを、実行中のバイトコード次のアドレスに設定し、
次のバイトコード処理ルーチンに間接ジャンプし、Ｓ１
４の処理に戻る。

【００６２】ステップ１２８（Ｓ１２８）において、バ
イトコードインタプリタ３２６は、バイトコード実行位
置を示すプログラムカウンタを、分岐先に設定し、分岐
先の命令を実行し、Ｓ１０の処理に戻る。

【００６３】ステップ２０（Ｓ２０）のメソッド呼び出
し処理のＳ２００において、図７に示すように、バイト
コードインタプリタ３２６は、インタプリタに実行再開
に必要なデータ（実行中のバイトコードのアドレス、ス
タックポインタ、スタックフレームのベースアドレス
等）を保持する。

【００６４】ステップ２２（Ｓ２２）のメソッド実行処
理のＳ２２０において、図８に示すように、バイトコー
ドインタプリタ３２６は、その時点で実行しているバイ
トコードが分岐命令であるか否かを判断し、分岐命令で
ない場合には、分岐命令でないとして処理を終了してＳ
２０２（図７）の処理に進み（Ｓ２２２）、これ以外の
場合にはＳ２２４の処理に進む。なお、この判断は、す
べての処理ルーチンで行うが、Ｓ２２６以外の判断は、
処理ルーチン作成時にできるので、実行時に判断するオ
ーバーヘッドは生じない。Ｓ２２６の判断も、処理ルー
チン本来の処理の一部なので、追加の判断を行っている
わけではない。

【００６５】ステップ２２４（Ｓ２２４）において、バ
イトコードインタプリタ３２６は、その時点で実行して
いるバイトコードが、条件分岐命令であるか否かを判断
し、条件分岐命令である場合にはＳ２２６の処理に進
み、これ以外の場合にはＳ２３０の処理に進む。

【００６６】ステップ２２６（Ｓ２２６）において、バ
イトコードインタプリタ３２６は、Ｓ２２４において判
断された条件分岐命令の分岐条件が満たされているか否
かを判断し、満たされている場合にはＳ２２２の処理に
進み、これ以外の場合には、結果がメソッド内への分岐
であると判断して処理を終了し、Ｓ２０２（図７）の処
理に進む（Ｓ２２８）。

【００６７】ステップ２３０（Ｓ２３０）において、バ
イトコードインタプリタ３２６は、Ｓ２２４の処理にお
いて判断されたその時点で実行しているバイトコード
が、メソッド内への無条件分岐命令であるか否かを判断
し、無条件分岐命令である場合にはＳ２２８の処理に進
み、これ以外の場合にはＳ２３２の処理に進む。

【００６８】ステップ２３２（Ｓ２３２）において、バ
イトコードインタプリタ３２６は、Ｓ２３０の処理にお
いて判断されたその時点で実行しているバイトコード
が、ｃａｌｌ命令であるか否かを判断し、ｃａｌｌ命令
である場合には、結果がメソッド呼び出し命令であると
判断し、処理を収容してＳ２０２（図７）の処理に戻り
（Ｓ２３４）、これ以外の場合には、結果がリターン命
令であると判断し、処理を終了してＳ２０２（図７）の
処理に戻る（Ｓ２３６）。

【００６９】ステップ２０２（Ｓ２０２）において、バ
イトコードインタプリタ３２６は、Ｓ２００の処理にお
いて保存したデータをＣＰＵのレジスタあるいはバイト
コードインタープリタ３２６が、その実行に必要なデー
タを格納するために確保した、メモリの領域にロード
し、インタプリタの実行を再開し、Ｓ１０（図２）の処
理に戻る。

【００７０】［効果］以下、本発明をＰｏｗｅｒＰＣ６
０４プロセッサ用Ｊａｖａバイトコードインタプリタに
適用した場合を具体例として、本発明にかかるインタプ
リタの効果を示す。Ｊａｖａのバイトコードは、ほぼ全
ての命令のオペランドは４バイト以下なので、バッファ
レジスタを２個用意すれば、ほぼすべてのバイトコード
のオペランドをレジスタに格納しておくことができ、各
バイトコード処理ルーチンの先頭ですぐにオペランド生
成を始められる。つまり、従来、オペコードとオペラン
ドを同時にロードする最適化をした場合と同じ効果が得
られ、しかも、ロードの回数を減らせるので、本発明は
この点で優れている。

【００７１】また、Ｊａｖａのバイトコードの命令長
は、実行頻度の高い方から１バイト、２バイト、３バイ
トの順になっている。ＰｏｗｅｒＰＣ６０４プロセッサ
は、３個のオペコードの候補をパイプラインの空きを利
用してデコードでき、また、Ｊａｖａバイトコードの場
合、実行頻度で９０％以上のバイトコードが３バイト以
内なので、３個の投機的デコードできれば、９０％以上
の確率で、投機的デコードの効果が得られることが分か
る。

【００７２】投機的デコードの効果を検証するために、
まず、ＰｏｗｅｒＰＣ６０４におけるバイトコード処理
ルーチンの最小実行マシンサイクル数について考える。
インタプリタでは、処理ルーチンの最後で行う間接ジャ
ンプによるパイプラインのストールサイクル数と、間接
ジャンプの飛び先を決定するためのデコードのサイクル
数から、その処理ルーチンの最小実行サイクル数が決ま
り、どんなに処理 の簡単な処理ルーチンでも、実行サ
イクル数をこれより少なくすることはできない。

【００７３】Ｊａｖａバイトコードでは、実行頻度の高
いバイトコードの多くは処理の簡単なものなので、最小
実行サイクル数を減らすことにより、実行速度の高速化
が期待できる。つまり、従来のインタプリタを用いた場
合、最小実行サイクルは５サイクルであるのに対し、本
発明をＪａｖａバイトコードインタプリタに適用した場
合、最小実行サイクル数を４サイクルに減らすことがで
きる。ここに示した１サイクルの差は、投機的デコード
によりデコードオーバーヘッドが隠蔽された結果であ
る。つまり、投機的デコードにより、バイトコードに含
まれる簡単な処理ルーチンは、最大２０％高速化され
る。

【００７４】次に、ＣＰＵのロードストアパイプライン
の負荷について考える。実行頻度の高いバイトコードの
処理ルーチンについて、処理ルーチンあたりのロード・
ストア命令の平均実行サイクル数は、従来のインタプリ
タを用いた場合には、３．８２サイクルであるのに対
し、本発明にかかるインタプリタを用いた場合には、
２．４３サイクルと大幅に減少する。

【００７５】なお、この平均実行サイクル数は、ｅＳｕ
ｉｔ（ロータス社の１００％ピュアＪａｖａの統合オフ
ィスアプリケーションで、デスクトップ環境、表計算、
ワープロ、予定表などを備えている）の実行プロファイ
ルから求めた実行頻度の高いバイトコードについて、必
要なロード・ストア命令数と、ワード境界にアラインさ
れないメモリアクセスによる平均ストールサイクルの和
に、バイトコードごとの出現確率をかけたものを積算し
て求められ、ＰｏｗｅｒＰＣ６０４のロード・ストアユ
ニットの使用率が１００％の場合に、各処理ルーチンで
メモリアクセスに必要なサイクル数の平均を表す。

【００７６】実際のプログラムでは、アウトオブオーダ
ー実行（ＣＰＵが命令を実行する際に、実行時に命令間
の依存関係を解析し、可能ならば、ＣＰＵ内の実行ユニ
ットで命令を実行する順序を、プログラム中の機械語命
令の順番とは変えて実行することで、パイプラインのス
トールを防ぎ、実行速度を向上するＣＰＵの設計手法の
一つ）を行っても、一般に、ＣＰＵのロード・ストア
ユニットの使用率が１００％になることはない。したが
って、従来のインタプリタによると、実際の処理ルーチ
ンあたりのロード・ストア命令の平均実行サイクル数は
４サイクルを越えると考えられ、投機的デコードによる
最適化を行って最小実行サイクル数が４サイクルになっ
ても、ロード・ストアユニットがボトルネックとなり投
機的デコードで期待できる効果はほとんど得られない。

【００７７】一方、本発明にかかるインタプリタを用い
た場合には、投機的デコードを行った場合の最小実行サ
イクルである４サイクルまで、１．５７7サイクル（＝
４−２．４３）分の余裕があるので、ＰｏｗｅｒＰＣ６
０４のロード・ストアユニットがボトルネックとなるこ
とはない。したがって、本発明にかかるインタプリタを
用いて、デコードオーバーヘッドの隠蔽と、ロード・ス
トアユニットの平均使用率の改善を同時に行うことによ
り、Ｊａｖａバイトコードの実行速度を向上することが
できる。さらに具体的には、ＣａｆｆｅｉｎｅＭａｒｋ
３．０ベンチマークのグラフィックを使わないベンチマ
ークにより、本発明を適用したＡＩＸ用Ｊａｖａバイト
コードインタプリタは、本発明を適用しない従来のＪａ
ｖａバイトコードインタプリタよりも、平均４０％、Ｊ
ａｖａバイトコードを高速に実行することが確認され
た。

【００７８】

【発明の効果】以上述べたように、本発明に係るバイト
コード実行装置およびその方法によれば、インタープリ
タの実行速度を制限する要因を解決し、バイトコードを
高速に実行することができる。また、本発明に係るバイ
トコード実行装置およびその方法は、特に、仮想マシン
のバイトコードの高速実行に適している。

【図面の簡単な説明】

【図１】本発明にかかるバイトコード実行方法を応用し
たコンピュータネットワークの構成を示す図である。

【図２】図１に示したＪａｖａ仮想マシンのバイトコー
ドインタプリタの全体処理（Ｓ１）を示すフローチャー
トである。

【図３】図２に示したインタプリタ実行準備処理（Ｓ１
０）を示すフローチャートである。

【図４】図２に示した投機的デコードの確認処理（Ｓ１
４）を示すフローチャートである。

【図５】図２に示したバイトコードの読み込み処理（Ｓ
１６）を示すフローチャートである。

【図６】図２に示した投機的デコード処理（Ｓ１８）を
示すフローチャートである。

【図７】図２に示したメソッド呼び出し処理（Ｓ２０）
を示すフローチャートである。

【図８】図７に示したメソッドの実行処理（Ｓ２２）を
示すフローチャートである。

【符号の説明】

１・・・コンピュータネットワーク １０・・・サーバコンピュータ １０６・・・記憶装置 １０２・・・Ｊａｖａコンパイラ ２０・・・通信網 ３０・・・クライアントコンピュータ ３００・・・ハードウェア ３０２・・・ＯＳ ３２・・・Ｊａｖａ仮想マシン ３２２・・・ＪＩＴコンパイラ ３２４・・・バイトコードインタプリタ ３２０・・・Ｊａｖａ仮想マシンランタイム関数 ３４・・・記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 秀昭 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (56)参考文献 特開 平４−77925（ＪＰ，Ａ) 特開 平10−207707（ＪＰ，Ａ) 特開 平２−206836（ＪＰ，Ａ) 特表2000−506635（ＪＰ，Ａ) 神保進一・他，「ＡＭＤ−Ｋ７登場 １ＧＨｚ時代へ」，日経バイト，日本, 日経ＢＰ社，1999年 ７月22日，Ｎｏ. 193，ｐｐ．110−122，ＩＳＳＮ：0289 −6508 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/22 - 9/42 G06F 9/45 ＣＳＤＢ（日本国特許庁) ＪＳＴファイル（ＪＯＩＳ) ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＷＰＩ／Ｌ（ＤＩＡＬＯＧ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】バイト単位で命令長が変化しうる複数の種
   類の命令を、それぞれ複数のバイトを含むワードを処理
   単位とするＣＰＵで順次、実行するバイトコード実行装
   置であって、 バイトコードに対応したバイトコード処理ルーチンが、 前記バイトコードを前記ワード単位で読み出し、任意の
   時点で実行されている前記命令の、そのバイトコード命
   令セットの特性で決まる２つ以上後のバイトを、前記命
   令のオペコードとして先行してデコードし、先行デコー
   ド結果とする先行デコード手段と、 前記任意の時点で実行されている前記命令の種類に基づ
   いて、前記任意の時点で実行されている命令の次の命令
   のオペコードが、先行してデコードされている場合に
   は、次に、前記先行デコード結果を実行し、これ以外の
   場合には、前記任意の時点で実行されている前記命令の
   次のバイトをデコードして実行するバイトコード実行手
   段とを有するバイトコード実行装置。
2. 【請求項２】バイト単位で命令長が変化しうる複数の種
   類の命令を、それぞれ複数のバイトを含むワードを処理
   単位とするＣＰＵで順次、実行するバイトコード実行方
   法であって、 バイトコードに対応したバイトコード処理ルーチンが、 前記バイトコードを前記ワード単位で読み出し、任意の
   時点で実行されている前記命令の、そのバイトコード命
   令セットの特性で決まる２つ以上後のバイトを、前記命
   令のオペコードとして先行してデコードし、先行デコー
   ド結果とし、 前記任意の時点で実行されている前記命令の種類に基づ
   いて、前記任意の時点で実行されている命令の次の命令
   のオペコードが、先行してデコードされている場合に
   は、次に、前記先行デコード結果を実行し、これ以外の
   場合には、前記任意の時点で実行されている前記命令の
   次のバイトをデコードして実行するバイトコード実行方
   法。
3. 【請求項３】バイト単位で命令長が変化しうる複数の種
   類の命令を、それぞれ複数のバイトを含むワードを処理
   単位とするＣＰＵで順次、実行するバイトコード実行を
   行うプログラムを記録した、コンピュータ読取り可能な
   記録媒体であって、 前記プログラムがバイトコードに対応したバイトコード
   処理ルーチンを有しており、当該バイトコード処理ルー
   チンが、前記バイトコードを前記ワード単位で読み出
   し、任意の時点で実行されている前記命令の、そのバイ
   トコード命令セットの特性で決まる２つ以上後のバイト
   を、前記命令のオペコードとして先行してデコードし、
   先行デコード結果するステップと、 前記任意の時点で実行されている前記命令の種類に基づ
   いて、前記任意の時点で実行されている命令の次の命令
   のオペコードが、先行してデコードされている場合に
   は、次に、前記先行デコード結果を実行し、これ以外の
   場合には、前記任意の時点で実行されている前記命令の
   次のバイトをデコードして実行するステップとをコンピ
   ュータに実行させる、コンピュータ読取り可能な記録媒
   体。