JP3504472B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3504472B2
JP3504472B2 JP26304897A JP26304897A JP3504472B2 JP 3504472 B2 JP3504472 B2 JP 3504472B2 JP 26304897 A JP26304897 A JP 26304897A JP 26304897 A JP26304897 A JP 26304897A JP 3504472 B2 JP3504472 B2 JP 3504472B2
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film resistor
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一富 森
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、衛星通信、地上
マイクロ波通信、移動体通信等に使用される高周波高出
力トランジスタを有する半導体装置に関し、特に高周波
高出力トランジスタの安定化回路の実装上の構成の改善
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a high frequency and high output transistor used for satellite communication, terrestrial microwave communication, mobile communication, etc., and more particularly to mounting on a stabilizing circuit of the high frequency and high output transistor. Concerning configuration improvements.

【0002】[0002]

【従来の技術】一般に、ソース接地もしくはエミッタ接
地トランジスタ素子を用いて高出力増幅器等の半導体装
置を形成する際、周波数が低い場合には、利得が大きく
なるため、トランジスタや回路の帰還成分により不安定
動作となる、つまりトランジスタのSパラメータより求
めた安定係数Kが1以下となるため、従来から、安定化
回路を内蔵したトランジスタが提案されている。
2. Description of the Related Art Generally, when a semiconductor device such as a high-power amplifier is formed by using a source-grounded or emitter-grounded transistor element, if the frequency is low, the gain becomes large, so that the feedback component of the transistor or the circuit causes an error. Since a stable operation is achieved, that is, the stability coefficient K obtained from the S parameter of the transistor is 1 or less, a transistor including a stabilizing circuit has been conventionally proposed.

【0003】従来の安定化回路を内蔵した半導体装置と
して、例えば特開平1ー132171号公報に記載され
たものがあり、図9〜図11は上記文献にに示されたG
aAsFETを用いた半導体装置の回路図または上記半
導体装置の平面図である。
As a conventional semiconductor device having a built-in stabilizing circuit, there is a semiconductor device described in, for example, Japanese Patent Application Laid-Open No. 1-132171, and FIGS. 9 to 11 show the G shown in the above document.
It is a circuit diagram of a semiconductor device using aAsFET or a plan view of the semiconductor device.

【0004】図9において、1はソース電極、2はゲー
ト電極、3はドレイン電極、4はこれらの電極1〜3を
有するFET、5はFET4に並列に挿入した抵抗、6
はDC(直流)成分をカットするためのキャパシタ、7
は入力整合回路、8はゲート電極バイアス回路、9は出
力整合回路、10はドレイン電極バイアス回路である。
この半導体装置では、FET4の入力側に並列に挿入さ
れた抵抗5が安定化回路を構成している。FET4の入
力インピーダンスと、並列抵抗5の大きさとの比によっ
て安定化の度合いを変えることができ、入力インピーダ
ンスと比較して抵抗5の値を小さくするほど、その抵抗
5を流れる電流が大きくなるので、抵抗5で消費される
成分が増えて、より安定化することができる。
In FIG. 9, 1 is a source electrode, 2 is a gate electrode, 3 is a drain electrode, 4 is an FET having these electrodes 1 to 5, 5 is a resistor inserted in parallel with FET 4, and 6 is a resistor.
Is a capacitor for cutting DC (direct current) component, 7
Is an input matching circuit, 8 is a gate electrode bias circuit, 9 is an output matching circuit, and 10 is a drain electrode bias circuit.
In this semiconductor device, the resistor 5 inserted in parallel to the input side of the FET 4 constitutes a stabilizing circuit. The degree of stabilization can be changed by the ratio of the input impedance of the FET 4 and the size of the parallel resistance 5. The smaller the value of the resistance 5 compared to the input impedance, the larger the current flowing through the resistance 5. , The component consumed by the resistor 5 increases, and the resistance can be further stabilized.

【0005】次に、図10において、11はFET4の
入力に直列に挿入した抵抗であり、その他は図9と同様
である。この半導体装置では、FET4の入力側に直列
に挿入した抵抗11が安定化回路を構成し、FET4の
安定化を図っている。具体的には、FET4の入力イン
ピーダンスと、直列抵抗11の大きさとの比によって安
定化の度合いを変えることができ、入力インピーダンス
と比較して抵抗11の値を大きくするほど、抵抗11で
消費される成分が増えて、より安定化することができ
る。
Next, in FIG. 10, reference numeral 11 is a resistor inserted in series with the input of the FET 4, and the others are the same as those in FIG. In this semiconductor device, the resistor 11 inserted in series on the input side of the FET 4 constitutes a stabilizing circuit to stabilize the FET 4. Specifically, the degree of stabilization can be changed by the ratio of the input impedance of the FET 4 and the size of the series resistor 11. The larger the value of the resistor 11 compared with the input impedance, the more the resistor 11 consumes the power. It can be more stabilized by increasing the amount of ingredients.

【0006】図11は図10に示した安定化回路をGa
AsFET基板上に構成した例を説明する図である。図
11(a)はGaAsFET基板上に形成した安定化回
路の平面図、図11(b)は図11(a)A−A断面図
である。図11において、1はソース電極、2はゲート
電極、3はドレイン電極、4は上記ソース電極1,ゲー
ト電極2,ドレイン電極3を有するFET、11は抵
抗、13はGaAs基板、14はボンディングメタルで
あり、ゲート電極2とボンディングメタル14との間に
挿入した抵抗11はバリアメタルにより構成し、FET
4の安定化を図っている。
FIG. 11 shows the stabilizing circuit shown in FIG.
It is a figure explaining the example comprised on the AsFET substrate. FIG. 11A is a plan view of a stabilizing circuit formed on a GaAsFET substrate, and FIG. 11B is a sectional view taken along line AA of FIG. 11A. In FIG. 11, 1 is a source electrode, 2 is a gate electrode, 3 is a drain electrode, 4 is an FET having the source electrode 1, the gate electrode 2 and the drain electrode 3, 11 is a resistor, 13 is a GaAs substrate, and 14 is a bonding metal. The resistor 11 inserted between the gate electrode 2 and the bonding metal 14 is made of a barrier metal,
We are aiming for stabilization of 4.

【0007】また、従来の高周波高出力増幅器等の電力
合成形トランジスタの半導体装置においては、合成され
る各トランジスタの入出力端にリアクタンス成分および
抵抗成分に対する整合回路を設けていた。図12は従来
の高出力増幅器を示す回路図である。図において、15
はゲート入力端子、16a,16bは入力線路、4a,
4bはFET、17は抵抗、18a,18bは出力線
路、19はドレイン出力端子、20a,20bは出力線
路、21は抵抗、22a,22bは入力線路である。こ
の図では、FET4の入出力インピーダンスを線路20
a,20b,22a,22bにより抵抗成分のみに変換
した後、(1/4)λs (λs :伝播波長)の線路16
a,16b、18a,18b、及び抵抗17,21から
なる分配、合成回路により各々の出力を合成している。
抵抗17,抵抗21は(1/4)λs の合成回路をウイ
ルキンソン形とし、両線路間のアイソレーション特性を
維持するために設けたものである。
Further, in a conventional power combining type transistor semiconductor device such as a high frequency and high output amplifier, a matching circuit for reactance and resistance components is provided at the input and output ends of each combined transistor. FIG. 12 is a circuit diagram showing a conventional high output amplifier. In the figure, 15
Is a gate input terminal, 16a and 16b are input lines, 4a,
4b is an FET, 17 is a resistor, 18a and 18b are output lines, 19 is a drain output terminal, 20a and 20b are output lines, 21 is a resistor, and 22a and 22b are input lines. In this figure, the input / output impedance of the FET 4 is the line 20.
After being converted into a resistance component only by a, 20b, 22a, and 22b, the line 16 of (1/4) λs (λs: propagation wavelength)
The respective outputs are combined by a distribution / combining circuit composed of a, 16b, 18a, 18b and resistors 17, 21.
The resistors 17 and 21 are Wilkinson type synthetic circuits of (1/4) λs, and are provided to maintain isolation characteristics between both lines.

【0008】[0008]

【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されていて、トランジスタに対し並列
抵抗や直列抵抗として働く安定化回路を有する半導体装
置では、並列抵抗や直列抵抗の抵抗値が一定で固定であ
るため、トランジスタの特性差によっては、安定化回路
を別途外付け部品として実装接続を必要とするという課
題があった。
The conventional semiconductor device is
In a semiconductor device configured as described above and having a stabilizing circuit that acts as a parallel resistance or a series resistance with respect to a transistor, the resistance value of the parallel resistance or the series resistance is fixed and fixed, and therefore, depending on the characteristic difference of the transistor, However, there is a problem that the stabilization circuit needs to be mounted and connected as an external component separately.

【0009】また、トランジスタに対し並列抵抗として
働く安定化回路を有する半導体装置やアイソレーション
抵抗を有するウイルキンソン形の電力合成形トランジス
タの半導体装置では、安定化回路を構成する並列抵抗や
アイソレーション抵抗が入力線路に対して左右非対称に
接続されるため、トランジスタを構成する各セルから上
記各抵抗体までの経路長に差が生じるという課題があっ
た。
In addition, in a semiconductor device having a stabilizing circuit that acts as a parallel resistance with respect to a transistor and a Wilkinson type power combining type semiconductor device having an isolation resistor, the parallel resistor and the isolation resistor forming the stabilizing circuit are Since the connections are asymmetrical with respect to the input line, there is a problem in that there is a difference in the path length from each cell forming the transistor to each of the resistors.

【0010】また、電力合成形のトランジスタを有する
半導体装置において、合成される各トランジスタの入出
力端のリアクタンス成分に対する整合回路が一定である
ため、トランジスタの入出力インピーダンスの特性差に
よっては、リアクタンス成分を打ち消すことができなく
なるという課題があった。
In a semiconductor device having power combining type transistors, since the matching circuit for the reactance components at the input / output ends of each combined transistor is constant, the reactance components may differ depending on the characteristic difference of the input / output impedance of the transistors. There was a problem that it could not be canceled.

【0011】本発明は、上記のような課題を解決するた
めになされたものであり、高周波高出力トランジスタの
複数の各入力パッドもしくは複数の各セルから安定化回
路を構成する抵抗体までの経路長を等しくなるようにし
て、トランジスタを構成する複数のセルに均等に安定化
動作をさせる半導体装置を得ることを目的とする。さら
に、安定化回路を構成する抵抗体およびキャパシタを接
続するワイヤ配線を適当に選択することで、安定化およ
び整合において、トランジスタの特性差に対応して安定
化特性を同一基板を用いて簡便に得られるる半導体装置
を得ることを目的とする。
The present invention has been made to solve the above problems, and provides a path from a plurality of input pads or a plurality of cells of a high-frequency high-power transistor to a resistor constituting a stabilizing circuit. It is an object of the present invention to obtain a semiconductor device having equal lengths so that a plurality of cells forming a transistor are uniformly stabilized. Furthermore, by appropriately selecting the wire wiring that connects the resistor and the capacitor that form the stabilization circuit, the stabilization characteristics can be easily adjusted by using the same substrate in accordance with the transistor characteristic difference in stabilization and matching. It is an object to obtain a semiconductor device to be obtained.

【0012】[0012]

【課題を解決するための手段】上記の目的を達成するた
めに、請求項1に係る発明の半導体装置は、高周波高出
力トランジスタの入力パッドと入力整合回路との間に安
定化回路を有する半導体装置において、上記安定化回路
は、上記入力整合回路を構成する入力線路のマイクロス
トリップ線路上に、上記トランジスタと平行かつ上記入
力線路と等幅に設けた上記トランジスタに対し並列抵抗
として働く薄膜抵抗体と、上記マイクロストリップ線路
に沿って両側に片面接地として設けて安定化回路の薄膜
抵抗と直列キャパシタとして働くキャパシタと、を設
け、上記トランジスタの入力パッドと入力整合回路とを
接続するワイヤ配線を上記薄膜抵抗体の真上を渡して、
それぞれ平行に設け、また上記キャパシタと上記薄膜抵
抗体とを接続するワイヤ配線を設けて、上記薄膜抵抗体
と上記キャパシタの直列回路が上記トランジスタに対し
並列に接続される安定化回路を構成することを特徴とす
る。
To achieve the above object, according to the Invention The semiconductor device of the invention according to claim 1 includes a stabilization circuit between the input pad and the input matching circuit of the high-frequency high-power transistor In a semiconductor device, the above stabilizing circuit
Is a microstrip line path of input lines constituting the input matching circuit, parallel to and above fill and the transistor
Parallel resistance to the above transistor provided in the same width as the force line
Thin film resistor acting as the above and the above microstrip line
Stabilization circuit thin film provided as one side ground on both sides along
Set up a resistor and a capacitor that works as a series capacitor.
The input pad of the transistor and the input matching circuit
Pass the wire wiring to connect directly above the thin film resistor,
They are provided in parallel, and the capacitor and thin film resistor are
It is characterized in that a wire wiring for connecting with an antibody is provided to form a stabilizing circuit in which a series circuit of the thin film resistor and the capacitor is connected in parallel to the transistor.

【0013】 また、請求項2に係る発明の半導体装置
は、高周波高出力トランジスタの入力パッドと入力整合
回路との間に安定化回路を有する半導体装置において、
上記安定化回路は、上記入力整合回路を構成する入力線
路のマイクロストリップ線路上に、上記トランジスタと
平行かつ上記入力線路と等幅に設けた上記トランジスタ
に対し並列抵抗として働く複数の段をもつ薄膜抵抗体
と、上記マイクロストリップ線路に沿って両側に片面接
地として設けて安定化回路の薄膜抵抗と直列キャパシタ
と、を設け、上記トランジスタの入力パッドと入力整合
回路とを接続するワイヤ配線を上記複数の段をもつ薄膜
抵抗体の真上を渡して、それぞれ平行に設け、上記キャ
パシタと薄膜抵抗のどの段を接続するかにより、トラン
ジスタに対し並列抵抗として働く薄膜抵抗の抵抗値を調
整することが可能な安定化回路を構成することを特徴と
する。
Further, the semiconductor device of the invention according to claim 2, in a semiconductor device having a stabilization circuit between the input pad and the input matching circuit of the high-frequency high-power transistor,
The stabilizing circuit includes the transistor and the transistor on the microstrip line of the input line forming the input matching circuit.
The transistor provided in parallel and in the same width as the input line
Thin film resistor with multiple steps acting as parallel resistors for
And one-sided contact on both sides along the above microstrip line
Stabilization circuit thin film resistor and series capacitor
And, and input matching with the input pad of the above transistor
The wire wiring connecting the circuit by passing directly above the thin film resistor having a plurality of stages, provided in parallel, respectively, the calibration
Depending on which stage of the capacitor and thin film resistor is connected, the transistor
Adjust the resistance value of the thin film resistor that acts as a parallel resistor to the resistor.
It is characterized in that a stabilizing circuit that can be adjusted is configured.

【0014】[0014]

【0015】[0015]

【課題を解決するための手段】また、請求項3に係る発
明の半導体装置は、高周波高出力トランジスタの入力パ
ッドと入力整合回路との間に安定化回路を有する半導体
装置において、上記安定化回路は、上記入力整合回路を
構成する入力線路のマイクロストリップ線路上に、上記
トランジスタと平行かつ上記入力線路と等幅に設けた上
記トランジスタに対し並列抵抗として働く薄膜抵抗体と
直列抵抗として働く薄膜抵抗体と上記直列抵抗の抵抗値
を調整する働きの薄膜抵抗体と、上記マイクロストリッ
プ線路に沿って両側に片面接地として設けて安定化回路
の薄膜抵抗と直列キャパシタとして働くキャパシタと、
を設け、上記トランジスタの入力パッドと入力整合回路
とを接続するワイヤ配線を上記薄膜抵抗体の真上を渡し
て、それぞれ平行に設け、また上記キャパシタと上記薄
膜抵抗体とを接続するワイヤ配線を設けて、上記薄膜抵
抗体と上記キャパシタの直列回路が上記トランジスタに
対し並列に接続される安定化回路を構成し、かつ上記ト
ランジスタに対し直列に接続される安定化回路を構成す
ることを特徴とする。
[Means for Solving the Problems] Further, according to claim 3,
Ming semiconductor device is a semiconductor device having a stabilization circuit between the input pad and the input matching circuit of the high-frequency high-power transistor, the stabilization circuit includes a microstrip line of input lines constituting the input matching circuit Above, above
Above the input line and parallel to the transistor
A thin film resistor that acts as a parallel resistor to the transistor
Resistance value of the thin film resistor acting as series resistance and the above series resistance
The thin film resistor that functions to adjust the
Stabilization circuit with one side grounded on both sides along the track
A thin film resistor and a capacitor that works as a series capacitor,
The input pad of the above transistor and the input matching circuit
Wires for connecting to and are provided in parallel, directly above the thin film resistor, and the capacitor and the thin film resistor are connected.
Provide a wire wiring to connect with the membrane resistor, and
The series circuit of the antibody and the capacitor is connected to the transistor.
On the other hand, a stabilizing circuit connected in parallel to the transistor and a stabilizing circuit connected in series to the transistor are configured.

【0016】 また、請求項の発明に係わる半導体装
置は、高周波高出力トランジスタを構成する複数Nのセ
ルと入力整合回路との間に安定化回路を有する半導体装
置において、上記安定化回路として、上記入力整合回路
を構成する入力線路のマイクロストリップ線路パターン
上のトランジスタ側に、各セルに対して直列抵抗として
働く薄膜抵抗体と、並列抵抗として働く薄膜抵抗体の一
対を入力線路方向に並べその両端部の入力線路パターン
を電極部とし、上記入力線路パターン上の1セルに対応
する薄膜抵抗体のパターンを入力線路パターン幅方向に
N対を設け、上記入力線路パターン上のパターン幅方向
に隣接する、N個の上記直列抵抗として働く薄膜抵抗体
の相互間および並列抵抗として働く薄膜抵抗体の相互間
は絶縁され、上記各セルに対応して上記薄膜抵抗体間を
つなぐの電極部相互間はアイソレーション抵抗として働
く薄膜抵抗体を設け、上記各セルに対して並列抵抗とし
て働く薄膜抵抗体のトランジスタ側端は上記入力線路パ
ターンで共通の電極を構成し、上記入力線路のマイクロ
ストリップ線路パターンのトランジスタ側の両側近傍に
片側接地のキャパシタを配置し、トランジスタを構成す
る各セルと、上記各セルに対応する上記薄膜抵抗体間の
電極部との間にそれぞれワイヤ配線を設け、上記入力線
路パターン上のトランジスタ側端の共通の電極と上記キ
ャパシタの反接地側電極との間にワイヤ配線を設け、各
セルに対して並列抵抗として働く上記薄膜抵抗体、直列
抵抗として働く上記薄膜抵抗体および隣接する各セルの
入力線路間でアイソレーション抵抗として働く薄膜抵抗
体を一体化した、各セル毎の安定化回路を備えたことを
特徴とする。
A semiconductor device according to a fourth aspect of the present invention is a semiconductor device having a stabilizing circuit between a plurality of N cells forming a high frequency and high output transistor and an input matching circuit, wherein the stabilizing circuit is: On the transistor side on the microstrip line pattern of the input line that constitutes the input matching circuit, a pair of a thin film resistor that acts as a series resistor and a thin film resistor that acts as a parallel resistor for each cell are arranged in the input line direction. The input line patterns at both ends are used as electrodes, and N pairs of thin-film resistor patterns corresponding to one cell on the input line pattern are provided in the input line pattern width direction, and are adjacent in the pattern width direction on the input line pattern. The N thin film resistors acting as the series resistors and the thin film resistors acting as the parallel resistors are insulated from each other. A thin film resistor that acts as an isolation resistor is provided between the electrode parts that connect the thin film resistors corresponding to cells, and the transistor side end of the thin film resistor that acts as a parallel resistor for each cell is the input line. A common electrode is formed by a pattern, one-side grounded capacitors are arranged near both sides on the transistor side of the microstrip line pattern of the input line, each cell forming the transistor, and the thin film resistor corresponding to each cell. Wire wires are respectively provided between the electrodes and between the electrodes, and wire wires are provided between the common electrode on the transistor side end on the input line pattern and the anti-ground side electrode of the capacitor, and parallel to each cell. The thin film resistor acting as a resistor, the thin film resistor acting as a series resistor, and an isolation resistor between the input lines of adjacent cells. Integrating a thin film resistor acting Te, characterized by comprising a stabilizing circuit for each cell.

【0017】 また、請求項の発明に係わる半導体装
置は、複数のシングルエンド型の高周波高出力トランジ
スタ回路を有する半導体装置において、高周波高出力ト
ランジスタを複数有し、各トランジスタの複数の入力パ
ッドと入力整合回路との間にアイソレーション回路を有
する半導体装置において、上記アイソレーション回路と
して、上記入力整合回路を構成する入力線路のマイクロ
ストリップ線路パターン上のトランジスタ側に、薄膜抵
抗体を上記マイクロストリップ線路パターンと等幅に設
け、この薄膜抵抗体の入力線路方向の両端部のマイクロ
ストリップ線路パターンを電極部とし、上記トランジス
タの複数の入力パッドと、上記入力線路パターン上の上
記薄膜抵抗体の反トランジスタ側の電極部との間に複数
のワイヤ配線を上記薄膜抵抗体の真上を渡して、それぞ
れ平行に設け、隣接する同様構成の上記トランジスタの
入力線路パターン上のトランジスタ側に設けた薄膜抵抗
体のトランジスタ側端の電極部同士を接続するワイヤ配
線を設けたことを特徴とする。
A semiconductor device according to a fifth aspect of the present invention is a semiconductor device having a plurality of single-ended high-frequency high-output transistor circuits, which has a plurality of high-frequency high-output transistors and a plurality of input pads for each transistor. In a semiconductor device having an isolation circuit between the input matching circuit and the input matching circuit, a thin film resistor is provided on the transistor side on the microstrip line pattern of the input line forming the input matching circuit as the isolation circuit. The same width as the pattern is provided, and the microstrip line patterns at both ends of the thin film resistor in the input line direction are used as electrode parts. The plurality of input pads of the transistor and the anti-transistor of the thin film resistor on the input line pattern are provided. Above multiple wire wiring between the side electrode part Wire wires that connect the electrode parts at the transistor side end of the thin film resistor provided on the transistor side on the input line pattern of the above-mentioned transistor of the same structure adjacent to each other across the thin film resistor. It is characterized by being provided.

【0018】 また、請求項の発明に係わる半導体装
置は、高周波高出力トランジスタ回路を複数有する半導
体装置において、隣接するトランジスタ回路が、トラン
ジスタと入力整合回路の接続位置に、抵抗体の一端の電
極を接続する上記抵抗体とキャパシタの直列回路を有
し、上記キャパシタの他端の電極同士を互いに接続する
構成を、上記トランジスタの入力整合回路を構成する入
力線路のマイクロストリップ線路パターン上のトランジ
スタ側に、薄膜抵抗体を上記マイクロストリップ線路パ
ターンと等幅に設け、この薄膜抵抗体の入力線路方向の
両端部のマイクロストリップ線路パターンを電極部と
し、上記トランジスタの入力整合回路を構成する入力線
路のマイクロストリップ線路パターンのトランジスタ側
端部のパターン間に、その入力線路パターンとほぼ等幅
のキャパシタをその両端電極部を上記入力線路パターン
に接続して設け、上記トランジスタの複数の入力パッド
と上記入力線路パターン上の上記薄膜抵抗体の反トラン
ジスタ側の電極部との間に複数のワイヤ配線を上記薄膜
抵抗体の真上を渡して、それぞれ平行に設け、隣接する
トランジスタの上記キャパシタのトランジスタ側の電極
部間にワイヤ配線を設けて構成することを特徴とする。
Further, the semiconductor device according to the invention of claim 6, in a semiconductor device having a plurality of high-frequency high-power transistor circuit, adjacent transistors data circuits is at the connection position of the transistor and the input matching circuit, one end of the resistor A series circuit of the resistor and the capacitor for connecting the electrodes of the capacitor, and the electrodes of the other end of the capacitor are connected to each other on the microstrip line pattern of the input line constituting the input matching circuit of the transistor. On the transistor side, a thin film resistor is provided with the same width as the above microstrip line pattern, and the microstrip line patterns at both ends of this thin film resistor in the input line direction are used as electrodes, and an input that constitutes an input matching circuit of the above transistor Between the pattern on the transistor side of the microstrip line pattern of the line, Of the input line pattern, a capacitor having substantially the same width as that of the input line pattern is connected to the input line pattern, and a plurality of input pads of the transistor and electrodes of the thin film resistor on the side opposite to the transistor of the thin film resistor are provided. Characterized in that a plurality of wire wirings are provided in parallel with each other so as to extend directly above the thin film resistor, and wire wirings are provided between electrode portions on the transistor side of the capacitors of adjacent transistors. And

【0019】[0019]

【0020】[0020]

【発明の実施の形態】DETAILED DESCRIPTION OF THE INVENTION

実施の形態1.図1はこの発明の半導体装置の実施の形
態1を説明する図である。図1(a)はこの実施の形態
1を示す等価回路図、図1(b)はこの実施の形態1を
示す要部平面図である。なお、従来と同一のものには同
一符号を付している。
Embodiment 1. 1 is a diagram for explaining a first embodiment of a semiconductor device of the present invention. 1 (a) is an equivalent circuit diagram showing the first embodiment, and FIG. 1 (b) is a plan view of relevant parts showing the first embodiment. The same parts as those in the prior art are designated by the same reference numerals.

【0021】 図1(a)において、4は複数のセルか
らなる電界効果トランジスタ(以下、FETと呼ぶ)を
等価回路で表したもので、1はソース電極、2はゲート
電極、3はドレイン電極である。5はFET4の動作を
安定化する安定化回路を構成する並列抵抗で、6は直流
成分をカットするため上記並列抵抗と直列接続し片面接
地のキャパシタである。
In FIG. 1A, 4 is an equivalent circuit of a field effect transistor (hereinafter referred to as FET) composed of a plurality of cells, 1 is a source electrode, 2 is a gate electrode, and 3 is a drain electrode. Is. Reference numeral 5 is a parallel resistor forming a stabilizing circuit for stabilizing the operation of the FET 4, and 6 is connected in series with the parallel resistor in order to cut a direct current component, and one-sided contact is made.
It is a ground capacitor.

【0022】図1(b)において、4は複数のセルから
なるFET(チップ)の概略平面を示し、5は安定化回
路を構成する並列抵抗で、入力線路であるマイクロスト
リップ線路パターン上に設けた薄膜抵抗体である。7,
9は上記FET4の入力線路、出力線路で、ここではマ
イクロストリップ線路パターンの一部を図示している。
23はFET4の複数の入力パッドと入力整合回路を構
成する入力線路7とを接続するボンディングワイヤであ
る。24は上記並列抵抗5とキャパシタ6を直列接続す
るボンディングワイヤである。
In FIG. 1 (b), 4 is a schematic plane of an FET (chip) composed of a plurality of cells, and 5 is a parallel resistor forming a stabilizing circuit, which is provided on a microstrip line pattern which is an input line. It is a thin film resistor. 7,
Reference numeral 9 is an input line and an output line of the FET 4, and here, a part of the microstrip line pattern is shown.
Reference numeral 23 is a bonding wire that connects a plurality of input pads of the FET 4 and the input line 7 forming the input matching circuit. Reference numeral 24 is a bonding wire for connecting the parallel resistor 5 and the capacitor 6 in series.

【0023】この実施の形態1の動作について図1
(a),(b)を参照して説明する。ゲート電極幅(エ
ミッタサイズ)の大きなトランジスタの入力インピーダ
ンスは、所望周波数帯域で低く、帯域外の低い周波数で
高くなる。このため、帯域外の低い周波数における安定
化には並列抵抗が適する。
Operation of the first embodiment is shown in FIG.
This will be described with reference to (a) and (b). The input impedance of a transistor having a large gate electrode width (emitter size) is low in a desired frequency band and high in a low frequency outside the band. For this reason, a parallel resistor is suitable for stabilization at low frequencies outside the band.

【0024】この実施の形態1では、並列抵抗として働
く薄膜抵抗体5をFET4の複数の入力パッドと入力整
合回路を構成する入力線路7の間に設け、この並列抵抗
の抵抗値としては、所望周波数帯域ではその影響は小さ
く、利得を減少させず、帯域外の低い周波数でFETの
動作を安定化することができる値を選択することによ
り、帯域外の低い周波数で、並列抵抗によって安定な増
幅器を得て、所望周波数帯域の特性を劣化させることの
ない特性を得ることができる。
In the first embodiment, the thin film resistor 5 that functions as a parallel resistor is provided between the plurality of input pads of the FET 4 and the input line 7 that constitutes the input matching circuit, and the resistance value of the parallel resistor is desired. The effect is small in the frequency band, the gain is not reduced, and by selecting a value that can stabilize the operation of the FET at a low frequency outside the band, an amplifier that is stable by a parallel resistor at a low frequency outside the band is selected. Therefore, it is possible to obtain characteristics that do not deteriorate the characteristics of the desired frequency band.

【0025】上記並列抵抗として働く薄膜抵抗体5は、
入力整合回路を構成する入力線路のマイクロストリップ
線路パターンと等幅に設けている。したがって上記薄膜
抵抗体5の入出力の電極も上記薄膜抵抗体5と等幅に構
成されている。そしてFET4の複数の入力パッドと入
力線路7の間を接続する複数のボンディングワイヤ配線
23を、FET4の複数の入力パッドから上記薄膜抵抗
体の真上を渡してそれぞれ平行に上記薄膜抵抗体の反F
ET側の電極部と接続することにより、薄膜抵抗体5は
FET4および入力線路7の中心線に対し左右対称に配
置され、FET4の各入力パッドから上記薄膜抵抗体ま
での経路長がそれぞれ均一となるため、FET4を構成
する各セルが均等に安定化動作をすることができる。
The thin film resistor 5 acting as the parallel resistor is
It is provided with the same width as the microstrip line pattern of the input line that constitutes the input matching circuit. Therefore, the input and output electrodes of the thin film resistor 5 are also formed in the same width as the thin film resistor 5. Then, a plurality of bonding wire wirings 23 connecting between the plurality of input pads of the FET 4 and the input line 7 are passed from the plurality of input pads of the FET 4 right above the thin film resistor to be parallel to each other, and the bonding wire wiring F
By connecting to the electrode portion on the ET side, the thin film resistor 5 is arranged symmetrically with respect to the center lines of the FET 4 and the input line 7, and the path length from each input pad of the FET 4 to the thin film resistor is uniform. Therefore, the cells constituting the FET 4 can perform the stabilizing operation evenly.

【0026】実施の形態2.図2はこの発明の半導体装
置の実施の形態2を説明する図である。図2(a)はこ
の実施の形態2を示す等価回路図、図2(b)はこの実
施の形態2を示す要部平面図である。なお、従来および
実施の形態1で示したものと同一のものには、同一符号
を付して説明を省く。
Embodiment 2. FIG. 2 is a diagram for explaining the second embodiment of the semiconductor device of the present invention. 2 (a) is an equivalent circuit diagram showing the second embodiment, and FIG. 2 (b) is a plan view of relevant parts showing the second embodiment. The same parts as those shown in the related art and the first embodiment are designated by the same reference numerals and the description thereof will be omitted.

【0027】 図2(a)において、FET4の動作を
安定化する安定化回路を構成する並列抵抗として働く複
数の抵抗体5,5a,5b設け、必要に応じてタップを
選択することにより並列抵抗の抵抗値を調整可能にした
ものであり、他は実施の形態1と同様である。
In FIG. 2 (a), a plurality of resistors 5, 5 a, 5 b that serve as parallel resistors forming a stabilizing circuit that stabilizes the operation of the FET 4 are provided, and the parallel resistors can be selected by selecting taps as necessary. The resistance value of No. 1 is adjustable , and the other points are the same as those in the first embodiment.

【0028】図2(b)において、上記複数の抵抗体
5,5a,5bは入力線路であるマイクロストリップ線
路パターン上に設けた薄膜抵抗体である。23はFET
4の複数の入力パッドと入力整合回路を構成する入力線
路のマイクロストリップ線路パターン上に設けた複数の
薄膜抵抗体の最も反トランジスタ側端の電極とを接続す
るボンディングワイヤである。
In FIG. 2B, the plurality of resistors 5, 5a, 5b are thin film resistors provided on the microstrip line pattern which is the input line. 23 is a FET
4 is a bonding wire for connecting the plurality of input pads 4 and the electrodes of the thin film resistors, which are provided on the microstrip line pattern of the input line forming the input matching circuit, on the most anti-transistor side end.

【0029】この実施の形態2の動作について図2
(a),(b)を参照して説明する。上記実施の形態1
で説明したと同様に、ゲート電極幅(エミッタサイズ)
の大きなトランジスタの入力インピーダンスは、所望周
波数帯域で低く、帯域外の低い周波数で高くなる。この
ため、帯域外の低い周波数における安定化には並列抵抗
が適する。この実施の形態2では、FET4の特性差に
よる入力インピーダンス値の差異に対応して、上記の薄
膜抵抗体5,5a,5bのいずれかのタップを選定する
のを、具体的には、薄膜抵抗体5,5a,5bのいずれ
かのFET側の電極部とキャパシタ6とをボンディング
ワイヤ24で接続することにより、基板を変えずに安定
化回路を構成する並列抵抗5の抵抗値を調整することが
可能となる。
The operation of the second embodiment will be described with reference to FIG.
This will be described with reference to (a) and (b). First Embodiment
Gate electrode width (emitter size)
The input impedance of a large transistor is high in the desired frequency band and high in low frequencies outside the band. For this reason, a parallel resistor is suitable for stabilization at low frequencies outside the band. In the second embodiment, the tap of any one of the thin film resistors 5, 5a and 5b is selected in accordance with the difference in the input impedance value due to the difference in the characteristics of the FET 4, specifically, the thin film resistor. Adjusting the resistance value of the parallel resistor 5 forming the stabilizing circuit without changing the substrate by connecting the electrode portion of the body 5, 5a, 5b on the FET side to the capacitor 6 with the bonding wire 24. Is possible.

【0030】並列抵抗の抵抗値としては、所望周波数帯
域では影響が小さく、利得を減少させず、帯域外の低い
周波数ではFETの動作を安定化することができる値を
選択するようにする。このようにして、帯域外の低い周
波数では、並列抵抗によって安定な増幅器を所望周波数
帯域の特性を劣化させることなく実現することができ
る。
As the resistance value of the parallel resistance, a value is selected so that the influence is small in the desired frequency band, the gain is not reduced, and the operation of the FET is stabilized at a low frequency outside the band. In this way, at low frequencies outside the band, it is possible to realize a stable amplifier with parallel resistors without degrading the characteristics of the desired frequency band.

【0031】このように、上記選択され並列抵抗として
働く薄膜抵抗体5,5a,5bは、入力線路であるマイ
クロストリップ線路パターン上で上記パターンと等幅に
設けている。従ってこの薄膜抵抗体の入出力の電極部も
上記薄膜抵抗体と等幅に構成される。そしてFET4の
複数の入力パッドと入力整合回路7の間を接続する複数
のボンディングワイヤ配線23を上記薄膜抵抗体の真上
を渡しそれぞれ平行に接続する。これにより、薄膜抵抗
体の電極とキャパシタ6との接続をどのようにとっても
FET4に対し並列抵抗として働く薄膜抵抗体が、FE
T4および入力線路7の中心線に対して左右対象に配置
され、FET4の各入力パッドから上記薄膜抵抗体まで
のボンディングワイヤ経路長がそれぞれ均一となるた
め、FET4を構成する各セルに均等な安定化動作をさ
せることができる。
As described above, the thin film resistors 5, 5a and 5b selected and acting as parallel resistors are provided on the microstrip line pattern as the input line in the same width as the pattern. Therefore, the input and output electrode portions of this thin film resistor are also configured to have the same width as the above thin film resistor. Then, a plurality of bonding wire wirings 23 that connect between a plurality of input pads of the FET 4 and the input matching circuit 7 are provided directly above the thin film resistor and connected in parallel. As a result, the thin film resistor, which acts as a parallel resistance to the FET 4 regardless of the connection between the electrode of the thin film resistor and the capacitor 6, becomes FE.
The bonding wires are arranged symmetrically with respect to the center line of T4 and the input line 7, and the bonding wire path lengths from the respective input pads of the FET4 to the above-mentioned thin film resistor are made uniform, so that the cells constituting the FET4 are evenly stabilized. It is possible to activate.

【0032】実施の形態3.図3はこの発明の実施の形
態3を説明する図である。図3(a)はこの実施の形態
3を示す等価回路図、図3(b)はこの実施の形態3を
示す要部平面図である。なお、従来および実施の形態
1,2で示したものと同一のものには、同一符号を付し
説明を省く。
Embodiment 3. FIG. 3 is a diagram for explaining the third embodiment of the present invention. FIG. 3 (a) is an equivalent circuit diagram showing the third embodiment, and FIG. 3 (b) is a main-portion plan view showing the third embodiment. The same parts as those shown in the related art and the first and second embodiments are designated by the same reference numerals and the description thereof will be omitted.

【0033】図3(a)において、26は調整用抵抗5
a,5bを使用しないときに用いる短絡用のボンディン
グワイヤである。
In FIG. 3A, reference numeral 26 is an adjustment resistor 5.
This is a short-circuit bonding wire used when a and 5b are not used.

【0034】図3(b)において、5,5a,5bは上
記入力線路を構成するマイクロストリップ線路のストリ
ップ導体上に設けた薄膜抵抗体である。6はDC(直
流)成分をカットするキャパシタである。
In FIG. 3B, reference numerals 5, 5a and 5b denote thin film resistors provided on the strip conductors of the microstrip line which constitutes the input line. Reference numeral 6 is a capacitor that cuts a DC (direct current) component.

【0035】次に動作について説明する。上記実施の形
態1で説明したように、ゲート電極幅(エミッタサイ
ズ)の大きなFETでは、帯域外の低い周波数における
安定化には並列抵抗が適する。一方、入力整合回路を設
計する場合、FETの入力パッドと入力整合回路とを接
続するワイヤ23のインダクタとして、FETにおける
入力インピーダンスのリアクタンス成分を相殺する量の
インダクタとしてワイヤ長を設計することとなる。
Next, the operation will be described. As described in the first embodiment, in the FET having a large gate electrode width (emitter size), the parallel resistance is suitable for stabilization at a low frequency outside the band. On the other hand, when designing an input matching circuit, the wire length is designed as an inductor of the wire 23 that connects the input pad of the FET and the input matching circuit, and as an inductor of an amount that cancels the reactance component of the input impedance of the FET. .

【0036】従って、この実施の形態3では、実施の形
態2と同様に、このFETに対して並列抵抗として働く
薄膜抵抗体の複数段をFET4と入力整合回路7の間に
設ける。FET4の入力パッドと入力整合回路7とのワ
イヤ配線23の長さを変化させるのに応じて、ワイヤ配
線24および短絡用のボンディングワイヤ26を変更す
ることで、同一の基板を用いたまま並列抵抗5の抵抗値
を一定としたまま、FET4の入力パッドと入力整合回
路との間のインダクタ23の値が調整可能となる。
Therefore, in the third embodiment, as in the second embodiment, a plurality of stages of thin film resistors that act as parallel resistors with respect to the FET are provided between the FET 4 and the input matching circuit 7. By changing the length of the wire wiring 23 between the input pad of the FET 4 and the input matching circuit 7 and changing the wire wiring 24 and the bonding wire 26 for short circuit, the parallel resistance can be maintained while using the same substrate. While keeping the resistance value of 5 constant, the value of the inductor 23 between the input pad of the FET 4 and the input matching circuit can be adjusted.

【0037】実施の形態4. 図4はこの発明の実施の形態4を説明する図である。図
4(a)はこの実施の形態4を示す等価回路図、図4
(b)はこの実施の形態4を示す要部平面図である。
尚、従来および実施の形態1,2,3と同一のものに
は、同一符号を付して説明を省く。実施の形態4を示す
図4(a),(b)は、実施の形態1を示す図1
(a),(b)の構成に新たな構成要素を付加したもの
である。従って、本実施の形態1に記してある基本構成
と動作については、実施の形態1の段落0021〜00
25を参照する。
Fourth Embodiment FIG. 4 is a diagram for explaining the fourth embodiment of the present invention. FIG. 4A is an equivalent circuit diagram showing the fourth embodiment.
(B) is a plan view of a principal portion showing the fourth embodiment.
The same parts as those of the conventional and first, second, and third embodiments are designated by the same reference numerals, and the description thereof will be omitted. Embodiment 4 is shown
4A and 4B are diagrams showing the first embodiment.
New configuration elements added to the configurations of (a) and (b)
Is. Therefore, the basic configuration described in the first embodiment
And the operation, paragraphs 0021 to 00 of the first embodiment
25.

【0038】図4において、11は安定化回路を構成す
る直列抵抗、11a,11bは直列抵抗の抵抗値を調整
するために設けた抵抗、26は調整用の抵抗11aおよ
び11bを機能させないために用いる短絡用のボンディ
ングワイヤである。
In FIG. 4, 11 is a series resistor which constitutes a stabilizing circuit, 11a and 11b are resistors provided for adjusting the resistance value of the series resistor, and 26 is a resistor for preventing the adjusting resistors 11a and 11b from functioning. It is a bonding wire for short circuit used.

【0039】次に動作について説明する。ゲート電極幅
(エミッタサイズ)の大きなFETの入力インピーダン
スは、所望周波数帯域で低く、帯域外の低い周波数で高
くなる。このため上記実施の形態1で説明したように、
帯域外の低周波数における安定化には並列抵抗が適す
る。一方、所望周波数帯域およびそれ以上の高い周波数
においては、安定化には直列抵抗が有効となる。
Next, the operation will be described. The input impedance of an FET having a large gate electrode width (emitter size) is low in a desired frequency band and high in a low frequency outside the band. Therefore, as described in the first embodiment,
Parallel resistors are suitable for stabilization at low frequencies outside the band. On the other hand, in the desired frequency band and higher frequencies, a series resistor is effective for stabilization.

【0040】従って、この実施の形態4では、実施の形
態1ですでに説明したように並列に抵抗5とキャパシタ
6を設け、かつFET4に対して直列に抵抗11を設け
ている。また、FET4の入力パッドと入力整合回路を
接続するワイヤ配線23を、上記薄膜抵抗体5の真上を
渡して平行に接続する。並列抵抗5の抵抗値としては、
所望周波数帯域ではあまり影響を与えず、かつ、利得を
減少させず、さらに帯域外の低い周波数ではFETの動
作を安定化することができる値を選択するようにする。
また直列抵抗の大きさとしては、所望周波数帯域以上の
周波数において安定化が得られる値を選択する。
Therefore, in the fourth embodiment, as already described in the first embodiment, the resistor 5 and the capacitor 6 are provided in parallel, and the resistor 11 is provided in series with the FET 4. Further, the wire wiring 23 connecting the input pad of the FET 4 and the input matching circuit is connected in parallel over the thin film resistor 5. As the resistance value of the parallel resistor 5,
In the desired frequency band, a value is selected that has little effect and does not reduce the gain, and that stabilizes the operation of the FET at low frequencies outside the band.
As the size of the series resistance, a value that stabilizes at a frequency higher than the desired frequency band is selected.

【0041】この実施の形態4では、入力線路には複数
段の直列抵抗11aおよび11bをあらかじめ入力線路
パターン上に設けておき、不必要時はワイヤ配線26に
より短絡してあるが、必要時に直列抵抗11の抵抗値を
調整することができる。即ち、安定化回路の調整を基板
を変更せず実装上ワイヤ配線26を変更することによ
り、FET4の特性差による安定化特性の変化に対して
対処可能な構成となる。
In the fourth embodiment, the input line is provided with a plurality of stages of series resistors 11a and 11b in advance on the input line pattern and short-circuited by the wire wiring 26 when unnecessary. The resistance value of the resistor 11 can be adjusted. That is, by changing the mounting wire wiring 26 without changing the substrate for adjusting the stabilizing circuit, it becomes possible to cope with the change in the stabilizing characteristic due to the characteristic difference of the FET 4.

【0042】実施の形態5.図5はこの発明の実施の形
態5を説明する図である。図5(a)はこの実施の形態
5を示す等価回路図、図5(b)はこの実施の形態5を
示す要部平面図である。尚、従来、実施の形態1,2,
3,4に示したものと同一のものには、同一符号を付し
て説明を省く。
Embodiment 5. FIG. 5 is a diagram for explaining the fifth embodiment of the present invention. FIG. 5 (a) is an equivalent circuit diagram showing the fifth embodiment, and FIG. 5 (b) is a main part plan view showing the fifth embodiment. Incidentally, in the past, Embodiments 1, 2,
The same parts as those shown in 3 and 4 are designated by the same reference numerals and the description thereof will be omitted.

【0043】図5において、1a,2a,3aはFET
4を構成するセルのソース、ゲート、ドレイン電極、4
は複数のセルを有するFET、4aはFETを構成する
セル、5はセルに対して並列抵抗として働く薄膜抵抗
体、27はセル間のアイソレーション抵抗である。
In FIG. 5, 1a, 2a and 3a are FETs.
Source, gate and drain electrodes of cells constituting 4
Is a FET having a plurality of cells, 4a is a cell that constitutes the FET, 5 is a thin film resistor that acts as a parallel resistance to the cell, and 27 is an isolation resistance between cells.

【0044】次に動作について説明する。ゲート電極幅
(エミッタサイズ)の大きなFETの入力インピーダン
スは、所望周波数帯域で低く、帯域外の低い周波数で高
くなる。このため帯域外の低い周波数における安定化に
は並列抵抗が適する。一方、所望周波数帯域およびそれ
以上の高い周波数における安定化には、直列抵抗による
安定化抵抗が有効となる。
Next, the operation will be described. The input impedance of an FET having a large gate electrode width (emitter size) is low in a desired frequency band and high in a low frequency outside the band. Therefore, a parallel resistor is suitable for stabilization at low frequencies outside the band. On the other hand, for stabilizing in a desired frequency band and higher frequencies, a stabilizing resistor by a series resistor is effective.

【0045】従って、この実施の形態5では、各セルに
対して並列抵抗として働く薄膜抵抗5及びキャパシタ6
の直列回路を設け、かつ各セルに対して直列抵抗とて働
く薄膜抵抗11を設けている。そして、FET4の複数
の入力パッドと入力整合回路7を接続する複数のワイヤ
配線23を、上記薄膜抵抗体5の真上を渡して、それぞ
れ平行に接続する。並列抵抗5の抵抗値の大きさは、所
望周波数帯域ではあまり影響を与えず、かつ、利得を減
少させず、さらに帯域外の低い周波数ではFETの動作
を安定化することができる値を選択するようにする。ま
た、直列抵抗11の抵抗値の大きさは、所望周波数帯域
以上の周波数において安定化がかかる値を選択する。
Therefore, in the fifth embodiment, the thin film resistor 5 and the capacitor 6 acting as a parallel resistor for each cell.
Is provided and a thin film resistor 11 serving as a series resistor is provided for each cell. Then, the plurality of wire wirings 23 that connect the plurality of input pads of the FET 4 and the input matching circuit 7 are connected directly in parallel with each other, just above the thin film resistor 5. The magnitude of the resistance value of the parallel resistor 5 does not significantly affect the desired frequency band, does not decrease the gain, and selects a value that can stabilize the operation of the FET at a low frequency outside the band. To do so. Further, the magnitude of the resistance value of the series resistor 11 is selected such that it is stabilized at frequencies above the desired frequency band.

【0046】さらに、この実施の形態5では、入力整合
回路を構成する入力線路のマイクロストリップ線路パタ
ーン上に設けた複数の直列抵抗5および並列抵抗11を
結ぶ金属電極部分を、FETの各セルごとにアイソレー
ション抵抗27で区切り、セル間のアイソレーションを
保つ構成とする。これにより、FET4の特性差による
安定化特性の変化に対処可能な構成に加えて、セル間の
特性差にも対処可能な構成をとることができる。
Further, in the fifth embodiment, a metal electrode portion connecting a plurality of series resistors 5 and parallel resistors 11 provided on a microstrip line pattern of an input line forming an input matching circuit is connected to each FET cell. The isolation resistance 27 is used to separate the cells from each other to maintain isolation between the cells. Thus, in addition to the configuration capable of coping with the change in the stabilization characteristic due to the characteristic difference of the FET 4, it is possible to have the configuration capable of coping with the characteristic difference between the cells.

【0047】実施の形態6.図6はこの発明の実施の形
態6を説明する図である。図6(a)はこの実施の形態
6を示す等価回路図、図6(b)はこの実施の形態6を
示す要部平面図である。尚、従来、実施の形態1,2,
3,4,5に示したものと同一のものには、同一符号を
付して説明を省く。
Sixth Embodiment 6 is a diagram for explaining a sixth embodiment of the present invention. FIG. 6 (a) is an equivalent circuit diagram showing the sixth embodiment, and FIG. 6 (b) is a main-portion plan view showing the sixth embodiment. Incidentally, in the past, Embodiments 1, 2,
The same parts as those shown in 3, 4, and 5 are designated by the same reference numerals and the description thereof will be omitted.

【0048】図6において、28はFET(チップ)間
に挿入した薄膜抵抗体、29は隣接するFETの薄膜抵
抗体を接続するためのボンディングワイヤである。
In FIG. 6, 28 is a thin film resistor inserted between FETs (chips), and 29 is a bonding wire for connecting the thin film resistors of adjacent FETs.

【0049】次に動作について説明する。この実施の形
態6では、薄膜抵抗体28はFET間のアイソレーショ
ン抵抗として作用し、このアイソレーション抵抗28を
FET4と入力整合回路7の間に設ける構成とする。ア
イソレーション抵抗28は各FETに接続される入力線
路ごとに設けられ、隣接する電極をワイヤ配線29によ
り接続する。上記アイソレーション抵抗28は、それぞ
れ入力インピーダンスの1/2程度の大きさの抵抗値を
選択し、FET間の電極を接続したときに、FET間に
入力インピーダンスと同等程度の抵抗値となるように選
択する。
Next, the operation will be described. In the sixth embodiment, the thin film resistor 28 acts as an isolation resistor between the FETs, and the isolation resistor 28 is provided between the FET 4 and the input matching circuit 7. The isolation resistor 28 is provided for each input line connected to each FET, and the adjacent electrodes are connected by the wire wiring 29. The isolation resistor 28 has a resistance value which is about 1/2 of the input impedance, and when the electrodes between the FETs are connected, the resistance value between the FETs is about the same as the input impedance. select.

【0050】アイソレーション抵抗として薄膜抵抗体2
8はFETの入力線路と等幅で設け、さらに薄膜抵抗体
に付随する電極を薄膜抵抗体28と等幅で設けている。
また、FET4の入力パッドと入力整合回路7を接続す
る複数のワイヤ配線23は、上記薄膜抵抗体28の真上
を渡して、それぞれ平行に接続する。これにより、各F
ET4ごとに薄膜抵抗体28がFET4および入力線路
7に対して左右対象に入り、FET4の各入力パッドか
ら抵抗28までの経路長がそれぞれ均一となるため、F
ET4を構成する各セルを均等に安定化動作をさせる半
導体装置を得ることができる。さらに、FET4による
安定化特性の変化にも対処可能な構成となる。
Thin film resistor 2 as an isolation resistor
Reference numeral 8 is provided with the same width as the input line of the FET, and electrodes associated with the thin film resistor are provided with the same width as the thin film resistor 28.
Further, a plurality of wire wirings 23 connecting the input pad of the FET 4 and the input matching circuit 7 are provided directly above the thin film resistor 28 and are connected in parallel. As a result, each F
For each ET4, the thin-film resistor 28 is placed symmetrically with respect to the FET 4 and the input line 7, and the path length from each input pad of the FET 4 to the resistor 28 becomes uniform.
It is possible to obtain a semiconductor device that uniformly stabilizes each cell forming the ET4. Further, the configuration can cope with a change in the stabilization characteristic due to the FET 4.

【0051】実施の形態7.図7はこの発明の実施の形
態7を説明する図である。図7(a)はこの実施の形態
7を示す等価回路図、図7(b)はこの実施の形態7を
示す要部平面図である。尚、従来、実施の形態1,2,
3,4,5,6に示したものと同一のものには、同一符
号を付して説明を省く。
Embodiment 7. FIG. 7 is a diagram for explaining the seventh embodiment of the present invention. FIG. 7A is an equivalent circuit diagram showing the seventh embodiment, and FIG. 7B is a main part plan view showing the seventh embodiment. Incidentally, in the past, Embodiments 1, 2,
The same parts as those shown in 3, 4, 5 and 6 are designated by the same reference numerals and the description thereof will be omitted.

【0052】 図7において、5は並列抵抗として挿入
した薄膜抵抗体、6はキャパシタ、30はFETのチッ
プ間を接続するためのボンディングワイヤである。
In FIG. 7, 5 is a thin film resistor inserted as a parallel resistor, 6 is a capacitor , and 30 is a bonding wire for connecting FET chips.

【0053】次に動作について説明する。この実施の形
態7では、複数のFETをシングルエンド型として動作
させるとき、入力整合回路のマイクロストリップ線路パ
ターン上にパターンと等幅に薄膜抵抗体とキャパシタを
設け、隣接するFET同士をワイヤで接続することでワ
イヤとキャパシタからなる直列共振回路を構成し、FE
Tの動作周波数と直列共振回路の周波数とを一致させる
構成とする。このFETの基本的動作は、実施の形態6
に記載した場合と同様の動作となる。
Next, the operation will be described. In the seventh embodiment, when a plurality of FETs are operated as a single-ended type, a thin film resistor and a capacitor are provided on the microstrip line pattern of the input matching circuit in the same width as the pattern, and adjacent FETs are connected by wires. By doing so, a series resonance circuit composed of a wire and a capacitor is formed, and FE
The configuration is such that the operating frequency of T and the frequency of the series resonant circuit match. The basic operation of this FET is the sixth embodiment.
The operation is similar to that described in.

【0054】また、この実施の形態7では、複数のFE
T4をプッシュプル型として動作させるとき、薄膜抵抗
体5はFETに対して並列抵抗として作用し、この並列
抵抗をFET4と入力整合回路7の間に設ける構成とす
る。各FETにおける動作は実施の形態1に記載した場
合と同様の動作となる。
In the seventh embodiment, a plurality of FEs are used.
When T4 is operated as a push-pull type, the thin film resistor 5 acts as a parallel resistor with respect to the FET, and this parallel resistor is provided between the FET 4 and the input matching circuit 7. The operation of each FET is the same as that described in the first embodiment.

【0055】実施の形態8.図8はこの発明の実施の形
態8を説明する図である。図8(a)はこの実施の形態
8を示す等価回路図、図8(b)はこの実施の形態8を
示す要部平面図である。尚、従来、実施の形態1,2,
3,4,5,6,7に示したものと同一のものには、同
一符号を付して説明を省く。
Embodiment 8. FIG. 8 is a diagram for explaining the eighth embodiment of the present invention. FIG. 8 (a) is an equivalent circuit diagram showing the eighth embodiment, and FIG. 8 (b) is a main-portion plan view showing the eighth embodiment. Incidentally, in the past, Embodiments 1, 2,
The same parts as those shown in 3, 4, 5, 6, 7 are designated by the same reference numerals, and the description thereof will be omitted.

【0056】図8において、29はFETのチップ間を
接続するためのボンディングワイヤ、31は整合用の並
列キャパシタである。
In FIG. 8, 29 is a bonding wire for connecting the FET chips, and 31 is a parallel capacitor for matching.

【0057】次に動作について説明する。この実施の形
態8では、2つのFET4をプッシュプル型として動作
させるとき、FET4と入力整合回路7の間の基板上に
キャパシタ31を設ける構成とする。2つのFETの間
に電位がゼロの点が生じるので、直列ワイヤ23および
並列キャパシタ31により、集中常数のインダクタおよ
びキャパシタから構成されるローパスフィルタ型の入出
力整合回路が構成される。
Next, the operation will be described. In the eighth embodiment, when the two FETs 4 are operated as the push-pull type, the capacitor 31 is provided on the substrate between the FET 4 and the input matching circuit 7. Since a point at which the potential is zero occurs between the two FETs, the series wire 23 and the parallel capacitor 31 form a low-pass filter type input / output matching circuit including a constant-constant inductor and a capacitor.

【0058】[0058]

【発明の効果】以上のように請求項1の発明によれば、
トランジスタに対して並列抵抗として働く安定化回路を
構成する薄膜抵抗体を入力整合回路を構成する入力線路
パターン上に入力線路パターンと等幅に設け、トランジ
スタの複数の入力パッドから上記入力線路パターン上の
上記薄膜抵抗体の反トランジスタ側の電極との間を接続
する複数のワイア配線を上記薄膜抵抗体の真上を渡し
て、それぞれ平行に設けるので、トランジスタを構成す
る複数のセルから安定化回路を構成する薄膜抵抗体まで
の経路長を等しくなるように構成することができ、トラ
ンジスタを構成する複数のセルに均等に安定化動作をさ
せる半導体装置を得ることができる。
As described above, according to the invention of claim 1,
A thin film resistor that forms a stabilizing circuit that functions as a parallel resistance with respect to the transistor is provided on the input line pattern that forms the input matching circuit in the same width as the input line pattern, and from the multiple input pads of the transistor on the input line pattern. Since a plurality of wire wirings connecting between the thin film resistor and the electrode on the side opposite to the transistor are provided in parallel with each other directly above the thin film resistor, a plurality of cells forming a transistor are provided with a stabilizing circuit. It is possible to make the path lengths to the thin-film resistors that make up the transistor to be equal, and it is possible to obtain a semiconductor device in which a plurality of cells that form a transistor are uniformly stabilized.

【0059】また、請求項2の発明によれば、請求項1
と同様の効果に加えて、トランジスタに対して並列抵抗
として働く安定化回路を構成する薄膜抵抗体の複数個を
入力整合回路を構成する入力線路パターン上に入力線路
パターンと等幅に設け、並列抵抗として働く薄膜抵抗体
と直列接続するキャパシタからのワイヤ配線を上記複数
個のうちどの薄膜抵抗体のトランジスタ側端の電極に接
続するかにより安定化回路を構成する並列抵抗の抵抗値
を調整可能としたことにより、トランジスタの特性差に
対応して安定化特性を同一基板を用いて簡便に得られる
半導体装置を得ることができる。
According to the invention of claim 2, claim 1
In addition to the same effect as above, a plurality of thin-film resistors that form a stabilizing circuit that acts as a parallel resistance with respect to the transistor are provided in the same width as the input line pattern on the input line pattern that forms the input matching circuit. It is possible to adjust the resistance value of the parallel resistance that constitutes the stabilization circuit by adjusting the wire wiring from the capacitor that is connected in series with the thin film resistor that acts as a resistor to the electrode on the transistor side end of which of the above thin film resistors. As a result, it is possible to obtain a semiconductor device in which stabilization characteristics can be easily obtained by using the same substrate in accordance with the difference in transistor characteristics.

【0060】[0060]

【0061】 また、請求項の発明によれば、請求項
1と同様の効果に加えて、トランジスタに対して並列抵
抗および直列抵抗として働く安定化回路を構成する複数
の薄膜抵抗体を入力整合回路を構成する入力線路パター
ン上に入力線路パターンと等幅に設け、トランジスタに
対して並列抵抗として働く薄膜抵抗体の実装接続は請求
項1の構成と同様であり、さらにトランジスタに対して
直列抵抗として働く薄膜抵抗体のうち調整用薄膜抵抗体
の一端からワイヤ配線を上記調整用薄膜抵抗体の個別薄
膜抵抗接続点のいずれかに接続して短絡することによ
り、上記直列抵抗として働く薄膜抵抗体の抵抗値を調整
可能として、トランジスタの特性差に対応し安定化特性
を同一基板を用いて簡便に得られる半導体装置を得るこ
とができる。
According to the invention of claim 3 , in addition to the effect of claim 1, a plurality of thin film resistors forming a stabilizing circuit that functions as a parallel resistance and a series resistance for a transistor are input-matched. provided to an input line pattern and equal width on the input line pattern constituting the circuit, mounting connection of the thin-film resistor acting as a parallel resistance to the transistor is similar to the configuration of claim 1, further series resistance to the transistor Adjusting thin film resistor among thin film resistors
Wire the wires from one end of the adjustment thin film resistor individually
By connecting to one of the membrane resistance connection points and short-circuiting
Adjust the resistance value of the thin film resistor that works as the series resistance.
As a result, it is possible to obtain a semiconductor device in which stabilization characteristics corresponding to transistor characteristic differences can be easily obtained using the same substrate.

【0062】 また、請求項の発明によれば、トラン
ジスタを構成する複数の各セル個々に対して並列抵抗お
よび直列抵抗として働く安定化回路を構成する薄膜抵抗
体を入力整合回路を構成する入力線路パターン上に設け
て、上記複数の各セルから上記薄膜抵抗体までの経路長
を等しくなるように構成することにより、高周波高出力
トランジスタを構成する複数のセルに均等に安定化動作
をさせる半導体装置を得ることができるとともに、隣接
する各セルの入力線路間のアイソレーション抵抗として
働く薄膜抵抗体を入力整合回路を構成する入力線路パタ
ーン上に設けて、セル間のバラツキに対処して高周波高
出力トランジスタを構成する複数のセルに均等に安定化
動作をさせる半導体装置を得ることができる。
Further, according to the invention of claim 4 , a thin film resistor forming a stabilizing circuit that functions as a parallel resistance and a series resistance for each of a plurality of cells forming a transistor is input to an input matching circuit. A semiconductor that is provided on a line pattern and is configured so that the path lengths from the plurality of cells to the thin film resistor are equal to each other so that the plurality of cells forming a high-frequency high-power transistor can be uniformly stabilized. A device can be obtained, and a thin film resistor that acts as an isolation resistance between the input lines of adjacent cells is provided on the input line pattern that constitutes the input matching circuit to handle variations between cells and to improve high frequency It is possible to obtain a semiconductor device in which a plurality of cells forming the output transistor are uniformly stabilized.

【0063】 また、請求項の発明によれば、複数の
シングルエンド型の高周波高出力トランジスタを有する
半導体装置において、隣接するトランジスタ間のアイソ
レーション回路として、上記トランジスタの入力整合回
路を構成する入力線路のマイクロストリップ線路パター
ン上に薄膜抵抗体を上記入力線路パターンと等幅に設
け、上記トランジスタの複数の入力パッドと上記入力線
路パターン上の薄膜抵抗体の反トランジスタ側の電極部
との間に複数のワイヤ配線を上記薄膜抵抗体の真上を渡
して、それぞれ平行に設け、隣接する同様構成の上記入
力線路パターン上の薄膜抵抗体のトランジスタ側の電極
部間にワイヤ配線を設けて構成することにより、トラン
ジスタの複数の入力パッドからアイソレーション抵抗ま
での経路長がそれぞれ均一となり、トランジスタを構成
する各セルを均等に安定化動作をさせる半導体装置を得
ることができる。
According to a fifth aspect of the invention, in a semiconductor device having a plurality of single-ended high-frequency high-output transistors, an input that constitutes an input matching circuit of the transistors is used as an isolation circuit between adjacent transistors. A thin film resistor is provided on the microstrip line pattern of the line in the same width as the input line pattern, and between the plurality of input pads of the transistor and the electrode part of the thin film resistor on the input line pattern on the side opposite to the transistor. A plurality of wire wirings are provided right above the thin film resistor and provided in parallel with each other, and wire wirings are provided between adjacent electrode portions on the transistor side of the thin film resistor on the input line pattern of the same configuration. Therefore, the path length from the multiple input pads of the transistor to the isolation resistance is It is possible to obtain a semiconductor device in which the cells are made uniform and the cells forming the transistors are uniformly stabilized.

【0064】 また、請求項の発明によれば、複数の
高周波高出力トランジスタを有する半導体装置におい
て、上記トランジスタの入力整合回路を構成する入力線
路パターン上に薄膜抵抗体を上記入力線路パターンと等
幅に設け、また上記入力線路パターンのトランジスタ側
端部間際のパターン間の基板上にほぼ入力線路パターン
と等幅のキャパシタを設け、そのキャパシタの両端の電
極部は上記入力線路パターンに接続し、上記トランジス
タの複数の入力パッドと上記入力線路パターン上の薄膜
抵抗体の反トランジスタ側の電極部との間に複数のワイ
ヤ配線を上記薄膜抵抗体の真上を渡して、それぞれ平行
に設け、互いに隣接する同様構成の上記キャパシタのト
ランジスタ側の電極部間にワイヤ配線を設けて構成し、
この隣接するトランジスタをシングルエンド型として動
作させるとき、上記薄膜抵抗体とキャパシタとワイヤ配
線を直列共振回路としてその共振周波数を上記トランジ
スタの動作周波数に一致させると、上記薄膜抵抗体同士
を短絡させたものと等価となるので、請求項の発明と
同様の効果を得ることができる。
Further, according to the invention of claim 6 , in a semiconductor device having a plurality of high frequency and high output transistors, a thin film resistor is provided on the input line pattern constituting the input matching circuit of the transistors and the input line pattern. A capacitor having a width substantially equal to that of the input line pattern is provided on the substrate between the patterns near the transistor side end of the input line pattern, and the electrode portions at both ends of the capacitor are connected to the input line pattern, Between the plurality of input pads of the transistor and the electrode portion of the thin film resistor on the input line pattern on the side opposite to the transistor, a plurality of wire wirings are provided right above the thin film resistor and provided in parallel with each other. Wire wiring is provided between the electrode portions on the transistor side of the adjacent capacitor having the same configuration,
When operating the adjacent transistors as a single-ended type, the thin-film resistors, the capacitors, and the wire wiring are connected in series to form a resonance circuit whose resonance frequency matches the operating frequency of the transistors, thereby short-circuiting the thin-film resistors. Since it is equivalent to the above, the same effect as the invention of claim 5 can be obtained.

【0065】[0065]

【図面の簡単な説明】[Brief description of drawings]

【図1】 この発明の半導体装置の実施の形態1を示す
図である。
FIG. 1 is a diagram showing a first embodiment of a semiconductor device of the present invention.

【図2】 この発明の半導体装置の実施の形態2を示す
図である。
FIG. 2 is a diagram showing a second embodiment of a semiconductor device of the present invention.

【図3】 この発明の半導体装置の実施の形態3を示す
図である。
FIG. 3 is a diagram showing a third embodiment of the semiconductor device of the present invention.

【図4】 この発明の半導体装置の実施の形態4を示す
図である。
FIG. 4 is a diagram showing a fourth embodiment of the semiconductor device of the present invention.

【図5】 この発明の半導体装置の実施の形態5を示す
図である。
FIG. 5 is a diagram showing a fifth embodiment of the semiconductor device of the present invention.

【図6】 この発明の半導体装置の実施の形態6を示す
図である。
FIG. 6 is a diagram showing a sixth embodiment of the semiconductor device of the present invention.

【図7】 この発明の半導体装置の実施の形態7を示す
図である。
FIG. 7 is a diagram showing a semiconductor device according to a seventh embodiment of the present invention.

【図8】 この発明の半導体装置の実施の形態8を示す
回路図である。
FIG. 8 is a circuit diagram showing an eighth embodiment of the semiconductor device of the present invention.

【図9】 従来の半導体装置を示す図である。FIG. 9 is a diagram showing a conventional semiconductor device.

【図10】 従来の半導体装置を示す図である。FIG. 10 is a diagram showing a conventional semiconductor device.

【図11】 従来の半導体装置を示す図である。FIG. 11 is a diagram showing a conventional semiconductor device.

【図12】 従来の電力合成形トランジスタの半導体装
置を示す図である。
FIG. 12 is a diagram showing a conventional power combining transistor semiconductor device.

【符号の説明】[Explanation of symbols]

1,1a ソース電極、2,2a ゲート電極、3,3
a ドレイン電極、4FET(電界効果トランジス
タ)、4a セル、5,5a,5b 抵抗体(薄膜抵
抗)、6 キャパシタ、7 入力整合回路、9 出力整
合回路、11,11a,11b 抵抗体(薄膜抵抗)、
23,24,25,26 ボンディングワイヤ(ワイヤ
配線)、27 抵抗体(薄膜抵抗)、28 抵抗体(薄
膜抵抗)、29,30 ボンディングワイヤ(ワイヤ配
線)、31 キャパシタ。
1,1a source electrode, 2,2a gate electrode, 3,3
a drain electrode, 4 FET (field effect transistor), 4a cell, 5, 5a, 5b resistor (thin film resistor), 6 capacitor, 7 input matching circuit, 9 output matching circuit, 11, 11a, 11b resistor (thin film resistor) ,
23, 24, 25, 26 bonding wire (wire wiring), 27 resistor (thin film resistor), 28 resistor (thin film resistor), 29, 30 bonding wire (wire wiring), 31 capacitor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 東京都千代田区丸の内二丁目2番3号 三菱電機株式会社内 (56)参考文献 特開 平4−317206(JP,A) 実開 昭62−61528(JP,U) (58)調査した分野(Int.Cl.7,DB名) H03F 3/60 H03F 3/68 H01P 5/08 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Nao Takagi 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (56) References JP-A-4-317206 (JP, A) −61528 (JP, U) (58) Fields investigated (Int.Cl. 7 , DB name) H03F 3/60 H03F 3/68 H01P 5/08

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 高周波高出力トランジスタの入力パッド
と入力整合回路との間に安定化回路を有する半導体装置
において、 上記安定化回路は、 上記入力整合回路を構成する入力線路のマイクロストリ
ップ線路上に、上記トランジスタと平行かつ上記入力線
路と等幅に設けた上記トランジスタに対し並列抵抗とし
て働く薄膜抵抗体と、 上記マイクロストリップ線路に沿って両側に片面接地と
して設けて安定化回路の薄膜抵抗と直列キャパシタとし
て働くキャパシタと、を設け、 上記トランジスタの入力パッドと入力整合回路とを接続
する ワイヤ配線を上記薄膜抵抗体の真上を渡して、それ
ぞれ平行に設け、また上記キャパシタと上記薄膜抵抗体とを接続するワイ
ヤ配線を設けて、 上記薄膜抵抗体と上記キャパシタの直列回路が上記トラ
ンジスタに対し並列に接続される安定化回路を構成する
ことを特徴とする半導体装置。
1. A semiconductor device having a stabilization circuit between the input pad and the input matching circuit of the high-frequency high-power transistor, the stabilization circuit includes a microstrip line path of input lines constituting the input matching circuit Parallel to the transistor and the input line
A parallel resistor is used for the above-mentioned transistor provided in the same width as the path.
And a single-sided ground on both sides along the above microstrip line.
And set it as a thin film resistor and a series capacitor of the stabilization circuit.
And a capacitor that works by connecting the input pad of the transistor and the input matching circuit.
Wai wire wiring that passes directly over the thin film resistors provided in parallel, respectively, also for connecting the capacitor and the thin film resistor
A semiconductor device comprising a stabilizing circuit in which a series circuit of the thin film resistor and the capacitor is connected in parallel to the transistor by providing a wire .
【請求項2】 高周波高出力トランジスタの入力パッド
と入力整合回路との間に安定化回路を有する半導体装置
において、 上記安定化回路は、 上記入力整合回路を構成する入力線路のマイクロストリ
ップ線路上に、上記トランジスタと平行かつ上記入力線
路と等幅に設けた上記トランジスタに対し並列抵抗とし
て働く複数の段をもつ薄膜抵抗体と、 上記マイクロストリップ線路に沿って両側に片面接地と
して設けて安定化回路の薄膜抵抗と直列キャパシタとし
て働くキャパシタと、を設け、 上記トランジスタの入力パッドと入力整合回路とを接続
する ワイヤ配線を上記複数の段をもつ薄膜抵抗体の真上
を渡して、それぞれ平行に設け、 上記キャパシタと上記薄膜抵抗体のどの段を接続するか
により、トランジスタに対し並列抵抗として働く薄膜抵
抗の抵抗値を調整することが可能な安定化回路を構成す
ることを特徴とする半導体装置
2. A semiconductor device having a stabilization circuit between the input pad and the input matching circuit of the high-frequency high-power transistor, the stabilization circuit includes a microstrip line path of input lines constituting the input matching circuit Parallel to the transistor and the input line
A parallel resistor is used for the above-mentioned transistor provided in the same width as the path.
And a single-sided ground on both sides along the microstrip line.
And set it as a thin film resistor and a series capacitor of the stabilization circuit.
And a capacitor that works by connecting the input pad of the transistor and the input matching circuit.
Or a wire line to pass directly over the thin film resistor having a plurality of stages, provided in parallel, respectively, to connect any stage of the capacitor and the thin film resistor
Allows a thin film resistor that acts as a parallel resistance to the transistor.
A semiconductor device comprising a stabilizing circuit capable of adjusting a resistance value of resistance .
【請求項3】周波高出力トランジスタの入力パッド
と入力整合回路との間に安定化回路を有する半導体装置
において、 上記安定化回路は、 上記入力整合回路を構成する入力線路のマイクロストリ
ップ線路上に上記トランジスタと平行かつ上記入力線
路と等幅に設けた上記トランジスタに対し並列抵抗とし
て働く薄膜抵抗体と直列抵抗として働く薄膜抵抗体と上
記直列抵抗の抵抗値を調整する働きの薄膜抵抗体と、 上記マイクロストリップ線路に沿って両側に片面接地と
して設けて安定化回路の薄膜抵抗と直列キャパシタとし
て働くキャパシタと、を設け、 上記トランジスタの入力パッドと入力整合回路とを接続
する ワイヤ配線を上記薄膜抵抗体の真上を渡して、それ
ぞれ平行に設け、また上記キャパシタと上記薄膜抵抗体とを接続するワイ
ヤ配線を設けて、 上記薄膜抵抗体と上記キャパシタの直列回路が上記トラ
ンジスタに対し並列に接続される安定化回路を構成し、
かつ上記トランジスタに対し直列に接続される安定化回
路を構成 することを特徴とする半導体装置。
3. A semiconductor device having a stabilization circuit between the input pad and the input matching circuit of the high-frequency and high output transistors, the stabilization circuit includes a microstrip line of input lines constituting the input matching circuit On the road, parallel to the transistor and the input line
A parallel resistor is used for the above-mentioned transistor provided in the same width as the path.
And thin film resistors that act as series resistors
A thin film resistor that works to adjust the resistance value of the series resistor, and one side grounded on both sides along the microstrip line.
And set it as a thin film resistor and a series capacitor of the stabilization circuit.
And a capacitor that works by connecting the input pad of the transistor and the input matching circuit.
Wai wire wiring that passes directly over the thin film resistors provided in parallel, respectively, also for connecting the capacitor and the thin film resistor
A wire is provided so that the series circuit of the thin-film resistor and
A stabilization circuit connected in parallel with the transistor,
And a stabilization circuit connected in series with the transistor
A semiconductor device characterized by forming a path .
【請求項4】 高周波高出力トランジスタを構成する複
数Nのセルと入力整合回路との間に安定化回路を有する
半導体装置において、上記安定化回路として、上記入力
整合回路を構成する入力線路のマイクロストリップ線路
パターン上のトランジスタ側に、各セルに対して直列抵
抗として働く薄膜抵抗体と、並列抵抗として働く薄膜抵
抗体の一対を入力線路方向に並べその両端部の入力線路
パターンを電極部とし、 上記入力線路パターン上の1セルに対応する薄膜抵抗体
のパターンを入力線路パターン幅方向にN対を設け、 上記入力線路パターン上のパターン幅方向に隣接する、
N個の上記直列抵抗として働く薄膜抵抗体の相互間およ
び並列抵抗として働く薄膜抵抗体の相互間は絶縁され、
上記各セルに対応して上記薄膜抵抗体間をつなぐの電極
部相互間はアイソレーション抵抗として働く薄膜抵抗体
を設け、 上記各セルに対して並列抵抗として働く薄膜抵抗体のト
ランジスタ側端は上記入力線路パターンで共通の電極を
構成し、 上記入力線路のマイクロストリップ線路パターンのトラ
ンジスタ側の両側近傍に片側接地のキャパシタを配置
し、 トランジスタを構成する各セルと、上記各セルに対応す
る上記薄膜抵抗体間の電極部との間にそれぞれワイヤ配
線を設け、 上記入力線路パターン上のトランジスタ側端の共通の電
極と上記キャパシタの反接地側電極との間にワイヤ配線
を設け、 各セルに対して並列抵抗として働く上記薄膜抵抗体、直
列抵抗として働く上記薄膜抵抗体および隣接する各セル
の入力線路間でアイソレーション抵抗として働く薄膜抵
抗体を一体化した、各セル毎の安定化回路を備えたこと
を特徴とする半導体装置。
4. A semiconductor device having a stabilizing circuit between a plurality of N cells forming a high frequency high output transistor and an input matching circuit, wherein a microcircuit of an input line constituting the input matching circuit is used as the stabilizing circuit. On the transistor side on the strip line pattern, a thin film resistor that acts as a series resistance for each cell, and a pair of thin film resistors that act as a parallel resistance are arranged in the input line direction, and the input line patterns at both ends thereof are used as electrode parts. The thin film resistor pattern corresponding to one cell on the input line pattern is provided in N pairs in the input line pattern width direction, and is adjacent in the pattern width direction on the input line pattern.
The N thin film resistors acting as the series resistors and the thin film resistors acting as the parallel resistors are insulated from each other,
A thin film resistor that acts as an isolation resistor is provided between the electrode portions that connect the thin film resistors corresponding to the cells, and the transistor side end of the thin film resistor that acts as a parallel resistor for each cell is the above. A common electrode is formed by the input line pattern, one-side grounded capacitors are arranged near both sides of the input line microstrip line pattern on the transistor side, and each cell forming the transistor and the thin film corresponding to each cell Wire wiring is provided between the electrodes between the resistors, and wire wiring is provided between the common electrode at the transistor side end on the input line pattern and the anti-ground side electrode of the capacitor. Between the input lines of adjacent cells and the thin film resistor that acts as a parallel resistor, the thin film resistor that acts as a series resistor, and Integrating a thin film resistor acting as down resistor, a semiconductor device characterized by comprising a stabilizing circuit for each cell.
【請求項5】 複数のシングルエンド型の高周波高出力
トランジスタ回路を有する半導体装置において、 高周波高出力トランジスタを複数有し、各トランジスタ
の複数の入力パッドと入力整合回路との間にアイソレー
ション回路を有する半導体装置において、 上記アイソレーション回路として、上記入力整合回路を
構成する入力線路のマイクロストリップ線路パターン上
のトランジスタ側に、薄膜抵抗体を上記マイクロストリ
ップ線路パターンと等幅に設け、この薄膜抵抗体の入力
線路方向の両端部のマイクロストリップ線路パターンを
電極部とし、 上記トランジスタの複数の入力パッドと、上記入力線路
パターン上の上記薄膜抵抗体の反トランジスタ側の電極
部との間に複数のワイヤ配線を上記薄膜抵抗体の真上を
渡して、それぞれ平行に設け、 隣接する同様構成の上記トランジスタの入力線路パター
ン上のトランジスタ側に設けた薄膜抵抗体のトランジス
タ側端の電極部同士を接続するワイヤ配線を設けたこと
を特徴とする半導体装置。
5. A semiconductor device having a plurality of single-ended high-frequency high-output transistor circuits, wherein a plurality of high-frequency high-output transistors are provided, and an isolation circuit is provided between a plurality of input pads of each transistor and an input matching circuit. In the semiconductor device having the thin film resistor as the isolation circuit, the thin film resistor is provided on the transistor side on the microstrip line pattern of the input line forming the input matching circuit, in the same width as the microstrip line pattern. The microstrip line patterns at both ends in the input line direction are used as electrodes, and a plurality of wires are provided between the plurality of input pads of the transistor and the electrode of the thin film resistor on the side opposite to the transistor of the thin film resistor. Pass the wires directly above the thin film resistor and A semiconductor device, wherein wire wiring is provided to connect electrode portions of transistor side ends of a thin film resistor provided on a transistor side on an input line pattern of the above-mentioned adjacent transistor having the same configuration.
【請求項6】 高周波高出力トランジスタ回路を複数有
する半導体装置において、 隣接するトランジスタが回路が、トランジスタと入力整
合回路の接続位置に、抵抗体の一端の電極を接続する上
記抵抗体とキャパシタの直列回路を有し、上記キャパシ
タの他端の電極同士を互いに接続する構成を、 上記トランジスタの入力整合回路を構成する入力線路の
マイクロストリップ線路パターン上のトランジスタ側
に、薄膜抵抗体を上記マイクロストリップ線路パターン
と等幅に設け、この薄膜抵抗体の入力線路方向の両端部
のマイクロストリップ線路パターンを電極部とし、 上記トランジスタの入力整合回路を構成する入力線路の
マイクロストリップ線路パターンのトランジスタ側端部
のパターン間に、その入力線路パターンとほぼ等幅のキ
ャパシタをその両端電極部を上記入力線路パターンに接
続して設け、 上記トランジスタの複数の入力パッドと上記入力線路パ
ターン上の上記薄膜抵抗体の反トランジスタ側の電極部
との間に複数のワイヤ配線を上記薄膜抵抗体の真上を渡
して、それぞれ平行に設け、 隣接するトランジスタの上記キャパシタのトランジスタ
側の電極部間にワイヤ配線を設けて構成することを特徴
とする半導体装置
6. A semiconductor device having a plurality of high-frequency, high-output transistor circuits, wherein adjacent transistors have a circuit in which a resistor and a capacitor are connected in series at a connection position between the transistor and an input matching circuit. A thin film resistor is provided on the transistor side of the microstrip line pattern of the input line that constitutes the input matching circuit of the transistor, and a thin film resistor is connected to the microstrip line. Provide the same width as the pattern, and use the microstrip line pattern at both ends in the input line direction of this thin film resistor as the electrode part. Capacitance between patterns is almost the same width as the input line pattern. A plurality of wire wirings are provided between the plurality of input pads of the transistor and the electrode portion of the thin film resistor on the side opposite to the transistor of the thin film resistor on the input line pattern. Is provided in parallel over the thin film resistor, and wire wiring is provided between electrode portions on the transistor side of the capacitors of adjacent transistors .
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