JP3498641B2 - Low power consumption type semiconductor integrated circuit device - Google Patents
Low power consumption type semiconductor integrated circuit deviceInfo
- Publication number
- JP3498641B2 JP3498641B2 JP18727799A JP18727799A JP3498641B2 JP 3498641 B2 JP3498641 B2 JP 3498641B2 JP 18727799 A JP18727799 A JP 18727799A JP 18727799 A JP18727799 A JP 18727799A JP 3498641 B2 JP3498641 B2 JP 3498641B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- integrated circuit
- semiconductor integrated
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フリップフロップ
とフリップフロップの間に組み合わせ回路を有する構造
の単一クロックで動作する低消費電力型半導体集積回路
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low power consumption type semiconductor integrated circuit device which operates with a single clock and has a structure having a combination circuit between flip-flops.
【０００２】[0002]
【従来の技術】以下の従来例は、日経ＢＰ社発行の文献
「低電力ＬＳＩの技術白書」（１９９４年）のＰａｒ
ｔ．２を参考にしている。2. Description of the Related Art The following conventional example is Par of a document "Technical White Paper of Low Power LSI" (1994) published by Nikkei BP.
t. Refer to 2.
【０００３】半導体集積回路の動作時の消費電力は、
Ｐ＝ＣL（ＶDD−Ｖｔ）2ｆ (１）
と表せる。ここでＣLは負荷容量、ＶDDは電源電圧、Ｖ
ｔは半導体デバイスの閾値電圧、ｆは動作周波数を表
す。式（１）から半導体集積回路を低消費電力化するた
めには、半導体集積回路の回路に供給する電源電圧を低
く設定することが効果的である。The power consumption during operation of the semiconductor integrated circuit can be expressed as P = C L (V DD −Vt) 2 f (1). Here, C L is the load capacitance, V DD is the power supply voltage, and V
t represents the threshold voltage of the semiconductor device, and f represents the operating frequency. From the formula (1), in order to reduce the power consumption of the semiconductor integrated circuit, it is effective to set the power supply voltage supplied to the circuit of the semiconductor integrated circuit low.
【０００４】一方、ＭＯＳインバータの動作速度につい
ていえば、ゲート遅延は、
τ∝ＣLＶDD／（ＶDD−Ｖｔ）2 （２）
と表わせ、ＭＯＳインバータがスイッチング・オンする
に要する時間は、負荷容量が小さいほど、また、（電源
電圧−半導体デバイスの閾値電圧）が大きいほど短くな
る。On the other hand, regarding the operating speed of the MOS inverter, the gate delay is τ∝C L V DD / (V DD −Vt) 2 As shown in (2), the time required for the MOS inverter to switch on becomes shorter as the load capacitance is smaller and (power supply voltage-threshold voltage of semiconductor device) is larger.
【０００５】半導体集積回路の電源電圧を下げることに
よる低消費電力化と同時に、低電源電圧化による動作速
度の劣化を改善する従来方法について、積和回路を例に
示す。この積和回路は半導体集積回路装置の１／２０の
回路規模を占め、この半導体集積回路装置のクリティカ
ルパスはこの積和回路で決まっていると仮定して今後の
説明をする。As a conventional method for reducing the power consumption by lowering the power supply voltage of a semiconductor integrated circuit and improving the deterioration of the operating speed due to the lower power supply voltage, a product-sum circuit will be described as an example. This product-sum circuit occupies 1/20 of the circuit scale of the semiconductor integrated circuit device, and the following description will be made assuming that the critical path of this semiconductor integrated circuit device is determined by this product-sum circuit.
【０００６】まず図３に基本的な積和回路を示す。図３
において、２１はＡ入力端子、２２はＢ入力端子、２３
はＣ入力端子、２４はシステムクロック入力端子、２５
ａ，２５ｂ，２５ｃ，２５ｄはフリップフロップ、２６
は乗算器、２７は加算器、２８は出力端子を表す。First, FIG. 3 shows a basic sum-of-products circuit. Figure 3
, 21 is an A input terminal, 22 is a B input terminal, 23
Is a C input terminal, 24 is a system clock input terminal, 25
a, 25b, 25c, 25d are flip-flops, 26
Is a multiplier, 27 is an adder, and 28 is an output terminal.
【０００７】この積和回路により、Ａ入力端子２１の入
力信号ａとＢ入力端子２２の入力信号ｂ、そしてＣ入力
端子２３の入力信号ｃがシステムクロック入力端子２４
のシステムクロック信号によりそれぞれフリップフロッ
プ２５ａ，２５ｂ，２５ｃに取り入られ、フリップフロ
ップ２５ａ，２５ｂの出力信号は乗算器２６によって乗
算され、乗算器２６の出力は加算器２７によってフリッ
プフロップ２５ｃの出力と加算され、クロック端子２４
の次の立ち上がりでフリップフロップ２５ｄに取り入ら
れる。この結果ａ×ｂ＋ｃはフリップフロップ２５ｄか
ら出力端子２８に出力される。With this sum-of-products circuit, the input signal a of the A input terminal 21, the input signal b of the B input terminal 22, and the input signal c of the C input terminal 23 are input to the system clock input terminal 24.
Of the flip-flops 25a, 25b and 25c, respectively, and the output signals of the flip-flops 25a and 25b are multiplied by the multiplier 26. The output of the multiplier 26 is added to the output of the flip-flop 25c by the adder 27. Clock terminal 24
Is taken into the flip-flop 25d at the next rising edge. As a result, a × b + c is output from the flip-flop 25d to the output terminal 28.
【０００８】次に図４に半導体集積回路の電源電圧を下
げることによる低消費電力化と同時に、低電源電圧化に
よる動作速度の劣化を改善する方法としてパイプライン
化を用いた従来例の構成図を示す。Next, FIG. 4 is a block diagram of a conventional example using a pipeline as a method for reducing the power consumption by lowering the power supply voltage of the semiconductor integrated circuit and simultaneously improving the deterioration of the operating speed due to the lower power supply voltage. Indicates.
【０００９】図４において、２１はＡ入力端子、２２は
Ｂ入力端子、２３はＣ入力端子、２４はシステムクロッ
ク入力端子、２５ａ，２５ｂ，２５ｃ，２５ｄはフリッ
プフロップ、２５ｅ，２５ｆは新たに追加されたフリッ
プフロップ、２６は乗算器、２７は加算器、２８は出力
端子を表す。In FIG. 4, 21 is an A input terminal, 22 is a B input terminal, 23 is a C input terminal, 24 is a system clock input terminal, 25a, 25b, 25c and 25d are flip-flops, and 25e and 25f are newly added. Flip-flop, 26 is a multiplier, 27 is an adder, and 28 is an output terminal.
【００１０】この積和回路により、Ａ入力端子２１の入
力信号ａとＢ入力端子２２の入力信号ｂ、そしてＣ入力
端子２３の入力信号ｃがクロック入力端子２４のシステ
ムクロック信号によりそれぞれフリップフロップ２５
ａ，２５ｂ，２５ｃに取り入られ、フリップフロップ２
５ａ，２５ｂの出力信号は乗算器２６によって乗算さ
れ、乗算器２６の出力はまず、いったんフリップフロッ
プ２５ｅに取り入れられる。同様にフリップフロップ２
５ｃの出力もいったんフリップフロップ２５ｆに取り入
れられる。フリップフロップ２５ｅとフリップフロップ
２５ｆの出力は、加算器２７によって加算され、クロッ
ク端子２４の次の立ち上がりでフリップフロップ２５ｄ
に取り入られる。この結果ａ×ｂ＋ｃはフリップフロッ
プ２５ｄから出力端子２８に出力される。By the sum-of-products circuit, the input signal a of the A input terminal 21, the input signal b of the B input terminal 22, and the input signal c of the C input terminal 23 are respectively flip-flops 25 by the system clock signal of the clock input terminal 24.
a, 25b, 25c, and flip-flop 2
The output signals of 5a and 25b are multiplied by the multiplier 26, and the output of the multiplier 26 is first taken into the flip-flop 25e. Similarly flip-flop 2
The output of 5c is also temporarily taken into the flip-flop 25f. The outputs of the flip-flops 25e and 25f are added by the adder 27, and the flip-flop 25d is added at the next rising edge of the clock terminal 24.
Be incorporated into. As a result, a × b + c is output from the flip-flop 25d to the output terminal 28.
【００１１】このようにパイプライン化することによ
り、ａ×ｂ＋ｃの演算はａ×ｂの乗算とその結果に対す
るｃの加算という演算に分けられる。例えば、ａ×ｂ＋
ｃの演算を１６ビット×１６ビット＋３２ビットと仮定
すると、１６ビット×１６ビットの演算に全演算時間の
７０％程度の演算時間を費やしていると仮定するとシス
テムクロック入力２４の周波数を同じにしたまま、電源
電圧は３０％程度下げることが可能である。従って、こ
の積和部分の消費電力はほぼ５０％程度まで低減でき
る。しかも、この積和部分がこの半導体集積回路装置の
クリティカルパスで残りの部分も同時に低電圧化できる
のでこの効果はもっと大きい。By pipelining in this way, the calculation of a × b + c can be divided into the multiplication of a × b and the addition of c to the result. For example, axb +
Assuming that the calculation of c is 16 bits × 16 bits + 32 bits, assuming that the calculation time of 16 bits × 16 bits consumes about 70% of the total calculation time, the system clock input 24 has the same frequency. As it is, the power supply voltage can be reduced by about 30%. Therefore, the power consumption of the sum of products portion can be reduced to about 50%. Moreover, the sum of products portion is a critical path of the semiconductor integrated circuit device, and the remaining portions can be lowered in voltage at the same time.
【００１２】しかし、パイプライン化のみでは、乗算器
２６がクリティカルパスとなりこれ以上に電源電圧を下
げられない。上の例では乗算器を１６ビット×１６ビッ
トと仮定したが、今後ますます乗算器のビット数が多く
なり、乗算器の演算にかかる時間は延び、パイプライン
化の効果は少なくなる傾向にある。However, only by pipelining, the multiplier 26 becomes a critical path and the power supply voltage cannot be further reduced. In the above example, the multiplier was assumed to be 16 bits x 16 bits, but the number of bits in the multiplier will increase in the future, the time required for the multiplier operation will increase, and the effect of pipelining tends to decrease. .
【００１３】[0013]
【発明が解決しようとする課題】以上のような構成の低
消費電力型半導体集積回路装置においては、パイプライ
ン化だけでは、今後携帯機器の動作寿命の長時間化に対
する市場の要望を満足させることができない。In the low power consumption type semiconductor integrated circuit device having the above-mentioned structure, the pipeline demand alone will satisfy the market demand for a longer operating life of portable devices in the future. I can't.
【００１４】本発明は、上記従来の問題点を解決するも
ので、第１のフリップフロップと第２のフリップフロッ
プの間に組み合わせ回路を有する構造の単一クロックで
動作する半導体集積回路装置において、パイプライン化
だけでなく新たな低消費電力化の方法を提供することに
より、携帯機器の動作寿命の長時間化する更なる手段を
提供することを目的とする。The present invention solves the above-mentioned conventional problems, and provides a semiconductor integrated circuit device operating with a single clock, which has a combinational circuit between a first flip-flop and a second flip-flop. It is an object of the present invention to provide a further method of extending the operating life of a portable device by providing a new method of reducing power consumption as well as making it pipeline.
【００１５】[0015]
【課題を解決するための手段】この目的を達成するため
本発明では、第１のフリップフロップと第２のフリップ
フロップの間にクリティカルパスを形成する組み合わせ
回路を有する半導体集積回路装置において、前記第１の
フリップフロップは第１の電源電圧で動作し、前記第２
のフリップフロップと前記組み合わせ回路は第２の電源
電圧で動作することを特徴としている。[Means for Solving the Problems] To achieve this object
According to the present invention, in a semiconductor integrated circuit device having a combinational circuit that forms a critical path between a first flip-flop and a second flip-flop, the first flip-flop operates at a first power supply voltage, and Second
Is characterized in that the flip-flop and the combinational circuit operate at the second power supply voltage.
【００１６】 また、この目的を達成するため本発明で
は、第１のフリップフロップと第２のフリップフロップ
の間にクリティカルパスを形成する組み合わせ回路を有
する半導体集積回路装置において、前記組み合わせ回路
内の半導体素子の閾値電圧は、前記第１のフリップフロ
ップの半導体素子と前記第２のフリップフロップの半導
体素子の閾値電圧よりも低いことを特徴としている。In order to achieve this object, the present invention
In a semiconductor integrated circuit device having a combinational circuit that forms a critical path between a first flip-flop and a second flip-flop, the threshold voltage of a semiconductor element in the combinational circuit is It is characterized in that it is lower than the threshold voltage of the semiconductor element and the semiconductor element of the second flip-flop.
【００１７】 さらに、この目的を達成するため本発明
では、第１のフリップフロップと第２のフリップフロッ
プの間にクリティカルパスを形成する組み合わせ回路を
有する半導体集積回路装置であって、前記第１のフリッ
プフロップは第１の電源電圧で動作し、前記第２のフリ
ップフロップと前記組み合わせ回路は第２の電源電圧で
動作し、前記組み合わせ回路内の半導体素子の閾値電圧
は、前記第１のフリップフロップの半導体素子と前記第
２のフリップフロップの半導体素子の閾値電圧よりも低
いことを特徴としている。 Furthermore, in order to achieve this object, the present invention
In a semiconductor integrated circuit device having a combination circuit for forming a critical path between the first flip-flop and the second flip-flop, said first flip-flop is operating in the first power supply voltage, wherein The second flip-flop and the combination circuit operate at a second power supply voltage, and the threshold voltage of the semiconductor element in the combination circuit is the semiconductor element of the first flip-flop and the semiconductor element of the second flip-flop. It is characterized by being lower than the threshold voltage of.
【００１８】[0018]
【発明の実施の形態】本発明の構成により、半導体集積
回路装置のクリティカルパスを構成する回路部分の電源
電圧を選択的に高くすることができる。また、半導体集
積回路装置のクリティカルパスを構成する回路部分の電
源電圧は前のままで、半導体集積回路装置のクリティカ
ルパスを構成する回路部分以外の電源電圧を選択的に低
くすることもできる。従来例の積部分に他の部分と異な
る電源を用意することにより、半導体集積回路装置の残
りの約９５％を占める回路部分の電源電圧を低減でき、
半導体集積回路装置全体の消費電力を減少させることが
可能になっている。以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。According to the structure of the present invention, the power supply voltage of the circuit portion forming the critical path of the semiconductor integrated circuit device can be selectively increased. Further, it is possible to selectively lower the power supply voltage of circuits other than the circuit part constituting the critical path of the semiconductor integrated circuit device while keeping the power supply voltage of the circuit part constituting the critical path of the semiconductor integrated circuit device as it is. By preparing a power supply different from the other parts in the product part of the conventional example, the power supply voltage of the circuit part occupying the remaining about 95% of the semiconductor integrated circuit device can be reduced,
It is possible to reduce the power consumption of the entire semiconductor integrated circuit device. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００１９】（実施の形態１）図１は本発明の実施の形
態１で、半導体集積回路装置のクリティカルパスを形成
していた組み合わせ回路に本発明の対策を施した構成図
である。(Embodiment 1) FIG. 1 is a configuration diagram in which a countermeasure of the present invention is applied to a combinational circuit forming a critical path of a semiconductor integrated circuit device in the first embodiment of the present invention.
【００２０】図１において、１は第１の電源電圧を供給
する端子、１１は第２の電源電圧を供給する端子、２は
信号入力端子、３はシステムクロック入力端子、４は第
１のフリップフロップ、４ａ，４ｂ，４ｃ，４ｄはそれ
ぞれ第１のフリップフロップ４の第１の電源電圧用端
子、信号入力端子、システムクロック入力端子、信号出
力端子であり、５は信号電圧レベルを上げる第１のレベ
ルシフター、５ａ，５ｂ，５ｃ，５ｄはそれぞれ信号電
圧レベルを上げる第１のレベルシフター５の第１の電源
電圧用端子、第２の電源電圧用端子、信号入力端子、信
号出力端子、６は半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路、６ａ、６ｂ，６
ｃはそれぞれ半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路の第１の電源電圧用端
子、信号入力端子、信号出力端子、７は第２のフリップ
フロップ、７ａ，７ｂ，７ｃ，７ｄはそれぞれ第２のフ
リップフロップ７の第２の電源電圧用端子、信号入力端
子、システムクロック入力端子、信号出力端子であり、
８は信号電圧レベルを下げる第２のレベルシフター、８
ａ，８ｂ，８ｃ，８ｄはそれぞれ信号電圧レベルを下げ
る第２のレベルシフター８の第２の電源電圧用端子、第
１の電源電圧用端子、信号入力端子、信号出力端子であ
る。In FIG. 1, 1 is a terminal for supplying a first power supply voltage, 11 is a terminal for supplying a second power supply voltage, 2 is a signal input terminal, 3 is a system clock input terminal, and 4 is a first flip-flop. 4a, 4b, 4c, and 4d are the first power supply voltage terminal, the signal input terminal, the system clock input terminal, and the signal output terminal of the first flip-flop 4, and 5 is the first to increase the signal voltage level. Of the level shifters 5a, 5b, 5c, and 5d of the first level shifter 5 for increasing the signal voltage level are the first power supply voltage terminal, the second power supply voltage terminal, the signal input terminal, and the signal output terminal, respectively. Is a combinational circuit which has conventionally formed a critical path of a semiconductor integrated circuit device, 6a, 6b, 6
c is a first power supply voltage terminal, a signal input terminal, a signal output terminal of a combinational circuit that has conventionally formed a critical path of a semiconductor integrated circuit device, 7 is a second flip-flop, 7a, 7b, 7c, 7d. Are a second power supply voltage terminal, a signal input terminal, a system clock input terminal, and a signal output terminal of the second flip-flop 7,
8 is a second level shifter for lowering the signal voltage level, 8
Reference numerals a, 8b, 8c, and 8d respectively denote a second power supply voltage terminal, a first power supply voltage terminal, a signal input terminal, and a signal output terminal of the second level shifter 8 that lowers the signal voltage level.
【００２１】図１において、第１の電源電圧端子１に接
続された第１のフリップフロップ４の入力端子４ｂから
入力された信号入力端子２の信号は、システムクロック
入力端子３の信号の立ち上がりで取り入れられる。第１
のフリップフロップ４の信号出力端子４ｄからの出力信
号は信号電圧レベルを上げる第１のレベルシフター５の
信号入力端子５ｃに入力される。信号電圧レベルを上げ
る第１のレベルシフター５は第１の電源電圧用端子５ａ
を通して第１の電源電圧端子１に接続され、第２の電源
電圧用端子５ｂを通して第２の電源電圧端子１１に接続
されている。第１のフリップフロップ４の出力信号端子
４ｄからの出力信号は信号電圧レベルを上げる第１のレ
ベルシフター５によって信号電圧レベルを変換され、前
記信号電圧レベルを上げる第１のレベルシフター５の信
号出力端子５ｄからの出力信号は半導体集積回路装置の
クリティカルパスを従来形成していた組み合わせ回路６
の信号入力端子６ｂに入力される。In FIG. 1, the signal at the signal input terminal 2 input from the input terminal 4b of the first flip-flop 4 connected to the first power supply voltage terminal 1 rises at the rising edge of the signal at the system clock input terminal 3. Can be incorporated. First
The output signal from the signal output terminal 4d of the flip-flop 4 is input to the signal input terminal 5c of the first level shifter 5 that raises the signal voltage level. The first level shifter 5 that raises the signal voltage level is the first power supply voltage terminal 5a.
Is connected to the first power supply voltage terminal 1 through, and is connected to the second power supply voltage terminal 11 through the second power supply voltage terminal 5b. The output signal from the output signal terminal 4d of the first flip-flop 4 is converted in signal voltage level by the first level shifter 5 for raising the signal voltage level, and the signal output of the first level shifter 5 for raising the signal voltage level. The output signal from the terminal 5d is a combinational circuit 6 that has conventionally formed a critical path of a semiconductor integrated circuit device.
Signal input terminal 6b.
【００２２】半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路６の電源端子６ａは第
２の電源電圧用端子１１に接続されている。半導体集積
回路装置のクリティカルパスを従来形成していた組み合
わせ回路６で遅延を受けた信号は、半導体集積回路装置
のクリティカルパスを従来形成していた組み合わせ回路
６の信号出力端子６ｃから出力される。半導体集積回路
装置のクリティカルパスを従来形成していた組み合わせ
回路６の信号出力端子６ｃからの出力信号は、第２のフ
リップフロップ７の信号入力端子７ｂに入力される。第
２のフリップフロップ７は第２のフリップフロップ７の
電源端子７ａを通して第２の電源電圧端子１１に接続さ
れている。第２のフリップフロップ７の信号出力端子７
ｄからの出力信号は信号電圧レベルを下げる第２のレベ
ルシフター８の信号入力端子８ｃに入力される。信号電
圧レベルを下げる第２のレベルシフター８は第１の電源
電圧用端子８ｂを通して第１の電源電圧端子１に接続さ
れ、第２の電源電圧用端子８ａを通して第２の電源電圧
端子１１に接続されている。信号電圧レベルを下げる第
２のレベルシフター８の信号入力端子８ｃに入力された
信号は、信号レベルが変換された後、信号電圧レベルを
下げる第２のレベルシフター８の信号出力端子８ｄから
出力される。The power supply terminal 6a of the combinational circuit 6 that has conventionally formed the critical path of the semiconductor integrated circuit device is connected to the second power supply voltage terminal 11. The signal delayed by the combinational circuit 6 that has conventionally formed the critical path of the semiconductor integrated circuit device is output from the signal output terminal 6c of the combinational circuit 6 that has conventionally formed the critical path of the semiconductor integrated circuit device. The output signal from the signal output terminal 6c of the combinational circuit 6 that has conventionally formed the critical path of the semiconductor integrated circuit device is input to the signal input terminal 7b of the second flip-flop 7. The second flip-flop 7 is connected to the second power supply voltage terminal 11 through the power supply terminal 7a of the second flip-flop 7. Signal output terminal 7 of the second flip-flop 7
The output signal from d is input to the signal input terminal 8c of the second level shifter 8 which lowers the signal voltage level. The second level shifter 8 for lowering the signal voltage level is connected to the first power supply voltage terminal 1 through the first power supply voltage terminal 8b and connected to the second power supply voltage terminal 11 through the second power supply voltage terminal 8a. Has been done. The signal input to the signal input terminal 8c of the second level shifter 8 for lowering the signal voltage level is output from the signal output terminal 8d of the second level shifter 8 for lowering the signal voltage level after the signal level is converted. It
【００２３】従来例で積和回路が半導体集積回路装置の
１／２０の回路規模を占め、この半導体集積回路装置の
クリティカルパスはこの積和回路の積の部分（つまり、
乗算器）で決まっていると仮定して説明した。本発明を
パイプライン化の方法を行った従来の積和回路に適応し
た場合について説明する。In the conventional example, the product-sum circuit occupies 1/20 of the circuit scale of the semiconductor integrated circuit device, and the critical path of this semiconductor integrated circuit device is the product part of this product-sum circuit (that is,
It was assumed that it was decided by the multiplier). A case where the present invention is applied to a conventional sum-of-products circuit that implements a pipeline method will be described.
【００２４】請求項１で第１のフリップフロップと第２
のフリップフロップの間に組み合わせ回路を有する構造
の単一クロックで動作する半導体集積回路装置におい
て、第１のフリップフロップと第２のフリップフロップ
の間の遅延時間が前記単一クロックの動作周波数の逆数
で規定される時間より大きいもの、また、本発明の実施
の形態１の説明で、半導体集積回路装置のクリティカル
パスを従来形成していた組み合わせ回路６に相当するの
がこの場合は乗算器である。第２の電源電圧端子１１の
電源電圧を第１の電源電圧端子１の電源電圧より高く設
定することにより、第２の電源電圧端子１１に接続され
ている半導体集積回路装置のクリティカルパスを従来形
成していた組み合わせ回路６、つまり、今の場合は乗算
器の電源電圧を第１の電源電圧端子１に接続されている
第１のフリップフロップと第２のフリップフロップの間
に組み合わせ回路を有する単一クロックで動作する半導
体集積回路装置において、第１のフリップフロップと第
２のフリップフロップの間の遅延時間が前記単一クロッ
クの動作周波数の逆数で規定される時間より小さい部分
に接続されている乗算器以外の回路の電源電圧より高く
設定することにより、システムクロック入力の周波数を
同じにしたまま、乗算器以外の回路の電源電圧を従来例
以上に下げることが可能になる。In claim 1, the first flip-flop and the second flip-flop
In a semiconductor integrated circuit device having a structure having a combinational circuit between the flip-flops and operating with a single clock, the delay time between the first flip-flop and the second flip-flop is the reciprocal of the operating frequency of the single clock. In the description of the first embodiment of the present invention, the multiplier in this case corresponds to the combinational circuit 6 that has conventionally formed the critical path of the semiconductor integrated circuit device. . By setting the power supply voltage of the second power supply voltage terminal 11 higher than the power supply voltage of the first power supply voltage terminal 1, a critical path of the semiconductor integrated circuit device connected to the second power supply voltage terminal 11 is conventionally formed. The combinational circuit 6 that has been used, that is, in the present case, has a combinational circuit between the first and second flip-flops connected to the first power supply voltage terminal 1 for the power supply voltage of the multiplier. In a semiconductor integrated circuit device operating with one clock, a delay time between a first flip-flop and a second flip-flop is connected to a portion smaller than a time defined by an inverse number of an operating frequency of the single clock. By setting it higher than the power supply voltage of the circuits other than the multiplier, the power supply voltage of the circuits other than the multiplier can be kept while keeping the system clock input frequency the same. It is possible to reduce the above conventional example.
【００２５】つまり、従来の第１のフリップフロップと
第２のフリップフロップの間に組み合わせ回路を有する
単一クロックで動作する半導体集積回路装置において、
クリティカルパスは乗算器であり、この部分の乗算時間
によりシステムクロックの動作周波数が決まっていた。
請求項１の本発明では、乗算器の部分だけ別電源にし電
源電圧は元のままにする。乗算器以外の部分は、クリテ
ィカルパスでないため前記電源電圧では本来もっと高い
動作周波数で動作する。このことは、元のシステムクロ
ックの動作周波数で動かすのであれば、もっと低い電源
電圧に出来ると言う事である。本半導体集積回路装置の
９５％を占める乗算器以外の電源電圧を下げる事によ
り、低消費電力化が可能である。That is, in the conventional semiconductor integrated circuit device operating with a single clock, which has a combinational circuit between the first flip-flop and the second flip-flop,
The critical path is a multiplier, and the operating time of the system clock is determined by the multiplication time of this part.
According to the first aspect of the present invention, only the multiplier section is provided with a separate power supply, and the power supply voltage remains unchanged. Since the parts other than the multiplier are not the critical path, they are originally operated at a higher operating frequency at the power supply voltage. This means that a lower power supply voltage can be obtained if it is operated at the operating frequency of the original system clock. Low power consumption can be achieved by reducing the power supply voltage other than the multiplier, which accounts for 95% of the present semiconductor integrated circuit device.
【００２６】本発明に伴う回路の増加による消費電力の
増加、つまり別電源を用意するために必要なＤＣ−ＤＣ
コンバータ等による消費電力の増加より乗算器以外の電
源電圧を下げることによる消費電力の減少の方が大きく
なるような値に第１の電源電圧端子１と第２の電源電圧
端子１１の電源電圧をそれぞれ選ぶ必要がある。An increase in power consumption due to an increase in circuits according to the present invention, that is, DC-DC necessary for preparing another power supply.
The power supply voltages of the first power supply voltage terminal 1 and the second power supply voltage terminal 11 are set to values such that the power consumption decreases by lowering the power supply voltage other than the multiplier than the power consumption increase by the converter. You have to choose each.
【００２７】本発明において、半導体集積回路装置のク
リティカルパスを従来形成していた組み合わせ回路６と
して積和回路の乗算器を例にして述べたが、もちろんク
リティカルパスを従来形成していた組み合わせ回路６は
積和回路の乗算器に限定されるものではない。In the present invention, the multiplier of the product-sum circuit is described as an example of the combinational circuit 6 that has conventionally formed the critical path of the semiconductor integrated circuit device, but of course the combinational circuit 6 that has conventionally formed the critical path. Is not limited to the multiplier of the sum of products circuit.
【００２８】（実施の形態２）図２は本発明の実施の形
態２で、半導体集積回路装置のクリティカルパスを形成
していた組み合わせ回路に本発明の対策を施した構成図
である。図２において、１は電源電圧を供給する端子、
２は信号入力端子、３はシステムクロック入力端子、４
は第１のフリップフロップ、４ａ，４ｂ，４ｃ，４ｄは
それぞれ第１のフリップフロップ４の電源入力端子、信
号入力端子、システムククロック入力端子、信号出力端
子であり、６０は半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路、６０ａ、６０
ｂ，６０ｃはそれぞれ半導体集積回路装置のクリティカ
ルパスを従来形成していた組み合わせ回路の電源電圧用
端子、信号入力端子、信号出力端子、７は第２のフリッ
プフロップ、７ａ，７ｂ，７ｃ，７ｄはそれぞれ第２の
フリップフロップ７の電源電圧用端子、信号入力端子、
システムククロック入力端子、信号出力端子である。(Embodiment 2) FIG. 2 is a configuration diagram in which a countermeasure of the present invention is applied to a combinational circuit forming a critical path of a semiconductor integrated circuit device in the second embodiment of the present invention. In FIG. 2, 1 is a terminal for supplying a power supply voltage,
2 is a signal input terminal, 3 is a system clock input terminal, 4
Is a first flip-flop, 4a, 4b, 4c and 4d are a power input terminal, a signal input terminal, a system clock input terminal and a signal output terminal of the first flip-flop 4, respectively, and 60 is a semiconductor integrated circuit device. Combinational circuits that have conventionally formed a critical path, 60a, 60
b and 60c are power supply voltage terminals, signal input terminals, and signal output terminals of a combinational circuit that has conventionally formed a critical path of a semiconductor integrated circuit device, 7 is a second flip-flop, and 7a, 7b, 7c and 7d are Power supply voltage terminal, signal input terminal, and second flip-flop 7,
System clock input terminal and signal output terminal.
【００２９】第１のフリップフロップと第２のフリップ
フロップの間に組み合わせ回路を有する単一クロックで
動作する半導体集積回路装置において、前記第１のフリ
ップフロップと前記第２のフリップフロップの間の遅延
時間が前記単一クロックの動作周波数の逆数で規定され
る時間より大きいものは、前記組み合わせ回路を構成す
る半導体デバイスの閾値電圧を、前記第１のフリップフ
ロップと前記第２のフリップフロップの間の遅延時間が
前記単一クロックの動作周波数の逆数で規定される時間
より小さい回路を構成する半導体デバイスの閾値電圧よ
りも低く設定している。In a semiconductor integrated circuit device operating with a single clock, having a combinational circuit between a first flip-flop and a second flip-flop, a delay between the first flip-flop and the second flip-flop is provided. When the time is longer than the time defined by the reciprocal of the operating frequency of the single clock, the threshold voltage of the semiconductor device forming the combinational circuit is set between the first flip-flop and the second flip-flop. The delay time is set to be lower than the threshold voltage of a semiconductor device forming a circuit that is smaller than the time defined by the reciprocal of the operating frequency of the single clock.
【００３０】半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路６０を構成している半
導体デバイスの閾値電圧を他の回路より低く設定する方
法の一例としては、前記半導体集積回路装置のクリティ
カルパスを従来形成していた組み合わせ回路６０を構成
する部分の回路セルのみを半導体集積回路製造時に、更
なるイオン注入により閾値電圧を変更する手法がある。As an example of the method of setting the threshold voltage of the semiconductor device constituting the combinational circuit 60 which has conventionally formed the critical path of the semiconductor integrated circuit device lower than that of other circuits, the critical voltage of the semiconductor integrated circuit device is set. There is a method in which the threshold voltage is changed by further ion implantation at the time of manufacturing a semiconductor integrated circuit only in the circuit cells of the portion forming the combinational circuit 60 in which the path is conventionally formed.
【００３１】半導体集積回路の動作時の消費電力は、式
（１）と表せるためこの部分の消費電力は増加するが、
一方、ＭＯＳインバータの動作速度についていえば、ゲ
ート遅延は、式（２）という関係にあるため、半導体集
積回路装置のクリティカルパスを従来形成していた組み
合わせ回路６０の動作速度は速くなる。しかも、半導体
集積回路装置のクリティカルパスを従来形成していた組
み合わせ回路６０を構成している半導体デバイスのみの
閾値電圧を他の回路より低く設定するのみであるため、
通常半導体デバイスの閾値電圧を下げるとサブスレッシ
ョルド電流が増加し待機時の消費電流が増加するという
欠点を最小限に抑えることが出来る。また、待機時の消
費電流が増加に対しては、半導体デバイスの閾値電圧を
下げている部分の電源を切るような方法も存在する。Since the power consumption of the semiconductor integrated circuit during operation can be expressed by the equation (1), the power consumption of this portion increases,
On the other hand, regarding the operating speed of the MOS inverter, since the gate delay has the relationship of the expression (2), the operating speed of the combinational circuit 60 that has conventionally formed the critical path of the semiconductor integrated circuit device becomes faster. Moreover, since the threshold voltage of only the semiconductor device that constitutes the combinational circuit 60 that has conventionally formed the critical path of the semiconductor integrated circuit device is set lower than the other circuits,
Usually, when the threshold voltage of the semiconductor device is lowered, the sub-threshold current increases, and the drawback that the standby current consumption increases can be minimized. Further, there is also a method of turning off the power supply of the portion of the semiconductor device where the threshold voltage is lowered in order to increase the standby current consumption.
【００３２】本発明をパイプライン化の方法を行った従
来の積和回路に適応した場合の対応も図１の場合と同様
である。請求項２で第１のフリップフロップと第２のフ
リップフロップの間に組み合わせ回路を有する単一クロ
ックで動作する半導体集積回路装置において、第１のフ
リップフロップと第２のフリップフロップの間の遅延時
間が前記単一クロックの動作周波数の逆数で規定される
時間より大きいもの、また、本発明の実施の形態２の説
明で、半導体集積回路装置のクリティカルパスを従来形
成していた組み合わせ回路６０に相当するのがこの場合
は乗算器である。半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路６０を構成してい
る半導体デバイスの閾値電圧を下げることにより、シス
テムクロック入力の周波数を同じにしたまま、半導体集
積回路装置全体の電源電圧を下げることが可能になる。The case where the present invention is applied to the conventional product-sum circuit in which the pipeline method is applied is also the same as in the case of FIG. The semiconductor integrated circuit device according to claim 2, which operates with a single clock and has a combination circuit between the first flip-flop and the second flip-flop, wherein the delay time between the first flip-flop and the second flip-flop is high. Is greater than the time defined by the reciprocal of the operating frequency of the single clock, and in the description of the second embodiment of the present invention, corresponds to the combinational circuit 60 that has conventionally formed the critical path of the semiconductor integrated circuit device. In this case, it is the multiplier. By lowering the threshold voltage of the semiconductor device forming the combinational circuit 60 that has conventionally formed the critical path of the semiconductor integrated circuit device, the power supply voltage of the entire semiconductor integrated circuit device can be kept the same as the frequency of the system clock input. Can be lowered.
【００３３】つまり、従来の第１のフリップフロップと
第２のフリップフロップの間に組み合わせ回路を有する
単一クロックで動作する半導体集積回路装置において、
クリティカルパスは乗算器であり、この部分の乗算時間
によりシステムクロックの動作周波数が決まっていた。
請求項２の本発明では、乗算器を構成している半導体デ
バイスの閾値電圧を下げることにより乗算器がより高速
に動作するようになり、システムクロック入力の周波数
を同じにしたまま、乗算器も含めた全体の回路の電源電
圧を従来例以上に下げることが可能になる。乗算器を構
成している半導体デバイスの閾値電圧を下げることによ
り乗算器の動作時の消費電力は増加する。しかし、乗算
器も含めた全体の回路の電源電圧を下げる事により、半
導体集積回路装置全体として低消費電力化が可能であ
る。That is, in the conventional semiconductor integrated circuit device operating with a single clock, which has a combinational circuit between the first flip-flop and the second flip-flop,
The critical path is a multiplier, and the operating time of the system clock is determined by the multiplication time of this part.
According to the present invention of claim 2, by lowering the threshold voltage of the semiconductor device forming the multiplier, the multiplier operates at a higher speed, and the multiplier also operates at the same frequency of the system clock input. It is possible to reduce the power supply voltage of the entire circuit including the power supply voltage to a level lower than the conventional example. By lowering the threshold voltage of the semiconductor device that constitutes the multiplier, the power consumption during operation of the multiplier increases. However, by lowering the power supply voltage of the entire circuit including the multiplier, it is possible to reduce the power consumption of the semiconductor integrated circuit device as a whole.
【００３４】半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路６０を構成している半
導体デバイスの閾値電圧を下げることによる消費電力の
増加より乗算器も含めた全体の電源電圧を下げることに
よる消費電力の減少の方が大きくなるような値に半導体
集積回路装置のクリティカルパスを従来形成していた組
み合わせ回路６０を構成している半導体デバイスの閾値
電圧を選ぶ必要がある。半導体デバイスの閾値電圧をど
のくらいにすれば良いかは、設計している半導体集積回
路装置に依存する。ＥＤＡツールを活用して、ここの半
導体集積回路装置ごとに最適な半導体デバイスの閾値電
圧を決定することがこの技術を有効に活用する上で重要
である。Lowering the overall power supply voltage including the multiplier due to the increase in power consumption by lowering the threshold voltage of the semiconductor device forming the combinational circuit 60 that has conventionally formed the critical path of the semiconductor integrated circuit device. It is necessary to select the threshold voltage of the semiconductor device forming the combinational circuit 60 that has conventionally formed the critical path of the semiconductor integrated circuit device to a value such that the reduction in power consumption due to is larger. How much the threshold voltage of the semiconductor device should be set depends on the designed semiconductor integrated circuit device. Using the EDA tool to determine the optimum threshold voltage of the semiconductor device for each semiconductor integrated circuit device is important for effectively utilizing this technique.
【００３５】本発明において、半導体集積回路装置のク
リティカルパスを従来形成していた組み合わせ回路６０
として積和回路の乗算器を例にして述べたが、もちろん
クリティカルパスを従来形成していた組み合わせ回路６
は積和回路の乗算器に限定されるものではない。In the present invention, the combinational circuit 60 which has conventionally formed the critical path of the semiconductor integrated circuit device.
Although the multiplier of the product-sum circuit has been described as an example, of course, the combinational circuit 6 that has conventionally formed a critical path 6
Is not limited to the multiplier of the sum of products circuit.
【００３６】（実施の形態３）これは実施の形態１と実
施の形態２の構成の特徴を組み合わせたもので、今まで
の説明により容易に推測できるので、説明は省略する。(Third Embodiment) This is a combination of the features of the configurations of the first and second embodiments and can be easily guessed from the above description, and therefore the description thereof is omitted.
【００３７】[0037]
【発明の効果】以上のように、本発明は第１のフリップ
フロップと第２のフリップフロップの間に組み合わせ回
路を有する単一クロックで動作する半導体集積回路装置
において、低消費電力化のためのパイプライン化の従来
方法に本発明の方法を加味することにより、半導体集積
回路装置の低消費電力化の効果をもたらす。As described above, according to the present invention, a semiconductor integrated circuit device operating with a single clock having a combinational circuit between a first flip-flop and a second flip-flop is provided for reducing power consumption. By adding the method of the present invention to the conventional pipeline method, the effect of reducing the power consumption of the semiconductor integrated circuit device is brought about.
【図１】本発明の実施の形態１で、半導体集積回路装置
のクリティカルパスに関する構成図FIG. 1 is a configuration diagram of a critical path of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】本発明の実施の形態２で、半導体集積回路装置
のクリティカルパスに関する構成図FIG. 2 is a configuration diagram regarding a critical path of a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図３】本発明における基本的な積和回路の構成図FIG. 3 is a block diagram of a basic sum-of-products circuit according to the present invention.
【図４】半導体集積回路の電源電圧を下げるためにパイ
プライン化を用いた従来の構成図FIG. 4 is a conventional configuration diagram in which pipeline is used to reduce the power supply voltage of a semiconductor integrated circuit.
１ 第１の電源電圧を供給する端子 ４ 第一のフリップフロップ ５ 第一のレベルシフター ６、６０ 組み合わせ回路 ７ 第２のフリップフロップ ８ 第２のレベルシフター １１ 第２の電源電圧を供給する端子 1 Terminal for supplying the first power supply voltage 4 First flip-flop 5 First level shifter 6,60 Combination circuit 7 Second flip-flop 8 Second level shifter 11 Terminal for supplying the second power supply voltage
Claims (2)
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置において、前記組み
合わせ回路内の半導体素子の閾値電圧は、前記第１のフ
リップフロップの半導体素子と前記第２のフリップフロ
ップの半導体素子の閾値電圧よりも低いことを特徴とす
る低消費電力型半導体集積回路装置。1. A semiconductor integrated circuit device having a combinational circuit that forms a critical path between a first flip-flop and a second flip-flop, wherein a threshold voltage of a semiconductor element in the combinational circuit is the first voltage. A low power consumption type semiconductor integrated circuit device, which is lower than a threshold voltage of a semiconductor element of a flip-flop and a semiconductor element of the second flip-flop.
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置であって、前記第１
のフリップフロップは第１の電源電圧で動作し、 前記第２のフリップフロップと前記組み合わせ回路は第
２の電源電圧で動作し、前記組み合わせ回路内の半導体
素子の閾値電圧は、前記第１のフリップフロップの半導
体素子と前記第２のフリップフロップの半導体素子の閾
値電圧よりも低いことを特徴とする低消費電力型半導体
集積回路装置。2. A semiconductor integrated circuit device having a combinational circuit that forms a critical path between a first flip-flop and a second flip-flop, said first integrated circuit device comprising:
Flip-flops operate at a first power supply voltage, the second flip-flop and the combination circuit operate at a second power supply voltage, and the threshold voltage of a semiconductor element in the combination circuit is the first flip-flop. Low power consumption type semiconductor integrated circuit device characterized by being lower than the threshold voltage of the semiconductor element of the second flip-flop and the semiconductor element of the second flip-flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18727799A JP3498641B2 (en) | 1999-07-01 | 1999-07-01 | Low power consumption type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18727799A JP3498641B2 (en) | 1999-07-01 | 1999-07-01 | Low power consumption type semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015692A JP2001015692A (en) | 2001-01-19 |
| JP3498641B2 true JP3498641B2 (en) | 2004-02-16 |
Family
ID=16203191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18727799A Expired - Fee Related JP3498641B2 (en) | 1999-07-01 | 1999-07-01 | Low power consumption type semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3498641B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4562456B2 (en) | 2004-08-20 | 2010-10-13 | パナソニック株式会社 | Semiconductor integrated circuit |
| JP4366319B2 (en) | 2005-01-31 | 2009-11-18 | パナソニック株式会社 | Semiconductor integrated circuit and test method thereof |
| JP2006253589A (en) | 2005-03-14 | 2006-09-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| CN107608499B (en) * | 2017-10-10 | 2024-04-12 | 深圳市航顺芯片技术研发有限公司 | Method and system for reducing chip power consumption |
-
1999
- 1999-07-01 JP JP18727799A patent/JP3498641B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001015692A (en) | 2001-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kawaguchi et al. | A reduced clock-swing flip-flop (RCSFF) for 63% power reduction | |
| US6934923B2 (en) | Semiconductor integrated circuit, method and program for designing the semiconductor integrated circuit | |
| US6559492B1 (en) | On-die switching power converter with stepped switch drivers and method | |
| US6831483B2 (en) | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor | |
| US7129741B2 (en) | Semiconductor integrated circuit device, storage medium on which cell library is stored and designing method for semiconductor integrated circuit | |
| JP3680594B2 (en) | Semiconductor integrated circuit | |
| US7904874B2 (en) | Opposite-phase scheme for peak current reduction | |
| JP2000312136A (en) | Flip-flop circuit | |
| JP3498641B2 (en) | Low power consumption type semiconductor integrated circuit device | |
| US7183816B2 (en) | Circuit and method for switching an electrical load on after a delay | |
| JP3450739B2 (en) | LSI placement method | |
| US6624663B2 (en) | Low threshold voltage silicon-on-insulator clock gates | |
| Wang et al. | Design of standard cells used in low-power ASIC's exploiting the multiple-supply-voltage scheme | |
| US7370294B1 (en) | Design techniques for low leakage circuits based on delay statistics | |
| KR100857826B1 (en) | Power network circuit adopting zigzag power gating and semiconductor device including the same | |
| US5661413A (en) | Processor utilizing a low voltage data circuit and a high voltage controller | |
| Hamzaoglu et al. | Split-path skewed (SPS) CMOS buffer for high performance and low power applications | |
| JP2000029665A (en) | Semiconductor integrated circuit | |
| JPH10163843A (en) | Combinational logic circuit and its design method | |
| WO2003107152A2 (en) | Multiple supply voltage dynamic logic | |
| JP4304124B2 (en) | Semiconductor device | |
| KR100807950B1 (en) | Low power consumption circuit for CMOS Integrated Circuit | |
| CN110618748B (en) | Logic circuit and wearable electronic equipment | |
| Priyanka et al. | High Performance and Low Power VLSI CMOS Circuit Design Using ONOFIC Approach | |
| JP3273689B2 (en) | Method for setting wiring width of semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |