JP3479836B2 - CDMA receiver - Google Patents
CDMA receiverInfo
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- JP3479836B2 JP3479836B2 JP2000282060A JP2000282060A JP3479836B2 JP 3479836 B2 JP3479836 B2 JP 3479836B2 JP 2000282060 A JP2000282060 A JP 2000282060A JP 2000282060 A JP2000282060 A JP 2000282060A JP 3479836 B2 JP3479836 B2 JP 3479836B2
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- H04W52/00—Power management, e.g. TPC [Transmission Power Control], power saving or power classes
- H04W52/04—TPC
- H04W52/18—TPC being performed according to specific parameters
- H04W52/22—TPC being performed according to specific parameters taking into account previous information or commands
- H04W52/228—TPC being performed according to specific parameters taking into account previous information or commands using past power values or information
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＤＭＡ受信装置
に関し、特に、送信電力制御を実行するＣＤＭＡ受信装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CDMA receiver, and more particularly to a CDMA receiver that executes transmission power control.
【０００２】[0002]
【従来の技術】ＣＤＭＡ通信方式では、受信側の受信品
質を一定にするために送信電力制御が行われている。Ｃ
ＤＭＡ通信方式に使用される送信電力制御としては、送
信電力制御ビット（ＴＰＣビット）を使用した方式が一
般的である。2. Description of the Related Art In a CDMA communication system, transmission power control is performed in order to keep the reception quality on the receiving side constant. C
As a transmission power control used in the DMA communication system, a system using a transmission power control bit (TPC bit) is generally used.
【０００３】図５は、公知のＣＤＭＡ受信装置のＴＰＣ
ビットを生成する部分を示している。そのＣＤＭＡ受信
装置は、受信アンテナ１０１、準同期検波回路１０２、
Ａ／Ｄ変換機１０３、同期補足回路１０４、逆拡散回路
１０５、復調回路１０６、ＳＩＲ推定回路１０７、ＴＰ
Ｃビット生成回路１０８とを含んでいる。受信アンテナ
１０１は受信信号を準同期検波回路１０２に出力する。
準同期検波回路１０２は受信信号をベースバンド処理が
可能な周波数帯域に変換してＡ／Ｄ変換機１０３に出力
する。Ａ／Ｄ変換機１０３は、受信信号をＡ／Ｄ変換し
て同期補足回路１０４と逆拡散回路１０５とに出力す
る。FIG. 5 shows a TPC of a known CDMA receiver.
It shows the part that generates the bits. The CDMA receiver includes a receiving antenna 101, a quasi-coherent detection circuit 102,
A / D converter 103, synchronization supplement circuit 104, despreading circuit 105, demodulation circuit 106, SIR estimation circuit 107, TP
And a C-bit generation circuit 108. The receiving antenna 101 outputs the received signal to the quasi-coherent detection circuit 102.
The quasi-coherent detection circuit 102 converts the received signal into a frequency band in which baseband processing is possible and outputs it to the A / D converter 103. The A / D converter 103 A / D converts the received signal and outputs it to the synchronization supplementing circuit 104 and the despreading circuit 105.
【０００４】同期補足回路１０４は、指定ユーザの拡散
信号を使用してパスサーチを行い、パスサーチされた中
で拡散符号との相関性が最も高いパスのパス遅延量を逆
拡散回路１０５に出力する。逆拡散回路１０５は、パス
遅延量に基づいて受信信号を逆拡散して復調回路１０６
に出力する。復調回路１０６は、受信信号をビット位相
調整してＳＩＲ推定回路１０７に出力する。ＳＩＲ推定
回路１０７は、復調された受信信号に基づいてＳＩＲ値
（希望電力対干渉電力比）を推定し、そのＳＩＲ値をＴ
ＰＣビット生成回路１０８に出力する。The synchronization supplementing circuit 104 performs a path search using the spread signal of the designated user, and outputs the path delay amount of the path having the highest correlation with the spreading code among the path searched to the despreading circuit 105. To do. The despreading circuit 105 despreads the received signal based on the path delay amount and demodulates the demodulation circuit 106.
Output to. The demodulation circuit 106 adjusts the bit phase of the received signal and outputs it to the SIR estimation circuit 107. The SIR estimation circuit 107 estimates the SIR value (desired power to interference power ratio) based on the demodulated received signal, and sets the SIR value to T
It is output to the PC bit generation circuit 108.
【０００５】ＴＰＣビット生成回路１０８は、そのＳＩ
Ｒ値と図示されない上位装置から入力される基準ＳＩＲ
値とを比較し、比較結果に基づいてＴＰＣビットを生成
する。即ち、ＴＰＣビット生成回路１０８は、（基準Ｓ
ＩＲ値）＞（ＳＩＲ値）ならば送信電力を大きくするよ
うなＴＰＣビットを生成し、（基準ＳＩＲ値）＜（ＳＩ
Ｒ値）ならば送信電力を小さくするようなＴＰＣビット
を生成する。The TPC bit generation circuit 108 uses the SI
R value and reference SIR input from a host device (not shown)
The value is compared and a TPC bit is generated based on the comparison result. That is, the TPC bit generation circuit 108
If (IR value)> (SIR value), a TPC bit for increasing the transmission power is generated, and (reference SIR value) <(SI
R value) generates TPC bits that reduce the transmission power.
【０００６】このようなＣＤＭＡ受信装置は、基地局及
び移動機に備えられている。このＣＤＭＡ受信装置を使
用した送信電力制御は、基地局とその基地局のセル内に
いる移動機とが通信するときに、移動機が基地局から送
信される信号のＳＩＲ値を測定し、測定結果に基づいて
基地局の送信電力を制御するＴＰＣビットを決定し、送
信信号の中にＴＰＣビットを挿入して基地局に送信す
る。基地局は、移動機の送信信号を受信し、その送信信
号からＴＰＣビットを抽出し、ＴＰＣビットの指示に従
い送信電力を更新する。Such a CDMA receiver is provided in a base station and a mobile device. The transmission power control using this CDMA receiver measures and measures the SIR value of a signal transmitted from a base station when the base station and a mobile station in the cell of the base station communicate with each other. Based on the result, the TPC bit that controls the transmission power of the base station is determined, and the TPC bit is inserted into the transmission signal and transmitted to the base station. The base station receives the transmission signal of the mobile device, extracts the TPC bit from the transmission signal, and updates the transmission power according to the instruction of the TPC bit.
【０００７】基地局は、移動機の送信信号のＳＩＲ値を
測定し、測定結果に基づいて移動機の送信電力を制御す
るＴＰＣビットを決定し、送信信号の中にＴＰＣビット
を挿入して移動機に送信する。移動機は、基地局の送信
信号を受信し、その送信信号からＴＰＣビットを抽出
し、ＴＰＣビットの指示に従い送信電力を更新する。The base station measures the SIR value of the transmission signal of the mobile device, determines the TPC bit for controlling the transmission power of the mobile device based on the measurement result, inserts the TPC bit into the transmission signal, and moves. Send to the machine. The mobile device receives the transmission signal of the base station, extracts the TPC bit from the transmission signal, and updates the transmission power according to the instruction of the TPC bit.
【０００８】送信信号には、スロット毎に（周期的に）
既知のビットパターンであるパイロットビットパターン
が配置され、同様にスロット毎にＴＰＣビットが配置さ
れている。そのパイロットビットパターンは、基準位相
信号として送信信号を準同期検波するために使用され、
更にＳＩＲ値を測定するために使用される。In the transmission signal, every slot (periodically)
A pilot bit pattern which is a known bit pattern is arranged, and similarly, a TPC bit is arranged for each slot. The pilot bit pattern is used to quasi-coherently detect the transmitted signal as a reference phase signal,
It is also used to measure SIR values.
【０００９】ＣＤＭＡ受信装置は、対向局から受信した
受信スロットからパイロットビットパターンを抽出し、
そのパイロットビットパターンからＳＩＲ値を測定し、
そのＳＩＲ値に基づいてＴＰＣビットを生成し、そのＴ
ＰＣビットを送信スロットに挿入して対向局に送信す
る。ＳＩＲ値を測定するための受信スロットとそのＳＩ
Ｒ値に基づいて生成されたＴＰＣビットを挿入するため
の送信スロットとが１対１に対応している。The CDMA receiver extracts a pilot bit pattern from the reception slot received from the opposite station,
Measure the SIR value from the pilot bit pattern,
A TPC bit is generated based on the SIR value, and the TPC bit is generated.
The PC bit is inserted into the transmission slot and transmitted to the opposite station. Reception slot for measuring SIR value and its SI
The transmission slot for inserting the TPC bit generated based on the R value has a one-to-one correspondence.
【００１０】このようなＣＤＭＡ受信装置では、パス遅
延量が大きいとき、パイロットビットパターンを受信す
る時刻が遅れ、この遅れに連鎖してＳＩＲ値、ＴＰＣビ
ットの生成の時刻が遅れる。このため、本来ＴＰＣビッ
トが挿入される送信スロットに挿入できなくなることが
ある。In such a CDMA receiver, when the path delay amount is large, the time for receiving the pilot bit pattern is delayed, and the time for generating the SIR value and the TPC bit is delayed in linkage with this delay. Therefore, the TPC bit may not be inserted into the transmission slot in which the TPC bit is originally inserted.
【００１１】[0011]
【発明が解決しようとする課題】本発明の課題は、送信
信号にＴＰＣビットを確実に挿入することができるＣＤ
ＭＡ受信装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is a CD capable of reliably inserting TPC bits into a transmission signal.
It is to provide an MA receiver.
【００１２】本発明の他の課題は、送信信号にＴＰＣビ
ットを確実に挿入することができ、精度が高い送信電力
制御を実行するＣＤＭＡ受信装置を提供することにあ
る。Another object of the present invention is to provide a CDMA receiving apparatus which can insert TPC bits into a transmission signal without fail and which executes highly accurate transmission power control.
【００１３】[0013]
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数・形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈すること
を意味しない。Means for solving the problem Means for solving the problem are expressed as follows. The technical matters appearing in the expression are enclosed in parentheses () and added with numbers, symbols and the like. The numbers, symbols and the like are technical matters constituting at least one embodiment or plural examples of the embodiments or plural examples of the present invention, particularly the embodiment or examples. It corresponds to the reference numbers, reference symbols, etc. attached to the technical matters expressed in the drawings corresponding to. Such reference numbers and reference symbols clarify correspondences and bridges between the technical matters described in the claims and the technical matters of the embodiments or examples. Such correspondence / bridge does not mean that the technical matters described in the claims are interpreted as being limited to the technical matters of the embodiments or examples.
【００１４】本発明によるＣＤＭＡ受信装置は、パス遅
延量（１１）を生成する同期補足回路（４）と、ＳＩＲ
値（１２）を生成するＳＩＲ推定回路（７）と、ＳＩＲ
推定回路が過去に生成した過去ＳＩＲ値（１３）を蓄積
するメモリ（８）と、パス遅延量（１１）とＳＩＲ値
（１２）と過去ＳＩＲ値（１３）とに基づいてＴＰＣビ
ット（１５）を生成するＴＰＣビット生成回路（９）と
を含む。パス遅延量（１１）が大きい為に最新のＳＩＲ
値（１２）の生成の時刻が遅れて、ＣＤＭＡ受信装置
（１０）が送信信号にＴＰＣビット（１５）を挿入でき
なくなることをパス遅延量（１１）を監視することによ
り防止する。The CDMA receiver according to the present invention comprises a synchronization supplemental circuit (4) for generating a path delay amount (11) and an SIR.
An SIR estimation circuit (7) for generating a value (12), and an SIR
A memory (8) for accumulating the past SIR value (13) generated in the past by the estimation circuit, a TPC bit (15) based on the path delay amount (11), the SIR value (12) and the past SIR value (13). And a TPC bit generation circuit (9) for generating. Latest SIR due to large path delay (11)
By monitoring the path delay amount (11), it is possible to prevent the CDMA receiving device (10) from inserting the TPC bit (15) in the transmission signal due to the delay in the generation time of the value (12).
【００１５】ＴＰＣビット生成回路（９）は、閾値を有
し、パス遅延量（１１）が閾値より大きいとき過去ＳＩ
Ｒ値（１３）のみに基づいてＴＰＣビット（１５）を生
成する。最新のＳＩＲ値（１２）を無視することによ
り、ＴＰＣビット（１５）の生成が遅れることを防止す
る。The TPC bit generation circuit (9) has a threshold value, and when the path delay amount (11) is larger than the threshold value, the past SI
The TPC bit (15) is generated based only on the R value (13). Ignoring the latest SIR value (12) prevents a delay in the generation of the TPC bit (15).
【００１６】ＴＰＣビット生成回路（９）は、閾値を有
し、パス遅延量（１１）が閾値より小さいときＳＩＲ値
（１２）のみに基づいてＴＰＣビット（１５）を生成す
る。即ち、ＴＰＣビット（１５）の生成が遅れないと予
想されるときには、過去ＳＩＲ値（１３）を強いて使用
しないでＴＰＣビット（１５）を生成する。The TPC bit generation circuit (9) has a threshold value and generates the TPC bit (15) based only on the SIR value (12) when the path delay amount (11) is smaller than the threshold value. That is, when it is expected that the generation of the TPC bit (15) will not be delayed, the TPC bit (15) is generated without forcing the past SIR value (13) to be used.
【００１７】ＴＰＣビット生成回路（９）は、閾値を有
し、パス遅延量（１１）が閾値より小さいときＳＩＲ値
（１２）と過去ＳＩＲ値（１３）とを重みつき平均した
ＳＩＲ平均値に基づいてＴＰＣビット（１５）を生成す
る。このような平均は、ＳＩＲ値が誤認識などにより異
常な値をとったときに、誤ったＴＰＣビット（１５）を
生成することを防止する。過去ＳＩＲ値（１３）は、複
数のＳＩＲ値の重みつき平均であることが好ましい。重
みつき平均の重みは、新しいＳＩＲ値ほど大きく設定さ
れていることがより現在の状況を反映しており好まし
い。The TPC bit generation circuit (9) has a threshold value, and when the path delay amount (11) is smaller than the threshold value, the SIR value (12) and the past SIR value (13) are weighted and averaged into an SIR average value. Generate TPC bit (15) based on Such an average prevents the generation of an erroneous TPC bit (15) when the SIR value has an abnormal value due to misrecognition or the like. The past SIR value (13) is preferably a weighted average of a plurality of SIR values. It is preferable that the weight of the weighted average is set larger as the newer SIR value reflects the current situation.
【００１８】本発明によるＣＤＭＡ受信装置は、パス遅
延量を生成する同期補足回路と、ＳＩＲ値を生成するＳ
ＩＲ推定回路と、パス遅延量とＳＩＲ値とに基づいてＴ
ＰＣビットを生成するＴＰＣビット生成回路とを含む。
パス遅延量が大きいとき、最新のＳＩＲ値の生成の時刻
が遅れて、ＣＤＭＡ受信装置が送信信号にＴＰＣビット
を挿入できなくなる場合がある。ＴＰＣビットの生成の
遅れをパス遅延量の監視により回避する。A CDMA receiver according to the present invention includes a synchronization supplement circuit for generating a path delay amount and an S for generating an SIR value.
T based on the IR estimation circuit and the path delay amount and the SIR value
A TPC bit generation circuit for generating a PC bit.
When the path delay amount is large, the time of generation of the latest SIR value may be delayed and the CDMA receiving device may not be able to insert the TPC bit in the transmission signal. The delay in the generation of the TPC bit is avoided by monitoring the path delay amount.
【００１９】ＴＰＣビット（１５）は、パス遅延量が予
め設定してある閾値より大きいとき送信電力を変化させ
ない指示であることが好ましい。The TPC bit (15) is preferably an instruction not to change the transmission power when the path delay amount is larger than a preset threshold value.
【００２０】[0020]
【発明の実施の形態】図面を参照して、本発明によるＣ
ＤＭＡ受信装置の実施の形態を説明する。そのＣＤＭＡ
受信装置１０は、基地局または移動機に備えられてい
る。ＣＤＭＡ受信装置１０は、図１に示されるように、
受信アンテナ１、準同期検波回路２、Ａ／Ｄ変換機３、
同期補足回路４、逆拡散回路５、復調回路６、ＳＩＲ推
定回路７、メモリ８、ＴＰＣビット生成回路９とを備え
ている。BEST MODE FOR CARRYING OUT THE INVENTION Referring to the drawings, C according to the present invention
An embodiment of the DMA receiver will be described. Its CDMA
The receiving device 10 is provided in a base station or a mobile device. The CDMA receiver 10 has, as shown in FIG.
Reception antenna 1, quasi-synchronous detection circuit 2, A / D converter 3,
The synchronization supplementary circuit 4, the despreading circuit 5, the demodulation circuit 6, the SIR estimation circuit 7, the memory 8, and the TPC bit generation circuit 9 are provided.
【００２１】受信アンテナ１は、準同期検波回路２に接
続されている。準同期検波回路２は、Ａ／Ｄ変換機３に
接続されている。Ａ／Ｄ変換機３は、同期補足回路４に
接続され、逆拡散回路５に接続されている。同期補足回
路４は、逆拡散回路５に接続され、ＴＰＣビット生成回
路９に接続されている。逆拡散回路５は、復調回路６に
接続されている。復調回路６は、ＳＩＲ推定回路７に接
続されている。ＳＩＲ推定回路７は、メモリ８に接続さ
れ、ＴＰＣビット生成回路９に接続されている。メモリ
８は、ＴＰＣビット生成回路９に接続されている。The receiving antenna 1 is connected to the quasi-synchronous detection circuit 2. The quasi-synchronous detection circuit 2 is connected to the A / D converter 3. The A / D converter 3 is connected to the synchronization supplementing circuit 4 and is connected to the despreading circuit 5. The synchronization capturing circuit 4 is connected to the despreading circuit 5 and the TPC bit generation circuit 9. The despreading circuit 5 is connected to the demodulation circuit 6. The demodulation circuit 6 is connected to the SIR estimation circuit 7. The SIR estimation circuit 7 is connected to the memory 8 and the TPC bit generation circuit 9. The memory 8 is connected to the TPC bit generation circuit 9.
【００２２】受信アンテナ１は、対向局から送信された
信号を受信し、準同期検波回路２にその受信信号を出力
する。準同期検波回路２は、その受信信号をベースバン
ド処理が可能な周波数帯域に変換してＡ／Ｄ変換機３に
出力する。Ａ／Ｄ変換機３は、受信信号をＡ／Ｄ変換し
て同期補足回路４と逆拡散回路５とに出力する。同期補
足回路４は、受信信号に基づいて、指定ユーザの拡散信
号を使用してパスサーチする。パスサーチされたパスの
中で拡散符号との相関性が最も高いパスのパス遅延量１
１を逆拡散回路５とＴＰＣビット生成回路９に出力す
る。The receiving antenna 1 receives the signal transmitted from the opposite station and outputs the received signal to the quasi-coherent detection circuit 2. The quasi-synchronous detection circuit 2 converts the received signal into a frequency band capable of baseband processing and outputs the frequency band to the A / D converter 3. The A / D converter 3 A / D converts the received signal and outputs it to the synchronization supplementing circuit 4 and the despreading circuit 5. The synchronization supplementary circuit 4 performs a path search based on the received signal using the spread signal of the designated user. Path delay amount 1 of the path with the highest correlation with the spreading code among the paths searched for
1 is output to the despreading circuit 5 and the TPC bit generation circuit 9.
【００２３】逆拡散回路５は、パス遅延量１１に基づい
て、受信信号を逆拡散する。復調回路６は、受信信号の
フェージングによるビット位相を調整してＳＩＲ推定回
路７に出力する。ＳＩＲ推定回路７は、受信信号に基づ
いてＳＩＲ値を推定し、そのＳＩＲ値１２をメモリ８と
ＴＰＣビット生成回路９とに出力する。メモリ８は、Ｓ
ＩＲ値１２を格納し、格納されたＳＩＲ値１３をＴＰＣ
ビット生成回路９に出力する。格納されるＳＩＲ値は、
単数または複数である。ＴＰＣビット生成回路９は、パ
ス遅延量１１とＳＩＲ値１２とＳＩＲ値１３とに基づい
てＳＩＲ計算値を計算し、ＳＩＲ計算値と図示されない
上位装置から入力された基準ＳＩＲ値１４とを比較し、
比較結果に基づいてＴＰＣビットを生成して出力する。
ＴＰＣビットは、送信電力制御のコマンドとして使用さ
れる。The despreading circuit 5 despreads the received signal based on the path delay amount 11. The demodulation circuit 6 adjusts the bit phase due to fading of the received signal and outputs it to the SIR estimation circuit 7. The SIR estimation circuit 7 estimates the SIR value based on the received signal and outputs the SIR value 12 to the memory 8 and the TPC bit generation circuit 9. The memory 8 is S
The IR value 12 is stored, and the stored SIR value 13 is TPC
Output to the bit generation circuit 9. The stored SIR value is
One or more. The TPC bit generation circuit 9 calculates the SIR calculation value based on the path delay amount 11, the SIR value 12 and the SIR value 13, and compares the SIR calculation value with the reference SIR value 14 input from a host device (not shown). ,
A TPC bit is generated and output based on the comparison result.
The TPC bit is used as a transmission power control command.
【００２４】図２は、ＴＰＣビット生成回路９を詳細に
示している。ＴＰＣビット生成回路９は、ＳＩＲ値計算
制御回路１６、ＳＩＲ値計算回路１７、ＴＰＣビット判
定回路１８とを備えている。同期補足回路４は、ＳＩＲ
値計算制御回路１６に接続されている。ＳＩＲ推定回路
７、メモリ８及びＳＩＲ値計算制御回路１６は、ＳＩＲ
値計算回路１７に接続されている。ＳＩＲ値計算回路１
７及び上位装置は、ＴＰＣビット判定回路１８に接続さ
れている。FIG. 2 shows the TPC bit generation circuit 9 in detail. The TPC bit generation circuit 9 includes an SIR value calculation control circuit 16, an SIR value calculation circuit 17, and a TPC bit determination circuit 18. The synchronization supplementary circuit 4 uses the SIR
It is connected to the value calculation control circuit 16. The SIR estimation circuit 7, the memory 8 and the SIR value calculation control circuit 16 are
It is connected to the value calculation circuit 17. SIR value calculation circuit 1
7 and the upper device are connected to the TPC bit determination circuit 18.
【００２５】ＳＩＲ値計算制御回路１６は、同期補足回
路４から出力されるパス遅延量１１に基づいて、ＳＩＲ
推定回路７から出力される最新のＳＩＲ値１２をＴＰＣ
ビットの生成に使用するかどうかを判定し、制御信号を
ＳＩＲ値計算回路１７に出力する。即ち、ＳＩＲ値計算
制御回路１６は、初期的にパス遅延量の閾値を有し、パ
ス遅延量１１が閾値以下であるときＳＩＲ値１２の使用
をＳＩＲ値計算回路１７に指示し、パス遅延量１１が閾
値より大きいときＳＩＲ値１２を使用しないようにＳＩ
Ｒ値計算回路１７に指示する。The SIR value calculation control circuit 16 determines the SIR value based on the path delay amount 11 output from the synchronization supplementing circuit 4.
The latest SIR value 12 output from the estimation circuit 7 is TPC
It is determined whether or not it is used for bit generation, and a control signal is output to the SIR value calculation circuit 17. That is, the SIR value calculation control circuit 16 initially has a threshold value of the path delay amount, and when the path delay amount 11 is less than or equal to the threshold value, instructs the SIR value calculation circuit 17 to use the SIR value 12 to determine the path delay amount. SI not to use SIR value 12 when 11 is larger than threshold
The R value calculation circuit 17 is instructed.
【００２６】ＳＩＲ値計算回路１７は、ＳＩＲ値１２と
ＳＩＲ値１３とを平均してＳＩＲ計算値を求める。また
は、ＳＩＲ値計算回路１７は、ＳＩＲ値１３のみからＳ
ＩＲ計算値を求める。ＳＩＲ値１３は、単数または複数
のＳＩＲ値からなる集合である。ＳＩＲ値１３が複数で
あるとき、ＳＩＲ値１３を平均してＳＩＲ計算値とす
る。ＳＩＲ値１３が単数であるとき、ＳＩＲ値１３をそ
のままＳＩＲ計算値とする。ＳＩＲ値計算回路１７はＳ
ＩＲ計算値をＴＰＣビット判定回路１８に出力する。The SIR value calculating circuit 17 averages the SIR value 12 and the SIR value 13 to obtain a SIR calculated value. Alternatively, the SIR value calculation circuit 17 determines the SIR value 13 from the SIR value 13 only.
Obtain the IR calculated value. The SIR value 13 is a set of one or more SIR values. When there are a plurality of SIR values 13, the SIR values 13 are averaged to obtain an SIR calculated value. When the SIR value 13 is singular, the SIR value 13 is directly used as the SIR calculated value. The SIR value calculation circuit 17 uses S
The calculated IR value is output to the TPC bit determination circuit 18.
【００２７】ＴＰＣビット判定回路１８は、上位装置か
ら入力された基準ＳＩＲ値とＳＩＲ計算回路１７から入
力されたＳＩＲ計算値とを比較し、比較結果に基づいて
ＴＰＣビット１５を生成する。即ち、ＴＰＣビット１５
は、（基準ＳＩＲ値）＞（ＳＩＲ計算値）であれば送信
電力を大きくするコマンドであり、（基準ＳＩＲ値）＜
（ＳＩＲ計算値）であれば送信電力を小さくするコマン
ドである。The TPC bit determination circuit 18 compares the reference SIR value input from the higher-level device with the SIR calculation value input from the SIR calculation circuit 17, and generates the TPC bit 15 based on the comparison result. That is, TPC bit 15
Is a command to increase the transmission power if (reference SIR value)> (SIR calculated value), and (reference SIR value) <
If it is (SIR calculated value), it is a command to reduce the transmission power.
【００２８】ＣＤＭＡ受信装置１０を含む基地局と移動
機は、ＴＰＣビットを互いに送信している。移動機は、
基地局に送信信号を送信する。送信信号は、周期的に
（スロット毎に）パイロットビットパターンが配置され
ている。そのパイロットビットパターンは、基準位相信
号として送信信号を準同期検波するために使用され、更
にＳＩＲ値を測定するために使用される。送信信号は、
更に、周期的に（スロット毎に）ＴＰＣビットが配置さ
れている。The base station including the CDMA receiver 10 and the mobile station transmit TPC bits to each other. The mobile is
The transmission signal is transmitted to the base station. The transmission signal has pilot bit patterns arranged periodically (for each slot). The pilot bit pattern is used to quasi-coherently detect the transmission signal as a reference phase signal, and is further used to measure the SIR value. The transmitted signal is
Furthermore, TPC bits are arranged periodically (for each slot).
【００２９】基地局では、移動機から送信された送信信
号からパイロットビットパターンが抽出される。送信信
号は、更に、複数の異なる伝送路（パス）を通って受信
された信号毎に分割される。分割された送信信号の中で
最も指定ユーザの拡散信号との相関性が高いパスが選択
され、選択されたパスのパス遅延量が測定される。送信
信号は、パス遅延量を用いて逆拡散され、ビット位相調
整される。ビット位相調整された送信信号により、ＳＩ
Ｒ値１２が測定される。The base station extracts the pilot bit pattern from the transmission signal transmitted from the mobile device. The transmitted signal is further divided into signals received through a plurality of different transmission paths. Among the divided transmission signals, the path having the highest correlation with the spread signal of the designated user is selected, and the path delay amount of the selected path is measured. The transmission signal is despread using the path delay amount, and the bit phase is adjusted. The transmission signal with the bit phase adjusted allows SI
An R value of 12 is measured.
【００３０】ＳＩＲ推定回路７により測定されたＳＩＲ
値１２は、メモリ８に格納される。ＳＩＲ値計算回路１
７には、ＳＩＲ推定回路７から最新のＳＩＲ値１２とメ
モリ８から過去のＳＩＲ値１３とが入力される。SIR measured by SIR estimation circuit 7
The value 12 is stored in the memory 8. SIR value calculation circuit 1
The latest SIR value 12 from the SIR estimation circuit 7 and the past SIR value 13 from the memory 8 are input to the memory 7.
【００３１】先に測定されたパス遅延量が閾値より小さ
いとき、最新のＳＩＲ値１２と過去のＳＩＲ値１３とが
平均されて、ＳＩＲ計算値が生成される。ＳＩＲ計算値
は、基準ＳＩＲ値１４と比較される。ＳＩＲ計算値が基
準ＳＩＲ値１４より大きいとき、送信信号の送信電力を
小さくするように制御するＴＰＣビットが生成される。
ＳＩＲ計算値が基準ＳＩＲ値１４より小さいとき、送信
信号の送信電力を大きくするように制御するＴＰＣビッ
トが生成される。When the previously measured path delay amount is smaller than the threshold value, the latest SIR value 12 and the past SIR value 13 are averaged to generate the SIR calculated value. The calculated SIR value is compared with the reference SIR value 14. When the calculated SIR value is larger than the reference SIR value 14, the TPC bit for controlling to reduce the transmission power of the transmission signal is generated.
When the calculated SIR value is smaller than the reference SIR value 14, the TPC bit for controlling the transmission power of the transmission signal to be increased is generated.
【００３２】パス遅延量が閾値より大きいとき、過去の
ＳＩＲ値１３に基づいてＳＩＲ計算値が生成される。過
去のＳＩＲ値１３は、単数または複数のＳＩＲ値からな
る。ＳＩＲ値１３が単数であるとき、ＳＩＲ計算値はＳ
ＩＲ値１３である。ＳＩＲ値１３が複数であるとき、Ｓ
ＩＲ計算値は複数のＳＩＲ値の平均値である。ＳＩＲ値
が基準ＳＩＲ値より大きいとき、送信信号の送信電力を
小さくするように制御するＴＰＣビットが生成される。
ＳＩＲ値が基準ＳＩＲ値より小さいとき、送信信号の送
信電力を大きくするように制御するＴＰＣビットが生成
される。When the path delay amount is larger than the threshold value, the SIR calculation value is generated based on the past SIR value 13. The past SIR value 13 is composed of one or more SIR values. When the SIR value 13 is singular, the calculated SIR value is S
The IR value is 13. When the SIR value 13 is plural, S
The IR calculated value is an average value of a plurality of SIR values. When the SIR value is larger than the reference SIR value, a TPC bit for controlling to reduce the transmission power of the transmission signal is generated.
When the SIR value is smaller than the reference SIR value, a TPC bit that controls to increase the transmission power of the transmission signal is generated.
【００３３】このような平均は、ＳＩＲ値が誤認識など
により異常な値をとったときに、誤ったＴＰＣビットを
生成することを防止し、より精度の高い送信電力制御を
実現する。この平均は、新しいＳＩＲ値ほど重みを大き
く設定する重みつき平均であることがより現在の状況を
反映しており好ましい。Such an average prevents generation of an erroneous TPC bit when the SIR value takes an abnormal value due to erroneous recognition or the like, and realizes more accurate transmission power control. It is preferable that this average is a weighted average in which a newer SIR value is set to have a larger weight, which reflects the current situation.
【００３４】生成されたＴＰＣビットは、送信スロット
内に配置され、移動機に送信される。移動機では、基地
局の送信信号を受信し、その送信信号からＴＰＣビット
が抽出される。送信電力はＴＰＣビットの指示に従い更
新される。基地局と移動機とを入れ替えても同様に送信
電力制御が実行される。The generated TPC bit is placed in the transmission slot and transmitted to the mobile station. The mobile device receives the transmission signal of the base station and extracts the TPC bit from the transmission signal. The transmission power is updated according to the instruction of the TPC bit. Even if the base station and the mobile device are exchanged, the transmission power control is similarly executed.
【００３５】パス遅延量が大きいとき、パイロットビッ
トパターンを受信する時刻が遅れ、この遅れに連鎖して
ＴＰＣビットの生成の時刻が遅れる。このため、本来こ
のＴＰＣビットが挿入される送信スロットに挿入できな
くなる。メモリ８に格納された過去のＳＩＲ値によりＴ
ＰＣビットを生成することにより、確実にＴＰＣビット
を送信スロットに挿入することができる。When the path delay amount is large, the time for receiving the pilot bit pattern is delayed, and the time for generating the TPC bit is delayed in a chained manner. Therefore, the TPC bit cannot be inserted into the transmission slot in which the TPC bit is originally inserted. According to the past SIR value stored in the memory 8, T
By generating the PC bit, it is possible to reliably insert the TPC bit into the transmission slot.
【００３６】図３は、本発明によるＣＤＭＡ受信装置の
実施の更に他の形態を示している。そのＣＤＭＡ受信装
置２０は、図３に示されるように、受信アンテナ１、準
同期検波回路２、Ａ／Ｄ変換機３、同期補足回路４、逆
拡散回路２１，２２、復調回路２３，２４、レイク合成
回路２５、ＳＩＲ推定回路２７、メモリ２８、ＴＰＣビ
ット生成回路２９とを備えている。FIG. 3 shows still another embodiment of the CDMA receiver according to the present invention. As shown in FIG. 3, the CDMA receiving device 20 includes a receiving antenna 1, a quasi-synchronous detection circuit 2, an A / D converter 3, a synchronization supplementing circuit 4, despreading circuits 21 and 22, demodulation circuits 23 and 24, A rake combining circuit 25, an SIR estimating circuit 27, a memory 28, and a TPC bit generating circuit 29 are provided.
【００３７】受信アンテナ１は、準同期検波回路２に接
続されている。準同期検波回路２は、Ａ／Ｄ変換機３に
接続されている。Ａ／Ｄ変換機３は、同期補足回路４に
接続され、逆拡散回路２１に接続され、逆拡散回路２２
に接続されている。同期補足回路４は、逆拡散回路２１
に接続され、逆拡散回路２２に接続され、ＴＰＣビット
生成回路２９に接続されている。逆拡散回路２１は、復
調回路２３に接続されている。The receiving antenna 1 is connected to the quasi-synchronous detection circuit 2. The quasi-synchronous detection circuit 2 is connected to the A / D converter 3. The A / D converter 3 is connected to the synchronization supplementing circuit 4, is connected to the despreading circuit 21, and is connected to the despreading circuit 22.
It is connected to the. The synchronization supplementing circuit 4 includes a despreading circuit 21.
, The despreading circuit 22, and the TPC bit generation circuit 29. The despreading circuit 21 is connected to the demodulation circuit 23.
【００３８】復調回路２３は、レイク合成回路２５に接
続され、ＴＰＣビット生成回路２９に接続されている。
逆拡散回路２２は、復調回路２４に接続されている。復
調回路２４は、レイク合成回路２５に接続され、ＴＰＣ
ビット生成回路２９に接続されている。レイク合成回路
２５は、ＳＩＲ推定回路２７に接続されている。ＳＩＲ
推定回路２７は、メモリ２８に接続され、ＴＰＣビット
生成回路２９に接続されている。メモリ２８は、ＴＰＣ
ビット生成回路２９に接続されている。The demodulation circuit 23 is connected to the rake synthesis circuit 25 and to the TPC bit generation circuit 29.
The despreading circuit 22 is connected to the demodulation circuit 24. The demodulation circuit 24 is connected to the rake synthesis circuit 25,
It is connected to the bit generation circuit 29. The rake synthesis circuit 25 is connected to the SIR estimation circuit 27. SIR
The estimation circuit 27 is connected to the memory 28 and the TPC bit generation circuit 29. The memory 28 is TPC
It is connected to the bit generation circuit 29.
【００３９】受信アンテナ１は、準同期検波回路２に受
信信号を出力する。準同期検波回路２は、その受信信号
をベースバンド処理が可能な周波数帯域に変換してＡ／
Ｄ変換機３に出力する。Ａ／Ｄ変換機３は、受信信号を
Ａ／Ｄ変換して同期補足回路４と逆拡散回路５とに出力
する。同期補足回路４は、受信信号に基づいて、指定ユ
ーザの拡散信号を使用してパスサーチする。パスサーチ
されたパスの中で拡散符号との相関性が最も高い２つの
パスのパス遅延量３１，３２を逆拡散回路５に出力し、
パス遅延量３１，３２をＴＰＣビット生成回路９に出力
する。The receiving antenna 1 outputs a received signal to the quasi-coherent detection circuit 2. The quasi-synchronous detection circuit 2 converts the received signal into a frequency band capable of baseband processing and converts the received signal to A /
Output to the D converter 3. The A / D converter 3 A / D converts the received signal and outputs it to the synchronization supplementing circuit 4 and the despreading circuit 5. The synchronization supplementary circuit 4 performs a path search based on the received signal using the spread signal of the designated user. The path delay amounts 31 and 32 of the two paths having the highest correlation with the spreading code among the paths searched for in the path are output to the despreading circuit 5,
The path delay amounts 31 and 32 are output to the TPC bit generation circuit 9.
【００４０】逆拡散回路２１は、パス遅延量３１に基づ
いて、受信信号を逆拡散する。復調回路２３は、受信信
号のフェージングによるビット位相を調整し、レイク合
成回路２５に出力する。逆拡散回路２２は、パス遅延量
３２に基づいて、受信信号を逆拡散する。復調回路２４
は、受信信号のフェージングによるビット位相を調整
し、レイク合成回路２５に出力する。レイク合成回路２
５は、復調回路２３，２４から出力された受信信号をレ
イク合成してＳＩＲ推定回路２７に出力する。The despreading circuit 21 despreads the received signal based on the path delay amount 31. The demodulation circuit 23 adjusts the bit phase due to fading of the received signal and outputs it to the rake combining circuit 25. The despreading circuit 22 despreads the received signal based on the path delay amount 32. Demodulation circuit 24
Adjusts the bit phase due to fading of the received signal and outputs it to the rake combining circuit 25. Rake synthesis circuit 2
Reference numeral 5 rake-combines the received signals output from the demodulation circuits 23 and 24 and outputs the result to the SIR estimation circuit 27.
【００４１】ＳＩＲ推定回路２７は、入力された受信信
号に基づいてＳＩＲ値を推定し、推定されたＳＩＲ値３
５をメモリ２８とＴＰＣビット生成回路２９とに出力す
る。メモリ２８は、ＳＩＲ値を格納し、そのＳＩＲ値を
ＴＰＣビット生成回路２９に出力する。The SIR estimation circuit 27 estimates the SIR value on the basis of the input received signal, and estimates the SIR value 3
5 is output to the memory 28 and the TPC bit generation circuit 29. The memory 28 stores the SIR value and outputs the SIR value to the TPC bit generation circuit 29.
【００４２】ＴＰＣビット生成回路２９は、ＳＩＲ値３
５とＳＩＲ値３６とを重みつき平均してＳＩＲ計算値を
生成し、ＳＩＲ計算値と図示されない上位装置から入力
された基準ＳＩＲ値とを比較し、比較結果に基づいてＴ
ＰＣビットを生成する。ＴＰＣビットは、送信電力制御
のコマンドとして使用される。The TPC bit generation circuit 29 uses the SIR value 3
5 and the SIR value 36 are weighted and averaged to generate an SIR calculation value, the SIR calculation value is compared with a reference SIR value input from a higher-level device (not shown), and T is calculated based on the comparison result.
Generate PC bit. The TPC bit is used as a transmission power control command.
【００４３】図４は、ＴＰＣビット生成回路２９を詳細
に示している。ＴＰＣビット生成回路２９は、ＳＩＲ値
計算制御回路４１、ＳＩＲ値計算回路４２、ＴＰＣビッ
ト判定回路４３とを備えている。同期補足回路４は、Ｓ
ＩＲ値計算制御回路４１に接続されている。復調回路２
３，２４は、ＳＩＲ値計算制御回路４１に接続されてい
る。ＳＩＲ推定回路２７、メモリ２８及びＳＩＲ値計算
制御回路４１は、ＳＩＲ値計算回路４２に接続されてい
る。ＳＩＲ値計算回路４２及び上位装置は、ＴＰＣビッ
ト判定回路４３に接続されている。FIG. 4 shows the TPC bit generation circuit 29 in detail. The TPC bit generation circuit 29 includes an SIR value calculation control circuit 41, an SIR value calculation circuit 42, and a TPC bit determination circuit 43. The synchronization supplementary circuit 4 uses S
It is connected to the IR value calculation control circuit 41. Demodulation circuit 2
3, 24 are connected to the SIR value calculation control circuit 41. The SIR estimation circuit 27, the memory 28, and the SIR value calculation control circuit 41 are connected to the SIR value calculation circuit 42. The SIR value calculation circuit 42 and the host device are connected to the TPC bit determination circuit 43.
【００４４】ＳＩＲ値計算制御回路４１は、２つの復調
回路２３，２４のうち、パス遅延量が最も大きい遅延位
置を常時監視してパス遅延量が最も大きい遅延情報を使
用して動作している。ＳＩＲ値計算制御回路４１は、最
も大きいパス遅延量に基づいて、最新のＳＩＲ値を計算
に使用するかどうかを判定し、制御信号をＳＩＲ値計算
回路４２に出力する。即ち、ＳＩＲ値計算制御回路４１
は、パス遅延量の閾値を有し、最も大きいパス遅延量が
閾値より大きいとき、過去のＳＩＲ値のみ使用するよう
にＳＩＲ値計算回路１７に指示する。The SIR value calculation control circuit 41 constantly monitors the delay position having the largest path delay amount of the two demodulation circuits 23 and 24 and operates by using the delay information having the largest path delay amount. . The SIR value calculation control circuit 41 determines whether to use the latest SIR value for calculation based on the largest path delay amount, and outputs a control signal to the SIR value calculation circuit 42. That is, the SIR value calculation control circuit 41
Has a path delay amount threshold value, and instructs the SIR value calculation circuit 17 to use only the past SIR value when the largest path delay amount is larger than the threshold value.
【００４５】ＳＩＲ値計算回路４２は、ＳＩＲ推定回路
２７から入力された最新のＳＩＲ値とメモリ８から入力
された過去のＳＩＲ値とを重みつき平均し、ＴＰＣビッ
ト判定回路４３に出力する。ＴＰＣビット判定回路４３
は、上位装置から入力された基準ＳＩＲ値１４と平均さ
れたＳＩＲ計算値とを比較し、比較結果に基づいてＴＰ
Ｃビット３７を生成する。即ち、ＴＰＣビット判定回路
４３は（基準ＳＩＲ値）＞（ＳＩＲ計算値）であれば送
信電力を大きくするようなＴＰＣビット３７を生成し、
（基準ＳＩＲ値）＜（ＳＩＲ計算値）であれば送信電力
を小さくするようなＴＰＣビット３７を生成する。The SIR value calculation circuit 42 weights and averages the latest SIR value input from the SIR estimation circuit 27 and the past SIR value input from the memory 8 and outputs the weighted average to the TPC bit determination circuit 43. TPC bit determination circuit 43
Compares the reference SIR value 14 input from the host device with the averaged SIR calculated value, and based on the comparison result, TP
Generate C bit 37. That is, the TPC bit determination circuit 43 generates the TPC bit 37 that increases the transmission power if (reference SIR value)> (SIR calculated value),
If (reference SIR value) <(SIR calculated value), the TPC bit 37 that reduces the transmission power is generated.
【００４６】ＣＤＭＡ受信装置２０を含む基地局と移動
機は、ＴＰＣビットを互いに送信している。基地局で
は、送信信号がパイロットビットパターンにより、準同
期検波され、複数の異なる伝送路（パス）を通って受信
された信号毎に分割される。分割された送信信号の中で
最も指定ユーザの拡散信号との相関性が高い２つのパス
が選択され、選択されたパスのパス遅延量が測定され
る。送信信号は、パス遅延量を用いて逆拡散され、ビッ
ト位相調整される。ビット位相調整された送信信号は、
レイク合成される。レイク合成された受信信号により、
ＳＩＲ値３５が測定される。The base station including the CDMA receiver 20 and the mobile station transmit TPC bits to each other. In the base station, the transmission signal is quasi-coherently detected by the pilot bit pattern, and is divided for each signal received through a plurality of different transmission paths. Of the divided transmission signals, the two paths having the highest correlation with the spread signal of the designated user are selected, and the path delay amount of the selected paths is measured. The transmission signal is despread using the path delay amount, and the bit phase is adjusted. The transmitted signal with the bit phase adjusted is
Lake synthesized. With the received signal that is Rake combined,
The SIR value 35 is measured.
【００４７】ＳＩＲ推定回路２７により測定されたＳＩ
Ｒ値３５は、メモリ８に格納される。ＳＩＲ値計算回路
４２には、ＳＩＲ推定回路２７から最新のＳＩＲ値３５
とメモリ８から過去のＳＩＲ値３６とが入力される。SI measured by the SIR estimation circuit 27
The R value 35 is stored in the memory 8. The SIR value calculation circuit 42 uses the latest SIR value 35 from the SIR estimation circuit 27.
And the past SIR value 36 is input from the memory 8.
【００４８】先に測定されたパス遅延量が閾値より小さ
いとき、最新のＳＩＲ値３５と過去のＳＩＲ値３６とが
平均されて、ＳＩＲ計算値が生成される。ＳＩＲ計算値
は、基準ＳＩＲ値１４と比較される。ＳＩＲ計算値が基
準ＳＩＲ値１４より大きいとき、送信信号の送信電力を
小さくするように制御するＴＰＣビットが生成される。
ＳＩＲ計算値が基準ＳＩＲ値１４より小さいとき、送信
信号の送信電力を大きくするように制御するＴＰＣビッ
トが生成される。When the previously measured path delay amount is smaller than the threshold value, the latest SIR value 35 and the past SIR value 36 are averaged to generate the SIR calculated value. The calculated SIR value is compared with the reference SIR value 14. When the calculated SIR value is larger than the reference SIR value 14, the TPC bit for controlling to reduce the transmission power of the transmission signal is generated.
When the calculated SIR value is smaller than the reference SIR value 14, the TPC bit for controlling the transmission power of the transmission signal to be increased is generated.
【００４９】パス遅延量が閾値より大きいとき、過去の
ＳＩＲ値３６に基づいてＳＩＲ計算値が生成される。Ｓ
ＩＲ値が基準ＳＩＲ値より大きいとき、送信信号の送信
電力を小さくするように制御するＴＰＣビットが生成さ
れる。ＳＩＲ値が基準ＳＩＲ値より小さいとき、送信信
号の送信電力を大きくするように制御するＴＰＣビット
が生成される。When the path delay amount is larger than the threshold value, the SIR calculation value is generated based on the past SIR value 36. S
When the IR value is larger than the reference SIR value, a TPC bit that controls to reduce the transmission power of the transmission signal is generated. When the SIR value is smaller than the reference SIR value, a TPC bit that controls to increase the transmission power of the transmission signal is generated.
【００５０】レイク合成するとき、レイク受信を達成す
るのに必要なパス遅延量を獲得するためにパスサーチす
る範囲はレイク合成しない受信より長い。このため、パ
ス遅延量が大きいとき、ＴＰＣビットの生成の時刻がレ
イク合成しない受信より更に遅れる可能性が高くなる。
本発明によるＣＤＭＡ受信装置は、レイク合成をする場
合においても、確実にＴＰＣビットを送信スロットに挿
入することができる。When rake combining is performed, the path search range for obtaining the path delay amount required to achieve rake reception is longer than the non-rake combining reception. Therefore, when the path delay amount is large, the time at which the TPC bit is generated is more likely to be delayed than the reception without Rake combining.
The CDMA receiver according to the present invention can reliably insert the TPC bit into the transmission slot even when performing rake combining.
【００５１】本発明によるＣＤＭＡ受信装置の実施の更
に他の形態は、ＴＰＣビットが送信電力を大きくする、
小さくする、変化させない、の３種類のコマンドからな
り、パス遅延量が閾値より大きいとき送信電力を変化さ
せないように制御するＴＰＣビットが生成される。その
他の動作は、先の実施の形態と同様である。このような
ＴＰＣビットは、確実に送信スロットに挿入される。フ
ェージングは、一般的にゆっくりであるので、送信電力
を変化させないことによる弊害はない。更に、過去のＳ
ＩＲ値を使用しなければ、先の実施の形態の構成からメ
モリを省いてもよく、この構成は簡単である。Still another embodiment of the CDMA receiver according to the present invention is that the TPC bit increases the transmission power.
The TPC bit is made up of three types of commands, that is, to reduce or not change, and to control not to change the transmission power when the path delay amount is larger than the threshold value. Other operations are similar to those of the previous embodiment. Such TPC bits are surely inserted in the transmission slot. Since fading is generally slow, there is no harm in not changing the transmission power. Furthermore, the past S
If the IR value is not used, the memory may be omitted from the configuration of the previous embodiment, and this configuration is simple.
【００５２】[0052]
【発明の効果】本発明によるＣＤＭＡ受信装置は、送信
信号にＴＰＣビットを確実に挿入することができる。そ
の結果、精度が高く且つ高速な送信電力制御を実行する
ことができる。The CDMA receiver according to the present invention can surely insert the TPC bit in the transmission signal. As a result, high-accuracy and high-speed transmission power control can be executed.
【図１】図１は、本発明によるＣＤＭＡ受信装置の実施
の形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a CDMA receiver according to the present invention.
【図２】図２は、ＴＰＣビット生成回路を示すブロック
図である。FIG. 2 is a block diagram showing a TPC bit generation circuit.
【図３】図３は、本発明によるＣＤＭＡ受信装置の実施
の他の形態を示すブロック図である。FIG. 3 is a block diagram showing another embodiment of the CDMA receiver according to the present invention.
【図４】図４は、ＴＰＣビット生成回路を示すブロック
図である。FIG. 4 is a block diagram showing a TPC bit generation circuit.
【図５】図５は、公知のＣＤＭＡ受信装置の実施の形態
を示すブロック図である。FIG. 5 is a block diagram showing an embodiment of a known CDMA receiving device.
１…受信アンテナ ２…準同期検波回路 ３…Ａ／Ｄ変換機 ４…同期補足回路 ５…逆拡散回路 ６…復調回路 ７…ＳＩＲ推定回路 ８…メモリ ９…ＴＰＣビット生成回路 １０…ＣＤＭＡ受信装置 １１…パス遅延量 １２…最新のＳＩＲ値 １３…過去のＳＩＲ値 １４…基準ＳＩＲ値 １５…ＴＰＣビット １６…ＳＩＲ値計算制御回路 １７…ＳＩＲ値計算回路 １８…ＴＰＣビット判定回路 ２０…ＣＤＭＡ受信装置 ２１，２２…逆拡散回路 ２３，２４…復調回路 ２５…レイク合成回路 ２７…ＳＩＲ推定回路 ２８…メモリ ２９…ＴＰＣビット生成回路 ３１，３２…パス遅延量 ３５…最新のＳＩＲ値 ３６…過去のＳＩＲ値 ３７…ＴＰＣビット 1 ... Receiving antenna 2 ... Quasi-synchronous detection circuit 3 ... A / D converter 4… Synchronization supplementary circuit 5 ... Despreading circuit 6 ... Demodulation circuit 7 ... SIR estimation circuit 8 ... Memory 9. TPC bit generation circuit 10 ... CDMA receiver 11 ... Path delay amount 12 ... Latest SIR value 13 ... Past SIR value 14 ... Standard SIR value 15 ... TPC bit 16 ... SIR value calculation control circuit 17 ... SIR value calculation circuit 18 ... TPC bit determination circuit 20 ... CDMA receiver 21, 22 ... Despreading circuit 23, 24 ... Demodulation circuit 25 ... Rake synthesis circuit 27 ... SIR estimation circuit 28 ... Memory 29 ... TPC bit generation circuit 31, 32 ... Path delay amount 35 ... Latest SIR value 36 ... Past SIR value 37 ... TPC bit
フロントページの続き (56)参考文献 特開 平10−145293（ＪＰ，Ａ) 特開2000−165321（ＪＰ，Ａ) 特開2000−236296（ＪＰ，Ａ) 特開 平11−4213（ＪＰ，Ａ) 特開 平10−51424（ＪＰ，Ａ) 特開 平９−312609（ＪＰ，Ａ) 特開 平11−284569（ＪＰ，Ａ) 特表 平11−505693（ＪＰ，Ａ) 清尾 俊輔 外２名，「ＤＳ−ＣＤＭ Ａの適応送信電力制御におけるＳＩＲ測 定法の検討」，1996年電子情報通信学会 ソサイエティ大会講演論文集，1996年 ８月30日，１，ｐ．331，Ｂ−330 (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 13/00 - 13/06 H04B 1/69 - 1/713 H04B 7/26 H04B 7/26 102 H04Q 7/38 Continuation of front page (56) Reference JP-A-10-145293 (JP, A) JP-A-2000-165321 (JP, A) JP-A-2000-236296 (JP, A) JP-A-11-4213 (JP, A) ) Japanese Patent Laid-Open No. 10-51424 (JP, A) Japanese Patent Laid-Open No. 9-312609 (JP, A) Japanese Patent Laid-Open No. 11-284569 (JP, A) Japanese Patent Laid-Open No. 11-505693 (JP, A) Shunsuke Kiyo , "A Study on SIR Measurement Method for Adaptive Transmit Power Control of DS-CDM A", Proc. Of the 1996 IEICE Society Conference, August 30, 1996, 1, p. 331, B-330 (58) Fields investigated (Int.Cl. 7 , DB name) H04J 13/00-13/06 H04B 1/69-1/713 H04B 7/26 H04B 7/26 102 H04Q 7/38
Claims (3)
生成する同期補足回路と、 ＳＩＲ値を生成するＳＩＲ推定回路と、 前記ＳＩＲ推定回路が過去に生成した単数または複数の
過去ＳＩＲ値を蓄積するメモリと、前記ＳＩＲ値および前記単数または複数の過去ＳＩＲ値
を入力し、基準ＳＩＲ値との比較によりＴＰＣビットを
生成する ＴＰＣビット生成回路とを具備し、 前記ＴＰＣビット生成回路は、 閾値を有し、 前記パス遅延量が前記閾値より大きいとき前記単数また
は複数の過去ＳＩＲ値のみに基づいた比較によりＴＰＣ
ビットを生成し、 前記パス遅延量が前記閾値より小さいとき前記ＳＩＲ値
のみに基づいた比較によりＴＰＣビットを生成するＣＤ
ＭＡ受信装置。1. A synchronization supplemental circuit for generating a path delay amount used for bit phase adjustment, an SIR estimation circuit for generating an SIR value, and one or a plurality of pasts generated by the SIR estimation circuit in the past. A memory for accumulating an SIR value, the SIR value and the one or more past SIR values
Input and compare the TPC bit with the reference SIR value.
A TPC bit generation circuit for generating the TPC bit generation circuit, wherein the TPC bit generation circuit has a threshold value, and when the path delay amount is larger than the threshold value, the single or
Is TPC based on comparison based on multiple past SIR values only.
A CD that generates a bit and generates a TPC bit by comparison based on only the SIR value when the path delay amount is smaller than the threshold value.
MA receiver.
れた複数信号に対応する複数パス遅延量を生成し、 前記パス遅延量は、前記複数信号のうち拡散符号に相関
性が最も大きい信号に対応することを特徴とするＣＤＭ
Ａ受信装置。2. The synchronization supplementary circuit according to claim 1, wherein the synchronization supplemental circuit generates a multipath delay amount corresponding to a plurality of signals received through a plurality of different paths, and the path delay amount is among the plurality of signals. A CDM characterized by corresponding to a signal having the highest correlation with a spreading code
A receiver.
れた複数信号に対応する複数パス遅延量を生成し、 前記複数信号は、 第１複数信号と、 前記第１複数信号より拡散符号との相関性が大きい第２
複数信号とを含み、 前記複数パス遅延量は、 前記第１複数信号に対応する前記第１複数パス遅延量
と、 前記第２複数信号に対応する前記第２複数パス遅延量と
を含み、 前記パス遅延量は、前記第２複数パス遅延量のうちの最
大値であることを特徴とするＣＤＭＡ受信装置。3. The synchronization capturing circuit according to claim 1, wherein the synchronization capturing circuit generates a multipath delay amount corresponding to a plurality of signals received through a plurality of different paths, the plurality of signals being a first plurality of signals. A second code having a greater correlation with a spread code than the first plurality of signals,
A plurality of signals, the plurality of path delay amounts include the first plurality of path delay amounts corresponding to the first plurality of signals and the second plurality of path delay amounts corresponding to the second plurality of signals, The CDMA receiver is characterized in that the path delay amount is the maximum value of the second plurality of path delay amounts.
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| US20050135460A1 (en) * | 2003-12-22 | 2005-06-23 | Hidenori Akita | Method and apparatus for estimating a SIR of a pilot channel in a MC-CDMA system |
| US20050141598A1 (en) * | 2003-12-30 | 2005-06-30 | Hidenori Akita | Method and apparatus for estimating a SIR of a pilot channel in a MC-CDMA system |
| US8599972B2 (en) | 2004-06-16 | 2013-12-03 | Telefonaktiebolaget L M Ericsson (Publ) | SIR estimation in a wireless receiver |
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| GB2447439B (en) | 2007-02-02 | 2012-01-25 | Ubiquisys Ltd | Access point power control |
| GB2481545B (en) * | 2007-02-02 | 2012-03-14 | Ubiquisys Ltd | Access point power control |
| WO2010120219A1 (en) * | 2009-04-16 | 2010-10-21 | Telefonaktiebolaget L M Ericsson (Publ) | A method of power control |
| GB2471681B (en) | 2009-07-07 | 2011-11-02 | Ubiquisys Ltd | Interference mitigation in a femtocell access point |
| GB2472597B (en) | 2009-08-11 | 2012-05-16 | Ubiquisys Ltd | Power setting |
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|---|---|---|---|---|
| JP2993554B2 (en) * | 1994-05-12 | 1999-12-20 | エヌ・ティ・ティ移動通信網株式会社 | Transmission power control method and communication device using the transmission power control method |
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| US5751763A (en) | 1996-03-15 | 1998-05-12 | Motorola, Inc. | Method and apparatus for power control in a communication system |
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| JPH10145293A (en) | 1996-11-07 | 1998-05-29 | Hitachi Ltd | Transmission power controlling method and communication equipment of cdma mobile communication system |
| JP3586348B2 (en) * | 1997-03-05 | 2004-11-10 | 富士通株式会社 | Signal to interference power ratio measurement apparatus, signal to interference power ratio measurement method, and transmission power control method under CDMA communication system |
| JP2856198B2 (en) | 1997-06-11 | 1999-02-10 | 日本電気株式会社 | Spread spectrum receiver |
| US6188678B1 (en) * | 1997-08-07 | 2001-02-13 | Qualcomm Inc. | Method and apparatus for adaptive closed loop power control using open loop measurements |
| US6101179A (en) * | 1997-09-19 | 2000-08-08 | Qualcomm Incorporated | Accurate open loop power control in a code division multiple access communication system |
| JPH11284569A (en) | 1998-03-31 | 1999-10-15 | Sanyo Electric Co Ltd | Transmission power control system |
| JP3286247B2 (en) | 1998-05-08 | 2002-05-27 | 松下電器産業株式会社 | Wireless communication system |
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| JP2000236296A (en) | 1999-02-12 | 2000-08-29 | Oki Electric Ind Co Ltd | Transmission power control circuit |
| US6658045B1 (en) * | 1999-02-22 | 2003-12-02 | Nortel Networks Limited | CDMA communications system adaptive to mobile unit speed |
| US6493541B1 (en) * | 1999-07-02 | 2002-12-10 | Telefonaktiebolaget Lm Ericsson (Publ) | Transmit power control time delay compensation in a wireless communications system |
| US6442155B1 (en) * | 1999-12-03 | 2002-08-27 | Samsung Electronics, Co., Ltd. | Device and method for controlling transmission power of a mobile station in a multi-carrier CDMA mobile communication system |
| JP2001244879A (en) | 2000-03-02 | 2001-09-07 | Matsushita Electric Ind Co Ltd | Transmission power control unit and its method |
| JP3844934B2 (en) * | 2000-03-03 | 2006-11-15 | 株式会社日立コミュニケーションテクノロジー | Base station apparatus, mobile communication system, and transmission power control method |
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| US6600772B1 (en) * | 2000-03-21 | 2003-07-29 | Interdigital Communications Corporation | Combined closed loop/open loop power control in a time division duplex communication system |
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| 清尾 俊輔 外２名，「ＤＳ−ＣＤＭＡの適応送信電力制御におけるＳＩＲ測定法の検討」，１９９６年電子情報通信学会ソサイエティ大会講演論文集，１９９６年 ８月３０日，１，ｐ．３３１，Ｂ−３３０ |
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